JP2012222007A - Coplanar type oxide semiconductor element and manufacturing method of the same - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a coplanar type oxide semiconductor which improves folding resistance and a manufacturing method of the coplanar type oxide semiconductor which forms contact holes finely.SOLUTION: A coplanar type oxide semiconductor element includes: an insulative substrate; an oxide semiconductor layer disposed on the substrate and having a channel region and an electrode connection region; a gate insulation layer disposed on the oxide semiconductor layer and having contact holes; and a source electrode, a drain electrode, and a gate electrode which are disposed on the gate insulation layer. The gate insulation layer is formed of a crosslinked polymer. A manufacturing method of the coplanar type oxide semiconductor element is also provided.

Description

本発明は、コプレナ型の酸化物半導体素子とその製造方法に関するものである。   The present invention relates to a coplanar oxide semiconductor element and a method for manufacturing the same.

近年、酸化物半導体を用いた酸化物半導体素子の研究が活発に行われている。特許文献１では、Ｉｎ、Ｇａ、Ｚｎからなる酸化物（「ＩＧＺＯ」と略す。）の多結晶薄膜を酸化物半導体素子の半導体膜に用いた例が提案され、特許文献２では、ＩＧＺＯの非晶質薄膜を酸化物半導体素子の半導体膜に用いた例が提案されている。これらのＩＧＺＯを半導体膜に用いた酸化物半導体素子は、室温での成膜が可能であり、また、プラスチック基板等の非耐熱性基板に熱ダメージを与えることなく形成が可能であるとされている。   In recent years, research on oxide semiconductor elements using an oxide semiconductor has been actively conducted. Patent Document 1 proposes an example in which a polycrystalline thin film of an oxide composed of In, Ga, and Zn (abbreviated as “IGZO”) is used as a semiconductor film of an oxide semiconductor element. An example in which a crystalline thin film is used as a semiconductor film of an oxide semiconductor element has been proposed. These oxide semiconductor elements using IGZO as a semiconductor film can be formed at room temperature, and can be formed without causing thermal damage to a non-heat resistant substrate such as a plastic substrate. Yes.

酸化物半導体素子の構造は、様々なものが研究されており、例えば、トップゲート型、ボトムゲート型、コプレナ型などが挙げられる。中でも、ソース電極接続領域、ドレイン電極接続領域、及びチャネル領域が同一面内に存在する構造を有しているコプレナ型は、寄生容量が小さいため駆動時の負荷が減り、酸化物半導体素子の動作速度が早いという特長がある。そこで、コプレナ型の酸化物半導体素子では、絶縁層に形成されたコンタクトホールを介してソース電極接続領域及びドレイン電極接続領域が外部の電極と接続されるため、コンタクトホールは素子特性に大きな影響を及ぼすものである。そのため、コプレナ型の酸化物半導体素子の研究においては、絶縁層のコンタクトホールに関する技術開発は特に重要な位置を占めている。   Various structures of oxide semiconductor elements have been studied, and examples include a top gate type, a bottom gate type, and a coplanar type. In particular, the coplanar type having a structure in which the source electrode connection region, the drain electrode connection region, and the channel region exist in the same plane reduces the load during driving because the parasitic capacitance is small, and the operation of the oxide semiconductor element There is a feature that the speed is fast. Therefore, in the coplanar oxide semiconductor element, the source electrode connection region and the drain electrode connection region are connected to an external electrode through the contact hole formed in the insulating layer. It is an effect. For this reason, in research on coplanar oxide semiconductor elements, technological development relating to contact holes in insulating layers occupies a particularly important position.

従来、コプレナ型の酸化物半導体素子の絶縁層の材料には、誘電率が高い方が好ましいため、もっぱら酸化ケイ素や窒化ケイ素等のケイ素化合物が用いられている（特許文献３）。   Conventionally, silicon compounds such as silicon oxide and silicon nitride have been used exclusively because the dielectric layer of the coplanar oxide semiconductor element preferably has a high dielectric constant (Patent Document 3).

また、従来、コプレナ型の酸化物半導体素子とその製造方法として種々の手法が各種提案されている。   Conventionally, various techniques have been proposed as coplanar oxide semiconductor elements and methods for manufacturing the same.

特に、コプレナ型の酸化物半導体素子のコンタクトホールを形成する手法としては、エッチングを用いてコンタクトホールをパターニングする手法が一般的である。その手法は、図３を用いて説明すると次のようなものである。   In particular, as a method for forming a contact hole of a coplanar oxide semiconductor element, a method of patterning a contact hole by etching is generally used. The method will be described as follows with reference to FIG.

まず、酸化物半導体層上に酸化ケイ素や窒化ケイ素等のケイ素化合物を用いた絶縁層を形成し（図３(3a)）、絶縁層上にフォトレジストの層を形成する（図３(3b)）。次に、フォトレジストの層を露光し、エッチングすることでレジストマスクを形成する（図３(3c)〜図３(3e)）。次いで、絶縁層をエッチングする（図３(3f)）。最後に、レジストマスクを除去する（図３(3g)）。なお、図３中の口径Ｘと口径Ｙの大小関係は、口径Ｘ<口径Ｙとなっている。   First, an insulating layer using a silicon compound such as silicon oxide or silicon nitride is formed on the oxide semiconductor layer (FIG. 3 (3a)), and a photoresist layer is formed on the insulating layer (FIG. 3 (3b)). ). Next, the photoresist layer is exposed and etched to form a resist mask (FIG. 3 (3c) to FIG. 3 (3e)). Next, the insulating layer is etched (FIG. 3 (3f)). Finally, the resist mask is removed (FIG. 3 (3g)). Note that the size relationship between the diameter X and the diameter Y in FIG.

例えば、特許文献３中の７２段落には、絶縁層上に形成されたレジストからなるマスクを用いて絶縁層をエッチングをすることによって、コンタクトホールを形成する方法が開示されている。   For example, paragraph 72 of Patent Document 3 discloses a method of forming a contact hole by etching an insulating layer using a mask made of a resist formed on the insulating layer.

特開２００４―１０３９５７号公報JP 2004-103957 A 特開２００５−８８７２６号公報JP 2005-88726 A 特開２０１１−４４７０１号公報JP 2011-44701 A

上記のようにコプレナ型の酸化物半導体素子の絶縁層の材料にケイ素化合物を用いると、コプレナ型の酸化物半導体素子が折り曲げられたときに、ケイ素化合物は脆性なので、コンタクトホールに欠陥が生じて、素子特性が劣化しやすいという問題がある。   As described above, when a silicon compound is used as the material of the insulating layer of the coplanar oxide semiconductor element, the silicon compound is brittle when the coplanar oxide semiconductor element is bent. There is a problem that the device characteristics are easily deteriorated.

また、上記のように、コプレナ型の酸化物半導体素子のコンタクトホールを形成する手法は、一般的に絶縁層上に形成されたレジストからなるマスクを用いて絶縁層をエッチングすることで絶縁層を除去する手法が用いられている。絶縁層上に形成されたレジストからなるマスクを用いて絶縁層をエッチングすることで絶縁層を除去する手法を用いる場合、コンタクトホールの側面にエッチャントが回り込むためにコンタクトホールの口径が大きくなり、また、コンタクトホールの側面に回り込むエッチャントの量にばらつきがあるためコンタクトホールの口径にばらつきが多くなることで、粗雑なコンタクトホールが形成されてしまうという問題がある。コンタクトホールが粗雑であると、種々の問題が発生する。例えば、コンタクトホールを介した配線の電流量がばらつくため半導体素子の特性が不安定になる恐れがある。また、半導体素子をディスプレイに用いたときは開口率が下がるという恐れがある。さらに、絶縁層上に形成されたレジストからなるマスクを用いて絶縁層をエッチングすることで絶縁層を除去する手法では、フォトレジストに係る工程が多くコストが高いという問題がある。   In addition, as described above, the method of forming a contact hole of a coplanar oxide semiconductor element is generally performed by etching the insulating layer by using a resist mask formed on the insulating layer. The removal method is used. When using a method of removing the insulating layer by etching the insulating layer using a mask made of a resist formed on the insulating layer, the diameter of the contact hole becomes large because the etchant wraps around the side surface of the contact hole. Since the amount of the etchant that wraps around the side surface of the contact hole varies, there is a problem that a rough contact hole is formed by increasing the variation in the diameter of the contact hole. When the contact hole is rough, various problems occur. For example, there is a risk that the characteristics of the semiconductor element become unstable because the amount of current in the wiring through the contact hole varies. Moreover, when a semiconductor element is used for a display, there exists a possibility that an aperture ratio may fall. Furthermore, the technique of removing the insulating layer by etching the insulating layer using a mask made of a resist formed on the insulating layer has a problem in that the number of steps relating to the photoresist is large and the cost is high.

本発明は上記問題点に鑑みてなされたものであり、折り曲げ耐性が向上したコプレナ型の酸化物半導体を提供することを目的とするものである。また、コンタクトホールを精巧に形成するコプレナ型の酸化物半導体の製造方法を提供することを目的とするものである。   The present invention has been made in view of the above problems, and an object of the present invention is to provide a coplanar oxide semiconductor with improved bending resistance. It is another object of the present invention to provide a method for manufacturing a coplanar oxide semiconductor in which contact holes are finely formed.

本発明は、上記目的を達成するために、絶縁性を有する基板と、前記基板上に配置され、チャネル領域及び電極接続領域を有する酸化物半導体層と、前記酸化物半導体層上に配置され、コンタクトホールを有するゲート絶縁層と、前記ゲート絶縁層上に配置されたソース電極、ドレイン電極、及びゲート電極と、を有するコプレナ型の酸化物半導体素子であって、前記電極接続領域は、前記チャネル領域の電気抵抗よりも電気抵抗が低い領域であり、前記チャネル領域に隣接して配置されており、前記コンタクトホールは、前記ゲート絶縁層を貫通する孔であり、前記電極接続領域上に配置されており、前記ソース電極及び前記ドレイン電極は、前記コンタクトホールを介して、前記電極接続領域と電気的に接続されており、前記ゲート電極は、前記ソース電極及び前記ドレイン電極から離れて前記チャネル領域上に配置されており、前記ゲート絶縁層は、架橋ポリマーで形成されていることを特徴とするコプレナ型の酸化物半導体素子を提供する。   In order to achieve the above object, the present invention provides an insulating substrate, an oxide semiconductor layer disposed on the substrate, having a channel region and an electrode connection region, and disposed on the oxide semiconductor layer. A coplanar type oxide semiconductor device having a gate insulating layer having a contact hole, and a source electrode, a drain electrode, and a gate electrode disposed on the gate insulating layer, wherein the electrode connection region has the channel A region having an electric resistance lower than that of the region, disposed adjacent to the channel region, and the contact hole is a hole penetrating the gate insulating layer and disposed on the electrode connection region. The source electrode and the drain electrode are electrically connected to the electrode connection region via the contact hole, and the gate electrode The being spaced apart from the source electrode and the drain electrode on the channel region, the gate insulating layer provides a coplanar type oxide semiconductor device, characterized by being formed by cross-linked polymer.

また、本発明は、絶縁性を有する基板を準備する工程と、前記基板上に酸化物半導体層形成用材料を積層することで、酸化物半導体層形成用層を形成する工程、及び前記酸化物半導体層形成用層の一部を活性化処理して電気抵抗を低下させることで、前記酸化物半導体層形成用層にチャネル領域及び前記チャネル領域の電気抵抗よりも電気抵抗が低い電極接続領域を形成する工程、を有する酸化物半導体層の形成工程と、前記酸化物半導体層上にモノマーを含むゲート絶縁層形成用材料を積層することで、ゲート絶縁層形成用層を形成する工程、前記ゲート絶縁層形成用層のチャネル領域上のモノマーを架橋して架橋ポリマーにすることで、ゲート絶縁領域を形成する工程、及び前記ゲート絶縁層形成用層の電極接続領域上のモノマーを除去することで、コンタクトホールを形成する工程、を有するゲート絶縁層の形成工程と、前記コンタクトホールを介して前記電極接続領域と電気的に接続されているソース電極及びドレイン電極を形成する工程、及び
前記ゲート絶縁層のゲート絶縁領域上にゲート電極を形成する工程、を有する電極の形成工程と、を有するコプレナ型の酸化物半導体素子の製造方法を提供する。 In addition, the present invention provides a step of preparing an insulating substrate, a step of forming an oxide semiconductor layer forming layer by laminating an oxide semiconductor layer forming material on the substrate, and the oxide By activating the part of the semiconductor layer forming layer to lower the electric resistance, the oxide semiconductor layer forming layer has a channel region and an electrode connection region having an electric resistance lower than the electric resistance of the channel region. Forming a gate insulating layer forming layer by laminating a material for forming a gate insulating layer containing a monomer on the oxide semiconductor layer, and forming the gate insulating layer forming layer. A step of forming a gate insulating region by cross-linking the monomer on the channel region of the insulating layer forming layer into a cross-linked polymer, and removing the monomer on the electrode connecting region of the gate insulating layer forming layer Forming a contact hole, forming a gate insulating layer, forming a source electrode and a drain electrode electrically connected to the electrode connection region through the contact hole, and And a step of forming an electrode having a step of forming a gate electrode over a gate insulating region of the gate insulating layer.

本発明に係るコプレナ型の酸化物半導体素子は、ゲート絶縁層に架橋ポリマーを有しているので、折り曲げられたとしてもコンタクトホールに欠陥が生じにくく、素子の折り曲げ耐性が向上しているという効果を奏する。   The coplanar oxide semiconductor element according to the present invention has a cross-linked polymer in the gate insulating layer, so that even if bent, the contact hole is less likely to be defective, and the element has improved bending resistance. Play.

また、本発明に係るコプレナ型の酸化物半導体素子の製造方法は、コンタクトホールを精巧に形成することができ、さらに、コンタクトホールの形成に係る工程数を削減することができるという効果を奏する。   In addition, the method for manufacturing a coplanar oxide semiconductor device according to the present invention has an effect that a contact hole can be formed precisely, and further, the number of steps related to the formation of the contact hole can be reduced.

本発明のコプレナ型の酸化物半導体素子の一例を示す概念図である。It is a conceptual diagram which shows an example of the coplanar type oxide semiconductor element of this invention. 本発明のコプレナ型の酸化物半導体素子の製造方法の一例を示す概念図である。It is a conceptual diagram which shows an example of the manufacturing method of the coplanar type oxide semiconductor element of this invention. 従来のコンタクトホールを形成する工程の一部を示す概念図である。It is a conceptual diagram which shows a part of process of forming the conventional contact hole.

以下、本発明のコプレナ型の酸化物半導体素子とその製造方法について詳細に説明する。
１．コプレナ型の酸化物半導体素子
本発明のコプレナ型の酸化物半導体素子の１実施形態を図１に基づいて説明する。 Hereinafter, the coplanar oxide semiconductor element and the manufacturing method thereof according to the present invention will be described in detail.
1. Coplanar Oxide Semiconductor Device One embodiment of a coplanar oxide semiconductor device of the present invention will be described with reference to FIG.

このコプレナ型の酸化物半導体素子は、絶縁性を有する基板１と、前記基板上に配置され、チャネル領域４及び電極接続領域３を有する酸化物半導体層５と、前記酸化物半導体層５上に配置され、コンタクトホール８を有するゲート絶縁層７と、前記ゲート絶縁層上に配置されたソース電極９、ドレイン電極１０、及びゲート電極１１と、を有するコプレナ型の酸化物半導体素子であって、前記電極接続領域３は、前記チャネル領域４の電気抵抗よりも電気抵抗が低い領域であり、前記チャネル領域３に隣接して配置されており、前記コンタクトホール８は、前記ゲート絶縁層７を貫通する孔であり、前記電極接続領域３上に配置されており、前記ソース電極９及び前記ドレイン電極１０は、前記コンタクトホール８を介して、前記電極接続領域３と電気的に接続されており、前記ゲート電極１１は、前記ソース電極９及び前記ドレイン電極１０から離れて前記チャネル領域４上に配置されており、前記ゲート絶縁層７は、架橋ポリマーで形成されている。   The coplanar oxide semiconductor element includes an insulating substrate 1, an oxide semiconductor layer 5 disposed on the substrate and having a channel region 4 and an electrode connection region 3, and the oxide semiconductor layer 5. A coplanar type oxide semiconductor device having a gate insulating layer 7 disposed and having a contact hole 8, and a source electrode 9, a drain electrode 10 and a gate electrode 11 disposed on the gate insulating layer; The electrode connection region 3 is a region whose electric resistance is lower than the electric resistance of the channel region 4, is disposed adjacent to the channel region 3, and the contact hole 8 penetrates the gate insulating layer 7. The source electrode 9 and the drain electrode 10 are connected to the electrode connection via the contact hole 8. The gate electrode 11 is disposed on the channel region 4 away from the source electrode 9 and the drain electrode 10, and the gate insulating layer 7 is a cross-linked polymer. Is formed.

本発明に係るコプレナ型の酸化物半導体素子は、ゲート絶縁層に架橋ポリマーを有しているので、折り曲げられたとしてもコンタクトホールに欠陥が生じにくく、素子の折り曲げ耐性が向上している。   Since the coplanar oxide semiconductor element according to the present invention has a cross-linked polymer in the gate insulating layer, the contact hole is less likely to be defective even when bent, and the bending resistance of the element is improved.

１−１．基板
基板１は、絶縁性を有し、基板上にコプレナ型の酸化物半導体素子を積層できるものである。 1-1. Substrate The substrate 1 has insulating properties, and a coplanar oxide semiconductor element can be stacked on the substrate.

１−１−１．基板
基板の材料としては、ガラス、石英、金属、セラミックス、プラスチック等で絶縁性を有すれば特に限定されない。しかし、フレキシブル性を有するデバイスを製造できるため、基板の材料はフレキシブル性を有する材料が好ましい。フレキシブル性を有する材料としては、プラスチックが好ましく、例えばポリエチレン、ポリプロピレン、ポリエチレンテレフタレート、ポリメタクリレート、ポリメチルメタクリレート、ポリメチルアクリレート、ポリエステル、ポリカーボネート等が挙げられる。 1-1-1. Substrate The material of the substrate is not particularly limited as long as it has insulating properties such as glass, quartz, metal, ceramics, and plastic. However, since a device having flexibility can be manufactured, the material of the substrate is preferably a material having flexibility. As the material having flexibility, plastic is preferable, and examples thereof include polyethylene, polypropylene, polyethylene terephthalate, polymethacrylate, polymethyl methacrylate, polymethyl acrylate, polyester, and polycarbonate.

１−１−２．絶縁性
基板が有する絶縁性とは、コプレナ型の酸化物半導体素子の機能に影響が無い程度に基板表面が絶縁性を有していればよい。例えば、ケイ素以上の体積抵抗率以上を有すること、すなわち体積抵抗率が１ｋΩｍ以上あることが好ましい。さらに、一般的な多くのプラスチック以上の体積抵抗率以上を有すること、すなわち体積抵抗率が１ＭΩｍ以上あることが好ましい。また、基板は、金属性の基板の表面にプラスチック等の絶縁性の材料を配置した構造でもよい。 1-1-2. The insulating property of the substrate means that the substrate surface has an insulating property to the extent that the function of the coplanar oxide semiconductor element is not affected. For example, it is preferable to have a volume resistivity equal to or higher than that of silicon, that is, a volume resistivity of 1 kΩm or higher. Furthermore, it is preferable to have a volume resistivity higher than that of many general plastics, that is, a volume resistivity of 1 MΩm or higher. The substrate may have a structure in which an insulating material such as plastic is disposed on the surface of a metallic substrate.

１−２．酸化物半導体層
酸化物半導体層５は、基板上の酸化物半導体層形成用材料、チャネル領域４、及び電極接続領域３で構成される。 1-2. Oxide Semiconductor Layer The oxide semiconductor layer 5 includes an oxide semiconductor layer forming material on the substrate, a channel region 4, and an electrode connection region 3.

１−２−１．酸化物半導体層形成用材料
酸化物半導体層形成用材料２としては、ＩｎＭＺｎＯ（ＭはＧａ，Ａｌ，Ｆｅのうち少なくとも１種）を主たる構成元素とするアモルファス酸化物であることが好ましい。中でも、ＭがＧａであるＩｎＧａＺｎＯ系のアモルファス酸化物が好ましく、この場合、Ｉｎ：Ｇａ：Ｚｎの比が１：１：ｍ（ｍ＜６）であることが、良好な半導体の特性を得るため好ましい。また、Ｍｇをさらに含む場合においては、Ｉｎ：Ｇａ：Ｚｎ1-xＭｇx の比が１：１：ｍ（ｍ＜６）で０＜ｘ≦１であることが、良好な半導体の特性を得るため好ましい。なお、酸化物半導体層形成用層２は、酸化物半導体層形成用材料を基板上に形成することで得られる。 1-2-1. Oxide Semiconductor Layer Forming Material The oxide semiconductor layer forming material 2 is preferably an amorphous oxide containing InMZnO (M is at least one of Ga, Al, and Fe) as a main constituent element. Among them, an InGaZnO-based amorphous oxide in which M is Ga is preferable. In this case, the ratio of In: Ga: Zn is 1: 1: m (m <6) in order to obtain good semiconductor characteristics. preferable. In the case of further containing Mg, the ratio of In: Ga: Zn 1-x Mg x is 1: 1: m (m <6), and 0 <x ≦ 1, so that good semiconductor characteristics can be obtained. It is preferable to obtain. The oxide semiconductor layer forming layer 2 is obtained by forming an oxide semiconductor layer forming material on a substrate.

１−２−２．チャネル領域及び電極接続領域
チャネル領域４とは、酸化物半導体層５の中の後述する電極接続領域３に挟まれた領域のことである。また、電極接続領域３は、チャネル領域４の電気抵抗よりも電気抵抗が低い領域であり、チャネル領域４に隣接して配置された領域のことである。 1-2-2. Channel region and electrode connection region The channel region 4 is a region sandwiched between electrode connection regions 3 described later in the oxide semiconductor layer 5. The electrode connection region 3 is a region having an electrical resistance lower than that of the channel region 4 and is a region disposed adjacent to the channel region 4.

１−３．ゲート絶縁層
ゲート絶縁層７は、酸化物半導体層５上に、架橋ポリマーで形成され、コンタクトホール８を有するものである。ゲート絶縁層７の厚さは、特に限定はないが、酸化物半導体素子を薄くできるため、通常１０ｎｍ〜２５０ｎｍの範囲内であることが好ましく、１５ｎｍ〜８０ｎｍの範囲内であることがより好ましい。 1-3. Gate Insulating Layer The gate insulating layer 7 is formed of a crosslinked polymer on the oxide semiconductor layer 5 and has a contact hole 8. Although the thickness of the gate insulating layer 7 is not particularly limited, it is usually preferably in the range of 10 nm to 250 nm, and more preferably in the range of 15 nm to 80 nm because the oxide semiconductor element can be thinned.

１−３−１．架橋ポリマーで形成されたゲート絶縁層
本発明のコプレナ型の酸化物半導体素子は、ゲート絶縁層７が架橋ポリマーであることが特徴である。従来のコプレナ型の酸化物半導体素子では、ゲート絶縁層７に脆性のケイ素化合物がもっぱら用いられていたが、本発明のコプレナ型の酸化物半導体素子では、ゲート絶縁層に架橋ポリマーを用いる。ゲート絶縁層７の架橋ポリマーが比較的可とう性が高いので、コプレナ型の酸化物半導体素子が折り曲げられたとしても、ゲート絶縁層７のコンタクトホールに欠陥が生じにくく素子特性が劣化しにくいので、素子の折り曲げ耐性が向上する。 1-3-1. Gate Insulating Layer Formed from Crosslinked Polymer The coplanar oxide semiconductor element of the present invention is characterized in that the gate insulating layer 7 is a crosslinked polymer. In the conventional coplanar type oxide semiconductor element, a brittle silicon compound is exclusively used for the gate insulating layer 7, but in the coplanar type oxide semiconductor element of the present invention, a cross-linked polymer is used for the gate insulating layer. Since the cross-linked polymer of the gate insulating layer 7 is relatively flexible, even if the coplanar oxide semiconductor element is bent, the contact hole of the gate insulating layer 7 is less likely to be defective, and the element characteristics are not easily deteriorated. The bending resistance of the element is improved.

ゲート絶縁層の材料としては、架橋ポリマーであれば特に限定されない。三次元網目構造を有する樹脂としては、アクリル樹脂、ポリエステル樹脂、ポリイミド樹脂などの材料が挙げられる。樹脂の中でも、ゲート絶縁層のパターニングが容易になるため、ネガ型フォトレジストが特に好ましい。ネガ型フォトレジストとしては、アクリル樹脂にベンゾフェノン類、アントラキノン類などの光開始剤を含有したものなどが挙げられ、市販品としてＶ−２５９−ＰＡ（新日鉄化学社）、Ｋａｙａｒａｄ ＩＮＣ−１１６Ｎ（日本化薬社）などが挙げられる。なお、架橋ポリマー以外の添加剤が入っていても良い。架橋ポリマー以外の添加剤としては、光硬化性を制御することができる紫外線吸収剤、架橋ポリマーを安定させることができる安定剤、成形性を向上させることができる加工助剤等が好ましく挙げられる。なお、本発明における光硬化性とは、光により硬化する性質のことを意味する。また、本発明における熱硬化性とは、熱により硬化する性質のことを意味する。   The material for the gate insulating layer is not particularly limited as long as it is a crosslinked polymer. Examples of the resin having a three-dimensional network structure include acrylic resin, polyester resin, and polyimide resin. Among the resins, a negative photoresist is particularly preferable because the gate insulating layer can be easily patterned. Examples of negative photoresists include acrylic resins containing photoinitiators such as benzophenones and anthraquinones, and commercially available products such as V-259-PA (Nippon Steel Chemical Co., Ltd.) and Kayrad INC-116N (Nippon Kasei). Drug company). In addition, additives other than the crosslinked polymer may be contained. Preferred additives other than the crosslinked polymer include an ultraviolet absorber capable of controlling photocurability, a stabilizer capable of stabilizing the crosslinked polymer, and a processing aid capable of improving moldability. In addition, the photocurability in this invention means the property hardened | cured with light. Moreover, the thermosetting in this invention means the property hardened | cured with a heat | fever.

１−３−２．コンタクトホール
コンタクトホール８は、電極接続領域３がソース電極９及びドレイン電極１０に電気的に接続されるために、ゲート絶縁層７に形成され、電極接続領域３の一部上のゲート絶縁層７を貫通した孔である。 1-3-2. Contact hole The contact hole 8 is formed in the gate insulating layer 7 so that the electrode connection region 3 is electrically connected to the source electrode 9 and the drain electrode 10, and the gate insulating layer 7 on a part of the electrode connection region 3. It is the hole which penetrated.

コンタクトホール８の位置は、コンタクトホールは電極接続領域３がソース電極９及びドレイン電極１０に電気的に接続されるために設けるものなので、電極接続領域３の一部上にあれば特に限定されない。   The position of the contact hole 8 is not particularly limited as long as the contact hole is provided so that the electrode connection region 3 is electrically connected to the source electrode 9 and the drain electrode 10, so long as it is on a part of the electrode connection region 3.

本発明のコンタクトホール８の形状は、円柱状、または直方体状等で特に限定はない。また、コンタクトホールの高さは、ゲート絶縁層７の厚さに依存するため、特に限定はない。また、コンタクトホールの口径は、コンタクトホールが大きいと、半導体素子をディスプレイに用いたときは開口率が下がったりするため、３０μｍ以下であることが好ましく、できる限り小さい方が良い。また、コンタクトホールの口径とは、円柱状のコンタクトホールでは貫通孔の両端の円の直径を意味し、直方体状のコンタクトホールでは貫通孔の両端の長方形の辺の長さを意味している。また、コンタクトホールの口径がばらつくと、コンタクトホールを介する電流の電流量がばらつくことで半導体素子が不安定になるので、コンタクトホールの口径はばらつきが少ない方が良い。   The shape of the contact hole 8 of the present invention is not particularly limited, such as a columnar shape or a rectangular parallelepiped shape. The height of the contact hole is not particularly limited because it depends on the thickness of the gate insulating layer 7. The contact hole diameter is preferably 30 μm or less and preferably as small as possible because the aperture ratio decreases when the semiconductor element is used for a display when the contact hole is large. The diameter of the contact hole means the diameter of a circle at both ends of the through hole in a cylindrical contact hole, and the length of a rectangular side at both ends of the through hole in a rectangular parallelepiped contact hole. In addition, if the diameter of the contact hole varies, the amount of current flowing through the contact hole varies, and the semiconductor element becomes unstable. Therefore, it is preferable that the diameter of the contact hole has less variation.

１−４．電極
ソース電極９及びドレイン電極１０は、ゲート絶縁層上に形成され、コンタクトホール８を介して電極接続領域３と電気的に接続されているものである。ゲート電極１１は、ゲート絶縁層７上にソース電極９及びドレイン電極１０と離れて形成され、チャネル領域４上に配置されているものである。 1-4. Electrode The source electrode 9 and the drain electrode 10 are formed on the gate insulating layer, and are electrically connected to the electrode connection region 3 through the contact hole 8. The gate electrode 11 is formed on the gate insulating layer 7 apart from the source electrode 9 and the drain electrode 10 and is disposed on the channel region 4.

１−４−１．電極
ソース電極９、ドレイン電極１０、及びゲート電極１１は、導電性を有する材料からなる。導電性を有する材料は、Ａｌ、Ｗ、Ｔａ、Ｍｏ、Ｃｒ、Ｔｉ、Ｃｕ、Ａｕ、ＡｌＭｇ、ＭｏＷ、ＭｏＮｂ等の金属材料；ＩＴＯ（インジウム錫オキサイド）、酸化インジウム、ＩＺＯ（インジウム亜鉛オキサイド）、ＳｎＯ2 、ＺｎＯ等の透明導電材料；ポリアニリン、ポリアセチレン、ポリアルキルチオフェン誘導体、ポリシラン誘導体のような透明な導電性高分子等を挙げることができる。中でも、コストが低いため、Ａｌが好ましい。 1-4-1. Electrode The source electrode 9, the drain electrode 10, and the gate electrode 11 are made of a conductive material. Materials having conductivity include metal materials such as Al, W, Ta, Mo, Cr, Ti, Cu, Au, AlMg, MoW, and MoNb; ITO (indium tin oxide), indium oxide, IZO (indium zinc oxide), Examples thereof include transparent conductive materials such as SnO 2 and ZnO; transparent conductive polymers such as polyaniline, polyacetylene, polyalkylthiophene derivatives, and polysilane derivatives. Among these, Al is preferable because of its low cost.

コンタクトホール８は、電極接続領域３とソース電極９及びドレイン電極１０とを電気的に接続しているものであり、上記のソース電極９、ドレイン電極１０、及びゲート電極１１の材料と同様な材料を用いることができる。
２．コプレナ型の酸化物半導体素子の製造方法
本発明のコプレナ型の酸化物半導体素子の製造方法の１実施形態を図２に基づいて説明する。 The contact hole 8 electrically connects the electrode connection region 3 with the source electrode 9 and the drain electrode 10, and is similar to the material of the source electrode 9, drain electrode 10, and gate electrode 11 described above. Can be used.
2. 2. Method for Manufacturing Coplanar Type Oxide Semiconductor Element One embodiment of the method for manufacturing a coplanar type oxide semiconductor element of the present invention will be described with reference to FIG.

このコプレナ型の酸化物半導体素子の製造方法は、絶縁性を有する基板１を準備する工程と、前記基板１上に酸化物半導体層形成用材料を積層することで、酸化物半導体層形成用層２を形成する工程、及び前記酸化物半導体層形成用層２の一部を活性化処理して電気抵抗を低下させることで、前記酸化物半導体層形成用層２にチャネル領域４及び前記チャネル領域の電気抵抗よりも電気抵抗が低い電極接続領域３を形成する工程、を有する酸化物半導体層５の形成工程と、前記酸化物半導体層５上にモノマーを含むゲート絶縁層形成用材料を積層することで、ゲート絶縁層形成用層を形成する工程、前記ゲート絶縁層形成用層のチャネル領域４上のモノマーを架橋して架橋ポリマーにすることで、ゲート絶縁領域を形成する工程、及び前記ゲート絶縁層形成用層の電極接続領域３上のモノマーを除去することで、コンタクトホール８を形成する工程、を有するゲート絶縁層７の形成工程と、前記コンタクトホール８を介して前記電極接続領域と電気的に接続されているソース電極９及びドレイン電極１０を形成する工程、及び前記ゲート絶縁層７のゲート絶縁領域上にゲート電極１１を形成する工程、を有する電極の形成工程と、を有するものである。   This method of manufacturing a coplanar oxide semiconductor element includes a step of preparing an insulating substrate 1 and a layer for forming an oxide semiconductor layer formed on the substrate 1 by laminating an oxide semiconductor layer forming material. 2, and a part of the oxide semiconductor layer forming layer 2 is activated to reduce electric resistance, whereby the oxide semiconductor layer forming layer 2 has a channel region 4 and the channel region. A step of forming an electrode connection region 3 having an electrical resistance lower than that of the oxide semiconductor layer 5, and a gate insulating layer forming material containing a monomer is stacked on the oxide semiconductor layer 5. A step of forming a gate insulating layer forming layer, a step of forming a gate insulating region by cross-linking a monomer on the channel region 4 of the gate insulating layer forming layer to form a cross-linked polymer, and Forming a contact hole 8 by removing the monomer on the electrode connection region 3 of the insulating layer forming layer, and forming the gate insulating layer 7 through the contact hole 8. Forming a source electrode 9 and a drain electrode 10 electrically connected to each other, and a step of forming a gate electrode 11 on the gate insulating region of the gate insulating layer 7. Is.

本発明によれば、口径の小さいコンタクトホールを有するコプレナ型の酸化物半導体素子を形成することが可能である。また、コプレナ型の酸化物半導体素子の製造工程を簡略にすることができる。   According to the present invention, a coplanar oxide semiconductor element having a contact hole with a small diameter can be formed. In addition, the manufacturing process of the coplanar oxide semiconductor element can be simplified.

２−１．酸化物半導体層の形成工程
本発明における酸化物半導体層の形成工程は、絶縁性を有する基板１を準備する工程、酸化物半導体層形成用層２を形成する工程、並びに酸化物半導体層形成用層２にチャネル領域４及び前記チャネル領域の電気抵抗よりも電気抵抗が低い電極接続領域３を形成する工程を有する工程である。 2-1. Step of forming oxide semiconductor layer The step of forming an oxide semiconductor layer in the present invention is a step of preparing an insulating substrate 1, a step of forming a layer 2 for forming an oxide semiconductor layer, and a step for forming an oxide semiconductor layer. It is a step including forming a channel region 4 and an electrode connection region 3 having an electric resistance lower than that of the channel region in the layer 2.

２−１−１．絶縁性を有する基板を準備する工程
絶縁性を有する基板１を準備する工程は、１−１．で説明した絶縁性を有する基板を準備するものである。 2-1-1. Step of Preparing Insulating Substrate The step of preparing the insulating substrate 1 is 1-1. A substrate having an insulating property described in (1) is prepared.

２−１−２．酸化物半導体層形成用層を形成する工程
酸化物半導体層形成用層２を形成する工程は、酸化物半導体層形成用材料の種類や基板の耐熱性に応じた手段が適用される。例えば、形成手段としてスパッタリング法やＣＶＤ法等を適用でき、パターニング手段としてフォトリソグラフィを適用できるが、低温形成が要求される場合には、形成手段としてスパッタリング法やプラズマＣＶＤ法を好ましく適用できる。酸化物半導体層形成用層の厚さは、形成条件によって任意に設計されるために一概には言えないが、薄すぎても厚すぎても良好な半導体の特性が出せないため、通常１０ｎｍ〜１５０ｎｍの範囲内であることが好ましく、１５ｎｍ〜１００ｎｍの範囲内であることがより好ましい。 2-1-2. Step of forming oxide semiconductor layer forming layer In the step of forming oxide semiconductor layer forming layer 2, means corresponding to the type of oxide semiconductor layer forming material and the heat resistance of the substrate is applied. For example, a sputtering method, a CVD method, or the like can be applied as the forming unit, and photolithography can be applied as the patterning unit. However, when a low temperature formation is required, a sputtering method or a plasma CVD method can be preferably applied as the forming unit. Since the thickness of the oxide semiconductor layer forming layer is arbitrarily designed depending on the formation conditions, it cannot be said unconditionally, but since it is too thin or too thick, good semiconductor characteristics cannot be obtained. It is preferably in the range of 150 nm, and more preferably in the range of 15 nm to 100 nm.

２−１−３．酸化物半導体層形成用層にチャネル領域４及び前記チャネル領域の電気抵抗よりも電気抵抗が低い電極接続領域３を形成する工程
酸化物半導体層形成用層２にチャネル領域４及び前記チャネル領域の電気抵抗よりも電気抵抗が低い電極接続領域３を形成する工程は、活性化処理により酸化物半導体層形成用層２に電極接続領域３を形成するものである。ここでは、先ず、パターニングされた酸化物半導体層形成用層２を覆うように、感光性レジストを設ける。感光性レジストは市販のものを用いることができる。その後、その感光性レジストをマスク露光し、引き続いて現像して、開口部を有するレジストマスクを形成する。このレジストマスクの開口部は、酸化物半導体層形成用層の電極接続領域となる部分である。その後、活性化処理を行って、開口部の酸化物半導体層形成用層を電極接続領域にする。 2-1-3. Forming a channel region 4 and an electrode connection region 3 having a lower electrical resistance than the channel region in the oxide semiconductor layer forming layer; forming the channel region 4 and the channel region in the oxide semiconductor layer forming layer 2 The step of forming the electrode connection region 3 whose electric resistance is lower than the resistance is to form the electrode connection region 3 in the oxide semiconductor layer forming layer 2 by an activation process. Here, first, a photosensitive resist is provided so as to cover the patterned oxide semiconductor layer forming layer 2. A commercially available photosensitive resist can be used. Thereafter, the photosensitive resist is exposed to a mask and subsequently developed to form a resist mask having an opening. The opening of the resist mask is a portion that becomes an electrode connection region of the oxide semiconductor layer formation layer. After that, an activation process is performed so that the oxide semiconductor layer forming layer in the opening becomes an electrode connection region.

活性化処理は、酸化物半導体層形成用層の一部を低抵抗化するものであれば特に限定されない。アルゴンガス雰囲気下でプラズマを酸化物半導体層形成用層の一部に照射することや炭素を有するフッ素系ガス雰囲気下でプラズマを酸化物半導体層形成用層の一部に照射することなどが挙げられる。例えば、ＩＧＺＯ系の酸化物半導体層形成用材料で酸化物半導体層形成用層を形成した場合における活性化処理条件としては、ＣＦ4 ガス又はＣＨＦ3 ガス等の炭素を有するフッ素系ガスを用い、５ｍＷ／ｍｍ２ 程度のＲＦ出力で５０ｓｅｃ〜３００ｓｅｃの条件を例示できる。なお、同様の効果が得られるガスであれば、炭素を有するフッ素系ガス以外であってもよい。こうすることにより、酸化物半導体層形成用層が有する当初の半導体特性を、導電体特性に変化させることができ、良好な電極接続領域とすることができる。一方、活性化処理されない部分の酸化物半導体層形成用層は、半導体特性のまま保持され、チャネル領域となる。 The activation treatment is not particularly limited as long as the resistance of a part of the oxide semiconductor layer forming layer is reduced. Examples include irradiating a part of the oxide semiconductor layer forming layer with an argon gas atmosphere or irradiating a part of the oxide semiconductor layer forming layer with a plasma in a fluorine-containing gas atmosphere containing carbon. It is done. For example, as an activation treatment condition when an oxide semiconductor layer forming layer is formed of an IGZO-based oxide semiconductor layer forming material, a fluorine-based gas having carbon such as CF 4 gas or CHF 3 gas is used. A condition of 50 sec to 300 sec can be exemplified with an RF output of about 5 mW / mm 2. In addition, as long as it is a gas with which the same effect is acquired, it may be other than the fluorine-type gas which has carbon. By doing so, the initial semiconductor characteristics of the oxide semiconductor layer forming layer can be changed to conductor characteristics, and a favorable electrode connection region can be obtained. On the other hand, a portion of the oxide semiconductor layer forming layer that is not activated is maintained as semiconductor characteristics and becomes a channel region.

２−２．ゲート絶縁層の形成工程
本発明におけるゲート絶縁層７の形成工程は、ゲート絶縁層形成用層を形成する工程、ゲート絶縁領域を形成する工程、及びコンタクトホール８を形成する工程を有する工程である。 2-2. Forming Step of Gate Insulating Layer The forming step of the gate insulating layer 7 in the present invention is a step having a step of forming a layer for forming a gate insulating layer, a step of forming a gate insulating region, and a step of forming a contact hole 8. .

２−２−１．ゲート絶縁層形成用層を形成する工程
ゲート絶縁層形成用層を形成する工程は、酸化物半導体層を覆うようにモノマーで形成されたゲート絶縁層形成用層を形成するものである。本発明ではゲート絶縁層形成用層の形成は、特に限定されないが、塗布法、蒸着法等で行われることが好ましい。その中でも、簡単な工程で大量に製造できる塗布法が好ましい。ゲート絶縁層形成用層の材料は、絶縁性を有すれば特に限定されないが、扱いやすくなるため光硬化性又は熱硬化性を有する樹脂が好ましい。光硬化性又は熱硬化性を有する樹脂としては、アクリル樹脂、ポリエステル樹脂、ポリイミド樹脂などが挙げられる。 2-2-1. Step of forming gate insulating layer forming layer The step of forming the gate insulating layer forming layer is to form a gate insulating layer forming layer formed of a monomer so as to cover the oxide semiconductor layer. In the present invention, the formation of the gate insulating layer forming layer is not particularly limited, but is preferably performed by a coating method, a vapor deposition method, or the like. Among these, the coating method which can manufacture in large quantities with a simple process is preferable. The material of the gate insulating layer forming layer is not particularly limited as long as it has insulating properties, but a photocurable or thermosetting resin is preferable because it is easy to handle. Examples of the resin having photocurability or thermosetting include acrylic resin, polyester resin, and polyimide resin.

ゲート絶縁層形成用層の材料は、絶縁性を有するモノマーであれば特に限定されないが、製造工程を簡略化できるため光硬化性又は熱硬化性を有する樹脂をモノマーとして用いると好ましい。光硬化性又は熱硬化性を有する樹脂としては、各種の樹脂材料を用いることができる。例えば、アクリル系樹脂、フェノール系樹脂、フッ素系樹脂、エポキシ系樹脂、カルド系樹脂、ビニル系樹脂、イミド系樹脂、ノボラック系樹脂等を用いることができる。なお、本発明における光硬化性とは、光により硬化する性質のことを意味する。また、本発明における熱硬化性とは、熱により硬化する性質のことを意味する。   The material for the gate insulating layer forming layer is not particularly limited as long as it is a monomer having an insulating property, but a photocurable or thermosetting resin is preferably used as the monomer because the manufacturing process can be simplified. Various resin materials can be used as the resin having photocurability or thermosetting. For example, acrylic resin, phenol resin, fluorine resin, epoxy resin, cardo resin, vinyl resin, imide resin, novolac resin, or the like can be used. In addition, the photocurability in this invention means the property hardened | cured with light. Moreover, the thermosetting in this invention means the property hardened | cured with a heat | fever.

ゲート絶縁層形成用層を塗布で形成する場合は、その種類に応じた溶媒に溶解又は／及び分散させて塗布溶液とし、その塗布溶液でゲート絶縁層形成用層を覆うように塗布し、必要に応じ例えば１００℃〜１５０℃等の所定の温度を加えて溶媒除去等を行って、ゲート絶縁層形成用層を形成することができる。溶媒は、材料の種類によって選択されるので、
エステル類、ケトン類、エーテル類、アルコール類、及び芳香族炭化水素類等任意のものを用いることができる。 When the gate insulating layer forming layer is formed by coating, it is dissolved or / and dispersed in a solvent according to the type to form a coating solution, which is applied so as to cover the gate insulating layer forming layer with the coating solution. Accordingly, the gate insulating layer forming layer can be formed by applying a predetermined temperature such as 100 ° C. to 150 ° C. to remove the solvent. Since the solvent is selected depending on the type of material,
Arbitrary things such as esters, ketones, ethers, alcohols, and aromatic hydrocarbons can be used.

塗布法としては、各種の手段を挙げることができ、スピンコート法、ディップコート法、ダイコート法等を挙げることができる。塗布法で形成したゲート絶縁層形成用層の厚さは、その種類によっても異なるが、通常、０．３μｍ〜１０μｍの範囲内である。   Examples of the coating method include various means such as a spin coating method, a dip coating method, and a die coating method. The thickness of the gate insulating layer forming layer formed by the coating method is usually within a range of 0.3 μm to 10 μm, although it varies depending on the type.

２−２−２．ゲート絶縁領域を形成する工程
ゲート絶縁領域を形成する工程は、ゲート絶縁層形成用層のチャネル領域上のモノマーを架橋ポリマーにするものである。なお、ゲート絶縁層形成用層のモノマーを架橋ポリマーにする領域は、少なくともチャネル領域上だけであるという意味であり、コンタクトホールを形成する領域以外すべてのモノマーを架橋ポリマーにしても良い。 2-2-2. Step of Forming Gate Insulating Region The step of forming the gate insulating region is to make a monomer on the channel region of the gate insulating layer forming layer into a crosslinked polymer. The region where the monomer of the gate insulating layer forming layer is the crosslinked polymer means that it is at least on the channel region, and all monomers other than the region where the contact hole is formed may be the crosslinked polymer.

モノマーを架橋ポリマーにする方法は、モノマーの種類によって異なってくるが、光硬化性のモノマーを用いる場合、硬化を引き起こす波長の光をパターン状にゲート絶縁層形成用層に照射すれば良い。熱硬化性のモノマーを用いる場合、硬化を引き起こす温度の熱をパターン状にゲート絶縁層形成用層に加えれば良い。なお、ここでのパターン状とは、モノマーで形成されたコンタクトホールを形成する領域と架橋ポリマーで形成されたコンタクトホールを形成しない領域に分けたパターンを意味する。本発明における硬化とは、モノマーを三次元網目上の架橋ポリマーに変性することを意味する。   The method for converting the monomer into a cross-linked polymer varies depending on the type of monomer, but when a photocurable monomer is used, the gate insulating layer forming layer may be irradiated with light having a wavelength causing curing in a pattern. When a thermosetting monomer is used, heat at a temperature that causes curing may be applied to the gate insulating layer forming layer in a pattern. Here, the pattern shape means a pattern divided into a region where a contact hole formed of a monomer is formed and a region where a contact hole formed of a crosslinked polymer is not formed. Curing in the present invention means modifying a monomer to a crosslinked polymer on a three-dimensional network.

２−２−３．コンタクトホールを形成する工程
コンタクトホール８を形成する工程は、ゲート絶縁層形成用層の電極接続領域上のモノマーを除去するものである。 2-2-3. Step of forming contact hole The step of forming contact hole 8 is to remove the monomer on the electrode connection region of the gate insulating layer forming layer.

本発明に係るコンタクトホール８を形成する工程は、従来技術のレジストに相当する架橋ポリマーでゲート絶縁層７が構成されているため、従来技術のレジストマスクを介してゲート絶縁層７をエッチングする工程が無い。従って、コンタクトホール８の口径が大きくなる工程を行う事が無いため、架橋ポリマーで形成されたゲート絶縁層７を有する酸化物半導体素子は口径が小さいコンタクトホール８を有する。また、従来のコンタクトホール８を形成する工程では、エッチングの工程で、コンタクトホール８の側面に回り込むエッチャントの量にばらつきが大きいため、コンタクトホール８の口径にばらつきが大きかった。こちらも上記に従来技術のレジストマスク１６を介してゲート絶縁層７をエッチングする工程が無いため、架橋ポリマーで形成されたゲート絶縁層７を有する酸化物半導体素子は口径のばらつきが少ないコンタクトホールを有する
本発明に係るコンタクトホール８を形成する工程は、従来のコンタクトホール８を形成する工程よりも工程数が少ないためコストを削減することができる。具体的には、本発明に係るコンタクトホール８を形成する工程は、従来のコンタクトホール８を形成する工程における、フォトレジストの形成、フォトレジストのパターニング、及びフォトレジストの除去というフォトレジストに係る工程を削減することができる。また、従来のコンタクトホールを形成する工程では、フォトレジストの除去のときにフォトレジストを除去する液体に半導体層が接触するため特性が劣化する可能性があった。しかし、本発明に係るコンタクトホール８を形成する工程では、フォトレジストを除去する液体を用いないため、製造方法全体を通してフォトレジストを除去する液体を半導体層に接触させる回数を減らすことができる。そのため、半導体層の特性が劣化する可能性が減り、歩留まりの向上ができる。 The step of forming the contact hole 8 according to the present invention is a step of etching the gate insulating layer 7 through a conventional resist mask because the gate insulating layer 7 is made of a crosslinked polymer corresponding to the conventional resist. There is no. Therefore, since the step of increasing the diameter of the contact hole 8 is not performed, the oxide semiconductor element including the gate insulating layer 7 formed of a crosslinked polymer has the contact hole 8 having a small diameter. Further, in the process of forming the conventional contact hole 8, since the amount of the etchant that wraps around the side surface of the contact hole 8 is large in the etching process, the diameter of the contact hole 8 is large. Since there is no step of etching the gate insulating layer 7 through the resist mask 16 of the prior art, the oxide semiconductor element having the gate insulating layer 7 formed of a crosslinked polymer has a contact hole with a small variation in diameter. Since the step of forming the contact hole 8 according to the present invention has fewer steps than the step of forming the conventional contact hole 8, the cost can be reduced. Specifically, the process of forming the contact hole 8 according to the present invention is a process related to the photoresist, that is, the formation of the photoresist, the patterning of the photoresist, and the removal of the photoresist in the process of forming the conventional contact hole 8. Can be reduced. Further, in the conventional process of forming a contact hole, there is a possibility that characteristics are deteriorated because the semiconductor layer comes into contact with a liquid for removing the photoresist when removing the photoresist. However, since the liquid for removing the photoresist is not used in the step of forming the contact hole 8 according to the present invention, the number of times the liquid for removing the photoresist is brought into contact with the semiconductor layer throughout the manufacturing method can be reduced. Therefore, the possibility of deterioration of the characteristics of the semiconductor layer is reduced, and the yield can be improved.

パターン状にされたゲート絶縁層形成用層の電極接続領域上のモノマーを除去することで、電極接続領域上に貫通した孔であるコンタクトホールが形成される。ゲート絶縁層形成用層の電極接続領域上のモノマーを除去は、ゲート絶縁層の材料により異なってくるが、エッチャント、現像液、酸性溶液、アルカリ溶液等でゲート絶縁層の材料に適したものを用いれば良い。   By removing the monomer on the electrode connection region of the patterned gate insulating layer forming layer, a contact hole that is a hole penetrating the electrode connection region is formed. Removal of the monomer on the electrode connection region of the gate insulating layer forming layer differs depending on the material of the gate insulating layer, but an etchant, developer, acidic solution, alkaline solution, etc. suitable for the material of the gate insulating layer is used. Use it.

２−３．電極の形成工程
本発明における電極の形成工程は、コンタクトホールを介して電極接続領域と電気的に接続されているソース電極９及びドレイン電極１０を形成する工程、及びゲート絶縁層７のゲート絶縁領域上にゲート電極１１を形成する工程を有する工程である。 2-3. Electrode formation process The electrode formation process in the present invention includes a process of forming a source electrode 9 and a drain electrode 10 electrically connected to an electrode connection region through a contact hole, and a gate insulation region of the gate insulation layer 7. This is a step having a step of forming the gate electrode 11 thereon.

２−３−１．コンタクトホールを介して電極接続領域と電気的に接続されているソース電極及びドレイン電極を形成する工程
コンタクトホールを介して電極接続領域３と電気的に接続されているソース電極９及びドレイン電極１０を形成する工程は、ゲート絶縁層７のゲート絶縁領域上にコンタクトホールを介してソース電極９及びドレイン電極１０が電極接続領域と電気的に接続するものである。 2-3-1. Step of forming source electrode and drain electrode electrically connected to electrode connection region via contact hole Source electrode 9 and drain electrode 10 electrically connected to electrode connection region 3 via contact hole In the forming step, the source electrode 9 and the drain electrode 10 are electrically connected to the electrode connection region through the contact hole on the gate insulating region of the gate insulating layer 7.

ソース電極９及びドレイン電極１０の材料は、１−４−１．で記載した通りである。   The material of the source electrode 9 and the drain electrode 10 is 1-4-1. As described in.

また、ソース電極９及びドレイン電極１０の形成は、電極材料の種類に応じた形成手段とパターニング手段が適用される。例えば、金属材料や透明導電材料でソース電極及びドレイン電極を形成する場合には、形成手段としてスパッタリング法や各種ＣＶＤ法等を適用でき、パターニング手段としてフォトリソグラフィを適用できる。低温形成が必要な場合には、低温形成可能なスパッタリング法やプラズマＣＶＤ法を好ましく適用できる。また、導電性高分子でソース電極及びドレイン電極を形成する場合には、形成手段として真空蒸着法やパターン印刷法等を適用でき、パターニング手段としてフォトリソグラフィを適用できる。ソース電極及びドレイン電極の厚さは、通常、０．０５〜０．３μｍ程度である。   The source electrode 9 and the drain electrode 10 are formed by a forming unit and a patterning unit corresponding to the type of electrode material. For example, when the source electrode and the drain electrode are formed using a metal material or a transparent conductive material, a sputtering method, various CVD methods, or the like can be applied as a forming unit, and photolithography can be applied as a patterning unit. When low temperature formation is necessary, sputtering method or plasma CVD method capable of forming at low temperature can be preferably applied. In the case where the source electrode and the drain electrode are formed using a conductive polymer, a vacuum deposition method, a pattern printing method, or the like can be applied as a forming unit, and photolithography can be applied as a patterning unit. The thickness of the source electrode and the drain electrode is usually about 0.05 to 0.3 μm.

２−３−２．ゲート絶縁層のゲート絶縁領域上にゲート電極を形成する工程
ゲート絶縁層７のゲート絶縁領域上にゲート電極１１を形成する工程は、ゲート絶縁層のゲート絶縁領域上にゲート電極を形成するものである。 2-3-2. The step of forming the gate electrode on the gate insulating region of the gate insulating layer The step of forming the gate electrode 11 on the gate insulating region of the gate insulating layer 7 is to form the gate electrode on the gate insulating region of the gate insulating layer. is there.

ゲート電極の材料は、１−４−１．で記載した通りである。   The material of the gate electrode is 1-4-1. As described in.

また、ゲート電極１１の形成方法は、ソース電極９及びドレイン電極１０の形成と同様な方法が用いられる。   The gate electrode 11 is formed by the same method as the formation of the source electrode 9 and the drain electrode 10.

ソース電極、ドレイン電極、及びゲート電極は、同一材料で同時に形成されることが好ましい。なぜならば、同一材料で同時に形成すれば、製造工程を簡略にすることができるからである。
３．用途
本発明における酸化物半導体素子は、ディスプレイ、オーディオ、白物家電、プリンタ、複写機、スイッチング電源等の様々な電子デバイスに用いることが可能である。特に、ディスプレイにおいて用いられると省エネルギーが可能であるため、電子ブック等に好適に用いられる。 The source electrode, the drain electrode, and the gate electrode are preferably formed of the same material at the same time. This is because the manufacturing process can be simplified by forming the same material at the same time.
3. Applications The oxide semiconductor element in the present invention can be used for various electronic devices such as displays, audios, white goods, printers, copying machines, switching power supplies and the like. In particular, since it can save energy when used in a display, it is preferably used in an electronic book or the like.

以下に実施例を示し、本発明をさらに詳細に説明する。   The following examples illustrate the present invention in more detail.

［実施例１］
一辺の長さが１５０ｍｍの正方形で厚さが０．７ｍｍのガラスを準備した。次に、ガラス上にＩＧＺＯ膜をスパッタ成膜した。 [Example 1]
A glass having a side length of 150 mm and a thickness of 0.7 mm was prepared. Next, an IGZO film was formed on the glass by sputtering.

ＩＧＺＯ膜上にポジ型フォトレジストを形成した。フォトレジストをＩＧＺＯ膜上にスピンコート法で形成した。形成したフォトレジストをホットプレートを用いてベークを行った。ベーク後のレジスト厚は１μｍであった。次に、フォトレジストにフォトマスクを介して露光を行った。露光後、フォトレジストの現像を行った。次に、ＩＧＺＯ膜の一部に活性化処理して電極接続領域を作成した。活性化処理を施した後に、アセトンを入れたステンレス製の容器に浸し、５分間超音波で揺動させながらフォトレジストの除去を行った。   A positive photoresist was formed on the IGZO film. A photoresist was formed on the IGZO film by spin coating. The formed photoresist was baked using a hot plate. The resist thickness after baking was 1 μm. Next, the photoresist was exposed through a photomask. After the exposure, the photoresist was developed. Next, activation treatment was performed on a part of the IGZO film to create an electrode connection region. After the activation treatment, the photoresist was removed while immersed in a stainless steel container containing acetone and shaken with ultrasonic waves for 5 minutes.

活性化処理を施した酸化物半導体層上にフォトレジストをスピンコート法で形成し、ベークを行った。ベーク後にフォトマスクを介して露光をし、現像した。次に、酸化物半導体層をエッチング液に１８０秒間浸し、エッチングした。ステンレス製の容器に入れたアセトンに作製中の半導体素子を浸し、レジストの剥離を行うこととで酸化物半導体層のパターニングをした。   A photoresist was formed by spin coating on the activated oxide semiconductor layer and baked. After baking, the film was exposed through a photomask and developed. Next, the oxide semiconductor layer was etched by being immersed in an etching solution for 180 seconds. The oxide semiconductor layer was patterned by immersing the semiconductor element being fabricated in acetone in a stainless steel container and peeling off the resist.

酸化物半導体層上にネガ型のフォトレジストのモノマー（新日鐵化学社製のＶ２５９−ＰＡ）をスピンコートしてゲート絶縁層形成層を形成した。次に、ゲート絶縁層形成用層をベークした。次に、チャネル領域上のフォトレジストにフォトマスクを介して露光を行うことで、フォトレジストのモノマーを架橋ポリマーにしてゲート絶縁領域を作成した。露光後、プラスチック製の容器に入れ入れた現像液中に基板を投入し、現像することでモノマーを除去し、口径が２９μｍ×２９μｍ〜３１μｍ×３１μｍの立方体状のコンタクトホールを得た。以上により、コンタクトホールを有する絶縁層を形成した。   A negative photoresist monomer (V259-PA manufactured by Nippon Steel Chemical Co., Ltd.) was spin-coated on the oxide semiconductor layer to form a gate insulating layer forming layer. Next, the gate insulating layer forming layer was baked. Next, the photoresist on the channel region was exposed through a photomask to form a gate insulating region using the photoresist monomer as a crosslinked polymer. After the exposure, the substrate was placed in a developer placed in a plastic container and developed to remove the monomer, thereby obtaining a cubic contact hole having a diameter of 29 μm × 29 μm to 31 μm × 31 μm. Thus, an insulating layer having a contact hole was formed.

コンタクトホールを有する絶縁層上にＴｉをＤＣスパッタ成膜した。次に、レジストを塗布し、フォトマスクを介して露光をしてから現像した。次にＴｉのエッチングを行うことでソース電極、ドレイン電極、及びゲート電極を形成した。   Ti was DC-sputtered on the insulating layer having contact holes. Next, a resist was applied, developed through a photomask, and then developed. Next, Ti was etched to form a source electrode, a drain electrode, and a gate electrode.

上記の工程により、コプレナ型の酸化物半導体素子を得ることができた。実施例１のコプレナ型の酸化物半導体素子は、コンタクトホールの口径が２９μｍ×２９μｍ〜３０μｍ×３０μｍであり、コンタクトホールの口径の差が１μｍの範囲に収まっている。   Through the above steps, a coplanar oxide semiconductor element could be obtained. In the coplanar oxide semiconductor element of Example 1, the diameter of the contact hole is 29 μm × 29 μm to 30 μm × 30 μm, and the difference in the diameter of the contact hole is within the range of 1 μm.

［比較例］
酸化物半導体層の形成工程までは実施例１と同様に行った。 [Comparative example]
The process up to the step of forming the oxide semiconductor layer was performed in the same manner as in Example 1.

酸化物半導体層上に反応性ＤＣスパッタ法でＳｉＯ2を成膜した。ゲート絶縁層形成用層上にレジストを塗布した。塗布後、プリベークを行い、露光をしてから、現像をした。次に、ゲート絶縁層形成用層をＲＦエッチング装置を用いてエッチングすることで口径が３８μｍ×３８μｍ〜４２μｍ×４２μｍの立方体状のコンタクトホールを作製した。以上により、コンタクトホールを有するゲート絶縁層を形成した。 A SiO 2 film was formed on the oxide semiconductor layer by reactive DC sputtering. A resist was applied on the gate insulating layer forming layer. After coating, pre-baking was performed, and after exposure, development was performed. Next, the gate insulating layer forming layer was etched using an RF etching apparatus, so that a cubic contact hole with a diameter of 38 μm × 38 μm to 42 μm × 42 μm was produced. Thus, a gate insulating layer having a contact hole was formed.

コンタクトホールを有する絶縁層上にＴｉをＤＣスパッタ成膜した。次に、レジストを塗布し、フォトマスクを介して露光をしてから現像した。次にＴｉのエッチングを行うことでソース電極、ドレイン電極、及びゲート電極を形成した。     Ti was DC-sputtered on the insulating layer having contact holes. Next, a resist was applied, developed through a photomask, and then developed. Next, Ti was etched to form a source electrode, a drain electrode, and a gate electrode.

上記の工程により、コプレナ型の酸化物半導体素子を得た。比較例１のコプレナ型の酸化物半導体素子は、コンタクトホールの口径が３８μｍ×３８μｍ〜４２μｍ×４２μｍであり、コンタクトホールの口径の差が４μｍの範囲内である。   Through the above steps, a coplanar oxide semiconductor element was obtained. In the coplanar oxide semiconductor element of Comparative Example 1, the diameter of the contact hole is 38 μm × 38 μm to 42 μm × 42 μm, and the difference in the diameter of the contact hole is in the range of 4 μm.

上記の実施例１及び比較例１から、 本発明によれば、高精細な口径のコンタクトホール有するコプレナ型の酸化物半導体素子を得ることができることがわかり、さらに、コンタクトホールの形成に係る工程数を削減することができるということがわかる。   From the above Example 1 and Comparative Example 1, it can be seen that according to the present invention, a coplanar oxide semiconductor element having a contact hole with a high-definition aperture can be obtained, and further, the number of steps involved in forming the contact hole It can be seen that it can be reduced.

１ … 基板
２ … 酸化物半導体層形成用層
３ … 電極接続領域
４ … チャネル領域
５ … 酸化物半導体層
６ … モノマーで形成されたゲート絶縁層形成用層
７ … 架橋ポリマーで形成されたゲート絶縁層形成用層
８ … コンタクトホール
９ … ソース電極
１０ … ドレイン電極
１１ … ゲート電極
１２ … ゲート絶縁層
１３ … 絶縁層
１４ … フォトレジストの層
１５ … 露光したフォトレジスト（ゲート絶縁領域）
１６ … レジストマスク
DESCRIPTION OF SYMBOLS 1 ... Substrate 2 ... Oxide semiconductor layer forming layer 3 ... Electrode connection region 4 ... Channel region 5 ... Oxide semiconductor layer 6 ... Gate insulating layer forming layer formed of monomer 7 ... Gate insulating formed of cross-linked polymer Layer forming layer 8 ... Contact hole 9 ... Source electrode 10 ... Drain electrode 11 ... Gate electrode 12 ... Gate insulating layer 13 ... Insulating layer 14 ... Photoresist layer 15 ... Exposed photoresist (gate insulating region)
16 ... resist mask

Claims (2)

絶縁性を有する基板と、前記基板上に配置され、チャネル領域及び電極接続領域を有する酸化物半導体層と、前記酸化物半導体層上に配置され、コンタクトホールを有するゲート絶縁層と、前記ゲート絶縁層上に配置されたソース電極、ドレイン電極、及びゲート電極と、を有するコプレナ型の酸化物半導体素子であって、
前記電極接続領域は、前記チャネル領域の電気抵抗よりも電気抵抗が低い領域であり、前記チャネル領域に隣接して配置されており、
前記コンタクトホールは、前記ゲート絶縁層を貫通する孔であり、前記電極接続領域上に配置されており、
前記ソース電極及び前記ドレイン電極は、前記コンタクトホールを介して、前記電極接続領域と電気的に接続されており、
前記ゲート電極は、前記ソース電極及び前記ドレイン電極から離れて前記チャネル領域上に配置されており、
前記ゲート絶縁層は、架橋ポリマーで形成されていることを特徴とするコプレナ型の酸化物半導体素子。 An insulating substrate; an oxide semiconductor layer disposed on the substrate and having a channel region and an electrode connection region; a gate insulating layer disposed on the oxide semiconductor layer and having a contact hole; and the gate insulation A coplanar oxide semiconductor element having a source electrode, a drain electrode, and a gate electrode disposed on a layer,
The electrode connection region is a region whose electrical resistance is lower than the electrical resistance of the channel region, and is disposed adjacent to the channel region,
The contact hole is a hole penetrating the gate insulating layer, and is disposed on the electrode connection region,
The source electrode and the drain electrode are electrically connected to the electrode connection region through the contact hole,
The gate electrode is disposed on the channel region apart from the source electrode and the drain electrode;
The coplanar oxide semiconductor element, wherein the gate insulating layer is formed of a crosslinked polymer. 絶縁性を有する基板を準備する工程と、
前記基板上に酸化物半導体層形成用材料を積層することで、酸化物半導体層形成用層を形成する工程、及び
前記酸化物半導体層形成用層の一部を活性化処理して電気抵抗を低下させることで、前記酸化物半導体層形成用層にチャネル領域及び前記チャネル領域の電気抵抗よりも電気抵抗が低い電極接続領域を形成する工程、
を有する酸化物半導体層の形成工程と、
前記酸化物半導体層上にモノマーを含むゲート絶縁層形成用材料を積層することで、ゲート絶縁層形成用層を形成する工程、
前記ゲート絶縁層形成用層のチャネル領域上のモノマーを架橋して架橋ポリマーにすることで、ゲート絶縁領域を形成する工程、及び
前記ゲート絶縁層形成用層の電極接続領域上のモノマーを除去することで、コンタクトホールを形成する工程、
を有するゲート絶縁層の形成工程と、
前記コンタクトホールを介して前記電極接続領域と電気的に接続されているソース電極及びドレイン電極を形成する工程、及び
前記ゲート絶縁層のゲート絶縁領域上にゲート電極を形成する工程、
を有する電極の形成工程と、
を有するコプレナ型の酸化物半導体素子の製造方法。 A step of preparing an insulating substrate;
An oxide semiconductor layer forming material is stacked on the substrate to form an oxide semiconductor layer forming layer, and a part of the oxide semiconductor layer forming layer is activated to reduce electrical resistance. A step of forming a channel region and an electrode connection region having an electrical resistance lower than an electrical resistance of the channel region in the oxide semiconductor layer forming layer by lowering,
A step of forming an oxide semiconductor layer having:
Forming a gate insulating layer forming layer by laminating a gate insulating layer forming material containing a monomer on the oxide semiconductor layer;
The monomer on the channel region of the gate insulating layer forming layer is crosslinked to form a cross-linked polymer, thereby removing the monomer on the electrode connecting region of the gate insulating layer forming layer and the step of forming the gate insulating region A step of forming a contact hole,
Forming a gate insulating layer having:
Forming a source electrode and a drain electrode electrically connected to the electrode connection region through the contact hole, and forming a gate electrode on the gate insulating region of the gate insulating layer;
Forming an electrode having:
A method for manufacturing a coplanar oxide semiconductor device having:
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