JP2012216210A - 様々な書き込みコマンド・スケジューリングを含むメモリシステム - Google Patents
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Abstract
【解決手段】システム100は、ホストデバイス50を含み、ホストデバイス50は、システム・メモリにメモリ・リクエストを始めるように構成される。システム100はメモリコントローラ25を含み、メモリコントローラ25は、メモリ・リクエストを受け取るように、そして、メモリインタフェースを介してメモリデバイス20に運ばれるメモリ・トランザクション33にメモリ・リクエストをフォーマット化するように構成される。メモリ・トランザクション33は、複数のメモリ書き込みコマンド・タイプを含む。各メモリ書き込みコマンド・タイプは、対応するデータ・ペイロードを運ぶために異なるそれぞれのスケジュールに対応する。
【選択図】図1
Description
幾つかの従来のメモリ・プロトコルは、追加的な欠点を有する。例えば、書き込みコマンドのデータは、この書き込みコマンドに対して単に特定の時間に送られるだけである。この種のコマンド及びデータ・スケジューリングは、また、いつ、そして、如何に多くの読み取りコマンド又は他のコマンドが、同時に待機中であり得るかによって、バンド幅を制限する。
1つ以上のタスクを遂行するように構成されるユニット/回路/コンポーネントを記述することの明白な意図は、そのユニット/回路/コンポーネントに対する米国特許法§112、パラグラフ6の解釈を招来しないことにある。
各種の実施例においては、このメモリ・トランザクションは、メモリ書き込みトランザクション、メモリ読み取りトランザクション及びメモリ読み取り−変更−書き込み(RMW)トランザクションを含む。図2から図5に示すように、このメモリ・トランザクションは、80−ビット・フレームにフォーマット化することができる。但し、他の数のビットも可能である。
一実施例においては、このフレームは、トランザクション層で用いることができる。
図5と図6の記述に関連して後に詳述するように、このベースアドレスは、特別な書き込みフレームを使用して書き込まれる。加えて、制御装置22の処理装置24は、読み取り−変更−書き込み(RMW)メモリ・トランザクションの変更フェーズの一部として、メモリデバイス20から読み取ったデータに幾つかの論理・演算機能を施すように構成される。
しかしながら、チャネルにつき複数のレーンを含む実施においては、この80−ビット・フレームは、所与のチャネルにおいてこのレーンの1つ以上を通して送信される。並列相互接続の実施(例えば33B)においては、インタフェース33は幾つかの一方向のコマンド・アドレス信号経路と、並列バスを構成する幾つかの双方向のデータ信号経路とを含み、この80−ビット・フレームはこの並列バスを通して従来の並列フォーマットで送信される。
なお、インタフェース33のためのシリアルインタフェースを使用する実施においては、メモリコントローラ25は、インタフェース33の異なるチャネルで様々な異なるメモリ・トランザクションを同時に送ることができる。
更にまた、一実施例においては、メモリ・サブシステム15とASIC/ホスト50は、同一のICダイ上で実行することもできる。
更に後述するように、このLとRコマンドスロットの各々は、どんな情報がそのフレームに又は先行するフレームにあるかによって、読み取りコマンド、書き込みコマンド、RMWコマンド、又は、データに対応する情報を含むことができる。
各種の実施例においては、あるフレームの1つ又は両方のコマンドスロットが、所与のトランザクションで使われることができる。
加えて、更に後述するように、読み取りコマンドを、1つのコマンドスロット(例えば、Lコマンドスロット)に付与し、書き込みコマンドは、他のコマンドスロットに含まれるようにしてもよい。
他の実施例では、異なる読み取りオペコードは、ある特定の長さのバースト読み取り操作を特定することができ、読み取りトランザクションにおけるアドレスは、このバーストのスターティングアドレスであることができる。
しかしながら、下の方のフレームにおいては、前記書き込みコマンドためのデータは、ビット8−79において送信され、それによって72のビットのデータ・ペイロードを提供する。前記上の方のフレームはコマンド・フレームと呼ばれ、下の方のフレームはデータフレームと呼ばれることに注意されたい。
このデータフレームにおいては、データ・ペイロードはデータ−Hiとデータ−Loに分解される。ここで、このデータ−Hiはビット44−79(例えば、Lコマンドスロット)において送信され、データ−Loはビット8−43(例えば、Rコマンドスロット)において送信される。
上記したように、コマンド・フレームのLコマンドスロットは本実施例において空なので、読み取りコマンドがLコマンドスロットに入れられることに注意されたい。
図示のように、書き込みコマンドWR_000は、図1の制御装置22に、この書き込みコマンドに対する全体の72−ビット・データ・ペイロードが次のフレームにおいて追従するということを指し示す特定のオペコード符号化に対応する。
一実施例において、このWR_001オペコードは、図1の制御装置22に、4つの後続のデータ・ペイロード・フレームが、このコマンド・フレームの後ろにあり、それらの各々は72−ビット・データ・ペイロードを含むということを指し示す。
4つの後続のデータ・ペイロード・フレームが図4Bに示されているが、他の実施例では、異なる数のデータ・ペイロード・フレームがこのメモリコントローラ25によって発行できることに注意されたい。
図4Aのコマンド・フレームと同様に、かつ、上述したように、このLコマンドスロットは空である。しかしながら、このLコマンドスロットは、例えば、読み取りコマンド又は他のコマンドのような非書き込みコマンドを含むことができる。
一実施例においては、このLコマンドスロットに読み取りコマンドを有するコマンド・フレームを受信すると、即座に、制御装置22は、最初にこの読み取りコマンドを処理し、次に、書き込みコマンドを処理する。
従って、一実施例において、この種の符号化は、制御装置22に、データ・ペイロードが、次の2つの後続のフレームで一度に1つの36−ビットの半分語(ハーフワード)として送信されることを指し示す。
しかしながら、図4Cに示すように、このデータHi半分語は次の後続のフレームにおいて送信され、一方、データ−Lo半分語は第2の後続のフレームにおいて送信される。
再びトランザクション430の全ての3つのフレームにおいて、Lコマンドスロットは、空である。しかしながら、上記の如く、非書き込みコマンドは、これらのLコマンドスロットの各々に挿入することができる。
従って、メモリコントローラ25は、例えば、読み取りコマンドのようなコマンドを、これらのフレームの各々に挿入することによって、入手可能な帯域幅を利用することができる。
更に詳しくは、このデータ−Hi半分語は、このRコマンドスロットにおいて送られる。
このように、この書き込みオペコードWR_011は、制御装置22に、72−ビット・データ・ペイロードの上の半分語だけが現行フレームにおいて送信されているということを指し示す。
更に詳しくは、このデータ−Lo半分語は、このRコマンドスロットにおいて送られる。
このように、書き込みオペコードWR_100は、制御装置22に、72-ビット・データ・ペイロードの下の半分語だけが現行フレームにおいて送信されているということを指し示す。
一実施例において、この書き込みコマンドはこのRコマンドスロットにおいて送ることができ、そして、データの半分語は、次のフレームのRコマンドスロットかLコマンドスロットのいずれかにおいて送られる。
このような実施例では、書き込みオペコードは、データ・ペイロードがデータ−Hiの半分語なのかそれともデータ−Loの半分語なのか、及び、データが占めているは、RコマンドスロットなのかそれともLコマンドスロットなのかを特定することができる。
しかしながら、アドレス・フィールドにおけるアドレスが、まさに読み取りコマンド・フレームと書き込みコマンド・フレームにおけるアドレスと同様であるというよりは寧ろ、このRMWアドレス指定は異なる。図5に示す実施例において、ビット8から23は、16ビットの即値オペランドを含み、ビット24−25は2−ビットのワード符号化を含み、ビット26から32は7−ビットのオフセットを含み、そして、ビット33−35は3−ビットの区画(パーティション)符号化を含む。
メモリ・アドレスは、図1の記憶装置23にプレロードされるベースアドレスに関してオフセットとして与えることができる。
加えて、次のような論理演算も、遂行される:論理積(AND)、論理和(OR)及び排他的論理和(XOR)。更に、シフト、比較、増分、減分などのような様々な他の算術又は論理演算が、遂行される。これらの異なるタイプのRMWの演算の各々は、対応するRMWコマンドオペコード符号化を有することができる。
一実施例において、制御装置22は、他の演算の中で、これらの演算を遂行するために、処理機能24を含むことができる。
一旦このメモリ・オペランドが変更されると、制御装置22はこのメモリデバイスへこの結果を書き戻す。このメモリ・アドレスは、このオフセット・フィールド(例えば、ビット[32:26])を以前に記憶装置23にロードされたベースアドレスと組み合わせる(例えば、ADD、XORなど)ことによって計算することができる。
区画フィールド(例えば、ビット[35:33])は、記憶装置23内に格納されるこのベースアドレスの1つを選択することができる。このデータのサイズと整列は、このワードフィールドと結合してこのRMWオペコードで決定することができる。
更に詳しくは、16−ビットRMWコマンドと32−ビットRMWコマンドについては、ワードフィールドのワード値は、メモリ・オペランドのどちらのビットがデータであるかを決定することができる。一方、64ビットRMWコマンドについては、このデータが全ての64のビットであると暗示されるので、このワードフィールドは無視される。
かくして、1つのRMWオペコードについては、2つの独立した演算は、メモリ・オペランドからの(同一又は異なるサイズの)データの2つの異なる部分に遂行することができる。メモリ・オペランドに遂行できる上述した任意の演算は、両方の部分に遂行することができることに注意されたい。
更に詳しくは、一実施例において、書き込みベース・コマンド・フレームは、標準フレームのいずれかのコマンドスロットに書き込みベース・コマンドを含むことができる。この書き込みベース・コマンドは、書き込みベースオペコード、ベースアドレス、及び、区画を含むことができる。書き込みベースフレームを受けると、即座に、制御ユニット22はフレームのベースアドレスを記憶ロケーションの1つに書き込む。
更に詳しくは、前出の図に示し、上述したように、例えば、未決の幾つかの読み取りリクエストと書き込みリクエストがあるならば、メモリコントローラ25は、同じコマンド・フレームに読み取りコマンドを含む能力のほかに、書き込みコマンドのスケジューリング可変性(variability)を利用することができる。代わりに、データのバーストがあるならば、メモリコントローラ25はこのメモリを図2Bに示すメモリ書き込みバースト・コマンドを利用することができる。
上述の通り、1つ以上の書き込み、読み取り、及び/又は、RMWフレームはトランザクション層でフォーマット化される。
読み取りコマンドの場合は、制御装置はメモリデバイス20に読み取り動作を遂行することができ、要求されたデータがメモリデバイス20によって復帰されると、制御装置22はメモリコントローラ25にこの要求データを返すことができる。
しかしながら、RMWコマンドの場合は、制御装置22は、RMWフレームの情報から制御装置22によって算出されるような特定のメモリ・アドレスの読み取り動作を遂行することができる。制御装置22は、RMWオペコードにおいて特定される読み取りデータを変更することができて、次に、メモリデバイス20におけるアドレスにこの変更されたデータを書き戻すことができる。
本願請求項はこの種の変形及び変更を全て包含すると解釈されることが意図されている。
20:メモリデバイス
22:制御装置
23:記憶装置
24:処理装置
25:メモリコントローラ
27:ルータ
33:インタフェース
33A:直列相互接続
33B:並列相互接続
50:特定用途向け集積回路/ホスト
100:システム
200:フレーム
300:読み取りトランザクションフレーム
410:書き込みトランザクションフレーム
420:書き込みトランザクションフレーム
430:書き込みトランザクションフレーム
440:書き込みトランザクションフレーム
450:書き込みトランザクションフレーム
500:読み取り−変更−書き込みトランザクションフレーム
Memory Transactions:メモリ・トランザクション
Memory Requests:メモリ・リクエスト
L Command Slot:左コマンドスロット
R Command Slot:右コマンドスロット
Read Opecode:読み取りコマンドオペコード(演算コード)
Address:アドレス
Data-Hi:データ−Hi
Data-Lo:データ−Lo
RMW Opecode:読み取り−変更−書き込みコマンドオペコード
Partition:区画符号化
Offset:オフセット
Word:ワード符号化
Immediate:即値オペランド
601:メモリ・リクエストを受ける
603:メモリ・リクエストを複数のメモリ書き込みコマンドタイプを
含むメモリ・トランザクションにフォーマット化する
605:メモリ・トランザクションを送る
607:メモリ・トランザクションコマンドを復号化する
609:メモリデバイスにメモリ操作を送る
Claims (24)
- メモリ・サブシステムであって、このサブシステムは、
データを格納するための1つ以上のメモリアレイを含むメモリデバイスと、前記メモリデバイスに結合し、メモリインタフェースを介してメモリ・トランザクションを受け取ることに応答して前記1つ以上のメモリアレイからデータを読み取ったり、前記1つ以上のメモリアレイにデータを書き込むように構成される制御装置とを含み、
前記メモリ・トランザクションは、複数のメモリ書き込みコマンドタイプを含み、各メモリ書き込みコマンドタイプは、対応するデータ・ペイロードを運ぶためのそれぞれのスケジュールに対応することを特徴とする、メモリ・サブシステム。 - 各メモリ・トランザクションは、第1のコマンドスロットと第2のコマンドスロットを有する少なくとも1つのフレームを含むことを特徴とする、請求項1に記載のメモリ・サブシステム。
- 前記複数のメモリ書き込みコマンドタイプの1つは、
前記第1または第2のコマンドスロットの1つに位置する対応するメモリ書き込みコマンドを含む第1のフレームと、
前記対応するデータ・ペイロードの第1の部分を運ぶ第2のフレームと、
前記対応するデータ・ペイロードの残りの部分を運ぶ第3のフレームと、
を含むことを特徴とする、請求項2に記載のメモリ・サブシステム。 - 前記複数のメモリ書き込みコマンドタイプの1つは、
前記第1または第2のコマンドスロットの1つに位置する対応するメモリ書き込みコマンドを含む第1のフレームと、第2のフレームとを含み、
この第2のフレームは、
前記第1のコマンドスロットの前記対応するデータ・ペイロードの第1の部分と、
前記第2のコマンドスロットの前記対応するデータ・ペイロードの残りの部分とを運ぶことを特徴とする、請求項2に記載のメモリ・サブシステム。 - 前記複数のメモリ書き込みコマンドタイプの1つは、
前記第1または第2のコマンドスロットの1つに位置する対応するメモリ書き込みコマンドを含む第1のフレームと、複数の後続のフレームとを含み、
この複数の後続のフレームの各々は、
前記第1のコマンドスロットの前記対応するデータ・ペイロードの第1の部分と、
前記第2のコマンドスロットの前記対応するデータ・ペイロードの残りの部分とを運ぶように構成されることを特徴とする、請求項2に記載のメモリ・サブシステム。 - 前記複数のメモリ書き込みコマンドタイプの1つは、単一のフレームを含み、この単一のフレームは、
前記第1または第2のコマンドスロットの1つに位置する対応するメモリ書き込みコマンドと、前記残りのコマンドスロットの前記データ・ペイロードの部分とを含むことを特徴とする、請求項2に記載のメモリ・サブシステム。 - 前記複数のメモリ書き込みコマンドタイプの1つは、それぞれの符号化を有するそれぞれのメモリ書き込みコマンドを含むことを特徴とする、請求項1に記載のメモリ・サブシステム。
- 前記メモリ・トランザクションは、メモリ読み取りコマンドを更に含み、
前記メモリ書き込みコマンドタイプの少なくとも幾つかは、前記残りのコマンドスロットに位置するメモリ読み取りコマンドを含むように構成されることを特徴とする、請求項1に記載のメモリ・サブシステム。 - 前記メモリ・トランザクションは、複数のメモリ読み取り−変更−書き込みコマンドタイプを更に含み、各メモリ読み取り−変更−書き込みコマンドタイプは、
前記メモリデバイス内の特定のアドレスから読み取られるデータに遂行され、続いて、前記メモリデバイスの前記特定のアドレスに書き戻されるそれぞれの動作に対応し、かつ、 各メモリ読み取り−変更−書き込みコマンドタイプは、前記メモリインタフェースを通して送られる1つの読み取り−変更−書き込みトランザクションに対応することを特徴とする、請求項1に記載のメモリ・サブシステム。 - 前記メモリデバイス内の前記特定のアドレスは、前記制御装置内の記憶装置に格納されるベースアドレスに対するオフセットを使用してアクセスされることを特徴とする、請求項9に記載のメモリ・サブシステム。
- システム・メモリにメモリ・リクエストを始めるように構成されるホストデバイスと、前記ホストデバイスに結合し、メモリ・リクエストを受け取るように、かつ、メモリインタフェースを介して前記メモリデバイスに運ばれるメモリ・トランザクションに前記メモリ・リクエストをフォーマット化するように構成されるメモリコントローラとを含むシステムであって、
前記メモリ・トランザクションは、複数のメモリ書き込みコマンドタイプを含み、
各メモリ書き込みコマンドタイプは、対応するデータ・ペイロードを運ぶためにそれぞれのスケジュールに対応することを特徴とするシステム。 - 前記複数のメモリ書き込みコマンドタイプの1つは、
第1のコマンドスロットまたは第2のコマンドスロットの1つに位置する対応するメモリ書き込みコマンドを含む第1のフレームと、
前記対応するデータ・ペイロードの第1の部分を運ぶ第2のフレームと、
前記対応するデータ・ペイロードの残りの部分を運ぶ第3のフレームと、
を含むことを特徴とする、請求項11に記載のシステム。 - 前記複数のメモリ書き込みコマンドタイプの1つは、
第1のコマンドスロットまたは第2のコマンドスロットの1つに位置する対応するメモリ書き込みコマンドを含む第1のフレームと、第2のフレームとを含み、この第2のフレームは、
前記第1のコマンドスロットの前記対応するデータ・ペイロードの第1の部分と、
前記第2のコマンドスロットの前記対応するデータ・ペイロードの残りの部分とを運ぶことを特徴とする、請求項11に記載のシステム。 - 前記複数のメモリ書き込みコマンドタイプの1つは、
第1のコマンドスロットまたは第2のコマンドスロットの1つに位置する対応するメモリ書き込みコマンドを含む第1のフレームと、複数の後続のフレームとを含み、この複数の後続のフレームの各々は、
前記第1のコマンドスロットの前記対応するデータ・ペイロードの第1の部分と、
前記第2のコマンドスロットの前記対応するデータ・ペイロードの残りの部分とを運ぶように構成されることを特徴とする、請求項11に記載のシステム。 - 前記複数のメモリ書き込みコマンドタイプの1つは、単一のフレームを含み、この単一のフレームは、
前記第1のコマンドスロットまたは第2のコマンドスロットの1つに位置する対応するメモリ書き込みコマンドと、前記残りのコマンドスロットの前記データ・ペイロードの部分とを含むことを特徴とする、請求項11に記載のシステム。 - 前記メモリ・トランザクションは、複数のメモリ読み取り−変更−書き込みコマンドタイプを更に含み、各メモリ読み取り−変更−書き込みコマンドタイプは、
前記メモリデバイス内の特定のアドレスから読み取られるデータに遂行され、続いて、前記メモリデバイスの前記特定のアドレスに書き戻されるそれぞれの動作に対応し、かつ、 各メモリ読み取り−変更−書き込みコマンドタイプは、前記メモリインタフェースを通して送られる1つの読み取り−変更−書き込みトランザクションに対応することを特徴とする、請求項11に記載のシステム。 - システムメモリアレイからデータを読み取ったり、システムメモリにデータの書き込むためのメモリ・リクエストを受け取るステップと、
前記システム・メモリに運ばれるメモリ・トランザクションに前記メモリ・リクエストをフォーマット化するステップと、
を含む方法であって、
前記メモリ・トランザクションは、複数のメモリ書き込みコマンドタイプを含み、
各メモリ書き込みコマンドタイプは、対応するデータ・ペイロードを運ぶためのそれぞれのスケジュールに対応することを特徴とする方法。 - データを格納するための1つ以上のメモリアレイを有するメモリデバイスを含むシステム・メモリと、
前記システム・メモリにメモリ・リクエストを始めるように構成されるホストデバイスと、
前記ホストデバイスに結合し、前記メモリ・リクエストを受け取り、メモリ・トランザクションにこのメモリ・リクエストをフォーマット化し、メモリインタフェースを介して前記メモリ・トランザクションを送るように構成されるメモリコントローラと、
前記メモリデバイスに結合し、前記メモリ・トランザクションを受け取ることに応答して前記1つ以上のメモリアレイからデータを読み取ったり、前記1つ以上のメモリアレイに書き込むように構成される制御装置と、
を含み、
前記メモリ・トランザクションは、複数のメモリ書き込みコマンドタイプを含み、
各メモリ書き込みコマンドタイプは、対応するデータ・ペイロードを運ぶためのそれぞれのスケジュールに対応することを特徴とするシステム。 - 前記複数のメモリ書き込みコマンドタイプの1つは、
第1のコマンドスロットまたは第2のコマンドスロットの1つに位置する対応するメモリ書き込みコマンドを含む第1のフレームと、
前記対応するデータ・ペイロードの第1の部分を運ぶ第2のフレームと、
前記対応するデータ・ペイロードの残りの部分を運ぶ第3のフレームと、
を含むことを特徴とする、請求項18に記載のシステム。 - 前記複数のメモリ書き込みコマンドタイプの1つは、
第1のコマンドスロットまたは第2のコマンドスロットの1つに位置する対応するメモリ書き込みコマンドを含む第1のフレームと、第2のフレームとを含み、
この第2のフレームは、
前記第1のコマンドスロットの前記対応するデータ・ペイロードの第1の部分と、
前記第2のコマンドスロットの前記対応するデータ・ペイロードの残りの部分とを運ぶことを特徴とする、請求項18に記載のシステム。 - 前記複数のメモリ書き込みコマンドタイプの1つは、
第1のコマンドスロットまたは第2のコマンドスロットの1つに位置する対応するメモリ書き込みコマンドを含む第1のフレームと、複数の後続のフレームとを含み、
この複数の後続のフレームの各々は、
前記第1のコマンドスロットの前記対応するデータ・ペイロードの第1の部分と、
前記第2のコマンドスロットの前記対応するデータ・ペイロードの残りの部分とを運ぶように構成されることを特徴とする、請求項18に記載のシステム。 - 前記複数のメモリ書き込みコマンドタイプの1つは、単一のフレームを含み、
この単一のフレームは、
前記第1のコマンドスロットまたは第2のコマンドスロットの1つに位置する対応するメモリ書き込みコマンドと、
前記残りのコマンドスロットの前記データ・ペイロードの部分とを含むことを特徴とする、請求項18に記載のシステム。 - 前記メモリ・トランザクションは、複数のメモリ読み取り−変更−書き込みコマンドタイプを更に含み、各メモリ読み取り−変更−書き込みコマンドタイプは、
前記メモリデバイス内の特定のアドレスから読み取られるデータに遂行され、続いて、前記メモリデバイスの前記特定のアドレスに書き戻されるそれぞれの動作に対応し、かつ、 各メモリ読み取り−変更−書き込みコマンドタイプは、前記メモリインタフェースを通して送られる1つの読み取り−変更−書き込みトランザクションに対応することを特徴とする、請求項18に記載のシステム。 - 前記メモリ・トランザクションは、メモリ読み取りコマンドを更に含み、
前記メモリ書き込みコマンドタイプの少なくとも幾つかは、前記残りのコマンドスロットに位置するメモリ読み取りコマンドを含むように構成されることを特徴とする、請求項18に記載のシステム。
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