JP2012208344A - Electro-optic device and electronic appliance - Google Patents
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Abstract
Description
本発明は、電気光学装置及び電子機器に関する。 The present invention relates to an electro-optical device and an electronic apparatus.
この種の電気光学装置として、例えば素子基板と対向基板との間に電気光学物質である液晶層を挟持してなる液晶装置がある。素子基板には、マトリックス状に配列された複数の画素電極が備えられ、複数の画素電極が配列された領域が表示画素部とされる。
一方、複数の画素電極のうち、表示画素部の最外周、或いはその付近に配置された画素電極において、中央付近に配置された画素電極と同じように良好な電気光学動作を行うことが難しいという課題がある。例えば、走査の初段や最終段(立ち上がりや立下り)では、画素電極に書き込まれる画像信号がノイズやタイミングのずれ等の影響を受けやすいため駆動波形が乱れ、画像品質を落としてしまう場合があるからである。このため、複数の画素電極のうち表示画素部の外縁に配置されたものを、画像表示に寄与しないダミー画素電極として扱う場合がある(特許文献1参照)。
As this type of electro-optical device, for example, there is a liquid crystal device in which a liquid crystal layer that is an electro-optical material is sandwiched between an element substrate and a counter substrate. The element substrate is provided with a plurality of pixel electrodes arranged in a matrix, and a region where the plurality of pixel electrodes are arranged is a display pixel portion.
On the other hand, among the plurality of pixel electrodes, it is difficult to perform a good electro-optical operation in the pixel electrode arranged at the outermost periphery of the display pixel portion or in the vicinity thereof, like the pixel electrode arranged near the center. There are challenges. For example, at the first stage or the last stage of scanning (rise or fall), the image signal written to the pixel electrode is likely to be affected by noise, timing shift, etc., so that the drive waveform may be disturbed and image quality may be degraded. Because. For this reason, among the plurality of pixel electrodes, those arranged on the outer edge of the display pixel portion may be handled as dummy pixel electrodes that do not contribute to image display (see Patent Document 1).
より具体的には、実際の表示に寄与する表示画素部の周辺に額縁状に複数のダミー画素電極が配置される。ダミー画素電極は、表示には寄与しないものの、表示画素部内の画素電極と同様に駆動される。例えば、ダミー画素電極には、黒色のベタ状の画像を表示する画像信号が与えられ、表示に寄与する表示画素部の縁を黒く縁取ることで、表示画素部の周辺からの光漏れを抑えることが一般的に行われている。 More specifically, a plurality of dummy pixel electrodes are arranged in a frame shape around the display pixel portion that contributes to actual display. Although the dummy pixel electrode does not contribute to display, it is driven in the same manner as the pixel electrode in the display pixel portion. For example, an image signal for displaying a black solid image is given to the dummy pixel electrode, and the edge of the display pixel portion contributing to the display is blackened to suppress light leakage from the periphery of the display pixel portion. It is generally done.
また、特許文献2に示すように、ダミーパターンと、第2の配線パターン(データ電極を含む)と、の間の間隔を30μm〜100μmの範囲内に収め、静電気による損傷を防ぐことを可能とした構造が公知とされている。
Further, as shown in
しかしながら、ダミー画素電極に黒色のベタ状の画像を表示させた場合、ダミー画素電極には最大(又は最小)の電圧が印加され続けられる。一方、画素電極には、平均すれば中間調の電圧が印加される。そのため、隣り合う画素電極とダミー画素電極との間には印加される電圧の差によって発生する横方向電界が継続的にかかっていた。この横方向電界により液晶層中に含まれるイオン性不純物が移動して偏在し、表示が適正に行われないシミ状の表示むらが発生し、電気光学装置の信頼性を落としてしまうという課題があった。
また、ダミーパターンとデータ電極とが30μm以上も離れている場合、微細化が難しくなり、特に投射型表示装置など拡大投射する用途では開口率が低下してしまうという課題があった。
However, when a black solid image is displayed on the dummy pixel electrode, the maximum (or minimum) voltage is continuously applied to the dummy pixel electrode. On the other hand, a halftone voltage is applied to the pixel electrode on average. Therefore, a lateral electric field generated due to a difference in applied voltage is continuously applied between adjacent pixel electrodes and dummy pixel electrodes. This lateral electric field causes the ionic impurities contained in the liquid crystal layer to move and become unevenly distributed, resulting in spot-like display unevenness where display is not properly performed, and reducing the reliability of the electro-optical device. there were.
Further, when the dummy pattern and the data electrode are separated by 30 μm or more, it is difficult to miniaturize, and there is a problem that the aperture ratio is lowered particularly in an application for enlarged projection such as a projection display device.
本発明は、以下の形態または適用例として実現され、上述の発明をさらに改善するものである。 The present invention is realized as the following forms or application examples, and further improves the above-described invention.
[適用例1]本適用例にかかる電気光学装置は、画像表示領域に、複数の画素電極と、前記画像表示領域の周辺に、スイッチング素子と、該スイッチング素子を介して所定電位が印加されるダミー画素電極と、を備え、前記ダミー画素電極と前記画素電極との間隔は、隣り合う前記画素電極同士の間隔よりも大きいことを特徴とする。 Application Example 1 In the electro-optical device according to this application example, a plurality of pixel electrodes are applied to an image display area, a switching element is applied to the periphery of the image display area, and a predetermined potential is applied via the switching element. A dummy pixel electrode, and a gap between the dummy pixel electrode and the pixel electrode is larger than a gap between adjacent pixel electrodes.
これによれば、隣り合う画素電極との間隔が画素電極間の間隔よりも大きいダミー画素電極を備えている。ダミー画素電極と、ダミー画素電極と隣り合う画素電極との間隙を大きくとることで横方向電界が緩和され、シミ状の表示むらの発生を防ぐことができる。 According to this, a dummy pixel electrode is provided in which the distance between adjacent pixel electrodes is larger than the distance between pixel electrodes. By taking a large gap between the dummy pixel electrode and the pixel electrode adjacent to the dummy pixel electrode, the horizontal electric field is alleviated and the occurrence of spot-like display unevenness can be prevented.
[適用例2]上記適用例にかかる電気光学装置であって、前記画素電極及び前記ダミー画素電極と誘電体膜を介して対向配置された容量電極を備えることを特徴とする。 Application Example 2 The electro-optical device according to the application example described above is characterized in that the pixel electrode and the dummy pixel electrode are provided with a capacitance electrode disposed so as to face each other through a dielectric film.
上記した適用例によれば、容量電極を備えることで、画素電極にかかる電圧は変動しにくくなり、画質の向上を図ることができる。 According to the application example described above, by providing the capacitor electrode, the voltage applied to the pixel electrode is less likely to fluctuate, and the image quality can be improved.
[適用例3]上記適用例にかかる電気光学装置であって、前記画素電極と前記ダミー画素電極との間隔が0.8μm以上1.6μm以下であることを特徴とする。 Application Example 3 In the electro-optical device according to the application example described above, an interval between the pixel electrode and the dummy pixel electrode is 0.8 μm or more and 1.6 μm or less.
上記した適用例によれば、容量電極からのフリンジ効果により生じる横方向電界と、ダミー画素電極と、ダミー画素電極と隣り合う画素電極との間隙に生じる横方向電界とが最適化されて横方向電界を低減できる。そのため、シミ状の表示むらの発生を防ぐことができる。 According to the application example described above, the lateral electric field generated by the fringe effect from the capacitor electrode and the lateral electric field generated in the gap between the dummy pixel electrode and the pixel electrode adjacent to the dummy pixel electrode are optimized to be lateral Electric field can be reduced. Therefore, it is possible to prevent the occurrence of spot-like display unevenness.
[適用例4]上記適用例にかかる電気光学装置であって、前記ダミー画素電極の大きさが前記画素電極の大きさよりも小さいことを特徴とする。 Application Example 4 In the electro-optical device according to the application example described above, the size of the dummy pixel electrode is smaller than the size of the pixel electrode.
上記した適用例によれば、ダミー画素電極の大きさが画素電極の大きさよりも小さくなる。そのため、ダミー画素電極と、ダミー画素電極と隣り合う画素電極との間の間隔が大きくなり、横方向電界を低減できる。そのため、シミ状の表示むらの発生を防ぐことができる。 According to the application example described above, the size of the dummy pixel electrode is smaller than the size of the pixel electrode. Therefore, the interval between the dummy pixel electrode and the pixel electrode adjacent to the dummy pixel electrode is increased, and the lateral electric field can be reduced. Therefore, it is possible to prevent the occurrence of spot-like display unevenness.
[適用例5]上記適用例にかかる電気光学装置であって、前記ダミー画素電極が複数配列され、前記複数のダミー画素電極の形状と間隔とが揃えられていることを特徴とする。 Application Example 5 In the electro-optical device according to the application example described above, a plurality of the dummy pixel electrodes are arranged, and the shapes and intervals of the plurality of dummy pixel electrodes are aligned.
上記した適用例によれば、ダミー画素電極の形状と間隙とを揃えることで、表示画素部以外の領域での、ダミー画素電極の形状と間隙の乱れによる横方向電界の乱れが抑えられるため、表示画素部以外の領域での横方向電界の乱れによる表示画素部が受ける横方向電界の乱れを抑制できることから、シミ状の表示むらの発生を防ぐことができる。 According to the application example described above, by aligning the shape of the dummy pixel electrode and the gap, the disturbance of the lateral electric field due to the disturbance of the shape of the dummy pixel electrode and the gap in the region other than the display pixel portion can be suppressed. Since the disturbance of the horizontal electric field received by the display pixel portion due to the disturbance of the horizontal electric field in a region other than the display pixel portion can be suppressed, the occurrence of spot-like display unevenness can be prevented.
[適用例6]本適用例にかかる電子機器は、上記した電気光学装置を備えることを特徴とする。 Application Example 6 An electronic apparatus according to this application example includes the above-described electro-optical device.
これによれば、上述した電気光学装置を備えることで、信頼性に優れた投射型表示装置、携帯電話、電子手帳、ワードプロセッサー、ビューファインダー型又はモニター直視型のビデオテープレコーダー、ワークステーション、テレビ電話、POS端末、タッチパネル等の各種電子機器を実現できる。 According to this, a projection display device, a mobile phone, an electronic notebook, a word processor, a viewfinder type or a monitor direct-view type video tape recorder, a workstation, and a video phone that are excellent in reliability by including the electro-optical device described above. Various electronic devices such as a POS terminal and a touch panel can be realized.
以下、本発明を具体化した実施形態について図面に従って説明する。なお、使用する図面は、説明する部分が認識可能な状態となるように、適宜拡大又は縮小して表示している。 DESCRIPTION OF EXEMPLARY EMBODIMENTS Hereinafter, embodiments of the invention will be described with reference to the drawings. Note that the drawings to be used are appropriately enlarged or reduced so that the part to be described can be recognized.
また、以下の形態において、例えば「基板上に」と記載された場合、基板の上に接するように配置される場合、又は基板の上に他の構成物を介して配置される場合、又は基板の上に一部が接するように配置され、一部が他の構成物を介して配置される場合を表すものとする。 Further, in the following embodiments, for example, when “on the substrate” is described, the substrate is disposed so as to be in contact with the substrate, or is disposed on the substrate via another component, or the substrate. It is assumed that a part is arranged so as to be in contact with each other and a part is arranged via another component.
(第1実施形態)
本実施形態では、スイッチング素子としての薄膜トランジスター(Thin Film Transistor;TFT)を備えた電気光学装置としてのアクティブマトリックス型の液晶装置を例に挙げて説明する。この液晶装置は、例えば後述する投射型表示装置(液晶プロジェクター)の光変調素子(液晶ライトバルブ)として好適に用いることができるものである。
(First embodiment)
In the present embodiment, an active matrix liquid crystal device as an electro-optical device including a thin film transistor (TFT) as a switching element will be described as an example. This liquid crystal device can be suitably used as, for example, a light modulation element (liquid crystal light valve) of a projection type display device (liquid crystal projector) described later.
<液晶装置>
まず、本実施形態の電気光学装置としての液晶装置について、図1及び図2を参照して説明する。図1(a)は液晶装置の構成を示す概略平面図、同図(b)は同図(a)をH−H’線で切った概略断面図、図2(a)は液晶装置の電気的な構成を示す等価回路図、同図(b)は、画素及びダミー画素の配列を示す平面図である。
<Liquid crystal device>
First, a liquid crystal device as an electro-optical device according to the present embodiment will be described with reference to FIGS. 1A is a schematic plan view showing the configuration of the liquid crystal device, FIG. 1B is a schematic cross-sectional view taken along the line HH ′ of FIG. 1A, and FIG. An equivalent circuit diagram showing a typical configuration and FIG. 5B are plan views showing the arrangement of pixels and dummy pixels.
図1(a)及び(b)に示すように、本実施形態の液晶装置100は、対向配置された基板としての素子基板10及び対向基板20と、これら一対の基板によって挟持された液晶層50とを有する。素子基板10及び対向基板20は、透明な例えば石英等のガラス基板が用いられている。
As shown in FIGS. 1A and 1B, a
素子基板10は対向基板20よりも一回り大きく、両基板は、額縁状に配置されたシール材40を介して接合され、その隙間に正又は負の誘電異方性を有する液晶が封入されて液晶層50を構成している。シール材40は、例えば熱硬化性又は紫外線硬化性のエポキシ樹脂等の接着剤が採用されている。シール材40には、一対の基板の間隔を一定に保持するためのスペーサー(図示省略)が混入されている。
The
額縁状に配置されたシール材40の内側には、同じく額縁状に遮光膜21が設けられている。遮光膜21は、例えば遮光性の金属あるいは金属酸化物等からなり、遮光膜21の内側が複数の画素Pを有する表示画素部Eとなっている。なお、図1では図示省略したが、表示画素部Eにおいても複数の画素Pを平面的に区分する遮光部が設けられている。
A
素子基板10の1辺部に沿ったシール材40との間にデータ線駆動回路101が設けられている。また、該1辺部に対向する他の1辺部に沿ったシール材40の内側に検査回路103が設けられている。さらに、該1辺部と直交し互いに対向する他の2辺部に沿ったシール材40の内側に走査線駆動回路102が設けられている。該1辺部と対向する他の1辺部のシール材40の内側には、2つの走査線駆動回路102を繋ぐ複数の配線105が設けられている。これらデータ線駆動回路101、走査線駆動回路102に繋がる配線は、該1辺部に沿って配列した複数の外部接続端子104に接続されている。
以降、該1辺部に沿った方向をX方向とし、該1辺部と互いに直交する他の2辺部に沿った方向をY方向として説明する。
なお、検査回路103の配置はこれに限定されず、データ線駆動回路101と表示画素部Eとの間のシール材40の内側に沿った位置に設けてもよい。
A data
Hereinafter, the direction along the one side will be referred to as the X direction, and the direction along the other two sides orthogonal to the one side will be described as the Y direction.
Note that the arrangement of the
図1(b)に示すように、素子基板10の液晶層50側の表面には、画素Pごとに設けられた光透過性を有する画素電極9及びTFT30と、信号配線と、これらを覆う配向膜18とが形成されている。
As shown in FIG. 1B, on the surface of the
対向基板20の液晶層50側の表面には、遮光膜21と、これを覆うように成膜された層間膜層22と、層間膜層22を覆うように設けられた共通電極23と、共通電極23を覆う配向膜24とが設けられている。
On the surface of the
遮光膜21は、図1(a)に示すように平面的にデータ線駆動回路101や走査線駆動回路102、検査回路103と重なる位置において額縁状に設けられている。これにより対向基板20側から入射する光を遮蔽して、これらの駆動回路を含む周辺回路の光による誤動作を防止する役目を果たしている。また、不必要な迷光が表示画素部Eに入射しないように遮蔽して、表示画素部Eの表示における高いコントラストを確保している。
As shown in FIG. 1A, the
層間膜層22は、例えば酸化シリコン等の無機材料からなり、光透過性を有して遮光膜21を覆うように設けられている。このような層間膜層22の形成方法としては、例えばプラズマCVD法等を用いて成膜する方法が挙げられる。
The
共通電極23は、例えばITO等の透明導電膜からなり、層間膜層22を覆うと共に、図1(a)に示すように対向基板20の四隅に設けられた上下導通部106により素子基板10側の配線に電気的に接続している。
The
画素電極9を覆う配向膜18及び共通電極23を覆う配向膜24は、液晶装置100の光学設計に基づいて選定される。例えば、ポリイミド等の有機材料を成膜して、その表面をラビングすることにより、液晶分子に対して略水平配向処理が施されたものや、SiOx(酸化シリコン)等の無機材料を気相成長法を用いて成膜して、液晶分子に対して略垂直配向させたものが挙げられる。
The
図2(a)に示すように、液晶装置100は、少なくとも表示画素部Eにおいて、互いに絶縁されて直交する複数の走査線11及び複数のデータ線6と、データ線6に沿って平行するように配置された容量配線200とを有する。
ここで、走査線11が延在する方向がX方向(第1方向)であり、データ線6が延在する方向がY方向(第2方向)である。
As illustrated in FIG. 2A, the
Here, the direction in which the
走査線11とデータ線6ならびに容量配線200と、これらの信号線類により区分された領域に、画素電極9と、TFT30と、蓄積容量70とが設けられ、これらが画素Pの画素回路を構成している。
A
走査線11はTFT30のゲート電極30bに電気的に接続され、データ線6はTFT30のソース部30a1に電気的に接続されている。画素電極9はTFT30のドレイン部30a3に電気的に接続されている。なお、図2(a)では、ダミー画素電極9Dを走査線11とデータ線6の始点と終点についてのみ形成した例を示しているが、これは図面の寸法の制約によるもので、例えば4〜12本程度の数を用いてもよい。図2(b)に、各画素の説明を簡略化し、ダミー画素電極9Dと画素電極9との位置関係を示した平面図を示す。図2(b)に示されるように、ダミー画素電極9Dは、例えば画素電極9を備える表示画素部Eと隣り合うように囲まれている。ダミー画素電極9Dには、TFT30を介して、例えば黒を表示する一定の電圧が与えられている。
The
データ線6はデータ線駆動回路101(図1参照)に接続されており、データ線駆動回路101から供給される画像信号D1,D2,…,Dnを画素Pに供給する。走査線11は走査線駆動回路102(図1参照)に接続されており、走査線駆動回路102から供給される走査信号SC1,SC2,…,SCmを各画素Pに供給する。データ線駆動回路101からデータ線6に供給される画像信号D1〜Dnは、この順に線順次で供給してもよく、隣り合う複数のデータ線6同士に対してグループごとに供給してもよい。走査線駆動回路102は、走査線11に対して、走査信号SC1〜SCmを所定のタイミングでパルス的に線順次で供給する。
The
液晶装置100は、スイッチング素子であるTFT30が走査信号SC1〜SCmの入力により一定期間だけオン状態とされることで、データ線6から供給される画像信号D1〜Dnが所定のタイミングでTFT30のドレイン部30a3から出力される。そして、TFT30のドレイン部30a3から出力された画像信号が画素電極9や、ダミー画素電極9Dに対して伝達される。
例えば図2(b)に示すように、画像信号D1〜Dkと、走査信号SC1〜SCjと、が繋がるところにダミー画素PDが割り当てられるようにすることで、ノイズやタイミングのずれ等の影響を受けやすい走査の初段(立ち上がり)側の信号を使わずに処理することができる。また、同様にダミー画素PDを図示せぬ最終段(立ち下がり)側に設けることも好適である。
In the
For example, as shown in FIG. 2B, the dummy pixel PD is assigned to the place where the image signals D1 to Dk and the scanning signals SC1 to SCj are connected, so that the influence of noise, timing shift, and the like can be obtained. It is possible to process without using the signal on the first stage (rising) side of the scan that is easily received. Similarly, it is also preferable to provide the dummy pixel PD on the final stage (falling) side (not shown).
画素電極9を介して液晶層50に書き込まれた所定レベルの画像信号Dは、画素電極9と液晶層50を介して対向配置された共通電極23との間で一定期間保持される。
ここで、保持された画像信号がリークにより生じる電位変動を抑制するため、画素電極9と共通電極23との間に形成される液晶容量と並列に蓄積容量70が接続されている。
A predetermined level of the image signal D written to the
Here, a
なお、図1(a)に示した検査回路103には、データ線6が接続されており、液晶装置100の製造過程において、上記画像信号を検出することで液晶装置100の動作欠陥等を確認できる構成となっているが、図2の等価回路では省略している。また、検査回路103は、上記画像信号をサンプリングしてデータ線6に供給するサンプリング回路、データ線6に所定電圧レベルのプリチャージ信号を画像信号に先行して供給するプリチャージ回路を含むものとしてもよい。
Note that the
このような液晶装置100は透過型であって、画素Pが非駆動時に明表示となるノーマリーホワイトモードや、非駆動時に暗表示となるノーマリーブラックモードの光学設計が採用される。光の入射側と射出側とにそれぞれ偏光素子が光学設計に応じて配置されて用いられる。
Such a
<素子基板の構造の詳細>
次に、液晶装置100の素子基板10に設けられた構造について、図3から図5を参照して説明する。なお、ここでは、画素Pとして、画素電極9(図1参照)に対応した構造について説明する。そして、続けてダミー画素電極9Dに対応するダミー画素PDに対応した構造について説明する。
図3及び図4は、液晶装置を構成する素子基板側の各層の位置関係を透過的に示す平面図である。そして図5は、図3,4に示す平面図をA−A’線で切った積層構造を示す断面図である。なお、図3では、中継層91及び92より下層側の各層を示しており、図4では、中継層91及び92より上層側の各層を示している。また図3、図4及び図5では、各層・各部材を図面上で認識可能な程度の大きさとするため、該各層・各部材ごとに縮尺を異ならしめてある。図5は、図3及び図4のA−A’線における断面を示すものであるが、上述したように各層・各部材の縮尺を異ならしめてあるため、一部で完全にはA−A’線と対応していない部分が存在している。
<Details of element substrate structure>
Next, the structure provided on the
3 and 4 are plan views transparently showing the positional relationship between the layers on the element substrate side constituting the liquid crystal device. FIG. 5 is a cross-sectional view showing a laminated structure obtained by cutting the plan view shown in FIGS. 3 and 4 along the line AA ′. 3 shows the layers below the relay layers 91 and 92, and FIG. 4 shows the layers above the relay layers 91 and 92. Further, in FIGS. 3, 4 and 5, the scales of the layers and members are made different from each other in order to make the layers and members recognizable on the drawings. FIG. 5 shows a cross section taken along the line AA ′ in FIGS. 3 and 4, but the scale of each layer and each member is different as described above, so that partly and completely AA ′. There is a part that does not correspond to the line.
図5において、素子基板10上には、走査線11が配置されており、走査線11より下地絶縁膜12を介して上層には、半導体層30a及びゲート電極30bを有するTFT30が配置されている。
In FIG. 5, a
走査線11は、遮光性の導電材料、例えば、W(タングステン)、Ti(チタン)、TiN(窒化チタン)等から形成されており、素子基板10上で平面的に見て半導体層30aを含むような形状とされている。具体的には、図3に示すように、半導体層30aに沿ってY方向に突出するように設けられた突出部を有している。
走査線11は半導体層30aより下層側に配置されているので、上述した突出部を有することによって、素子基板10における裏面反射や、複板式のプロジェクター等で他の液晶装置から発せられ合成光学系を突き抜けてくる光等の、戻り光に対してTFT30のチャネル部30a2を殆ど或いは完全に遮光できる。その結果、液晶装置100の動作時に、TFT30における光リーク電流は低減され、コントラスト比を向上させることができ、高品位の画像表示が可能となる。
The
Since the
TFT30は、図3に示すように、半導体層30aと、ゲート電極30bとを有して構成されている。半導体層30aは、図5に示すように、ソース部30a1、チャネル部30a2、ドレイン部30a3を含んで形成されている。ここで、チャネル部30a2とソース部30a1、又は、チャネル部30a2とドレイン部30a3との界面にはLDD(Lightly Doped Drain)部が形成されていてもよい。
As shown in FIG. 3, the
ゲート電極30bは、素子基板10上で平面的に見て、半導体層30aのチャネル部30a2と重なる領域にゲート絶縁膜13(図5参照)を介して、半導体層30aの上層側に形成されている。ゲート電極30bは、例えば導電性ポリシリコンから形成されている。
The
TFT30のソース部30a1は、第1層間絶縁膜14上に形成された中継層91と、コンタクトホール31を介して電気的に接続されている。一方、ドレイン部30a3は、中継層91と同層に形成された中継層92に、コンタクトホール32を介して電気的に接続されている。
The
図4及び図5に示すように、中継層91は、第2層間絶縁膜15(図5参照)上に形成されたデータ線6と、コンタクトホール34を介して電気的に接続されている。一方、中継層92は、データ線6と同層に形成された中継層7に、コンタクトホール35を介して電気的に接続されている。
As shown in FIGS. 4 and 5, the
中継層7は更に、コンタクトホール36を介して、後述する容量電極71と同層に設けられた中継層75と電気的に接続されている。また中継層75は、コンタクトホール37を介して、画素電極9と電気的に接続されている。即ち、図5に示すように、TFT30のドレイン部30a3と画素電極9とは、中継層92、中継層7、及び中継層75を順に介して、電気的に中継接続されている。
The
図5に示すように、データ線6及び中継層7の上層側には、第3層間絶縁膜16を介して蓄積容量70が形成されている。蓄積容量70を液晶容量に並列に電気的に接続することで、画素電極9の電圧を、実際に画像信号が印加されている時間よりも、例えば3桁も長い時間だけ保持することが可能となり、液晶素子の保持特性が改善されるため、高コントラスト比を有する液晶装置100を実現することができる。
As shown in FIG. 5, a
図4、図5に示すように、容量電極71は、液晶容量に電気的に並列に接続された蓄積容量70の片方の電極として機能し、容量配線200に電気的に接続されることによって、固定電位に保持されている。容量電極71は、例えばITO等の透明電極によって構成されている。このため、容量電極71を、開口部を含む表示画素部E(図1参照)に重なるように形成しても、開口部における光透過率を殆ど或いは実践上全く低下させることはない。容量電極71は、島状に形成された中継層75を囲うように形成される。言い換えれば、容量電極71の開口部の内側に中継層75が形成される。
中継層92は、走査線11に沿って重なる本体部と、縦に配置されたTFT30の少なくともチャネル部30aの一部からドレイン部30a3を覆うように配置される突出部とを有しており、中継層7は中継層92の本体部に沿って重なる島状の形状を有する。
また、中継層75は島状の中継層92から画素電極側に突出するように縦方向の幅が中継層7よりも広く設けられている。容量電極71の開口部は中継層7と中継層75とを接続するコンタクトホール36、及び中継層75と画素電極9とを接続するコンタクトホール37とを設けるために開口されている。中継層7はデータ線と同じ遮光性材料で形成されており、画素と画素の間に設けられ、中継層75は容量電極71と同じ透明材料で形成されており画素電極側に突出していても表示画素部E(図1参照)の開口率の低下を招くことはない。
そして、容量電極71の開口部が縦方向の2つの画素の間に跨って設けられているので、透明な中継層75をその開口部の内側に設けることで、遮光性材料の中継層7及びコンタクトホール36を画素電極間の位置に設けると共に中継層7と重なる位置にコンタクトホール36を設けるためのマージンを確保することができる。
As shown in FIGS. 4 and 5, the
The
Further, the
Since the opening of the
容量電極71上には、誘電体膜72が形成されている。誘電体膜72は、容量電極71上を覆うようにベタ状に形成されている。なお、誘電体膜72は透明な誘電性材料である窒化シリコン等で構成されるため、誘電体膜72を、開口部を含む表示画素部E(図1参照)に広く形成しても、開口部における光透過率を殆ど或いは実践上全く低下させることはない。なお、誘電体膜72の膜厚が薄いほうが、蓄積容量70の容量値を高めるためにはより好ましい。
A
また容量電極71上には、蓄積容量70を画素間で分離するための容量分離膜80が形成されている。蓄積容量70の容量値は、容量分離膜80の面積を増減させることによって、調整することができる。具体的には、容量分離膜80を設けることによって、容量電極71が誘電体膜72を介して画素電極9と対向配置されなくなってしまう部分においては、蓄積容量70は形成されない。図4に示すように、容量分離膜80は隣り合う画素に跨る容量電極71の開口部を避けるように略H状の形状に設けられた容量分離膜開口部を有する。
そして、この容量分離膜80の開口部の形状に沿って容量電極71と画素電極9とが対向配置されて蓄積容量70を構成する。すなわち、隣り合うデータ線6の間に設けられる容量電極71の開口部と隣り合うデータ線6の間にもそれぞれ容量分離膜80の開口部が設けられて蓄積容量70を構成することで、画素電極9の内側における蓄積容量部の平面的な面積をできるだけ多く確保している。
ここで仮に、蓄積容量70の容量値が小さい場合、画像信号を保持できる時間が短いため、表示画像の画質はあまり改善しない。一方、蓄積容量70の容量値が大きい場合、画像信号を長期間保持できるため表示画像の画質の改善を期待することができるものの、画像信号の供給回路や配線等が大型化してしまう。そのため、実際の液晶装置100では、蓄積容量70の容量値が好適な値に調整される。
On the
Then, the
Here, if the capacity value of the
容量分離膜80上には、画素電極9が形成されている。図4に示すように、画素電極9は、データ線6及び走査線11によってマトリックス状に区分けされた画素ごとに、島状に形成されている。そして、画素電極9上には、液晶層50(図1(b)参照)に含まれる液晶分子の配向状態を規制するための配向膜18(図1(b)参照)が形成されている。
A
次に、ダミー画素電極9Dを備えるダミー画素PDの構造について説明する。画素Pとダミー画素PDとの主な差異は、画素電極9に比べ、ダミー画素電極9Dの方が小さい、即ちダミー画素電極9Dと画素電極9との間隔が、画素電極9同士との間隔よりも長いことである。この間隔が長くなると、ダミー画素電極9Dと画素電極9との間での横方向電界の強度は低くなる。同じ電位差であれば、間隔が長くなることで電位差÷間隔で示される横方向電界の強度は低くなるからである。そのため、シミ状の表示むらが発生しにくくなり、信頼性を向上できる。画素電極9とダミー画素電極9Dの大きさや、レイアウトの詳細については後述する。
また、ダミー画素PDの構造を画素Pと同じ構造とし、ダミー画素PD間の間隔や、ダミー画素PDと画素Pとの間隔を、画素電極9同士との間隔よりも長くしても良く、このようにしてもやはり横方向電界の強度は低くなり、シミ状の表示むらが発生しにくくなる。従って信頼性を向上させることができる。この場合についても、レイアウトの詳細については後述する。
また、ダミー画素PDのダミー画素電極9Dを小さくし、加えてダミー画素PD間の間隔や、ダミー画素電極9Dと画素電極9との間隔を、画素電極9同士との間隔よりも長くしても良く、このようにしてもやはり横方向電界の強度は低くなり、シミ状の表示むらが発生しにくくなる。従って信頼性の向上をはかることができる。この場合についても、レイアウトの詳細については後述する。
Next, the structure of the dummy pixel PD including the
Further, the structure of the dummy pixel PD may be the same as that of the pixel P, and the interval between the dummy pixels PD and the interval between the dummy pixel PD and the pixel P may be longer than the interval between the
Further, the
<画素電極9、ダミー画素電極9Dのレイアウト>
以下、画素電極9、ダミー画素電極9Dのレイアウトについて、図面を用いて説明する。図6は、画素電極を備える画素が設けられた表示画素部と、ダミー画素電極を備えるダミー画素との境界近傍を示す平面レイアウト図である。ここでは、画素電極9と、ダミー画素電極9Dとして、表示画素部Eの境界近傍の部分にあるものを示している。
この場合において、ダミー画素電極9Dの大きさは、画素電極9の大きさと比べ、小さい値を有している。そして、画素電極9のピッチと、ダミー画素電極9Dのピッチが同じように配列されている。
図6に示すように、ダミー画素電極9Dを小さくすることで、表示画素部Eの境界における画素電極9と、ダミー画素電極9Dとの間隔LDは、画素電極9同士の間隔Lと比べて大きな値を取ることができる。
つまり、画素電極9とダミー画素電極9Dとの間隔は、ダミー画素電極9Dの大きさを画素電極9と揃えた場合と比べ、大きくなる。そのため、ダミー画素電極9Dと画素電極9との間の横方向電界は、ダミー画素電極9Dの大きさを画素電極9と揃えた場合と比べ、小さくなる。
従って、画素電極9とダミー画素電極9Dとの間の横方向電界は、ダミー画素電極9Dを小さくすることで緩和されることとなり、シミ状の表示むらの発生を防げることから液晶装置100(図1(a)参照)の信頼性を向上させることができる。
<Layout of
Hereinafter, the layout of the
In this case, the size of the
As shown in FIG. 6, by reducing the
That is, the distance between the
Therefore, the horizontal electric field between the
ここで、ダミー画素電極9Dと画素電極9との下側を含むほぼ全面には、図5に示すように、誘電体膜72を介して容量電極71が設けられている。
そのため、画素電極9と、ダミー画素電極9Dとの間隔LDを広げた場合、画素電極9のフリンジ効果により、容量電極71との間で横方向電界が発生してしまい、シミ状の表示むらが発生することがあるため、液晶装置100の信頼性が低下する。
フリンジ効果による横方向電界の発生と、画素電極9とダミー画素電極9Dとの間の横方向電界緩和効果とは、相反するものであり、画素電極9とダミー画素電極9Dとの間隔LDには最適値が存在する。画素電極9間の間隔を0.6μmとした場合、画素電極9とダミー画素電極9Dとの間隔は0.8μm以上1.6μm以下が好ましい値となる。この範囲であれば、画素電極9が受ける横方向電界を緩和することができる。より望ましくは、画素電極9とダミー画素電極9Dとの間隔を1.0μm以上1.4μm以下にすることで、横方向電界による信頼性の低下を抑えることができる。本実施形態では、画素電極9とダミー画素電極9Dとの間隔を1.2μm程度の値に設定した場合について説明する。
Here, on almost the entire surface including the lower side of the
Therefore, when the distance LD between the
The generation of the lateral electric field due to the fringe effect and the lateral electric field relaxation effect between the
ここで、ダミー画素電極9D間の間隔について説明する。この間隔は、不均一であっても差し支え無いが、不均一な値を取る場合、横方向電界の強度に分布が生じるため、揃えておいた方が好ましい。例えば、1.3μm以上1.7μm以下程度で揃えておけば、横方向電界のばらつきによる想定外の悪影響の発生を未然に抑えることができる。本実施形態では、ダミー画素電極9D間の間隔として1.5μm程度の値に設定した場合について説明する。また、ダミー画素電極9Dの形状も任意の値を取りうるが、ダミー画素電極9Dの形状も揃えておくほうが好ましく、例えば投射型表示装置などへの応用に際しては、正方形に揃えておくことも好適である。
Here, the interval between the
図7は、図6と同様に、画素電極を備える画素が設けられた表示画素部と、ダミー画素電極を備えるダミー画素との境界近傍を示す平面レイアウト図である。ここでは、画素Pと、ダミー画素PDとして、表示画素部Eの境界近傍の部分にあるものを示している。
この場合において、ダミー画素電極9Dの大きさは、画素電極9の大きさと同じ大きさを有している。そして、画素電極9のピッチと、ダミー画素電極9Dのピッチが異なり、ダミー画素電極9Dのピッチが大きくなるように配列されている。
図7に示すように、ダミー画素電極9Dのピッチを大きくすることで、表示画素部Eの境界における画素電極9と、ダミー画素電極9Dとの間隔LDは、画素電極9同士の間隔Lと比べて大きな値を取っている。
この場合においても、画素電極9とダミー画素電極9Dとの間の横方向電界は、ダミー画素電極9Dと画素電極9との間隔を大きくすることで緩和されることとなり、シミ状の表示むらの発生を防げることから液晶装置100(図1(a)参照)の信頼性を向上させることができる。ここで、画素電極9とダミー画素電極9Dとの間隔や、ダミー画素電極9Dの間隔については、上述した関係と同様な最適値や適切な数値範囲を備えている。なお、この関係は、ダミー画素電極9Dの間隔は、表示画素部Eの境界線の法線方向について定められており、表示画素部Eの境界線と平行な方向には、画素電極9と同じ間隔で設計されている。
FIG. 7 is a plan layout view showing the vicinity of the boundary between a display pixel portion provided with pixels including pixel electrodes and a dummy pixel including dummy pixel electrodes, as in FIG. 6. Here, the pixel P and the dummy pixel PD are shown in the vicinity of the boundary of the display pixel portion E.
In this case, the size of the
As shown in FIG. 7, by increasing the pitch of the
Also in this case, the horizontal electric field between the
図8は、図6や図7と同様に、画素電極を備える画素が設けられた表示画素部と、ダミー画素電極を備えるダミー画素との境界近傍を示す平面レイアウト図である。ここでは、画素Pと、ダミー画素PDとして、表示画素部Eの境界近傍の部分にあるものを示している。
この場合において、ダミー画素電極9Dの大きさは、画素電極9の大きさと比べ、小さい値を有している。また、画素電極9のピッチと、ダミー画素電極9Dのピッチが異なり、ダミー画素電極9Dのピッチが大きくなるように配列されている。
この場合においても、画素電極9とダミー画素電極9Dとの間の横方向電界は、ダミー画素電極9Dと画素電極9との間隔を大きくすることで緩和されることとなり、シミ状の表示むらの発生を防げることから液晶装置100(図1(a)参照)の信頼性を向上させることができる。ここで、画素電極9とダミー画素電極9Dとの間隔や、ダミー画素電極9Dの間隔については、上述した関係と同様な最適値や適切な数値範囲を備えている。
FIG. 8 is a plan layout diagram showing the vicinity of the boundary between a display pixel portion provided with pixels including pixel electrodes and a dummy pixel including dummy pixel electrodes, as in FIGS. 6 and 7. Here, the pixel P and the dummy pixel PD are shown in the vicinity of the boundary of the display pixel portion E.
In this case, the size of the
Also in this case, the horizontal electric field between the
本実施形態における電気光学装置は、以下の効果を奏する。 The electro-optical device according to this embodiment has the following effects.
画素電極9に比べ、ダミー画素電極9Dの面積を小さくしてダミー画素PDと画素Pとの間隔LDを、画素電極9同士との間隔Lよりも長くすることで横方向電界を緩和できる。そのため、シミ状の表示むらが発生しにくくなる。従って信頼性の向上をはかることができる。
Compared with the
ダミー画素PDの構造を画素Pと同じ構造とし、ダミー画素PD間の間隔や、ダミー画素PDと画素Pとの間隔LDを、画素電極9同士との間隔Lよりも長くすることで横方向電界を緩和できる。そのため、シミ状の表示むらが発生しにくくなる。従って信頼性の向上をはかることができる。
The structure of the dummy pixel PD is the same as that of the pixel P, and the distance between the dummy pixels PD and the distance LD between the dummy pixel PD and the pixel P are set longer than the distance L between the
ダミー画素PDのダミー画素電極9Dを小さくし、加えてダミー画素PD間の間隔や、ダミー画素PDと画素Pとの間隔LDを、画素電極9同士との間隔よりも長くすることで横方向電界を緩和できる。そのためシミ状の表示むらが発生しにくくなる。従って信頼性の向上をはかることができる。
The
蓄積容量70を液晶容量に並列に電気的に接続することで、画素電極9の電圧を、実際に画像信号が印加されている時間よりも、例えば3桁も長い時間だけ保持することが可能となり、液晶素子の保持特性が改善されるため、高コントラスト比を有する液晶装置100を実現することができる。
By electrically connecting the
画素Pの画素電極9の面積やピッチを変えることのみでダミー画素PDを構成しているため、画素Pとダミー画素PDとでTFT30の負荷は余り変化しない。従って、走査線11及びデータ線6から与えられるダミー画素PDへの駆動信号を乱すことなく処理できる。そのため、画素Pに与えられる駆動信号を歪ませることなく伝達させることができる。
Since the dummy pixel PD is configured only by changing the area and pitch of the
画素Pの画素電極9の面積やピッチを変えることのみでダミー画素PDを構成しているため、画素電極9とダミー画素電極9Dの部分の面積やピッチを変えたパターンを備えるフォトマスクを用意することで製造プロセスを変えることなくダミー画素PDを形成できるため、製造工程の追加や変更等を行うことなく製造することができる。
Since the dummy pixel PD is configured only by changing the area and pitch of the
画素Pと、ダミー画素PDとの間隔LDを例えば画素P同士の間隔Lと同じ程度にした場合、画素電極9のフリンジ効果により、容量電極71との間で横方向電界が発生してしまい、シミ状の表示むらが発生する場合があるため、液晶装置100の信頼性が低下する。
フリンジ効果と、画素電極9とダミー画素電極9Dとの間の横方向電界緩和効果とは、相反する効果であり、画素電極9とダミー画素電極9Dとの間隔LDには最適値が存在する。画素電極9間の間隔を0.6μmとした場合、画素電極9とダミー画素電極9Dとの間隔LDは0.8μm以上1.6μm以下が好ましい値となる。この範囲であれば、画素電極9が受ける横方向電界を緩和することができる。より望ましくは、、画素電極9とダミー画素電極9Dとの間隔LDを1.0μm以上1.4μm以下にすることで、横方向電界による信頼性の低下を抑えることができる。また、、画素電極9とダミー画素電極9Dとの間隔LDを1.2μm近傍の値とした場合、より効果的に横方向電界を緩和することができる。
When the distance LD between the pixel P and the dummy pixel PD is, for example, about the same as the distance L between the pixels P, a horizontal electric field is generated between the
The fringe effect and the lateral electric field relaxation effect between the
(第2実施形態)
次に、図9及び図10を参照して、画素構造が異なる場合における詳細な構成について説明する。図9は画像表示部における画素の平面図であり、図10は、図9のA−A’断面図である。図5で説明した断面図との主な差異は、容量電極71が画素電極9と厚さ方向に対して、図5の場合と比べ離れていることである。そのため、画素電極9とダミー画素電極9Dとを離してレイアウトしても、容量電極71の影響を殆ど受けないことである。
(Second Embodiment)
Next, with reference to FIG. 9 and FIG. 10, a detailed configuration when the pixel structure is different will be described. 9 is a plan view of a pixel in the image display unit, and FIG. 10 is a cross-sectional view taken along the line AA ′ of FIG. The main difference from the cross-sectional view described in FIG. 5 is that the
図9において、素子基板10上の画素Pは、マトリックス状に配列された複数の透明な画素電極9を備えており、画素電極9の縦横の境界に各々沿ってデータ線6及び走査線11が設けられている。走査線11は、図9中X方向に沿って延びており、データ線6は、走査線11と交差するように、図9中Y方向に沿って延びている。走査線11及びデータ線6が互いに交差する個所の各々には画素スイッチング用のTFT30が設けられている。
In FIG. 9, the pixel P on the
図9又は図10において、走査線11は、下地絶縁膜12を介して半導体層30aよりも下層側に配置され、例えばタングステン(W)、チタン(Ti)、チタンナイトライド(TiN)等の高融点金属材料等の遮光性の導電材料からなる。走査線11は、図9に示すように、X方向に沿って延在し、表示画素部Eにストライプ状に配置される。また、走査線11は、下側遮光膜として機能し、素子基板10における裏面反射や、複板式のプロジェクター等で他の液晶装置から発せられ合成光学系を突き抜けてくる光等の、戻り光のうちTFT30に進行する光を遮光することができる。
In FIG. 9 or FIG. 10, the
また、下地絶縁膜12は、例えばシリコン酸化膜等からなる。下地絶縁膜12は、素子基板10の全面に形成されることにより、素子基板10の表面研磨時における荒れや、洗浄後に残る汚れ等で画素スイッチング用のTFT30の特性変化を防止する機能を有する。
The
また、図9又は図10において、TFT30は、半導体層30a、ゲート電極30bを含んで構成されている。
9 or 10, the
半導体層30aは、例えばポリシリコンからなり、図9中Y方向に沿ったチャネル長を有するチャネル部1a'、データ線側のLDD部1b及び画素電極側のLDD部1c、並びにデータ線側のソースドレイン部1d及び画素電極側のソースドレイン部1eからなる。即ち、TFT30はLDD構造を有している。なお、TFT30は、LDD構造を有することが好ましいが、データ線側のLDD部1b、画素電極側のLDD部1cに不純物打ち込みを行わないオフセット構造であってもよいし、ゲート電極30bをマスクとして不純物を高濃度に打ち込んでデータ線側のソースドレイン部及び画素電極側のソースドレイン部を形成する自己整合型であってもよい。
The
ここに、ゲート電極30bは、ゲート絶縁膜13を介してチャネル部1a'上に配置され、半導体層30aの脇において下地絶縁膜12を貫通して開孔されたコンタクトホール3cを介して最下層の走査線11と電気的に接続される。
Here, the
図9及び図10において、第1層間絶縁膜14を介して素子基板10上のTFT30よりも上層側には、データ線6が設けられている。
9 and 10, the
データ線6は、半導体層30aのデータ線側のソースドレイン部1dに、ゲート絶縁膜13及び第1層間絶縁膜14を貫通するコンタクトホール81を介して電気的に接続されている。また、データ線6及びコンタクトホール81内部は、例えば、Al−Si−Cu、Al−Cu等のAl(アルミニウム)含有材料、又はAl単体、若しくはAl層とTiN層等との多層膜からなる。データ線6は、TFT30を遮光する機能も有している。
The
図10において、素子基板10上の第2層間絶縁膜15を介して、データ線6よりも上層側には、蓄積容量70が設けられている。そして蓄積容量70は、容量電極71と容量配線200が誘電体膜72を介して対向配置されることにより形成されている。容量電極71は、容量配線200の一部として形成されている。上述したように、容量配線200は、画素電極9が配置された表示画素部Eからその周囲に延設され、定電位源と電気的に接続される。これにより、容量配線200は、固定電位に維持され、固定電位側容量電極として機能し得る。容量配線200は、例えばAl(アルミニウム)、Ag(銀)等の金属又は合金を含んだ非透明な金属膜から形成されており、TFT30を遮光する上側遮光膜(内蔵遮光膜)としても機能する。
In FIG. 10, a
図9又は図10において、容量電極71は、コンタクトホール83を介して画素電極側のソースドレイン部1eと電気的に接続されると共に、コンタクトホール85を介して画素電極9に電気的に接続されている。即ち、容量電極71は、画素電極側のソースドレイン部1e及び画素電極9間の電気的な接続を中継する。容量電極71は、容量配線200(容量電極として機能する)と同様、例えばAl(アルミニウム)等の金属又は合金を含んだ非透明な金属膜から形成されている。なお、コンタクトホール83は、第1層間絶縁膜14及び第2層間絶縁膜15を貫通して開孔されており、データ線6において、平面的に見てコンタクトホール83は、データ線6の開孔6h内に配置される。
9 or 10, the
ここに、容量電極71は、好ましくは画素電位側容量電極としての機能の他、上側遮光膜としての容量配線200とTFT30との間に配置される、光吸収層或いは遮光膜としての機能も有する。従って、TFT30に対してそれよりも上層側から入射する光について、容量配線200及び容量電極71の各々によっても、遮光することができる。
Here, the
誘電体膜72は、例えば酸化シリコン膜や窒化シリコン膜等から構成された単層構造、或いは多層構造を有している。
The
図9及び図10において、画素電極9は、第3層間絶縁膜16を介して蓄積容量70よりも第3層間絶縁膜16の上層側に形成されている。画素電極9は、容量電極71、コンタクトホール83及び85を介して半導体層30aの画素電極側のソースドレイン部1eに電気的に接続されている。コンタクトホール85は、第3層間絶縁膜16を貫通するように形成された孔部の内壁にITO等の画素電極9を構成する導電材料が成膜されることによって形成されている。画素電極9の上側表面には、ラビング処理等の所定の配向処理が施された配向膜18(図1(b)参照)が設けられている。
9 and 10, the
次に、ダミー画素電極9Dを備えるダミー画素PDの構造について説明する。画素Pとダミー画素PDとの主な差異は、画素電極9に比べ、ダミー画素電極9Dの面積が小さい、即ちダミー画素電極9Dと画素電極9との間隔は、画素電極9同士との間隔よりも長いことである。この間隔が長くなると、ダミー画素電極9Dと画素電極9との間での横方向電界の強度は低くなる。同じ電位差であれば、間隔が長くなることで電位差÷間隔で示される横方向電界の強度は低くなるからである。そのため、シミ状の表示むらが発生しにくくなり、信頼性を向上させることができる。画素電極9とダミー画素電極9Dの大きさや、レイアウトの詳細については後述する。ここで、第1実施形態との主な相違は、容量電極71が図5に示した場合と違い、遮蔽されていることである。そのため、ダミー画素電極9Dの大きさや、画素電極9とダミー画素電極9Dとの間隔LDに上限はなく、極端な場合として、ダミー画素電極9Dを無くしても良い。この場合でも、ダミー画素PDには、ダミー画素電極9D以外の構成が残っているため、ダミー画素PDとしての電気的な機能を果たすことができる。
Next, the structure of the dummy pixel PD including the
また、ダミー画素PDの構造を画素Pと同じ構造とし、ダミー画素PD間の間隔や、ダミー画素PDと画素Pとの間隔LDを、画素電極9同士との間隔よりも長くしても良く、このようにしてもやはり横方向電界の強度は低くなり、シミ状の表示むらが発生しにくくなる。従って信頼性を向上できる。この場合についても、レイアウトの詳細については後述する。
また、ダミー画素PDのダミー画素電極9Dを小さくし、加えてダミー画素PD間の間隔や、ダミー画素PDと画素Pとの間隔を、画素電極9同士との間隔よりも長くしても良く、このようにしてもやはり横方向電界の強度は低くなり、シミ状の表示むらが発生しにくくなる。従って信頼性の向上をはかることができる。この場合についても、レイアウトの詳細については後述する。
The structure of the dummy pixel PD may be the same as that of the pixel P, and the interval between the dummy pixels PD and the interval LD between the dummy pixel PD and the pixel P may be longer than the interval between the
Further, the
<画素P、ダミー画素PDのレイアウト>
以下、画素P、ダミー画素PDのレイアウトについて、図面を用いて説明する。図11は、画素電極を備える画素が設けられた表示画素部と、ダミー画素電極を備えるダミー画素との境界近傍を示す平面レイアウト図である。ここでは、画素Pと、ダミー画素PDとして、表示画素部Eの境界近傍の部分にあるものを示している。
この場合において、ダミー画素電極9Dの大きさは、画素電極9の大きさと比べ、小さい値を有している。そして、画素電極9のピッチと、ダミー画素電極9Dのピッチが同じように配列されている。
図11に示すように、ダミー画素電極9Dを小さくすることで、表示画素部Eの境界における画素電極9と、ダミー画素電極9Dとの間隔LDは、画素電極9同士の間隔Lと比べて大きな値を取っている。
つまり、画素電極9とダミー画素電極9Dとの間隔は、ダミー画素電極9Dの大きさを画素電極9と揃えた場合と比べ、大きくなる。そのため、ダミー画素電極9Dと画素電極9との間の横方向電界は、ダミー画素電極9Dの大きさを画素電極9と揃えた場合と比べ、小さくなる。
そのため、画素電極9とダミー画素電極9Dとの間の横方向電界は、ダミー画素電極9Dを小さくすることで緩和されることとなり、シミ状の表示むらの発生を防げることから液晶装置100(図1(a)参照)の信頼性を向上させることができる。
<Layout of Pixel P and Dummy Pixel PD>
Hereinafter, the layout of the pixel P and the dummy pixel PD will be described with reference to the drawings. FIG. 11 is a plan layout view showing the vicinity of the boundary between a display pixel portion provided with a pixel including a pixel electrode and a dummy pixel including a dummy pixel electrode. Here, the pixel P and the dummy pixel PD are shown in the vicinity of the boundary of the display pixel portion E.
In this case, the size of the
As shown in FIG. 11, by reducing the
That is, the distance between the
Therefore, the horizontal electric field between the
ここで、ダミー画素電極9D間の間隔について説明する。この間隔は、不均一であっても差し支え無いが、不均一な値を取る場合、横方向電界の強度に分布が生じるため、揃えておいた方が好ましい。例えば、ダミー画素電極9D間の間隔を1.3μm以上で揃えておけば、横方向電界のばらつきによる想定外の悪影響の発生を未然に抑えることができる。本実施形態では、ダミー画素電極9D間の間隔として1.5μm程度の値に設定した場合について説明する。
Here, the interval between the
図12は、図11と同様に、画素電極を備える画素が設けられた表示画素部Eと、ダミー画素電極9Dを備えるダミー画素との境界近傍を示す平面レイアウト図である。ここでは、画素Pと、ダミー画素PDとして、表示画素部Eの境界近傍の部分にあるものを示している。
この場合において、ダミー画素電極9Dの大きさは、画素電極9の大きさと同じ大きさを有している。そして、画素電極9のピッチと、ダミー画素電極9Dのピッチが異なり、ダミー画素電極9Dのピッチが大きくなるように配列されている。
図12に示すように、ダミー画素電極9Dのピッチを大きくすることで、表示画素部Eの境界における画素電極9と、ダミー画素電極9Dとの間隔LDは、画素電極9同士の間隔Lと比べて大きな値を取っている。
この場合においても、画素電極9とダミー画素電極9Dとの間の横方向電界は、ダミー画素電極9Dと画素電極9との間隔を大きくすることで緩和されることとなり、シミ状の表示むらの発生を防げることから液晶装置100(図1(a)参照)の信頼性を向上させることができる。ここで、画素電極9とダミー画素電極9Dとの間隔や、ダミー画素電極9Dの間隔については、上述した関係と同様な関係を備えている。なお、この関係は、ダミー画素電極9Dの間隔は、表示画素部Eの境界線の法線方向について定められており、表示画素部Eの境界線と平行な方向には、画素電極9と同じ間隔で設計されている。
FIG. 12 is a plan layout view showing the vicinity of the boundary between the display pixel portion E provided with pixels including pixel electrodes and the dummy pixel including
In this case, the size of the
As shown in FIG. 12, by increasing the pitch of the
Also in this case, the horizontal electric field between the
図13は、図11や図12と同様に、画素電極を備える画素が設けられた表示画素部Eと、ダミー画素電極9Dを備えるダミー画素との境界近傍を示す平面レイアウト図である。ここでは、画素Pと、ダミー画素PDとして、表示画素部Eの境界近傍の部分にあるものを示している。
この場合において、ダミー画素電極9Dの大きさは、画素電極9の大きさと比べ、小さい値を有している。また、画素電極9のピッチと、ダミー画素電極9Dのピッチが異なり、ダミー画素電極9Dのピッチが大きくなるように配列されている。
この場合においても、画素電極9とダミー画素電極9Dとの間の横方向電界は、ダミー画素電極9Dと画素電極9との間隔を大きくすることで緩和されることとなり、シミ状の表示むらの発生を防げることから液晶装置100(図1(a)参照)の信頼性を向上させることができる。ここで、画素電極9とダミー画素電極9Dとの間隔や、ダミー画素電極9Dの間隔については、上述した関係を備えている。
FIG. 13 is a plan layout diagram showing the vicinity of the boundary between the display pixel portion E provided with pixels including pixel electrodes and the dummy pixel including
In this case, the size of the
Also in this case, the horizontal electric field between the
本実施形態における電気光学装置は、上述した実施形態の効果に加え、以下の効果を奏する。 The electro-optical device according to this embodiment has the following effects in addition to the effects of the above-described embodiments.
この場合においても、表示画素部Eの境界における画素電極9と、ダミー画素電極9Dとの間隔LDは、画素P同士の間隔Lと比べ大きな値を与えることで横方向電界が緩和される。そのため、液晶層50(図1(b)参照)に含まれるイオン性不純物の移動を防ぎ、表示が適正に行われないシミ状の表示むらの発生を防げることから液晶装置100(図1(a)参照)の信頼性を向上させることができる。
Even in this case, the lateral electric field is alleviated by giving a larger value to the distance LD between the
蓄積容量70は、容量電極71と容量配線200が誘電体膜72を介して対向配置されることにより形成されている。この場合、容量電極71は遮蔽された状態となるので、画素電極9と、ダミー画素電極PDとの間隔LDが大きいほど横方向電界を緩和することができるため、設計の自由度を向上させることが可能となる。
The
(第3実施形態)
<電子機器>
図14は電子機器としての投射型表示装置の構成を示す概略図である。図14に示すように、本実施形態の電子機器としての投射型表示装置1000は、システム光軸Lに沿って配置された偏光照明装置1100と、光分離素子としての2つのダイクロイックミラー1104,1105と、3つの反射ミラー1106,1107,1108と、5つのリレーレンズ1201,1202,1203,1204,1205と、3つの光変調手段としての透過型の液晶ライトバル1210,1220,1230と、光合成素子としてのクロスダイクロイックプリズム1206と、投射レンズ1207とを備えている。
(Third embodiment)
<Electronic equipment>
FIG. 14 is a schematic diagram illustrating a configuration of a projection display device as an electronic apparatus. As shown in FIG. 14, a
偏光照明装置1100は、超高圧水銀灯やハロゲンランプ等の白色光源からなるランプユニット1101と、インテグレーターレンズ1102と、偏光変換素子1103とから概略構成されている。
The polarized
ダイクロイックミラー1104は、偏光照明装置1100から射出された偏光光束のうち、赤色光(R)を反射させ、緑色光(G)と青色光(B)とを透過させる。もう1つのダイクロイックミラー1105は、ダイクロイックミラー1104を透過した緑色光(G)を反射させ、青色光(B)を透過させる。
The
ダイクロイックミラー1104で反射した赤色光(R)は、反射ミラー1106で反射した後にリレーレンズ1205を経由して液晶ライトバルブ1210に入射する。
ダイクロイックミラー1105で反射した緑色光(G)は、リレーレンズ1204を経由して液晶ライトバルブ1220に入射する。
ダイクロイックミラー1105を透過した青色光(B)は、3つのリレーレンズ1201,1202,1203と2つの反射ミラー1107,1108とからなる導光系を経由して液晶ライトバルブ1230に入射する。
The red light (R) reflected by the
Green light (G) reflected by the
The blue light (B) transmitted through the
液晶ライトバルブ1210,1220,1230は、クロスダイクロイックプリズム1206の色光ごとの入射面に対してそれぞれ対向配置されている。液晶ライトバルブ1210,1220,1230に入射した色光は、映像情報(映像信号)に基づいて変調されクロスダイクロイックプリズム1206に向けて射出される。このプリズムは、4つの直角プリズムが貼り合わされ、その内面に赤色光を反射する誘電体多層膜と青色光を反射する誘電体多層膜とが十字状に形成されている。これらの誘電体多層膜によって3つの色光が合成されて、カラー画像を表す光が合成される。合成された光は、投射光学系である投射レンズ1207によってスクリーン1300上に投射され、画像が拡大されて表示される。
The liquid
液晶ライトバルブ1210は、上述した液晶装置100が適用されたものである。液晶装置100は、色光の入射側と射出側とにおいてクロスニコルに配置された一対の偏光素子の間に隙間を置いて配置されている。他の液晶ライトバルブ1220,1230も同様である。
The liquid
このような投射型表示装置1000によれば、画素が高精細であっても安定した動作品質が得られる液晶装置100を備え、高い信頼性が確保できる。
According to such a projection
E…表示画素部、P…画素、PD…ダミー画素、1a‘…チャネル領域、1b…LDD部、1c…LDD部、1d…ソースドレイン部、1e…ソースドレイン部、3c…コンタクトホール、6…データ線、6h…開孔、7…中継層、9…画素電極、9D…ダミー画素電極、10…素子基板、11…走査線、12…下地絶縁膜、13…ゲート絶縁膜、14…第1層間絶縁膜、15…第2層間絶縁膜、16…第3層間絶縁膜、18…配向膜、20…対向基板、21…遮光膜、22…層間膜層、23…共通電極、24…配向膜、30…TFT、30a…半導体層、30a1…ソース部、30a2…チャネル部、30a3…ドレイン部、30b…ゲート電極、31…コンタクトホール、32…コンタクトホール、34…コンタクトホール、35…コンタクトホール、36…コンタクトホール、37…コンタクトホール、40…シール材、50…液晶層、70…蓄積容量、71…容量電極、72…誘電体膜、75…中継層、80…容量分離膜、81…コンタクトホール、83…コンタクトホール、85…コンタクトホール、91…中継層、92…中継層、100…液晶装置、101…データ線駆動回路、102…走査線駆動回路、103…検査回路、104…外部接続端子、105…配線、106…上下導通部、200…容量配線、1000…投射型表示装置、1100…偏光照明装置、1101…ランプユニット、1102…インテグレーターレンズ、1103…偏光変換素子、1104…ダイクロイックミラー、1105…ダイクロイックミラー、1106…反射ミラー、1107…反射ミラー、1108…反射ミラー、1201…リレーレンズ、1202…リレーレンズ、1203…リレーレンズ、1204…リレーレンズ、1205…リレーレンズ、1206…クロスダイクロイックプリズム、1207…投射レンズ、1210…液晶ライトバルブ、1220…液晶ライトバルブ、1230…液晶ライトバルブ、1300…スクリーン。
E ... display pixel part, P ... pixel, PD ... dummy pixel, 1a '... channel region, 1b ... LDD part, 1c ... LDD part, 1d ... source / drain part, 1e ... source / drain part, 3c ... contact hole, 6 ... Data line, 6h ... opening, 7 ... relay layer, 9 ... pixel electrode, 9D ... dummy pixel electrode, 10 ... element substrate, 11 ... scan line, 12 ... underlying insulating film, 13 ... gate insulating film, 14 ... first Interlayer insulating film, 15 ... second interlayer insulating film, 16 ... third interlayer insulating film, 18 ... alignment film, 20 ... counter substrate, 21 ... light shielding film, 22 ... interlayer film layer, 23 ... common electrode, 24 ...
Claims (6)
前記画像表示領域の周辺に、スイッチング素子と、該スイッチング素子を介して所定電位が印加されるダミー画素電極と、を備え、
前記ダミー画素電極と前記画素電極との間隔は、隣り合う前記画素電極同士の間隔よりも大きい
ことを特徴とする電気光学装置。 In the image display area, a plurality of pixel electrodes,
A switching element and a dummy pixel electrode to which a predetermined potential is applied via the switching element are provided around the image display area,
The electro-optical device, wherein an interval between the dummy pixel electrode and the pixel electrode is larger than an interval between adjacent pixel electrodes.
前記画素電極及び前記ダミー画素電極と誘電体膜を介して対向配置された容量電極を備えることを特徴とする電気光学装置。 The electro-optical device according to claim 1,
An electro-optical device comprising: a capacitor electrode disposed opposite to the pixel electrode and the dummy pixel electrode via a dielectric film.
前記画素電極と前記ダミー画素電極との間隔が0.8μm以上1.6μm以下であることを特徴とする電気光学装置。 The electro-optical device according to claim 2,
An electro-optical device, wherein an interval between the pixel electrode and the dummy pixel electrode is 0.8 μm or more and 1.6 μm or less.
前記ダミー画素電極の大きさが前記画素電極の大きさよりも小さいことを特徴とする電気光学装置。 The electro-optical device according to claim 1,
An electro-optical device, wherein the size of the dummy pixel electrode is smaller than the size of the pixel electrode.
前記ダミー画素電極が複数配列され、前記複数のダミー画素電極の形状と間隔とが揃えられていることを特徴とする電気光学装置。 The electro-optical device according to any one of claims 1 to 4,
An electro-optical device, wherein a plurality of the dummy pixel electrodes are arranged, and the shapes and intervals of the plurality of dummy pixel electrodes are aligned.
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Application Number | Priority Date | Filing Date | Title |
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