JP2012195882A

JP2012195882A - Oscillator and semiconductor device having oscillator

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Publication number: JP2012195882A
Application number: JP2011059838A
Authority: JP
Inventors: Hiroyuki Kimura; 宏之木村
Original assignee: Asahi Kasei Electronics Co Ltd
Current assignee: Asahi Kasei Electronics Co Ltd
Priority date: 2011-03-17
Filing date: 2011-03-17
Publication date: 2012-10-11
Anticipated expiration: 2031-03-17
Also published as: JP5711576B2

Abstract

PROBLEM TO BE SOLVED: To provide an oscillator that suppresses frequency variations of a clock signal caused by voltage changes of a signal at each node by bringing maximum and minimum voltages at a node as a connection point to an inverter to optimum voltages.SOLUTION: Maximum and minimum voltages of a signal Sat a node Nas a connection point to an inverter Iout of a plurality of inverters I, Iare arbitrary voltages determined by capacitance values c1, c2 of two capacitive elements C, Cand a resistance value rof a resistive element R. The maximum and minimum voltages of the signal Scan thus be original maximum and minimum voltages to suppress variations of a frequency Tof a clock signal Scaused by changes in voltage vof the signal Sat the node N.

Description

本発明は、発振器及び発振器を有する半導体装置に関し、特に抵抗素子と容量素子とからなるＲＣ回路を用いて構成される発振器及び発振器を有する半導体装置に関する。 The present invention relates to an oscillator and a semiconductor device having an oscillator, and more particularly to an oscillator configured using an RC circuit including a resistance element and a capacitive element and a semiconductor device having the oscillator.

様々の電子機器において、正弦波やパルス信号等のような一定の周期と振幅とが連続する信号を生成するために発振器が用いられる。このような発振器は、一般的に半導体装置として集積されている。この発振器には、様々な種類の発振器があるが、その一つとして、特許文献１〜３の発振器のように、抵抗素子と容量素子とからなるＲＣ回路を備えて構成されたＲＣ発振器がある。 In various electronic devices, an oscillator is used to generate a signal having a constant period and amplitude, such as a sine wave or a pulse signal. Such an oscillator is generally integrated as a semiconductor device. As this oscillator, there are various types of oscillators, and one of them is an RC oscillator configured to include an RC circuit composed of a resistance element and a capacitance element like the oscillators of Patent Documents 1 to 3. .

（発振器１００の回路構成）
まず、図１０を参照して、従来技術における一般的な発振器１００の回路構成を説明する。
図１０に示す発振器１００は、他の半導体回路と同じ半導体基板上に集積され、インバータＩ₁，Ｉ₂と、抵抗素子Ｒ₁と、容量素子Ｃ₁とを備えて構成される。
インバータＩ₁，Ｉ₂は、入力端子から入力された信号の位相を反転させ、出力端子からその信号を出力する反転増幅回路（反転増幅器）である。インバータＩ₁は、入力端子が容量素子Ｃ₁の端子と接続され、出力端子がインバータＩ₂の入力端子と接続される。インバータＩ₂は、入力端子がインバータＩ₁の出力端子と接続され、出力端子が信号出力端子Ｔ_OUTと接続される。つまり、複数のインバータＩ₁，Ｉ₂は、互いに直列に接続されている。 (Circuit configuration of the oscillator 100)
First, a circuit configuration of a general oscillator 100 in the related art will be described with reference to FIG.
An oscillator 100 shown in FIG. 10 is integrated on the same semiconductor substrate as other semiconductor circuits, and includes inverters I ₁ and I ₂ , a resistance element R _1, and a capacitance element C ₁ .
The inverters I ₁ and I ₂ are inverting amplifier circuits (inverting amplifiers) that invert the phase of the signal input from the input terminal and output the signal from the output terminal. The inverter I ₁ has an input terminal connected to the terminal of the capacitive element C ₁ and an output terminal connected to the input terminal of the inverter I ₂ . The inverter I ₂ has an input terminal connected to the output terminal of the inverter I _{1 and} an output terminal connected to the signal output terminal T _OUT . That is, the plurality of inverters I ₁ and I ₂ are connected in series with each other.

ここで、容量素子Ｃ₁の端子とインバータＩ₁の入力端子との接続間をノードＮ₁とし、インバータＩ₁の出力端子とインバータＩ₂の入力端子との接続間をノードＮ₂とし、インバータＩ₂の出力端子と信号出力端子Ｔ_OUTとの間のノードをノードＮ₃とする。
抵抗素子Ｒ₁は、一方の端子がノードＮ₂に接続され、他方の端子がノードＮ₁に接続される。抵抗素子Ｒ₁は、ノードＮ₂の信号Ｓ₂を、信号Ｓ₂と逆相であるノードＮ₁の信号Ｓ₁に帰還させる。 Here, the connection between the terminal of the capacitive element C ₁ and the input terminal of the inverter I ₁ is a node N ₁ , and the connection between the output terminal of the inverter I _{1 and} the input terminal of the inverter I ₂ is a node N _2. A node between the output terminal of I ₂ and the signal output terminal T _OUT is a node N ₃ .
Resistance element R ₁ has one terminal connected to node N ₂ and the other terminal connected to node N ₁ . Resistive element R ₁ is a signal S ₂ of the node N _2, is fed back to the signals S ₁ of the node N ₁ is the signal S ₂ and the opposite phase.

容量素子Ｃ₁は、一方の端子がノードＮ₃に接続され、他方の端子がノードＮ₁に接続される。容量素子Ｃ₁は、ノードＮ₃の信号Ｓ₃を、信号Ｓ₃と同相である信号Ｓ₁に帰還させる。
信号出力端子Ｔ_OUTは、生成されたクロック信号Ｓ_OUTで動作する各種の半導体回路と接続されたり、半導体装置の外部にある各種の機器と接続される。
なお、例えばインバータＩ₁，Ｉ₂には、図示しない電源線等からこれらを動作させるための各電圧、例えば電源電圧Ｖ_DD（Ｖ）と接地電圧Ｖ_SS＝０（Ｖ）が供給されている。 Capacitance element C ₁ has one terminal connected to node N ₃ and the other terminal connected to node N ₁ . The capacitive element C ₁ feeds back the signal S ₃ at the node N _{3 to} the signal S ₁ having the same phase as the signal S ₃ .
The signal output terminal T _OUT is connected to various semiconductor circuits that operate with the generated clock signal S _OUT or is connected to various devices outside the semiconductor device.
For example, the inverters I ₁ and I ₂ are supplied with respective voltages for operating them, such as a power supply voltage V _DD (V) and a ground voltage V _SS = 0 (V), from a power supply line (not shown). .

上記で説明したように、この発振器１００は、複数のインバータＩ₁，Ｉ₂が直列に接続されている。従って、ノードＮ₁の信号Ｓ₁とノードＮ₂の信号Ｓ₂とは、逆相であることが言える。又、ノードＮ₃の信号Ｓ₃とノードＮ₁の信号Ｓ₁とは、同相であることが言える。インバータＩ₁から出力された信号Ｓ₂は、容量素子Ｒ₁を介してインバータＩ₁の入力端子側に帰還される。又、最後段であるインバータＩ₂から出力された信号Ｓ₃は、容量素子Ｃ₁を介してインバータＩ₁の入力端子側に帰還される。 As described above, the oscillator 100 has a plurality of inverters I ₁ and I ₂ connected in series. Therefore, the signal S ₂ of the node N signals S ₁ ₁ and the node N _2, said to be anti-phase. Further, the signals S ₁ signal S ₃ and the node N ₁ of the node N _3, it can be said in phase. Signal S ₂ output from the inverter I ₁ is fed back to the input terminal side of the inverter I ₁ through the capacitor R _1. The signal S ₃ output from the inverter I ₂ as the last stage is fed back to the input terminal side of the inverter I ₁ through the capacitive element C ₁ .

つまり、発振器１００は、抵抗素子Ｒ₁と容量素子Ｃ₁とから構成されたＲＣ回路１０１を有しているＲＣ発振器であると言えると共に、インバータＩ₁，Ｉ₂と抵抗素子Ｒ₁と容量素子Ｃ₁とがリング状に接続されているリング発振器であると言える。従って、発振器１００は、抵抗素子Ｒ₁の抵抗値ｒ₁と容量素子Ｃ₁の容量素子ｃ₁との時定数によって決まる周波数ｆ_Cのクロック信号Ｓ_OUTを生成する。そして、発振器１００は、最後段であるインバータＩ₂から出力された信号、すなわちノードＮ₃の信号Ｓ₃をクロック信号Ｓ_OUTとして、信号出力端子Ｔ_OUTから出力する。なお、ノードＮ₁の信号Ｓ₁をバッファリング回路でバッファリングし、そのバッファリングされた信号をクロック信号として図示しない信号出力端子から出力することもできる。 That is, it can be said that the oscillator 100 is an RC oscillator having the RC circuit 101 composed of the resistor element R ₁ and the capacitor element C _1, and includes the inverters I ₁ and I ₂ , the resistor element R _1, and the capacitor element. It can be said that C ₁ is a ring oscillator connected in a ring shape. Thus, the oscillator 100 generates a clock signal S _OUT of the frequency f _C determined by the time constant of the capacitive element c ₁ of the resistance value r ₁ and the capacitive element C ₁ in the resistance element R _1. Then, the oscillator 100 outputs the signal output from the inverter I _{2 as} the last stage, that is, the signal S ₃ of the node N ₃ from the signal output terminal T _OUT as the clock signal S _OUT . Incidentally, the signals S ₁ of the node N ₁ is buffered by the buffering circuit can output a signal that buffered from the signal output terminal (not shown) as a clock signal.

（発振器１００の動作）
次に、図１１を参照して、発振器１００の動作を説明する。
図１１に示すグラフの縦軸は、発振器１００のノードＮ₁〜Ｎ₃の各電圧ｖ₁〜ｖ₃を示す。又、横軸は、時間Ｔを示す。図１１（ａ）は、発振器１００のノードＮ₁の信号Ｓ₁の電圧ｖ₁を示す。図１１（ｂ）は、発振器１００のノードＮ₂，Ｎ₃の信号Ｓ₂、Ｓ₃の電圧ｖ₂，ｖ₃を示す。
まず、図１１（ａ）のグラフ中に実線に示すように、時間Ｔがｔ₁（Ｓｅｃ）になると、インバータＩ₁の入力端子側であるノードＮ₁の電圧ｖ₁は、その最高電圧（Ｈレベル）である電源電圧Ｖ_DD（Ｖ）と、最低電圧（Ｌレベル）である接地電圧Ｖ_SS＝０（Ｖ）との中間の電圧、つまりインバータＩ₁から出力される信号Ｓ₂の電圧が反転される閾値電圧Ｖ_DD／２（Ｖ）になる。 (Operation of the oscillator 100)
Next, the operation of the oscillator 100 will be described with reference to FIG.
The vertical axis of the graph shown in FIG. 11 shows the voltage v ₁ to v ₃ of the node N ₁ to N ₃ of the oscillator 100. The horizontal axis represents time T. FIG. 11A shows the voltage v ₁ of the signal S ₁ at the node N ₁ of the oscillator 100. FIG. 11B shows the voltages v ₂ and v ₃ of the signals S ₂ and S ₃ at the nodes N ₂ and N ₃ of the oscillator 100.
First, as shown in solid line in the graph of FIG. 11 (a), when the time T is t ₁ (Sec), voltage v ₁ of the node N ₁ is an input terminal of the inverter I _1, the maximum voltage ( The intermediate voltage between the power supply voltage V _DD (V) which is H level) and the ground voltage V _SS = 0 (V) which is the lowest voltage (L level), that is, the voltage of the signal S ₂ output from the inverter I ₁ Becomes the threshold voltage V _DD / 2 (V) at which is inverted.

この時、図１１（ｂ）のグラフ中に実線に示すように、インバータＩ₁の出力端子側であるノードＮ₂の電圧ｖ₂は、Ｖ_DD（Ｖ）になっている。又、図１１（ｂ）のグラフ中に波線に示すように、インバータＩ₂の出力端子側であるノードＮ₃の電圧ｖ₃は、０（Ｖ）になっている。
そして、時間Ｔがｔ₁（Ｓｅｃ）を過ぎると、図１１（ｂ）のグラフ中に実線に示すように、インバータＩ₁の出力端子側であるノードＮ₂の電圧ｖ₂は、Ｖ_DD（Ｖ）から０（Ｖ）に徐々に低くなる。又、図１１（ｂ）のグラフ中に波線に示すように、インバータＩ₂の出力端子側であるノードＮ₃の電圧ｖ₃は、０（Ｖ）からＶ_DD（Ｖ）に徐々に高くなる。すると、図１１（ａ）のグラフ中に実線に示すように、インバータＩ₁の入力端子側であるノードＮ₁の電圧ｖ₁は、Ｖ_DD／２（Ｖ）から徐々に高くなる。 At this time, as indicated by a solid line in the graph of FIG. 11B, the voltage v ₂ of the node N ₂ on the output terminal side of the inverter I ₁ is V _DD (V). Further, as indicated by the broken line in the graph of FIG. 11B, the voltage v ₃ of the node N ₃ on the output terminal side of the inverter I ₂ is 0 (V).
When the time T has passed t ₁ (Sec), the voltage v ₂ at the node N ₂ on the output terminal side of the inverter I ₁ becomes V _DD ( V) gradually decreases from 0 (V). Further, as indicated by the broken line in the graph of FIG. 11B, the voltage v ₃ of the node N ₃ on the output terminal side of the inverter I ₂ gradually increases from 0 (V) to V _DD (V). . Then, as indicated by a solid line in the graph of FIG. 11A, the voltage v ₁ of the node N ₁ on the input terminal side of the inverter I ₁ gradually increases from V _DD / 2 (V).

そして、時間Ｔがｔ₂（Ｓｅｃ）になると、図１１（ｂ）のグラフ中に実線に示すように、インバータＩ１の出力端子側であるノードＮ₂の電圧ｖ₂は、０（Ｖ）になる。又、図１１（ｂ）のグラフ中に波線に示すように、インバータＩ₂の出力端子側であるノードＮ₃の電圧ｖ₃は、Ｖ_DD（Ｖ）になる。すると、図１１（ａ）のグラフ中に実線に示すように、インバータＩ₁の入力端子側であるノードＮ₁の電圧ｖ₁は、最高電圧になる。 When the time T becomes t ₂ (Sec), the voltage v ₂ of the node N ₂ on the output terminal side of the inverter I1 is set to 0 (V) as shown by the solid line in the graph of FIG. Become. Further, as indicated by the broken line in the graph of FIG. 11B, the voltage v ₃ of the node N ₃ on the output terminal side of the inverter I ₂ becomes V _DD (V). Then, as indicated by a solid line in the graph of FIG. 11A, the voltage v ₁ of the node N ₁ on the input terminal side of the inverter I ₁ becomes the highest voltage.

ここで、インバータＩ₁の入力端子側であるノードＮ₁の電圧ｖ₁は、Ｖ_DD（Ｖ）より電圧Ｖ_O（Ｖ）だけ高いＶ_DD＋Ｖ_O（Ｖ）になっている。
そして、図１１（ａ）のグラフ中に実線に示すように、時間Ｔがｔ₂（Ｓｅｃ）を過ぎると、インバータＩ₁の入力端子側であるノードＮ₁の電圧ｖ₁は、Ｖ_DD＋Ｖ_O（Ｖ）からＶ_DD／２（Ｖ）に向かって徐々に低くなる。この時、図１１（ａ）のグラフ中に示す破線のように、インバータＩ₁の入力端子側であるノードＮ₁の電圧ｖ₁は、ＲＣ回路１０１の時定数によって、漸近的に０（Ｖ）に近づいていく。従って、インバータＩ₁の入力端子側であるノードＮ₁の電圧ｖ₁の時間変化は、図１１のグラフ状で下側に凸である凸曲線になる。 Here, the voltage v ₁ of the node N ₁ on the input terminal side of the inverter I ₁ is V _DD + V _O (V), which is higher than V _DD (V) by the voltage V _O (V).
Then, as shown in solid line in the graph of FIG. 11 (a), when the time T passes the t ₂ (Sec), voltage v ₁ of the node N ₁ is an input terminal of the inverter I ₁ is, V _DD + V It gradually decreases from _O (V) to V _DD / 2 (V). At this time, as shown by the broken line shown in the graph of FIG. 11 (a), the voltage v ₁ of the node N ₁ is an input terminal of the inverter I ₁ is the time constant of the RC circuit 101, asymptotically 0 (V ) Therefore, the time change of the voltage v ₁ of the node N ₁ on the input terminal side of the inverter I ₁ becomes a convex curve that is convex downward in the graph of FIG.

そして、図１１（ａ）のグラフ中に実線に示すように、時間Ｔがｔ₃（Ｓｅｃ）になると、インバータＩ₁の入力端子側であるノードＮ₁の電圧ｖ₁は、Ｖ_DD／２（Ｖ）になる。
そして、時間Ｔがｔ₃（Ｓｅｃ）を過ぎると、図１１（ｂ）のグラフ中に実線に示すように、インバータＩ₁の出力端子側であるノードＮ₂の電圧ｖ₂は、０（Ｖ）からＶ_DD（Ｖ）に徐々に高くなる。又、図１１（ｂ）のグラフ中に波線に示すように、インバータＩ₂の出力端子側であるノードＮ₃の電圧ｖ₃は、Ｖ_DD（Ｖ）から０（Ｖ）に徐々に低くなる。すると、図１１（ａ）のグラフ中に実線に示すように、インバータＩ₁の入力端子側であるノードＮ₁の電圧ｖ₁は、Ｖ_DD／２（Ｖ）から徐々に低くなる。 Then, as shown in solid line in the graph of FIG. 11 (a), when the time T is t ₃ (Sec), voltage v ₁ of the node N ₁ is an input terminal of the inverter I ₁ is, V _DD / 2 (V).
When the time T passes t ₃ (Sec), the voltage v ₂ of the node N ₂ on the output terminal side of the inverter I ₁ is 0 (V) as shown by the solid line in the graph of FIG. ) To V _DD (V) gradually. Further, as indicated by the broken line in the graph of FIG. 11B, the voltage v ₃ of the node N ₃ on the output terminal side of the inverter I ₂ gradually decreases from V _DD (V) to 0 (V). . Then, as indicated by a solid line in the graph of FIG. 11A, the voltage v ₁ of the node N ₁ on the input terminal side of the inverter I ₁ gradually decreases from V _DD / 2 (V).

そして、時間Ｔがｔ₄（Ｓｅｃ）になると、図１１（ａ）のグラフ中に実線に示すように、インバータＩ₁の入力端子側であるノードＮ₁の電圧ｖ₁は、最低電圧になる。この時も、インバータＩ₁の入力端子側であるノードＮ₁の電圧ｖ₁は、０（Ｖ）より電圧Ｖ_O（Ｖ）だけ低い−Ｖ_O（Ｖ）になっている。そして、図１１（ｂ）のグラフ中に実線に示すように、インバータＩ₁の出力端子側であるノードＮ₂の電圧ｖ₂は、Ｖ_DD（Ｖ）になる。又、図１１（ｂ）のグラフ中に波線に示すように、インバータＩ₂の出力端子側であるノードＮ₂の電圧ｖ₃は、０（Ｖ）になる。 When the time T reaches t ₄ (Sec), as shown by the solid line in the graph of FIG. 11A, the voltage v ₁ of the node N ₁ on the input terminal side of the inverter I ₁ becomes the lowest voltage. . Also at this time, the voltage v ₁ of the node N ₁ on the input terminal side of the inverter I ₁ is −V _O (V) which is lower than 0 (V) by the voltage V _O (V). Then, as indicated by the solid line in the graph of FIG. 11B, the voltage v ₂ of the node N ₂ on the output terminal side of the inverter I ₁ becomes V _DD (V). Further, as indicated by the broken line in the graph of FIG. 11B, the voltage v ₃ of the node N ₂ on the output terminal side of the inverter I ₂ becomes 0 (V).

そして、図１１（ａ）のグラフ中に実線に示すように、時間Ｔがｔ₄（Ｓｅｃ）を過ぎると、インバータＩ₁の入力端子側であるノードＮ₁の電圧ｖ₁は、−Ｖ_O（Ｖ）からＶ_DD／２（Ｖ）に向かって徐々に高くなる。この時、図１１（ａ）のグラフ中に示す破線のように、インバータＩ₁の入力端子側であるノードＮ₁の電圧ｖ₁は、ＲＣ回路１０１の時定数によって、漸近的にＶ_DD（Ｖ）に徐々に近づいていく。従って、インバータＩ₁の入力端子側であるノードＮ₁の電圧ｖ₁の時間変化は、図１１のグラフ状で上側に凸である凸曲線になる。 Then, as shown in solid line in the graph of FIG. 11 (a), when the time T t ₄ passes the (Sec), voltage v ₁ of the node N ₁ is an input terminal of the inverter I ₁ is, -V _O It gradually increases from (V) to V _DD / 2 (V). At this time, as shown by the broken line shown in the graph of FIG. 11 (a), the voltage v ₁ of the node N ₁ is an input terminal of the inverter I ₁ is the time constant of the RC circuit 101, asymptotically V _DD ( Gradually approach V). Therefore, the time change of the voltage v ₁ of the node N ₁ on the input terminal side of the inverter I ₁ becomes a convex curve that is convex upward in the graph of FIG.

そして、図１１（ａ）及び図１１（ｂ）のグラフに示すように、時間Ｔがｔ₅（Ｓｅｃ）になると、インバータＩ₁の入力端子側であるノードＮ₁の電圧ｖ₁、インバータＩ₁の出力端子側であるノードＮ₂の電圧ｖ₂、インバータＩ₂の出力端子側であるノードＮ₃の電圧ｖ₃は、時間Ｔがｔ₁（Ｓｅｃ）であった時の電圧と同じ電圧になる。
なお、発振器１００により生成されたクロック信号Ｓ_OUTの周期Ｔ_Cは、時間Ｔがｔ₁（Ｓｅｃ）になってからｔ₃（Ｓｅｃ）になるまでの時間と、時間Ｔがｔ₃（Ｓｅｃ）になってからｔ₅（Ｓｅｃ）になるまでの時間との総和である。このように、発振器１００は、上記の動作を繰り返すことで、周期Ｔ_Cのクロック信号Ｓ_OUTを生成する。 Then, as shown in the graph of FIG. 11 (a) and FIG. 11 (b), when the time T is t ₅ (Sec), voltage v ₁ of the node N ₁ is an input terminal of the inverter I _1, the inverter I The voltage v ₂ of the node N ₂ on the output terminal side of ₁ and the voltage v ₃ of the node N ₃ on the output terminal side of the inverter I ₂ are the same voltage as the voltage when the time T is t ₁ (Sec). become.
Note that the period T _C of the clock signal S _OUT generated by the oscillator 100 includes the time from the time T reaching t ₁ (Sec) to t ₃ (Sec), and the time T being t ₃ (Sec). And the total time from t to t ₅ (Sec). Thus, the oscillator 100 generates the clock signal S _OUT having the period T _C by repeating the above-described operation.

特開平１０−２２３３６９号公報Japanese Patent Laid-Open No. 10-223369 特開２００５−３１１５７８号公報JP 2005-311578 A 特開２０１０−６３０２１号公報JP 2010-63021 A

しかしながら、インバータＩ₁の入力端子側であるノードＮ₁の電圧ｖ₁は、時間Ｔがｔ₂（Ｓｅｃ）になると、本来であればＶ_DD（Ｖ）になるはずであるが、実際にはＶ_DD（Ｖ）をＶ_O（Ｖ）だけ上回っている。又、ノードＮ₁の電圧ｖ₁は、時間Ｔがｔ₄（Ｓｅｃ）になると、本来であれば０（Ｖ）になるはずであるが、実際には０（Ｖ）を−Ｖ_O（Ｖ）だけ下回っている。つまり、インバータＩ₁の入力端子側であるノードＮ₁の電圧ｖ₁は、Ｖ_DD（Ｖ）から０（Ｖ）までの本来とるべき電圧範囲を越えてしまっている。 However, the voltage v ₁ of the node N ₁ on the input terminal side of the inverter I ₁ should be V _DD (V) when the time T reaches t ₂ (Sec). V _DD (V) exceeds V _O (V). Further, the voltage v _{1 at} the node N ₁ should be 0 (V) when the time T is t ₄ (Sec), but in reality, 0 (V) is changed to −V _O (V ) Just below. That is, the voltage v ₁ of the node N ₁ on the input terminal side of the inverter I ₁ exceeds the voltage range that should be originally taken from V _DD (V) to 0 (V).

例えば、インバータＩ₁の入力側のトランジスタは、ノードＮ₁の電圧ｖ₁が本来とるべき電圧範囲に基づいて、その耐圧を有するものが用いられている。しかしながら、ノードＮ₁の電圧ｖ₁が、Ｖ_DD（Ｖ）から０（Ｖ）までの本来とるべき電圧範囲を大きく越えて、インバータＩ₁の入力端子側に、そのトランジスタの耐圧を超える電圧が入力されてしまう場合がある。すると、インバータＩ₁のトランジスタが壊れてしまい、発振器１００により生成されたクロック信号Ｓ_OUTの周波数ｆ_Cが本来の周波数とずれてしまう場合があった。 For example, as the transistor on the input side of the inverter I ₁ , a transistor having a withstand voltage based on the voltage range that the voltage v ₁ of the node N ₁ should originally take is used. However, the voltage v _{1 at} the node N ₁ greatly exceeds the voltage range to be originally taken from V _DD (V) to 0 (V), and a voltage exceeding the breakdown voltage of the transistor is present on the input terminal side of the inverter I _1. It may be input. Then, the transistor of the inverter I ₁ is broken, and the frequency f _C of the clock signal S _OUT generated by the oscillator 100 may shift from the original frequency.

仮に、発振器１００を製造する際に、十分に余裕を持たせた耐圧のトランジスタを有するインバータＩ₁を用いることもできる。しかしながら、その耐圧を超えるような電圧が瞬間的に入力される場合もある。すると、同様にトランジスタが壊れてしまい、発振器１００により生成されたクロック信号Ｓ_OUTの周波数ｆ_Cが本来の周波数とずれてしまう場合があった。 If the oscillator 100 is manufactured, it is also possible to use the inverter I ₁ having a withstand voltage transistor with a sufficient margin. However, there is a case where a voltage exceeding the breakdown voltage is instantaneously input. Then, similarly, the transistor is broken, and the frequency f _C of the clock signal S _OUT generated by the oscillator 100 may deviate from the original frequency.

又、インバータの入力端子側に、回路を保護するための保護回路等を用いることも考えられる。しかしながら、保護回路を接続することによって、ノードＮ₁の電圧ｖ₁が本来の最高電圧又は最低電圧にならないように押さえ込まれたり、保護回路に電流が流れ込んだりする場合がある。発振器１００により生成されたクロック信号Ｓ_OUTの周期Ｔ_Cは、インバータの出力が切り替わった直後のノードＮ₁の最高電圧又は最低電圧と、その後の時間の経過に伴って変化する電圧ｖ₁とによって決まる。このため、ノードＮ₁の電圧ｖ₁が所望の最高電圧又は最低電圧にならなかったり、時間の経過に伴って保護回路に流れ込む電流が大きく変化したりする場合がある。すると、発振器１００により生成されたクロック信号Ｓ_OUTの周波数ｆ_Cが本来の周波数とずれてしまう場合があった。 It is also conceivable to use a protection circuit or the like for protecting the circuit on the input terminal side of the inverter. However, by connecting a protection circuit, there is a case where voltage v ₁ at the node N ₁ is or are held down so as not to the original maximum voltage or minimum voltage, current Dari flowing into the protection circuit. The period T _C of the clock signal S _OUT generated by the oscillator 100 is determined by the highest voltage or the lowest voltage at the node N ₁ immediately after the output of the inverter is switched, and the voltage v ₁ that changes with the passage of time thereafter. Determined. For this reason, the voltage v _{1 at} the node N ₁ may not reach a desired maximum voltage or minimum voltage, or the current flowing into the protection circuit may change greatly with the passage of time. As a result, the frequency f _C of the clock signal S _OUT generated by the oscillator 100 may deviate from the original frequency.

そこで、本発明は、上記の課題に鑑み、インバータとの接続点であるノードの最高電圧及び最低電圧が最適な電圧になるようにし、各ノードの電圧の変化によって生じるクロック信号の周波数のずれを抑えることのできる発振器を提供することを目的とする。 Therefore, in view of the above problems, the present invention makes the highest voltage and the lowest voltage of the node, which is a connection point with the inverter, become optimum voltages, and eliminates the frequency shift of the clock signal caused by the change of the voltage of each node. An object is to provide an oscillator that can be suppressed.

本発明による発振器は、上記の目的を達成するために、次のように構成される。
まず、本発明による第１の発振器は、互いに直列に接続された複数のインバータを備え、前記複数のインバータのうちの任意のインバータに入力された第１の信号と同相である第３の信号を出力するインバータの出力端子と、前記第１の信号を入力するインバータの入力端子との間に接続された第１の容量素子と、前記第１の信号と逆相である第２の信号を出力するインバータの出力端子と、前記第１の信号を入力するインバータの入力端子との間に接続された第２の容量素子と、前記第２の容量素子と並列に接続された第１の抵抗素子とを備え、前記第１の容量素子を介して供給された前記第３の信号と、前記第２の容量素子及び前記第１の抵抗素子を介して供給された前記第２の信号とを合わせた信号を前記第１の信号として帰還させることを特徴とする。 In order to achieve the above object, an oscillator according to the present invention is configured as follows.
First, a first oscillator according to the present invention includes a plurality of inverters connected in series with each other, and outputs a third signal having the same phase as a first signal input to any one of the plurality of inverters. A first capacitor connected between an output terminal of the inverter that outputs and an input terminal of the inverter that inputs the first signal, and a second signal that is in reverse phase to the first signal are output A second capacitive element connected between the output terminal of the inverter that receives the first signal and the input terminal of the inverter that receives the first signal, and a first resistive element that is connected in parallel with the second capacitive element And combining the third signal supplied via the first capacitive element and the second signal supplied via the second capacitive element and the first resistive element. The received signal is fed back as the first signal And wherein the door.

上記の第１の発振器によれば、第１の容量素子は、第１の信号と同相である第３の信号を第１の信号に帰還させ、第２の容量素子は、第１の信号と逆相である第２の信号を第１の信号に帰還させるようになっている。つまり、第１の容量素子と第２の容量素子と第１の抵抗素子とからＲＣ回路が構成されている。
従って、ＲＣ回路を構成している第１の容量素子の容量値と、第２の容量素子の容量値と、第１の抵抗素子の抵抗値とを変更すると、各信号の最高電圧及び最低電圧は任意の電圧になる。このようにして、各ノードの電圧が変化するのを抑えられるため、生成されるクロック信号の周波数のずれを抑えることが可能となる。 According to the first oscillator, the first capacitive element feeds back the third signal having the same phase as the first signal to the first signal, and the second capacitive element has the first signal and A second signal having an opposite phase is fed back to the first signal. That is, the RC circuit is configured by the first capacitor element, the second capacitor element, and the first resistor element.
Therefore, if the capacitance value of the first capacitance element, the capacitance value of the second capacitance element, and the resistance value of the first resistance element constituting the RC circuit are changed, the maximum voltage and the minimum voltage of each signal are changed. Becomes an arbitrary voltage. In this way, since the voltage at each node can be prevented from changing, it is possible to suppress the frequency shift of the generated clock signal.

次に、本発明による第２の発振器は、前記第１の容量素子の容量値と前記第２の容量素子の容量値との比は、３：１であることを特徴とする。
上記の第２の発振器によれば、第１の容量素子の容量値と第２の容量素子の容量値との比を３：１とすることで、例えば、最高電圧がＶ_DD（Ｖ）になり、最低電圧が０（Ｖ）にすることが可能となる。 Next, the second oscillator according to the present invention is characterized in that the ratio of the capacitance value of the first capacitance element to the capacitance value of the second capacitance element is 3: 1.
According to the second oscillator, by setting the ratio of the capacitance value of the first capacitance element and the capacitance value of the second capacitance element to 3: 1, for example, the maximum voltage is set to V _DD (V). Therefore, the minimum voltage can be set to 0 (V).

次に、本発明による第３の発振器は、前記第１〜第３の信号のうちの少なくとも１つの信号の波形を整形する波形整形回路を備えることを特徴とする。
上記の第３の発振器によれば、波形整形回路が、入力された信号を整形して、その信号をクロック信号として出力する。これにより、各ノードの信号をそのままクロック信号として出力せずに、信号を整形してからクロック信号として出力することが可能となる。 Next, a third oscillator according to the present invention includes a waveform shaping circuit that shapes a waveform of at least one of the first to third signals.
According to the third oscillator, the waveform shaping circuit shapes the input signal and outputs the signal as a clock signal. As a result, the signal of each node can be output as a clock signal after being shaped without directly outputting the signal as a clock signal.

次に、本発明による第４の発振器は、一方の端子が前記第３の信号を出力するインバータの出力端子に接続された第３の容量素子と、前記第２の信号を出力するインバータの出力端子と、前記第３の容量素子の他方の端子との間に接続された第４の容量素子と、前記第４の容量素子と並列に接続された第２の抵抗素子とを備え、前記第１の信号を第１の基準信号として出力すると共に、前記第３の容量素子を介して供給された前記第３の信号と、前記第４の容量素子及び前記第２の抵抗素子を介して供給された前記第２の信号とを合わせた信号を第２の基準信号として出力することを特徴とする。 Next, a fourth oscillator according to the present invention includes a third capacitive element having one terminal connected to an output terminal of the inverter that outputs the third signal, and an output of the inverter that outputs the second signal. A fourth capacitive element connected between the terminal and the other terminal of the third capacitive element, and a second resistive element connected in parallel with the fourth capacitive element, 1 signal is output as the first reference signal, and the third signal supplied via the third capacitive element, and supplied via the fourth capacitive element and the second resistive element. A signal combined with the second signal is output as a second reference signal.

上記の第４の発振器によれば、第１の容量素子、第２の容量素子及び第１の抵抗素子と対になる第３の容量素子、第４の容量素子及び第２の抵抗素子とから別のＲＣ回路が構成されている。
従って、第１の容量素子と、第２の容量素子と、第１の抵抗素子とからなるＲＣ回路と別のＲＣ回路を構成している第３の容量素子の容量値と、第４の容量素子の容量値と、第２の抵抗素子の抵抗値とを変更すると、各信号の最高電圧及び最低電圧は任意の電圧になる。このようにして、各ノードの電圧が変化するのを抑えられるため、生成される一組のクロック信号の周波数のずれを抑えることが可能となる。 According to the fourth oscillator, the third capacitor element, the fourth capacitor element, and the second resistor element that are paired with the first capacitor element, the second capacitor element, and the first resistor element. Another RC circuit is configured.
Accordingly, the capacitance value of the third capacitor element constituting the RC circuit different from the RC circuit composed of the first capacitor element, the second capacitor element, and the first resistor element, and the fourth capacitor When the capacitance value of the element and the resistance value of the second resistance element are changed, the maximum voltage and the minimum voltage of each signal become arbitrary voltages. In this way, since the voltage at each node can be prevented from changing, it is possible to suppress the frequency shift of the generated set of clock signals.

次に、本発明による第５の発振器は、前記第１の容量素子、前記第２の容量素子及び第１の抵抗素子とからなるＲＣ回路の時定数と、前記第３の容量素子、前記第４の容量素子及び第２の抵抗素子とからなるＲＣ回路の時定数との比が１：ｎである時に、前記第３の容量素子の容量値と前記第４の容量素子の容量値との比は、１：（１−２^-(1-n)）／（１＋２^-(1-n)）であることを特徴とする。 Next, a fifth oscillator according to the present invention includes a time constant of an RC circuit including the first capacitive element, the second capacitive element, and the first resistive element, the third capacitive element, When the ratio of the time constant of the RC circuit composed of the four capacitive elements and the second resistive element is 1: n, the capacitance value of the third capacitive element and the capacitive value of the fourth capacitive element The ratio is characterized in that it is 1: (1-2- ^(1-n) ) / (1 + 2- ^(1-n) ).

上記の第５の発振器によれば、上記の２つのＲＣ回路の時定数の関係がある時に、第３の容量素子の容量値と第４の容量素子の容量値との比を１：（１−２^-(1/n)）／（１＋２^-(1/n)）とすることで、例えば、最高電圧がＶ_DD（Ｖ）になり、最低電圧が０（Ｖ）になるような一組のクロック信号を生成することが可能となる。
次に、本発明による第６の発振器は、前記第１の基準信号及び前記第２の基準信号を入力し、互いに逆相であるノンオーバーラップクロック信号を生成するタイミング生成回路を備えることを特徴とする。 According to the fifth oscillator, when there is a time constant relationship between the two RC circuits, the ratio of the capacitance value of the third capacitance element to the capacitance value of the fourth capacitance element is 1: (1 -2- ^{(1 / n)} ) / (1 + 2- ^{(1 / n)} ), for example, a set in which the maximum voltage is V _DD (V) and the minimum voltage is 0 (V) The clock signal can be generated.
Next, a sixth oscillator according to the present invention includes a timing generation circuit that inputs the first reference signal and the second reference signal and generates a non-overlapping clock signal having opposite phases to each other. And

上記の第６の発振器によれば、波形整形回路の一例として、タイミング生成回路を用いることで、周波数のずれを抑えた任意のクロック信号を整形することが可能となる。具体的には、タイミング生成回路が、位相が互いに逆相であるノンオーバーラップクロック信号を生成することができる。
次に、本発明による半導体装置は、上記で説明した第１〜第６のいずれか１つの発振器を少なくとも１つ備えると共に、前記発振器と異なる種類の半導体回路を少なくとも１つ備えることを特徴とする。
上記の半導体装置によれば、上記で説明した第１〜第６の発振器のいずれか１つの発振器によって生成されたクロック信号を用いて、半導体装置上に同時に集積された半導体回路等を動作させることが可能となる。 According to the sixth oscillator, an arbitrary clock signal with suppressed frequency deviation can be shaped by using a timing generation circuit as an example of a waveform shaping circuit. Specifically, the timing generation circuit can generate non-overlapping clock signals whose phases are opposite to each other.
Next, a semiconductor device according to the present invention includes at least one of the first to sixth oscillators described above and at least one semiconductor circuit of a type different from the oscillator. .
According to the semiconductor device described above, the semiconductor circuit or the like that is simultaneously integrated on the semiconductor device is operated using the clock signal generated by any one of the first to sixth oscillators described above. Is possible.

本発明によれば、ＲＣ回路部を構成する第１の容量素子の容量値と、第２の容量素子の容量値と、抵抗素子の抵抗値とによって、ノードの最高電圧及び最低電圧が任意の電圧になる。これにより、ノードの電圧を、本来の最高電圧又は最低電圧にすることができ、各ノードの電圧の変化によって生じるクロック信号の周波数のずれを抑えることができる。
さらに、回路を保護するための保護回路等を同時に用いることができ、又、インバータのトランジスタに故障が生じるのを抑えられる。これにより、発振器の動作の安定性が向上し、各ノードの電圧の変化によって生じるクロック信号の周波数のずれを抑えることができる。 According to the present invention, the maximum voltage and the minimum voltage of the node can be set arbitrarily according to the capacitance value of the first capacitance element, the capacitance value of the second capacitance element, and the resistance value of the resistance element constituting the RC circuit unit. Become a voltage. As a result, the voltage of the node can be set to the original maximum voltage or the minimum voltage, and a shift in the frequency of the clock signal caused by a change in the voltage of each node can be suppressed.
Further, a protection circuit for protecting the circuit can be used at the same time, and the occurrence of a failure in the transistor of the inverter can be suppressed. Thereby, the stability of the operation of the oscillator is improved, and the frequency shift of the clock signal caused by the change in the voltage of each node can be suppressed.

本発明の第１実施形態に係る発振器１０の回路構成を示すブロック図である。1 is a block diagram showing a circuit configuration of an oscillator 10 according to a first embodiment of the present invention. 発振器１０のノードＮ₁の信号Ｓ₁の電圧ｖ₁を示す波形図である。 ₄ is a waveform diagram showing a voltage v ₁ of a signal S ₁ at a node N ₁ of the oscillator 10. FIG. 発振器１０のノードＮ₂の電圧ｖ₂を基準とした時の各ノードの電圧を示す図である。FIG. 6 is a diagram illustrating the voltage of each node when the voltage v ₂ of the node N ₂ of the oscillator 10 is used as a reference. 発振器１０のノードＮ₁〜Ｎ₃の信号Ｓ₁〜Ｓ₃の電圧ｖ₁〜ｖ₃を示す波形図である。 ₄ is a waveform diagram showing voltages v _{1 to} v ₃ of signals S _{1 to} S ₃ of nodes N _{1 to} N ₃ of the oscillator 10. FIG. 本発明の第２実施形態に係る発振器２０の回路構成を示すブロック図である。It is a block diagram which shows the circuit structure of the oscillator 20 which concerns on 2nd Embodiment of this invention. 発振器２０のノードＮ₁の信号Ｓ₁の電圧ｖ₁を示す波形図である。FIG. ₄ is a waveform diagram showing a voltage v ₁ of a signal S ₁ at a node N ₁ of the oscillator 20. 発振器２０のノードＮ₂の電圧ｖ₂を基準とした時の各ノードの電圧を示す図である。Is a diagram showing a voltage of each node when the voltage v ₂ at the node N ₂ of the oscillator 20 as a reference. 発振器２０のノードＮ₁〜Ｎ₆の信号Ｓ₁〜Ｓ₆の電圧ｖ₁〜ｖ₆を示す波形図である。FIG. ₄ is a waveform diagram showing voltages v _{1 to} v ₆ of signals S _{1 to} S ₆ of nodes N _{1 to} N ₆ of the oscillator 20. 本発明の実施形態に係る発振器２０の変形例に係る発振器３０の回路構成を示すブロック図である。It is a block diagram which shows the circuit structure of the oscillator 30 which concerns on the modification of the oscillator 20 which concerns on embodiment of this invention. 従来技術における発振器１００の回路構成を示すブロックである。It is a block which shows the circuit structure of the oscillator 100 in a prior art. 従来技術における発振器１００のノードＮ₁〜Ｎ₃の電圧ｖ₁〜ｖ₃を示す波形図である。It is a waveform diagram showing a voltage v ₁ to v ₃ of the node N ₁ to N ₃ of the oscillator 100 in the prior art.

以下に、本発明の好適な実施形態に係る発振器を、各図面を参照して説明する。なお、以下の説明における構成要部のうち、同等の構成要部については、各図面で同じ符号によって示している。
（第１実施形態）
最初に、本発明の第１実施形態に係る発振器１０を説明する。 Hereinafter, an oscillator according to a preferred embodiment of the present invention will be described with reference to the drawings. In the following description, equivalent constituent parts are denoted by the same reference numerals in the drawings.
(First embodiment)
First, the oscillator 10 according to the first embodiment of the present invention will be described.

（発振器１０の回路構成）
では、図１を参照して、本発明の第１実施形態に係る発振器１０の回路構成を説明する。
これより説明する図１に示す発振器１０が少なくとも１つ、半導体装置として半導体基板上に集積されている。さらに発振器１０以外の半導体回路が少なくとも１つ、半導体装置として同一の半導体基板上に集積されている。なお、発振器１０以外の半導体基板や他の半導体回路等についての説明は、省略する。 (Circuit configuration of the oscillator 10)
Now, the circuit configuration of the oscillator 10 according to the first embodiment of the present invention will be described with reference to FIG.
At least one oscillator 10 shown in FIG. 1 to be described below is integrated on a semiconductor substrate as a semiconductor device. Further, at least one semiconductor circuit other than the oscillator 10 is integrated on the same semiconductor substrate as a semiconductor device. A description of the semiconductor substrate other than the oscillator 10 and other semiconductor circuits will be omitted.

図１に示す発振器１０は、図１０に示した発振器１００を構成する素子の他に、容量素子Ｃ₂を備えて構成される。
容量素子Ｃ₂は、一方の端子がノードＮ₂に接続され、他方の端子がノードＮ₁に接続される。上記で説明したように、インバータＩ₁，Ｉ₂は、互いに直列に接続されている。従って、ノードＮ₂の信号Ｓ₂とノードＮ₁の信号Ｓ₁とは、逆相である。又、ノードＮ₃の信号Ｓ₃とノードＮ₁の信号Ｓ₁とは、同相である。このため、容量素子Ｃ₂は、ノードＮ₂の信号Ｓ₂を、ノードＮ₂の信号Ｓ₂と逆相であるノードＮ₁の信号Ｓ₁に帰還させる。 The oscillator 10 shown in FIG. 1 includes a capacitive element C ₂ in addition to the elements constituting the oscillator 100 shown in FIG.
Capacitance element C ₂ has one terminal connected to node N ₂ and the other terminal connected to node N ₁ . As described above, the inverters I ₁ and I ₂ are connected in series with each other. Therefore, the signals S ₁ signal S ₂ and node N ₁ of the node N _2, a reverse phase. Further, the signals S ₁ signal S ₃ and the node N ₁ of the node N ₃ is in phase. Therefore, the capacitive element C ₂ is node a signal S ₂ of the N _2, is fed back to the signals S ₁ of the node N ₁ is the signal S ₂ and the reverse phase of the node N _2.

この発振器１０においても、発振器１００と同様に、複数のインバータＩ₁，Ｉ₂が互いに直列に接続され、インバータＩ₁，Ｉ₂と抵抗素子Ｒ₁と容量素子Ｃ₁，Ｃ₂によって構成されたリング発振器である。従って、ノードＮ₂の信号Ｓ₂は、抵抗素子Ｒ₁を介してノードＮ₂の信号Ｓ₂と逆相であるノードＮ₁の信号Ｓ₁に帰還される。又、ノードＮ₃の信号Ｓ₃は、容量素子Ｃ₁を介して同相のノードＮ₁の信号Ｓ１に帰還される。 In the oscillator 10, similarly to the oscillator 100, a plurality of inverters I ₁ and I ₂ are connected in series to each other, and are configured by inverters I ₁ and I ₂ , a resistance element R _1, and capacitive elements C ₁ and C ₂ . It is a ring oscillator. Accordingly, the signal S ₂ at the node N ₂ is fed back to the signals S ₁ of the node N ₁ is the signal S ₂ and the reverse phase of the node N ₂ via the resistor element R _1. The signal S _{3 at} the node N ₃ is fed back to the signal S ₁ at the node N ₁ having the same phase through the capacitive element C ₁ .

又、発振器１０は、抵抗素子Ｒ₁と容量素子Ｃ₁，Ｃ₂とからＲＣ回路１１が構成されている。よって、ＲＣ回路１１の時定数は、抵抗素子Ｒ₁の抵抗値ｒ₁と、容量素子Ｃ₁，Ｃ₂の容量値ｃ₁，ｃ₂とによって決まる。そして、発振器１０は、その時定数によって決まる周波数ｆ_Cのクロック信号Ｓ_OUTを生成する。その際、発振器１０は、発振器１０のインバータＩ₁の入力端子側となるノードＮ₁の信号Ｓ₁の最高電圧及び最低電圧が、任意の電圧になるように構成されている。なお、発振器１０では、ノードＮ₃を流れる信号Ｓ₃をクロック信号Ｓ_OUTとして出力しているが、勿論、別のノードを流れる信号をクロック信号Ｓ_OUTとして出力しても良い。なお、ノードＮ₁の信号Ｓ₁をバッファリング回路でバッファリングし、そのバッファリングされた信号をクロック信号として図示しない信号出力端子から出力することもできる。 In the oscillator 10, an RC circuit 11 is composed of a resistance element R ₁ and capacitive elements C ₁ and C ₂ . Therefore, the time constant of the RC circuit 11 is determined and the resistance value r ₁ of the resistor element R _1, the capacitance value c _1, c ₂ of the capacitor element C _1, C ₂ by. The oscillator 10 generates a clock signal S _OUT having a frequency f _C determined by the time constant. At that time, the oscillator 10 is configured such that the highest voltage and the lowest voltage of the signal S _{1 at} the node N ₁ on the input terminal side of the inverter I ₁ of the oscillator 10 are arbitrary voltages. In the oscillator 10, while outputting a signal S ₃ through the node N ₃ as a clock signal S _OUT, of course, may output a signal flowing through another node as a clock signal S _OUT. Incidentally, the signals S ₁ of the node N ₁ is buffered by the buffering circuit can output a signal that buffered from the signal output terminal (not shown) as a clock signal.

（発振器１０の電圧ｖ１の最高電圧及び最低電圧を任意の電圧にする方法）
次に、図２及び図３を参照して、本発明の第１実施形態に係る発振器１０のインバータＩ₁の入力端子側となるノードＮ₁の最高電圧及び最低電圧が、任意の電圧になるようにする方法を説明する。
図２（ａ）は、発振器１０のノードＮ₂，Ｎ₃の信号Ｓ₂，Ｓ₃の電圧ｖ₂，ｖ₃を示すグラフである。図２（ｂ）は、発振器１０のノードＮ₁の信号Ｓ₁の電圧ｖ₁を示すグラフである。図２（ａ）及び図２（ｂ）の縦軸は各信号Ｓ₁〜Ｓ₃の電圧ｖ₁〜ｖ₃を示し、横軸は時間Ｔを示す。
又、図３（ａ）は、ノードＮ₂の電圧ｖ₂を基準とした時、時間Ｔがｔ₃（Ｓｅｃ）のときの各ノードの電圧を示す。図３（ｂ）は、ノードＮ₂の電圧ｖ₂を基準とした時、時間Ｔがｔ₄（Ｓｅｃ）のときの各ノードの電圧を示す。 (Method for making the maximum voltage and the minimum voltage of the voltage v1 of the oscillator 10 arbitrary)
Next, referring to FIGS. 2 and 3, the highest voltage and the lowest voltage of the node N ₁ on the input terminal side of the inverter I ₁ of the oscillator 10 according to the first embodiment of the present invention are arbitrary voltages. How to do so will be explained.
FIG. 2A is a graph showing the voltages v ₂ and v ₃ of the signals S ₂ and S ₃ at the nodes N ₂ and N ₃ of the oscillator 10. FIG. 2B is a graph showing the voltage v ₁ of the signal S ₁ at the node N ₁ of the oscillator 10. The vertical axis in FIGS. 2 (a) and 2 (b) illustrates the voltage v ₁ to v ₃ of the signals S ₁ to S _3, the horizontal axis represents time T.
FIG. 3A shows the voltage at each node when the time T is t ₃ (Sec) when the voltage v ₂ at the node N ₂ is used as a reference. FIG. 3B shows the voltage at each node when the time T is t ₄ (Sec) when the voltage v ₂ at the node N ₂ is used as a reference.

なお、発振器１０の動作においても、インバータＩ₁の入力端子側となるノードＮ₁の最高電圧をＶ_DD（Ｖ）にし、最低電圧を０（Ｖ）にする場合について説明する。
まず、図２（ａ）のグラフ中に実線で示すように、時間Ｔがｔ₁（Ｓｅｃ）になり、さらにｔ₂（Ｓｅｃ）になると、ノードＮ₂の電圧ｖ₂は、Ｖ_DD（Ｖ）から０（Ｖ）に切り替わる。従って、図２（ａ）のグラフ中に破線で示すように、ノードＮ₃の電圧ｖ₃は、０（Ｖ）からＶ_DD（Ｖ）に切り替わる。すると、図２（ｂ）に示すように、ノードＮ₁の電圧ｖ₁は、０（Ｖ）からＶ_DD（Ｖ）に向かって増加する。 In the operation of the oscillator 10 as well, a case will be described in which the maximum voltage of the node N ₁ on the input terminal side of the inverter I ₁ is set to V _DD (V) and the minimum voltage is set to 0 (V).
First, as shown by a solid line in the graph of FIG. 2 (a), the time T becomes t ₁ (Sec), further comprising a t ₂ (Sec), the voltage v ₂ at the node N ₂ is, V _DD (V ) To 0 (V). Accordingly, as indicated by a broken line in the graph of FIG. 2A, the voltage v ₃ at the node N ₃ is switched from 0 (V) to V _DD (V). Then, as shown in FIG. 2B, the voltage v ₁ at the node N ₁ increases from 0 (V) toward V _DD (V).

そして、図２（ａ）のグラフ中に実線で示すように、時間Ｔがｔ₂（Ｓｅｃ）になってからｔ₃（Ｓｅｃ）になるまでの間、ノードＮ₂の電圧ｖ₂は０（Ｖ）である。又、図２（ａ）のグラフ中に破線で示すように、ノードＮ₃の電圧ｖ₃がＶ_DD（Ｖ）になる。すると、図２（ｂ）に示すように、ノードＮ₁の電圧ｖ₁は、Ｖ_DD（Ｖ）からＶ_DD／２（Ｖ）に向かって徐々に減少していく。
このように、ノードＮ₁の電圧ｖ₁を任意の最高電圧まで増加させ、ノードＮ₁の電圧ｖ₁を任意の最高電圧から徐々に減少させるためには、容量素子Ｃ₁，Ｃ₂の容量値ｃ₁，ｃ₂を所定の値に変更すれば良い。 Then, as shown by the solid line in the graph of FIG. 2 (a), the period from time T becomes t ₂ (Sec) until t ₃ (Sec), the voltage v ₂ at the node N ₂ is 0 ( V). Also, as indicated by a broken line in the graph of FIG. 2 (a), the voltage v ₃ of the node N ₃ is V _DD (V). Then, as shown in FIG. 2 (b), the voltage v ₁ at the node N ₁ is gradually decreasing toward the V _DD / 2 (V) from V _DD (V).
Thus, the node voltage v ₁ of N ₁ is increased to an arbitrary maximum voltage, in order to gradually reduce the voltage v ₁ at the node N ₁ from any of the highest voltage, the capacitive element C _1, C ₂ of the capacitor The values c ₁ and c ₂ may be changed to predetermined values.

一方で、図２（ａ）のグラフ中に実線で示すように、時間Ｔがｔ₃（Ｓｅｃ）になり、さらにｔ₄（Ｓｅｃ）になると、ノードＮ₂の電圧ｖ₂は、０（Ｖ）からＶ_DD（Ｖ）に切り替わる。従って、図２（ａ）のグラフ中に破線で示すように、ノードＮ₃の電圧ｖ₃は、Ｖ_DD（Ｖ）から０（Ｖ）に切り替わる。すると、図２（ｂ）に示すように、ノードＮ₁の電圧ｖ₁は、Ｖ_DD／２（Ｖ）から０（Ｖ）に向かって減少する。 On the other hand, as shown by a solid line in the graph of FIG. 2 (a), the time T becomes t ₃ (Sec), further comprising a t ₄ (Sec), the voltage v ₂ at the node N ₂ is, 0 (V ) To V _DD (V). Therefore, as indicated by a broken line in the graph of FIG. 2A, the voltage v ₃ at the node N ₃ switches from V _DD (V) to 0 (V). Then, as shown in FIG. 2B, the voltage v ₁ at the node N ₁ decreases from V _DD / 2 (V) toward 0 (V).

そして、図２（ａ）のグラフ中に実線で示すように、時間Ｔがｔ₄（Ｓｅｃ）になってからｔ₅（Ｓｅｃ）になるまでの間、ノードＮ₂の電圧ｖ₂はＶ_DD（Ｖ）である。又、図２（ａ）のグラフ中に破線で示すように、ノードＮ₃の電圧ｖ₃が０（Ｖ）になる。すると、図２（ｂ）に示すように、ノードＮ₁の電圧ｖ₁は、０（Ｖ）からＶ_DD／２（Ｖ）に向かって徐々に増加していく。 Then, as shown by the solid line in the graph of FIG. 2 (a), the period from time T becomes t ₄ (Sec) until t ₅ (Sec), the voltage v ₂ at the node N ₂ is V _DD (V). Further, as indicated by a broken line in the graph of FIG. 2A, the voltage v ₃ of the node N ₃ becomes 0 (V). Then, as shown in FIG. 2B, the voltage v ₁ at the node N ₁ gradually increases from 0 (V) to V _DD / 2 (V).

このように、ノードＮ₁の電圧ｖ₁を任意の最低電圧まで減少させ、ノードＮ₁の電圧ｖ₁を任意の最低電圧から徐々に増加させるために、容量素子Ｃ₁，Ｃ₂の容量値ｃ₁，ｃ₂を所望の値に変更すれば良い。
上記のようにして、ノードＮ₁の最高電圧及び最低電圧を、任意の電圧、ここではＶ_DD（Ｖ）、０（Ｖ）とする時、図３（ａ）及び図３（ｂ）に示した各ノードの電圧より、時間Ｔがｔ₃（Ｓｅｃ）からｔ₄（Ｓｅｃ）のときのノードＮ₁の電圧の変位を、下記の数１−１に示す式のように表すことができる。 Thus, to reduce the voltage v ₁ at the node N ₁ up to an arbitrary minimum voltage, a voltage v ₁ of the node N ₁ in order to gradually increase from an arbitrary minimum voltage, the capacitive element C _1, C ₂ of the capacitance value the c _1, c ₂ may be changed to a desired value.
As described above, when the maximum voltage and the minimum voltage of the node N ₁ are set to arbitrary voltages, here, V _DD (V) and 0 (V), they are shown in FIGS. 3 (a) and 3 (b). From the voltage at each node, the displacement of the voltage at the node N ₁ when the time T is from t ₃ (Sec) to t ₄ (Sec) can be expressed by the following equation 1-1.

上記の数１−１に示す式から、容量素子Ｃ₁の容量値ｃ₁と容量素子Ｃ₂の容量値ｃ₂との関係は、下記の数１−２に示す式のように表すことができる。 From the equation shown in Formula 1-1 above, the relationship between the capacitance value c ₁ and the capacitance value c ₂ of the capacitor C ₂ of the capacitor C ₁ may be expressed by the equation shown in Formula 1-2 below it can.

上記の数１−２に示す式を展開すると、下記の数１−３に示す式のように表すことができる。 When the equation shown in the above equation 1-2 is expanded, it can be expressed as the following equation 1-3.

つまり、容量素子Ｃ₁の容量値ｃ₁と、容量素子Ｃ₂の容量値ｃ₂の容量値との比は、３：１になる。このような時、インバータＩ₁の入力端子側であるノードＮ₁の最高電圧をＶ_DD（Ｖ）にすることができると共に、最低電圧が０（Ｖ）にすることができる。つまり、容量素子Ｃ₁の容量値ｃ₁と、容量素子Ｃ₂の容量値ｃ₂とによって、インバータＩ₁の入力端子側であるノードＮ₁の信号Ｓ₁の最高電圧及び最低電圧を任意の電圧にすることができる。 That is, the ratio between the capacitance value c ₁ of the capacitor C _1, the capacitance value of the capacitance value c ₂ of the capacitor C ₂ is 3: 1. In such a case, the maximum voltage of the node N ₁ on the input terminal side of the inverter I ₁ can be set to V _DD (V), and the minimum voltage can be set to 0 (V). In other words, the capacitance value c ₁ of the capacitor C _1, and the capacitor value c ₂ of the capacitor C _2, a node N ₁ highest voltage and the lowest voltage of any signals S ₁ of the input terminal side of the inverter I ₁ Can be voltage.

なお、容量素子Ｃ₁の容量値ｃ₁と、容量素子Ｃ₂の容量値ｃ₂とは、ノードＮ₂の電圧ｖ₂を基準とした時であって時間Ｔがｔ₃（Ｓｅｃ）からｔ₄（Ｓｅｃ）のときのノードＮ₁の電圧の変位を考慮して求めたが、時間Ｔがｔ₁（Ｓｅｃ）からｔ₂（Ｓｅｃ）のときから求めても同様の結果が得られる。
又、発振器１０により生成されるクロック信号Ｓ_OUTの周期Ｔ_Cは、ＲＣ回路１１の抵抗素子Ｒ₁の抵抗値ｒ₁と容量素子Ｃ₁，Ｃ₂の容量値ｃ₁，ｃ₂との時定数によって決まる。従って、時間Ｔがｔ（Ｓｅｃ）の時のノードＮ₁の電圧ｖ１（ｔ）を下記の数１−４に示す式のように表すことができる。 Incidentally, the capacitance value c ₁ of the capacitor C _1, the capacitance value c ₂ of the capacitor C _2, time T a when a relative to the voltage v ₂ at the node N ₂ from t ₃ (Sec) t _Although it was determined in consideration of the voltage shift of the node N ₁ at ₄ (Sec), the same result can be obtained even when the time T is determined from t ₁ (Sec) to t ₂ (Sec).
The period T _C of the clock signal S _OUT generated by the oscillator 10 is the time when the resistance value r ₁ of the resistance element R ₁ of the RC circuit 11 and the capacitance values c ₁ , c ₂ of the capacitance elements C ₁ , C _2. Determined by a constant. Therefore, it is possible to time T represents t a (Sec) node voltage of N ₁ v1 (t) at the time of such expressions shown in the following numbers 1-4.

又、ノードＮ₁の電圧ｖ１は、時刻ｔ＝０でＶ_DD（Ｖ）ならば、発振器１０により生成されるクロック信号Ｓ_OUTの周期Ｔ_Cの半分の時間、つまりＴ_C／２（Ｓｅｃ）で、Ｖ_DD／２（Ｖ）になる。このため、下記の数１−４に示す式を、下記の数１−５に示す式のように表すことができる。 If the voltage v1 of the node N ₁ is V _DD (V) at time t = 0, the time is half the period T _C of the clock signal S _OUT generated by the oscillator 10, that is, T _C / 2 (Sec). Thus, V _DD / 2 (V). For this reason, the formula shown to the following formula 1-4 can be expressed like the formula shown to the following formula 1-5.

ノードＮ₁の電圧ｖ₁を、上記の数１−５に示す式のように表すことができる時に、発振器１０により生成されるクロック信号Ｓ_OUTの周期Ｔ_Cを、下記の数１−６に示す式のように表すことができる。 A voltage v ₁ of the node N _1, when it can be represented by the equation shown in Formula 1-5 above, the period T _C of the clock signal S _OUT produced by the oscillator 10, the number of below 1-6 It can be expressed as shown below.

上記の数１−３に示した式で説明したように、容量素子Ｃ₁の容量値ｃ₁と、容量素子Ｃ₂の容量値ｃ₂の容量値との比は、３：１である。このため、上記の数１−６に示す式に数１−３に示した式を代入し、その式を展開する。すると、発振器１０により生成されるクロック信号Ｓ_OUTの周期Ｔ_Cを、数１−７に示す式のように表すことができる。 As described by the formula shown in the number 1-3 above, the capacitance value c ₁ of the capacitor C _1, the ratio of the capacitance values of c ₂ of the capacitor C _2, 3: 1. For this reason, the formula shown in Formula 1-3 is substituted into the formula shown in Formula 1-6, and the formula is expanded. Then, the cycle T _C of the clock signal S _OUT generated by the oscillator 10 can be expressed as shown in Equation 1-7.

よって、発振器１０により生成されるクロック信号Ｓ_OUTの周期Ｔ_Cについても、抵抗素子Ｒ₁の抵抗値ｒ₁と容量素子Ｃ₁，Ｃ₂の容量値ｃ₁，ｃ₂とによって決まることがわかる。
上記で説明したように、発振器１０のノードｖ₁の信号Ｓ₁の最高電圧がＶ_DD（Ｖ）になると共に、最低電圧が０（Ｖ）になるように、ＲＣ回路１１の容量素子Ｃ₁，Ｃ₂の容量値ｃ₁，ｃ₂を決めることができる。勿論、ノードｖ₁の信号Ｓ₁の最高電圧及び最低電圧は任意の電圧で良いため、上記で説明したようにＲＣ回路１１の容量素子Ｃ₁，Ｃ₂の容量値ｃ₁，ｃ₂を変更すれば良い。 Therefore, for the period T _C of the clock signal S _OUT produced by the oscillator 10, the capacitance value c ₁ of the resistance element the resistance value r ₁ of R ₁ and the capacitive element C _1, C _{_2,} c ₂ and it can be seen that depend .
As described above, the capacitive element C ₁ of the RC circuit 11 is set so that the maximum voltage of the signal S ₁ at the node v ₁ of the oscillator 10 becomes V _DD (V) and the minimum voltage becomes 0 (V). , C ₂ capacitance values c ₁ and c ₂ can be determined. Of course, since the maximum voltage and the minimum voltage of the signal S _{1 at} the node v ₁ may be arbitrary voltages, the capacitance values c ₁ and c ₂ of the capacitive elements C ₁ and C ₂ of the RC circuit 11 are changed as described above. Just do it.

（発振器１０の動作）
続いて、図４を参照して、本発明の第１実施形態に係る発振器１０の動作を説明する。
図４（ａ）は、発振器１０のノードＮ₁の信号Ｓ₁の電圧ｖ₁を示す。図４（ｂ）は、発振器１０のノードＮ₂，Ｎ₃の各信号の電圧ｖ₂，ｖ₃を示す。図４（ａ）及び図４（ｂ）に示すグラフの縦軸は発振器１０のノードＮ₁〜Ｎ₃の電圧ｖ₁〜ｖ₃を示し、又横軸は時間Ｔを示す。
まず、図４（ｂ）のグラフ中に実線に示すように、時間Ｔがｔ₁（Ｓｅｃ）である時に、インバータＩ₁の出力端子側であるノードＮ₂の電圧ｖ₂は、Ｖ_DD（Ｖ）である。又、図４（ｂ）のグラフ中に波線に示すように、インバータＩ₂の出力端子側であるノードＮ₃の電圧ｖ₃は、０（Ｖ）である。図４（ａ）に示すように、インバータＩ₁の入力端子側であるノードＮ₁の電圧ｖ₁は、Ｖ_DD／２（Ｖ）である。 (Operation of the oscillator 10)
Next, the operation of the oscillator 10 according to the first embodiment of the present invention will be described with reference to FIG.
FIG. 4A shows the voltage v ₁ of the signal S ₁ at the node N ₁ of the oscillator 10. FIG. 4B shows the voltages v ₂ and v ₃ of the signals at the nodes N ₂ and N ₃ of the oscillator 10. 4 (a) and the vertical axis of the graph shown in FIG. 4 (b) shows the voltage v ₁ to v ₃ of the node N ₁ to N ₃ of the oscillator 10, Matayokojiku represents time T.
First, as shown by the solid line in the graph of FIG. 4B, when the time T is t ₁ (Sec), the voltage v ₂ of the node N ₂ on the output terminal side of the inverter I ₁ is V _DD ( V). Further, as indicated by the broken line in the graph of FIG. 4B, the voltage v ₃ of the node N ₃ on the output terminal side of the inverter I ₂ is 0 (V). As shown in FIG. 4 (a), the voltage v ₁ of the node N ₁ is an input terminal of the inverter I ₁ is a V _DD / 2 (V).

そして、図４（ｂ）のグラフ中に実線に示すように、時間Ｔがｔ₁（Ｓｅｃ）からｔ₂（Ｓｅｃ）になると、インバータＩ₁の出力端子側であるノードＮ₂の電圧ｖ₂は、Ｖ_DD（Ｖ）から０（Ｖ）に切り替わる。従って、図４（ｂ）のグラフ中に波線に示すように、インバータＩ₂の出力端子側であるノードＮ₃の電圧ｖ₃は、０（Ｖ）からＶ_DD（Ｖ）に切り替わる。すると、図４（ａ）に示すように、インバータＩ₁の入力端子側であるノードＮ₁の電圧ｖ₁は、Ｖ_DD／２（Ｖ）からＶ_DD（Ｖ）に向かって徐々に高くなる。 Then, as indicated by the solid line in the graph of FIG. 4B, when the time T changes from t ₁ (Sec) to t ₂ (Sec), the voltage v ₂ of the node N ₂ on the output terminal side of the inverter I _1. Switches from V _DD (V) to 0 (V). Accordingly, as indicated by the broken line in the graph of FIG. 4B, the voltage v ₃ at the node N ₃ on the output terminal side of the inverter I ₂ is switched from 0 (V) to V _DD (V). Then, as shown in FIG. 4 (a), the voltage v ₁ at the node N ₁ input is a terminal side of the inverter I ₁ is gradually increased toward the V _DD / 2 (V) to V _DD (V) .

そして、図４（ｂ）のグラフ中に実線に示すように、時間Ｔがｔ₂（Ｓｅｃ）になった時に、インバータＩ₁の出力端子側であるノードＮ₂の電圧ｖ₂は、０（Ｖ）になる。従って、図４（ｂ）のグラフ中に波線に示すように、インバータＩ₂の出力端子側であるノードＮ₃の電圧ｖ₃は、Ｖ_DD（Ｖ）になる。すると、図４（ａ）に示すように、インバータＩ₁の入力端子側であるノードＮ₁の電圧ｖ₁は、最高電圧であるＶ_DD（Ｖ）になる。背景技術で説明したように、発振器１００によりクロック信号Ｓ_OUTを生成する動作では、インバータＩ₁の入力端子側であるノードＮ₁の信号Ｓ₁の最高電圧は、Ｖ_DD（Ｖ）より電圧Ｖ_O（Ｖ）だけ高くなっていた。ところが、発振器１０によりクロック信号Ｓ_OUTを生成する動作では、上記で説明したように容量素子Ｃ₁，Ｃ₂の容量値ｃ₁，ｃ₂によって、インバータＩ₁の入力端子側であるノードＮ₁の信号Ｓ₁の最高電圧が、丁度Ｖ_DD（Ｖ）になる。このため、発振器１０によりクロック信号Ｓ_OUTを生成する動作では、ノードＮ₁の信号Ｓ₁の最高電圧がＶ_DD（Ｖ）を上回ることがない。 Then, as shown by the solid line in the graph of FIG. 4B, when the time T reaches t ₂ (Sec), the voltage v ₂ of the node N ₂ on the output terminal side of the inverter I ₁ is 0 ( V). Therefore, as indicated by the broken line in the graph of FIG. 4B, the voltage v ₃ of the node N ₃ on the output terminal side of the inverter I ₂ becomes V _DD (V). Then, as shown in FIG. 4 (a), the voltage v ₁ of the node N ₁ is an input terminal of the inverter I ₁ will V _DD (V) is the highest voltage. As described in the background art, in the operation of generating the clock signal S _OUT by the oscillator 100, the maximum voltage of the signal S ₁ at the node N ₁ on the input terminal side of the inverter I ₁ is higher than the voltage V _DD (V) by the voltage V 1. Only _O (V) was higher. However, in the operation of generating the clock signal S _OUT by the oscillator 10, as described above, the node N ₁ on the input terminal side of the inverter I ₁ is determined by the capacitance values c ₁ and c ₂ of the capacitive elements C ₁ and C _2. The maximum voltage of the signal S ₁ is exactly V _DD (V). Therefore, in the operation of generating the clock signal S _OUT by the oscillator 10, the maximum voltage of the signal S _{1 at} the node N ₁ does not exceed V _DD (V).

そして、図４（ａ）のグラフ中に実線に示すように、時間Ｔがｔ₂（Ｓｅｃ）を過ぎると、インバータＩ₁の入力端子側であるノードＮ₁の電圧ｖ₁は、Ｖ_DD（Ｖ）からＶ_DD／２（Ｖ）に向かって徐々に低くなる。この時、図４（ａ）のグラフ中に示す破線のように、インバータＩ₁の入力端子側であるノードＮ₁の電圧ｖ₁は、ＲＣ回路１１の時定数によって、漸近的に０（Ｖ）に近づき、下側が凸になる凸曲線をたどりながら徐々に低くなっていく。 Then, as shown in solid line in the graph of FIG. 4 (a), when the time T passes the t ₂ (Sec), voltage v ₁ of the node N ₁ is an input terminal of the inverter I ₁ is, V _DD ( V) gradually decreases from V _DD / 2 (V). At this time, as shown by the broken line shown in the graph of FIG. 4 (a), the voltage v ₁ of the node N ₁ is an input terminal of the inverter I ₁ is the time constant of the RC circuit 11, asymptotically 0 (V ), Gradually lowering while following a convex curve with a convex bottom.

そして、図４（ｂ）のグラフ中に実線に示すように、時間Ｔがｔ₃（Ｓｅｃ）からｔ₄（Ｓｅｃ）になると、インバータＩ₁の出力端子側であるノードＮ₂の電圧ｖ₂は、Ｖ_DD（Ｖ）になる。従って、図４（ｂ）のグラフ中に波線に示すように、インバータＩ₂の出力端子側であるノードＮ₃の電圧ｖ₃は、０（Ｖ）になる。すると、図４（ａ）に示すように、インバータＩ₁の入力端子側であるノードＮ₁の電圧ｖ₁は、最低電圧である０（Ｖ）になる。背景技術で説明したように、発振器１００によりクロック信号Ｓ_OUTを生成する動作では、インバータＩ₁の入力端子側であるノードＮ₁の電圧ｖ₁は、０（Ｖ）より電圧Ｖ_O（Ｖ）だけ低くなっていた。ところが、発振器１０では、容量素子Ｃ₁，Ｃ₂の容量値ｃ₁，ｃ₂によって、インバータＩ₁の入力端子側であるノードＮ₁の信号Ｓ１の最低電圧が、０（Ｖ）になる。このため、発振器１０によりクロック信号Ｓ_OUTを生成する動作では、ノードＮ₁の信号Ｓ₁の最低電圧が０（Ｖ）を下回ることがない。 Then, as shown by the solid line in the graph of FIG. 4B, when the time T changes from t ₃ (Sec) to t ₄ (Sec), the voltage v ₂ of the node N ₂ on the output terminal side of the inverter I _1. Becomes V _DD (V). Therefore, as indicated by the broken line in the graph of FIG. 4B, the voltage v ₃ of the node N ₃ on the output terminal side of the inverter I ₂ is 0 (V). Then, as shown in FIG. 4A, the voltage v ₁ of the node N ₁ on the input terminal side of the inverter I ₁ becomes 0 (V) which is the lowest voltage. As described in the background art, the operation by the oscillator 100 generates a clock signal S _OUT, the voltage v ₁ of the node N ₁ is an input terminal of the inverter I ₁ is, 0 (V) than the voltage V _O (V) It was only low. However, the oscillator 10, the capacitance value c _1, c ₂ of the capacitor element C _1, C _2, the lowest voltage of the node N ₁ of the signal S1 is an input terminal of the inverter I ₁ becomes the 0 (V). For this reason, in the operation of generating the clock signal S _OUT by the oscillator 10, the minimum voltage of the signal S _{1 at} the node N ₁ does not fall below 0 (V).

そして、図４（ａ）のグラフ中に実線に示すように、時間Ｔがｔ₄（Ｓｅｃ）を過ぎると、インバータＩ₁の入力端子側であるノードＮ₁の電圧ｖ₁は、０（Ｖ）からＶ_DD／２（Ｖ）に向かって徐々に高くなっていく。この時、図４（ａ）のグラフ中に示す破線のように、インバータＩ₁の入力端子側であるノードＮ₁の電圧ｖ₁は、ＲＣ回路１１の時定数によって、漸近的にＶ_DD（Ｖ）に近づき、上側が凸になる凸曲線をたどりながら徐々に高くなっていく。 Then, as shown in solid line in the graph of FIG. 4 (a), when the time T t ₄ passes the (Sec), voltage v ₁ of the node N ₁ is an input terminal of the inverter I ₁ is, 0 (V ) Gradually increases toward V _DD / 2 (V). At this time, as shown by the broken line shown in the graph of FIG. 4 (a), the voltage v ₁ of the node N ₁ is an input terminal of the inverter I ₁ is the time constant of the RC circuit 11, asymptotically V _DD ( It approaches V) and gradually increases while following a convex curve with the upper side convex.

そして、図４（ａ）及び図４（ｂ）のグラフに示すように、時間Ｔがｔ₅（Ｓｅｃ）になった時に、インバータＩ₁の入力端子側であるノードＮ₁の電圧ｖ₁、インバータＩ₁の出力端子側であるノードＮ₂の電圧ｖ₂、インバータＩ₂の出力端子側であるノードＮ₃の電圧ｖ₃は、時間Ｔがｔ₁（Ｓｅｃ）であった時と同じ電圧に戻る。
なお、上記で説明した発振器１０により生成されたクロック信号Ｓ_OUTの周期Ｔ_Cについても、発振器１００と同様に、ＲＣ回路１１の時定数によって決まる。クロック信号の周期Ｔ_Cは、時間Ｔがｔ₁（Ｓｅｃ）になってからｔ₃（Ｓｅｃ）になるまでの時間Ｔ_C／２（Ｓｅｃ）と、時間Ｔがｔ₃（Ｓｅｃ）になってからｔ₅（Ｓｅｃ）になるまでの時間Ｔ_C／２（Ｓｅｃ）との総和である。このように、発振器１００は、上記の動作を繰り返しながらクロック信号Ｓ_OUTを生成する。 Then, as shown in the graph of FIGS. 4 (a) and 4 (b), when T becomes t ₅ (Sec) Time, voltage v ₁ of the node N ₁ is an input terminal of the inverter I _1, The voltage v ₂ at the node N ₂ on the output terminal side of the inverter I ₁ and the voltage v ₃ at the node N ₃ on the output terminal side of the inverter I ₂ are the same voltage as when the time T is t ₁ (Sec). Return to.
Note that the cycle T _C of the clock signal S _OUT generated by the oscillator 10 described above is also determined by the time constant of the RC circuit 11 as in the oscillator 100. The period T _{C of the} clock signal is the time T _C / 2 (Sec) from the time T becomes t ₁ (Sec) to t ₃ (Sec), and the time T becomes t ₃ (Sec). To the time T _c (Sec) until t ₅ (Sec). Thus, the oscillator 100 generates the clock signal S _OUT while repeating the above operation.

（発振器１０のまとめ）
上記で説明したように、第１実施形態に係る発振器１０は、容量素子Ｃ₁の容量値ｃ₁と、容量素子Ｃ₂の容量値ｃ₂の容量値によって、インバータＩ₁の入力端子側であるノードＮ₁の信号Ｓ₁の最高電圧及び最低電圧を任意に電圧にすることができる。 (Summary of the oscillator 10)
As described above, the oscillator 10 according to the first embodiment, the capacitance value c ₁ of the capacitor C _1, the capacitance value c ₂ of the capacitance value of the capacitor C _2, the input terminal of the inverter I ₁ The highest voltage and the lowest voltage of the signal S _{1 at} a certain node N ₁ can be arbitrarily set to voltages.

（第２実施形態）
上記で説明した第１の実施形態に係る発振器１０は、任意のノードの信号をクロック信号として、そのまま出力するものであった。しかしながら、信号を整形した上で、その信号をクロック信号として出力することもできる。そこで、信号を整形するための波形整形回路を用いて構成される発振器を説明する。 (Second Embodiment)
The oscillator 10 according to the first embodiment described above outputs an arbitrary node signal as it is as a clock signal. However, it is also possible to output the signal as a clock signal after shaping the signal. An oscillator configured using a waveform shaping circuit for shaping a signal will be described.

（発振器２０の回路構成）
まず、図５を参照して、本発明の第２実施形態に係る発振器２０の回路構成を説明する。
図５に示す発振器２０は、図１に示した発振器１０を構成する素子の他に、抵抗素子Ｒ₂と、容量素子Ｃ₃，Ｃ₄とを備えて構成される。
抵抗素子Ｒ₂は、一方の端子がノードＮ₂に接続され、他方の端子がノードＮ₄に接続される。抵抗素子Ｒ₂は、抵抗素子Ｒ₁と同様に一方の端子がノードＮ₂に接続され、接続関係の上で抵抗素子Ｒ₁と対になるように接続されている。但し、抵抗素子Ｒ₂は、抵抗素子Ｒ₁のようにノードＮ₄の信号Ｓ₄を、ノードＮ₁の信号Ｓ₁に帰還させない。 (Circuit configuration of the oscillator 20)
First, the circuit configuration of the oscillator 20 according to the second embodiment of the present invention will be described with reference to FIG.
The oscillator 20 shown in FIG. 5 includes a resistance element R ₂ and capacitive elements C ₃ and C ₄ in addition to the elements constituting the oscillator 10 shown in FIG.
Resistance element R ₂ has one terminal connected to node N ₂ and the other terminal connected to node N ₄ . Similarly to the resistor element R ₁ , the resistor element R ₂ has one terminal connected to the node N ₂ and is connected to be paired with the resistor element R _{1 in} terms of connection. However, the resistance element R ₂ is a signal S ₄ of the node N ₄ as the resistance element R _1, it does not return to the signals S ₁ of the node N _1.

容量素子Ｃ₃は、一方の端子がノードＮ₃に接続され、他方の端子がノードＮ₄に接続される。容量素子Ｃ₃は、容量素子Ｃ₁と同様に一方の端子がノードＮ₃に接続されており、回路構成上、容量素子Ｃ₁と対になるように接続されている。但し、容量素子Ｃ₃は、容量素子Ｃ₁のようにノードＮ₄の信号Ｓ₄を、ノードＮ₁の信号Ｓ₁に帰還させない。
容量素子Ｃ₄は、一方の端子がノードＮ₂に接続され、他方の端子がノードＮ₄に接続される。容量素子Ｃ₄は、容量素子Ｃ₂と同様に一方の端子がノードＮ₂に接続され、回路構成上、容量素子Ｃ₂と対になるように接続されている。但し、容量素子Ｃ₄は、容量素子Ｃ₂のようにノードＮ₄の信号Ｓ₄を、ノードＮ₁の信号Ｓ₁に帰還させない。 Capacitance element C ₃ has one terminal connected to node N ₃ and the other terminal connected to node N ₄ . The capacitor element C ₃ has one terminal connected to the node N ₃ in the same manner as the capacitor element C ₁ and is connected to the capacitor element C _{1 in} a circuit configuration. However, the capacitor C ₃ is a signal S ₄ of the node N ₄ as the capacitive element C _1, it does not return to the signals S ₁ of the node N _1.
Capacitance element C ₄ has one terminal connected to node N ₂ and the other terminal connected to node N ₄ . The capacitive element C ₄ has one terminal connected to the node N ₂ in the same manner as the capacitive element C ₂ and is connected to the capacitive element C ₂ in a circuit configuration. However, the capacitor C ₄ is a signal S ₄ of the node N ₄ as the capacitive element C _2, not fed back to the signals S ₁ of the node N _1.

さらに、発振器２０は、タイミング生成回路３０を備えて構成される。この発振器２０は、ノードＮ₁，Ｎ₄と信号出力端子Ｔ_OUT＋，Ｔ_OUT−とが直接接続されておらず、タイミング生成回路３０を介して接続されている。このタイミング生成回路３０は、各ノードの信号の波形を整形するための波形整形回路の一つである。なお、タイミング生成回路３０は、波形整形回路３１と、ＡＮＤ演算回路Ｌ₁と、ＮＯＲ演算回路Ｌ₂とを備えて構成される。 Furthermore, the oscillator 20 includes a timing generation circuit 30. In the oscillator 20, the nodes N ₁ and N ₄ and the signal output terminals T _OUT + and T _OUT − are not directly connected but are connected via the timing generation circuit 30. The timing generation circuit 30 is one of waveform shaping circuits for shaping the waveform of the signal at each node. The timing generation circuit 30, a waveform shaping circuit 31, an AND calculation circuit L _1, constituted by a NOR operation circuit L _2.

波形整形回路３１は、インバータＩ₃，Ｉ₄を備えて構成される。インバータＩ₃，Ｉ₄は、インバータＩ₁，Ｉ₂と同様に、入力端子から入力された信号の位相を反転させる反転増幅回路である。インバータＩ₃は、入力端子がノードＮ₄に接続され、出力端子がＡＮＤ演算回路Ｌ₁の２つの入力端子のうちの一方の入力端子に接続される。インバータＩ₄は、入力端子がノードＮ₁に接続され、出力端子がＮＯＲ演算回路Ｌ₂の２つの入力端子のうちの一方の入力端子に接続される。 The waveform shaping circuit 31 includes inverters I ₃ and I ₄ . The inverters I ₃ and I ₄ are inverting amplifier circuits that invert the phase of the signal input from the input terminal, like the inverters I ₁ and I ₂ . The inverter I ₃ has an input terminal connected to the node N ₄ and an output terminal connected to one input terminal of the two input terminals of the AND operation circuit L ₁ . The inverter I ₄ has an input terminal connected to the node N ₁ and an output terminal connected to one input terminal of the two input terminals of the NOR operation circuit L ₂ .

ＡＮＤ演算回路Ｌ₁は、一方の入力端子がノードＮ₅に接続され、他方の入力端子がノードＮ₆に接続され、出力端子が信号出力端子Ｔ_OUT＋に接続される。ＡＮＤ演算回路Ｌ₁は、２つの入力端子から入力された信号Ｓ₅，Ｓ₆の電圧ｖ₅，ｖ₆に基づいてＡＮＤ演算を行う。そして、ＡＮＤ演算回路Ｌ₁は、その演算結果に応じた電圧Ｖ_OUT＋の信号を、クロック信号Ｓ_OUT＋として出力端子Ｔ_OUT＋から出力する。 The AND operation circuit L ₁ has one input terminal connected to the node N ₅ , the other input terminal connected to the node N ₆ , and an output terminal connected to the signal output terminal T _OUT +. The AND operation circuit L ₁ performs an AND operation based on the voltages v ₅ and v ₆ of the signals S ₅ and S ₆ input from the two input terminals. Then, the AND operation circuit L ₁ outputs a signal of the voltage V _OUT + corresponding to the operation result from the output terminal T _OUT + as the clock signal S _OUT +.

ＮＯＲ演算回路Ｌ₂は、一方の入力端子がノードＮ₅に接続され、他方の入力端子がノードＮ₆に接続され、出力端子が信号出力端子Ｔ_OUT−に接続される。ＮＯＲ演算回路Ｌ₂は、２つの入力端子から入力された信号Ｓ₅，Ｓ₆の電圧ｖ₅，ｖ₆に基づいてＮＯＲ演算を行う。ＮＯＲ演算回路Ｌ₂は、その演算結果に応じた電圧Ｖ_OUT−の信号を、クロック信号Ｓ_OUT−として出力端子Ｔ_OUT−から出力する。 The NOR operation circuit L ₂ has one input terminal connected to the node N ₅ , the other input terminal connected to the node N ₆ , and an output terminal connected to the signal output terminal T _OUT −. The NOR operation circuit L ₂ performs a NOR operation based on the voltages v ₅ and v ₆ of the signals S ₅ and S ₆ input from the two input terminals. The NOR operation circuit L ₂ outputs a signal of the voltage V _OUT − according to the operation result from the output terminal T _OUT − as the clock signal S _OUT −.

この発振器２０は、発振器１０と同様に、抵抗素子Ｒ₁と容量素子Ｃ₁，Ｃ₂との各素子によって、ノードＮ₂の信号Ｓ₂とノードＮ₃の信号Ｓ₃とを、ノードＮ₁の信号Ｓ₁に帰還させている。一方で、発振器２０は、抵抗素子Ｒ₁と容量素子Ｃ₁，Ｃ₂に対応する抵抗素子Ｒ₂と容量素子Ｃ₃，Ｃ₄との各素子を備えているが、抵抗素子Ｒ₂と容量素子Ｃ₃，Ｃ₄との各素子によっては、ノードＮ₂の信号Ｓ₂とノードＮ₃の信号Ｓ₃とを、ノードＮ₁の信号Ｓ₁に帰還させていない。その代わりに、発振器２０は、ノードＮ₄の信号Ｓ₄をタイミング生成回路３０に出力している。 The oscillator 20, similar to the oscillator 10, the resistive element R ₁ and the capacitor element C _1, the elements of the C _2, and a signal S ₃ of the node N ₂ of the signal S ₂ and node N _3, the node N ₁ and it is fed back into the signal S _1. On the other hand, the oscillator 20 is provided with the respective elements of the resistor element R ₁ and the capacitor element C _1, the resistance element corresponding to the C ₂ R ₂ and the capacitor C _3, C _4, the resistance element R ₂ and a capacitor by each element of the element C _3, C _4, and a signal S ₃ of the node N ₂ of the signal S ₂ and node N _3, not is fed back to the signals S ₁ of the node N _1. Alternatively, the oscillator 20 outputs a signal S ₄ of the node N ₄ to the timing generation circuit 30.

そして、タイミング生成回路３０は、共に同相であるノードＮ₁の信号Ｓ₁と、ノードＮ₄の信号Ｓ₄とを入力し、周期が信号Ｓ₁及び信号Ｓ₄の周期と共に同じであって、位相が互いに逆相である一対のノンオーバーラップのクロック信号Ｓ_OUT＋，Ｓ_OUT−を生成する。なお、発振器２０では、ノンオーバーラップのクロック信号Ｓ_OUT＋，Ｓ_OUT−を生成させるために、ノードＮ₁の信号Ｓ₁を第１の基準信号としてタイミング生成回路３０に出力し、ノードＮ₄の信号Ｓ₄を第２の基準信号としてタイミング生成回路３０に出力している。 The timing generation circuit 30, the signals S ₁ of the node N ₁ are both phase inputs the signal S ₄ of the node N _4, the period is the same with the period of the signal S ₁ and the signal S _4, A pair of non-overlapping clock signals S _OUT + and S _OUT − whose phases are opposite to each other are generated. In the oscillator 20, the non-overlap clock signal S _{_OUT} +, S _OUT - in order to generate, and output to the timing generating circuit 30 signals S ₁ of the node N ₁ as the first reference signal, the node N ₄ The signal S ₄ is output to the timing generation circuit 30 as the second reference signal.

勿論、波形整形回路は、第１実施形態に係る発振器１０のノードＮ₁〜Ｎ₃の信号Ｓ₁〜Ｓ₃のうちの少なくとも１つの信号を入力し、入力された信号の波形を整形して所望の波形を生成するような回路であれば良い。例えば、ノードＮ₁の信号Ｓ₁又はノードＮ₄の信号Ｓ₄と、それらと逆相であるノードＮ₃の信号Ｓ₃とをタイミング生成回路３０に入力させて、タイミング生成回路３０でノンオーバーラップのクロック信号Ｓ_OUT＋，Ｓ_OUT−を生成するように、発振器２０を構成しても良い。又、タイミング生成回路３０の代わりに、バッファ回路等を波形整形回路として用いることで、共に同相であるクロック信号を生成するように、発振器２０を構成することもできる。 Of course, the waveform shaping circuit inputs at least one of the signals S _{1 to} S ₃ of the nodes N _{1 to} N ₃ of the oscillator 10 according to the first embodiment, and shapes the waveform of the input signal. Any circuit that generates a desired waveform may be used. For example, the signal S ₄ of the node N ₁ of the signals S ₁ and node N _4, by inputting the signal S ₃ of the node N ₃ is their opposite phase to the timing generation circuit 30, non over the timing generating circuit 30 The oscillator 20 may be configured to generate the wrap clock signals S _OUT + and S _OUT −. Further, by using a buffer circuit or the like as a waveform shaping circuit instead of the timing generation circuit 30, the oscillator 20 can be configured to generate clock signals that are in phase with each other.

（発振器２０の信号Ｓ₄の最高電圧及び最低電圧を任意の電圧にする方法）
次に、図６及び図７を参照して、本発明の第２実施形態に係る発振器２０のノードＮ₄の信号Ｓ₄の最高電圧及び最低電圧が、任意の電圧になるようにする方法を説明する。
図６は、発振器２０のノードＮ₁〜Ｎ₃の信号Ｓ₁〜Ｓ₃の電圧ｖ₁〜ｖ₃を示すグラフである。図６（ａ）及び図６（ｂ）に示すグラフの縦軸は各信号Ｓ₁〜Ｓ₃の電圧ｖ₁〜ｖ₃を示し、横軸は時間Ｔを示す。
図７（ａ）は、ノードＮ₄の電圧ｖ₄を基準とした時、時間Ｔがｔ₃（Ｓｅｃ）のときの各ノードの電圧を示す。図３（ｂ）は、ノードＮ₂の電圧ｖ₂を基準とした時、時間Ｔがｔ₄（Ｓｅｃ）のときの各ノードの電圧を示す。 (Method for making the maximum voltage and the minimum voltage of the signal S ₄ of the oscillator 20 arbitrary voltage)
Next, with reference to FIGS. 6 and 7, the maximum voltage and the minimum voltage of the signal S ₄ of the node N ₄ of the oscillator 20 according to a second embodiment of the present invention, a method to be the arbitrary voltage explain.
Figure 6 is a graph showing the voltage v ₁ to v ₃ of the signals S ₁ to S ₃ of the node N ₁ to N ₃ of the oscillator 20. The vertical axis of the graph shown in FIG. 6 (a) and 6 (b) illustrates the voltage v ₁ to v ₃ of the signals S ₁ to S _3, the horizontal axis represents time T.
FIG. 7A shows the voltage at each node when the time T is t ₃ (Sec) when the voltage v ₄ at the node N ₄ is used as a reference. FIG. 3B shows the voltage at each node when the time T is t ₄ (Sec) when the voltage v ₂ at the node N ₂ is used as a reference.

なお、発振器２０によりクロック信号Ｓ_OUT＋，Ｓ_OUT−を生成する動作においても、発振器１０によりクロック信号Ｓ_OUTを生成する動作と同様に、ノードＮ₄の信号Ｓ₄の電圧ｖ４の最高電圧をＶ_DD（Ｖ）にし、最低電圧を０（Ｖ）にする場合について説明する。
まず、図６（ａ）のグラフ中に実線で示すように、時間Ｔがｔ₂（Ｓｅｃ）になってからｔ₃（Ｓｅｃ）になるまでの間、ノードＮ₂の電圧ｖ₂は０（Ｖ）である。従って、図６（ａ）のグラフ中に破線で示すように、ノードＮ₃の電圧ｖ₃がＶ_DD（Ｖ）になる。すると、図６（ｂ）に示すように、時間Ｔがｔ₂（Ｓｅｃ）になってからｔ₃´（Ｓｅｃ）になるまでの間、ノードＮ₄の電圧ｖ₄は、Ｖ_DD（Ｖ）からＶ_DD／２（Ｖ）に向かって徐々に減少していく。さらに、時間Ｔがｔ₃´（Ｓｅｃ）になってからｔ₃（Ｓｅｃ）になるまでの間（クロック信号Ｓ_OUT＋，Ｓ_OUT−のノンオーバーラップ区間である時間Ｔ_N（Ｓｅｃ））、ノードＮ₄の電圧ｖ₄は、Ｖ_DD（Ｖ）からＶ_DD×２^-1/n（Ｖ）に向かって徐々に減少していく。 In the operation of generating the clock signals S _OUT + and S _OUT − by the oscillator 20, the maximum voltage v4 of the signal S _{4 at} the node N ₄ is set as in the operation of generating the clock signal S _OUT by the oscillator 10. A case where V _DD (V) is set and the minimum voltage is set to 0 (V) will be described.
First, as shown by a solid line in the graph of FIG. 6 (a), during the period from time T becomes t ₂ (Sec) until t ₃ (Sec), the voltage v ₂ at the node N ₂ is 0 ( V). Accordingly, as shown by a broken line in the graph of FIG. 6 (a), the voltage v ₃ of the node N ₃ is V _DD (V). Then, as shown in FIG. 6 (b), between the turned t ₂ (Sec) time T until t ₃ '(Sec), the voltage v ₄ of the node N ₄ is, V _DD (V) Gradually decreases from V _DD / 2 (V). Furthermore, from the time T becomes t ₃ ′ (Sec) to t ₃ (Sec) (time T _N (Sec) which is a non-overlap interval of the clock signals S _OUT + and S _OUT −), The voltage v _{4 at the} node N ₄ gradually decreases from V _DD (V) toward V _DD × 2 ^{−1 / n} (V).

このように、時間Ｔがｔ₂（Ｓｅｃ）になってからｔ₃´（Ｓｅｃ）になるまでの間で、ノードＮ₄の電圧ｖ₄を、所望の最高電圧から徐々に減少させる場合には、容量素子Ｃ₃，Ｃ₄の容量値ｃ₃，ｃ₄を変更すれば良い。
一方で、図６（ａ）のグラフ中に実線で示すように、時間Ｔがｔ₃（Ｓｅｃ）になると、ノードＮ₂の電圧ｖ₂は、０（Ｖ）からＶ_DD（Ｖ）に切り替わる。従って、図６（ａ）のグラフ中に破線で示すように、ノードＮ₃の電圧ｖ₃は、Ｖ_DD（Ｖ）から０（Ｖ）に切り替わる。すると、図６（ｂ）に示すように、ノードＮ₄の電圧ｖ₄は、Ｖ_DD×２^-1/n（Ｖ）から０（Ｖ）に向かって徐々に減少していく。 Thus, in the case where the voltage v ₄ of the node N ₄ is gradually decreased from the desired maximum voltage between the time T reaches t ₂ (Sec) and t ₃ ′ (Sec), , may be changed capacitance value c _3, c ₄ of the capacitor C _3, C _4.
On the other hand, as indicated by the solid line in the graph of FIG. 6A, when the time T reaches t ₃ (Sec), the voltage v _{2 at the} node N ₂ switches from 0 (V) to V _DD (V). . Accordingly, as indicated by a broken line in the graph of FIG. 6A, the voltage v ₃ at the node N ₃ switches from V _DD (V) to 0 (V). Then, as shown in FIG. 6B, the voltage v ₄ at the node N ₄ gradually decreases from V _DD × 2 ^{−1 / n} (V) toward 0 (V).

このように、ノードＮ４の電圧ｖ₄の所望の最低電圧まで減少させるために、容量素子Ｃ₃，Ｃ₄の容量値ｃ₃，ｃ₄を変更すれば良い。
上記のようにして、ノードＮ₄の電圧ｖ₄の最高電圧及び最低電圧を任意の電圧にすると共に、最高電圧と最低電圧との中間の電圧になるタイミングを時間Ｔ_N（Ｓｅｃ）だけずらす時を考える。
時間ｔに対するノードＮ₄の電圧ｖ₄（ｔ）を、下記の数２−１に示す式のように表すことができる。 Thus, in order to reduce to the desired minimum voltage of the voltage v ₄ of the node N4, it may be changed capacitance value c _3, c ₄ of the capacitor C _3, C _4.
As described above, the node the highest voltage and the lowest voltage of the voltage v ₄ of N ₄ as well as to any voltage, when shifted by the timing at which the intermediate voltage between the highest voltage and the lowest voltage time T _N (Sec) think of.
The voltage v ₄ (t) of the node N ₄ with respect to time t can be expressed as the following equation 2-1.

ここで、抵抗素子Ｒ₂の抵抗値をｒ₂とし、容量素子Ｃ₃，Ｃ₄の容量値をｃ₃，ｃ₄とする。そして、時間Ｔがｔ₃´（Ｓｅｃ）、つまりＴ_C／２（Ｓｅｃ）になる時間Ｔ_N（Ｓｅｃ）前の電圧ｖ₄（Ｔ_C／２−Ｔ_N）は、Ｖ_DD／２（Ｖ）である。すると、電圧ｖ₄（Ｔ_C／２−Ｔ_N）を、下記の数２−２に示すように表すことができる。 Here, it is assumed that the resistance value of the resistance element R ₂ is r ₂ and the capacitance values of the capacitance elements C ₃ and C ₄ are c ₃ and c ₄ . The voltage v ₄ (T _C / 2-T _N ) before the time T _N (Sec) when the time T becomes t ₃ ′ (Sec), that is, T _C / 2 (Sec), is V _DD / 2 (V ). Then, the voltage v ₄ (T _C / 2-T _N ) can be expressed as shown in the following equation 2-2.

さらに、上記の数２−２に示した式は、下記の数２−３に示すように展開することができる。 Furthermore, the equation shown in Equation 2-2 can be expanded as shown in Equation 2-3 below.

従って、時間Ｔ_N（Ｓｅｃ）を、下記の数２−４に示すように表すことができる。 Therefore, the time T _N (Sec) can be expressed as shown in the following Equation 2-4.

ここで、上記で説明した数１−７に示した式のように、抵抗素子Ｒ₁の抵抗値をｒ₁とし、容量素子Ｃ₁，Ｃ₂の容量値を３ｃ₂，ｃ₂として表わす。すると、ノードＮ₄の信号Ｓ₄の周期Ｔ_Cは、Ｔ_C＝８ｃ₂ｒ₁Ｉｎ２になる。よって、時間Ｔ_N（Ｓｅｃ）を、下記の数２−５に示すように展開することができる。 Here, the resistance value of the resistance element R ₁ is represented by r _1, and the capacitance values of the capacitance elements C ₁ and C ₂ are represented by 3c ₂ and c _2, as represented by the equations 1-7 described above. Then, the period T _C of the signal S _{4 at} the node N ₄ becomes T _C = 8c ₂ r ₁ In2. Therefore, the time T _N (Sec) can be expanded as shown in the following Expression 2-5.

ここで、抵抗素子Ｒ₂と容量素子Ｃ₃，Ｃ₄とからなるＲＣ回路２１の時定数を、抵抗素子Ｒ₁と容量素子Ｃ₁，Ｃ₂とからなるＲＣ回路１１の時定数のｎ倍とする。すると、時間Ｔ_N（Ｓｅｃ）を、下記の数２−６に示す式のように表すことができる。 Here, the time constant of the RC circuit 21 composed of the resistive element R ₂ and the capacitive elements C ₃ and C ₄ is n times the time constant of the RC circuit 11 composed of the resistive element R ₁ and the capacitive elements C ₁ and C _2. And Then, the time T _N (Sec) can be expressed as the following equation 2-6.

なお、上記の数２−６に示した式の変数ｎは、１以下の値である。
上記で説明したように、発振器１０のノードｖ₄の信号Ｓ₄の時間Ｔ_N（Ｓｅｃ）を、ＲＣ回路１１の時定数とＲＣ回路２１の時定数との比１：ｎと、ノードＮ₁の信号Ｓ₁の周期Ｔ_Cとの関係によって、任意の時間にすることができる。勿論、ノードｖ₄の信号Ｓ₄の時間Ｔ_N（Ｓｅｃ）は任意の時間で良いため、上記で説明したようにＲＣ回路の各容量素子の容量値を変更すれば良い。
又、時間Ｔがｔ₃（Ｓｅｃ）である時、つまりＴ_C／２（Ｓｅｃ）である時の電圧ｖ４（Ｔ_C／２）は、下記の数２−７に示す式のように表すことができる。 In addition, the variable n of the formula shown in the above equation 2-6 is a value of 1 or less.
As described above, the time T _N (Sec) of the signal S ₄ at the node v ₄ of the oscillator 10 is set to the ratio 1: n of the time constant of the RC circuit 11 and the time constant of the RC circuit 21 and the node N _1. Depending on the relationship with the period T _C of the signal S ₁ , it can be set to an arbitrary time. Of course, since the time T _N (Sec) of the signal S _{4 at} the node v ₄ may be an arbitrary time, the capacitance value of each capacitive element of the RC circuit may be changed as described above.
In addition, when the time T is t ₃ (Sec), that is, when the time T is T _C / 2 (Sec), the voltage v4 (T _C / 2) is expressed by the following equation 2-7. Can do.

さらに、図７（ａ）及び図７（ｂ）に示した各ノードの電圧より、時間Ｔがｔ₃（Ｓｅｃ）からｔ₄（Ｓｅｃ）のときのノードＮ₄の電圧の変位を、下記の数２−８に示す式のように表すことができる。 Further, from the voltage of each node shown in FIGS. 7A and 7B, the displacement of the voltage at the node N ₄ when the time T is from t ₃ (Sec) to t ₄ (Sec) is expressed as follows: It can be expressed as shown in Equation 2-8.

上記の数２−８に示した式から、容量素子Ｃ₃の容量値ｃ₃と容量素子Ｃ₄の容量値ｃ₄との関係を、下記の数２−９に示す式のように表すことができる。 From the equations shown in the number 2-8 above, to represent the relationship between the capacitance value c ₄ capacitance value c ₃ and the capacitive element C ₄ of the capacitor element C _3, by the equation shown in Formula 2-9 below Can do.

そして、上記の数２−９に示した式を、下記の数２−１０に示す式のように展開することができる。 Then, the equation shown in the above equation 2-9 can be expanded as the following equation 2-10.

つまり、容量素子Ｃ₃の容量値ｃ₃と、容量素子Ｃ₄の容量値ｃ₄の容量値との比は、１：（１−２^-(1/n)）／（１＋２^-(1/n)）であることがわかる。さらに、容量素子Ｃ₃の容量値ｃ₃と容量素子Ｃ₁の容量値ｃ₁との間の関係を、下記の数２−１１に示す式のように表すことができる。 In other words, the capacitance value c ₃ of the capacitor C _3, the ratio of the capacitance values of c ₄ of the capacitor element _{C 4, 1: (1-2 -} (1 / n)) / (1 + 2 - (1 / ⁿ⁾ ) Furthermore, it is possible to represent the relationship between the capacitance value c ₁ of the capacitance value c ₃ and the capacitive element C ₁ of the capacitor C _3, as in the equation shown in the following numbers 2-11.

従って、容量素子Ｃ₃の容量値ｃ₃を、下記の数２−１２に示す式のように表すことができる。 Therefore, the capacitance value c ₃ of the capacitor C _3, can be expressed by the equation shown in the following numbers 2-12.

同時に、容量素子Ｃ₄の容量値ｃ₄を、下記の数２−１３に示す式のように表すことができる。 At the same time, the capacitance value c ₄ of the capacitor element C _4, can be expressed by the equation shown in the following numbers 2-13.

上記で説明したように、抵抗素子Ｒ₁，Ｒ₂の抵抗値ｒ₁，ｒ₂と、容量素子Ｃ₁〜Ｃ₄の容量値ｃ₁〜ｃ₄を変更することによって、時間Ｔ_N（Ｓｅｃ）だけずらして、ノードＮ₁，Ｎ₄の信号Ｓ₁，Ｓ₄の最高電圧をＶ_DD（Ｖ）にすることができる。同時に、時間Ｔ_N（Ｓｅｃ）だけずらして、ノードＮ₁，Ｎ₄の信号Ｓ₁，Ｓ₄の最低電圧を０（Ｖ）にすることができる。 As described above, by changing the resistance values r ₁ and r ₂ of the resistance elements R ₁ and R ₂ and the capacitance values c _{1 to} c ₄ of the capacitance elements C _{1 to} C ₄ , the time T _N (Sec ), The maximum voltages of the signals S ₁ and S _{4 at} the nodes N ₁ and N ₄ can be set to V _DD (V). At the same time, the minimum voltage of the signals S ₁ and S _{4 at} the nodes N ₁ and N ₄ can be set to 0 (V) by shifting by the time T _N (Sec).

上記で説明したことをまとめると、発振器２０においては、発振器１０と同様に、容量素子Ｃ₁の容量値ｃ₁とＣ₂の容量値ｃ₂との比を３：１にする。さらに、容量素子Ｃ₃の容量値ｃ₃とＣ₄の容量値ｃ₄との比を、（１−２^-(1/n)）／（１＋２^-(1/n)）：１にする。すると、時間Ｔ_N（Ｓｅｃ）だけずらして、ノードＮ₁の信号Ｓ₁の最高電圧をＶ_DD（Ｖ）にし、最低電圧を０（Ｖ）にすることができる。
なお、さらに、抵抗素子Ｒ₁の抵抗値ｒ₁と、抵抗素子Ｒ₂の抵抗値ｒ₂との比を例えば１０：９と変更することで、ノードＮ₁を流れる信号Ｓ₁とノードＮ₄を流れる信号Ｓ₄との周波数を変えずに、僅かに位相を変えることもできる。 To summarize what has been described above, in the oscillator 20, similarly to the oscillator 10, the ratio between the capacitance value c ₂ of the capacitance value c ₁ and C ₂ of the capacitor C ₁ 3: To 1. Furthermore, the ratio between the capacitance value c ₄ capacitance value c ₃ and C ₄ of the capacitor element _{^{C 3, (1-2 - (1}} / n)) / (1 + 2 - (1 / n)): to 1. Then, by shifting by the time T _N (Sec), the maximum voltage of the signal S _{1 at} the node N ₁ can be set to V _DD (V) and the minimum voltage can be set to 0 (V).
Still further, the resistance element and the resistance value r ₁ of R _1, resistance elements specific to example 10 with the resistance value r ₂ of R _2: 9 and by changing, signals S ₁ and node N ₄ through the node N ₁ It is also possible to slightly change the phase without changing the frequency with the signal S ₄ flowing through the signal.

（発振器２０の動作）
続いて、図８を参照して、本発明の第２実施形態に係る発振器２０の動作を説明する。
図８（ａ）は、発振器１０のノードＮ₁，Ｎ₄の信号Ｓ₁，Ｓ₄の電圧ｖ₁，ｖ₄を示す。図８（ｂ）は、発振器１０のノードＮ₂，Ｎ₃の信号Ｓ₂，Ｓ₃の電圧ｖ₂，ｖ₃を示す。図８（ｃ）は、発振器１０のノードＮ₅，Ｎ₆の信号Ｓ₅，Ｓ₆の電圧ｖ₅，ｖ₆を示す。図８（ｄ）は、発振器１０の信号出力端子Ｔ_OUT＋，Ｔ_OUT−から出力されたクロック信号Ｓ_OUT＋，Ｓ_OUT−の電圧Ｖ_OUT＋，Ｖ_OUT−を示す。
図８（ａ）〜（ｄ）のグラフの縦軸は各信号の電圧を示し、横軸は時間Ｔを示している。なお、図８（ａ）及び図８（ｂ）のグラフに示すノードＮ₁〜Ｎ₃の電圧ｖ₁〜ｖ₃の変化については、第１実施形態に係る発振器１０のノードＮ₁〜Ｎ₃の電圧ｖ₁〜ｖ₃の変化と基本的に同じであるため、説明を省略する。 (Operation of the oscillator 20)
Subsequently, the operation of the oscillator 20 according to the second embodiment of the present invention will be described with reference to FIG.
FIG. 8A shows the voltages v ₁ and v ₄ of the signals S ₁ and S ₄ of the nodes N ₁ and N ₄ of the oscillator 10. FIG. 8B shows the voltages v ₂ and v ₃ of the signals S ₂ and S ₃ at the nodes N ₂ and N ₃ of the oscillator 10. FIG. 8C shows the voltages v ₅ and v ₆ of the signals S ₅ and S ₆ at the nodes N ₅ and N ₆ of the oscillator 10. FIG. 8D shows voltages V _OUT + and V _OUT − of the clock signals S _OUT + and S _OUT − output from the signal output terminals T _OUT + and T _OUT − of the oscillator 10.
8A to 8D, the vertical axis represents the voltage of each signal, and the horizontal axis represents time T. Note that the change in the voltage v ₁ to v ₃ of the node N ₁ to N ₃ shown in the graph shown in FIG. 8 (a) and 8 (b), the node N ₁ to N ₃ of the oscillator 10 according to a first embodiment Since this is basically the same as the change in the voltages v _{1 to} v ₃ , description thereof is omitted.

まず、各時間ＴにおけるインバータＩ₂の入力端子側であるノードＮ₂の電圧ｖ₂の変化を説明する。
図８（ｂ）に示すように、時間Ｔがｔ₁（Ｓｅｃ）になると、インバータＩ₂の入力端子側であるノードＮ₂の電圧ｖ₂は、０（Ｖ）からＶ_DD（Ｖ）に切り替わる。従って、インバータＩ₂の出力端子側であるノードＮ₃の電圧ｖ₃は、Ｖ_DD（Ｖ）から０（Ｖ）に切り替わる。
すると、図８（ａ）に示すように、ノードＮ₄の電圧ｖ₄は、抵抗素子Ｒ₂と容量素子Ｃ₃，Ｃ₄とからなるＲＣ回路２１の時定数によって、Ｖ_DD／２（Ｖ）より高い電圧から最高電圧であるＶ_DD（Ｖ）に向かって徐々に高くなる。 First, the change in the voltage v ₂ of the node N ₂ on the input terminal side of the inverter I ₂ at each time T will be described.
As shown in FIG. 8 (b), when the time T is t ₁ (Sec), the voltage v ₂ at the node N ₂ is an input terminal of the inverter I ₂ from 0 (V) to V _DD (V) Switch. Accordingly, the voltage v ₃ at the node N ₃ on the output terminal side of the inverter I ₂ is switched from V _DD (V) to 0 (V).
Then, as shown in FIG. 8A, the voltage v ₄ at the node N ₄ is V _DD / 2 (V V) depending on the time constant of the RC circuit 21 including the resistance element R ₂ and the capacitance elements C ₃ and C _4. ) The voltage gradually increases from a higher voltage toward the maximum voltage V _DD (V).

次に、図８（ｂ）に示すように、時間Ｔがｔ₂（Ｓｅｃ）になると、インバータＩ２の入力端子側であるノードＮ₂の電圧ｖ₂は、Ｖ_DD（Ｖ）になる。従って、インバータＩ₂の出力端子側であるノードＮ₃の電圧ｖ₃は、０（Ｖ）になる。
すると、図８（ａ）に示すように、ノードＮ₄の電圧ｖ₄は、抵抗素子Ｒ₂と容量素子Ｃ₃，Ｃ₄とからなるＲＣ回路２１の時定数によって、Ｖ_DD（Ｖ）からＶ_DD／２（Ｖ）に向かって徐々に低くなる。この時、ノードＮ₄の電圧ｖ₄は、漸近的に０（Ｖ）に徐々に近づき、下側が凸になる凸曲線をたどるようにして低くなっていく。 Next, as shown in FIG. 8B, when the time T reaches t ₂ (Sec), the voltage v ₂ of the node N ₂ on the input terminal side of the inverter I2 becomes V _DD (V). Therefore, the voltage v ₃ of the node N ₃ on the output terminal side of the inverter I ₂ is 0 (V).
Then, as shown in FIG. 8A, the voltage v ₄ at the node N ₄ is derived from V _DD (V) by the time constant of the RC circuit 21 including the resistance element R ₂ and the capacitance elements C ₃ and C _4. It gradually decreases toward V _DD / 2 (V). At this time, the voltage v ₄ of the node N ₄ gradually approaches 0 (V) asymptotically and decreases so as to follow a convex curve in which the lower side is convex.

そして、時間Ｔがｔ₃´（Ｓｅｃ）になると、ノードＮ₄の電圧ｖ４はＶ_DD／２（Ｖ）になる。この時、ノードＮ₁の電圧ｖ₁は、まだＶ_DD／２（Ｖ）になっていない。
次に、図８（ａ）に示すように、時間Ｔがｔ₃´（Ｓｅｃ）になってから、さらに時間Ｔ_N（Ｓｅｃ）だけ経過したｔ₃（Ｓｅｃ）になるまでの間、ノードＮ４の電圧ｖ₄は、抵抗素子Ｒ₂と容量素子Ｃ₃，Ｃ₄とからなるＲＣ回路２１の時定数によって、漸近的に０（Ｖ）に徐々に近づくと共に、下側が凸になる凸曲線をたどるようにして、さらに低くなっていく。 When the time T becomes t ₃ ′ (Sec), the voltage v4 of the node N ₄ becomes V _DD / 2 (V). At this time, the voltage v ₁ at the node N ₁ has not yet reached V _DD / 2 (V).
Next, as shown in FIG. 8 (a), during from when time T in t ₃ '(Sec), to a further time T _N (Sec) just elapsed t ₃ (Sec), the node N4 The voltage v ₄ of FIG. ₄ is a convex curve that gradually approaches 0 (V) asymptotically and protrudes downward on the basis of the time constant of the RC circuit 21 including the resistor element R ₂ and the capacitive elements C ₃ and C _4. As you follow, it gets even lower.

次に、図８（ｂ）に示すように、時間Ｔがｔ₃（Ｓｅｃ）になると、インバータＩ₂の入力端子側であるノードＮ₂の電圧ｖ₂は、Ｖ_DD（Ｖ）から０（Ｖ）に切り替わる。従って、インバータＩ₂の出力端子側であるノードＮ₃の電圧ｖ₃は、０（Ｖ）からＶ_DD（Ｖ）に切り替わる。
すると、図８（ａ）に示すように、ノードＮ₁の電圧ｖ₁は、Ｖ_DD／２（Ｖ）になる。又、ノードＮ₄の電圧ｖ₄は、Ｖ_DD／２（Ｖ）より低い電圧から最低電圧である０（Ｖ）に向かって徐々に低くなる。 Next, as shown in FIG. 8 (b), when the time T is t ₃ (Sec), the voltage v ₂ at the node N ₂ is an input terminal of the inverter I ₂ is, V _DD from (V) 0 ( Switch to V). Therefore, the voltage v ₃ of the node N ₃ on the output terminal side of the inverter I ₂ is switched from 0 (V) to V _DD (V).
Then, as shown in FIG. 8A, the voltage v ₁ at the node N ₁ becomes V _DD / 2 (V). The voltage v _{4 at} the node N ₄ gradually decreases from a voltage lower than V _DD / 2 (V) toward 0 (V) which is the lowest voltage.

次に、図８（ｂ）に示すように、時間Ｔがｔ₄（Ｓｅｃ）になると、インバータＩ₂の入力端子側であるノードＮ₂の電圧ｖ₂は、Ｖ_DD（Ｖ）から０（Ｖ）に切り替わる。従って、インバータＩ₂の出力端子側であるノードＮ₃の電圧ｖ₃は、０（Ｖ）からＶ_DD（Ｖ）に切り替わる。
すると、図８（ａ）に示すように、ノードＮ₄の電圧ｖ₄は、抵抗素子Ｒ₂と容量素子Ｃ₃，Ｃ₄とからなるＲＣ回路２１の時定数によって、最低電圧である０（Ｖ）からＶ_DD／２（Ｖ）まで徐々に高くなる。この時、ノードＮ₄の電圧ｖ₄は、漸近的にＶ_DD（Ｖ）に近づくと共に、上側に凸になる凸曲線をたどるようにして高くなっていく。
そして、時間Ｔがｔ₅´（Ｓｅｃ）になると、ノードＮ₄の電圧ｖ₄はＶ_DD／２（Ｖ）になる。この時、ノードＮ₁の電圧ｖ₁は、まだＶ_DD／２（Ｖ）になっていない。 Next, as shown in FIG. 8 (b), when the time T is t ₄ (Sec), the voltage v ₂ at the node N ₂ is an input terminal of the inverter I ₂ is, V _DD from (V) 0 ( Switch to V). Therefore, the voltage v ₃ of the node N ₃ on the output terminal side of the inverter I ₂ is switched from 0 (V) to V _DD (V).
Then, as shown in FIG. 8A, the voltage v ₄ at the node N ₄ is 0 (the lowest voltage) due to the time constant of the RC circuit 21 composed of the resistance element R ₂ and the capacitance elements C ₃ and C _4. V) gradually increases from V _DD / 2 (V). At this time, the voltage v ₄ of the node N ₄ asymptotically approaches V _DD (V) and becomes higher so as to follow a convex curve that is convex upward.
When the time T reaches t ₅ ′ (Sec), the voltage v _{4 at the} node N ₄ becomes V _DD / 2 (V). At this time, the voltage v ₁ at the node N ₁ has not yet reached V _DD / 2 (V).

次に、図８（ａ）に示すように、時間Ｔがｔ₅´（Ｓｅｃ）になってから、さらに時間Ｔ_N（Ｓｅｃ）だけ経過したｔ₅（Ｓｅｃ）になるまでの間、ノードＮ₄の電圧ｖ₄は、抵抗素子Ｒ₂と容量素子Ｃ₃，Ｃ₄とからなるＲＣ回路２１の時定数によって、漸近的にＶ_DD（Ｖ）に徐々に近づくと共に、上側が凸になる凸曲線をたどるようにして、さらに高くなっていく。
そして、時間Ｔがｔ₅（Ｓｅｃ）になった時に、ノードＮ₁の電圧ｖ₁は、Ｖ_DD／２（Ｖ）になる。又、各グラフに示した各信号の電圧は、全て時間Ｔがｔ₁（Ｓｅｃ）であった時と同じ電圧に戻る。
上記の動作が繰り返されながら、ノードＮ₁，Ｎ₄の信号Ｓ₁，Ｓ₄がタイミング生成回路３０に入力される。 Next, as shown in FIG. 8A, after the time T reaches t ₅ ′ (Sec), the node N continues until t ₅ (Sec) after the time T _N (Sec) has elapsed. ₄ of the voltage v ₄ is the time constant of the resistance element R ₂ and the capacitor C _3, RC circuit 21 comprising a C ₄ Metropolitan gradually with asymptotically approaches V _DD (V), convex upper is convex Follow the curve and get higher.
When the time T reaches t ₅ (Sec), the voltage v ₁ at the node N ₁ becomes V _DD / 2 (V). Further, the voltage of each signal shown in each graph returns to the same voltage as when the time T was t ₁ (Sec).
While the above operation is repeated, the signals S ₁ and S _{4 at} the nodes N ₁ and N ₄ are input to the timing generation circuit 30.

タイミング生成回路３０において、最初に、インバータＩ₃がノードＮ₄の信号Ｓ₄を反転させる。又、インバータＩ₄がノードＮ₁の信号Ｓ₁を反転させる。このため、図８（ｃ）に示すように、ノードＮ₅の信号Ｓ₅は、ノードＮ₄の信号Ｓ₄と逆相になる。又、ノードＮ₆の信号Ｓ₆は、ノードＮ₁の信号Ｓ₁と逆相になる。
つまり、ノードＮ₅の信号Ｓ₅の電圧ｖ５は、時間Ｔがｔ₃（Ｓｅｃ）になってからｔ₄（Ｓｅｃ）になるまでの間で、０（Ｖ）からＶ_DD（Ｖ）に立ち上がる。そして、信号Ｓ₅の電圧ｖ₅は、時間Ｔがｔ₁（Ｓｅｃ）になってからｔ₂（Ｓｅｃ）になるまでの間で、Ｖ_DD（Ｖ）から０（Ｖ）に立ち下がる。 In the timing generation circuit 30, first, the inverter I ₃ inverts the signal S ₄ at the node N ₄ . The inverter I ₄ inverts the signal S ₁ at the node N ₁ . Therefore, as shown in FIG. 8 (c), the signal S ₅ of the node N ₅ will signal S ₄ and the reverse phase of the node N _4. Further, the signal S ₆ of the node N ₆ will signals S ₁ and the reverse phase of the node N _1.
That is, the voltage v5 of the signal S ₅ of the node N ₅ is a until the time T is t ₄ (Sec) after becoming t ₃ (Sec), rises from 0 (V) to V _DD (V) . Then, the voltage v ₅ of the signal S ₅ falls from V _DD (V) to 0 (V) from the time T reaches t ₁ (Sec) to t ₂ (Sec).

又、ノードＮ₆の信号Ｓ₆の電圧ｖ₆は、時間Ｔがｔ₃´（Ｓｅｃ）になってからｔ₃（Ｓｅｃ）になるまでの間で、０（Ｖ）からＶ_DD（Ｖ）に立ち上がる。そして、信号Ｓ₆の電圧ｖ₆は、時間Ｔがｔ₅´（Ｓｅｃ）になってからｔ₅（Ｓｅｃ）になるまでの間で、Ｖ_DD（Ｖ）から０（Ｖ）に立ち下がる。
さらに、タイミング生成回路３０において、ＡＮＤ演算回路Ｌ₁が、２つの信号Ｓ₅，Ｓ₆の電圧ｖ₅，ｖ₆に応じたＡＮＤ演算することで、クロック信号Ｓ_OUT＋を生成する。又、ＮＯＲ演算回路Ｌ₂が、２つの信号Ｓ₅，Ｓ₆の電圧ｖ₅，ｖ₆に応じたＮＯＲ演算することで、クロック信号Ｓ_OUT＋を生成する。 The voltage v ₆ of the signal S ₆ of the node N ₆ is between from when the time T t ₃ '(Sec) until _{t 3 (Sec), 0 (} V) from V _DD (V) Stand up to. Then, the voltage v ₆ of the signal S ₆ falls from V _DD (V) to 0 (V) from the time T reaches t ₅ ′ (Sec) to t ₅ (Sec).
Further, in the timing generation circuit 30, the AND operation circuit L ₁ performs an AND operation according to the voltages v ₅ and v ₆ of the two signals S ₅ and S ₆ to generate the clock signal S _OUT +. The NOR operation circuit L ₂ generates a clock signal S _OUT + by performing a NOR operation according to the voltages v ₅ and v ₆ of the two signals S ₅ and S ₆ .

すると、図８（ｄ）に示すように、クロック信号Ｓ_OUT＋の電圧Ｖ_OUT＋は、時間Ｔがｔ₃（Ｓｅｃ）になってからｔ₃（Ｓｅｃ）になるまでの間で、０（Ｖ）からＶ_DD（Ｖ）に立ち上がる。そして、クロック信号Ｓ_OUT＋の電圧Ｖ_OUT＋は、時間Ｔがｔ₅´（Ｓｅｃ）になってからｔ₅（Ｓｅｃ）になるまでの間で、Ｖ_DD（Ｖ）から０（Ｖ）に立ち下がる。
又、クロック信号Ｓ_OUT−の電圧Ｖ_OUT−は、時間Ｔがｔ₁になってからｔ₂（Ｓｅｃ）になるまでの間で、０（Ｖ）からＶ_DD（Ｖ）に立ち上がる。そして、クロック信号Ｓ_OUT−の電圧Ｖ_OUT−は、時間Ｔがｔ₃´（Ｓｅｃ）になってからｔ₃（Ｓｅｃ）になるまでの間で、Ｖ_DD（Ｖ）から０（Ｖ）に立ち下がる。 Then, as shown in FIG. 8 (d), the voltage V _OUT + of the clock signal S _OUT + is 0 (until the time T reaches t ₃ (Sec) until t ₃ (Sec). It rises from V) to V _DD (V). The voltage V _OUT + of the clock signal S _OUT + is changed from V _DD (V) to 0 (V) from the time T until t ₅ ′ (Sec) until t ₅ (Sec). Fall down.
Further, the voltage V _OUT − of the clock signal S _OUT − rises from 0 (V) to V _DD (V) from the time T reaches t ₁ to t ₂ (Sec). Then, the voltage V _OUT − of the clock signal S _OUT − is changed from V _DD (V) to 0 (V) from the time T is t ₃ ′ (Sec) to t ₃ (Sec). Fall down.

つまり、タイミング生成回路３０から出力されたクロック信号Ｓ_OUT＋とクロック信号Ｓ_OUT−とは、位相が互いに逆相である。さらに、クロック信号Ｓ_OUT＋とクロック信号Ｓ_OUT−とは、電圧の立ち上がり時間と立ち下がり時間との差が、時間Ｔ_N（Ｓｅｃ）になるようなノンオーバーラップの関係にある。
上記で説明したように、発振器２０は、上記で説明した動作を繰り返すことで、ノンオーバーラップクロック信号であるクロック信号Ｓ_OUT＋，Ｓ_OUT−を生成する。なお、上記で説明した発振器２０により生成されたクロック信号Ｓ_OUT＋，Ｓ_OUT−の周期についても、発振器１０と同様に、ＲＣ回路２１の時定数によって決まる。クロック信号Ｓ_OUT＋，Ｓ_OUT−の周期は、時間Ｔがｔ₁（Ｓｅｃ）になってからｔ₃（Ｓｅｃ）になるまで時間と、時間Ｔがｔ₃（Ｓｅｃ）になってからｔ₅（Ｓｅｃ）になるまで時間との総和である。 That is, the clock signal S _OUT + and the clock signal S _OUT − output from the timing generation circuit 30 have phases opposite to each other. Furthermore, the clock signal S _OUT + and the clock signal S _OUT − are in a non-overlapping relationship such that the difference between the voltage rise time and the fall time is the time T _N (Sec).
As described above, the oscillator 20 generates the clock signals S _OUT + and S _OUT − which are non-overlapping clock signals by repeating the operation described above. Note that the period of the clock signals S _OUT + and S _OUT − generated by the oscillator 20 described above is also determined by the time constant of the RC circuit 21 as in the oscillator 10. The period of the clock signals S _OUT + and S _OUT − is from the time T until t ₁ (Sec) until t ₃ (Sec), and from the time T becomes t ₃ (Sec) to t _5. This is the sum of time until (Sec).

（発振器２０のまとめ）
上記で説明したように、第２実施形態に係る発振器２０は、抵抗素子Ｒ₁の抵抗値ｒ₁と、容量素子Ｃ₁の容量値ｃ₁と、容量素子Ｃ₂の容量値ｃ₂に加えて、抵抗素子Ｒ₂の抵抗値ｒ₂と、容量素子Ｃ₃の容量値ｃ₃と、容量素子Ｃ₄の容量値ｃ₄の容量値によって、ノードＮ₁，Ｎ₄の信号Ｓ₁，Ｓ₄の電圧ｖ₁，ｖ₄の最高電圧及び最低電圧を、任意に電圧にする。又、発振器２０は、ノードＮ₁，Ｎ₄の信号Ｓ₁，Ｓ₄が、最高電圧と最低電圧との中間の電圧Ｖ_DD／２（Ｖ）になるタイミングを時間Ｔ_N（Ｓｅｃ）だけずらす。さらに、発振器２０は、タイミング生成回路３０を用いて、互い逆相であるノンオーバーラップクロック信号を生成することができる。 (Summary of the oscillator 20)
As described above, the oscillator 20 according to the second embodiment, the resistance value r ₁ of the resistor element R _1, the capacitance value c ₁ of the capacitor C _1, in addition to the capacitance value c ₂ of the capacitor C ₂ Te, and the resistance value r ₂ of the resistance element R _2, the capacitance value c ₃ of the capacitor C _3, the capacitance values of c ₄ of the capacitor element C _4, node N _1, signals S ₁ of N _4, S ₄ of the highest voltage and the lowest voltage of the voltage v _1, v _4, to voltage arbitrarily. The oscillator 20 shifts the timing at which the signals S ₁ and S _{4 at} the nodes N ₁ and N ₄ become the voltage V _DD / 2 (V) between the highest voltage and the lowest voltage by the time T _N (Sec). . Furthermore, the oscillator 20 can generate non-overlapping clock signals that are opposite in phase using the timing generation circuit 30.

（変形例）
上記で説明した各実施形態に係る発振器１０，２０は、インバータの数が２つであった。しかしながら、インバータの数はこれに限定されない。そこで、インバータの数を、発振器１０，２０のインバータの数より１つだけ多くし、３つのインバータを用いて構成された発振器について説明する。
（発振器３０の回路構成）
まず、図９を参照して、本発明に係る第２実施形態に係る発振器２０の変形例として、発振器３０の回路構成を説明する。
図９に示す発振器３０は、図５に示した発振器２０を構成する素子の他に、インバータＩ₅を備えて構成される。
インバータＩ₅は、インバータＩ₁，Ｉ₂と同様に、入力端子から入力された信号の位相を反転させ、出力端子からその信号を出力する反転増幅回路である。インバータＩ₅は、ノードＮ₁とインバータＩ₁の入力端子との間に接続される。 (Modification)
In the oscillators 10 and 20 according to each embodiment described above, the number of inverters is two. However, the number of inverters is not limited to this. Therefore, the number of inverters is increased by one from the number of inverters of the oscillators 10 and 20, and an oscillator configured using three inverters will be described.
(Circuit configuration of the oscillator 30)
First, with reference to FIG. 9, a circuit configuration of an oscillator 30 will be described as a modification of the oscillator 20 according to the second embodiment of the present invention.
The oscillator 30 shown in FIG. 9 includes an inverter I _{5 in} addition to the elements constituting the oscillator 20 shown in FIG.
The inverter I ₅ is an inverting amplifier circuit that inverts the phase of the signal input from the input terminal and outputs the signal from the output terminal, similarly to the inverters I ₁ and I ₂ . Inverter I ₅ is connected between node N ₁ and the input terminal of inverter I ₁ .

つまり、図９に示す発振器３０は、直列に接続されたインバータＩ₁，Ｉ₂の最前段に、さらにインバータＩ₅が接続される。つまり、発振器３０は、３つのインバータＩ₁〜Ｉ₅が互いに直列に接続されている。従って、最後段のインバータＩ₂の出力端子から出力された信号Ｓ₂は、ノードＮ₁の信号Ｓ₁に帰還されるように構成されている。
但し、発振器１０，２０ではインバータの数が偶数であったが、発振器３０ではインバータの数が奇数である。このため、最後段のインバータＩ₂の出力端子から出力された信号Ｓ₂と、最前段のインバータＩ₅の入力端子に入力された信号とは逆相になる。 That is, in the oscillator 30 shown in FIG. 9, the inverter I ₅ is further connected to the foremost stage of the inverters I ₁ and I ₂ connected in series. That is, the oscillator 30 has three inverters I _{1 to} I ₅ connected in series with each other. Accordingly, the signal S ₂ output from the output terminal of the last stage inverter I ₂ is fed back to the signal S ₁ at the node N ₁ .
However, while the oscillators 10 and 20 have an even number of inverters, the oscillator 30 has an odd number of inverters. For this reason, the signal S ₂ output from the output terminal of the last-stage inverter I ₂ and the signal input to the input terminal of the front-stage inverter I ₅ are in opposite phases.

このため、発振器３０のノードＮ₂，Ｎ₃の位置と、発振器２０のノードＮ₂，Ｎ₃の位置とを入れ替えてある。従って、発振器３０においても、ノードＮ₂がインバータＩ₂の出力端子と、容量素子Ｃ₂及び抵抗素子Ｒ₁との接続点である。又、ノードＮ₃が、インバータＩ₁の出力端子と容量素子Ｃ₁との接続点である。要するに、発振器３０においても、ノードＮ₂の信号Ｓ₂は、ノードＮ₁の信号Ｓ₁と逆相になる。又、ノードＮ₃の信号Ｓ₃は、ノードＮ₁の信号Ｓ₁と同相になる。 Therefore, the position of the node N _2, N ₃ of the oscillator 30, are interchanged and the position of the node N _2, N ₃ of the oscillator 20. Therefore, in the oscillator 30, the node N ₂ is the connection point of the output terminal of the inverter I _2, a capacitor C ₂ and the resistor R _1. The node N ₃ is a connection point between the output terminal of the inverter I ₁ and the capacitive element C ₁ . In short, in the oscillator 30, signal S ₂ at the node N ₂ becomes the signals S ₁ and the reverse phase of the node N _1. Further, the signal S ₃ of the node N ₃ will signals S ₁ and phase of the node N _1.

容量素子Ｃ₁は、ノードＮ₃の信号Ｓ₃を、ノードＮ₃の信号Ｓ₃と同相であるノードＮ₁の信号Ｓ₁に帰還させる。又、抵抗素子Ｒ₁及び容量素子Ｃ₂は、ノードＮ₂の信号Ｓ₂を、ノードＮ₂の信号Ｓ₂と逆相であるノードＮ₁の信号Ｓ₁に帰還させる。
このように、発振器３０は、インバータの数が偶数であるが、発振器２０と同様に、抵抗素子Ｒ₁及び容量素子Ｃ₁，Ｃ₂と、抵抗素子Ｒ₂及び容量素子Ｃ₃，Ｃ₄とが互いに対になり、それらのインバータを共有しているように接続されている。さらに、発振器３０は、発振器２０と同様に、タイミング生成回路３０を備えている。これにより、タイミング生成回路３０は、ノードＮ₁，Ｎ₄から共に同相である信号を入力し、互いに逆相であるノンオーバーラップの関係があるクロック信号Ｓ_OUT＋，Ｓ_OUT−を出力するように構成されている。 Capacitive element C ₁ is a node a signal S ₃ of N _3, is fed back to the signals S ₁ of the node N ₁ is the signal S ₃ in phase with the node N _3. The resistance element R ₁ and the capacitor C ₂ is node a signal S ₂ of the N _2, is fed back to the signals S ₁ of the node N ₁ is the signal S ₂ and the reverse phase of the node N _2.
Thus, oscillator 30, the number of inverters is even, as in the oscillator 20, and the resistance element R ₁ and a capacitor C _1, C _2, and the resistance element R ₂ and the capacitor C _3, C ₄ Are connected to each other so as to share a pair of inverters. Further, the oscillator 30 includes a timing generation circuit 30 as with the oscillator 20. As a result, the timing generation circuit 30 inputs signals having the same phase from the nodes N ₁ and N ₄ , and outputs clock signals S _OUT + and S _OUT − having a non-overlapping relationship that are opposite in phase to each other. It is configured.

（発振器３０の動作）
上記で説明したように、第３実施形態に係る発振器３０は、互いに直列に接続された複数のインバータの数が奇数である。しかしながら、発振器３０は、各ノードを流れる信号の電圧や位相が、第２実施形態に係る発振器２０と同じになるように構成されている。従って、図２に示す発振器３０の各ノードＮ₁〜Ｎ₄及びクロック信号Ｓ_OUT＋，Ｓ_OUT−の立ち上がり方及び立ち下がり方は、図示するまでもなく、図８に示した発振器２０の各信号の立ち上がり方及び立ち下がり方と同じになる。 (Operation of the oscillator 30)
As described above, in the oscillator 30 according to the third embodiment, the number of inverters connected in series to each other is an odd number. However, the oscillator 30 is configured such that the voltage and phase of the signal flowing through each node are the same as those of the oscillator 20 according to the second embodiment. Therefore, it is not necessary to show how the nodes N _{1 to} N ₄ and the clock signals S _OUT + and S _OUT − of the oscillator 30 shown in FIG. 2 rise and fall, and each of the oscillators 20 shown in FIG. It is the same as the way the signal rises and falls.

（発振器３０のまとめ）
上記で説明したように、第３実施形態に係る発振器３０は、互いに直列に接続された複数のインバータの数が、第２実施形態に係る発振器２０と異なっている。しかしながら、発振器を構成する複数のインバータの数の関わらず、容量素子Ｃ₁〜Ｃ₄の容量値ｃ₁〜ｃ₄及び抵抗素子Ｒ_1,Ｒ₂の抵抗値ｒ_1,ｒ₂によって、各ノードの信号の最高電圧及び最低電圧を任意の電圧にすることができる。 (Summary of the oscillator 30)
As described above, the oscillator 30 according to the third embodiment is different from the oscillator 20 according to the second embodiment in the number of inverters connected in series with each other. However, regardless of the number of the plurality of inverters constituting the oscillator, the capacitor element C ₁ -C capacitance value c ₁ to c ₄ and the resistor R ₁ of _{_4,} the resistance value of R _₂ r _1, r _{_2,} each node The maximum voltage and the minimum voltage of the signal can be any voltage.

特に、正弦波やパルス信号等のようなクロック信号を生成する発振器として利用される。この発振器を有する半導体装置は、ビデオカメラやオーディオ機器等の各種の電子機器用の発振器を有する半導体装置として利用することができる。 In particular, it is used as an oscillator for generating a clock signal such as a sine wave or a pulse signal. The semiconductor device having this oscillator can be used as a semiconductor device having an oscillator for various electronic devices such as a video camera and an audio device.

１０，２０，４０……発振器
３０……タイミング生成回路
３１……波形整形回路
Ｉ₁〜Ｉ₄……インバータ
Ｒ₁，Ｒ₂……抵抗素子
Ｃ₁〜Ｃ₄……容量素子
Ｌ₁……ＡＮＤ演算回路
Ｌ₂……ＮＯＲ演算回路 10, 20, 40 ...... oscillator 30 ...... timing generating circuit 31 ...... waveform shaping circuit I ₁ ~I ₄ ...... inverter R _1, R ₂ ...... resistive element C ₁ -C ₄ ...... capacitive element L ₁ ...... AND operation circuit L ₂ …… NOR operation circuit

Claims

Comprising a plurality of inverters connected in series with each other;
Between the output terminal of the inverter that outputs a third signal that is in phase with the first signal input to any one of the plurality of inverters, and the input terminal of the inverter that inputs the first signal A first capacitive element connected to
A second capacitive element connected between an output terminal of an inverter that outputs a second signal having a phase opposite to that of the first signal, and an input terminal of an inverter that inputs the first signal;
A first resistive element connected in parallel with the second capacitive element;
A signal obtained by combining the third signal supplied via the first capacitive element and the second signal supplied via the second capacitive element and the first resistive element is An oscillator characterized by being fed back as a first signal.

2. The oscillator according to claim 1, wherein a ratio of a capacitance value of the first capacitance element to a capacitance value of the second capacitance element is 3: 1.

3. The oscillator according to claim 1, further comprising a waveform shaping circuit that shapes a waveform of at least one of the first to third signals.

A third capacitive element having one terminal connected to the output terminal of the inverter that outputs the third signal;
A fourth capacitor connected between an output terminal of the inverter that outputs the second signal and the other terminal of the third capacitor;
A second resistive element connected in parallel with the fourth capacitive element,
Outputting the first signal as a first reference signal;
A signal obtained by combining the third signal supplied via the third capacitor element and the second signal supplied via the fourth capacitor element and the second resistor element is a first signal. The oscillator according to claim 1, wherein the oscillator is output as a reference signal of 2.

A time constant of an RC circuit including the first capacitor element, the second capacitor element, and the first resistor element; and the third capacitor element, the fourth capacitor element, and the second resistor element. When the ratio to the time constant of the RC circuit is 1: n,
The ratio of the capacitance value of the third capacitive element to the capacitance value of the fourth capacitive element is 1: (1-2- ^(1-n) ) / (1 + 2- ^(1-n) ) The oscillator according to claim 4.

6. The oscillator according to claim 4, further comprising a timing generation circuit that inputs the first reference signal and the second reference signal and generates a non-overlap clock signal having opposite phases to each other.

While comprising at least one oscillator according to any one of claims 1 to 6,
A semiconductor device comprising at least one semiconductor circuit of a type different from that of the oscillator.