JP6739943B2

JP6739943B2 - Ring oscillator circuit

Info

Publication number: JP6739943B2
Application number: JP2016027346A
Authority: JP
Inventors: 正敏佐藤
Original assignee: Seiko NPC Corp
Current assignee: Seiko NPC Corp
Priority date: 2016-02-16
Filing date: 2016-02-16
Publication date: 2020-08-12
Anticipated expiration: 2036-02-16
Also published as: JP2017147573A

Description

本発明は、周波数が安定化され精度の高い発振出力が得られるリング発振回路に関するものである。 The present invention relates to a ring oscillation circuit that stabilizes a frequency and obtains an oscillation output with high accuracy.

リング発振回路は、奇数個のインバータを直列接続し、最終段のインバータの出力端を最前段のインバータの入力端に接続して構成される（特許文献１（特に、第４図参照））。各インバータは、入出力電圧の安定な組み合わせ状態を作ることができないと発振する。このときの発振周波数は、各インバータ１段当たりの遅延時間の総和によって決まる。したがって、リング発振回路の発振周波数の調整は、リング発振回路を構成する遅延回路の遅延時間を調整することによって行われる。 The ring oscillator circuit is configured by connecting an odd number of inverters in series and connecting the output end of the final stage inverter to the input end of the frontmost inverter (Patent Document 1 (see particularly FIG. 4)). Each inverter oscillates when a stable combination of input and output voltages cannot be created. The oscillating frequency at this time is determined by the sum of the delay times for each inverter. Therefore, the oscillation frequency of the ring oscillation circuit is adjusted by adjusting the delay time of the delay circuit that constitutes the ring oscillation circuit.

図２は、従来のリング発振回路の一例を示している。図において、インバータ１０１、１０２、１０３は、第１の電源電圧Ｖddと第２の電源電圧Ｖss（ＧＮＤ）の間に直列に接続され、インバータ１０１の入力とインバータ１０３の出力とがリング状に接続されている。そして、インバータ１０３の出力とインバータ１０１の入力との間に抵抗素子１１１が接続され、抵抗素子１１１とインバータ１０１の入力との間には一端が第２の電源電圧Ｖssに接続されたキャパシタ１２１の他端が接続されている。同様に、インバータ１０１の出力とインバータ１０２の入力との間に抵抗素子１１２が接続され、抵抗素子１１２とインバータ１０２の入力との間には一端が第２の電源電圧Ｖssに接続されたキャパシタ１２２の他端が接続されている。また、インバータ１０２の出力とインバータ１０３の入力との間に抵抗素子１１３が接続され、抵抗素子１１３とインバータ１０３の入力との間には一端が第２の電源電圧Ｖssに接続されたキャパシタ１２３の他端が接続されている。即ち、図２では、これらインバータが各抵抗素子及びキャパシタからなる遅延回路を間に挟んでリング発振回路を構成している。 FIG. 2 shows an example of a conventional ring oscillator circuit. In the figure, the inverters 101, 102, 103 are connected in series between the first power supply voltage Vdd and the second power supply voltage Vss (GND), and the input of the inverter 101 and the output of the inverter 103 are connected in a ring shape. Has been done. The resistance element 111 is connected between the output of the inverter 103 and the input of the inverter 101, and one end of the capacitor 121 connected between the resistance element 111 and the input of the inverter 101 is connected to the second power supply voltage Vss. The other end is connected. Similarly, the resistance element 112 is connected between the output of the inverter 101 and the input of the inverter 102, and the capacitor 122 whose one end is connected to the second power supply voltage Vss is connected between the resistance element 112 and the input of the inverter 102. The other end of is connected. Further, the resistance element 113 is connected between the output of the inverter 102 and the input of the inverter 103, and one end of the capacitor 123 whose one end is connected to the second power supply voltage Vss is connected between the resistance element 113 and the input of the inverter 103. The other end is connected. That is, in FIG. 2, these inverters form a ring oscillation circuit with a delay circuit including each resistance element and capacitor interposed therebetween.

インバータ１０１の出力電圧が低レベルから高レベルに変化すると、キャパシタ１２２は、第１の電源電圧Ｖddからインバータ１０１及び抵抗素子１１２を通して充電される。インバータ１０１の等価抵抗は通常無視できるほど小さいからキャパシタ１２２の充電電流は抵抗素子１１２の抵抗値によって決まり、キャパシタ１２２の電圧上昇の時間的変化は、キャパシタ１２２の容量と抵抗素子１１２を流れる充電電流によって決定される。このようにして、キャパシタ１２２の電圧は時間の経過と共に上昇し、次のインバータ１０２の出力電圧が反転するのに必要な電圧（スレッショルド電圧Ｖｔ）に達するとインバータ１０２の出力電圧は、高レベルから低レベルに変化する。したがって、インバータ１０２の出力電圧はインバータ１０１の出力電圧が変化したときより遅れて変化する。この遅れはキャパシタ１２２の電圧の時間的変化で決まる。そして、遅れ時間は、キャパシタ１２２の容量値と抵抗素子１１２の抵抗値の積、即ち、キャパシタ１２２と抵抗素子１１２とからなる遅延回路の時定数に略等しくなる。 When the output voltage of the inverter 101 changes from low level to high level, the capacitor 122 is charged from the first power supply voltage Vdd through the inverter 101 and the resistance element 112. Since the equivalent resistance of the inverter 101 is usually small enough to be ignored, the charging current of the capacitor 122 is determined by the resistance value of the resistance element 112. Determined by In this way, the voltage of the capacitor 122 rises with the passage of time, and when the voltage (threshold voltage Vt) required for reversing the output voltage of the next inverter 102 is reached, the output voltage of the inverter 102 changes from the high level. Change to low level. Therefore, the output voltage of the inverter 102 changes later than when the output voltage of the inverter 101 changes. This delay is determined by the time change of the voltage of the capacitor 122. The delay time is substantially equal to the product of the capacitance value of the capacitor 122 and the resistance value of the resistance element 112, that is, the time constant of the delay circuit including the capacitor 122 and the resistance element 112.

また、インバータ１０２の出力電圧が高レベルから低レベルに変化する場合はキャパシタ１２２の充電がインバータ１０２を通しての放電に変わる。このようにして、次のインバータ１０３の出力電圧も遅れて変化する。そして、最初のインバータ１０１の出力が次に変化するのは、インバータ１０３の出力電圧が変化した後、キャパシタ１２１が充電されてインバータ１０１の入力電圧がスレッショルド電圧になってからである。
このように、インバータの出力電圧は、各インバータの出力に接続されている抵抗素子とキャパシタによって構成される遅延回路にほぼ等しい時間を周期として変化する。 When the output voltage of the inverter 102 changes from high level to low level, the charging of the capacitor 122 is changed to discharging through the inverter 102. In this way, the output voltage of the next inverter 103 also changes with a delay. Then, the output of the first inverter 101 changes next time after the output voltage of the inverter 103 changes and then the capacitor 121 is charged and the input voltage of the inverter 101 becomes the threshold voltage.
In this way, the output voltage of the inverter changes with a period substantially equal to that of the delay circuit composed of the resistance element and the capacitor connected to the output of each inverter.

特許文献１には、複数のＣＭＯＳインバータが奇数段縦続接続したリングオシレータと、前段の前記ＣＭＯＳインバータの出力と次段の前記ＣＭＯＳインバータの入力との間に接続された抵抗素子と、抵抗素子と前記ＣＭＯＳインバータの入力との接続点に一端が接続され他端に接地電圧が与えられるキャパシタとを有するリング発振回路を利用した温度検出回路が開示されている。 In Patent Document 1, a ring oscillator in which a plurality of CMOS inverters are cascade-connected in an odd number stage, a resistance element connected between an output of the CMOS inverter of the previous stage and an input of the CMOS inverter of the next stage, and a resistance element There is disclosed a temperature detection circuit using a ring oscillation circuit having one end connected to a connection point with the input of the CMOS inverter and the other end provided with a capacitor to which a ground voltage is applied.

特開平２−１４７８２８号公報JP-A-2-147828

リング発振器を時計等のクロックに利用することを想定すると、1sec以上に分周した遅い周波数での高安定化が望ましい。リング発振器をワンチップに集積させる場合には、レギュレータや発振部の能動素子の発生する1/fノイズに依存して周波数が変動してしまうため遅い周波数での高安定化が水晶振動子を用いた発振器等に比べると大幅に悪化する。例えば、３段のリング発振器で考えた場合、入力の反転電圧Ｖｔが1/fノイズの揺らぎで周波数が大きく変動してしまうという問題があった。
本発明は、このような事情によりなされたもので、周波数が安定化され精度の高い発振出力が得られるリングオシレータを提供する。 Assuming that the ring oscillator is used for clocks such as clocks, it is desirable to achieve high stability at a slow frequency divided by 1 sec or more. When a ring oscillator is integrated on a single chip, the frequency varies depending on the 1/f noise generated by the regulator and the active element of the oscillator, so the crystal oscillator is used for high stabilization at low frequencies. It is much worse than the old oscillator. For example, when considering a three-stage ring oscillator, there is a problem that the input inversion voltage Vt fluctuates greatly due to fluctuation of 1/f noise.
The present invention has been made under such circumstances, and provides a ring oscillator in which the frequency is stabilized and an accurate oscillation output can be obtained.

本発明のリングオシレータの一態様は、内部電源電圧を生成するレギュレータと、前記レギュレータにより生成される前記内部電源電圧を電源として動作するインバータであって、それぞれのインバータに同一の前記内部電源電圧が供給される奇数段のインバータをリング状に縦続接続して構成され、前記レギュレータと同一のチップ内に備えられたリング発振部と、前記インバータ間に接続された抵抗素子、第１のキャパシタ及び第２のキャパシタから構成された遅延回路とを具備し、前記インバータの各々の出力は、それぞれ前記抵抗素子を介して次段の前記インバータの入力となり、前記インバータの各々の入力節点は、前記第１のキャパシタを介して前記内部電源電圧に接続されると共に、前記第１のキャパシタと同じ容量値を持つ前記第２のキャパシタを介して接地され、複数の前記インバータのうち少なくとも２つの前記インバータそれぞれの反転電圧は、前記内部電源電圧の２分の１に一致していることを特徴としている。 One aspect of the ring oscillator of the present invention is a regulator that generates an internal power supply voltage, and an inverter that operates using the internal power supply voltage generated by the regulator as a power supply, and the same internal power supply voltage is applied to each inverter. A ring oscillating unit, which is configured by cascade-connecting odd-numbered-stage inverters to be supplied, in the same chip as the regulator, a resistance element connected between the inverters, a first capacitor, and a first capacitor And a delay circuit composed of two capacitors, each output of the inverter becomes an input of the next-stage inverter via the resistance element, and each input node of the inverter has the first node. of is connected to the internal power supply voltage via a capacitor, said first capacitor and is grounded via the second capacitor having the same capacitance value, at least two said inverters each of the plurality of the inverters The inversion voltage is characterized by being equal to one half of the internal power supply voltage.

本発明のリングオシレータは、リングオシレータの反転電圧（Ｖｔ）がレギュレータ及び発振部能動素子の1/fノイズで大きく揺らいでも高（Ｈ）パルス区間と低（Ｌ）パルス区間の総和（１周期）は一定となり1/fノイズの影響を受けなくなる。このため1/fノイズで不安定だった周波数は安定化され精度の高い発振出力が得られる。 In the ring oscillator of the present invention, even if the inversion voltage (Vt) of the ring oscillator fluctuates greatly due to 1/f noise of the regulator and the active element of the oscillation unit, the sum of the high (H) pulse section and the low (L) pulse section (1 cycle) Is constant and is not affected by 1/f noise. For this reason, the frequency that was unstable due to 1/f noise is stabilized and an accurate oscillation output can be obtained.

実施例１に係るリングオシレータを説明する回路図。3 is a circuit diagram illustrating a ring oscillator according to the first embodiment. FIG. 従来のリングオシレータを説明する回路図。The circuit diagram explaining the conventional ring oscillator.

本発明のリングオシレータは、内部電源電圧により動作する複数のインバータから構成された発振回路を有し、それぞれのインバータ間に接続された抵抗素子とキャパシタとで構成される遅延回路で発振周波数が決まる構成とし、インバータの反転レベル（スレッショルド電圧Ｖｔ）を内部電源の１／２に正確に合わせ、キャパシタ容量も１／２づつに分割して接続することに特徴がある。
以下、実施例を参照して発明の実施の形態を説明する。 The ring oscillator of the present invention has an oscillating circuit composed of a plurality of inverters operated by an internal power supply voltage, and an oscillating frequency is determined by a delay circuit composed of a resistance element and a capacitor connected between the respective inverters. The configuration is characterized in that the inversion level (threshold voltage Vt) of the inverter is accurately adjusted to ½ of the internal power supply, and the capacitor capacitance is divided into ½ and connected.
Hereinafter, embodiments of the invention will be described with reference to examples.

この実施例におけるリングオシレータは、内部電源電圧Ｖregを生成するレギュレータ回路１と、内部電源電圧Ｖregを電源として動作する奇数段（この実施例では３個）のインバータ１１〜１３をリング状に縦続接続して構成されたリング発振部と、これらインバータ間に接続された抵抗素子Ｒ１、Ｒ２、Ｒ３、第１のキャパシタＣ11、Ｃ21、Ｃ31、及び第２のキャパシタＣ12、Ｃ22、Ｃ32から構成された遅延回路とを具備している。これらインバータの各々の出力は、それぞれ各抵抗素子を介して次段のインバータの入力となる。これらインバータの各々の入力節点は、第１のキャパシタを介して内部電源電圧Ｖregに接続され、第１のキャパシタと同じ容量値を持つ第２のキャパシタを介して接地される。そして、インバータの全ての反転電圧は、内部電源電圧Ｖregの２分の１であるように構成されている。 In the ring oscillator of this embodiment, a regulator circuit 1 that generates an internal power supply voltage Vreg and an odd number of stages (three in this embodiment) of inverters 11 to 13 that operate using the internal power supply voltage Vreg as a power supply are connected in a ring shape. A ring oscillating section configured as described above, and resistance elements R1, R2, R3 connected between these inverters, a first capacitor C11, C21, C31, and a second capacitor C12, C22, C32 And a circuit. The output of each of these inverters becomes an input of the inverter of the next stage via each resistance element. The input node of each of these inverters is connected to the internal power supply voltage Vreg via the first capacitor, and is grounded via the second capacitor having the same capacitance value as the first capacitor. Then, all the inversion voltages of the inverter are configured to be one half of the internal power supply voltage Vreg.

図１は、この実施例のリング発振回路を示している。図において、インバータ１１、１２、１３は、レギュレータ回路１から生成された内部電源電圧Ｖregと接地電圧Ｖss（ＧＮＤ）の間に直列に接続され、インバータ１１の入力とインバータ１３の出力とがリング状に接続されてリング発振部を構成している。
そして、インバータ１３の出力とインバータ１１の入力との間には、抵抗素子Ｒ１が接続されている。抵抗素子Ｒ１とインバータ１１の入力との間の入力節点は、第１のキャパシタＣ11を介して内部電源電圧Ｖregに接続され、それと共に第１のキャパシタＣ11と同じ容量値の第２のキャパシタＣ12を介して接地電圧Ｖssに接続されている。 FIG. 1 shows a ring oscillator circuit of this embodiment. In the figure, the inverters 11, 12, and 13 are connected in series between the internal power supply voltage Vreg generated from the regulator circuit 1 and the ground voltage Vss (GND), and the input of the inverter 11 and the output of the inverter 13 are ring-shaped. And a ring oscillator is formed.
The resistance element R1 is connected between the output of the inverter 13 and the input of the inverter 11. The input node between the resistance element R1 and the input of the inverter 11 is connected to the internal power supply voltage Vreg via the first capacitor C11, and also the second capacitor C12 having the same capacitance value as the first capacitor C11. It is connected to the ground voltage Vss via.

また、インバータ１１の出力とインバータ１２の入力との間には、抵抗素子Ｒ２が接続されている。抵抗素子Ｒ２とインバータ１２の入力との間の入力節点は、第１のキャパシタＣ21を介して内部電源電圧Ｖregに接続されると共に第１のキャパシタＣ21と同じ容量値の第２のキャパシタＣ22を介して接地電圧Ｖssに接続されている。
図１に示すように、このリング発振回路は、奇数段のインバータがリング状に縦続接続されて構成された発振部と、これらインバータ間に配された抵抗素子及びキャパシタからなる遅延回路とから構成されている。 A resistance element R2 is connected between the output of the inverter 11 and the input of the inverter 12. The input node between the resistance element R2 and the input of the inverter 12 is connected to the internal power supply voltage Vreg via the first capacitor C21 and via the second capacitor C22 having the same capacitance value as the first capacitor C21. Connected to the ground voltage Vss.
As shown in FIG. 1, this ring oscillator circuit is composed of an oscillating unit formed by cascade-connecting odd-numbered stages of inverters in a ring shape, and a delay circuit including a resistance element and a capacitor arranged between these inverters. Has been done.

また、インバータ１２の出力とインバータ１３の入力との間には、抵抗素子Ｒ３が接続されている。抵抗素子Ｒ３とインバータ１１の入力との間の入力節点は、第１のキャパシタＣ31を介して内部電源電圧Ｖregに接続されると共に第１のキャパシタＣ31と同じ容量値の第２のキャパシタＣ32を介して接地電圧Ｖssに接続されている。
さらに、ここで使用するインバータの全ての反転電圧は、レギュレータ回路１から生成された内部電源電圧Ｖregの２分の１である。 A resistance element R3 is connected between the output of the inverter 12 and the input of the inverter 13. The input node between the resistance element R3 and the input of the inverter 11 is connected to the internal power supply voltage Vreg via the first capacitor C31 and via the second capacitor C32 having the same capacitance value as the first capacitor C31. Connected to the ground voltage Vss.
Further, all the inversion voltages of the inverter used here are one half of the internal power supply voltage Vreg generated from the regulator circuit 1.

インバータ１１の出力電圧が、例えば、低レベルから高レベルに変化すると、キャパシタＣ21、Ｃ22は、内部電源電圧Ｖregからインバータ１１及び抵抗素子Ｒ２を通して充電される。これらキャパシタの充電電流は抵抗素子Ｒ２の抵抗値によって略決まり、キャパシタＣ21、Ｃ22の電圧上昇の時間的変化は、キャパシタＣ21、Ｃ22の容量と抵抗素子Ｃ２を流れる充電電流によって決定される。このようにして、キャパシタＣ21、Ｃ22の電圧は時間の経過と共に上昇し、次のインバータ１２の出力電圧が反転するのに必要な電圧（スレッショルド電圧Ｖｔ）に達すると、インバータ１２の出力電圧は、高レベルから低レベルに変化する。したがって、インバータ１２の出力電圧はインバータ１１の出力電圧が変化したときより遅れて変化する。この遅れはキャパシタＣ21、Ｃ22の電圧の時間的変化で決まる。そして、遅れ時間は、キャパシタＣ21、Ｃ22の容量値と抵抗素子Ｒ２の抵抗値の積、即ち、キャパシタＣ21、Ｃ22と抵抗素子Ｒ２とからなる遅延回路の時定数に略等しくなる。 When the output voltage of the inverter 11 changes from low level to high level, the capacitors C21 and C22 are charged from the internal power supply voltage Vreg through the inverter 11 and the resistance element R2. The charging current of these capacitors is substantially determined by the resistance value of the resistance element R2, and the temporal change of the voltage rise of the capacitors C21, C22 is determined by the capacitance of the capacitors C21, C22 and the charging current flowing through the resistance element C2. In this way, the voltage of the capacitors C21 and C22 rises with the passage of time, and when the voltage (threshold voltage Vt) required to invert the output voltage of the next inverter 12 is reached, the output voltage of the inverter 12 becomes Change from high level to low level. Therefore, the output voltage of the inverter 12 changes later than when the output voltage of the inverter 11 changes. This delay is determined by the temporal change in the voltage of the capacitors C21 and C22. The delay time is substantially equal to the product of the capacitance values of the capacitors C21 and C22 and the resistance value of the resistance element R2, that is, the time constant of the delay circuit including the capacitors C21 and C22 and the resistance element R2.

インバータ１２の出力電圧が高レベルから低レベルに変化すると、キャパシタＣ31、Ｃ32の充電がインバータ１２を通しての放電に変わる。このようにして、次のインバータ１３の出力電圧も遅れて変化する。そして、最初のインバータ１１の出力が次に変化するのは、インバータ１３の出力電圧が変化した後、キャパシタＣ11、Ｃ12が充電されてインバータ１１の入力電圧がスレッショルド電圧になってからである。
このように、インバータの出力電圧は、各インバータの出力に接続されている抵抗素子とキャパシタによって構成される遅延回路にほぼ等しい時間を周期として変化する。 When the output voltage of the inverter 12 changes from the high level to the low level, the charging of the capacitors C31 and C32 is changed to the discharging through the inverter 12. In this way, the output voltage of the next inverter 13 also changes with a delay. Then, the output of the first inverter 11 changes next after the output voltage of the inverter 13 changes and then the capacitors C11 and C12 are charged and the input voltage of the inverter 11 becomes the threshold voltage.
In this way, the output voltage of the inverter changes with a period substantially equal to that of the delay circuit composed of the resistance element and the capacitor connected to the output of each inverter.

リングオシレータは、前述のように、インバータを奇数段、リング状に直列に結んだものであり、基本的に信号を反転遅延回路を通した後に帰還をかけた構成をしている。そして、一定時間ごとに状態が反転して安定な状態を持たず発振回路として機能するものである。発振回路は、段数をｎとし、１段当りの遅延時間をＴｄで表すとリングオシレータの発振周波数ｆが１／（２ｎ・Ｔｄ）で表わされる。
この実施例では、ｎ＝３であり、当初の条件をインバータ１１の出力電圧をＶregから始まるとする。この条件では、インバータ１２の出力電圧はＶss、インバータ１３の出力電圧はＶregである。動作が始まると、最初のインバータ１１には高い電圧Ｖregが入力されるので、この出力電圧は降下し、インバータ１２の出力電圧は遅延時間Ｔｄ遅れてＶregへ向けて変化し、さらに、インバータ１３の出力電圧は遅延時間Ｔｄ後にＶssレベルに変化する。このように、連続するノードの電圧の遅延時間がＴｄになるように発振する。 As described above, the ring oscillator is formed by connecting the inverters in an odd number of stages in a ring shape in series, and basically has a configuration in which a signal is passed through an inverting delay circuit and then fed back. Then, the state is inverted at regular time intervals and does not have a stable state and functions as an oscillation circuit. In the oscillation circuit, when the number of stages is n and the delay time per stage is represented by Td, the oscillation frequency f of the ring oscillator is represented by 1/(2n·Td).
In this embodiment, n=3, and the initial condition is that the output voltage of the inverter 11 starts from Vreg. Under this condition, the output voltage of the inverter 12 is Vss and the output voltage of the inverter 13 is Vreg. When the operation starts, since the high voltage Vreg is input to the first inverter 11, this output voltage drops, the output voltage of the inverter 12 changes toward Vreg with a delay time Td, and further, the output voltage of the inverter 13 increases. The output voltage changes to the Vss level after the delay time Td. In this way, the oscillation is performed so that the delay time of the voltage of the continuous node becomes Td.

この実施例では、リングオシレータをワンチップに集積させるが、この場合、レギュレータや発振部の能動素子の発生する1/fノイズに依存して発振周波数が変動してしまうため遅い周波数での高安定化が悪化する。例えば、反転レベルＶｔが1/fノイズの揺らぎで大きく変動してしまう。そこで、この実施例では、インバータの反転電圧Ｖｔをレギュレータ回路からの定電圧である内部電源電圧Ｖregの１／２に正確に合わせる。そして、全ての遅延回路に用いられる容量を第１及び第２の２つのキャパシタを分割して用いる。
このような、構成により、リングオシレータの反転電圧Ｖｔがレギュレータ及び発振部能動素子の1/fノイズで大きく揺らいでも１周期（ハイ（Ｈ）パルス区間とロウ（Ｌ）パルス区間の総和である）では一定となり1/fノイズの影響を受け難くなる。その結果1/fノイズで不安定だった周波数は安定化され精度の高い発振出力が得られる。 In this embodiment, the ring oscillator is integrated on a single chip, but in this case, the oscillation frequency fluctuates depending on the 1/f noise generated by the active element of the regulator or the oscillation unit, so that high stability at a slow frequency is achieved. Deteriorating. For example, the inversion level Vt fluctuates greatly due to the fluctuation of 1/f noise. Therefore, in this embodiment, the inversion voltage Vt of the inverter is accurately set to 1/2 of the internal power supply voltage Vreg which is a constant voltage from the regulator circuit. Then, the capacitors used for all the delay circuits are used by dividing the first and second capacitors.
With such a configuration, even if the inversion voltage Vt of the ring oscillator fluctuates greatly due to 1/f noise of the regulator and the active element of the oscillation unit, one cycle (the sum of the high (H) pulse section and the low (L) pulse section) Becomes constant and becomes less susceptible to 1/f noise. As a result, the frequency that was unstable with 1/f noise is stabilized and a highly accurate oscillation output can be obtained.

１・・・レギュレータ回路
１１、１２、１３・・・インバータ

1... Regulator circuit 11, 12, 13... Inverter

Claims

A regulator that generates an internal power supply voltage,
An inverter that operates using the internal power supply voltage generated by the regulator as a power supply, and is configured by cascade-connecting odd-numbered stages of inverters in which the same internal power supply voltage is supplied to the respective inverters in a ring shape. A ring oscillator provided in the same chip as the regulator,
A resistance element connected between the inverters, a delay circuit composed of a first capacitor and a second capacitor,
The output of each of the inverters becomes the input of the inverter of the next stage via the resistance element,
Each input node of the inverter is connected to the internal power supply voltage via the first capacitor and grounded via the second capacitor having the same capacitance value as the first capacitor,
A ring oscillator in which an inversion voltage of each of at least two of the plurality of inverters is equal to one half of the internal power supply voltage.