JP2012195366A - 半導体装置 - Google Patents

Abstract

【課題】複数のコンデンサを内蔵したチップを用いることなく、かつ、回路基板上においてコンデンサの配置スペースが必要とされることなく、高周波ノイズ除去を行うことが可能な構造の半導体装置を提供する。
【解決手段】キャパシタ構造部２を形成し、それを半導体チップ１のパッド４１、４２の上に単体で実装する。つまり、半導体チップ１の複数の場所にキャパシタ構造部２を実装する場合には、各場所に一対で、つまり１つずつキャパシタ構造部２を備えるようにする。このような構造のキャパシタ構造部２を備えるようにしても、高周波ノイズ除去を行うことができる。また、複数のコンデンサを内蔵したチップを用いなくても済むし、キャパシタ構造部２を必要な場所に個々に配置することができることから、回路基板上においてコンデンサの配置スペースが必要とされることもない。
【選択図】図１

Description

本発明は、高周波ノイズ除去のためのキャパシタ構造を備えた半導体装置に関するものである。

従来、特許文献１に示されるように、高周波ノイズ除去のために、半導体チップが実装された回路基板上において、別部品で構成されたコンデンサを半導体チップに繋がる配線パターンに対して接続していた。しかしながら、このようなノイズ除去構造では、必要なコンデンサの数が多くなるほど、コンデンサを配置するためのスペースが必要になり、回路基板が大面積になるという問題があった。

そこで、特許文献２に示される構造が提案されている。具体的には、回路基板上にではなく、コンデンサを内蔵したチップ（インターポーザ）を用意し、このチップと半導体チップとを積層し、各チップの所望のパッド同士を電気的に接続した構造としている。このような構造とすることで、コンデンサの配置スペースの必要性を無くすことができ、小型化を図ることが可能となる。

特開昭５７−１８８１２２号公報 特開２００２−３３４９５６号公報

しかしながら、特許文献２に示されるような半導体チップとコンデンサを内蔵したチップとを積層する構造では、必要とされるコンデンサの数が少ない場合にチップ内での空き領域が増加してしまう。また、コンデンサの容量を変更したい場合にチップを全く異なるものに変更しなければならない。さらに、半導体チップとコンデンサが内蔵されたチップとを実装する構造では、後で個別に周波数調整を行うことができず、調整・メンテナンスが難しくなる。

また、半導体チップとコンデンサが内蔵されたチップとを実装する際の位置ズレの問題も発生するし、複雑な工程でコンデンサを内蔵したチップを製造したり、半導体チップとの実装を行う必要があるため、歩留りが低い。また、チップに内蔵されたコンデンサの一部のみが不良な場合にも、そのチップが不良となるという問題も発生する。

本発明は上記点に鑑みて、複数のコンデンサを内蔵したチップを用いることなく、かつ、回路基板上においてコンデンサの配置スペースが必要とされることなく、高周波ノイズ除去を行うことが可能な構造の半導体装置を提供するこをと目的とする。

上記目的を達成するため、請求項１に記載の発明では、信号線および接地線を含む回路が形成され、一面側に信号線に接続されるチップ信号線パッド（４１）および接地線に接続されるチップ接地線パッド（４２）が形成された半導体チップ（１）と、チップ信号線パッド（４１）およびチップ接地線パッド（４２）の上に単体で実装され、チップ信号線パッド（４１）およびチップ接地線パッド（４２）に対して電気的に接続されるキャパシタ構造部（２）とを有した構造にて半導体装置を構成している。そして、キャパシタ構造部（２）は、棒状のライン部（２１ｃ）を有するキャパシタ信号線（２１）と、キャパシタ信号線（２１）に備えられたライン部（２１ｃ）の外周を囲む誘電体（２２）と、誘電体（２２）の外周を囲む環状部（２３ａ）を有するキャパシタ接地線（２３）とを有し、ライン部（２１ｃ）の一端側において半導体チップ（１）の外部の信号線との電気的な接続が行われており、ライン部（２１ｃ）の他端側において半導体チップ（１）に備えられたチップ信号線パッド（４１）と電気的に接続されていると共に半導体チップ（１）に備えられたチップ接地線パッド（４２）と電気的に接続されていることを特徴としている。

このように、単体のキャパシタ構造部（２）を形成し、それを半導体チップ（１）のキャパシタ信号線パッド（４１）およびキャパシタ接地線パッド（４２）の上に実装するようにしている。例えば、半導体チップ（１）の複数の場所にキャパシタ構造部（２）を実装する場合には、各場所に一対で、つまり１つずつキャパシタ構造部（２）を備えるようにしている。このような構造のキャパシタ構造部（２）を備えるようにしても、高周波ノイズ除去を行うことができる。また、複数のコンデンサを内蔵したチップを用いなくても済むし、キャパシタ構造部（２）を必要な場所に個々に配置することができることから、回路基板上においてコンデンサの配置スペースが必要とされることもない。

したがって、複数のコンデンサを内蔵したチップを用いることなく、かつ、回路基板上においてコンデンサの配置スペースが必要とされることなく、高周波ノイズ除去を行うことが可能な構造の半導体装置とすることができる。

請求項２に記載の発明では、キャパシタ構造部（２）は、ライン部（２１ｃ）が複数に分かれ、複数に分かれたライン部（２１ｃ）それぞれの外周が環状部（２３ａ）にて囲まれることで複数のキャパシタ構造が備えられ、複数に分かれたライン部（２１ｃ）がすべて同じチップ信号線パッド（４１）に接続されていることを特徴としている。

このように、１つのキャパシタ構造部（２）に複数のキャパシタ構造を備えた構造とすることもできる。これにより、容量を増加することが可能となり、より効果的なノイズ除去が可能となる。

請求項３に記載の発明では、キャパシタ構造部（２）のうち半導体チップ（１）とは反対側となる上面には、ライン部（２１ｃ）と電気的に接続される第１パッド（２１ａ）のみが備えられ、該第１パッド（２１ａ）を介して該キャパシタ構造部（２）と半導体チップ（１）の外部の信号線との電気的な接続が行われることを特徴としている。

このように、キャパシタ構造部（２）の上面に第１パッド（２１ａ）を備え、この第１パッド（２１ａ）を介してキャパシタ構造部（２）と半導体チップ（１）の外部の信号線との電気的な接続を行うことができる。例えば、請求項４に記載したように、第１パッド（２１ａ）にボンディングワイヤ（７）を接続することで、該ボンディングワイヤ（７）を介してキャパシタ構造部（２）と半導体チップ（１）の外部の信号線との電気的な接続を行うことができる。

請求項５に記載の発明では、ボンディングワイヤ（７）が第１パッド（２１ａ）のうちライン部（２１ｃ）と対応する位置に接続されていることを特徴としている。

ボンディングワイヤ（７）の接続位置については、第１パッド（２１ａ）のどこであっても構わないが、ライン部（２１ｃ）と対応する位置と一致させるようにすれば、柔軟な金属材料で構成された厚いライン部（２１ｃ）が存在するため、ボンディング時にクラックが発生することを抑制することが可能となる。

請求項６に記載の発明では、半導体チップ（１）の一面側には、キャパシタ構造部（２）と同一形状とされた凹部（３４、８１）が設けられており、半導体チップ（１）に形成されたチップ信号線パッド（４１）とチップ接地線パッド（４２）は凹部（３４、８１）内において露出させられ、キャパシタ構造部（２）が凹部（３４、８１）内に配置されることで、半導体チップ（１）上に位置合わせして配置されると共にキャパシタ信号線（２１）とチップ信号線パッド（４１）との電気的接続やキャパシタ接地線（２３）とチップ接地線パッド（４２）との電気的接続が行われていることを特徴としている。

このような構造とすれば、キャパシタ構造部（２）を凹部（３４、８１）に嵌め込むことで、半導体チップ（１）とキャパシタ構造部（２）との位置合わせを容易に行うことが可能となる。そして、キャパシタ構造部（２）の各部と凹部（３４、８１）から露出させられたチップ信号線パッド（４１）とチップ接地線パッド（４２）とを電気的に接続することで、キャパシタ構造部（２）と半導体チップ（１）に形成された信号線や接地線との電気的接続も行うことが可能となる。

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。

本発明の第１実施形態にかかる半導体装置の断面図である。 図１に示す半導体装置の斜視図およびそのうちのキャパシタ構造部２を拡大した部分拡大図である。 キャパシタ構造部２と半導体チップ１の断面図と、その断面図中の破線箇所での平面レイアウトを示した図である。 図３に示すキャパシタ構造部２の製造工程を示す断面図である。 図４に続くキャパシタ構造部２の製造工程を示す断面図である。 本発明の第２実施形態にかかるキャパシタ構造部２と半導体チップ１の断面図と、その断面図中の破線箇所での平面レイアウトを示した図である。 本発明の第３実施形態にかかるキャパシタ構造部２と半導体チップ１の断面図と、その断面図中の破線箇所での平面レイアウトを示した図である。 第３実施形態の変形例で説明するキャパシタ構造部２と半導体チップ１の断面図と、その断面図中の破線箇所での平面レイアウトを示した図である。 本発明の第４実施形態にかかるキャパシタ構造部２と半導体チップ１の断面図である。 第４実施形態の変形例で説明するキャパシタ構造部２と半導体チップ１の断面図と、その断面図中の破線箇所での平面レイアウトを示した図である。 （ａ）〜（ｄ）は、他の実施形態で説明するキャパシタ構造部２および凹部３４、８１の平面レイアウトを示した図である。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。

（第１実施形態）
本発明の第１実施形態について説明する。図１は、本実施形態にかかる半導体装置の断面図である。この図を参照して、まず、本実施形態にかかる半導体装置の構成について説明する。

図１に示すように、半導体チップ１の表面にキャパシタ構造部２が備えられている。半導体チップ１は、シリコン基板などに素子を作り込んだＬＳＩチップなどであり、内部には図示しないが素子などによる半導体集積回路が形成されている。そして、半導体チップ１の表面に層間絶縁膜３が形成されていると共に、層間絶縁膜３にコンタクトホール３１、３２が形成されており、コンタクトホール３１、３２を通じてパッド４１、４２が半導体集積回路内の図示しない信号線やＧＮＤ線と電気的に接続されている。そして、パッド４１、４２に対してキャパシタ構造部２の信号線やＧＮＤ線が半導体集積回路の信号線やＧＮＤに電気的に接続されされることで、キャパシタ構造部２の信号線やＧＮＤ線が半導体集積回路内の信号線やＧＮＤ線と電気的に接続された構造とされている。なお、ここでいうパッド４１、４２がチップ信号線パッドとチップ接地線パッドに相当する。

また、半導体チップ１は、リードフレーム５上に搭載されており、半導体チップ１の裏面が接合材料６を介してリードフレーム５に接合されている。例えば、半導体チップ１の裏面をＧＮＤプレーンとしている場合には、リードフレーム５上にはんだや導電性接着剤等を介してＧＮＤプレーンを接合することで、リードフレーム５のＧＮＤ部とＧＮＤプレーンとを電気的に接続することができる。

そして、キャパシタ構造部２とリードフレーム５の外部接続端子５１とがボンディングワイヤ７を介して電気的に接続されることで、キャパシタ構造部２の信号線が外部接続端子５１を通じて、外部と電気的に接続できる構造とされている。このような形態とされた各部が、図示しないモールド樹脂によってモールド化され、外部端子５１の一部などがモールド樹脂から露出させられることで、半導体装置が構成されている。

続いて、上記のように構成される半導体装置に備えられたキャパシタ構造部２の詳細構造について説明する。図２は、図１に示す半導体装置の斜視図およびそのうちのキャパシタ構造部２を拡大した部分拡大図である。また、図３は、キャパシタ構造部２と半導体チップ１の断面図と、その断面図中の破線箇所での平面レイアウトを示した図である。

図２および図３に示すように、キャパシタ構造部２は、信号線（キャパシタ信号線）２１、誘電体２２、ＧＮＤ線（キャパシタ接地線）２３および絶縁膜２４によって構成されている。

信号線２１は、キャパシタ構造部２の上面から下面に達するように設けられており、上面の露出部分にて第１パッド２１ａ、下面の露出部分にて第２パッド２１ｂが構成されている。そして、第１パッド２１ａから第２パッド２１ｂに至るまでの間のライン部２１ｃが設けられることで信号線２１が構成されている。第１パッド２１ａは、ボンディングワイヤ７に接続される部分であり、本実施形態の場合には外部接続端子とされている。キャパシタ構造部２の上面側には、この第１パッド２１ａのみが形成されている。第２パッド２１ｂは、半導体チップ１の信号線に繋がるパッド４１に接続される。本実施形態では、第１パッド２１ａ、第２パッド２１ｂおよびライン部２１ｃは、図３の平面レイアウトから分かるように断面が四角形とされている。

誘電体２２は、信号線２１におけるライン部２１ｃの周囲を囲むように形成されている。誘電体２２の厚みはほぼ一定とされているため、図３の平面レイアウトから分かるように断面がライン部２１ｃと対応する四角形となる。

ＧＮＤ線２３は、誘電体２２を挟んで信号線２１におけるライン部２１ｃの周囲を囲む環状部２３ａと、下面から露出するＧＮＤパッド２３ｂとを有した構成とされている。そして、ＧＮＤパッド２３ｂが半導体チップ１のＧＮＤ線に繋がるパッド４２に接続されることで、ＧＮＤ線２３が半導体チップ１のＧＮＤ線と電気的に接続されている。

絶縁膜２４は、環状部２３ａの周囲およびキャパシタ構造部２の上面側および下面側を覆うように形成されている。この絶縁膜２４には、コンタクトホール２４ａ、２４ｂ、２４ｃが形成されており、コンタクトホール２４ａ、２４ｂを通じて信号線２１におけるライン部２１ｃと第１パッド２１ａまたは第２パッド２１ｂとの接続が行われていると共に、コンタクトホール２４ｃを通じてＧＮＤ線２３における環状部２３ａとＧＮＤパッド２３ｂとの接続が行われている。

このような構造により、キャパシタ構造部２が構成されている。そして、このようなキャパシタ構造部２が信号線２１の第２パッド２１ｂと半導体チップ１のパッド４１とが接続され、ＧＮＤ線２３のＧＮＤパッド２３ｂと半導体チップ１のパッド４２が接続されるように直接接合もしくははんだ等を介して接合されている。

このような構造のキャパシタ構造部２は、次のようにして形成される。図４〜図５は、キャパシタ構造部２の製造工程を示す断面図である。これらの図を参照して、キャパシタ構造部２の製造方法について説明する。

まず、図４（ａ）に示すように表面および裏面を有する半導体基板として、シリコン基板１０を用意する。次に、図４（ｂ）に示すように、シリコン基板１０の表面に対してフォトエッチングを行うことにより、凹部１０ａを形成する。このときの凹部１０ａは、例えばキャパシタ構造部２に備えられる絶縁膜２４の外形寸法と同等程度とされる。

続いて、図４（ｃ）に示すように、凹部１０ａ内を含めたシリコン基板１０の表面に絶縁膜１１、第１金属膜１２、誘電体膜１３および第２金属膜１４を順に成膜する。そして、ＣＭＰ（Chemical Mechanical Polishing）などの平坦化処理により、シリコン基板１０の表面側および裏面側を順に平坦化する。具体的には、図５（ａ）に示すように、シリコン基板１０の表面側においてはシリコン基板１０の表面が露出するまで平坦化し、さらにシリコン基板１０の裏面側においては凹部１０ａの底部から第２金属膜１４が露出するまで平坦化する。

これにより、第２金属膜１４にて信号線２１のライン部２１ｃが構成されると共に、ライン部２１ｃの周囲を囲むように配置された誘電体膜１３にて誘電体２２が構成される。また、誘電体２２の周囲を囲むように配置された第１金属膜１２にてＧＮＤ線２３の環状部２３ａが構成されると共に、この環状部２３ａの周囲を囲むように配置された絶縁膜１１により、絶縁膜２４のうちの環状部２３ａを囲む部分が構成される。

続いて、図５（ｂ）に示すように、シリコン基板１０の表裏面それぞれに絶縁膜１５を成膜したのち、絶縁膜１５をフォトエッチングすることで、絶縁膜１５にコンタクトホール１５ａ〜１５ｃを形成する。この絶縁膜１５により、絶縁膜２４のうちのキャパシタ構造部２の上面側および下面側を覆っている部分が構成され、絶縁膜１５に形成したコンタクトホール１５ａ〜１５ｃによって絶縁膜２４のコンタクトホール２４ａ〜２４ｃが構成される。

この後、図５（ｃ）に示すように、絶縁膜１５の表面に金属膜１６をデポジションもしくはメッキするなどによって形成し、必要に応じてパターニングすることで、コンタクトホール１５ａ、１５ｂを通じての第２金属膜１４との接触部分およびコンタクトホール１５ｃを通じての第１金属膜１２との接触部分にのみ金属膜１６を残す。これにより、第１パッド２１ａや第２パッド２１ｂおよびＧＮＤパッド２３ｂが構成される。このようにして、キャパシタ構造部２の基本構造が形成されるため、その後は、ダイシングカットなどを行ってシリコン基板１０を除去することにより、本実施形態のキャパシタ構造部２を形成することが可能となる。なお、本実施形態ではシリコン基板１０をすべて除去した場合を図示しているが（図１、図３参照）、シリコン基板１０が残っていても構わない。特に、シリコン基板１０がノンドープのものであれば、絶縁膜２４の一部と同様のものとして扱うこともできる。

以上説明したように、本実施形態では、１つのコンデンサを構成するキャパシタ構造部２を形成し、それを半導体チップ１のパッド４１、４２の上に単体で実装するようにしている。つまり、半導体チップ１の複数の場所にキャパシタ構造部２を実装する場合には、各場所に一対で、つまり１つずつキャパシタ構造部２を備えるようにしている。そして、キャパシタ構造部２に対してボンディングワイヤ７を接続することにより、キャパシタ構造部２を通じて半導体チップ１を外部などと電気的に接続することが可能となる。ボンディングワイヤ７の接続位置については、第１パッド２１ａのどこであっても構わないが、ライン部２１ｃと対応する位置と一致させるようにすれば、柔軟な金属材料で構成された厚いライン部２１ｃが存在することで、ボンディング時にクラックが発生することを抑制することが可能となる。

このような構造のキャパシタ構造部２を備えるようにしても、高周波ノイズ除去を行うことができる。また、複数のコンデンサを内蔵したチップを用いなくても済むし、キャパシタ構造部２を必要な場所に個々に配置することができることから、回路基板上においてコンデンサの配置スペースが必要とされることもない。

したがって、複数のコンデンサを内蔵したチップを用いることなく、かつ、回路基板上においてコンデンサの配置スペースが必要とされることなく、高周波ノイズ除去を行うことが可能な構造の半導体装置とすることができる。

（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対してキャパシタ構造部２の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

図６は、本実施形態にかかるキャパシタ構造部２と半導体チップ１の断面図と、その断面図中の破線箇所での平面レイアウトを示した図である。

この図に示されるように、本実施形態のキャパシタ構造部２は、絶縁膜２４のうちキャパシタ構造部２の下面を覆っている部分を無くすと共に、信号線２１の第２パッド２１ｂおよびＧＮＤ線２３のＧＮＤパッド２３ｂを無くしたものである。そして、信号線２１のライン部２１ｃとＧＮＤ線２３の環状部２３ａがそのままの形状で絶縁膜２４から露出させられた構造とされ、半導体チップ１側のパッド４１、４２の形状もライン部２１ｃや環状部２３ａと同じ形状としてある。

このような構造としても、第１実施形態と同様に、キャパシタ構造部２を個々に半導体チップ１のパッド４１、４２の上に実装することができる。したがって、本実施形態の半導体装置でも第１実施形態と同様の効果を得ることができる。なお、パッド４１を囲むようにパッド４２が形成されるため、信号線側がＧＮＤ線側に囲まれた構造となるが、例えば半導体チップ１の表面を多層配線構造によって構成するなどの手法を採れば、半導体チップ１内の半導体集積回路における信号線やＧＮＤ線について、パッド４１、４２の形状に拘わらずレイアウトすることができる。

（第３実施形態）
本発明の第３実施形態について説明する。本実施形態も、第１実施形態に対してキャパシタ構造部２の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

図７は、本実施形態にかかるキャパシタ構造部２と半導体チップ１の断面図と、その断面図中の破線箇所での平面レイアウトを示した図である。

この図に示すように、本実施形態のキャパシタ構造部２は、１つのキャパシタ構造部２それぞれに対して複数のキャパシタ構造を備えた構造とされている。具体的には、四角形状のキャパシタ構造が４つ格子状に配置されている。すなわち、信号線２１のライン部２１ｃが４本格子状に配置されており、各ライン部２１ｃを囲むようにＧＮＤ線２３の環状部２３ａが配置されている。各環状部２３ａの間にも絶縁膜２４が埋め込まれており、最も外周側において各環状部２３ａ同士が接続された構造とされている。そして、平面レイアウトにおいて、キャパシタ構造部２の中心寄り（内側）では、４つのライン部２１ｃが第１パッド２１ａや第２パッド２１ｂに接続され、外縁側では４つの環状部２３ａがＧＮＤパッド２３ｂに接続されている。

このように、１つのキャパシタ構造部２に複数のキャパシタ構造を備えた構造とすることもできる。これにより、容量を増加することが可能となり、より効果的なノイズ除去が可能となる。

（第３実施形態の変形例）
上記第３実施形態では、１つのキャパシタ構造部２に複数のキャパシタ構造を備える場合において、各キャパシタ構造に備えられたＧＮＤ線２３の環状部２３ａの間にも絶縁膜２４を配置するようにした。しかしながら、環状部２３ａの間には絶縁膜２４を備えないようにしても良い。図８は、この場合のキャパシタ構造部２と半導体チップ１の断面図と、その断面図中の破線箇所での平面レイアウトを示した図である。この図に示すように、例えば４つのキャパシタ構造を１つのキャパシタ構造部２に備える構造において、環状部２３ａの間には絶縁膜２４を備えず、各環状部２３ａ同士が互いに連結された構造とされていても良い。

（第４実施形態）
本発明の第４実施形態について説明する。本実施形態は、第１実施形態に対してキャパシタ構造部２ではなく半導体チップ１側の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

図９は、本実施形態にかかるキャパシタ構造部２と半導体チップ１の断面図である。本実施形態では、半導体チップ１側にキャパシタ構造部２と対応する形状の凹みを設けるようにする。具体的には、図９に示すように、層間絶縁膜３に多層配線３３を形成していると共に、多層配線３３および層間絶縁膜３の表面に保護膜８を形成しており、この保護膜８にキャパシタ構造部２と対応する形状の凹部８１を形成することで、凹部８１から多層配線３３を露出させ、パッド４１、４２を構成している。

このような構造とすれば、キャパシタ構造部２を凹部８１に嵌め込むことで、半導体チップ１とキャパシタ構造部２との位置合わせを容易に行うことが可能となる。そして、キャパシタ構造部２の第２パッド２１ｂやＧＮＤパッド２３ｂと凹部８１から露出させられたパッド４１、４２とを電気的に接続することで、キャパシタ構造部２と半導体チップ１に形成された半導体集積回路内の信号線やＧＮＤ線との電気的接続も行うことが可能となる。

（第４実施形態の変形例）
上記第４実施形態では、保護膜８に凹部８１を形成することで、パッド４２が凹部８１の底面から露出する構造とした。これに対して、図１０に示す構造とすることもできる。図１０は、キャパシタ構造部２と半導体チップ１の断面図と、その断面図中の破線箇所での平面レイアウトを示した図である。この図に示すように、層間絶縁膜３に凹部３４を形成し、この凹部３４の側壁部にパッド４２を配置すると共に、凹部３４の底部に半導体チップ１に設けたパッド部４１を配置し、キャパシタ構造部２を信号線２１のライン部２１ｃと誘電体２２およびＧＮＤ線２３の環状部２３ａによって構成した構造とすることもできる。このような構造の場合、キャパシタ構造部２を凹部３４に挿入することで、信号線２１のライン部２１ｃが半導体チップ１の半導体集積回路の信号線に繋がるパッド４１と接続され、ＧＮＤ線２３の環状部２３ａが半導体集積回路のＧＮＤ線に繋がるパッド４２と接続されるようにできる。

（他の実施形態）
上記実施形態では、キャパシタ構造部２の構造等の一例を示したが、他の構造としても構わない。例えば、キャパシタ構造部２の平面レイアウトを四角形以外の形状に変更しても良い。また、第４実施形態（第４実施形態の変形例を含む）のように、保護膜８の凹部８１や層間絶縁膜３の凹部３４とキャパシタ構造部２との形状を同じにし、キャパシタ構造部２が凹部３４、８１内に嵌め込まれる形態とする場合、例えば図１１に示すような形状とすることができる。すなわち、図１１（ａ）〜（ｄ）に示すように、信号線２１のライン部２１ｃを十字形状、八角形、四角形の一辺に突起部を設けた凸形状、台形などにすると共に、ライン部２１ｃの周囲を囲む誘電体２２やＧＮＤ線２３の環状部２３ａもライン部２１ｃの形状と対応する形状となるようにすることができる。このような形状としても、キャパシタ構造部２と半導体チップ１との位置合わせを容易に行うことが可能である。

１ 半導体チップ
２ キャパシタ構造部
３ 層間絶縁膜
５ リードフレーム
６ 接合材料
７ ボンディングワイヤ
８ 保護膜
１０ シリコン基板
２１ 信号線（キャパシタ信号線）
２１ａ 第１パッド
２１ｂ 第２パッド
２１ｃ ライン部
２２ 誘電体
２３ ＧＮＤ線（キャパシタ接地線）
２３ａ 環状部
２３ｂ ＧＮＤパッド
２４ 絶縁膜
３４ 凹部
４１ パッド（チップ信号線パッド）
４２ パッド（チップ接地線パッド）
５１ 外部接続端子
５１ 外部端子
８１ 凹部

Claims (6)

1. 信号線および接地線を含む回路が形成され、一面側に前記信号線に接続されるチップ信号線パッド（４１）および前記接地線に接続されるチップ接地線パッド（４２）が形成された半導体チップ（１）と、
   前記チップ信号線パッド（４１）および前記チップ接地線パッド（４２）の上に単体で実装され、前記チップ信号線パッド（４１）および前記チップ接地線パッド（４２）に対して電気的に接続されるキャパシタ構造部（２）とを有し、
   前記キャパシタ構造部（２）は、
   棒状のライン部（２１ｃ）を有するキャパシタ信号線（２１）と、
   前記キャパシタ信号線（２１）に備えられた前記ライン部（２１ｃ）の外周を囲む誘電体（２２）と、
   前記誘電体（２２）の外周を囲む環状部（２３ａ）を有するキャパシタ接地線（２３）とを有し、
   前記ライン部（２１ｃ）の一端側において前記半導体チップ（１）の外部の信号線との電気的な接続が行われており、前記ライン部（２１ｃ）の他端側において前記半導体チップ（１）に備えられた前記チップ信号線パッド（４１）と電気的に接続されていると共に前記半導体チップ（１）に備えられた前記チップ接地線パッド（４２）と電気的に接続されていることを特徴とする半導体装置。
2. 前記キャパシタ構造部（２）は、前記ライン部（２１ｃ）が複数に分かれ、複数に分かれた前記ライン部（２１ｃ）それぞれの外周が前記環状部（２３ａ）にて囲まれることで複数のキャパシタ構造が備えられ、複数に分かれた前記ライン部（２１ｃ）がすべて同じ前記チップ信号線パッド（４１）に接続されていることを特徴とする請求項１に記載の半導体装置。
3. 前記キャパシタ構造部（２）のうち前記半導体チップ（１）とは反対側となる上面には、前記ライン部（２１ｃ）と電気的に接続される第１パッド（２１ａ）のみが備えられ、該第１パッド（２１ａ）を介して該キャパシタ構造部（２）と前記半導体チップ（１）の外部の信号線との電気的な接続が行われることを特徴とする請求項１または２に記載の半導体装置。
4. 前記第１パッド（２１ａ）にボンディングワイヤ（７）が接続され、該ボンディングワイヤ（７）を介して前記キャパシタ構造部（２）と前記半導体チップ（１）の外部の信号線との電気的な接続が行われていることを特徴とする請求項３に記載の半導体装置。
5. 前記ボンディングワイヤ（７）が前記第１パッド（２１ａ）のうち前記ライン部（２１ｃ）と対応する位置に接続されていることを特徴とする請求項４に記載の半導体装置。
6. 前記半導体チップ（１）の一面側には、前記キャパシタ構造部（２）と同一形状とされた凹部（３４、８１）が設けられており、
   前記半導体チップ（１）に形成された前記チップ信号線パッド（４１）と前記チップ接地線パッド（４２）は前記凹部（３４、８１）内において露出させられ、前記キャパシタ構造部（２）が前記凹部（３４、８１）内に配置されることで、前記半導体チップ（１）上に位置合わせして配置されると共に前記キャパシタ信号線（２１）と前記チップ信号線パッド（４１）との電気的接続や前記キャパシタ接地線（２３）と前記チップ接地線パッド（４２）との電気的接続が行われていることを特徴とする請求項１ないし５のいずれか１つに記載の半導体装置。

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