JP2012192741A - Light emitting element array, light emitting device, and image forming apparatus - Google Patents

Light emitting element array, light emitting device, and image forming apparatus Download PDF

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Abstract

PROBLEM TO BE SOLVED: To provide a light emitting element array that can be driven in a time-division manner with a small number of driving ICs, a small-sized light emitting device using the same, and an image forming apparatus including the light emitting device.SOLUTION: A light emitting element array chip 1 is constituted by including n-number (n is an integer of 2 or more) of switch thyristors S, n-number of signal transmission lines GH individually connected to N-gate electrodes d of the switch thyristors S, and a plurality of light emitting thyristors T having N-gate electrodes b connected to any of the n-number of signal transmission lines GH. Anodes e of selection thyristors U are connected to the N-gate electrodes d of the n-number of switch thyristors S. N-gate electrodes f of the selection thyristors U are connected to a common selection signal input terminal CSG. Time division driving in which a light emitting signal and a gate signal are shared among a plurality of light emitting element arrays can be implemented by allowing only a light emitting element array that receives a low-level selection signal to be in a selected state to emit light.

Description

本発明は、複数の発光素子によって構成された発光素子アレイと、それを含む発光装置およびこの発光装置を備える画像形成装置に関する。   The present invention relates to a light-emitting element array including a plurality of light-emitting elements, a light-emitting device including the light-emitting element array, and an image forming apparatus including the light-emitting device.

電子写真プリンタなどの光プリンタヘッドとして用いられている発光装置として、発光ダイオード（Light Emitting Diode：略称ＬＥＤ）を多数配列して形成されるＬＥＤアレイがある。このＬＥＤアレイは、発光ダイオードと駆動回路とを個別に接続するために、多数のボンディングパッドを有する。たとえば電子写真プリンタを、Ａ３サイズ、６００ｄｐｉ（dot par inch）の仕様にて構成した場合、ボンディングパッドと回路配線との接続箇所は、ＬＥＤのアノードまたはカソードを導通基板によって共通電極とした場合であっても発光素子と同数が必要となり、約７３００箇所にも及ぶ。このため両者を周知のワイヤボンディング法によって接続する作業に極めて長時間を要し、生産性を向上させることが困難である。また前記ボンディングパッドを形成するためには、発光素子を形成するよりも大きな面積が必要となる上、電子写真プリンタによって形成すべき画像が高精細になるほど、走査方向における単位長あたりの発光素子の数が増加するため、ボンディングパッド数も増加する。   As a light emitting device used as an optical printer head such as an electrophotographic printer, there is an LED array formed by arranging a large number of light emitting diodes (abbreviated as LEDs). This LED array has a large number of bonding pads in order to individually connect the light emitting diode and the driving circuit. For example, when an electrophotographic printer is configured with an A3 size, 600 dpi (dot par inch) specification, the connection point between the bonding pad and the circuit wiring is when the anode or cathode of the LED is a common electrode by a conductive substrate. However, the same number as the light emitting elements is required, and the number is about 7300. For this reason, it takes a very long time to connect the two by a known wire bonding method, and it is difficult to improve productivity. Further, in order to form the bonding pad, a larger area than that for forming the light emitting element is required, and as the image to be formed by the electrophotographic printer becomes higher in definition, the light emitting element per unit length in the scanning direction is increased. As the number increases, the number of bonding pads also increases.

ボンディングパッド数を減少させるための第１の従来の技術として、ダイナミック（時分割）駆動方式の発光素子アレイがある。これは、ＬＥＤアレイをｍ1（ｍ1は、正の整数）個のＬＥＤから成るｎ1（ｎ1は、正の整数）個のグループで構成し、各グループでＬＥＤのアノードまたはカソードを共通にし、ｍ1×ｎ1のマトリクス配線を施したものである。ダイナミック（時分割）駆動では、このマトリクス配線に与える駆動信号を時分割で切換えて各ＬＥＤを発光させる。ダイナミック駆動方式のＬＥＤアレイを用いると、各ＬＥＤと駆動回路とを個別に接続する前述したＬＥＤアレイと比較して、ボンディングパッドの数を１／４程度に減少させることが可能である（たとえば特許文献１参照）。 As a first conventional technique for reducing the number of bonding pads, there is a dynamic (time division) driving type light emitting element array. This is because the LED array is composed of n 1 (m 1 is a positive integer) group of m 1 (m 1 is a positive integer) LEDs, and the anode or cathode of the LED is common to each group. In this case, m 1 × n 1 matrix wiring is applied. In the dynamic (time division) drive, each LED is caused to emit light by switching the drive signal applied to the matrix wiring in a time division manner. When a dynamic drive type LED array is used, it is possible to reduce the number of bonding pads to about 1/4 compared to the LED array described above in which each LED and a drive circuit are individually connected (for example, patents). Reference 1).

また第２の従来の技術として、各ＬＥＤに電界効果トランジスタがそれぞれ接続されて構成される発光素子アレイを、時分割で駆動するダイナミック駆動方式の発光装置がある（たとえば特許文献２参照）。この発光装置では、発光素子アレイに、ＮＡＮＤゲートなどから成るスイッチ素子を内蔵した駆動用ＩＣ（Integrated Circuit:集積回路）が接続
され、この駆動用ＩＣに内蔵されるスイッチ素子が、ストローブ信号（ＳＴＢ）とゲート信号との論理積をとり、このストローブ信号が真値をとる間のみゲート信号を出力することによって、発光素子アレイをダイナミック駆動することができる。 As a second conventional technique, there is a dynamic drive type light emitting device that drives a light emitting element array formed by connecting field effect transistors to each LED in a time-sharing manner (see, for example, Patent Document 2). In this light emitting device, a driving IC (Integrated Circuit) having a built-in switching element composed of a NAND gate or the like is connected to the light emitting element array, and the switching element built in the driving IC is connected to a strobe signal (STB). ) And the gate signal, and the gate signal is output only while the strobe signal takes a true value, whereby the light emitting element array can be dynamically driven.

また第３の従来の技術として、発光素子に接続される配線の占有面積を低減するために、発光素子としてＰＮＰＮ構造を有する発光サイリスタを使用し、アノードおよびカソードのいずれか一方を導通基板によって共通に形成し、アノードおよびカソードの他方と、ゲート電極とをマトリックス状に接続する発光素子アレイがある（たとえば特許文献３および４参照）。ほとんど電流の流れないゲート電極を発光素子アレイ全体にわたって電極配線を用いて接続することによって、電極配線の線幅を細くし、かつ電極配線を形成する面積を低減することが可能になる。   As a third conventional technique, a light emitting thyristor having a PNPN structure is used as the light emitting element in order to reduce the area occupied by the wiring connected to the light emitting element, and either the anode or the cathode is shared by the conductive substrate. There is a light-emitting element array formed by connecting the other of the anode and the cathode and the gate electrode in a matrix (see, for example, Patent Documents 3 and 4). By connecting the gate electrode through which almost no current flows through the entire light emitting element array using the electrode wiring, the line width of the electrode wiring can be reduced and the area for forming the electrode wiring can be reduced.

特開平１１−２６８３３３号公報JP 11-268333 A 特開平６−１７７４３１号公報JP-A-6-177431 特許第２８０７９１０号公報Japanese Patent No. 2807910 特開２００１−２１７４５７号公報JP 2001-217457 A

しかしながら、第１の従来の技術では、ｍ1＋ｎ1本の電極配線をＬＥＤのアノードまたはカソードと接続するために、いずれの電極配線にも、ＬＥＤを発光させるための、ＬＥＤの発光強度に比例した主電流が流れる。この場合、配線抵抗が大きいと配線抵抗の損失による駆動用ＩＣの消費電力の増大や駆動性能の低下などが生じるため、ある程度電極配線幅を広げて配線抵抗を小さくする必要がある。このため、電極配線を形成するための面積が増し、ＬＥＤアレイが形成されたチップの表面積が増加するという問題がある。 However, in the first conventional technique, in order to connect m 1 + n 1 electrode wirings to the anode or cathode of the LED, any electrode wiring is proportional to the light emission intensity of the LED for causing the LED to emit light. Main current flows. In this case, if the wiring resistance is large, the power consumption of the driving IC increases due to the loss of the wiring resistance, or the driving performance deteriorates. Therefore, it is necessary to increase the electrode wiring width to some extent to reduce the wiring resistance. For this reason, there is a problem that the area for forming the electrode wiring increases, and the surface area of the chip on which the LED array is formed increases.

また第１〜第３の従来の技術では、たとえば、ｍ2×ｎ2のマトリクス配線（ただし、ｍ2，ｎ2は、正の整数）を用いてダイナミック（時分割）駆動を行う場合には、１つの発光素子アレイについては、ｍ2＋ｎ2の電極配線ですむ。しかし、複数（ｐ2個、ｐ2は２以上の整数）の発光素子アレイを用いて発光装置を構成する場合には、発光素子アレイの数に比例したｐ2×（ｍ2＋ｎ2）本の電極配線が必要となる。また、発光素子アレイを駆動す
るための駆動用ＩＣの出力端子数も、必要な電極配線数に応じて増やす必要があり、駆動用ＩＣの端子数と１つの発光素子アレイの端子数とが等しい場合には、発光素子アレイの数だけの駆動用ＩＣが必要となる。このように、複数の発光素子アレイを用いて発光装置を構成したときには、従来の技術では多くの駆動用ＩＣが必要となり、また発光素子アレイと駆動用ＩＣとを接続する配線数が増大するため、装置全体が複雑化したり、装置が大きくなったりするという問題点がある。 In the first to third conventional techniques, for example, when dynamic (time-division) driving is performed using m 2 × n 2 matrix wiring (where m 2 and n 2 are positive integers), for example. One light emitting element array requires m 2 + n 2 electrode wiring. However, when a light-emitting device is configured using a plurality of light-emitting element arrays (p 2 , p 2 is an integer of 2 or more), p 2 × (m 2 + n 2 ) in proportion to the number of light-emitting element arrays Electrode wiring is required. Further, the number of output terminals of the driving IC for driving the light emitting element array needs to be increased according to the number of necessary electrode wirings, and the number of terminals of the driving IC is equal to the number of terminals of one light emitting element array. In this case, as many driving ICs as the number of light emitting element arrays are required. Thus, when a light-emitting device is configured using a plurality of light-emitting element arrays, the conventional technique requires a large number of driving ICs, and the number of wirings connecting the light-emitting element arrays and the driving ICs increases. There is a problem that the entire apparatus becomes complicated or the apparatus becomes large.

また、高精細な画像を得るために発光素子を高密度に配置すると、従来の技術ではそれに伴ってボンディングパッド数も増加することになるが、パッドピッチが狭くなりすぎるためにワイヤボンディングが困難になる。この結果、発光素子の高密度化が制限されてしまうという問題がある。   In addition, when light emitting elements are arranged at high density to obtain a high-definition image, the number of bonding pads increases with the conventional technology, but the wire pitch becomes difficult because the pad pitch becomes too narrow. Become. As a result, there is a problem that the density of the light emitting element is limited.

また第２の従来の技術では、ＮＡＮＤゲートなどから成るスイッチ素子を内蔵した駆動用ＩＣを、発光素子アレイに接続する必要がある。複数の発光素子アレイを用いて発光装置を構成する場合には、発光素子アレイの数が増大すると、各発光素子アレイに接続される駆動用ＩＣ数が増大するため、装置全体が複雑化したり大きくなったりするという問題点がある。   In the second conventional technique, it is necessary to connect a driving IC incorporating a switching element such as a NAND gate to the light emitting element array. When a light-emitting device is configured using a plurality of light-emitting element arrays, the number of driving ICs connected to each light-emitting element array increases as the number of light-emitting element arrays increases. There is a problem of becoming.

本発明の目的は、少ない駆動用ＩＣで時分割駆動することができる発光素子アレイを提供することであり、またボンディングパッド数を低減させることによって発光素子の高密度化に適した発光素子アレイを提供することである。さらに本発明の目的は、このような発光素子を用いた小型かつ高精細な発光装置ならびにその発光装置を備える画像形成装置を提供することである。   An object of the present invention is to provide a light emitting element array that can be driven in a time-sharing manner with a small number of driving ICs, and a light emitting element array suitable for increasing the density of light emitting elements by reducing the number of bonding pads. Is to provide. A further object of the present invention is to provide a small and high-definition light-emitting device using such a light-emitting element and an image forming apparatus including the light-emitting device.

本発明の発光素子アレイは、第１電極と、第２電極と、前記第１電極に第１信号が入力されていて、かつ前記第２電極に第２信号が入力されているときに制御信号が出力される第１制御電極とを備えるｎ（ｎは２以上の整数）個のスイッチ素子と、
前記各第１制御電極に個別に接続されるｎ本の信号伝送路と、
第３電極と、前記ｎ本の信号伝送路のうちのいずれか１つに接続される第２制御電極とを備え、前記第３電極に第３信号が入力されていて、かつ前記第２制御電極に制御信号が入力されているときに発光する複数の発光素子とを含む発光素子アレイであって、
前記各信号伝送路には、少なくとも１つの前記発光素子の第２制御電極が接続され、
前記ｎ個のスイッチ素子の第１電極が相互に電気的に接続され、
前記複数の発光素子は、ｎ個以下の発光素子から成る複数の発光素子ブロックを構成し、
複数の発光素子を含む発光素子ブロックは、その複数の発光素子の各第２制御電極が互いに異なる前記信号伝送路に個別に接続され、かつ、その複数の発光素子の各第３電極が相互に電気的に接続され、
基板と、前記基板の一表面上に設けられるボンディングパッドとを含み、
前記発光素子は、前記基板の前記一表面上に、略直線状に配列されて設けられ、
前記ｎ本の信号伝送路は、前記基板の前記一表面上に、前記発光素子の配列方向に沿って設けられ、
前記ボンディングパッドは、前記発光素子の配列方向に沿って相互に間隔をあけて配列されて設けられ、
前記複数の第１電極に共通に接続される単一の第１ボンディングパッドと、
前記各第２電極に個別に接続される第２ボンディングパッドと、
前記各発光素子ブロックに含まれる発光素子の第３電極に接続され、前記各発光素子ブロックに個別に設けられる第３ボンディングパッドとを有し、
前記スイッチ素子は、隣接する前記ボンディングパッドの間に配置されることを特徴とする。 The light emitting element array of the present invention has a control signal when a first signal is input to the first electrode, the second electrode, and the first electrode, and a second signal is input to the second electrode. N (n is an integer of 2 or more) switch elements including a first control electrode from which
N signal transmission lines individually connected to each of the first control electrodes;
A second control electrode connected to any one of the n signal transmission lines, a third signal being input to the third electrode, and the second control A light-emitting element array including a plurality of light-emitting elements that emit light when a control signal is input to the electrode,
Each signal transmission line is connected to at least one second control electrode of the light emitting element,
First electrodes of the n switch elements are electrically connected to each other;
The plurality of light-emitting elements constitute a plurality of light-emitting element blocks including n or less light-emitting elements,
In the light emitting element block including a plurality of light emitting elements, the second control electrodes of the plurality of light emitting elements are individually connected to the different signal transmission paths, and the third electrodes of the plurality of light emitting elements are mutually connected. Electrically connected,
A substrate and a bonding pad provided on one surface of the substrate;
The light emitting elements are provided on the one surface of the substrate and arranged in a substantially straight line,
The n signal transmission paths are provided on the one surface of the substrate along the arrangement direction of the light emitting elements,
The bonding pads are arranged to be spaced apart from each other along the arrangement direction of the light emitting elements,
A single first bonding pad commonly connected to the plurality of first electrodes;
A second bonding pad individually connected to each of the second electrodes;
A third bonding pad connected to the third electrode of the light emitting element included in each light emitting element block and provided individually in each light emitting element block;
The switch element is disposed between the adjacent bonding pads.

また本発明の発光素子アレイは、第１電極と、第２電極と、前記第１電極に第１信号が入力されていて、かつ前記第２電極に第２信号が入力されているときに制御信号が出力される第１制御電極とを備えるｎ（ｎは３以上の整数）個のスイッチ素子と、
前記第１電極が電気的に接続される複数の第１信号入力端子と、
前記各第１制御電極に個別に接続されるｎ本の信号伝送路と、
第３電極と、前記ｎ本の信号伝送路のうちのいずれか１つに接続される第２制御電極とを備え、前記第３電極に第３信号が入力されていて、かつ前記第２制御電極に制御信号が入力されているときに発光する複数の発光素子とを含む発光素子アレイであって、
前記各信号伝送路には、少なくとも１つの前記発光素子の第２制御電極が接続され、
前記ｎ個のスイッチ素子は、ｎ個未満のスイッチ素子から成る複数のスイッチ素子ブロックを構成し、
複数のスイッチ素子を含むスイッチ素子ブロックは、その複数のスイッチ素子の各第１電極が互いに異なる前記第１信号入力端子に個別に接続され、かつ、その複数のスイッチ素子の各第２電極が相互に電気的に接続され、
前記複数の第１信号入力端子のうち少なくとも１つには、複数のスイッチ素子ブロックにそれぞれ設けられるスイッチ素子の第１電極が共通に接続され、
前記複数の発光素子は、ｎ個以下の発光素子から成る複数の発光素子ブロックを構成し、
複数の発光素子を含む発光素子ブロックは、その複数の発光素子の各第２制御電極が互いに異なる前記信号伝送路に個別に接続され、かつ、その複数の発光素子の各第３電極が相互に電気的に接続され、
基板と、前記基板の一表面上に設けられるボンディングパッドとを含み、
前記発光素子は、前記基板の前記一表面上に、略直線状に配列されて設けられ、
前記ｎ本の信号伝送路は、前記基板の前記一表面上に、前記発光素子の配列方向に沿って設けられ、
前記ボンディングパッドは、前記発光素子の配列方向に沿って相互に間隔をあけて配列されて設けられ、
前記各第１信号入力端子に個別に接続される第１ボンディングパッドと、
前記各スイッチ素子ブロックに含まれる第２電極に接続され、前記各スイッチ素子ブロックに個別に設けられる第２ボンディングパッドと、
前記各発光素子ブロックに含まれる発光素子の第３電極に接続され、前記各発光素子ブロックに個別に設けられる第３ボンディングパッドとを有し、
前記スイッチ素子は、隣接する前記ボンディングパッドの間に配置されることを特徴とする。 The light-emitting element array of the present invention is controlled when the first signal is input to the first electrode, the second electrode, and the first electrode, and the second signal is input to the second electrode. N (n is an integer of 3 or more) switch elements each including a first control electrode from which a signal is output;
A plurality of first signal input terminals to which the first electrode is electrically connected;
N signal transmission lines individually connected to each of the first control electrodes;
A second control electrode connected to any one of the n signal transmission lines, a third signal being input to the third electrode, and the second control A light-emitting element array including a plurality of light-emitting elements that emit light when a control signal is input to the electrode,
Each signal transmission line is connected to at least one second control electrode of the light emitting element,
The n switch elements constitute a plurality of switch element blocks including less than n switch elements,
In the switch element block including a plurality of switch elements, the first electrodes of the plurality of switch elements are individually connected to the different first signal input terminals, and the second electrodes of the plurality of switch elements are mutually connected. Electrically connected to the
At least one of the plurality of first signal input terminals is commonly connected to a first electrode of a switch element provided in each of the plurality of switch element blocks,
The plurality of light-emitting elements constitute a plurality of light-emitting element blocks including n or less light-emitting elements,
In the light emitting element block including a plurality of light emitting elements, the second control electrodes of the plurality of light emitting elements are individually connected to the different signal transmission paths, and the third electrodes of the plurality of light emitting elements are mutually connected. Electrically connected,
A substrate and a bonding pad provided on one surface of the substrate;
The light emitting elements are provided on the one surface of the substrate and arranged in a substantially straight line,
The n signal transmission paths are provided on the one surface of the substrate along the arrangement direction of the light emitting elements,
The bonding pads are arranged to be spaced apart from each other along the arrangement direction of the light emitting elements,
A first bonding pad individually connected to each of the first signal input terminals;
A second bonding pad connected to a second electrode included in each switch element block and provided individually in each switch element block;
A third bonding pad connected to the third electrode of the light emitting element included in each light emitting element block and provided individually in each light emitting element block;
The switch element is disposed between the adjacent bonding pads.

また本発明の発光素子アレイは、前記ｎ個のスイッチ素子は、Ｍ（Ｍは２以上の整数）個のスイッチ素子ブロックに分割され、
前記各スイッチ素子ブロックには、Ｎ（Ｎは２以上の整数、ｎ＝Ｍ×Ｎ）個のスイッチ素子が同数で含まれることを特徴とする。 In the light emitting element array of the present invention, the n switch elements are divided into M (M is an integer of 2 or more) switch element blocks.
Each switch element block includes N (N is an integer of 2 or more, n = M × N) switch elements in the same number.

また本発明の発光素子アレイは、前記スイッチ素子および前記発光素子が、カソードまたはアノードを共通の電極とする発光サイリスタを含んで構成され、前記スイッチ素子がさらに、ダイオードと抵抗体とを含んで構成され、
カソードを共通の電極とする場合は、
前記スイッチ素子を構成する発光サイリスタのＮゲート電極は、前記ダイオードのアノードおよび前記抵抗体の一端と接続され、
前記抵抗体の他端には、共通の電極に対して正の電圧が印加され、
前記第１電極は、ダイオードのカソードであり、
前記第２電極は、スイッチ素子を構成する発光サイリスタのアノードであり、
前記第３電極は、発光素子を構成する発光サイリスタのアノードであり、
前記第１制御電極は、スイッチ素子を構成する発光サイリスタのＮゲート電極であり、
前記第２制御電極は、発光素子を構成する発光サイリスタのＮゲート電極であり、
アノードを共通の電極とする場合は、
前記スイッチ素子を構成する発光サイリスタのＰゲート電極は、前記ダイオードのカソードおよび前記抵抗体の一端と接続され、
前記抵抗体の他端には、共通の電極に対して負の電圧が印加され、
前記第１電極は、ダイオードのアノードであり、
前記第２電極は、スイッチ素子を構成する発光サイリスタのカソードであり、
前記第３電極は、発光素子を構成する発光サイリスタのカソードであり、
前記第１制御電極は、スイッチ素子を構成する発光サイリスタのＰゲート電極であり、
前記第２制御電極は、発光素子を構成する発光サイリスタのＰゲート電極であることを特徴とする。 In the light-emitting element array according to the present invention, the switch element and the light-emitting element include a light-emitting thyristor having a cathode or an anode as a common electrode, and the switch element further includes a diode and a resistor. And
When using the cathode as a common electrode,
The N gate electrode of the light emitting thyristor constituting the switch element is connected to the anode of the diode and one end of the resistor,
A positive voltage is applied to the common electrode at the other end of the resistor,
The first electrode is a cathode of a diode;
The second electrode is an anode of a light-emitting thyristor constituting a switch element;
The third electrode is an anode of a light emitting thyristor constituting a light emitting element,
The first control electrode is an N gate electrode of a light emitting thyristor constituting a switch element,
The second control electrode is an N gate electrode of a light emitting thyristor constituting a light emitting element,
When using the anode as a common electrode,
The P gate electrode of the light emitting thyristor constituting the switch element is connected to the cathode of the diode and one end of the resistor,
A negative voltage is applied to the common electrode at the other end of the resistor,
The first electrode is an anode of a diode;
The second electrode is a cathode of a light emitting thyristor constituting a switch element,
The third electrode is a cathode of a light emitting thyristor constituting a light emitting element,
The first control electrode is a P gate electrode of a light emitting thyristor constituting a switch element,
The second control electrode is a P gate electrode of a light emitting thyristor constituting a light emitting element.

また本発明の発光素子アレイは、前記スイッチ素子は、発光サイリスタから成るスイッチ用サイリスタと、発光サイリスタから成る選択用サイリスタと、抵抗体とから成り、
前記発光素子は、発光サイリスタから成り、
前記スイッチ用サイリスタ、前記選択用サイリスタおよび前記発光素子のカソードまたはアノードを共通の電極とし、
カソードを共通の電極とする場合は、
前記スイッチ用サイリスタのＮゲート電極は、前記選択用サイリスタのアノードと前記抵抗体の一端とに接続され、
前記各スイッチ素子に設けられる抵抗体の他端は相互に電気的に接続され、その他端には、第４信号として共通の電極に対して正の電圧が前記第１信号に同期して印加され、
前記第１電極は、選択用サイリスタのＮゲート電極であり、
前記第２電極は、スイッチ用サイリスタのアノードであり、
前記第３電極は、発光素子のアノードであり、
前記第１制御電極は、スイッチ用サイリスタのＮゲート電極であり、
前記第２制御電極は、発光素子のＮゲート電極であり、
アノードを共通の電極とする場合は、
前記スイッチ用サイリスタのＰゲート電極は、前記選択用サイリスタのカソードと前記抵抗体の一端とに接続され、
前記各スイッチ素子に設けられる抵抗体の他端は相互に電気的に接続され、その他端には、第４信号として共通の電極に対して負の電圧が前記第１信号に同期して印加され、
前記第１電極は、選択用サイリスタのＰゲート電極であり、
前記第２電極は、スイッチ用サイリスタのカソードであり、
前記第３電極は、発光素子のカソードであり、
前記第１制御電極は、スイッチ用サイリスタのＰゲート電極であり、
前記第２制御電極は、発光素子のＰゲート電極であることを特徴とする。 In the light-emitting element array of the present invention, the switch element includes a switch thyristor including a light-emitting thyristor, a selection thyristor including a light-emitting thyristor, and a resistor.
The light emitting element comprises a light emitting thyristor,
The switch thyristor, the selection thyristor, and the cathode or anode of the light emitting element as a common electrode,
When using the cathode as a common electrode,
An N gate electrode of the switch thyristor is connected to an anode of the selection thyristor and one end of the resistor,
The other ends of the resistors provided in the respective switch elements are electrically connected to each other, and a positive voltage is applied to the other end as a fourth signal in synchronization with the first signal. ,
The first electrode is an N gate electrode of a selection thyristor;
The second electrode is an anode of a switch thyristor;
The third electrode is an anode of a light emitting device;
The first control electrode is an N gate electrode of a switch thyristor;
The second control electrode is an N gate electrode of a light emitting device;
When using the anode as a common electrode,
The P gate electrode of the switch thyristor is connected to the cathode of the selection thyristor and one end of the resistor,
The other ends of the resistors provided in the respective switch elements are electrically connected to each other, and a negative voltage is applied to the other end as a fourth signal in synchronization with the first signal. ,
The first electrode is a P gate electrode of a thyristor for selection;
The second electrode is a cathode of a switch thyristor;
The third electrode is a cathode of a light emitting device;
The first control electrode is a P gate electrode of a switch thyristor;
The second control electrode is a P gate electrode of a light emitting device.

また本発明の発光素子アレイは、第１電極と、第２電極と、前記第１電極に第１信号が入力されていて、かつ前記第２電極に第２信号が入力されているときに制御信号が出力される第１制御電極とを備えるｎ（ｎは２以上の整数）個のスイッチ素子と、
前記各第１制御電極に個別に接続されるｎ本の信号伝送路と、
第３電極と、前記ｎ本の信号伝送路のうちのいずれか１つに接続される第２制御電極とを備え、前記第３電極に第３信号が入力されていて、かつ前記第２制御電極に制御信号が入力されているときに発光する複数の発光素子とを含む発光素子アレイであって、
前記各信号伝送路には、少なくとも１つの前記発光素子の第２制御電極が接続され、
前記ｎ個のスイッチ素子の第１電極が相互に電気的に接続され、
前記スイッチ素子および前記発光素子が、カソードまたはアノードを共通の電極とする発光サイリスタを含んで構成され、前記スイッチ素子がさらに、ダイオードと抵抗体とを含んで構成され、
カソードを共通の電極とする場合は、
前記スイッチ素子を構成する発光サイリスタのＮゲート電極は、前記ダイオードのアノードおよび前記抵抗体の一端と接続され、
前記抵抗体の他端には、共通の電極に対して正の電圧が印加され、
前記第１電極は、ダイオードのカソードであり、
前記第２電極は、スイッチ素子を構成する発光サイリスタのアノードであり、
前記第３電極は、発光素子を構成する発光サイリスタのアノードであり、
前記第１制御電極は、スイッチ素子を構成する発光サイリスタのＮゲート電極であり、
前記第２制御電極は、発光素子を構成する発光サイリスタのＮゲート電極であり、
アノードを共通の電極とする場合は、
前記スイッチ素子を構成する発光サイリスタのＰゲート電極は、前記ダイオードのカソードおよび前記抵抗体の一端と接続され、
前記抵抗体の他端には、共通の電極に対して負の電圧が印加され、
前記第１電極は、ダイオードのアノードであり、
前記第２電極は、スイッチ素子を構成する発光サイリスタのカソードであり、
前記第３電極は、発光素子を構成する発光サイリスタのカソードであり、
前記第１制御電極は、スイッチ素子を構成する発光サイリスタのＰゲート電極であり、
前記第２制御電極は、発光素子を構成する発光サイリスタのＰゲート電極であることを特徴とする。 The light-emitting element array of the present invention is controlled when the first signal is input to the first electrode, the second electrode, and the first electrode, and the second signal is input to the second electrode. N (n is an integer of 2 or more) switch elements each including a first control electrode from which a signal is output;
N signal transmission lines individually connected to each of the first control electrodes;
A second control electrode connected to any one of the n signal transmission lines, a third signal being input to the third electrode, and the second control A light-emitting element array including a plurality of light-emitting elements that emit light when a control signal is input to the electrode,
Each signal transmission line is connected to at least one second control electrode of the light emitting element,
First electrodes of the n switch elements are electrically connected to each other;
The switch element and the light emitting element are configured to include a light emitting thyristor having a cathode or an anode as a common electrode, and the switch element is further configured to include a diode and a resistor.
When using the cathode as a common electrode,
The N gate electrode of the light emitting thyristor constituting the switch element is connected to the anode of the diode and one end of the resistor,
A positive voltage is applied to the common electrode at the other end of the resistor,
The first electrode is a cathode of a diode;
The second electrode is an anode of a light-emitting thyristor constituting a switch element;
The third electrode is an anode of a light emitting thyristor constituting a light emitting element,
The first control electrode is an N gate electrode of a light emitting thyristor constituting a switch element,
The second control electrode is an N gate electrode of a light emitting thyristor constituting a light emitting element,
When using the anode as a common electrode,
The P gate electrode of the light emitting thyristor constituting the switch element is connected to the cathode of the diode and one end of the resistor,
A negative voltage is applied to the common electrode at the other end of the resistor,
The first electrode is an anode of a diode;
The second electrode is a cathode of a light emitting thyristor constituting a switch element,
The third electrode is a cathode of a light emitting thyristor constituting a light emitting element,
The first control electrode is a P gate electrode of a light emitting thyristor constituting a switch element,
The second control electrode is a P gate electrode of a light emitting thyristor constituting a light emitting element.

また本発明の発光素子アレイは、第１電極と、第２電極と、前記第１電極に第１信号が入力されていて、かつ前記第２電極に第２信号が入力されているときに制御信号が出力される第１制御電極とを備えるｎ（ｎは２以上の整数）個のスイッチ素子と、
前記各第１制御電極に個別に接続されるｎ本の信号伝送路と、
第３電極と、前記ｎ本の信号伝送路のうちのいずれか１つに接続される第２制御電極とを備え、前記第３電極に第３信号が入力されていて、かつ前記第２制御電極に制御信号が入力されているときに発光する複数の発光素子とを含む発光素子アレイであって、
前記各信号伝送路には、少なくとも１つの前記発光素子の第２制御電極が接続され、
前記ｎ個のスイッチ素子の第１電極が相互に電気的に接続され、
前記スイッチ素子は、発光サイリスタから成るスイッチ用サイリスタと、発光サイリスタから成る選択用サイリスタと、抵抗体とから成り、
前記発光素子は、発光サイリスタから成り、
前記スイッチ用サイリスタ、前記選択用サイリスタおよび前記発光素子のカソードまたはアノードを共通の電極とし、
カソードを共通の電極とする場合は、
前記スイッチ用サイリスタのＮゲート電極は、前記選択用サイリスタのアノードと前記抵抗体の一端とに接続され、
前記各スイッチ素子に設けられる抵抗体の他端は相互に電気的に接続され、その他端には、第４信号として共通の電極に対して正の電圧が前記第１信号に同期して印加され、
前記第１電極は、選択用サイリスタのＮゲート電極であり、
前記第２電極は、スイッチ用サイリスタのアノードであり、
前記第３電極は、発光素子のアノードであり、
前記第１制御電極は、スイッチ用サイリスタのＮゲート電極であり、
前記第２制御電極は、発光素子のＮゲート電極であり、
アノードを共通の電極とする場合は、
前記スイッチ用サイリスタのＰゲート電極は、前記選択用サイリスタのカソードと前記抵抗体の一端とに接続され、
前記各スイッチ素子に設けられる抵抗体の他端は相互に電気的に接続され、その他端には、第４信号として共通の電極に対して負の電圧が前記第１信号に同期して印加され、
前記第１電極は、選択用サイリスタのＰゲート電極であり、
前記第２電極は、スイッチ用サイリスタのカソードであり、
前記第３電極は、発光素子のカソードであり、
前記第１制御電極は、スイッチ用サイリスタのＰゲート電極であり、
前記第２制御電極は、発光素子のＰゲート電極であることを特徴とする。 The light-emitting element array of the present invention is controlled when the first signal is input to the first electrode, the second electrode, and the first electrode, and the second signal is input to the second electrode. N (n is an integer of 2 or more) switch elements each including a first control electrode from which a signal is output;
N signal transmission lines individually connected to each of the first control electrodes;
A second control electrode connected to any one of the n signal transmission lines, a third signal being input to the third electrode, and the second control A light-emitting element array including a plurality of light-emitting elements that emit light when a control signal is input to the electrode,
Each signal transmission line is connected to at least one second control electrode of the light emitting element,
First electrodes of the n switch elements are electrically connected to each other;
The switch element includes a switch thyristor including a light emitting thyristor, a selection thyristor including a light emitting thyristor, and a resistor.
The light emitting element comprises a light emitting thyristor,
The switch thyristor, the selection thyristor, and the cathode or anode of the light emitting element as a common electrode,
When using the cathode as a common electrode,
An N gate electrode of the switch thyristor is connected to an anode of the selection thyristor and one end of the resistor,
The other ends of the resistors provided in the respective switch elements are electrically connected to each other, and a positive voltage is applied to the other end as a fourth signal in synchronization with the first signal. ,
The first electrode is an N gate electrode of a selection thyristor;
The second electrode is an anode of a switch thyristor;
The third electrode is an anode of a light emitting device;
The first control electrode is an N gate electrode of a switch thyristor;
The second control electrode is an N gate electrode of a light emitting device;
When using the anode as a common electrode,
The P gate electrode of the switch thyristor is connected to the cathode of the selection thyristor and one end of the resistor,
The other ends of the resistors provided in the respective switch elements are electrically connected to each other, and a negative voltage is applied to the other end as a fourth signal in synchronization with the first signal. ,
The first electrode is a P gate electrode of a thyristor for selection;
The second electrode is a cathode of a switch thyristor;
The third electrode is a cathode of a light emitting device;
The first control electrode is a P gate electrode of a switch thyristor;
The second control electrode is a P gate electrode of a light emitting device.

また本発明の発光素子アレイは、第１電極と、第２電極と、前記第１電極に第１信号が入力されていて、かつ前記第２電極に第２信号が入力されているときに制御信号が出力される第１制御電極とを備えるｎ（ｎは３以上の整数）個のスイッチ素子と、
前記第１電極が電気的に接続される複数の第１信号入力端子と、
前記各第１制御電極に個別に接続されるｎ本の信号伝送路と、
第３電極と、前記ｎ本の信号伝送路のうちのいずれか１つに接続される第２制御電極とを備え、前記第３電極に第３信号が入力されていて、かつ前記第２制御電極に制御信号が入力されているときに発光する複数の発光素子とを含む発光素子アレイであって、
前記各信号伝送路には、少なくとも１つの前記発光素子の第２制御電極が接続され、
前記ｎ個のスイッチ素子は、ｎ個未満のスイッチ素子から成る複数のスイッチ素子ブロックを構成し、
複数のスイッチ素子を含むスイッチ素子ブロックは、その複数のスイッチ素子の各第１電極が互いに異なる前記第１信号入力端子に個別に接続され、かつ、その複数のスイッチ素子の各第２電極が相互に電気的に接続され、
前記複数の第１信号入力端子のうち少なくとも１つには、複数のスイッチ素子ブロックにそれぞれ設けられるスイッチ素子の第１電極が共通に接続され、
前記スイッチ素子および前記発光素子が、カソードまたはアノードを共通の電極とする発光サイリスタを含んで構成され、前記スイッチ素子がさらに、ダイオードと抵抗体とを含んで構成され、
カソードを共通の電極とする場合は、
前記スイッチ素子を構成する発光サイリスタのＮゲート電極は、前記ダイオードのアノードおよび前記抵抗体の一端と接続され、
前記抵抗体の他端には、共通の電極に対して正の電圧が印加され、
前記第１電極は、ダイオードのカソードであり、
前記第２電極は、スイッチ素子を構成する発光サイリスタのアノードであり、
前記第３電極は、発光素子を構成する発光サイリスタのアノードであり、
前記第１制御電極は、スイッチ素子を構成する発光サイリスタのＮゲート電極であり、
前記第２制御電極は、発光素子を構成する発光サイリスタのＮゲート電極であり、
アノードを共通の電極とする場合は、
前記スイッチ素子を構成する発光サイリスタのＰゲート電極は、前記ダイオードのカソードおよび前記抵抗体の一端と接続され、
前記抵抗体の他端には、共通の電極に対して負の電圧が印加され、
前記第１電極は、ダイオードのアノードであり、
前記第２電極は、スイッチ素子を構成する発光サイリスタのカソードであり、
前記第３電極は、発光素子を構成する発光サイリスタのカソードであり、
前記第１制御電極は、スイッチ素子を構成する発光サイリスタのＰゲート電極であり、
前記第２制御電極は、発光素子を構成する発光サイリスタのＰゲート電極であることを特徴とする。 The light-emitting element array of the present invention is controlled when the first signal is input to the first electrode, the second electrode, and the first electrode, and the second signal is input to the second electrode. N (n is an integer of 3 or more) switch elements each including a first control electrode from which a signal is output;
A plurality of first signal input terminals to which the first electrode is electrically connected;
N signal transmission lines individually connected to each of the first control electrodes;
A second control electrode connected to any one of the n signal transmission lines, a third signal being input to the third electrode, and the second control A light-emitting element array including a plurality of light-emitting elements that emit light when a control signal is input to the electrode,
Each signal transmission line is connected to at least one second control electrode of the light emitting element,
The n switch elements constitute a plurality of switch element blocks including less than n switch elements,
In the switch element block including a plurality of switch elements, the first electrodes of the plurality of switch elements are individually connected to the different first signal input terminals, and the second electrodes of the plurality of switch elements are mutually connected. Electrically connected to the
At least one of the plurality of first signal input terminals is commonly connected to a first electrode of a switch element provided in each of the plurality of switch element blocks,
The switch element and the light emitting element are configured to include a light emitting thyristor having a cathode or an anode as a common electrode, and the switch element is further configured to include a diode and a resistor.
When using the cathode as a common electrode,
The N gate electrode of the light emitting thyristor constituting the switch element is connected to the anode of the diode and one end of the resistor,
A positive voltage is applied to the common electrode at the other end of the resistor,
The first electrode is a cathode of a diode;
The second electrode is an anode of a light-emitting thyristor constituting a switch element;
The third electrode is an anode of a light emitting thyristor constituting a light emitting element,
The first control electrode is an N gate electrode of a light emitting thyristor constituting a switch element,
The second control electrode is an N gate electrode of a light emitting thyristor constituting a light emitting element,
When using the anode as a common electrode,
The P gate electrode of the light emitting thyristor constituting the switch element is connected to the cathode of the diode and one end of the resistor,
A negative voltage is applied to the common electrode at the other end of the resistor,
The first electrode is an anode of a diode;
The second electrode is a cathode of a light emitting thyristor constituting a switch element,
The third electrode is a cathode of a light emitting thyristor constituting a light emitting element,
The first control electrode is a P gate electrode of a light emitting thyristor constituting a switch element,
The second control electrode is a P gate electrode of a light emitting thyristor constituting a light emitting element.

また本発明の発光素子アレイは、第１電極と、第２電極と、前記第１電極に第１信号が入力されていて、かつ前記第２電極に第２信号が入力されているときに制御信号が出力される第１制御電極とを備えるｎ（ｎは３以上の整数）個のスイッチ素子と、
前記第１電極が電気的に接続される複数の第１信号入力端子と、
前記各第１制御電極に個別に接続されるｎ本の信号伝送路と、
第３電極と、前記ｎ本の信号伝送路のうちのいずれか１つに接続される第２制御電極とを備え、前記第３電極に第３信号が入力されていて、かつ前記第２制御電極に制御信号が入力されているときに発光する複数の発光素子とを含む発光素子アレイであって、
前記各信号伝送路には、少なくとも１つの前記発光素子の第２制御電極が接続され、
前記ｎ個のスイッチ素子は、ｎ個未満のスイッチ素子から成る複数のスイッチ素子ブロックを構成し、
複数のスイッチ素子を含むスイッチ素子ブロックは、その複数のスイッチ素子の各第１電極が互いに異なる前記第１信号入力端子に個別に接続され、かつ、その複数のスイッチ素子の各第２電極が相互に電気的に接続され、
前記複数の第１信号入力端子のうち少なくとも１つには、複数のスイッチ素子ブロックにそれぞれ設けられるスイッチ素子の第１電極が共通に接続され、
前記スイッチ素子は、発光サイリスタから成るスイッチ用サイリスタと、発光サイリスタから成る選択用サイリスタと、抵抗体とから成り、
前記発光素子は、発光サイリスタから成り、
前記スイッチ用サイリスタ、前記選択用サイリスタおよび前記発光素子のカソードまたはアノードを共通の電極とし、
カソードを共通の電極とする場合は、
前記スイッチ用サイリスタのＮゲート電極は、前記選択用サイリスタのアノードと前記抵抗体の一端とに接続され、
前記各スイッチ素子に設けられる抵抗体の他端は相互に電気的に接続され、その他端には、第４信号として共通の電極に対して正の電圧が前記第１信号に同期して印加され、
前記第１電極は、選択用サイリスタのＮゲート電極であり、
前記第２電極は、スイッチ用サイリスタのアノードであり、
前記第３電極は、発光素子のアノードであり、
前記第１制御電極は、スイッチ用サイリスタのＮゲート電極であり、
前記第２制御電極は、発光素子のＮゲート電極であり、
アノードを共通の電極とする場合は、
前記スイッチ用サイリスタのＰゲート電極は、前記選択用サイリスタのカソードと前記抵抗体の一端とに接続され、
前記各スイッチ素子に設けられる抵抗体の他端は相互に電気的に接続され、その他端には、第４信号として共通の電極に対して負の電圧が前記第１信号に同期して印加され、
前記第１電極は、選択用サイリスタのＰゲート電極であり、
前記第２電極は、スイッチ用サイリスタのカソードであり、
前記第３電極は、発光素子のカソードであり、
前記第１制御電極は、スイッチ用サイリスタのＰゲート電極であり、
前記第２制御電極は、発光素子のＰゲート電極であることを特徴とする。 The light-emitting element array of the present invention is controlled when the first signal is input to the first electrode, the second electrode, and the first electrode, and the second signal is input to the second electrode. N (n is an integer of 3 or more) switch elements each including a first control electrode from which a signal is output;
A plurality of first signal input terminals to which the first electrode is electrically connected;
N signal transmission lines individually connected to each of the first control electrodes;
A second control electrode connected to any one of the n signal transmission lines, a third signal being input to the third electrode, and the second control A light-emitting element array including a plurality of light-emitting elements that emit light when a control signal is input to the electrode,
Each signal transmission line is connected to at least one second control electrode of the light emitting element,
The n switch elements constitute a plurality of switch element blocks including less than n switch elements,
In the switch element block including a plurality of switch elements, the first electrodes of the plurality of switch elements are individually connected to the different first signal input terminals, and the second electrodes of the plurality of switch elements are mutually connected. Electrically connected to the
At least one of the plurality of first signal input terminals is commonly connected to a first electrode of a switch element provided in each of the plurality of switch element blocks,
The switch element includes a switch thyristor including a light emitting thyristor, a selection thyristor including a light emitting thyristor, and a resistor.
The light emitting element comprises a light emitting thyristor,
The switch thyristor, the selection thyristor, and the cathode or anode of the light emitting element as a common electrode,
When using the cathode as a common electrode,
An N gate electrode of the switch thyristor is connected to an anode of the selection thyristor and one end of the resistor,
The other ends of the resistors provided in the respective switch elements are electrically connected to each other, and a positive voltage is applied to the other end as a fourth signal in synchronization with the first signal. ,
The first electrode is an N gate electrode of a selection thyristor;
The second electrode is an anode of a switch thyristor;
The third electrode is an anode of a light emitting device;
The first control electrode is an N gate electrode of a switch thyristor;
The second control electrode is an N gate electrode of a light emitting device;
When using the anode as a common electrode,
The P gate electrode of the switch thyristor is connected to the cathode of the selection thyristor and one end of the resistor,
The other ends of the resistors provided in the respective switch elements are electrically connected to each other, and a negative voltage is applied to the other end as a fourth signal in synchronization with the first signal. ,
The first electrode is a P gate electrode of a thyristor for selection;
The second electrode is a cathode of a switch thyristor;
The third electrode is a cathode of a light emitting device;
The first control electrode is a P gate electrode of a switch thyristor;
The second control electrode is a P gate electrode of a light emitting device.

また本発明の発光素子アレイは、前記各第２電極に第２の抵抗体がそれぞれ接続され、前記第２の抵抗体を介して前記第２信号が前記第２電極に与えられることを特徴とする。   In the light-emitting element array according to the present invention, a second resistor is connected to each of the second electrodes, and the second signal is supplied to the second electrode through the second resistor. To do.

また本発明の発光素子アレイは、前記スイッチ素子および前記発光素子は同じ層構成を有する発光サイリスタで構成されることを特徴とする。   The light-emitting element array according to the present invention is characterized in that the switch element and the light-emitting element are formed of light-emitting thyristors having the same layer configuration.

また本発明の発光素子アレイは、前記のスイッチ素子を構成する発光サイリスタが発する光を遮光または減光するための、遮光手段または減光手段を含むことを特徴とする。   The light-emitting element array of the present invention includes a light-shielding means or a light-reducing means for shielding or attenuating light emitted from the light-emitting thyristor constituting the switch element.

また本発明の発光素子アレイにおいて、前記抵抗体は、基板に近接する側から、Ｐ型またはＮ型のうちの一方の導電型の第１半導体層、他方の導電型の第２半導体層、一方の導電型の第３半導体層の順に積層された半導体膜のうち、前記第３半導体層を用いて構成されることを特徴とする。   In the light-emitting element array according to the present invention, the resistor includes, from the side close to the substrate, one of the P-type and N-type first semiconductor layers, the other conductive-type second semiconductor layer, Of the semiconductor films stacked in the order of the third semiconductor layer of the conductive type, the third semiconductor layer is used.

また本発明の発光素子アレイは、前記抵抗体に入射する光を遮光または減光するために、前記抵抗体を覆う遮光手段または減光手段が設けられていることを特徴とする。   The light-emitting element array according to the present invention is characterized in that a light-shielding means or a light-reducing means for covering the resistor is provided in order to shield or reduce light incident on the resistor.

また本発明の発光装置は、前記発光素子アレイが発光サイリスタ、ダイオードおよび抵抗体を備えた複数の前記スイッチ素子を含んで構成される場合に、複数のその発光素子アレイと、
前記第１電極と電気的に接続され、前記第１信号を供給する第１の駆動回路と、
前記第２電極と電気的に接続され、前記第２信号を供給する第２の駆動回路と、
前記第３電極と電気的に接続され、前記第３信号を供給する第３の駆動回路とを含むことを特徴とする。 In the light emitting device of the present invention, when the light emitting element array includes a plurality of the switch elements including a light emitting thyristor, a diode, and a resistor, a plurality of the light emitting element arrays,
A first drive circuit electrically connected to the first electrode and supplying the first signal;
A second drive circuit electrically connected to the second electrode and supplying the second signal;
And a third drive circuit that is electrically connected to the third electrode and supplies the third signal.

また本発明の発光装置は、前記発光素子アレイがスイッチ用サイリスタ、選択用サイリスタおよび抵抗体を備えた複数の前記スイッチ素子を含んで構成される場合に、複数のその発光素子アレイと、
前記第１電極と電気的に接続され、前記第１信号を供給する第１の駆動回路と、
前記第２電極と電気的に接続され、前記第２信号を供給する第２の駆動回路と、
前記第３電極と電気的に接続され、前記第３信号を供給する第３の駆動回路と、
前記抵抗体の前記他端と電気的に接続され、前記第４信号を供給する第４の駆動回路とを含むことを特徴とする。 In the light emitting device of the present invention, when the light emitting element array includes a plurality of the switch elements including a switch thyristor, a selection thyristor, and a resistor, a plurality of the light emitting element arrays,
A first drive circuit electrically connected to the first electrode and supplying the first signal;
A second drive circuit electrically connected to the second electrode and supplying the second signal;
A third drive circuit electrically connected to the third electrode and supplying the third signal;
And a fourth drive circuit that is electrically connected to the other end of the resistor and supplies the fourth signal.

また本発明の発光装置は、前記発光素子アレイがスイッチ用サイリスタ、選択用サイリスタおよび抵抗体を備えた複数の前記スイッチ素子を含んで構成される場合に、前記第４の駆動回路は、前記第１の駆動回路が前記第１信号の供給先の発光素子アレイを変更するときに、前記共通の電極の電位にほぼ等しい信号を供給してから、前記第４信号を供給し、
前記第２の駆動回路および第３の駆動回路は、前記第４の駆動回路が前記第４信号の供給を開始してから、前記第２信号および前記第３信号をそれぞれ供給することを特徴とする。 In the light emitting device of the present invention, when the light emitting element array includes a plurality of switch elements each including a switch thyristor, a selection thyristor, and a resistor, the fourth drive circuit includes When the drive circuit of 1 changes the light emitting element array to which the first signal is supplied, the fourth signal is supplied after supplying a signal substantially equal to the potential of the common electrode,
The second drive circuit and the third drive circuit supply the second signal and the third signal, respectively, after the fourth drive circuit starts supplying the fourth signal. To do.

また本発明の画像形成装置は、前記発光素子アレイが発光サイリスタ、ダイオードおよび抵抗体を備えた複数の前記スイッチ素子を含んで構成される場合に、その発光素子アレイを複数含む前記発光装置と、
感光体ドラムに前記発光装置の発光素子からの光を集光する集光手段と、
前記発光装置からの光が前記集光手段によって前記感光体ドラムに集光されて露光された感光体ドラムに現像剤を供給する現像剤供給手段と、
感光体ドラムに現像剤によって形成された画像を記録シートに転写する転写手段と、
記録シートに転写された現像剤を定着させる定着手段とを含み、
前記第１、第２および第３駆動回路は、画像情報に基づいて第１、第２および第３信号をそれぞれ供給することを特徴とする。 In the image forming apparatus of the present invention, when the light-emitting element array includes a plurality of the switch elements including a light-emitting thyristor, a diode, and a resistor, the light-emitting device including a plurality of the light-emitting element arrays;
Condensing means for condensing light from the light emitting element of the light emitting device on the photosensitive drum;
Developer supplying means for supplying the developer to the exposed photosensitive drum by which light from the light emitting device is condensed on the photosensitive drum by the condensing means;
Transfer means for transferring an image formed by a developer on the photosensitive drum to a recording sheet;
Fixing means for fixing the developer transferred to the recording sheet,
The first, second, and third driving circuits supply first, second, and third signals based on image information, respectively.

また本発明の画像形成装置は、前記発光素子アレイがスイッチ用サイリスタ、選択用サイリスタおよび抵抗体を備えた複数の前記スイッチ素子含んで構成される場合に、その発光素子アレイを複数含む前記発光装置と、
感光体ドラムに前記発光装置の発光素子からの光を集光する集光手段と、
前記発光装置からの光が前記集光手段によって前記感光体ドラムに集光されて露光された感光体ドラムに現像剤を供給する現像剤供給手段と、
感光体ドラムに現像剤によって形成された画像を記録シートに転写する転写手段と、
記録シートに転写された現像剤を定着させる定着手段とを含み、
前記第１、第２、第３および第４駆動回路は、画像情報に基づいて前記第１、第２、第３および第４信号をそれぞれ供給することを特徴とする。 In the image forming apparatus according to the present invention, when the light emitting element array includes a plurality of switch elements including a switch thyristor, a selection thyristor, and a resistor, the light emitting apparatus includes a plurality of the light emitting element arrays. When,
Condensing means for condensing light from the light emitting element of the light emitting device on the photosensitive drum;
Developer supplying means for supplying the developer to the exposed photosensitive drum by which light from the light emitting device is condensed on the photosensitive drum by the condensing means;
Transfer means for transferring an image formed by a developer on the photosensitive drum to a recording sheet;
Fixing means for fixing the developer transferred to the recording sheet,
The first, second, third, and fourth drive circuits supply the first, second, third, and fourth signals, respectively, based on image information.

本発明によれば、発光素子アレイは、第１信号および第２信号が共に入力されているときに制御信号を出力するｎ（ｎは２以上の整数）個のスイッチ素子と、前記制御信号が伝送されるｎ本の信号伝送路と、前記信号伝送路からの制御信号と共に、第３信号が入力されているときに発光する複数（ｎ個以上）の発光素子とを含んで構成される。前記第１信号が入力される第１電極は各スイッチ素子間で相互に電気的に接続されていることから、発光素子アレイに含まれる全てのスイッチ素子に共通の第１信号を与えることができる。   According to the present invention, the light emitting element array includes n (n is an integer of 2 or more) switch elements that output a control signal when both the first signal and the second signal are input, and the control signal It is configured to include n signal transmission lines to be transmitted and a plurality (n or more) of light emitting elements that emit light when a third signal is input together with a control signal from the signal transmission path. Since the first electrode to which the first signal is input is electrically connected between the switch elements, a common first signal can be given to all the switch elements included in the light emitting element array. .

発光素子アレイを構成する各スイッチ素子に共通の第１信号が入力されている場合には、さらに第２信号が入力されているスイッチ素子に接続された信号伝送路に制御信号が出力され、さらにその信号伝送路に接続された発光素子に第３信号が入力されると、その発光素子は発光する。逆に、発光素子アレイに共通の第１信号が入力されていない場合には、各スイッチ素子は、第２信号が入力されていても、制御信号を出力することがないので、さらにそのスイッチ素子に接続された発光素子に第３信号が入力されていても、その発光素子は発光しない。   When a common first signal is input to each switch element constituting the light emitting element array, a control signal is further output to a signal transmission path connected to the switch element to which the second signal is input. When the third signal is input to the light emitting element connected to the signal transmission path, the light emitting element emits light. On the contrary, when the common first signal is not input to the light emitting element array, each switch element does not output the control signal even if the second signal is input. Even if the third signal is input to the light emitting element connected to the light emitting element, the light emitting element does not emit light.

したがって、複数の発光素子アレイを用いて発光装置を構成する場合には、第１信号によって、どの発光素子アレイに属する発光素子を発光させるかを選択することができる（以下、第１信号が入力されている発光素子アレイ、またはその発光素子アレイの全てのスイッチ素子は選択状態にあるという）。そこで、発光装置を構成する各発光素子アレイに順番に第１信号を与えて選択状態にすることで、各発光素子アレイに第２信号および第３信号を与えるための駆動用ＩＣ、ならびに各発光素子と駆動用ＩＣとの間の配線を、複数の発光素子アレイ間で共用する時分割駆動を行うことができる。このように、本発明の発光素子アレイを用いて発光装置を構成すると、各発光素子アレイ間で駆動用ＩＣおよび配線を共用することができるので、少ない駆動用ＩＣ数および配線数で構成された発光装置が実現できる。   Therefore, when a light-emitting device is configured using a plurality of light-emitting element arrays, it is possible to select which light-emitting element array to which the light-emitting elements belong to emit light according to the first signal (hereinafter, the first signal is input). The light emitting element array being used or all the switch elements of the light emitting element array are in a selected state). Therefore, a driving IC for giving a second signal and a third signal to each light emitting element array by sequentially giving a first signal to each light emitting element array constituting the light emitting device to make a selected state, and each light emitting element Time-division driving can be performed in which the wiring between the element and the driving IC is shared between the plurality of light emitting element arrays. As described above, when the light emitting device is configured by using the light emitting element array of the present invention, the driving IC and the wiring can be shared between the respective light emitting element arrays. A light emitting device can be realized.

また、前記複数の発光素子に第３信号を与える配線の数を減少させるために、前記複数の発光素子は、ｎ個以下の発光素子からなる発光素子ブロックを構成する。そして、複数の発光素子を含む発光素子ブロックは、前記第３信号が与えられる第３電極が相互に電気的に接続されていることから、同じ発光素子ブロックに属する各発光素子には共通の第３信号が与えられる。一方、前記信号伝送路との接続については、複数の発光素子を含む発光素子ブロックは、その複数の発光素子の各第２制御電極が異なる信号伝送路に接続されるので異なる制御信号が与えられる。   Further, in order to reduce the number of wirings for applying the third signal to the plurality of light emitting elements, the plurality of light emitting elements constitute a light emitting element block including n or less light emitting elements. In the light emitting element block including a plurality of light emitting elements, the third electrodes to which the third signal is applied are electrically connected to each other. Three signals are given. On the other hand, regarding the connection with the signal transmission path, the light emitting element block including a plurality of light emitting elements is given different control signals because the second control electrodes of the plurality of light emitting elements are connected to different signal transmission paths. .

ここで、各スイッチ素子の全ての第１電極が相互に電気的に接続されて、発光素子アレイ全体が前記第１信号によって選択状態にある場合には、その発光素子アレイの各スイッチ素子に第２信号を時分割で順番に与えると、スイッチ素子に接続された信号伝送路にも順番に制御信号が伝送され、各発光素子ブロック内の各発光素子にも順番に制御信号が与えられる。一方、発光素子アレイに複数の第１信号入力端子が設けられて、さらにその発光素子アレイのｎ個のスイッチ素子が複数のスイッチ素子ブロックに分割されている場合には、第１信号入力端子に時分割で順番に第１信号を与え、さらに各スイッチ素子ブロックに時分割で順番に第２信号を与えることによって、第１信号と第２信号が共に与えられているスイッチ素子に接続された信号伝送路に制御信号が伝送される。この結果、各発光素子ブロック内の各発光素子にも時分割で制御信号が与えられることになる。しがたって、いずれの場合においても、制御信号が与えられるタイミングに合わせて各発光素子ブロックに共通の第３信号を与えることで発光素子ブロック内での時分割駆動が実現できる。   Here, when all the first electrodes of each switch element are electrically connected to each other and the entire light emitting element array is in a selected state by the first signal, each switch element of the light emitting element array has a first When the two signals are given in order in a time division manner, the control signal is also transmitted in order to the signal transmission path connected to the switch element, and the control signal is also given in order to each light emitting element in each light emitting element block. On the other hand, when a plurality of first signal input terminals are provided in the light emitting element array and n switch elements of the light emitting element array are further divided into a plurality of switch element blocks, the first signal input terminal A signal connected to a switch element to which both the first signal and the second signal are given by giving a first signal in order by time division and further giving a second signal in order by time division to each switch element block A control signal is transmitted to the transmission path. As a result, a control signal is given to each light emitting element in each light emitting element block in a time division manner. Therefore, in either case, time-division driving in the light emitting element block can be realized by giving a common third signal to each light emitting element block in accordance with the timing at which the control signal is given.

このように、本発明では、同じ発光素子アレイ内の複数の発光素子ブロックで時分割駆動をすることができることから、第３信号を供給する駆動用ＩＣの出力端子数、および駆動用ＩＣと発光素子アレイとの配線数を減少させることができ、配線数の少ない小形の発光装置を実現できる。また、発光素子アレイ内の信号伝送路の配線数、および第３信号入力用のボンディングパッド数も削減することができることから、発光素子の高密度化が可能な小形の発光素子アレイを実現できる。   As described above, in the present invention, since the plurality of light emitting element blocks in the same light emitting element array can be time-division driven, the number of output terminals of the driving IC that supplies the third signal, and the driving IC and the light emission The number of wirings with the element array can be reduced, and a small light emitting device with a small number of wirings can be realized. In addition, since the number of signal transmission lines in the light emitting element array and the number of bonding pads for third signal input can be reduced, a small light emitting element array capable of increasing the density of the light emitting elements can be realized.

また、発光素子アレイを構成する発光素子は、基板の一表面（以下、この面を主面という）上に略直線状に配列して設けられ、前記ｎ本の信号伝送路は、発光素子の配列方向に沿って配線され、前記第１信号、前記第２信号、および前記第３信号を供給するためのボンディングパッドは、発光素子の配列方向に沿って相互に間隔を開けて配置され、前記スイッチ素子は隣接する前記ボンディングパッドの間に配置される。ここで、前記各スイッチ素子の第１電極が共通に接続される場合には、前記第１電極に接続されて第１信号を供給するための第１ボンディングパッドは、少なくとも１個必要である。前記第２電極に接続されて第２信号を供給するための第２ボンディングパッドは、発光素子アレイを構成する各スイッチ素子に個別に第２信号を与える必要があるので、スイッチ素子数に等しいｎ個が必要である。また、前記第３電極に接続されて第３信号を供給するための第３ボンディングパッドは、各発光素子ブロックを構成する発光素子の第３電極が相互に電気的に接続されていることから、発光素子ブロックごとに少なくとも１個必要である。   The light emitting elements constituting the light emitting element array are provided in a substantially linear arrangement on one surface of the substrate (hereinafter, this surface is referred to as a main surface), and the n signal transmission paths are formed of the light emitting elements. Bonding pads that are wired along the arrangement direction and supply the first signal, the second signal, and the third signal are arranged spaced apart from each other along the arrangement direction of the light emitting elements. The switch element is disposed between the adjacent bonding pads. Here, when the first electrodes of the switch elements are connected in common, at least one first bonding pad connected to the first electrode and supplying a first signal is required. The second bonding pad connected to the second electrode for supplying the second signal needs to individually supply the second signal to each switch element constituting the light emitting element array. I need a piece. In addition, the third bonding pad connected to the third electrode for supplying a third signal is electrically connected to the third electrode of the light emitting element constituting each light emitting element block. At least one is required for each light emitting element block.

したがって、発光素子ブロック数をｍ個として、各発光素子ブロックがｎ個の発光素子で構成されているとすると、ｍ×ｎ個の発光素子数に対して、第１〜第３信号を供給するために少なくとも必要なボンディングパッド数はｍ＋ｎ＋１個となるので、多数の発光素子からなる発光素子アレイを構成したときには、発光素子数に比べて、ボンディングパッド数が少なくなり、ボンディグパッド間にスペースを生じる。よって、そのスペースを有効に活用してスイッチ素子を配置することができ、スイッチ素子を設けることで発光素子アレイ全体の大きさが増大することを避けることができ、結果として小形な発光素子アレイを実現できる。   Accordingly, assuming that the number of light emitting element blocks is m and each light emitting element block is composed of n light emitting elements, the first to third signals are supplied to the number of m × n light emitting elements. Therefore, since at least the number of bonding pads required is m + n + 1, when a light emitting element array composed of a large number of light emitting elements is configured, the number of bonding pads is smaller than the number of light emitting elements, and there is a space between bonding pads. Arise. Therefore, the switch element can be arranged by effectively utilizing the space, and the increase in the size of the entire light-emitting element array can be avoided by providing the switch element. As a result, a small-sized light-emitting element array can be obtained. realizable.

また本発明によれば、発光素子アレイは、上記構成と同様に、第１信号および第２信号が共に入力されているときに制御信号を出力するｎ（ｎは３以上の整数）個のスイッチ素子と、前記制御信号が伝送されるｎ本の信号伝送路と、前記信号伝送路からの制御信号と共に、第３信号が入力されているときに発光する複数（ｎ個以上）の発光素子とを含んで構成される。さらに、上記構成に加えて、前記ｎ個のスイッチ素子に第２信号を与えるための配線数を減少させるために、前記ｎ個のスイッチ素子をｎ個未満のスイッチ素子から成る複数のスイッチ素子ブロックに分割するとともに、第１信号入力端子を複数個設ける。そして、複数のスイッチ素子を含むスイッチ素子ブロックでは、その複数のスイッチ素子の各第２電極が相互に電気的に接続され、各第１電極が互いに異なる第１信号入力端子に個別に接続されるようにする。   Further, according to the present invention, the light emitting element array has n (n is an integer of 3 or more) switches for outputting a control signal when both the first signal and the second signal are input, as in the above configuration. An element, n signal transmission paths through which the control signal is transmitted, and a plurality of (n or more) light emitting elements that emit light when a third signal is input together with the control signal from the signal transmission path; It is comprised including. Further, in addition to the above configuration, in order to reduce the number of wires for supplying a second signal to the n switch elements, the n switch elements include a plurality of switch element blocks including less than n switch elements. And a plurality of first signal input terminals are provided. In the switch element block including a plurality of switch elements, the second electrodes of the plurality of switch elements are electrically connected to each other, and the first electrodes are individually connected to different first signal input terminals. Like that.

この結果、１つのスイッチ素子ブロックに属する各スイッチ素子には第２信号が共通に与えられるので、第２信号を供給するための配線数が削減される。一方、第１信号の供給については、１つのスイッチ素子ブロックに属する各スイッチ素子に第１信号は個別に与えられる。ここで、本発明では、第１信号入力端子数をなるべく増やさないようにするために、複数の第１信号入力端子のうち少なくとも１つには、スイッチ素子ブロック毎に設けられるスイッチ素子の第１電極が共通に接続されるようにする。各スイッチ素子ブロックを構成するスイッチ素子の数の最大値に第１信号入力端子の数を等しくすれば、第１信号入力端子は必要最小限の個数になる。   As a result, since the second signal is commonly given to the switch elements belonging to one switch element block, the number of wires for supplying the second signal is reduced. On the other hand, regarding the supply of the first signal, the first signal is individually given to each switch element belonging to one switch element block. Here, in the present invention, in order not to increase the number of first signal input terminals as much as possible, at least one of the plurality of first signal input terminals includes a first switch element provided for each switch element block. The electrodes are connected in common. If the number of first signal input terminals is made equal to the maximum number of switch elements constituting each switch element block, the number of first signal input terminals becomes the minimum necessary number.

このような発光素子アレイを複数個用いて発光装置を構成する場合には、各発光素子アレイの各第１信号入力端子に第１信号を時分割で順番に与える。そうすると、ある発光素子アレイの１つの第１信号入力端子に第１信号が与えられた状態では、その第１信号入力端子に接続されている複数のスイッチ素子に共通の第１信号が与えられる（以下、第１信号が与えられたスイッチ素子は選択状態にあるという）。この状態で、各スイッチ素子ブロックに時分割で順番に第２信号をさらに与えると、第２信号が与えられたスイッチ素子ブロックのうち、選択状態にあるスイッチ素子のみから制御信号が信号伝送路に出力される。そして、制御信号の流れる信号伝送路に接続された発光素子に第３信号を入力することによって、その発光素子を選択的に発光させることができる。   When a light-emitting device is configured using a plurality of such light-emitting element arrays, the first signal is sequentially applied to each first signal input terminal of each light-emitting element array in a time division manner. Then, in a state where the first signal is given to one first signal input terminal of a certain light emitting element array, a common first signal is given to a plurality of switch elements connected to the first signal input terminal ( Hereinafter, the switch element to which the first signal is applied is said to be in a selected state). In this state, when a second signal is further given to each switch element block in order in a time-sharing manner, a control signal is sent to the signal transmission path only from the switch element in the selected state among the switch element blocks to which the second signal is given. Is output. Then, by inputting the third signal to the light emitting element connected to the signal transmission path through which the control signal flows, the light emitting element can selectively emit light.

このように、本発明では、各発光素子アレイ内の複数のスイッチ素子ブロックで時分割駆動を行うので、第２信号を供給する駆動用ＩＣの出力端子数、および駆動用ＩＣと各発光素子アレイとの配線数を減少させることができ、小型の発光装置を実現することができる。また、発光素子アレイ内の第２信号入力用のボンディングパッド数も削減することができるので、発光素子の高密度化が可能な小形の発光素子アレイを実現できる。たとえば、ｎ個のスイッチ素子の全ての第１電極を相互に電気的に接続することによって、第１信号入力端子を１つだけ設ける場合には、第２信号を入力するための配線およびボンディングパッドの数は、スイッチ素子と同数だけ必要であるのに対して、本発明のように第１信号入力端子を１つ増やして２個にした場合には、第２信号入力用の配線およびボンディングパッドの数を半減させることが可能になる。   As described above, in the present invention, since the plurality of switch element blocks in each light emitting element array performs time division driving, the number of output terminals of the driving IC supplying the second signal, the driving IC, and each light emitting element array The number of wirings can be reduced, and a small light emitting device can be realized. In addition, since the number of second signal input bonding pads in the light emitting element array can be reduced, a small light emitting element array capable of increasing the density of the light emitting elements can be realized. For example, when only one first signal input terminal is provided by electrically connecting all the first electrodes of n switch elements to each other, wiring and bonding pads for inputting the second signal However, when the number of the first signal input terminals is increased to one as in the present invention, the number of the second signal input wirings and bonding pads is required. The number of can be reduced by half.

また、前記複数の発光素子に第３信号を与える配線の数を減少させるために、前記複数の発光素子は、ｎ個以下の発光素子からなる発光素子ブロックを構成する。そして、複数の発光素子を含む発光素子ブロックは、前記第３信号が与えられる第３電極が相互に電気的に接続されていることから、同じ発光素子ブロックに属する各発光素子には共通の第３信号が与えられる。一方、前記信号伝送路との接続については、複数の発光素子を含む発光素子ブロックは、その複数の発光素子の各第２制御電極が異なる信号伝送路に接続されるので異なる制御信号が与えられる。   Further, in order to reduce the number of wirings for applying the third signal to the plurality of light emitting elements, the plurality of light emitting elements constitute a light emitting element block including n or less light emitting elements. In the light emitting element block including a plurality of light emitting elements, the third electrodes to which the third signal is applied are electrically connected to each other. Three signals are given. On the other hand, regarding the connection with the signal transmission path, the light emitting element block including a plurality of light emitting elements is given different control signals because the second control electrodes of the plurality of light emitting elements are connected to different signal transmission paths. .

ここで、各スイッチ素子の全ての第１電極が相互に電気的に接続されて、発光素子アレイ全体が前記第１信号によって選択状態にある場合には、その発光素子アレイの各スイッチ素子に第２信号を時分割で順番に与えると、スイッチ素子に接続された信号伝送路にも順番に制御信号が伝送され、各発光素子ブロック内の各発光素子にも順番に制御信号が与えられる。一方、発光素子アレイに複数の第１信号入力端子が設けられて、さらにその発光素子アレイのｎ個のスイッチ素子が複数のスイッチ素子ブロックに分割されている場合には、第１信号入力端子に時分割で順番に第１信号を与え、さらに各スイッチ素子ブロックに時分割で順番に第２信号を与えることによって、第１信号と第２信号が共に与えられているスイッチ素子に接続された信号伝送路に制御信号が伝送される。この結果、各発光素子ブロック内の各発光素子にも時分割で制御信号が与えられることになる。しがたって、いずれの場合においても、制御信号が与えられるタイミングに合わせて各発光素子ブロックに共通の第３信号を与えることで発光素子ブロック内での時分割駆動が実現できる。   Here, when all the first electrodes of each switch element are electrically connected to each other and the entire light emitting element array is in a selected state by the first signal, each switch element of the light emitting element array has a first When the two signals are given in order in a time division manner, the control signal is also transmitted in order to the signal transmission path connected to the switch element, and the control signal is also given in order to each light emitting element in each light emitting element block. On the other hand, when a plurality of first signal input terminals are provided in the light emitting element array and n switch elements of the light emitting element array are further divided into a plurality of switch element blocks, the first signal input terminal A signal connected to a switch element to which both the first signal and the second signal are given by giving a first signal in order by time division and further giving a second signal in order by time division to each switch element block A control signal is transmitted to the transmission path. As a result, a control signal is given to each light emitting element in each light emitting element block in a time division manner. Therefore, in either case, time-division driving in the light emitting element block can be realized by giving a common third signal to each light emitting element block in accordance with the timing at which the control signal is given.

このように、本発明では、同じ発光素子アレイ内の複数の発光素子ブロックで時分割駆動をすることができることから、第３信号を供給する駆動用ＩＣの出力端子数、および駆動用ＩＣと発光素子アレイとの配線数を減少させることができ、配線数の少ない小形の発光装置を実現できる。また、発光素子アレイ内の信号伝送路の配線数、および第３信号入力用のボンディングパッド数も削減することができることから、発光素子の高密度化が可能な小形の発光素子アレイを実現できる。   As described above, in the present invention, since the plurality of light emitting element blocks in the same light emitting element array can be time-division driven, the number of output terminals of the driving IC that supplies the third signal, and the driving IC and the light emission The number of wirings with the element array can be reduced, and a small light emitting device with a small number of wirings can be realized. In addition, since the number of signal transmission lines in the light emitting element array and the number of bonding pads for third signal input can be reduced, a small light emitting element array capable of increasing the density of the light emitting elements can be realized.

また、前記ｎ（ｎは３以上の整数）個のスイッチ素子が複数のスイッチ素子ブロックを構成する場合には、第１信号を供給するための第１ボンディングパッドは、少なくとも前記第１信号入力端子の数だけ必要である。第２信号を供給するための第２ボンディングパッドは、各スイッチ素子ブロックを構成する前記第２電極が相互に電気的に接続されているので、スイッチ素子ブロック毎に少なくとも１個必要である。また、前記第３電極に接続されて第３信号を供給するための第３ボンディングパッドは、各発光素子ブロックを構成する発光素子の第３電極が相互に電気的に接続されていることから、発光素子ブロックごとに少なくとも１個必要である。   Further, when the n (n is an integer of 3 or more) switch elements constitute a plurality of switch element blocks, the first bonding pad for supplying the first signal is at least the first signal input terminal. Is required. At least one second bonding pad for supplying the second signal is required for each switch element block because the second electrodes constituting each switch element block are electrically connected to each other. In addition, the third bonding pad connected to the third electrode for supplying a third signal is electrically connected to the third electrode of the light emitting element constituting each light emitting element block. At least one is required for each light emitting element block.

したがって、スイッチ素子ブロック数をＭ個として、各スイッチ素子ブロックがＮ（ｎ＝Ｍ×Ｎ）個のスイッチ素子で構成されているとし、また発光素子ブロック数をｍ個として、各発光素子ブロックがｎ個の発光素子で構成されているとすると、ｍ×ｎ個の発光素子数に対して、第１〜第３信号を供給するために少なくとも必要なボンディングパッド数はｍ＋Ｍ＋Ｎ個となる。よって、多数の発光素子からなる発光素子アレイを構成したときには、発光素子数に比べて、ボンディングパッド数がさらに少なくなり、ボンディグパッド間にスペースを生じる。よって、そのスペースを有効に活用してスイッチ素子を配置することができ、スイッチ素子を設けることで発光素子アレイ全体の大きさが増大することを避けることができ、結果として小形な発光素子アレイを実現できる。   Therefore, assuming that the number of switch element blocks is M, each switch element block is composed of N (n = M × N) switch elements, and the number of light-emitting element blocks is m. Assuming that the number of light emitting elements is n, the number of bonding pads required to supply the first to third signals is m + M + N with respect to the number of m × n light emitting elements. Therefore, when a light-emitting element array composed of a large number of light-emitting elements is configured, the number of bonding pads is further reduced compared to the number of light-emitting elements, and a space is generated between bonding pads. Therefore, the switch element can be arranged by effectively utilizing the space, and the increase in the size of the entire light-emitting element array can be avoided by providing the switch element. As a result, a small-sized light-emitting element array can be obtained. realizable.

また本発明によれば、各発光素子アレイを第１信号および第２信号を与えるための配線数およびボンディングパッド数をなるべく少なくするめに、前記ｎ個のスイッチ素子を、Ｍ（Ｍは２以上の整数）個のスイッチ素子ブロックに分割したとき、各スイッチ素子ブロックには、Ｎ（Ｎは２以上の整数、ｎ＝Ｍ×Ｎ）個のスイッチ素子が同数で含まれるようにする。このとき、少なくともＮ個の第１信号入力端子が必要になる。   According to the present invention, in order to reduce the number of wirings and the number of bonding pads for applying the first signal and the second signal to the respective light emitting element arrays as much as possible, the n number of switch elements are set to M (M is 2 or more). When divided into (integer) switch element blocks, each switch element block includes N (N is an integer of 2 or more, n = M × N) switch elements in the same number. At this time, at least N first signal input terminals are required.

また本発明によれば、発光素子アレイは、第１信号および第２信号が共に入力されているときに制御信号を出力するｎ（ｎは２以上の整数）個のスイッチ素子と、前記制御信号が伝送されるｎ本の信号伝送路と、前記信号伝送路からの制御信号と共に、第３信号が入力されているときに発光する複数（ｎ個以上）の発光素子とを含んで構成される。前記第１信号が入力される第１電極は各スイッチ素子間で相互に電気的に接続されていることから、発光素子アレイに含まれる全てのスイッチ素子に共通の第１信号を与えることができる。   According to the invention, the light emitting element array includes n switch elements (n is an integer of 2 or more) that outputs a control signal when both the first signal and the second signal are input, and the control signal. N signal transmission paths for transmitting the signal, and a plurality of (n or more) light emitting elements that emit light when the third signal is input together with the control signal from the signal transmission path. . Since the first electrode to which the first signal is input is electrically connected between the switch elements, a common first signal can be given to all the switch elements included in the light emitting element array. .

発光素子アレイを構成する各スイッチ素子に共通の第１信号が入力されている場合には、さらに第２信号が入力されているスイッチ素子に接続された信号伝送路に制御信号が出力され、さらにその信号伝送路に接続された発光素子に第３信号が入力されると、その発光素子は発光する。逆に、発光素子アレイに共通の第１信号が入力されていない場合には、各スイッチ素子は、第２信号が入力されていても、制御信号を出力することがないので、さらにそのスイッチ素子に接続された発光素子に第３信号が入力されていても、その発光素子は発光しない。   When a common first signal is input to each switch element constituting the light emitting element array, a control signal is further output to a signal transmission path connected to the switch element to which the second signal is input. When the third signal is input to the light emitting element connected to the signal transmission path, the light emitting element emits light. On the contrary, when the common first signal is not input to the light emitting element array, each switch element does not output the control signal even if the second signal is input. Even if the third signal is input to the light emitting element connected to the light emitting element, the light emitting element does not emit light.

したがって、複数の発光素子アレイを用いて発光装置を構成する場合には、第１信号によって、どの発光素子アレイに属する発光素子を発光させるかを選択することができる（以下、第１信号が入力されている発光素子アレイ、またはその発光素子アレイの全てのスイッチ素子は選択状態にあるという）。そこで、発光装置を構成する各発光素子アレイに順番に第１信号を与えて選択状態にすることで、各発光素子アレイに第２信号および第３信号を与えるための駆動用ＩＣ、ならびに各発光素子と駆動用ＩＣとの間の配線を、複数の発光素子アレイ間で共用する時分割駆動を行うことができる。このように、本発明の発光素子アレイを用いて発光装置を構成すると、各発光素子アレイ間で駆動用ＩＣおよび配線を共用することができるので、少ない駆動用ＩＣ数および配線数で構成された発光装置が実現できる。   Therefore, when a light-emitting device is configured using a plurality of light-emitting element arrays, it is possible to select which light-emitting element array to which the light-emitting elements belong to emit light according to the first signal (hereinafter, the first signal is input). The light emitting element array being used or all the switch elements of the light emitting element array are in a selected state). Therefore, a driving IC for giving a second signal and a third signal to each light emitting element array by sequentially giving a first signal to each light emitting element array constituting the light emitting device to make a selected state, and each light emitting element Time-division driving can be performed in which the wiring between the element and the driving IC is shared between the plurality of light emitting element arrays. As described above, when the light emitting device is configured by using the light emitting element array of the present invention, the driving IC and the wiring can be shared between the respective light emitting element arrays. A light emitting device can be realized.

また、発光素子アレイを構成する前記スイッチ素子は、発光サイリスタとダイオードと抵抗体とを含んで構成することができ、また前記発光素子は、発光サイリスタを含んで構成することができる。ここで、スイッチ素子および発光素子を構成する発光サイリスタは、カソードまたはアノードを共通の電極（電位をＶｇ＝０ボルトとする）にして用いられる。   In addition, the switch element constituting the light emitting element array can be configured to include a light emitting thyristor, a diode, and a resistor, and the light emitting element can be configured to include a light emitting thyristor. Here, the light-emitting thyristor constituting the switch element and the light-emitting element is used with a cathode or an anode as a common electrode (potential is Vg = 0 volts).

カソードを共通電極とする場合には、スイッチ素子は、発光サイリスタのＮゲート電極と、ダイオードのアノードと、抵抗体の一端とが接続されて構成され、抵抗体の他端は、共通の電極であるカソードを基準電位として正の電圧が印加される。この場合、ダイオードのカソードが第１信号を入力するための第１電極に対応し、発光サイリスタのアノードが第２信号を入力するための第２電極に対応し、発光サイリスタのＮゲート電極が制御信号を出力するための第１制御電極に対応する。また、発光素子は、発光サイリスタで構成され、第３信号を入力するための第３電極が、発光サイリスタのアノードに対応し、制御信号を入力するための第２制御電極が、発光サイリスタのＮゲート電極に対応する。   When the cathode is a common electrode, the switch element is configured by connecting the N gate electrode of the light-emitting thyristor, the anode of the diode, and one end of the resistor, and the other end of the resistor is a common electrode. A positive voltage is applied with a certain cathode as a reference potential. In this case, the cathode of the diode corresponds to the first electrode for inputting the first signal, the anode of the light emitting thyristor corresponds to the second electrode for inputting the second signal, and the N gate electrode of the light emitting thyristor is controlled. It corresponds to the first control electrode for outputting a signal. The light emitting element is formed of a light emitting thyristor, the third electrode for inputting a third signal corresponds to the anode of the light emitting thyristor, and the second control electrode for inputting a control signal is N of the light emitting thyristor. Corresponds to the gate electrode.

前記の回路構成による回路動作の一例を示す。
第１信号として、ローレベル（電位を０ボルトとする）の信号を入力する。このとき、前記ダイオードが順方向にバイアスされ、ダイオードのアノードの電位はダイオードの拡散電位（Ｖｄボルトとする）にほぼ等しくなる。また、第１信号がハイレベルのときは、前記抵抗体の他端に印加される正の電圧（Ｖｃｃボルトとする）に等しくすると、このときのダイオードのアノードの電位はＶｃｃボルトにほぼ等しくなる。 An example of the circuit operation by the above circuit configuration is shown.
As a first signal, a low level signal (with a potential of 0 volts) is input. At this time, the diode is biased in the forward direction, and the anode potential of the diode becomes substantially equal to the diffusion potential (Vd volts) of the diode. Further, when the first signal is at a high level, if it is made equal to a positive voltage (Vcc volts) applied to the other end of the resistor, the anode potential of the diode at this time becomes substantially equal to Vcc volts. .

ここで、スイッチ素子を構成する発光サイリスタ（以下、スイッチ用サイリスタという）と、発光素子を構成する発光サイリスタ（以下、発光用サイリスタという）は、しきい電圧等の電流電圧特性が等しいとする。そして、第２信号および第３信号のローレベルの電圧を０ボルトとし、第２信号および第３信号のハイレベルの電圧を以下の条件を満たすように定める。まず、スイッチ用サイリスタは、Ｎゲート電極の電位がＶｄボルトのときに、アノードにハイレベルの第２信号が入力されるとオン状態に遷移するが、発光用サイリスタは、Ｎゲート電極の電位がＶｄボルトのときに、アノードにハイレベルの第３信号が入力されてもオン状態には遷移しないように、第２信号のハイレベルの電圧を第３信号のハイレベルの電圧よりも高く定める。また、発光用サイリスタのＮゲート電極の電位がほぼ０ボルトのときに、発光用サイリスタはアノードに第３信号が入力されるとオン状態に遷移するように第３信号のハイレベルの電圧を定める。さらに、スイッチ用サイリスタのＮゲート電極の電位がほぼＶｃｃボルトのときに、スイッチ用サイリスタはアノードに第３信号が入力されてもオン状態に遷移しないように第２信号のハイレベル電圧を定め、発光用サイリスタのＮゲート電極の電位がほぼＶｃｃボルトのときに、発光用サイリスタのアノードに第３信号が入力されてもオン状態に遷移しないように第３信号のハイレベル電圧を定める。   Here, it is assumed that the light-emitting thyristor constituting the switch element (hereinafter referred to as “switching thyristor”) and the light-emitting thyristor constituting the light-emitting element (hereinafter referred to as “light-emitting thyristor”) have the same current-voltage characteristics such as a threshold voltage. Then, the low level voltage of the second signal and the third signal is set to 0 volts, and the high level voltage of the second signal and the third signal is determined so as to satisfy the following condition. First, when the potential of the N gate electrode is Vd volts, the switching thyristor transitions to the ON state when a high-level second signal is input to the anode. However, the light emitting thyristor has a potential of the N gate electrode. When the voltage is Vd volts, the high level voltage of the second signal is set higher than the high level voltage of the third signal so that the third signal does not transition to the ON state even when the high level third signal is input to the anode. Further, when the potential of the N gate electrode of the light emitting thyristor is approximately 0 volts, the light emitting thyristor determines a high level voltage of the third signal so that the light emitting thyristor shifts to the ON state when the third signal is input to the anode. . Further, when the potential of the N gate electrode of the switching thyristor is approximately Vcc volts, the switching thyristor determines the high level voltage of the second signal so that it does not transition to the ON state even if the third signal is input to the anode, When the potential of the N gate electrode of the light emitting thyristor is approximately Vcc volts, the high level voltage of the third signal is determined so that the third signal does not transition to the ON state even if the third signal is input to the anode of the light emitting thyristor.

このとき、スイッチ用サイリスタに、ローレベルの第１信号と共にハイレベルの第２信号が入力されるとスイッチ用サイリスタはオン状態に遷移し、スイッチ用サイリスタのＮゲート電極はほぼ０ボルトを示し、前記信号伝送路でスイッチ用サイリスタのＮゲート電極と接続された発光用サイリスタのＮゲート電極の電位もほぼ０ボルトに等しい。このことは、ローレベル（０ボルト）の制御信号がスイッチ用サイリスタのＮゲート電極から発光用サイリスタのゲート電極へ信号伝送路を伝送して入力されたことを意味する。この状態でハイレベルの第３信号が入力されると発光用サイリスタはオン状態に遷移し発光する。   At this time, when a high-level second signal is input together with a low-level first signal to the switch thyristor, the switch thyristor is turned on, and the N-gate electrode of the switch thyristor shows approximately 0 volts, The potential of the N gate electrode of the light emitting thyristor connected to the N gate electrode of the switch thyristor in the signal transmission path is also substantially equal to 0 volts. This means that a low level (0 volt) control signal is input from the N gate electrode of the switching thyristor through the signal transmission path to the gate electrode of the light emitting thyristor. When a high-level third signal is input in this state, the light-emitting thyristor shifts to the on state and emits light.

スイッチ用サイリスタに、ローレベルの第１信号が入力されても、ハイレベルの第２信号が入力されなければ、スイッチ用サイリスタはオン状態に遷移しない。このとき、信号伝送路でスイッチ用サイリスタのＮゲート電極に接続された発光用サイリスタのＮゲート電極の電位はほぼＶｄボルトに等しい。しかし、この状態でハイレベルの第３信号がアノードに入力されても発光用サイリスタは発光しない。   Even if the low level first signal is input to the switch thyristor, the switch thyristor does not transition to the ON state unless the high level second signal is input. At this time, the potential of the N gate electrode of the light emitting thyristor connected to the N gate electrode of the switching thyristor in the signal transmission path is substantially equal to Vd volts. However, even if a high-level third signal is input to the anode in this state, the light-emitting thyristor does not emit light.

このように、ローレベルの第１信号およびハイレベルの第２信号が共に入力されているスイッチ用サイリスタはオン状態に遷移する。この状態でスイッチ用サイリスタのＮゲート電極と信号伝送路で接続された発光用サイリスタのアノードに第３信号が入力されているときに発光するという論理回路が実現できる。なお、前述したパラメータの設定は一例であり、同じ回路構成で他のパラメータを与えても動作する場合がある。   As described above, the switch thyristor to which both the low-level first signal and the high-level second signal are input transitions to the ON state. In this state, it is possible to realize a logic circuit that emits light when the third signal is input to the anode of the light emitting thyristor connected to the N gate electrode of the switching thyristor through the signal transmission path. The parameter setting described above is merely an example, and the operation may be performed even if other parameters are given in the same circuit configuration.

したがって、本発明によれば、たとえばＮＡＮＤゲートやインバータなどの複雑な半導体装置を用いることなく、発光サイリスタを用いた簡単な回路構成で、第１〜第３信号を与えることによって選択的に発光素子を発光させる論理回路を構成することができるので、設計が容易で製造工程が簡単な発光素子アレイが実現できる。また、前記抵抗体を用いることによって、複数の発光素子を同時に発光させる場合に、前記信号伝送路に流れる電流が変化しても安定にスイッチ素子を動作させることができる。   Therefore, according to the present invention, for example, a light emitting element can be selectively provided by providing the first to third signals with a simple circuit configuration using a light emitting thyristor without using a complicated semiconductor device such as a NAND gate or an inverter. Since a logic circuit that emits light can be configured, a light-emitting element array that is easy to design and that has a simple manufacturing process can be realized. In addition, when the plurality of light emitting elements are caused to emit light simultaneously by using the resistor, the switch element can be stably operated even when the current flowing through the signal transmission path changes.

なお、発光サイリスタのアノードを共通の電極とする場合には、発光サイリスタおよびダイオードの極性を反対にし、抵抗体に印加される電圧の正負を反対にし、発光サイリスタのゲート電極の導電型を反対にすれば、同様に前述の論理回路が実現できる。   When the anode of the light emitting thyristor is used as a common electrode, the polarities of the light emitting thyristor and the diode are reversed, the polarity of the voltage applied to the resistor is reversed, and the conductivity type of the gate electrode of the light emitting thyristor is reversed. Then, the above-described logic circuit can be realized in the same manner.

また本発明によれば、発光素子アレイは、第１信号および第２信号が共に入力されているときに制御信号を出力するｎ（ｎは２以上の整数）個のスイッチ素子と、前記制御信号が伝送されるｎ本の信号伝送路と、前記信号伝送路からの制御信号と共に、第３信号が入力されているときに発光する複数（ｎ個以上）の発光素子とを含んで構成される。前記第１信号が入力される第１電極は各スイッチ素子間で相互に電気的に接続されていることから、発光素子アレイに含まれる全てのスイッチ素子に共通の第１信号を与えることができる。   According to the invention, the light emitting element array includes n switch elements (n is an integer of 2 or more) that outputs a control signal when both the first signal and the second signal are input, and the control signal. N signal transmission paths for transmitting the signal, and a plurality of (n or more) light emitting elements that emit light when the third signal is input together with the control signal from the signal transmission path. . Since the first electrode to which the first signal is input is electrically connected between the switch elements, a common first signal can be given to all the switch elements included in the light emitting element array. .

発光素子アレイを構成する各スイッチ素子に共通の第１信号が入力されている場合には、さらに第２信号が入力されているスイッチ素子に接続された信号伝送路に制御信号が出力され、さらにその信号伝送路に接続された発光素子に第３信号が入力されると、その発光素子は発光する。逆に、発光素子アレイに共通の第１信号が入力されていない場合には、各スイッチ素子は、第２信号が入力されていても、制御信号を出力することがないので、さらにそのスイッチ素子に接続された発光素子に第３信号が入力されていても、その発光素子は発光しない。   When a common first signal is input to each switch element constituting the light emitting element array, a control signal is further output to a signal transmission path connected to the switch element to which the second signal is input. When the third signal is input to the light emitting element connected to the signal transmission path, the light emitting element emits light. On the contrary, when the common first signal is not input to the light emitting element array, each switch element does not output the control signal even if the second signal is input. Even if the third signal is input to the light emitting element connected to the light emitting element, the light emitting element does not emit light.

したがって、複数の発光素子アレイを用いて発光装置を構成する場合には、第１信号によって、どの発光素子アレイに属する発光素子を発光させるかを選択することができる（以下、第１信号が入力されている発光素子アレイ、またはその発光素子アレイの全てのスイッチ素子は選択状態にあるという）。そこで、発光装置を構成する各発光素子アレイに順番に第１信号を与えて選択状態にすることで、各発光素子アレイに第２信号および第３信号を与えるための駆動用ＩＣ、ならびに各発光素子と駆動用ＩＣとの間の配線を、複数の発光素子アレイ間で共用する時分割駆動を行うことができる。このように、本発明の発光素子アレイを用いて発光装置を構成すると、各発光素子アレイ間で駆動用ＩＣおよび配線を共用することができるので、少ない駆動用ＩＣ数および配線数で構成された発光装置が実現できる。   Therefore, when a light-emitting device is configured using a plurality of light-emitting element arrays, it is possible to select which light-emitting element array to which the light-emitting elements belong to emit light according to the first signal (hereinafter, the first signal is input). The light emitting element array being used or all the switch elements of the light emitting element array are in a selected state). Therefore, a driving IC for giving a second signal and a third signal to each light emitting element array by sequentially giving a first signal to each light emitting element array constituting the light emitting device to make a selected state, and each light emitting element Time-division driving can be performed in which the wiring between the element and the driving IC is shared between the plurality of light emitting element arrays. As described above, when the light emitting device is configured by using the light emitting element array of the present invention, the driving IC and the wiring can be shared between the respective light emitting element arrays. A light emitting device can be realized.

また、前記スイッチ素子は、スイッチ用サイリスタと選択用サイリスタと、抵抗体とから成り、前述のスイッチ素子のダイオードを選択用サイリスタに置換した構成を有する。発光素子は、前述した発光素子と同様に発光サイリスタから成る。各発光サイリスタは、カソードまたはアノードを共通の電極にして用いられる。   The switch element includes a switch thyristor, a selection thyristor, and a resistor, and has a configuration in which the diode of the switch element is replaced with a selection thyristor. The light emitting element is composed of a light emitting thyristor in the same manner as the light emitting element described above. Each light-emitting thyristor is used with a cathode or an anode as a common electrode.

発光サイリスタは、オフ状態からオン状態に遷移すると、ゲートの電圧が変動してもオフ状態に遷移せずにオン状態を記憶する場合がある。この状態をリセットして発光サイリスタをオン状態に遷移するためには、アノードとカソードとの間の電位差を小さくする必要がある。選択用サイリスタは、第４信号が与えられているときにオン状態であったとしても、第４信号が途切れることによってアノードとカソードとの間の電位差が小さくなり、オフ状態に遷移する。選択用サイリスタは、前述したダイオードと同様に動作する。具体的には、選択用サイリスタは、第１電極であるゲートに第１信号が与えられたときにオン状態となり、アノードとカソードとの間の電圧が発光サイリスタのオン状態における拡散電位となる。この拡散電位が第２電極であるスイッチ用サイリスタのゲートに与えられる。これによって前述した回路構成と同様に、たとえばＮＡＮＤゲートやインバータなどの複雑な半導体装置を用いることなく、発光サイリスタを用いた簡単な回路構成で、第１〜第４信号を与えることによって選択的に発光素子を発光させる論理回路を構成することができるので、設計が容易で製造工程が簡単な発光素子アレイが実現できる。また、前記抵抗体を用いることによって、複数の発光素子を同時に発光させる場合に、前記信号伝送路に流れる電流が変化しても安定にスイッチ素子を動作させることができる。さらに選択用サイリスタのゲート電極に流れ込む電流は小さいので、第１電極に第１信号を伝送する伝送線の線幅を小さくすることができる。これによって発光素子アレイの小形化を実現することができる。   When the light emitting thyristor transitions from the off state to the on state, the light emitting thyristor may store the on state without transitioning to the off state even when the gate voltage varies. In order to reset this state and shift the light emitting thyristor to the on state, it is necessary to reduce the potential difference between the anode and the cathode. Even if the selection thyristor is in the on state when the fourth signal is applied, the potential difference between the anode and the cathode becomes small due to the interruption of the fourth signal, and the selection thyristor shifts to the off state. The selection thyristor operates in the same manner as the diode described above. Specifically, the selection thyristor is turned on when a first signal is applied to the gate as the first electrode, and the voltage between the anode and the cathode becomes the diffusion potential in the on state of the light emitting thyristor. This diffusion potential is applied to the gate of the switch thyristor that is the second electrode. As a result, similar to the circuit configuration described above, the first to fourth signals are selectively applied with a simple circuit configuration using a light-emitting thyristor without using a complicated semiconductor device such as a NAND gate or an inverter. Since a logic circuit that emits light from the light emitting element can be configured, a light emitting element array that is easy to design and that has a simple manufacturing process can be realized. In addition, when the plurality of light emitting elements are caused to emit light simultaneously by using the resistor, the switch element can be stably operated even when the current flowing through the signal transmission path changes. Furthermore, since the current flowing into the gate electrode of the selection thyristor is small, the line width of the transmission line for transmitting the first signal to the first electrode can be reduced. As a result, it is possible to reduce the size of the light emitting element array.

また本発明によれば、発光素子アレイは、上記構成と同様に、第１信号および第２信号が共に入力されているときに制御信号を出力するｎ（ｎは３以上の整数）個のスイッチ素子と、前記制御信号が伝送されるｎ本の信号伝送路と、前記信号伝送路からの制御信号と共に、第３信号が入力されているときに発光する複数（ｎ個以上）の発光素子とを含んで構成される。さらに、上記構成に加えて、前記ｎ個のスイッチ素子に第２信号を与えるための配線数を減少させるために、前記ｎ個のスイッチ素子をｎ個未満のスイッチ素子から成る複数のスイッチ素子ブロックに分割するとともに、第１信号入力端子を複数個設ける。そして、複数のスイッチ素子を含むスイッチ素子ブロックでは、その複数のスイッチ素子の各第２電極が相互に電気的に接続され、各第１電極が互いに異なる第１信号入力端子に個別に接続されるようにする。   Further, according to the present invention, the light emitting element array has n (n is an integer of 3 or more) switches for outputting a control signal when both the first signal and the second signal are input, as in the above configuration. An element, n signal transmission paths through which the control signal is transmitted, and a plurality of (n or more) light emitting elements that emit light when a third signal is input together with the control signal from the signal transmission path; It is comprised including. Further, in addition to the above configuration, in order to reduce the number of wires for supplying a second signal to the n switch elements, the n switch elements include a plurality of switch element blocks including less than n switch elements. And a plurality of first signal input terminals are provided. In the switch element block including a plurality of switch elements, the second electrodes of the plurality of switch elements are electrically connected to each other, and the first electrodes are individually connected to different first signal input terminals. Like that.

この結果、１つのスイッチ素子ブロックに属する各スイッチ素子には第２信号が共通に与えられるので、第２信号を供給するための配線数が削減される。一方、第１信号の供給については、１つのスイッチ素子ブロックに属する各スイッチ素子に第１信号は個別に与えられる。ここで、本発明では、第１信号入力端子数をなるべく増やさないようにするために、複数の第１信号入力端子のうち少なくとも１つには、スイッチ素子ブロック毎に設けられるスイッチ素子の第１電極が共通に接続されるようにする。各スイッチ素子ブロックを構成するスイッチ素子の数の最大値に第１信号入力端子の数を等しくすれば、第１信号入力端子は必要最小限の個数になる。   As a result, since the second signal is commonly given to the switch elements belonging to one switch element block, the number of wires for supplying the second signal is reduced. On the other hand, regarding the supply of the first signal, the first signal is individually given to each switch element belonging to one switch element block. Here, in the present invention, in order not to increase the number of first signal input terminals as much as possible, at least one of the plurality of first signal input terminals includes a first switch element provided for each switch element block. The electrodes are connected in common. If the number of first signal input terminals is made equal to the maximum number of switch elements constituting each switch element block, the number of first signal input terminals becomes the minimum necessary number.

このような発光素子アレイを複数個用いて発光装置を構成する場合には、各発光素子アレイの各第１信号入力端子に第１信号を時分割で順番に与える。そうすると、ある発光素子アレイの１つの第１信号入力端子に第１信号が与えられた状態では、その第１信号入力端子に接続されている複数のスイッチ素子に共通の第１信号が与えられる（以下、第１信号が与えられたスイッチ素子は選択状態にあるという）。この状態で、各スイッチ素子ブロックに時分割で順番に第２信号をさらに与えると、第２信号が与えられたスイッチ素子ブロックのうち、選択状態にあるスイッチ素子のみから制御信号が信号伝送路に出力される。そして、制御信号の流れる信号伝送路に接続された発光素子に第３信号を入力することによって、その発光素子を選択的に発光させることができる。   When a light-emitting device is configured using a plurality of such light-emitting element arrays, the first signal is sequentially applied to each first signal input terminal of each light-emitting element array in a time division manner. Then, in a state where the first signal is given to one first signal input terminal of a certain light emitting element array, a common first signal is given to a plurality of switch elements connected to the first signal input terminal ( Hereinafter, the switch element to which the first signal is applied is said to be in a selected state). In this state, when a second signal is further given to each switch element block in order in a time-sharing manner, a control signal is sent to the signal transmission path only from the switch element in the selected state among the switch element blocks to which the second signal is given. Is output. Then, by inputting the third signal to the light emitting element connected to the signal transmission path through which the control signal flows, the light emitting element can selectively emit light.

このように、本発明では、各発光素子アレイ内の複数のスイッチ素子ブロックで時分割駆動を行うので、第２信号を供給する駆動用ＩＣの出力端子数、および駆動用ＩＣと各発光素子アレイとの配線数を減少させることができ、小型の発光装置を実現することができる。また、発光素子アレイ内の第２信号入力用のボンディングパッド数も削減することができるので、発光素子の高密度化が可能な小形の発光素子アレイを実現できる。たとえば、ｎ個のスイッチ素子の全ての第１電極を相互に電気的に接続することによって、第１信号入力端子を１つだけ設ける場合には、第２信号を入力するための配線およびボンディングパッドの数は、スイッチ素子と同数だけ必要であるのに対して、本発明のように第１信号入力端子を１つ増やして２個にした場合には、第２信号入力用の配線およびボンディングパッドの数を半減させることが可能になる。   As described above, in the present invention, since the plurality of switch element blocks in each light emitting element array performs time division driving, the number of output terminals of the driving IC supplying the second signal, the driving IC, and each light emitting element array The number of wirings can be reduced, and a small light emitting device can be realized. In addition, since the number of second signal input bonding pads in the light emitting element array can be reduced, a small light emitting element array capable of increasing the density of the light emitting elements can be realized. For example, when only one first signal input terminal is provided by electrically connecting all the first electrodes of n switch elements to each other, wiring and bonding pads for inputting the second signal However, when the number of the first signal input terminals is increased to one as in the present invention, the number of the second signal input wirings and bonding pads is required. The number of can be reduced by half.

また、発光素子アレイを構成する前記スイッチ素子は、発光サイリスタとダイオードと抵抗体とを含んで構成することができ、また前記発光素子は、発光サイリスタを含んで構成することができる。ここで、スイッチ素子および発光素子を構成する発光サイリスタは、カソードまたはアノードを共通の電極（電位をＶｇ＝０ボルトとする）にして用いられる。   In addition, the switch element constituting the light emitting element array can be configured to include a light emitting thyristor, a diode, and a resistor, and the light emitting element can be configured to include a light emitting thyristor. Here, the light-emitting thyristor constituting the switch element and the light-emitting element is used with a cathode or an anode as a common electrode (potential is Vg = 0 volts).

カソードを共通電極とする場合には、スイッチ素子は、発光サイリスタのＮゲート電極と、ダイオードのアノードと、抵抗体の一端とが接続されて構成され、抵抗体の他端は、共通の電極であるカソードを基準電位として正の電圧が印加される。この場合、ダイオードのカソードが第１信号を入力するための第１電極に対応し、発光サイリスタのアノードが第２信号を入力するための第２電極に対応し、発光サイリスタのＮゲート電極が制御信号を出力するための第１制御電極に対応する。また、発光素子は、発光サイリスタで構成され、第３信号を入力するための第３電極が、発光サイリスタのアノードに対応し、制御信号を入力するための第２制御電極が、発光サイリスタのＮゲート電極に対応する。   When the cathode is a common electrode, the switch element is configured by connecting the N gate electrode of the light-emitting thyristor, the anode of the diode, and one end of the resistor, and the other end of the resistor is a common electrode. A positive voltage is applied with a certain cathode as a reference potential. In this case, the cathode of the diode corresponds to the first electrode for inputting the first signal, the anode of the light emitting thyristor corresponds to the second electrode for inputting the second signal, and the N gate electrode of the light emitting thyristor is controlled. It corresponds to the first control electrode for outputting a signal. The light emitting element is formed of a light emitting thyristor, the third electrode for inputting a third signal corresponds to the anode of the light emitting thyristor, and the second control electrode for inputting a control signal is N of the light emitting thyristor. Corresponds to the gate electrode.

前記の回路構成による回路動作の一例を示す。
第１信号として、ローレベル（電位を０ボルトとする）の信号を入力する。このとき、前記ダイオードが順方向にバイアスされ、ダイオードのアノードの電位はダイオードの拡散電位（Ｖｄボルトとする）にほぼ等しくなる。また、第１信号がハイレベルのときは、前記抵抗体の他端に印加される正の電圧（Ｖｃｃボルトとする）に等しくすると、このときのダイオードのアノードの電位はＶｃｃボルトにほぼ等しくなる。 An example of the circuit operation by the above circuit configuration is shown.
As a first signal, a low level signal (with a potential of 0 volts) is input. At this time, the diode is biased in the forward direction, and the anode potential of the diode becomes substantially equal to the diffusion potential (Vd volts) of the diode. Further, when the first signal is at a high level, if it is made equal to a positive voltage (Vcc volts) applied to the other end of the resistor, the anode potential of the diode at this time becomes substantially equal to Vcc volts. .

ここで、スイッチ素子を構成する発光サイリスタ（以下、スイッチ用サイリスタという）と、発光素子を構成する発光サイリスタ（以下、発光用サイリスタという）は、しきい電圧等の電流電圧特性が等しいとする。そして、第２信号および第３信号のローレベルの電圧を０ボルトとし、第２信号および第３信号のハイレベルの電圧を以下の条件を満たすように定める。まず、スイッチ用サイリスタは、Ｎゲート電極の電位がＶｄボルトのときに、アノードにハイレベルの第２信号が入力されるとオン状態に遷移するが、発光用サイリスタは、Ｎゲート電極の電位がＶｄボルトのときに、アノードにハイレベルの第３信号が入力されてもオン状態には遷移しないように、第２信号のハイレベルの電圧を第３信号のハイレベルの電圧よりも高く定める。また、発光用サイリスタのＮゲート電極の電位がほぼ０ボルトのときに、発光用サイリスタはアノードに第３信号が入力されるとオン状態に遷移するように第３信号のハイレベルの電圧を定める。さらに、スイッチ用サイリスタのＮゲート電極の電位がほぼＶｃｃボルトのときに、スイッチ用サイリスタはアノードに第３信号が入力されてもオン状態に遷移しないように第２信号のハイレベル電圧を定め、発光用サイリスタのＮゲート電極の電位がほぼＶｃｃボルトのときに、発光用サイリスタのアノードに第３信号が入力されてもオン状態に遷移しないように第３信号のハイレベル電圧を定める。   Here, it is assumed that the light-emitting thyristor constituting the switch element (hereinafter referred to as “switching thyristor”) and the light-emitting thyristor constituting the light-emitting element (hereinafter referred to as “light-emitting thyristor”) have the same current-voltage characteristics such as a threshold voltage. Then, the low level voltage of the second signal and the third signal is set to 0 volts, and the high level voltage of the second signal and the third signal is determined so as to satisfy the following condition. First, when the potential of the N gate electrode is Vd volts, the switching thyristor transitions to the ON state when a high-level second signal is input to the anode. However, the light emitting thyristor has a potential of the N gate electrode. When the voltage is Vd volts, the high level voltage of the second signal is set higher than the high level voltage of the third signal so that the third signal does not transition to the ON state even when the high level third signal is input to the anode. Further, when the potential of the N gate electrode of the light emitting thyristor is approximately 0 volts, the light emitting thyristor determines a high level voltage of the third signal so that the light emitting thyristor shifts to the ON state when the third signal is input to the anode. . Further, when the potential of the N gate electrode of the switching thyristor is approximately Vcc volts, the switching thyristor determines the high level voltage of the second signal so that it does not transition to the ON state even if the third signal is input to the anode, When the potential of the N gate electrode of the light emitting thyristor is approximately Vcc volts, the high level voltage of the third signal is determined so that the third signal does not transition to the ON state even if the third signal is input to the anode of the light emitting thyristor.

このとき、スイッチ用サイリスタに、ローレベルの第１信号と共にハイレベルの第２信号が入力されるとスイッチ用サイリスタはオン状態に遷移し、スイッチ用サイリスタのＮゲート電極はほぼ０ボルトを示し、前記信号伝送路でスイッチ用サイリスタのＮゲート電極と接続された発光用サイリスタのＮゲート電極の電位もほぼ０ボルトに等しい。このことは、ローレベル（０ボルト）の制御信号がスイッチ用サイリスタのＮゲート電極から発光用サイリスタのゲート電極へ信号伝送路を伝送して入力されたことを意味する。この状態でハイレベルの第３信号が入力されると発光用サイリスタはオン状態に遷移し発光する。   At this time, when a high-level second signal is input together with a low-level first signal to the switch thyristor, the switch thyristor is turned on, and the N-gate electrode of the switch thyristor shows approximately 0 volts, The potential of the N gate electrode of the light emitting thyristor connected to the N gate electrode of the switch thyristor in the signal transmission path is also substantially equal to 0 volts. This means that a low level (0 volt) control signal is input from the N gate electrode of the switching thyristor through the signal transmission path to the gate electrode of the light emitting thyristor. When a high-level third signal is input in this state, the light-emitting thyristor shifts to the on state and emits light.

スイッチ用サイリスタに、ローレベルの第１信号が入力されても、ハイレベルの第２信号が入力されなければ、スイッチ用サイリスタはオン状態に遷移しない。このとき、信号伝送路でスイッチ用サイリスタのＮゲート電極に接続された発光用サイリスタのＮゲート電極の電位はほぼＶｄボルトに等しい。しかし、この状態でハイレベルの第３信号がアノードに入力されても発光用サイリスタは発光しない。   Even if the low level first signal is input to the switch thyristor, the switch thyristor does not transition to the ON state unless the high level second signal is input. At this time, the potential of the N gate electrode of the light emitting thyristor connected to the N gate electrode of the switching thyristor in the signal transmission path is substantially equal to Vd volts. However, even if a high-level third signal is input to the anode in this state, the light-emitting thyristor does not emit light.

このように、ローレベルの第１信号およびハイレベルの第２信号が共に入力されているスイッチ用サイリスタはオン状態に遷移する。この状態でスイッチ用サイリスタのＮゲート電極と信号伝送路で接続された発光用サイリスタのアノードに第３信号が入力されているときに発光するという論理回路が実現できる。なお、前述したパラメータの設定は一例であり、同じ回路構成で他のパラメータを与えても動作する場合がある。   As described above, the switch thyristor to which both the low-level first signal and the high-level second signal are input transitions to the ON state. In this state, it is possible to realize a logic circuit that emits light when the third signal is input to the anode of the light emitting thyristor connected to the N gate electrode of the switching thyristor through the signal transmission path. The parameter setting described above is merely an example, and the operation may be performed even if other parameters are given in the same circuit configuration.

したがって、本発明によれば、たとえばＮＡＮＤゲートやインバータなどの複雑な半導体装置を用いることなく、発光サイリスタを用いた簡単な回路構成で、第１〜第３信号を与えることによって選択的に発光素子を発光させる論理回路を構成することができるので、設計が容易で製造工程が簡単な発光素子アレイが実現できる。また、前記抵抗体を用いることによって、複数の発光素子を同時に発光させる場合に、前記信号伝送路に流れる電流が変化しても安定にスイッチ素子を動作させることができる。   Therefore, according to the present invention, for example, a light emitting element can be selectively provided by providing the first to third signals with a simple circuit configuration using a light emitting thyristor without using a complicated semiconductor device such as a NAND gate or an inverter. Since a logic circuit that emits light can be configured, a light-emitting element array that is easy to design and that has a simple manufacturing process can be realized. In addition, when the plurality of light emitting elements are caused to emit light simultaneously by using the resistor, the switch element can be stably operated even when the current flowing through the signal transmission path changes.

なお、発光サイリスタのアノードを共通の電極とする場合には、発光サイリスタおよびダイオードの極性を反対にし、抵抗体に印加される電圧の正負を反対にし、発光サイリスタのゲート電極の導電型を反対にすれば、同様に前述の論理回路が実現できる。   When the anode of the light emitting thyristor is used as a common electrode, the polarities of the light emitting thyristor and the diode are reversed, the polarity of the voltage applied to the resistor is reversed, and the conductivity type of the gate electrode of the light emitting thyristor is reversed. Then, the above-described logic circuit can be realized in the same manner.

また本発明によれば、発光素子アレイは、上記構成と同様に、第１信号および第２信号が共に入力されているときに制御信号を出力するｎ（ｎは３以上の整数）個のスイッチ素子と、前記制御信号が伝送されるｎ本の信号伝送路と、前記信号伝送路からの制御信号と共に、第３信号が入力されているときに発光する複数（ｎ個以上）の発光素子とを含んで構成される。さらに、上記構成に加えて、前記ｎ個のスイッチ素子に第２信号を与えるための配線数を減少させるために、前記ｎ個のスイッチ素子をｎ個未満のスイッチ素子から成る複数のスイッチ素子ブロックに分割するとともに、第１信号入力端子を複数個設ける。そして、複数のスイッチ素子を含むスイッチ素子ブロックでは、その複数のスイッチ素子の各第２電極が相互に電気的に接続され、各第１電極が互いに異なる第１信号入力端子に個別に接続されるようにする。   Further, according to the present invention, the light emitting element array has n (n is an integer of 3 or more) switches for outputting a control signal when both the first signal and the second signal are input, as in the above configuration. An element, n signal transmission paths through which the control signal is transmitted, and a plurality of (n or more) light emitting elements that emit light when a third signal is input together with the control signal from the signal transmission path; It is comprised including. Further, in addition to the above configuration, in order to reduce the number of wires for supplying a second signal to the n switch elements, the n switch elements include a plurality of switch element blocks including less than n switch elements. And a plurality of first signal input terminals are provided. In the switch element block including a plurality of switch elements, the second electrodes of the plurality of switch elements are electrically connected to each other, and the first electrodes are individually connected to different first signal input terminals. Like that.

この結果、１つのスイッチ素子ブロックに属する各スイッチ素子には第２信号が共通に与えられるので、第２信号を供給するための配線数が削減される。一方、第１信号の供給については、１つのスイッチ素子ブロックに属する各スイッチ素子に第１信号は個別に与えられる。ここで、本発明では、第１信号入力端子数をなるべく増やさないようにするために、複数の第１信号入力端子のうち少なくとも１つには、スイッチ素子ブロック毎に設けられるスイッチ素子の第１電極が共通に接続されるようにする。各スイッチ素子ブロックを構成するスイッチ素子の数の最大値に第１信号入力端子の数を等しくすれば、第１信号入力端子は必要最小限の個数になる。   As a result, since the second signal is commonly given to the switch elements belonging to one switch element block, the number of wires for supplying the second signal is reduced. On the other hand, regarding the supply of the first signal, the first signal is individually given to each switch element belonging to one switch element block. Here, in the present invention, in order not to increase the number of first signal input terminals as much as possible, at least one of the plurality of first signal input terminals includes a first switch element provided for each switch element block. The electrodes are connected in common. If the number of first signal input terminals is made equal to the maximum number of switch elements constituting each switch element block, the number of first signal input terminals becomes the minimum necessary number.

このような発光素子アレイを複数個用いて発光装置を構成する場合には、各発光素子アレイの各第１信号入力端子に第１信号を時分割で順番に与える。そうすると、ある発光素子アレイの１つの第１信号入力端子に第１信号が与えられた状態では、その第１信号入力端子に接続されている複数のスイッチ素子に共通の第１信号が与えられる（以下、第１信号が与えられたスイッチ素子は選択状態にあるという）。この状態で、各スイッチ素子ブロックに時分割で順番に第２信号をさらに与えると、第２信号が与えられたスイッチ素子ブロックのうち、選択状態にあるスイッチ素子のみから制御信号が信号伝送路に出力される。そして、制御信号の流れる信号伝送路に接続された発光素子に第３信号を入力することによって、その発光素子を選択的に発光させることができる。   When a light-emitting device is configured using a plurality of such light-emitting element arrays, the first signal is sequentially applied to each first signal input terminal of each light-emitting element array in a time division manner. Then, in a state where the first signal is given to one first signal input terminal of a certain light emitting element array, a common first signal is given to a plurality of switch elements connected to the first signal input terminal ( Hereinafter, the switch element to which the first signal is applied is said to be in a selected state). In this state, when a second signal is further given to each switch element block in order in a time-sharing manner, a control signal is sent to the signal transmission path only from the switch element in the selected state among the switch element blocks to which the second signal is given. Is output. Then, by inputting the third signal to the light emitting element connected to the signal transmission path through which the control signal flows, the light emitting element can selectively emit light.

このように、本発明では、各発光素子アレイ内の複数のスイッチ素子ブロックで時分割駆動を行うので、第２信号を供給する駆動用ＩＣの出力端子数、および駆動用ＩＣと各発光素子アレイとの配線数を減少させることができ、小型の発光装置を実現することができる。また、発光素子アレイ内の第２信号入力用のボンディングパッド数も削減することができるので、発光素子の高密度化が可能な小形の発光素子アレイを実現できる。たとえば、ｎ個のスイッチ素子の全ての第１電極を相互に電気的に接続することによって、第１信号入力端子を１つだけ設ける場合には、第２信号を入力するための配線およびボンディングパッドの数は、スイッチ素子と同数だけ必要であるのに対して、本発明のように第１信号入力端子を１つ増やして２個にした場合には、第２信号入力用の配線およびボンディングパッドの数を半減させることが可能になる。   As described above, in the present invention, since the plurality of switch element blocks in each light emitting element array performs time division driving, the number of output terminals of the driving IC supplying the second signal, the driving IC, and each light emitting element array The number of wirings can be reduced, and a small light emitting device can be realized. In addition, since the number of second signal input bonding pads in the light emitting element array can be reduced, a small light emitting element array capable of increasing the density of the light emitting elements can be realized. For example, when only one first signal input terminal is provided by electrically connecting all the first electrodes of n switch elements to each other, wiring and bonding pads for inputting the second signal However, when the number of the first signal input terminals is increased to one as in the present invention, the number of the second signal input wirings and bonding pads is required. The number of can be reduced by half.

また、前記スイッチ素子は、スイッチ用サイリスタと選択用サイリスタと、抵抗体とから成り、前述のスイッチ素子のダイオードを選択用サイリスタに置換した構成を有する。発光素子は、前述した発光素子と同様に発光サイリスタから成る。各発光サイリスタは、カソードまたはアノードを共通の電極にして用いられる。   The switch element includes a switch thyristor, a selection thyristor, and a resistor, and has a configuration in which the diode of the switch element is replaced with a selection thyristor. The light emitting element is composed of a light emitting thyristor in the same manner as the light emitting element described above. Each light-emitting thyristor is used with a cathode or an anode as a common electrode.

発光サイリスタは、オフ状態からオン状態に遷移すると、ゲートの電圧が変動してもオフ状態に遷移せずにオン状態を記憶する場合がある。この状態をリセットして発光サイリスタをオン状態に遷移するためには、アノードとカソードとの間の電位差を小さくする必要がある。選択用サイリスタは、第４信号が与えられているときにオン状態であったとしても、第４信号が途切れることによってアノードとカソードとの間の電位差が小さくなり、オフ状態に遷移する。選択用サイリスタは、前述したダイオードと同様に動作する。具体的には、選択用サイリスタは、第１電極であるゲートに第１信号が与えられたときにオン状態となり、アノードとカソードとの間の電圧が発光サイリスタのオン状態における拡散電位となる。この拡散電位が第２電極であるスイッチ用サイリスタのゲートに与えられる。これによって前述した回路構成と同様に、たとえばＮＡＮＤゲートやインバータなどの複雑な半導体装置を用いることなく、発光サイリスタを用いた簡単な回路構成で、第１〜第４信号を与えることによって選択的に発光素子を発光させる論理回路を構成することができるので、設計が容易で製造工程が簡単な発光素子アレイが実現できる。また、前記抵抗体を用いることによって、複数の発光素子を同時に発光させる場合に、前記信号伝送路に流れる電流が変化しても安定にスイッチ素子を動作させることができる。さらに選択用サイリスタのゲート電極に流れ込む電流は小さいので、第１電極に第１信号を伝送する伝送線の線幅を小さくすることができる。これによって発光素子アレイの小形化を実現することができる。   When the light emitting thyristor transitions from the off state to the on state, the light emitting thyristor may store the on state without transitioning to the off state even when the gate voltage varies. In order to reset this state and shift the light emitting thyristor to the on state, it is necessary to reduce the potential difference between the anode and the cathode. Even if the selection thyristor is in the on state when the fourth signal is applied, the potential difference between the anode and the cathode becomes small due to the interruption of the fourth signal, and the selection thyristor shifts to the off state. The selection thyristor operates in the same manner as the diode described above. Specifically, the selection thyristor is turned on when a first signal is applied to the gate as the first electrode, and the voltage between the anode and the cathode becomes the diffusion potential in the on state of the light emitting thyristor. This diffusion potential is applied to the gate of the switch thyristor that is the second electrode. As a result, similar to the circuit configuration described above, the first to fourth signals are selectively applied with a simple circuit configuration using a light-emitting thyristor without using a complicated semiconductor device such as a NAND gate or an inverter. Since a logic circuit that emits light from the light emitting element can be configured, a light emitting element array that is easy to design and that has a simple manufacturing process can be realized. In addition, when the plurality of light emitting elements are caused to emit light simultaneously by using the resistor, the switch element can be stably operated even when the current flowing through the signal transmission path changes. Furthermore, since the current flowing into the gate electrode of the selection thyristor is small, the line width of the transmission line for transmitting the first signal to the first electrode can be reduced. As a result, it is possible to reduce the size of the light emitting element array.

また本発明によれば、前記発光サイリスタを含む発光素子アレイの構成において、各スイッチ用サイリスタのアノードには第２の抵抗体を介して第２信号が入力される。   According to the invention, in the configuration of the light emitting element array including the light emitting thyristor, the second signal is input to the anode of each switch thyristor via the second resistor.

発光素子アレイを用いて発光装置を構成する場合において、高速化の目的で、複数の発光素子アレイに第１信号を同時に与えて、複数の発光素子アレイを同時に選択状態にすることができる。このとき、選択状態にある複数の発光素子アレイ間では、第２信号は共用されているので、複数のスイッチ用サイリスタが同時期にスイッチングする。一般に発光サイリスタがスイッチングしてオン状態に遷移すると、アノードとカソードとの間に主電流が流れるので、第２信号供給用の駆動回路の出力電圧が低下する。したがって、複数のスイッチ用サイリスタのアノードに入力される第２信号のタイミングがずれる場合には、最初に第２信号が入力されるスイッチ用サイリスタがスイッチングして主電流が流れると、遅れて第２信号が入力されるスイッチ用サイリスタは、第２信号電圧の不足のためにスイッチングしないことが起こりえる。そこで、本発明によれば、各スイッチ用サイリスタのアノードに接続された第２の抵抗体を介して第２信号を与えることで、駆動回路の出力電圧の低下を抑制し、複数のスイッチ用サイリスタを確実にスイッチングさせることができる。   In the case of configuring a light emitting device using a light emitting element array, for the purpose of speeding up, a plurality of light emitting element arrays can be simultaneously selected by simultaneously applying a first signal to the plurality of light emitting element arrays. At this time, since the second signal is shared among the plurality of light emitting element arrays in the selected state, the plurality of switch thyristors are switched at the same time. In general, when the light emitting thyristor is switched to be turned on, a main current flows between the anode and the cathode, so that the output voltage of the drive circuit for supplying the second signal decreases. Therefore, when the timings of the second signals input to the anodes of the plurality of switch thyristors are shifted, when the switch thyristor to which the second signal is input first switches and the main current flows, the second signal is delayed. It is possible that the switch thyristor to which the signal is input does not switch due to a shortage of the second signal voltage. Therefore, according to the present invention, by providing the second signal through the second resistor connected to the anode of each switch thyristor, a decrease in the output voltage of the drive circuit is suppressed, and a plurality of switch thyristors are provided. Can be switched reliably.

また本発明によれば、スイッチ用サイリスタおよび発光用サイリスタを構成する各半導体層は同じ層構成を有する。この場合、スイッチ用サイリスタおよび発光用サイリスタを構成する半導体層を同時に同じ製膜工程で形成することができるので、複数の発光素子の他にスイッチ素子を設ける本発明の構成であっても、製造工程が複雑化することがない。   According to the present invention, the semiconductor layers constituting the switch thyristor and the light emitting thyristor have the same layer structure. In this case, since the semiconductor layers constituting the switch thyristor and the light emitting thyristor can be formed at the same time in the same film forming process, even in the configuration of the present invention in which a switch element is provided in addition to a plurality of light emitting elements, The process is not complicated.

また本発明によれば、前記のスイッチ用サイリスタが発する光を遮光または減光するための、遮光手段または減光手段を含む。前記遮光手段または減光手段は、スイッチ用サイリスタがスイッチングするときに発する光が発光用サイリスタに入射しないように働くため、その光による発光用サイリスタのしきい電圧の変動を防ぐことができる。よって、発光素子およびスイッチ素子を発光サイリスタで構成した場合において、発光素子アレイを安定に動作させることが可能となる。   In addition, according to the present invention, a light blocking means or a light reducing means for blocking or reducing light emitted from the switch thyristor is included. Since the light shielding means or the light reducing means works so that the light emitted when the switching thyristor is switched does not enter the light emitting thyristor, the threshold voltage of the light emitting thyristor due to the light can be prevented from changing. Therefore, when the light emitting element and the switch element are constituted by light emitting thyristors, the light emitting element array can be stably operated.

また本発明によれば、前記抵抗体が、Ｐ型半導体とＮ型半導体とを用い、基板側から順にＮＰＮまたはＰＮＰの順に積層された半導体層のうち、第３番目の第３半導体層によって構成される。スイッチ素子および発光素子を構成する各発光サイリスタは、基板から順にＮＰＮＰまたはＰＮＰＮの順に積層された第１〜第４の半導体層を用いて構成されるので、各発光サイリスタが形成される同一基板上に同一の製膜工程で、抵抗体用の半導体層を形成することができる。この場合、抵抗体は、ＮＰＮＰまたはＰＮＰＮの４層の半導体層を積層した後、最上層のＰ型またはＮ型の半導体層をエッチングすることによって得られる。したがって、複数の発光素子の他に、抵抗体を含むスイッチ素子を備えた本発明の構成であっても、製造工程が複雑化することがない。   According to the invention, the resistor includes a P-type semiconductor and an N-type semiconductor, and is configured by a third third semiconductor layer among semiconductor layers stacked in order of NPN or PNP from the substrate side. Is done. Each light emitting thyristor constituting the switch element and the light emitting element is configured by using the first to fourth semiconductor layers stacked in order of NPNP or PNPN in order from the substrate, and therefore on the same substrate on which each light emitting thyristor is formed. In the same film forming process, a semiconductor layer for a resistor can be formed. In this case, the resistor is obtained by stacking four semiconductor layers of NPNP or PNPN and then etching the uppermost P-type or N-type semiconductor layer. Therefore, even if it is the structure of this invention provided with the switch element containing a resistor other than a some light emitting element, a manufacturing process does not become complicated.

また、前記抵抗体は、各発光サイリスタのカソードが共通の電極として用いられるとき、Ｎ型半導体層で構成され、その一端に共通の電極に対して正の電圧が印加される。各発光サイリスタのアノードが共通の電極として用いられるときには、前記抵抗体は、Ｐ型半導体層で構成され、その一端に共通の電極に対して負の電圧が印加される。すなわち、抵抗体として用いられる第３半導体層と隣接する第２半導体層との間には、逆バイアスの電圧が印加されることになるので、空乏層が拡がって、共通の電極に対する絶縁性が確保される。したがって、抵抗体を上記構成にすることによって、不要な電流経路が生じにくくなり、抵抗体としての動作を安定にすることができる。   The resistor is composed of an N-type semiconductor layer when the cathode of each light-emitting thyristor is used as a common electrode, and a positive voltage is applied to the common electrode at one end thereof. When the anode of each light-emitting thyristor is used as a common electrode, the resistor is composed of a P-type semiconductor layer, and a negative voltage is applied to the common electrode at one end thereof. That is, since a reverse bias voltage is applied between the third semiconductor layer used as the resistor and the adjacent second semiconductor layer, the depletion layer expands, and the insulating property with respect to the common electrode is increased. Secured. Therefore, when the resistor is configured as described above, an unnecessary current path is hardly generated, and the operation as the resistor can be stabilized.

また本発明によれば、前述のように、前記抵抗体が第３半導体層によって構成されるとき、外部から入射する光の影響を抑制するために、遮光手段または減光手段としての遮光膜が設けられる。抵抗体が設けられるＮＰＮまたはＰＮＰ構造の半導体層の界面に入射した光によって電子・正孔対が生成されると、フォトトランジスタと同様に第２半導体層にキャリアが蓄積されるので、第２半導体層と第３半導体層との界面の絶縁性が損なわれて、抵抗体としての動作が不安定になる。そこで、遮光手段または減光手段を設けることによって、半導体層の界面での入射光による励起を抑制し、抵抗体の動作を安定化させることができる。   According to the present invention, as described above, when the resistor is constituted by the third semiconductor layer, a light-shielding film as a light-shielding means or a light-reducing means is provided in order to suppress the influence of light incident from the outside. Provided. When an electron / hole pair is generated by light incident on the interface of the semiconductor layer having the NPN or PNP structure provided with the resistor, carriers are accumulated in the second semiconductor layer like the phototransistor. The insulation at the interface between the layer and the third semiconductor layer is impaired, and the operation as a resistor becomes unstable. Therefore, by providing a light shielding unit or a light reducing unit, excitation by incident light at the interface of the semiconductor layer can be suppressed, and the operation of the resistor can be stabilized.

また本発明によれば、前記発光素子アレイが発光サイリスタ、ダイオードおよび抵抗体を備えた複数の前記スイッチ素子を含んで構成される場合に、複数のその発光素子アレイと、各発光素子アレイに第１信号を供給する第１の駆動回路と、第２信号を供給する第２の駆動回路と、第３信号を供給する第３の駆動回路とを含む発光装置が提供される。本発明の前記発光素子アレイを用いると、第１の駆動回路から供給される第１信号を入力することによって、第１信号が入力された発光素子アレイのうち第１信号が入力されたスイッチ素子を選択状態にし、選択状態にないスイッチ素子に接続された発光素子を、第２信号および第３信号が入力されても発光しないようにすることができる。このため、複数の発光素子アレイ間で第２の駆動回路および第３の駆動回路を共用にする時分割駆動で発光装置を安定に動作させることができる。したがって、駆動用回路の数、および駆動用回路を実装する基板の層数を少なくすることができ、発光素子アレイおよび駆動用回路実装基板の面積を小さくすることができ、結果として小形でかつ安定に動作する発光装置が実現できる。   According to the invention, when the light-emitting element array includes a plurality of the switch elements each including a light-emitting thyristor, a diode, and a resistor, a plurality of the light-emitting element arrays and There is provided a light emitting device including a first drive circuit that supplies one signal, a second drive circuit that supplies a second signal, and a third drive circuit that supplies a third signal. When the light emitting element array according to the present invention is used, the first signal supplied from the first drive circuit is input, and the switch element to which the first signal is input out of the light emitting element array to which the first signal is input. The light emitting element connected to the switch element that is not in the selected state can be prevented from emitting light even when the second signal and the third signal are input. For this reason, the light-emitting device can be stably operated by time-division driving in which the second drive circuit and the third drive circuit are shared between the plurality of light-emitting element arrays. Therefore, the number of driving circuits and the number of layers of the board on which the driving circuits are mounted can be reduced, and the area of the light emitting element array and the driving circuit mounting board can be reduced, resulting in a small and stable. A light emitting device that operates in a short time can be realized.

また本発明によれば、前記発光素子アレイがスイッチ用サイリスタ、選択用サイリスタおよび抵抗体を備えた複数の前記スイッチ素子を含んで構成される場合に、複数のその発光素子アレイと、各発光素子アレイに第１信号を供給する第１の駆動回路と、第２信号を供給する第２の駆動回路と、第３信号を供給する第３の駆動回路と、第４信号を供給する第４の駆動回路とを含む発光装置が提供される。本発明の前記発光素子アレイを用いると、第１の駆動回路から供給される第１信号を入力することによって、第１信号が入力された発光素子アレイのうち第１信号が入力されたスイッチ素子を選択状態にし、選択状態にないスイッチ素子に接続された発光素子を、第２信号および第３信号が入力されても発光しないようにすることができる。このため、複数の発光素子アレイ間で第２の駆動回路および第３の駆動回路を共用にする時分割駆動で発光装置を安定に動作させることができる。また第１信号に同期して入力される第４信号によって、選択状態となったスイッチ素子をリセットし、選択状態と非選択状態とを切り替えることができる。したがって、駆動用回路の数、および駆動用回路を実装する基板の層数を少なくすることができ、発光素子アレイおよび駆動用回路実装基板の面積を小さくすることができ、結果として小形でかつ安定に動作する発光装置が実現できる。   According to the invention, when the light-emitting element array includes a plurality of the switch elements each including a switch thyristor, a selection thyristor, and a resistor, a plurality of the light-emitting element arrays and each light-emitting element A first driving circuit for supplying a first signal to the array; a second driving circuit for supplying a second signal; a third driving circuit for supplying a third signal; and a fourth driving circuit for supplying a fourth signal. A light emitting device including a driving circuit is provided. When the light emitting element array according to the present invention is used, the first signal supplied from the first drive circuit is input, and the switch element to which the first signal is input out of the light emitting element array to which the first signal is input. The light emitting element connected to the switch element that is not in the selected state can be prevented from emitting light even when the second signal and the third signal are input. For this reason, the light-emitting device can be stably operated by time-division driving in which the second drive circuit and the third drive circuit are shared between the plurality of light-emitting element arrays. In addition, the switch element in the selected state can be reset and switched between the selected state and the non-selected state by the fourth signal input in synchronization with the first signal. Therefore, the number of driving circuits and the number of layers of the board on which the driving circuits are mounted can be reduced, and the area of the light emitting element array and the driving circuit mounting board can be reduced, resulting in a small and stable. A light emitting device that operates in a short time can be realized.

また本発明によれば、前記第４の駆動回路を用いる発光装置の構成において、第１信号の供給先を変更するときには、第４の駆動回路から、共通の電極に等しい０Ｖの電圧を供給してリセットした後に、第４信号を供給してから、第２および第３の駆動回路から第２および第３信号をそれぞれ供給する。第４信号を供給する前に、第２および第３信号を供給すると、前記信号伝送路がほぼ０Ｖの電圧になっているので、第１信号の供給によらずに発光素子が発光することになって、不都合が生じる。   According to the invention, in the configuration of the light emitting device using the fourth drive circuit, when changing the supply destination of the first signal, a voltage of 0 V equal to the common electrode is supplied from the fourth drive circuit. After resetting, the fourth signal is supplied, and then the second and third signals are supplied from the second and third drive circuits, respectively. If the second and third signals are supplied before the fourth signal is supplied, the light transmission element emits light regardless of the supply of the first signal because the voltage of the signal transmission path is almost 0V. Inconvenience occurs.

また本発明によれば、前記発光素子アレイが発光サイリスタ、ダイオードおよび抵抗体を備えた複数の前記スイッチ素子を含んで構成される場合に、その発光素子アレイを複数含む前記発光装置を用いた画像形成装置が提供される。画像形成手順は、最初に、画像情報に基づいて前記発光装置を前記第１、第２および第３の駆動回路によって駆動して、前記発光装置からの光を集光手段によって、帯電した感光体ドラムに集光することによって、感光体ドラムは露光され、その表面に静電潜像が形成される。次に、静電潜像が形成された感光体ドラムに、現像剤供給手段によって現像剤を供給すると、感光体ドラムに現像剤が付着して画像が形成される。最後に、転写手段によって、感光体ドラムに現像剤によって形成された画像を記録シートに転写して、定着手段によって記録シートに転写された現像剤を定着させることによって、記録シートに画像が形成される。前記発光装置が、小形であって、安定に動作する信頼性の高いものであるので、良好な画像を安定に形成することができる画像形成装置となる。   According to the invention, when the light-emitting element array includes a plurality of the switch elements each including a light-emitting thyristor, a diode, and a resistor, an image using the light-emitting device including a plurality of the light-emitting element arrays. A forming apparatus is provided. In the image forming procedure, first, the light-emitting device is driven by the first, second, and third drive circuits based on image information, and light from the light-emitting device is charged by the light collecting means. By focusing on the drum, the photosensitive drum is exposed to form an electrostatic latent image on the surface thereof. Next, when the developer is supplied to the photosensitive drum on which the electrostatic latent image is formed by the developer supplying means, the developer adheres to the photosensitive drum and an image is formed. Finally, the image formed on the photosensitive drum is transferred to the recording sheet by the transfer unit, and the developer transferred to the recording sheet is fixed by the fixing unit to form an image on the recording sheet. The Since the light emitting device is small and has high reliability that operates stably, the image forming device can stably form a good image.

また本発明によれば、前記発光素子アレイがスイッチ用サイリスタ、選択用サイリスタおよび抵抗体を備えた複数の前記スイッチ素子含んで構成される場合に、その発光素子アレイを複数含む前記発光装置と、第４の駆動回路をさらに含む画像形成装置が提供される。前記発光装置は、画像情報に基づいて前記発光装置を前記第１、第２、第３および第４の駆動回路によって駆動することによって、前述した発光装置と同様に動作する。これによって前述した画像得形成装置と同様に、良好な画像を安定に形成することができる画像形成装置が実現される。   According to the invention, when the light emitting element array includes a plurality of the switch elements including a switch thyristor, a selection thyristor, and a resistor, the light emitting device including a plurality of the light emitting element arrays; An image forming apparatus further including a fourth drive circuit is provided. The light-emitting device operates in the same manner as the above-described light-emitting device by driving the light-emitting device by the first, second, third, and fourth drive circuits based on image information. As a result, an image forming apparatus capable of stably forming a good image is realized in the same manner as the image obtaining and forming apparatus described above.

本発明の発光素子アレイの第１の実施の形態としての発光素子アレイチップ１を示す概略的な等価回路図である。1 is a schematic equivalent circuit diagram showing a light-emitting element array chip 1 as a first embodiment of a light-emitting element array of the present invention. 発光用サイリスタＴのアノード電圧とアノード電流との関係である順方向電圧−電流特性を示すグラフである。It is a graph which shows the forward voltage-current characteristic which is the relationship between the anode voltage of the thyristor T for light emission, and an anode current. 図１の発光素子アレイチップ１を示す概略的な等価回路図の一部である。FIG. 2 is a part of a schematic equivalent circuit diagram showing the light emitting element array chip 1 of FIG. 1. 図３に示される等価回路図を論理回路図記号で表す論理回路図である。FIG. 4 is a logic circuit diagram representing the equivalent circuit diagram shown in FIG. 3 with logic circuit diagram symbols. 第１の実施の形態の発光素子アレイチップ１における動作特性の一例を示すグラフである。It is a graph which shows an example of the operation characteristic in the light emitting element array chip 1 of 1st Embodiment. 第１の実施の形態の発光素子アレイチップ１の基本構成を示す一部の平面図である。It is a partial top view which shows the basic composition of the light emitting element array chip 1 of 1st Embodiment. 図６の切断面線ＶＩＩ−ＶＩＩから見た発光素子アレイチップ１の基本的構成を示す一部の断面図である。FIG. 7 is a partial cross-sectional view showing a basic configuration of the light-emitting element array chip 1 as seen from a section line VII-VII in FIG. 6. 図６の切断面線ＶＩＩＩ−ＶＩＩＩから見た発光素子アレイチップ１の基本的構成を示す一部の断面図である。FIG. 7 is a partial cross-sectional view showing a basic configuration of the light-emitting element array chip 1 as seen from the section line VIII-VIII in FIG. 6. 図６の切断面線ＩＸ−ＩＸから見た発光素子アレイチップ１の基本的構成を示す一部の断面図である。FIG. 7 is a partial cross-sectional view showing a basic configuration of the light-emitting element array chip 1 as seen from a section line IX-IX in FIG. 6. 本発明の実施の一形態の発光装置１０を模式的に示すブロック回路図である。1 is a block circuit diagram schematically showing a light emitting device 10 according to an embodiment of the present invention. 発光装置１０の動作を示すタイミングチャートである。3 is a timing chart showing the operation of the light emitting device 10. 発光素子アレイチップ１を用いた画像形成装置の基本的構成を示す側面図である。1 is a side view showing a basic configuration of an image forming apparatus using a light emitting element array chip 1. FIG. 本発明の発光素子アレイの第２の実施の形態としての発光素子アレイチップ２を示す概略的な等価回路図である。It is a schematic equivalent circuit diagram which shows the light emitting element array chip | tip 2 as 2nd Embodiment of the light emitting element array of this invention. 第２の実施の形態の発光素子アレイチップ２の基本構成を示す一部の平面図である。It is a partial top view which shows the basic composition of the light emitting element array chip 2 of 2nd Embodiment. 図１４の切断面線ＸＶ−ＸＶから見た第２の実施形態の発光素子アレイチップ２の基本的構成を示す一部の断面図である。FIG. 15 is a partial cross-sectional view illustrating a basic configuration of the light-emitting element array chip 2 according to the second embodiment as viewed from a section line XV-XV in FIG. 14. 図１４の切断面線ＸＶＩ−ＸＶＩから見た第２の実施形態の発光素子アレイチップ２の基本的構成を示す一部の断面図である。FIG. 15 is a partial cross-sectional view illustrating a basic configuration of the light-emitting element array chip 2 according to the second embodiment, as viewed from a section line XVI-XVI in FIG. 14. 本発明の第３の実施の形態としての発光素子アレイチップ３を示す概略的な等価回路図である。It is a schematic equivalent circuit diagram which shows the light emitting element array chip | tip 3 as the 3rd Embodiment of this invention. 本発明の第４の実施の形態としての発光素子アレイチップ４を示す概略的な等価回路図である。It is a schematic equivalent circuit diagram which shows the light emitting element array chip | tip 4 as the 4th Embodiment of this invention. 本発明の第５の実施の形態としての発光素子アレイチップ５を示す概略的な等価回路図である。It is a schematic equivalent circuit diagram which shows the light emitting element array chip 5 as the 5th Embodiment of this invention. 図１９に示す発光素子アレイチップ５を示す概略的な等価回路図の一部である。FIG. 20 is a part of a schematic equivalent circuit diagram showing the light-emitting element array chip 5 shown in FIG. 19.

発光素子アレイチップ５の基本的構成を示す一部の断面図である。4 is a partial cross-sectional view showing a basic configuration of a light emitting element array chip 5. FIG. 本発明の実施の一形態の発光装置８２を模式的に示すブロック回路図である。It is a block circuit diagram showing typically light emitting device 82 of an embodiment of the invention. 発光装置８２の動作を示すタイミングチャートであり、横軸は基準時刻からの経過時間を表し、縦軸は信号レベルを電圧または電流の大きさで表す。It is a timing chart which shows operation | movement of the light-emitting device 82, A horizontal axis represents the elapsed time from reference | standard time, and a vertical axis | shaft represents a signal level with the magnitude | size of a voltage or an electric current. 本発明の発光素子アレイの第６の実施の形態としての発光素子アレイチップ６を示す概略的な等価回路図である。It is a schematic equivalent circuit diagram which shows the light emitting element array chip | tip 6 as 6th Embodiment of the light emitting element array of this invention. 本発明の発光素子アレイの第７の実施の形態としての発光素子アレイチップ７を示す概略的な等価回路図である。It is a schematic equivalent circuit diagram which shows the light emitting element array chip | tip 7 as 7th Embodiment of the light emitting element array of this invention. 発光装置の他の実施の形態を模式的に示すブロック回路図である。It is a block circuit diagram which shows typically other embodiment of a light-emitting device. 本発明の第８の実施の形態としての発光素子アレイチップ８を示す概略的な等価回路図である。It is a schematic equivalent circuit diagram which shows the light emitting element array chip 8 as the 8th Embodiment of this invention. 第８の実施の形態の発光素子アレイチップ８の基本構成を示す一部の平面図である。It is a partial top view which shows the basic composition of the light emitting element array chip 8 of 8th Embodiment. 図２７および図２８に示す第８の実施の形態の発光素子アレイチップ８を用いた発光装置８３を模式的に示すブロック回路図である。FIG. 29 is a block circuit diagram schematically showing a light emitting device 83 using the light emitting element array chip 8 of the eighth embodiment shown in FIGS. 27 and 28. 図２９に示す発光装置８３の動作を示すタイミングチャートである。30 is a timing chart illustrating an operation of the light emitting device 83 illustrated in FIG. 29. 本発明の第９の実施の形態としての発光素子アレイチップ９を示す概略的な等価回路図である。It is a schematic equivalent circuit diagram which shows the light emitting element array chip | tip 9 as the 9th Embodiment of this invention.

以下、図面を参照して本発明の発光素子アレイ、発光装置および画像形成装置について詳細に説明する。ここで、以下の各実施の形態では、発光素子アレイに用いられる発光サイリスタのカソードを共通の電極として接地した場合について例示している。発光サイリスタのアノードを共通の電極として接地する場合にも、発光サイリスタおよびダイオードの極性を反対にし、抵抗体に印加される電圧の正負を反対にし、発光サイリスタのゲート電極の導電型を反対にすれば、同様の論理回路が実現できる。   Hereinafter, a light-emitting element array, a light-emitting device, and an image forming apparatus of the present invention will be described in detail with reference to the drawings. Here, in each of the following embodiments, a case where the cathode of the light emitting thyristor used in the light emitting element array is grounded as a common electrode is illustrated. Even when the anode of the light-emitting thyristor is grounded as a common electrode, the polarity of the light-emitting thyristor and the diode is reversed, the polarity of the voltage applied to the resistor is reversed, and the conductivity type of the gate electrode of the light-emitting thyristor is reversed. In this case, a similar logic circuit can be realized.

図１は、本発明の発光素子アレイの第１の実施の形態としての発光素子アレイチップ１を示す概略的な等価回路図である。   FIG. 1 is a schematic equivalent circuit diagram showing a light emitting element array chip 1 as a first embodiment of the light emitting element array of the present invention.

発光素子アレイチップ１は、ｋ（記号ｋは、自然数）個の発光素子と、ｎ個のスイッチ素子と、ｎ本のゲート横配線ＧＨ１〜ＧＨｎとを含んで構成される。ｋ個の発光素子は、それぞれ発光サイリスタから成る。スイッチ素子は、ｎ個の発光サイリスタから成るスイッチ用サイリスタＳ１〜Ｓｎと、ｎ個の発光サイリスタから成る選択用サイリスタＵ１〜Ｕｎと、ｎ個のプルアップ抵抗ＲＰ１〜ＲＰｎとを含む。本実施の形態では、ｎ＝４である。以後、ｋ個の発光素子をそれぞれ発光用サイリスタＴ１〜Ｔｋと記載する場合がある。また複数の発光用サイリスタＴ１〜Ｔｋ、複数のスイッチ用サイリスタＳ１〜Ｓｎ、複数の選択用サイリスタＵ１〜Ｕｎ、および複数のプルアップ抵抗ＲＰ１〜ＲＰｎを総称する場合または不特定のものを指す場合、それぞれ単に発光用サイリスタＴ、スイッチ用サイリスタＳ、選択用サイリスタＵおよびプルアップ抵抗ＲＰと記載する場合がある。本実施の形態では、ゲート横配線ＧＨが前記信号伝送路に対応し、プルアップ抵抗ＲＰが前記抵抗体に対応する。   The light emitting element array chip 1 includes k (symbol k is a natural number) light emitting elements, n switch elements, and n gate lateral wirings GH1 to GHn. Each of the k light emitting elements includes a light emitting thyristor. The switch element includes switch thyristors S1 to Sn composed of n light emitting thyristors, selection thyristors U1 to Un composed of n light emitting thyristors, and n pull up resistors RP1 to RPn. In the present embodiment, n = 4. Hereinafter, the k light emitting elements may be referred to as light emitting thyristors T1 to Tk, respectively. Further, when referring to a plurality of light-emitting thyristors T1 to Tk, a plurality of switch thyristors S1 to Sn, a plurality of selection thyristors U1 to Un, and a plurality of pull-up resistors RP1 to RPn, In some cases, the light-emitting thyristor T, the switch thyristor S, the selection thyristor U, and the pull-up resistor RP may be described. In the present embodiment, the gate horizontal wiring GH corresponds to the signal transmission path, and the pull-up resistor RP corresponds to the resistor.

発光素子を構成する発光用サイリスタＴ１〜Ｔｋの動作を制御するための電極として、アノードａ１〜ａｋおよびＮゲート電極ｂ１〜ｂｋを用いる。各発光用サイリスタＴのカソードは共通の電極として接地されている。アノードａ１〜ａｋおよびＮゲート電極ｂ１〜ｂｋについても同様に、複数のものを総称する場合または不特定のものを指す場合に、単にアノードａ、Ｎゲート電極ｂと記載する場合がある。また、Ｎゲート電極ｂを単にゲート電極ｂと記載する場合がある。本実施の形態では、アノードａが前記第３電極に対応し、Ｎゲート電極ｂが前記第２制御電極に対応する。   As electrodes for controlling the operations of the light emitting thyristors T1 to Tk constituting the light emitting element, anodes a1 to ak and N gate electrodes b1 to bk are used. The cathodes of the light emitting thyristors T are grounded as a common electrode. Similarly, the anodes a1 to ak and the N gate electrodes b1 to bk may be simply referred to as the anode a and the N gate electrode b when referring to a plurality of elements or referring to an unspecified one. In some cases, the N gate electrode b is simply referred to as a gate electrode b. In the present embodiment, the anode a corresponds to the third electrode, and the N gate electrode b corresponds to the second control electrode.

スイッチ素子を構成するスイッチ用サイリスタＳ１〜Ｓ４の動作を制御するための電極として、アノードｃ１〜ｃ４およびＮゲート電極ｄ１〜ｄ４を用いる。スイッチ用サイリスタＳのカソードは共通の電極として接地されている。アノードｃ１〜ｃ４およびＮゲート電極ｄ１〜ｄ４についても同様に、複数のものを総称する場合または不特定のものを指す場合に、単にアノードｃ、Ｎゲート電極ｄと記載する場合がある。また、Ｎゲート電極ｄを単にゲート電極ｄと記載する場合がある。本実施の形態では、アノードｃが前記第１電極に対応し、Ｎゲート電極ｄが前記第１制御電極に対応する。   Anodes c1 to c4 and N gate electrodes d1 to d4 are used as electrodes for controlling the operations of the switch thyristors S1 to S4 constituting the switch element. The cathode of the switch thyristor S is grounded as a common electrode. Similarly, the anodes c1 to c4 and the N gate electrodes d1 to d4 may be simply referred to as the anode c and the N gate electrode d when referring to a plurality of elements or when referring to an unspecified one. In some cases, the N gate electrode d is simply referred to as a gate electrode d. In the present embodiment, the anode c corresponds to the first electrode, and the N gate electrode d corresponds to the first control electrode.

スイッチ用サイリスタＳ１〜Ｓ４のＮゲート電極ｄ１〜ｄ４は、選択用サイリスタＵ１〜Ｕ４のアノードｅ１〜ｅ４、プルアップ抵抗ＲＰ１〜ＲＰ４の一端およびゲート横配線ＧＨ１〜ＧＨ４と接続される。相互に接続される素子の参照符号には互いに同じ番号を付して記載する。たとえば第１番目のスイッチ用サイリスタＳ１のＮゲート電極ｄ１は、第１番目の選択用サイリスタＵ１のアノードｅ１、第１番目のプルアップ抵抗ＲＰ１および第１番目のゲート横配線ＧＨ１と接続される。第ｉ4（１≦ｉ4≦ｎ、ただしｎ＝４）番目のスイッチ用サイリスタＳｉ4のＮゲート電極ｄｉ4は、第ｉ4番目の選択用サイリスタＵ
ｉ4のアノードｅｉ4、プルアップ抵抗ＲＰｉ4およびゲート横配線ＧＨｉ4と接続される。さらに、選択用サイリスタＵのＮゲート電極ｆ１〜ｆ４は共通のセレクト信号が入力されるセレクト信号入力端子ＣＳＧに接続されることで相互に電気的に接続される。プルアップ抵抗ＲＰの他端は、共通のリセット信号が入力されるリセット信号入力端子ＣＳＡに接続される。選択用サイリスタＵのカソードは共通の電極として接地されている。ゲート横配線ＧＨは、スイッチ用サイリスタＳのＮゲート電極ｄから出力された制御信号を伝送する。本実施の形態では、選択用サイリスタＵのＮゲート電極ｆ１〜ｆ４が前記第２電極に対応し、セレクト信号が前記第１信号に対応し、リセット信号が第４信号に対応する。なお、選択用サイリスタＵ１〜Ｕ４のアノードｅ１〜ｅ４およびＮゲート電極ｆ１〜ｆ４を総称する場合または不特定のものを指す場合に単に選択用サイリスタＵのアノードｅおよびＮゲート電極ｆと記載する場合がある。 The N gate electrodes d1 to d4 of the switch thyristors S1 to S4 are connected to the anodes e1 to e4 of the selection thyristors U1 to U4, one end of the pull-up resistors RP1 to RP4, and the gate horizontal wirings GH1 to GH4. Reference numerals of elements connected to each other are denoted by the same reference numerals. For example, the N gate electrode d1 of the first switch thyristor S1 is connected to the anode e1, the first pull-up resistor RP1, and the first gate horizontal wiring GH1 of the first selection thyristor U1. The N 4 gate electrode di 4 of the i 4 (1 ≦ i 4 ≦ n, where n = 4) th switch thyristor Si 4 is the i 4 th selection thyristor U.
It is connected to the anode ei 4 of i 4 , the pull-up resistor RPi 4, and the gate lateral wiring GHi 4 . Further, the N gate electrodes f1 to f4 of the selection thyristor U are electrically connected to each other by being connected to a select signal input terminal CSG to which a common select signal is input. The other end of the pull-up resistor RP is connected to a reset signal input terminal CSA to which a common reset signal is input. The cathode of the selection thyristor U is grounded as a common electrode. The lateral gate wiring GH transmits a control signal output from the N gate electrode d of the switch thyristor S. In the present embodiment, the N gate electrodes f1 to f4 of the selection thyristor U correspond to the second electrode, the select signal corresponds to the first signal, and the reset signal corresponds to the fourth signal. When the anodes e1 to e4 and the N gate electrodes f1 to f4 of the selection thyristors U1 to U4 are generically referred to, or when referring to an unspecified one, they are simply described as the anode e and the N gate electrode f of the selection thyristor U. There is.

各スイッチ用サイリスタＳのアノードｃ１〜ｃ４は、各ゲート信号入力端子Ｇ１〜Ｇ４にそれぞれ接続される。好ましい構成として、スイッチ用サイリスタＳのアノードｃ１〜ｃ４とゲート信号入力端子Ｇ１〜Ｇ４との間には電流制限抵抗ＲＩ１〜ＲＩ４が接続される。複数のゲート信号入力端子Ｇ１〜Ｇ４および電流制限抵抗ＲＩ１〜ＲＩ４を総称する場合または不特定のものを指す場合に、単にゲート信号入力端子Ｇおよび電流制限抵抗ＲＩとそれぞれ記載する場合がある。本実施の形態では、ゲート信号が前記第２信号に対応し、電流制限抵抗ＲＩが前記第２の抵抗体に対応する。   The anodes c1 to c4 of each switch thyristor S are connected to the gate signal input terminals G1 to G4, respectively. As a preferred configuration, current limiting resistors RI1 to RI4 are connected between the anodes c1 to c4 of the switch thyristor S and the gate signal input terminals G1 to G4. When the plurality of gate signal input terminals G1 to G4 and the current limiting resistors RI1 to RI4 are collectively referred to or unspecified, they may be simply referred to as the gate signal input terminal G and the current limiting resistor RI, respectively. In the present embodiment, the gate signal corresponds to the second signal, and the current limiting resistor RI corresponds to the second resistor.

発光素子として用いられる発光用サイリスタＴは、ｍ個の発光素子ブロックＢ１〜Ｂｍから構成され、１つの発光素子ブロックは、ｎ個以下の発光用サイリスタＴの群からなる。ここで、複数の発光素子ブロックＢ１〜Ｂｍを総称する場合または不特定のものを指す場合に、単に発光素子ブロックＢと記載する場合がある。１つの発光素子ブロックＢを構成する発光用サイリスタＴの数は、ｎ以下である必要がある。本実施の形態ではｎ＝４であり、すべての発光素子ブロックを構成する発光用サイリスタＴの数をｎ（＝４）に設定している。したがって、発光用サイリスタＴの個数ｋと発光素子ブロックＢの個数ｍとの関係は、ｋ＝４ｍとなる。また、発光用サイリスタＴの配列方向に沿う一方から他方へ向かって、発光用サイリスタＴに番号を第１番から第ｋ番まで付し、各発光素子ブロックにも前記配列方向の前記一方から前記他方へ向かって第１番から第ｍ番まで番号を付すと、第ｉ5（１≦ｉ5≦ｍ）番目の発光素子ブロックＢｉ5には、第４ｉ5−３番目から第４ｉ5
番目の発光用サイリスタＴが属する。 The light emitting thyristor T used as the light emitting element is composed of m light emitting element blocks B1 to Bm, and one light emitting element block is composed of a group of n or less light emitting thyristors T. Here, when collectively referring to the plurality of light emitting element blocks B1 to Bm or indicating an unspecified one, the light emitting element block B may be simply described. The number of light-emitting thyristors T constituting one light-emitting element block B needs to be n or less. In this embodiment, n = 4, and the number of light-emitting thyristors T constituting all the light-emitting element blocks is set to n (= 4). Therefore, the relationship between the number k of light emitting thyristors T and the number m of light emitting element blocks B is k = 4 m. The light emitting thyristors T are numbered from No. 1 to No. k from one to the other along the arrangement direction of the light emitting thyristors T, and each light emitting element block also has the number from the one in the arrangement direction. When numbers are assigned from the 1st to the m-th toward the other side, the i 5 (1 ≦ i 5 ≦ m) -th light emitting element block Bi 5 is assigned to the 4i 5 -3rd to 4i 5.
The th light emitting thyristor T belongs.

各発光素子ブロックＢ１〜Ｂｍに、個別に発光信号入力端子Ａ１〜Ａｍが設けられる。発光信号入力端子Ａ１〜Ａｍについて、複数のものを総称する場合または不特定のものをさす場合、単に発光信号入力端子Ａと記載する場合がある。各発光素子ブロックＢを構成する発光用サイリスタＴは、アノードａが発光素子ブロックＢごとに共通の発光信号入力端子Ａに接続されることで相互に電気的に接続される。また、各発光素子ブロックＢを構成する発光用サイリスタＴのＮゲート電極ｂはそれぞれ、異なるゲート横配線ＧＨに接続される。本実施の形態では、発光用サイリスタＴの配列方向に沿う一方から他方へ向かって、発光用サイリスタＴに番号を第１番から第ｋ番まで付し、前記配列方向に沿う前記一方から前記他方へ向かって、発光素子ブロックＢに番号を第１番から第ｍ番まで付し、ゲート横配線の配線順に第１番から第４番まで番号を付すと、第ｉ6（１≦ｉ6≦ｍ）番目の発光素子ブロックＢｉ6では、第４ｉ6−３番目の発光用サイリスタＴ４ｉ6−３のゲート
電極が１番目のゲート横配線ＧＨ１に接続され、第４ｉ6−２番目の発光用サイリスタＴ
４ｉ6−２のゲート電極が２番目のゲート横配線ＧＨ２に接続され、第４ｉ6−１番目の発光用サイリスタＴ４ｉ6−１のゲート電極が３番目のゲート横配線ＧＨ３に接続され、第
４ｉ6番目の発光用サイリスタＴ４ｉ6のゲート電極が４番目のゲート横配線ＧＨ４にそれぞれ接続される。また、第ｉ6（１≦ｉ6≦ｍ）番目の発光素子ブロックＢｉ6に属する全
ての発光用サイリスタＴのアノードａが共通の発光信号入力端子Ａｉ6に接続される。本
実施の形態では、発光信号が前記第３信号に対応する。 The light emitting signal input terminals A1 to Am are individually provided in the light emitting element blocks B1 to Bm. The light emission signal input terminals A1 to Am may be simply referred to as the light emission signal input terminal A when a plurality of light emission signal input terminals A1 to Am are collectively referred to or unspecified. The light emitting thyristors T constituting each light emitting element block B are electrically connected to each other by connecting the anode a to the common light emitting signal input terminal A for each light emitting element block B. Further, the N gate electrodes b of the light emitting thyristors T constituting each light emitting element block B are respectively connected to different gate lateral wirings GH. In the present embodiment, the light emitting thyristors T are numbered from No. 1 to No. k from one to the other along the arrangement direction of the light emitting thyristors T, and the one along the arrangement direction from the one to the other. The light emitting element block B is numbered from No. 1 to m, and the numbers from No. 1 to No. 4 are assigned in the wiring order of the gate lateral wiring, so that i 6 (1 ≦ i 6 ≦ in m) th light emitting element blocks Bi 6, a gate electrode of the 4i 6 -3 -th light emitting thyristor T4i 6 -3 is connected to the first horizontal gate line GH1, a 4i 6 -2 -th light emitting thyristor T
The gate electrode of 4i 6 -2 is connected to the second gate horizontal wiring GH2, the gate electrode of the 4i 6 -1th light emitting thyristor T4i 6 -1 is connected to the third gate horizontal wiring GH3, and the fourth i sixth gate electrode of the light emitting thyristor T4i 6 are respectively connected to the fourth horizontal gate line GH4. Further, the i 6 (1 ≦ i 6 ≦ m) th anode a of all of the light emitting thyristor T belonging to the light-emitting element block Bi 6 are connected to a common light emission signal input terminal Ai 6. In the present embodiment, the light emission signal corresponds to the third signal.

次に、発光素子アレイチップ１に用いられる発光用サイリスタＴとスイッチ用サイリスタＳの構成と動作について説明する。   Next, the configuration and operation of the light emitting thyristor T and the switch thyristor S used in the light emitting element array chip 1 will be described.

一般に、発光サイリスタは、直接遷移形のＰ型半導体とＮ型半導体とを交互に積層したＰＮＰＮ構造を有する半導体素子であり、逆阻止３端子サイリスタと同様な負性抵抗特性を有する。各半導体層をカソード側からアノード側へ順に第１半導体層（Ｎ型）、第２半導体層（Ｐ型）、第３半導体層（Ｎ型）、第４半導体層（Ｐ型）とすれば、Ｎゲート電極とは第３半導体層（Ｎ型）に設けられる制御用の電極のことであり、Ｐゲート電極とは第２半導体層（Ｐ型）に設けられる制御用の電極のことである。カソードを共通の電極として接地する場合はＮゲート電極を用い、アノードを接地する場合はＰゲート電極を用いる。いずれの導電型のゲート電極を用いるかは、アノードまたはカソードのどちらを共通の電極とするかによって決まるので、共通の電極が決まっている場合には、単にゲート電極ｂと記載する場合がある。ここで、発光信号の電圧とは、発光信号がアノードａに与えられることによって、発光用サイリスタＴのアノードａおよびカソード間に印加される電圧を意味し、発光信号の電流とは、発光信号が与えられることによって発光用サイリスタＴのアノードａに流入する電流を意味する。また、制御信号の電圧とは、制御信号がＮゲート電極ｂに与えられることによって、発光用サイリスタＴのＮゲート電極ｂおよびカソード間に印加される電圧を意味し、制御信号の電流とは、制御信号が与えられることによって、Ｎゲート電極ｂに流入する電流を意味する。   In general, a light emitting thyristor is a semiconductor element having a PNPN structure in which direct transition type P-type semiconductors and N-type semiconductors are alternately stacked, and has negative resistance characteristics similar to those of a reverse blocking three-terminal thyristor. If each semiconductor layer is a first semiconductor layer (N type), a second semiconductor layer (P type), a third semiconductor layer (N type), and a fourth semiconductor layer (P type) in order from the cathode side to the anode side, The N gate electrode is a control electrode provided in the third semiconductor layer (N type), and the P gate electrode is a control electrode provided in the second semiconductor layer (P type). An N gate electrode is used when the cathode is grounded as a common electrode, and a P gate electrode is used when the anode is grounded. Which type of gate electrode is used depends on whether the anode or the cathode is used as a common electrode, and therefore, when the common electrode is determined, it may be simply referred to as the gate electrode b. Here, the voltage of the light emission signal means a voltage applied between the anode a and the cathode of the light emitting thyristor T when the light emission signal is applied to the anode a, and the current of the light emission signal means that the light emission signal is It means a current flowing into the anode a of the light emitting thyristor T when given. The voltage of the control signal means a voltage applied between the N gate electrode b and the cathode of the light emitting thyristor T when the control signal is applied to the N gate electrode b, and the current of the control signal is It means a current flowing into the N gate electrode b when a control signal is given.

図２は、発光用サイリスタＴのアノード電圧とアノード電流との関係である順方向電圧−電流特性を示すグラフである。アノード電圧は、カソードの電位を０（零）ボルト（Ｖ）としたときのアノードの電位を表し、アノード電流は、アノードに流入する電流を表す。   FIG. 2 is a graph showing a forward voltage-current characteristic that is a relationship between the anode voltage and the anode current of the light emitting thyristor T. The anode voltage represents the anode potential when the cathode potential is 0 (zero) volts (V), and the anode current represents the current flowing into the anode.

図２は、横軸をアノード電圧とし、縦軸をアノード電流としている。また、図２には負荷線７０も示されている。発光用サイリスタＴは、ゲート電極ｂに制御信号を与えることによってしきい電圧が低下するので、動作点が、順方向電圧−電流特性を表す特性曲線７１と、負荷線７０とが交わるオフ状態のｑ２点から、特性曲線７１と負荷線７０とが交わるオン状態のｑ１点へと遷移することで発光する。オン状態のｑ１点では、アノードとカソードとの間に主電流が流れる。   In FIG. 2, the horizontal axis represents the anode voltage, and the vertical axis represents the anode current. FIG. 2 also shows a load line 70. Since the threshold voltage of the light-emitting thyristor T is lowered by giving a control signal to the gate electrode b, the operating point is in an off state where the characteristic curve 71 representing the forward voltage-current characteristic and the load line 70 intersect. Light is emitted by transition from the point q2 to the point q1 in the on state where the characteristic curve 71 and the load line 70 intersect. A main current flows between the anode and the cathode at the point q1 in the on state.

具体的に数値を使って、発光用サイリスタＴの動作を説明する。ここでは、カソードの電位を０ボルト（Ｖ）として、アノード電圧がハイ（Ｈ）レベルのとき、アノードａに５Ｖの電位を与え、アノード電圧がロー（Ｌ）レベルのとき、アノードａに０Ｖの電位を与えるものとする。またゲート電極ｂの電圧がハイ（Ｈ）レベルのとき、ゲート電極ｂに５Ｖの電位を与え、ゲート電極ｂの電圧がロー（Ｌ）レベルのとき、ゲート電極ｂに０Ｖの電位を与えるものとする。   The operation of the light emitting thyristor T will be described specifically using numerical values. Here, when the cathode potential is 0 volt (V), when the anode voltage is high (H) level, a potential of 5 V is applied to the anode a, and when the anode voltage is low (L) level, 0 V is applied to the anode a. A potential shall be applied. When the voltage of the gate electrode b is high (H) level, a potential of 5 V is applied to the gate electrode b, and when the voltage of the gate electrode b is low (L) level, a potential of 0 V is applied to the gate electrode b. To do.

まず、ゲート電極ｂの電圧がハイ（Ｈ）レベルのとき、ゲート電極ｂの電位は５Ｖとなるので、アノード電流を流すためには、ゲート電極ｂの電位５Ｖよりも、第３半導体層（Ｎ型）および第４半導体層（Ｐ型）によって形成されるダイオードの順方向降下電圧分だけ高い電位をアノードａに与える必要がある。順方向降下電圧は、発光サイリスタがＧａＡｓまたはＡｌＧａＡｓで作製される場合には約１．５Ｖである。したがって、発光信号をハイ（Ｈ）レベルにしても、発光用サイリスタＴは、ｑ２点のオフ状態となり発光しない。次に、ゲート電極ｂの電圧がロー（Ｌ）レベルのとき、ゲート電極ｂの電位は０Ｖとなるので、アノード電流を流すためには、ゲート電極ｂの電位０Ｖよりも、第３半導体層（Ｎ型）および第４半導体層（Ｐ型）によって形成されるダイオードの順方向降下電圧分だけ高い電位をアノードａに与える必要がある。したがって、アノード電圧をハイ（Ｈ）レベルにすれば、発光用サイリスタＴは、ｑ１点のオン状態となりアノード電流が流れ発光する。   First, when the voltage of the gate electrode b is high (H) level, the potential of the gate electrode b is 5V. Therefore, in order to flow the anode current, the third semiconductor layer (N Type) and the fourth semiconductor layer (P type), it is necessary to apply a potential higher to the anode a by the forward drop voltage of the diode. The forward drop voltage is about 1.5V when the light emitting thyristor is made of GaAs or AlGaAs. Therefore, even if the light emission signal is set to the high (H) level, the light emitting thyristor T is turned off at the point q2 and does not emit light. Next, when the voltage of the gate electrode b is at a low (L) level, the potential of the gate electrode b is 0V. Therefore, in order to flow the anode current, the third semiconductor layer ( It is necessary to apply a potential higher to the anode a by the forward drop voltage of the diode formed by the N-type) and the fourth semiconductor layer (P-type). Accordingly, when the anode voltage is set to a high (H) level, the light emitting thyristor T is turned on at the point q1, and an anode current flows to emit light.

なお、スイッチ用サイリスタＳおよび選択用サイリスタＵの構成およびその動作も、発光用サイリスタＴの場合と同様に説明することができる。   The configuration and operation of the switch thyristor S and the selection thyristor U can be described in the same manner as in the case of the light emitting thyristor T.

次に、図１に示した発光素子アレイチップ１の概略的な等価回路図の動作を説明する。
図３は、発光素子チップアレイＬ１の動作を説明するために、図１に示した等価回路図のうちの一部である、発光用サイリスタＴ１、スイッチ用サイリスタＳ１、および選択用サイリスタＵ１と配線との接続を示したものである。図４は、図３に示される等価回路図を論理回路図記号で表す論理回路図である。図３と図１とで対応する部分には同一の参照符号を付し、説明を省略する。なお、図３では、発光信号入力端子Ａ１と発光信号の出力端子λ１との間、およびゲート信号入力端子Ｇ１とゲート信号の出力端子μ１との間に、１００Ωの大きさの負荷抵抗ＲＬ１，ＲＬ２を設けている。また、プルアップ抵抗ＲＰ１の大きさを２ｋΩに設定し、プルアップ抵抗ＲＰの他端には、リセット信号として５Ｖが入力される。なお、図１に示した電流制限抵抗ＲＩはより好ましい構成として例示したものであるので、図３および図５においては用いていない。電流制限抵抗ＲＩの有無によらず、発光素子アレイチップ１の基本的動作は同じである。 Next, the operation of the schematic equivalent circuit diagram of the light emitting element array chip 1 shown in FIG. 1 will be described.
FIG. 3 illustrates a light emitting thyristor T1, a switch thyristor S1, and a selection thyristor U1 and wiring, which are a part of the equivalent circuit diagram shown in FIG. It shows the connection with. FIG. 4 is a logic circuit diagram representing the equivalent circuit diagram shown in FIG. 3 with logic circuit diagram symbols. Portions corresponding to those in FIGS. 3 and 1 are denoted by the same reference numerals, and description thereof is omitted. In FIG. 3, load resistors RL1 and RL2 having a magnitude of 100Ω are provided between the light emission signal input terminal A1 and the light emission signal output terminal λ1, and between the gate signal input terminal G1 and the gate signal output terminal μ1. Is provided. Further, the magnitude of the pull-up resistor RP1 is set to 2 kΩ, and 5 V is input to the other end of the pull-up resistor RP as a reset signal. Note that the current limiting resistor RI illustrated in FIG. 1 is illustrated as a more preferable configuration, and thus is not used in FIGS. 3 and 5. Regardless of the presence or absence of the current limiting resistor RI, the basic operation of the light emitting element array chip 1 is the same.

図５は、本実施の形態の発光素子アレイチップ１における動作特性の一例を示すグラフである。横軸は時間（単位；マイクロ秒（μｓ）／ｄｉｖ）、縦軸は信号レベル（単位；ボルト（Ｖ）／ｄｉｖ）を示している。図３と図５との対応を示すと、図５で、太い実線はスイッチ用サイリスタＳ１のゲート電極ｄ１の電位、細い実線はセレクト信号入力端子ＣＳＧの電位、太い破線はスイッチ用サイリスタＳ１のアノードｃ１の電位、細い破線は発光用サイリスタＴ１のアノードａ１の電位をそれぞれ示す。なお、測定は図３に示した１番目の発光用サイリスタＴ１，スイッチ用サイリスタＳ１および選択用サイリスタＵ１について行っているが、他の素子についても同様の結果が得られる。   FIG. 5 is a graph showing an example of operating characteristics in the light emitting element array chip 1 of the present embodiment. The horizontal axis represents time (unit: microseconds (μs) / div), and the vertical axis represents signal level (unit: volts (V) / div). 3 and FIG. 5, the thick solid line indicates the potential of the gate electrode d1 of the switch thyristor S1, the thin solid line indicates the potential of the select signal input terminal CSG, and the thick broken line indicates the anode of the switch thyristor S1. The potential of c1 and the thin broken line indicate the potential of the anode a1 of the light emitting thyristor T1, respectively. The measurement is performed for the first light-emitting thyristor T1, the switch thyristor S1, and the selection thyristor U1 shown in FIG. 3, but similar results are obtained for the other elements.

図５に示した動作特性の測定では、発光信号出力端子λ１の電圧がハイ（Ｈ）レベルのとき２．５Ｖの電圧が出力され、ロー（Ｌ）レベルのとき０Ｖの電圧が出力される。また、ゲート信号出力端子μ１の電圧がハイ（Ｈ）レベルのとき３．５Ｖの電圧が出力され、ロー（Ｌ）レベルのとき０Ｖの電圧が出力される。セレクト信号出力端子の電圧がハイ（Ｈ）レベルのときセレクト信号入力端子ＣＳＧに５Ｖの電圧が与えられ、ロー（Ｌ）レベルのとき０Ｖの電圧が与えられる。また測定中においてリセット信号として５Ｖをプルアップ抵抗ＲＰ１の他端に印加している。他のパラメータである負荷抵抗ＲＬ１，ＲＬ２、およびプルアップ抵抗は、図３に示したものと同じに設定している。電流制限抵抗ＲＩは用いていない。   In the measurement of the operating characteristics shown in FIG. 5, a voltage of 2.5 V is output when the voltage of the light emission signal output terminal λ1 is high (H) level, and a voltage of 0 V is output when the voltage is low (L) level. Further, when the voltage of the gate signal output terminal μ1 is high (H) level, a voltage of 3.5 V is output, and when it is low (L) level, a voltage of 0 V is output. When the voltage at the select signal output terminal is at a high (H) level, a voltage of 5V is applied to the select signal input terminal CSG, and at a low (L) level, a voltage of 0V is applied. During the measurement, 5V is applied to the other end of the pull-up resistor RP1 as a reset signal. Other parameters, load resistances RL1 and RL2, and pull-up resistance are set to be the same as those shown in FIG. The current limiting resistor RI is not used.

まず、図５に示すｔｍ１の時間帯では、スイッチ用サイリスタＳ１に接続されるゲート信号出力端子μ１の電圧をハイレベル（３．５Ｖ）に設定し、セレクト信号入力端子ＣＧＳの電圧をローレベル（０Ｖ）に設定し、発光用サイリスタＴ１に接続される発光信号出力端子λ１の電圧をハイレベル（２．５Ｖ）に設定する。   First, in the time zone tm1 shown in FIG. 5, the voltage of the gate signal output terminal μ1 connected to the switch thyristor S1 is set to high level (3.5V), and the voltage of the select signal input terminal CGS is set to low level ( 0V), and the voltage of the light emission signal output terminal λ1 connected to the light emitting thyristor T1 is set to a high level (2.5V).

この場合、細い実線で示すようにセレクト信号入力端子ＣＳＧは、ほぼ０Ｖであり、かつリセット信号入力端子ＣＳＡは、５Ｖなので、選択用サイリスタＵ１は、オン状態である。もしスイッチ用サイリスタＳ１および発光用サイリスタＴ１がオフ状態であるとすると、ゲート電極ｄ１の電位は選択用サイリスタＵの拡散電位である約１．６Ｖを示すことになるが、ｔ１の時間帯では、ハイレベル（３．５Ｖ）のゲート信号がスイッチ用サイリスタＳ１のアノードｃ１に与えられているため、スイッチ用サイリスタＳ１はオン状態に遷移する。この結果、太い実線で示されるゲート電極ｄ１の電位はほぼ０Ｖを示す。このとき、スイッチ用サイリスタＳ１のゲート電極ｄ１と、発光用サイリスタＴ１のゲート電極ｂ１とは、ゲート横配線ＧＨ１で接続されているので、発光用サイリスタＴ１のゲート電極ｂ１の電位もほぼ０Ｖを示すことになる。このことは、ローレベル（０Ｖ）の制御信号がスイッチ用サイリスタＳ１のゲート電極ｄ１から発光用サイリスタＴ１のゲート電極ｂ１へゲート横配線ＧＨ１を伝送して入力されたことを意味する。さらに、発光用サイリスタＴ１のアノードａ１にもハイレベル（２．５Ｖ）の発光信号が与えられていて、この値はこの場合のしきい電圧である約１．５Ｖ（ゲート電極ｂ１の電位である０Ｖに前述した順方向降下電圧の約１．５Ｖを加えた値）を超えているので、発光用サイリスタＴ１もオン状態に遷移して発光する。このように発光用サイリスタＴ１がオン状態の場合、細い破線で示される発光用サイリスタＴ１のアノードａ１の電位は、発光用サイリスタＴの駆動電圧レベルである約１.８Ｖを示している。ハイレベル（２．５Ｖ）の発光信号出力端
子λ１の電圧との差は、発光用サイリスタＴのアノードｃ１からカソードへ流れる主電流のために生じる負荷抵抗ＲＬ１における電圧降下の大きさに対応する。また、太い破線で示されるスイッチ用サイリスタＳ１のアノードｃ１の電位は、スイッチ用サイリスタＳ１がオン状態となったときの、スイッチ用サイリスタＳの駆動電圧レベルである約２Ｖを示している。ハイレベル（３．５Ｖ）のゲート信号出力端子μ１の電圧との差は、負荷抵抗ＲＬ２における電圧降下分である。 In this case, as indicated by the thin solid line, the select signal input terminal CSG is approximately 0V and the reset signal input terminal CSA is 5V, so that the selection thyristor U1 is in the ON state. If the switch thyristor S1 and the light-emitting thyristor T1 are in the OFF state, the potential of the gate electrode d1 indicates about 1.6 V, which is the diffusion potential of the selection thyristor U. In the time zone t1, Since the high-level (3.5 V) gate signal is supplied to the anode c1 of the switching thyristor S1, the switching thyristor S1 transitions to the ON state. As a result, the potential of the gate electrode d1 indicated by the thick solid line is almost 0V. At this time, since the gate electrode d1 of the switching thyristor S1 and the gate electrode b1 of the light emitting thyristor T1 are connected by the gate horizontal wiring GH1, the potential of the gate electrode b1 of the light emitting thyristor T1 also shows substantially 0V. It will be. This means that a low level (0 V) control signal is input from the gate electrode d1 of the switching thyristor S1 via the gate horizontal wiring GH1 to the gate electrode b1 of the light emitting thyristor T1. Furthermore, a high level (2.5 V) light emission signal is also applied to the anode a1 of the light emitting thyristor T1, and this value is about 1.5 V (the potential of the gate electrode b1) which is the threshold voltage in this case. 0V and a value obtained by adding about 1.5 V of the forward drop voltage described above), the light-emitting thyristor T1 also shifts to the ON state and emits light. Thus, when the light emitting thyristor T1 is in the ON state, the potential of the anode a1 of the light emitting thyristor T1 indicated by the thin broken line indicates about 1.8 V that is the drive voltage level of the light emitting thyristor T. The difference from the voltage of the light emission signal output terminal λ1 at the high level (2.5 V) corresponds to the magnitude of the voltage drop in the load resistor RL1 generated due to the main current flowing from the anode c1 to the cathode of the light emitting thyristor T. Further, the potential of the anode c1 of the switch thyristor S1 indicated by a thick broken line indicates about 2 V that is the drive voltage level of the switch thyristor S when the switch thyristor S1 is turned on. The difference from the voltage of the high level (3.5 V) gate signal output terminal μ1 is a voltage drop in the load resistor RL2.

次に、図５に示すｔｍ２の時間帯では、スイッチ用サイリスタＳ１に接続されるゲート信号出力端子μ１の電圧をローレベル（０Ｖ）に設定し、セレクト信号入力端子ＣＳＧの電圧をローレベル（０Ｖ）に設定し、発光用サイリスタＴ１に接続される発光信号出力端子λ１の電圧をハイレベル（２．５Ｖ）に設定する。   Next, in the time zone tm2 shown in FIG. 5, the voltage of the gate signal output terminal μ1 connected to the switch thyristor S1 is set to low level (0V), and the voltage of the select signal input terminal CSG is set to low level (0V). ) And the voltage of the light emission signal output terminal λ1 connected to the light emitting thyristor T1 is set to a high level (2.5 V).

この場合も、細い実線で示すようにセレクト信号入力端子ＣＳＧは、ほぼ０Ｖであるので、選択用サイリスタＵ１は順方向にバイアスされる。しかし、ｔ１の時間帯と異なり、スイッチ用サイリスタＳ１のアノードｃ１に接続されるゲート信号出力端子μ１の電圧がローレベル（０Ｖ）であるので、太い破線で示されるスイッチ用サイリスタＳ１のアノードｃ１の電位は０Ｖであり、スイッチ用サイリスタＳ１はオフ状態である。したがって、太い破線で示されるスイッチ用サイリスタＳ１のゲート電極ｄ１の電位は、選択用サイリスタＵのオン状態の拡散電位である約１.６Ｖを示し、ゲート電極ｄ１と接続された発光
用サイリスタＴ１のゲート電極ｂ１の電位も約１．６Ｖになる。発光用サイリスタＴ１のアノードａ１には、ハイレベル（２．５Ｖ）の発光信号が与えられているが、この場合の発光用サイリスタＴ１のしきい電圧である約３Ｖ（ゲート電極ｂ１の電位である１．６Ｖに前述した順方向降下電圧の約１．５Ｖを加えた値）より低いためオフ状態となる。したがって、細い破線で示される発光用サイリスタＴ１のアノードａ１の電位は、発光信号出力端子λ１の電圧である２．５Ｖを示している。 Also in this case, as shown by the thin solid line, the select signal input terminal CSG is almost 0 V, so that the selection thyristor U1 is biased in the forward direction. However, unlike the time zone t1, the voltage of the gate signal output terminal μ1 connected to the anode c1 of the switching thyristor S1 is low level (0 V), so that the anode c1 of the switching thyristor S1 indicated by a thick broken line is shown. The potential is 0 V, and the switch thyristor S1 is in an off state. Therefore, the potential of the gate electrode d1 of the switching thyristor S1 indicated by the thick broken line is about 1.6 V, which is the diffusion potential in the ON state of the selection thyristor U, and the light emitting thyristor T1 connected to the gate electrode d1. The potential of the gate electrode b1 is also about 1.6V. A high level (2.5 V) light emission signal is applied to the anode a1 of the light emitting thyristor T1. In this case, the threshold voltage of the light emitting thyristor T1 is about 3 V (the potential of the gate electrode b1). Since it is lower than the value obtained by adding about 1.5 V of the forward drop voltage described above to 1.6 V), the state is turned off. Therefore, the potential of the anode a1 of the light emitting thyristor T1 indicated by the thin broken line indicates 2.5 V that is the voltage of the light emitting signal output terminal λ1.

次に、図５に示すｔｍ３の時間帯では、スイッチ用サイリスタＳ１に接続されるゲート信号出力端子μ１の電圧をハイレベル（３．５Ｖ）に設定し、セレクト信号入力端子ＣＳＧの電圧をハイレベル（５Ｖ）に設定し、発光用サイリスタＴ１に接続される発光信号出力端子λ１の電圧をハイレベル（２．５Ｖ）に設定する。   Next, in the time zone tm3 shown in FIG. 5, the voltage of the gate signal output terminal μ1 connected to the switch thyristor S1 is set to a high level (3.5 V), and the voltage of the select signal input terminal CSG is set to a high level. The voltage of the light emission signal output terminal λ1 connected to the light emitting thyristor T1 is set to a high level (2.5V).

この場合、細い実線で示すようにセレクト信号入力端子ＣＳＧはほぼ５Ｖである。太い実線で示されるスイッチ用サイリスタＳ１のゲート電極ｄ１の電位もほぼ５Ｖになるが、図５に示す実験結果ではＣＲ時定数のために、ｔｍ３の時間帯において３〜５Ｖの電位を示している。スイッチ用サイリスタＳ１のアノードｃ１にはハイレベル（３．５Ｖ）のゲート信号が与えられているが、ゲート電極ｄ１の電位が高いためにしきい電圧がゲート信号の電圧レベルより高くなり、スイッチ用サイリスタＳ１はオフ状態になる。したがって、太い破線で示されるスイッチ用サイリスタＳ１のアノードｃ１の電位は、ゲート信号の入力レベルである３．５Ｖを示している。同様に、発光用サイリスタＴ１にはハイレベル（２．５Ｖ）の発光信号が与えられているが、スイッチ用サイリスタＳ１のゲート電極ｄ１と接続されたゲート電極ｂ１の電位が高いために、発光用サイリスタＴ１はオフ状態になる。したがって、細い破線で示される発光用サイリスタＴ１のアノードａ１の電位は、発光信号出力端子λ１の電圧である２．５Ｖを示している。   In this case, as indicated by a thin solid line, the select signal input terminal CSG is approximately 5V. Although the potential of the gate electrode d1 of the switch thyristor S1 indicated by the thick solid line is also approximately 5V, the experimental result shown in FIG. 5 shows a potential of 3 to 5V in the time zone tm3 due to the CR time constant. . A high level (3.5 V) gate signal is applied to the anode c1 of the switch thyristor S1, but the threshold voltage becomes higher than the voltage level of the gate signal because the potential of the gate electrode d1 is high, and the switch thyristor. S1 is turned off. Therefore, the potential of the anode c1 of the switch thyristor S1 indicated by the thick broken line indicates 3.5 V, which is the input level of the gate signal. Similarly, a high level (2.5 V) light emission signal is given to the light emitting thyristor T1, but since the potential of the gate electrode b1 connected to the gate electrode d1 of the switch thyristor S1 is high, the light emitting thyristor T1 is light emitting. The thyristor T1 is turned off. Therefore, the potential of the anode a1 of the light emitting thyristor T1 indicated by the thin broken line indicates 2.5 V that is the voltage of the light emitting signal output terminal λ1.

最後に、図５に示すｔｍ４の時間帯では、スイッチ用サイリスタＳ１に接続されるゲート信号出力端子μ１の電圧をローレベル（０Ｖ）に設定し、セレクト信号入力端子ＣＧＳの電圧をハイレベル（５Ｖ）に設定し、発光用サイリスタＴ１に接続される発光信号出力端子λ１の電圧をハイレベル（２．５Ｖ）に設定する。   Finally, in the time zone tm4 shown in FIG. 5, the voltage of the gate signal output terminal μ1 connected to the switch thyristor S1 is set to low level (0V), and the voltage of the select signal input terminal CGS is set to high level (5V). ) And the voltage of the light emission signal output terminal λ1 connected to the light emitting thyristor T1 is set to a high level (2.5 V).

この場合、細い実線で示すようにセレクト信号入力端子ＣＳＧはほぼ５Ｖであり、太い実線で示されるスイッチ用サイリスタＳ１のゲート電極ｄ１の電位もほぼ５Ｖを示す。また、スイッチ用サイリスタＳ１のアノードｃ１に接続されるゲート信号出力端子μ１の電圧がローレベル（０Ｖ）であるので、太い破線で示されるスイッチ用サイリスタＳ１のアノードｃ１の電位は０Ｖを示し、スイッチ用サイリスタＳ１はオフ状態である。一方、発光用サイリスタＴ１にはハイレベル（２．５Ｖ）の発光信号が与えられているが、スイッチ用サイリスタＳ１のゲート電極ｄ１と接続されたゲート電極ｂ１の電位が５Ｖと高いために、発光用サイリスタＴ１はオフ状態になる。したがって、細い破線で示される発光用サイリスタＴ１のアノードａ１の電位は、発光信号の入力レベルである２．５Ｖを示している。   In this case, as indicated by the thin solid line, the select signal input terminal CSG is approximately 5V, and the potential of the gate electrode d1 of the switch thyristor S1 indicated by the thick solid line is also approximately 5V. Further, since the voltage of the gate signal output terminal μ1 connected to the anode c1 of the switch thyristor S1 is low level (0V), the potential of the anode c1 of the switch thyristor S1 indicated by the thick broken line indicates 0V. The thyristor S1 is in an off state. On the other hand, a high level (2.5 V) light emission signal is given to the light emitting thyristor T1, but since the potential of the gate electrode b1 connected to the gate electrode d1 of the switch thyristor S1 is as high as 5 V, the light emission is performed. The thyristor T1 is turned off. Therefore, the potential of the anode a1 of the light emitting thyristor T1 indicated by the thin broken line indicates 2.5 V that is the input level of the light emission signal.

以上のように、ｔｍ１の時間帯においては、セレクト信号入力端子ＣＳＧの電圧がローレベル（０Ｖ）のときに、ゲート信号がスイッチ用サイリスタＳ１のアノードｃ１に与えられることで、スイッチ用サイリスタＳ１のゲート電極ｄ１の電位がローレベル（０Ｖ）になる。発光用サイリスタＴ１のゲート電極ｂ１はゲート横配線ＧＨ１によってスイッチ用サイリスタＳ１のゲート電極ｄ１と接続されているので、発光用サイリスタＴ１のゲート電極ｂ１の電位も０Ｖになる。そして、発光用サイリスタＴ１のアノードａ１に発光信号が与えられると、発光用サイリスタＴ１を発光させることができる。   As described above, in the time zone tm1, when the voltage of the select signal input terminal CSG is at a low level (0 V), the gate signal is applied to the anode c1 of the switch thyristor S1, so that the switch thyristor S1 The potential of the gate electrode d1 becomes low level (0V). Since the gate electrode b1 of the light emitting thyristor T1 is connected to the gate electrode d1 of the switching thyristor S1 by the gate horizontal wiring GH1, the potential of the gate electrode b1 of the light emitting thyristor T1 is also 0V. When a light emission signal is given to the anode a1 of the light emitting thyristor T1, the light emitting thyristor T1 can emit light.

図３および図４に示す回路の真理値表を表１にまとめる。表１において出力がハイ（Ｈ）レベルのときに、発光用サイリスタＴ１が発光し、出力がロー（Ｌ）レベルのときには、発光用サイリスタＴ１は、消灯している。表１からわかるように、セレクト信号入力端子ＣＳＧがロー（Ｌ）レベル、かつゲート信号入力端子Ｇ１がハイ（Ｈ）レベル、かつ発光信号入力端子Ａ１がハイ（Ｈ）レベルのときにのみ発光用サイリスタＴ１を選択的に発光させることができる。   Table 1 summarizes the truth tables of the circuits shown in FIGS. In Table 1, when the output is high (H) level, the light emitting thyristor T1 emits light, and when the output is low (L) level, the light emitting thyristor T1 is off. As can be seen from Table 1, only when the select signal input terminal CSG is at the low (L) level, the gate signal input terminal G1 is at the high (H) level, and the light emission signal input terminal A1 is at the high (H) level. The thyristor T1 can selectively emit light.

Figure 2012192741
Figure 2012192741

図１に示す発光素子アレイチップ１においても、同様のことが成立する。発光素子アレイチップ１のスイッチ用サイリスタＳのゲート電極ｄは共通のセレクト信号入力端子ＣＳＧに接続されているので、共通のセレクト信号入力端子ＣＳＧからローレベルの電圧が入力されると、全てのスイッチ用サイリスタＳ１〜Ｓ４のゲート電極ｄ１〜ｄ４の電位が選択用サイリスタＵ１〜Ｄ４の拡散電位レベル（約１．６Ｖ）になる。この状態が、発光素子アレイチップ１の選択状態（セレクト状態）である。このセレクト状態のときに、第ｉ7（１≦ｉ7≦４）番目のゲート信号入力端子Ｇｉ7から第ｉ7番目のスイッチ用サイリスタＳｉ7のアノードｃｉ7にゲート信号が入力されると、その入力された第ｉ7番目のスイッ
チ用サイリスタＳｉ7がオン状態に遷移する。すると、第ｉ7番目のスイッチ用サイリスタＳｉ7のゲート電極ｄｉ7の電圧がほぼ０Ｖになり、この結果、そのゲート電極ｄｉ7に接
続された第ｉ7番目のゲート横配線ＧＨｉ7、およびその第ｉ7番目のゲート横配線に接続
された発光用サイリスタＴのゲート電極ｂの電圧がほぼ０Ｖになる。このことは、ローレベル（０Ｖ）の制御信号がスイッチ用サイリスタＳｉ7のゲート電極ｄｉ7から発光用サイリスタＴのゲート電極ｂへゲート横配線ＧＨｉ7を伝送して入力されたことを意味する。
さらに第ｉ7番目のゲート横配線ＧＨｉ7に接続された発光用サイリスタＴのアノードａに発光信号を与えることで、その発光用サイリスタＴを選択的に発光させることができる。 The same applies to the light-emitting element array chip 1 shown in FIG. Since the gate electrode d of the switch thyristor S of the light emitting element array chip 1 is connected to the common select signal input terminal CSG, when a low level voltage is input from the common select signal input terminal CSG, all the switches The potentials of the gate electrodes d1 to d4 of the thyristors S1 to S4 become the diffusion potential level (about 1.6 V) of the selection thyristors U1 to D4. This state is the selected state (selected state) of the light emitting element array chip 1. When a gate signal is input from the i 7 (1 ≦ i 7 ≦ 4) th gate signal input terminal Gi 7 to the anode ci 7 of the i 7th switch thyristor Si 7 in this selected state, The input i 7th switch thyristor Si 7 is turned on. Then, the voltage of the gate electrode di 7 of the i 7 th switch thyristor Si 7 becomes substantially 0V, as a result, the i 7 th horizontal gate line GHi 7 connected to its gate electrode di 7, and The voltage of the gate electrode b of the light emitting thyristor T connected to the i 7th gate horizontal wiring becomes approximately 0V. This means that a low level (0 V) control signal is input from the gate electrode di 7 of the switching thyristor Si 7 to the gate electrode b of the light emitting thyristor T by transmitting the gate horizontal wiring GHi 7 .
Further, by giving a light emission signal to the anode a of the light emitting thyristor T connected to the i 7th gate horizontal wiring GHi 7 , the light emitting thyristor T can be made to emit light selectively.

以上のように、ローレベルのセレクト信号が入力されてスイッチ用サイリスタＳがセレクト状態にあるときに、スイッチ用サイリスタＳのうち、ゲート信号がアノードｃに入力されたスイッチ用サイリスタＳはオン状態に遷移する。スイッチ用サイリスタＳがオン状態に遷移するとそのゲート電極ｄの電位は０Ｖになり、スイッチ用サイリスタＳとゲート横配線で接続された発光用サイリスタＴのゲート電極ｂの電位も０になる。この状態で発光用サイリスタＴのアノードａに発光信号が入力されると、その発光用サイリスタはオン状態に遷移し発光する。セレクト信号が入力されていないとき（セレクト状態にないとき）には、ゲート信号が発光素子アレイチップ１のスイッチ用サイリスタＳのアノードｃに入力されても、スイッチ用サイリスタＳはオン状態に遷移することはない。したがって、そのスイッチ用サイリスタＳにゲート横配線ＧＨで接続された発光用サイリスタＴのアノードａに発光信号を与えても、その発光用サイリスタＴを発光させることはできない。このように、セレクト信号によって、ゲート信号をスイッチ用サイリスタＳから発光用サイリスタＴに受け渡すか否かを制御することができることから、複数の発光素子アレイチップを用いた発光装置では、発光素子アレイチップ間で発光信号およびゲート信号を共用して時分割駆動を行うことができる。   As described above, when the low level select signal is input and the switch thyristor S is in the selected state, the switch thyristor S in which the gate signal is input to the anode c is turned on. Transition. When the switching thyristor S is turned on, the potential of the gate electrode d becomes 0 V, and the potential of the gate electrode b of the light emitting thyristor T connected to the switching thyristor S by the gate lateral wiring also becomes zero. In this state, when a light emission signal is input to the anode a of the light emitting thyristor T, the light emitting thyristor shifts to the on state and emits light. When the select signal is not input (when not in the selected state), even if the gate signal is input to the anode c of the switch thyristor S of the light emitting element array chip 1, the switch thyristor S is turned on. There is nothing. Therefore, even if a light emission signal is given to the anode a of the light emitting thyristor T connected to the switch thyristor S by the gate lateral wiring GH, the light emitting thyristor T cannot emit light. As described above, since it is possible to control whether or not the gate signal is transferred from the switch thyristor S to the light emitting thyristor T by the select signal, in the light emitting device using the plurality of light emitting element array chips, the light emitting element array is used. Time-division driving can be performed by sharing light emission signals and gate signals between chips.

また、図１に示した発光素子アレイチップ１においては、発光素子ブロックＢ内においてアノードａが共通の発光信号入力端子Ａに接続されるため、発光素子アレイチップ１内においてもダイナミック駆動を実現できる。図１では、発光信号は発光素子ブロックＢごとに設置された発光信号入力端子Ａに入力される。発光信号は、選択された発光素子ブロックＢのすべての発光用サイリスタＴのアノードａに与えられるが、同じブロックに属する発光用サイリスタＴは異なるゲート横配線ＧＨに接続されているため、ゲート信号によって発光させる発光用サイリスタＴを選択的に発光させることができる。   Further, in the light emitting element array chip 1 shown in FIG. 1, since the anode a is connected to the common light emission signal input terminal A in the light emitting element block B, dynamic driving can be realized also in the light emitting element array chip 1. . In FIG. 1, the light emission signal is input to a light emission signal input terminal A installed for each light emitting element block B. The light emission signal is given to the anodes a of all the light emitting thyristors T of the selected light emitting element block B, but the light emitting thyristors T belonging to the same block are connected to different gate horizontal wirings GH. The light-emitting thyristor T that emits light can selectively emit light.

このようにすれば、複数の発光素子ブロックＢにおいてゲート横配線ＧＨを共用することができるため、複数の発光素子ブロック間で時分割駆動をすることができ、発光用サイリスタＴの数が多くてもゲート横配線ＧＨの数を減らすことができてチップ幅を縮小することができる。また、ゲート横配線ＧＨの数が減るから、スイッチ用サイリスタＳの数も少なくて済み構成を簡単にすることができる。   In this way, since the gate horizontal wiring GH can be shared by the plurality of light emitting element blocks B, time division driving can be performed between the plurality of light emitting element blocks, and the number of light emitting thyristors T is large. In addition, the number of gate lateral wirings GH can be reduced, and the chip width can be reduced. In addition, since the number of gate horizontal wirings GH is reduced, the number of switch thyristors S can be reduced and the configuration can be simplified.

また、図１に示した発光素子アレイチップ１においては、好ましい構成として、スイッチ用サイリスタＳのアノードｃ１，ｃ２，ｃ３，ｃ４とゲート信号入力端子Ｇ１、Ｇ２、Ｇ３、Ｇ４との間には電流制限抵抗ＲＩ１〜ＲＩ４が接続される。   Further, in the light emitting element array chip 1 shown in FIG. 1, as a preferred configuration, there is a current between the anodes c1, c2, c3, and c4 of the switching thyristor S and the gate signal input terminals G1, G2, G3, and G4. Limiting resistors RI1 to RI4 are connected.

発光素子アレイを用いて発光装置を構成する場合には、高速化の目的で、複数の発光素子アレイチップ１にセレクト信号を同時に与えて、複数の発光素子アレイチップ１を同時にセレクト状態にすることができる。このとき、セレクト状態にある複数の発光素子アレイチップ１間では、ゲート信号が共用されているので、複数のスイッチ用サイリスタＳが同時期にスイッチングする。一般に発光サイリスタがスイッチングしてオン状態に遷移すると、アノードとカソードとの間に主電流が流れるので、ゲート信号供給用の駆動回路の出力電圧が低下する。したがって、複数のスイッチ用サイリスタＳのアノードｃに入力されるゲート信号のタイミングがずれる場合には、最初にゲート信号が入力されるスイッチ用サイリスタＳがスイッチングして主電流が流れると、遅れてゲート信号が入力されるスイッチ用サイリスタＳは、ゲート信号の電圧の不足のためにスイッチングしないことが起こりえる。そこで、各スイッチ用サイリスタＳのアノードｃに接続された電流制限抵抗ＲＩを介してゲート信号を与えることで、駆動回路の出力電圧の低下を抑制し、複数のスイッチ用サイリスタを確実にスイッチングさせることができる。   When a light-emitting device is configured using a light-emitting element array, for the purpose of speeding up, a plurality of light-emitting element array chips 1 are simultaneously selected by simultaneously applying a select signal to the plurality of light-emitting element array chips 1. Can do. At this time, since the gate signal is shared between the plurality of light emitting element array chips 1 in the selected state, the plurality of switch thyristors S are switched at the same time. In general, when the light emitting thyristor is switched to be turned on, a main current flows between the anode and the cathode, so that the output voltage of the drive circuit for supplying the gate signal decreases. Therefore, when the timing of the gate signal input to the anodes c of the plurality of switch thyristors S is shifted, when the switch thyristor S to which the gate signal is input first switches and the main current flows, the gate is delayed. The switch thyristor S to which a signal is input may not be switched due to insufficient voltage of the gate signal. Therefore, by applying a gate signal via the current limiting resistor RI connected to the anode c of each switch thyristor S, a decrease in the output voltage of the drive circuit is suppressed, and a plurality of switch thyristors are switched reliably. Can do.

前述の測定では、リセット信号を５Ｖの定電圧としたが、実際に発光素子アレイチップ１を動作させるときには、リセット信号を途切れさせて入力端子ＣＳＡに０Ｖを印加し、選択用サイリスタＵ１を確実にオフ状態にしている。   In the above measurement, the reset signal is a constant voltage of 5V. However, when the light emitting element array chip 1 is actually operated, the reset signal is interrupted and 0V is applied to the input terminal CSA to ensure the selection thyristor U1. It is off.

次に、本実施の形態の発光素子アレイチップ１の構成について具体的に説明する。
図６は、第１の実施の形態の発光素子アレイチップ１の基本構成を示す一部の平面図である。なお同図は、各発光用サイリスタＴの光の出射方向を紙面に垂直手前側として配置された発光素子アレイチップ１の平面を示し、ゲート横配線ＧＨ１〜ＧＨ４、セレクト信号伝送路１４、リセット信号伝送路１１、リセット信号用ボンディングパッドＣＳＡ、セレクト信号用ボンディングパッドＣＳＧ、発光用サイリスタＴ、スイッチ用サイリスタＳ、プルアップ抵抗ＲＰ、および選択用サイリスタＵは、図解を容易にするため斜線を付して示されている。 Next, the configuration of the light emitting element array chip 1 of the present embodiment will be specifically described.
FIG. 6 is a partial plan view showing the basic configuration of the light-emitting element array chip 1 of the first embodiment. The figure shows the plane of the light emitting element array chip 1 arranged with the light emitting direction of each light emitting thyristor T as the front side perpendicular to the paper surface. The horizontal gate lines GH1 to GH4, the select signal transmission path 14, the reset signal. Transmission line 11, reset signal bonding pad CSA, select signal bonding pad CSG, light emitting thyristor T, switch thyristor S, pull-up resistor RP, and selection thyristor U are hatched for ease of illustration. Is shown.

発光素子アレイチップ１に含まれる複数の発光用サイリスタＴは、相互に間隔Ｗ１をあけて配列されている。発光用サイリスタＴは、露光用の発光素子である。本実施の形態では、各発光用サイリスタＴは、等間隔に配列され、かつ直線状に配列される。以後、各発光用サイリスタＴの配列方向Ｘを、単に配列方向Ｘと記載する場合がある。各発光用サイリスタＴの光の出射方向に沿う方向を厚み方向Ｚとし、前記配列方向Ｘおよび厚み方向Ｚに垂直な方向を幅方向Ｙとする。発光用サイリスタＴは、６００ｎｍ〜８００ｎｍの波長の光を発光可能に形成される。   The plurality of light emitting thyristors T included in the light emitting element array chip 1 are arranged with an interval W1 therebetween. The light emitting thyristor T is a light emitting element for exposure. In the present embodiment, the light emitting thyristors T are arranged at equal intervals and in a straight line. Hereinafter, the arrangement direction X of the light emitting thyristors T may be simply referred to as the arrangement direction X. A direction along the light emission direction of each light emitting thyristor T is defined as a thickness direction Z, and a direction perpendicular to the arrangement direction X and the thickness direction Z is defined as a width direction Y. The light emitting thyristor T is formed so as to emit light having a wavelength of 600 nm to 800 nm.

発光用サイリスタＴは、ＰＮＰＮ構造を有する発光サイリスタによって形成されるので、Ｐ型半導体と、Ｎ型半導体とを交互に積層した単純な構成で実現することができ、装置の作成が容易となる。前述したように、発光用サイリスタＴはゲート電極ｂ１〜ｂｋに、制御信号を与えることによって発光信号の電圧よりも、しきい電圧が低下した状態で、前記発光信号がアノードａ１〜ａｋに与えられたとき発光する。   Since the light emitting thyristor T is formed by a light emitting thyristor having a PNPN structure, the light emitting thyristor T can be realized with a simple configuration in which P-type semiconductors and N-type semiconductors are alternately stacked, and the device can be easily manufactured. As described above, the light emitting thyristor T applies the control signal to the gate electrodes b1 to bk, so that the light emitting signal is applied to the anodes a1 to ak in a state where the threshold voltage is lower than the voltage of the light emitting signal. Emits light when

発光用サイリスタＴ１〜Ｔｋは、発光素子ブロックＢ１〜Ｂｍに分けられ、同一の発光素子ブロックＢに属する発光用サイリスタＴのアノードａは共通の発光信号入力端子Ａとしてのボンディングパッドに接続される。なお、発光信号入力端子Ａとしてのボンディングパッドを単に発光信号用ボンディングパッドＡと記載する場合がある。本実施の形態では、発光信号用ボンディングパッドＡは、前記第３ボンディングパッドに対応する。また、本実施の形態では、ゲート横配線ＧＨの本数に等しい４個の発光用サイリスタＴが１つの発光素子ブロックＢを構成する。たとえば、発光用サイリスタＴの配列方向に沿う一方から他方へ向かって、発光用サイリスタＴに番号を第１番から第ｋ番まで付し、前記配列方向に沿う前記一方から前記他方へ向かって、発光素子ブロックＢに番号を第１番から第ｍ番まで付すと、第ｉ6（１≦ｉ6≦ｍ）番目の発光素子ブロックＢｉ6に属する第４ｉ6−３番目から第４ｉ6番目の全ての発光用サイリスタＴ４ｉ6−３〜Ｔ４ｉ6のアノードａと
、発光信号用ボンディングパッドＡｉ6との間に接続部６０が設けられて、電気的に接続
される。発光用サイリスタＴのアノードａと発光信号用ボンディングパッドＡと接続部６０とは同時に一体で形成される。また、本実施の形態では、好ましい構成として、発光信号用ボンディングパッドＡは発光用サイリスタＴの配列方向Ｘに沿って、ゲート横配線ＧＨを挟んで発光用サイリスタＴと反対側に設置される。 The light emitting thyristors T1 to Tk are divided into light emitting element blocks B1 to Bm, and the anodes a of the light emitting thyristors T belonging to the same light emitting element block B are connected to a bonding pad as a common light emitting signal input terminal A. A bonding pad as the light emission signal input terminal A may be simply referred to as a light emission signal bonding pad A. In the present embodiment, the light emitting signal bonding pad A corresponds to the third bonding pad. Further, in the present embodiment, four light emitting thyristors T equal to the number of the gate horizontal wirings GH constitute one light emitting element block B. For example, from one to the other along the arrangement direction of the light emitting thyristors T, the light emitting thyristors T are numbered from No. 1 to k, and from the one along the arrangement direction to the other, When the number to the light emitting element block B subjected from No. 1 to No. m-th, the i 6 (1 ≦ i 6 ≦ m) th light emitting elements from the 4i 6 -3 th belonging to the block Bi 6 first 4i 6 th A connection portion 60 is provided between the anodes a of all the light emitting thyristors T4i 6 -3 to T4i 6 and the light emitting signal bonding pads Ai 6 to be electrically connected. The anode a of the light emitting thyristor T, the light emitting signal bonding pad A, and the connection portion 60 are integrally formed at the same time. Further, in the present embodiment, as a preferred configuration, the light emitting signal bonding pad A is disposed along the arrangement direction X of the light emitting thyristor T on the opposite side of the light emitting thyristor T with the gate horizontal wiring GH interposed therebetween.

配列方向Ｘの各発光用サイリスタＴの間隔Ｗ１および発光用サイリスタＴの配列方向Ｘの長さＷ２は、発光素子アレイチップ１が搭載される後述する画像形成装置８７において形成すべき画像の解像度によって決定され、たとえば画像の解像度が６００ｄｐｉ（ドットパーインチ）の場合、前記間隔Ｗ１は、約２４μｍ（マイクロメートル）に選ばれ、前記長さＷ２は、約１８μｍに選ばれる。   The interval W1 between the light emitting thyristors T in the arrangement direction X and the length W2 in the arrangement direction X of the light emitting thyristors T depend on the resolution of an image to be formed in an image forming apparatus 87 described later on which the light emitting element array chip 1 is mounted. For example, when the resolution of the image is 600 dpi (dot per inch), the interval W1 is selected to be about 24 μm (micrometer), and the length W2 is selected to be about 18 μm.

各ゲート横配線ＧＨは、発光素子アレイチップ１に沿って配列方向Ｘに、発光素子アレイチップ１の配列方向Ｘの一端部から他端部間にわたって延びる。各ゲート横配線ＧＨは、幅方向Ｙに間隔をあけて配列される。本実施の形態では、発光用サイリスタＴに近接する側から順番に、ゲート横配線ＧＨ４、ゲート横配線ＧＨ３、ゲート横配線ＧＨ２およびゲート横配線ＧＨ１の順番に配列される。さらに、本実施の形態では、セレクト信号をスイッチ用サイリスタＳのゲート電極ｄに供給するためのセレクト信号伝送路１４がゲート横配線ＧＨ１と平行に、発光用サイリスタＴと離反する側に配置される。セレクト信号伝送路１４は、接続部７５を介してセレクト信号入力端子ＣＳＧとしてのボンディングパッドに接続される。セレクト信号入力端子ＣＳＧとしてのボンディングパッドを単にセレクト信号入力端子ＣＳＧと記載する場合がある。本実施の形態では、セレクト信号用ボンディングパッドＣＳＧは前記第１ボンディングパッドに対応する。また、各ゲート横配線ＧＨ間およびゲート横配線ＧＨ１とセレクト信号伝送路１４との間の間隔Ｗ３は、相互に隣接するゲート横配線ＧＨ間およびゲート横配線ＧＨ１とセレクト信号伝送路１４との間で短絡が生じない距離に選ばれ、たとえば５μｍに選ばれる。   Each gate horizontal wiring GH extends in the arrangement direction X along the light emitting element array chip 1 from one end to the other end in the arrangement direction X of the light emitting element array chip 1. Each gate horizontal wiring GH is arranged at intervals in the width direction Y. In the present embodiment, the gate horizontal wiring GH4, the gate horizontal wiring GH3, the gate horizontal wiring GH2, and the gate horizontal wiring GH1 are arranged in order from the side close to the light emitting thyristor T. Further, in the present embodiment, the select signal transmission path 14 for supplying the select signal to the gate electrode d of the switch thyristor S is arranged in parallel with the gate lateral wiring GH1 on the side away from the light emitting thyristor T. . The select signal transmission path 14 is connected to a bonding pad as the select signal input terminal CSG via the connection portion 75. A bonding pad as the select signal input terminal CSG may be simply referred to as a select signal input terminal CSG. In the present embodiment, the select signal bonding pad CSG corresponds to the first bonding pad. Further, the distance W3 between the gate horizontal lines GH and between the gate horizontal line GH1 and the select signal transmission path 14 is between the gate horizontal lines GH adjacent to each other and between the gate horizontal line GH1 and the select signal transmission path 14. The distance is selected so as not to cause a short circuit, for example, 5 μm.

発光用サイリスタＴのゲート電極ｂ１〜ｂｋは、本実施の形態では、第３半導体層２４によって構成され、ゲート横配線ＧＨ１〜ＧＨ４のいずれかとの間に接続部ＧＶ１，ＧＶ２，ＧＶ３，ＧＶ４が形成される。ここで、発光用サイリスタＴの配列方向に沿う一方から他方へ向かって、発光用サイリスタＴに番号を第１番から第ｋ番まで付し、前記配列方向の前記一方から他方へ向かって発光素子ブロックＢに第１番から第ｍ番まで番号を付すことにすれば、前記配列方向に沿う第ｉ6（１≦ｉ6≦ｍ）番目の発光素子ブロックＢｉ6
に属する第４ｉ6−３番目から第４ｉ6番目の発光用サイリスタＴについては、第４ｉ6−
３番目の発光用サイリスタＴ４ｉ6−３のゲート電極と第１番目のゲート横配線ＧＨ１と
の間に接続部ＧＶ１が形成され、第４ｉ6−２番目の発光用サイリスタＴ４ｉ6−２のゲート電極と第２番目のゲート横配線ＧＨ２との間に接続部ＧＶ２が形成され、第４ｉ6−１
番目の発光用サイリスタＴ４ｉ6−１のゲート電極と第３番目のゲート横配線ＧＨ３との
間に接続部ＧＶ３が形成され、第４ｉ6番目の発光用サイリスタＴ４ｉ6のゲート電極と第４番目のゲート横配線ＧＨ４との間に接続部ＧＶ４が形成される。また、第ｉ6（１≦ｉ6≦ｍ）番目の発光素子ブロックＢｉ6に属する全ての発光用サイリスタＴのアノードａと
前記配列方向に沿うｉ6番目の発光信号入力端子Ａｉ6との間に接続部６０が形成される。このように、同じ発光素子ブロックＢに属する発光用サイリスタＴが異なるゲート横配線ＧＨに接続されることで、前述したように発光用サイリスタＴのダイナミック駆動が可能となる。 In the present embodiment, the gate electrodes b1 to bk of the light emitting thyristor T are configured by the third semiconductor layer 24, and the connection portions GV1, GV2, GV3, and GV4 are formed between any one of the gate lateral wirings GH1 to GH4. Is done. Here, from one to the other along the arrangement direction of the light emitting thyristors T, the light emitting thyristors T are numbered from the first to the kth, and the light emitting elements from the one to the other in the arrangement direction. If the block B is numbered from No. 1 to m-th, the i 6 (1 ≦ i 6 ≦ m) -th light emitting element block Bi 6 along the arrangement direction.
For the 4i 6 −3 th to 4i 6 th light-emitting thyristors T belonging to, the 4i 6 −
Connecting portion GV1 is formed the third gate electrode of the light emitting thyristor T4i 6 -3 between a first horizontal gate line GH1, the gate electrode of the 4i 6 -2 -th light emitting thyristor T4i 6 -2 And the second gate horizontal wiring GH2 is formed with a connection portion GV2, and the fourth i 6 -1
Th connecting unit GV3 between the gate electrode and the third horizontal gate line GH3 of the light emitting thyristor T4i 6 -1 is formed, the gate electrode and the fourth of the 4i 6 -th light emitting thyristor T4i 6 A connecting portion GV4 is formed between the gate horizontal wiring GH4. Further, between the anodes a of all the light emitting thyristors T belonging to the i 6 (1 ≦ i 6 ≦ m) th light emitting element block Bi 6 and the i 6th light emitting signal input terminal Ai 6 along the arrangement direction. The connection portion 60 is formed in the above. As described above, the light emitting thyristors T belonging to the same light emitting element block B are connected to the different gate horizontal wirings GH, so that the light emitting thyristors T can be dynamically driven as described above.

スイッチ用サイリスタＳは、好ましい構成として、前記発光信号用ボンディングパッドＡ間に生じたスペースに配置される。複数の発光用サイリスタＴからなる１つの発光素子ブロックＢに対して、発光信号を供給するためのボンディングパッドを１つ備えることとなるので、発光信号用ボンディングパッドＡ間にスペースを生じ、そのスペースを有効に活用してスイッチ素子などを配置することができる。各スイッチ用サイリスタＳのアノードｃにゲート信号を供給するためのゲート信号入力端子Ｇとしてのボンディングパッドも、前記ボンディングパッド間に生じたスペースを活用して配置される。なお、ゲート信号入力端子Ｇとしてのボンディングパッドを単にゲート信号用ボンディングパッドＧと記載する場合がある。本実施の形態では、ゲート信号用ボンディングパッドＧは前記第２ボンディングパッドに対応する。アノードｃとゲート信号用ボンディングパッドＧとは一体に形成される。このように配置することで、スイッチ用サイリスタＳなどを設けても、発光素子アレイチップ全体の大きさがそれによって増大することを避けることができ、小形な発光素子アレイチップを構成することができる。なお、スイッチ用サイリスタＳの個数ｎはゲート横配線ＧＨの本数に等しく、本実施の形態ではｎ＝４である。また、選択用サイリスタＵも、前記発光信号入力端子Ａとしてのボンディングパッド間に生じたスペースを利用して、スイッチ用サイリスタＳに近接して配置される。   The switch thyristor S is preferably arranged in a space formed between the light emitting signal bonding pads A. Since one light-emitting element block B composed of a plurality of light-emitting thyristors T is provided with one bonding pad for supplying a light-emitting signal, a space is generated between the light-emitting signal bonding pads A, and the space It is possible to arrange switch elements and the like by effectively utilizing the above. A bonding pad as a gate signal input terminal G for supplying a gate signal to the anode c of each switch thyristor S is also arranged utilizing the space generated between the bonding pads. A bonding pad as the gate signal input terminal G may be simply referred to as a gate signal bonding pad G. In the present embodiment, the gate signal bonding pad G corresponds to the second bonding pad. The anode c and the gate signal bonding pad G are integrally formed. With this arrangement, even if a switch thyristor S is provided, it is possible to avoid an increase in the size of the entire light emitting element array chip, and a small light emitting element array chip can be configured. . The number n of switch thyristors S is equal to the number of gate horizontal wirings GH, and n = 4 in the present embodiment. Further, the selection thyristor U is also disposed in the vicinity of the switch thyristor S by utilizing the space generated between the bonding pads as the light emission signal input terminal A.

スイッチ用サイリスタＳのゲート電極ｄは本実施の形態では、第３半導体層３４で構成される。スイッチ用サイリスタＳのゲート電極ｄと選択用サイリスタＵのアノードｅとの間には接続部６５が形成され、さらにゲート電極ｄと対応するゲート横配線ＧＨとの間にも接続部６６が形成されることで電気的に接続される。ゲート電極ｄと選択用サイリスタＵとを接続する接続部６５とゲート電極ｄとゲート横配線ＧＨとを接続する接続部６６は一体に形成される。また、選択用サイリスタＵのＮゲート電極ｆ１は第３半導体層４４で構成され、選択用サイリスタＵのＮゲート電極ｆ１とセレクト信号伝送路１４との間に接続部６７が形成される。   In the present embodiment, the gate electrode d of the switch thyristor S is composed of the third semiconductor layer 34. A connection portion 65 is formed between the gate electrode d of the switch thyristor S and the anode e of the selection thyristor U, and a connection portion 66 is also formed between the gate electrode d and the corresponding gate horizontal wiring GH. To be electrically connected. The connecting portion 65 that connects the gate electrode d and the selection thyristor U and the connecting portion 66 that connects the gate electrode d and the gate lateral wiring GH are integrally formed. The N gate electrode f1 of the selection thyristor U is composed of the third semiconductor layer 44, and a connection portion 67 is formed between the N gate electrode f1 of the selection thyristor U and the select signal transmission path 14.

プルアップ抵抗ＲＰは、本実施の形態では、スイッチ用サイリスタＳを構成する半導体層の一部を用いて、スイッチ用サイリスタＳと一体で形成される。プルアップ抵抗ＲＰは半導体膜のシート抵抗を利用したものである。プルアップ抵抗ＲＰの一部とリセット信号伝送路１１との間に接続部６８が形成され、プルアップ抵抗の接続部６８の側にリセット信号が与えられる。   In the present embodiment, the pull-up resistor RP is formed integrally with the switch thyristor S by using a part of the semiconductor layer constituting the switch thyristor S. The pull-up resistor RP uses the sheet resistance of the semiconductor film. A connection portion 68 is formed between a part of the pull-up resistor RP and the reset signal transmission path 11, and a reset signal is given to the connection portion 68 side of the pull-up resistor.

リセット信号伝送路１１は、ゲート横配線ＧＨと平行に配線され、本実施の形態では、発光信号用ボンディングパッドＡを挟んでゲート横配線ＧＨと離反する側に配置される。リセット信号伝送路１１は、接続部６９によって、リセット信号入力端子ＣＳＡとしてのボンディングパッドに電気的に接続される。リセット信号入力端子ＣＳＡとしてのボンディングパッドを単にリセット信号用ボンディングパッドＣＳＡと記載する場合がある。   The reset signal transmission path 11 is wired in parallel with the gate horizontal wiring GH, and in this embodiment, is disposed on the side away from the gate horizontal wiring GH with the light emitting signal bonding pad A interposed therebetween. The reset signal transmission path 11 is electrically connected to the bonding pad as the reset signal input terminal CSA by the connecting portion 69. A bonding pad as the reset signal input terminal CSA may be simply referred to as a reset signal bonding pad CSA.

発光用サイリスタＴのアノードａ、スイッチ用サイリスタＳのアノードｃ、ゲート横配線ＧＨ、セレクト信号伝送路１４、リセット信号伝送路１１、接続部６０〜６９、発光信号用ボンディングパッドＡ、ゲート信号用ボンディングパッドＧ、セレクト信号用ボンディングパッドＣＳＧ、およびリセット信号用ボンディングパッドＣＳＡは、金属材料および合金材料などの導電性を有する材料によって形成される。具体的には、金（Ａｕ）、金とゲルマニウムとの合金（ＡｕＧｅ）、金と亜鉛との合金（ＡｕＺｎ）、ニッケル（Ｎｉ）およびアルミニウム（Ａｌ）などによって形成される。   The anode a of the light emitting thyristor T, the anode c of the switch thyristor S, the gate horizontal wiring GH, the select signal transmission path 14, the reset signal transmission path 11, the connection portions 60 to 69, the light emitting signal bonding pad A, and the gate signal bonding. The pad G, the select signal bonding pad CSG, and the reset signal bonding pad CSA are formed of a conductive material such as a metal material and an alloy material. Specifically, it is formed of gold (Au), an alloy of gold and germanium (AuGe), an alloy of gold and zinc (AuZn), nickel (Ni), aluminum (Al), or the like.

また、図６に示す発光素子アレイチップ１は、好ましい構成として、スイッチ用サイリスタＳの表面（基板と離反する側）に遮光手段として遮光膜１２を設けている。スイッチ用サイリスタＳおよび選択用サイリスタＵは、発光用サイリスタＴと同様にスイッチングの際に発光するものであるが、その発光は不要であり、その発光による光が発光用サイリスタＴに入射して発光用サイリスタＴのしきい値を変動させてしまうことを避けるために必要だからである。遮光膜１２としては、その発光に対して不透明な材質から成る部材で表面を覆ったものとすればよい。適当な層間絶縁膜を施した場合には、ゲート横配線ＧＨに用いる金（Ａｕ）薄膜などが好適である。また、スイッチ用サイリスタＳと発光用サイリスタＴとをできるだけ遠ざけて配置することも有効であり、図６の平面図で示すように、ゲート横配線ＧＨを跨いで一方側に発光用サイリスタＴ、他方側にスイッチ用サイリスタＳを配置するようにしてもよい。   Further, as a preferable configuration, the light-emitting element array chip 1 shown in FIG. 6 is provided with a light-shielding film 12 as a light-shielding unit on the surface of the switch thyristor S (side away from the substrate). The switch thyristor S and the selection thyristor U emit light at the time of switching in the same manner as the light emitting thyristor T. However, the light emission is unnecessary, and light emitted by the light emission enters the light emitting thyristor T and emits light. This is because it is necessary to avoid changing the threshold value of the thyristor T for use. As the light shielding film 12, the surface may be covered with a member made of a material opaque to the light emission. When an appropriate interlayer insulating film is applied, a gold (Au) thin film used for the gate lateral wiring GH is preferable. It is also effective to dispose the switch thyristor S and the light-emitting thyristor T as far as possible. As shown in the plan view of FIG. 6, the light-emitting thyristor T and the other light-emitting thyristor T are arranged on one side across the gate horizontal wiring GH. A switch thyristor S may be arranged on the side.

なお、前述した電流制限抵抗ＲＩはより好ましい構成として付加する場合があるが、図６に示した発光素子アレイチップ１の平面図においては用いていない。   Although the above-described current limiting resistor RI may be added as a more preferable configuration, it is not used in the plan view of the light emitting element array chip 1 shown in FIG.

以下、発光素子アレイチップ１の構成について、さらに詳細に説明する。
図７は、図６の切断面線ＶＩＩ−ＶＩＩから見た発光素子アレイチップ１の基本的構成を示す一部の断面図である。 Hereinafter, the configuration of the light emitting element array chip 1 will be described in more detail.
FIG. 7 is a partial cross-sectional view showing the basic configuration of the light-emitting element array chip 1 as viewed from the section line VII-VII in FIG. 6.

発光用サイリスタＴには、基板２１の厚み方向Ｚの一表面上に第１半導体層２２、第２半導体層２３、第３半導体層２４、第４半導体層２５およびオーミックコンタクト層２７がこの順に積層される構造が含まれる。ここで、第１半導体層２２と第３半導体層２４とには、Ｎ型またはＰ型のいずれか一方の導電型が用いられ、第２半導体層２３と第４半導体層２５には他方の導電型が用いられることによって、ＮＰＮＰまたはＰＮＰＮのサイリスタ構造が形成される。また、オーミックコンタクト層２７には、第４半導体層２５と同じ導電型の半導体が用いられる。   In the light emitting thyristor T, the first semiconductor layer 22, the second semiconductor layer 23, the third semiconductor layer 24, the fourth semiconductor layer 25, and the ohmic contact layer 27 are stacked in this order on one surface in the thickness direction Z of the substrate 21. Structure to be included. Here, for the first semiconductor layer 22 and the third semiconductor layer 24, either N-type or P-type conductivity type is used, and for the second semiconductor layer 23 and the fourth semiconductor layer 25, the other conductivity type is used. By using the mold, an NPNP or PNPN thyristor structure is formed. For the ohmic contact layer 27, a semiconductor having the same conductivity type as that of the fourth semiconductor layer 25 is used.

スイッチ用サイリスタＳは、本実施の形態では発光用サイリスタＴと同時に形成されるので各層の構成は同一となる。具体的には、スイッチ用サイリスタＳは、基板２１の表面のうち、発光用サイリスタＴが形成された面と同一表面上に、第１半導体層３２、第２半導体層３３、第３半導体層３４、第４半導体層３５、およびオーミックコンタクト層３７がこの順に積層されて形成される。以下の説明において、発光用サイリスタＴに関する説明はスイッチ用サイリスタＳについても同様である。   In this embodiment, the switch thyristor S is formed at the same time as the light emitting thyristor T, and therefore the configuration of each layer is the same. Specifically, the switch thyristor S has the first semiconductor layer 32, the second semiconductor layer 33, and the third semiconductor layer 34 on the same surface of the surface of the substrate 21 as the surface on which the light emitting thyristor T is formed. The fourth semiconductor layer 35 and the ohmic contact layer 37 are stacked in this order. In the following description, the description of the light emitting thyristor T is the same for the switch thyristor S.

基板２１には、本実施の形態では、第１半導体層２２と同じ導電型の半導体基板が用いられる。基板２１の厚み方向Ｚで、各半導体層２２〜２５が積層されている表面と反対側の表面上には、全面にわたって裏面電極２６が形成される。裏面電極２６は、金属材料および合金材料などの導電性を有する材料によって形成される。具体的には裏面電極２６は、金（Ａｕ）、金とゲルマニウムとの合金（ＡｕＧｅ）および金と亜鉛との合金（ＡｕＺｎ）などによって形成される。裏面電極２６は、各発光用サイリスタＴの共通の電極として用いられる。   In the present embodiment, a semiconductor substrate having the same conductivity type as that of the first semiconductor layer 22 is used for the substrate 21. In the thickness direction Z of the substrate 21, a back electrode 26 is formed over the entire surface on the surface opposite to the surface on which the semiconductor layers 22 to 25 are stacked. The back electrode 26 is formed of a conductive material such as a metal material and an alloy material. Specifically, the back electrode 26 is formed of gold (Au), an alloy of gold and germanium (AuGe), an alloy of gold and zinc (AuZn), or the like. The back electrode 26 is used as a common electrode for each light emitting thyristor T.

本実施の形態では、第１半導体層２２と第３半導体層２４の導電型はＮ型であり、第２半導体層２３と第４半導体層２５の導電型はＰ型である。したがって、発光用サイリスタＴおよびスイッチ用サイリスタＳのカソードが共通の電極としての裏面電極２６に接続され、ゲート電極にはＮゲート電極が用いられる。裏面電極２６を接地して、カソード電位を零（０）ボルト（Ｖ）にすると、各発光用サイリスタＴのアノードａに電圧または電流を印加する電源に、正電源を用いることができるので好ましい。   In the present embodiment, the conductivity type of the first semiconductor layer 22 and the third semiconductor layer 24 is N-type, and the conductivity type of the second semiconductor layer 23 and the fourth semiconductor layer 25 is P-type. Therefore, the cathodes of the light emitting thyristor T and the switch thyristor S are connected to the back electrode 26 as a common electrode, and an N gate electrode is used as the gate electrode. If the back electrode 26 is grounded and the cathode potential is zero (0) volts (V), it is preferable because a positive power source can be used as a power source for applying a voltage or current to the anode a of each light emitting thyristor T.

絶縁層２８は、発光用サイリスタＴおよびスイッチ用サイリスタＳの表面に沿って形成されており、発光用サイリスタＴとスイッチ用サイリスタＳとの間にも形成され、各発光用サイリスタＴおよび各スイッチ用サイリスタＳが相互に絶縁層２８によって電気的に絶縁される。絶縁層２８は、電気絶縁性および透光性ならびに平坦性を有する樹脂材料によって形成される。たとえば、ポリイミドおよびベンゾシクロブテン（ＢＣＢ）など、発光用サイリスタＴが発する波長の光の９５％以上を透過する樹脂材料が用いられる。   The insulating layer 28 is formed along the surfaces of the light-emitting thyristor T and the switch thyristor S, and is also formed between the light-emitting thyristor T and the switch thyristor S. The thyristors S are electrically insulated from each other by the insulating layer 28. The insulating layer 28 is formed of a resin material having electrical insulation, translucency, and flatness. For example, a resin material that transmits 95% or more of light having a wavelength emitted by the light emitting thyristor T, such as polyimide and benzocyclobutene (BCB), is used.

絶縁層２８のうち、オーミックコンタクト層２７の表面（基板と離反する側）を覆う部分の一部に貫通孔２９が形成される。この貫通孔２９にアノードａの一部が形成されて、オーミックコンタクト層２７に接触している。前記貫通孔２９は、発光用サイリスタＴの配列方向Ｘの中央で、かつ発光用サイリスタＴの幅方向Ｙの中央が絶縁層２８から露出するように形成されており、アノードａからの電流を、発光用サイリスタＴの中央部に効率的に供給して、発光用サイリスタＴを発光させることができる。発光用サイリスタＴでは、主に第３半導体層２４と、第４半導体層２５との界面付近で、第３半導体層２４寄りの領域において光が発生する。   A through hole 29 is formed in a part of the insulating layer 28 that covers the surface of the ohmic contact layer 27 (side away from the substrate). A part of the anode a is formed in the through hole 29 and is in contact with the ohmic contact layer 27. The through hole 29 is formed so that the center of the light emitting thyristor T in the arrangement direction X and the center of the light emitting thyristor T in the width direction Y are exposed from the insulating layer 28, and the current from the anode a is The light emitting thyristor T can emit light by being efficiently supplied to the central portion of the light emitting thyristor T. In the light emitting thyristor T, light is generated mainly in the vicinity of the interface between the third semiconductor layer 24 and the fourth semiconductor layer 25 and in the region near the third semiconductor layer 24.

発光用サイリスタＴのアノードａの配列方向Ｘの長さＷ３は、発光用サイリスタＴの配列方向Ｘの長さＷ２の１／３以下に形成される。アノードａは、発光用サイリスタＴの光の出射方向の一部を覆うが、長さＷ３を前述したように選ぶことによって、発光用サイリスタＴから発せられ光を、なるべく遮らないようにする。   The length W3 in the arrangement direction X of the anodes a of the light emitting thyristors T is formed to be 1/3 or less of the length W2 in the arrangement direction X of the light emitting thyristors T. The anode a covers a part of the light emitting thyristor T in the light emission direction, but the light emitted from the light emitting thyristor T is prevented from being blocked as much as possible by selecting the length W3 as described above.

基板２１、各半導体層２２〜２５およびオーミックコンタクト層２７の材料などについてさらに具体的に説明する。   The materials of the substrate 21, the semiconductor layers 22 to 25, and the ohmic contact layer 27 will be described more specifically.

基板２１は、III−Ｖ族化合物半導体およびII−ＶＩ族化合物半導体などの結晶成長が
可能な半導体基板であり、たとえば、ガリウム砒素（ＧａＡｓ）、インジウムリン（ＩｎＰ）、ガリウムリン（ＧａＰ）、シリコン（Ｓｉ）およびゲルマニウム（Ｇｅ）などの半導体材料によって形成される。 The substrate 21 is a semiconductor substrate capable of crystal growth such as III-V group compound semiconductor and II-VI group compound semiconductor. For example, gallium arsenide (GaAs), indium phosphide (InP), gallium phosphide (GaP), silicon It is formed of a semiconductor material such as (Si) and germanium (Ge).

第１半導体層２２は、ガリウム砒素（ＧａＡｓ）、アルミニウムガリウム砒素（ＡｌＧａＡｓ）およびインジウムガリウムリン（ＩｎＧａＰ）などの半導体材料によって形成される。第１半導体層２２のキャリア密度は、１×１０18ｃｍ-3程度のものが望ましい。 The first semiconductor layer 22 is formed of a semiconductor material such as gallium arsenide (GaAs), aluminum gallium arsenide (AlGaAs), and indium gallium phosphide (InGaP). The carrier density of the first semiconductor layer 22 is desirably about 1 × 10 18 cm −3 .

第２半導体層２３は、アルミニウムガリウム砒素（ＡｌＧａＡｓ）およびガリウム砒素（ＧａＡｓ）などの半導体材料によって形成される。第２半導体層２３を形成する半導体材料には、第１半導体層２２を形成する半導体材料のエネルギーギャップと同じ、もしくは第１半導体層２２を形成する半導体材料のエネルギーギャップよりもエネルギーギャップが小さいものが選ばれる。第２半導体層２３のキャリア密度は１×１０17ｃｍ-3程度のものが望ましい。 The second semiconductor layer 23 is formed of a semiconductor material such as aluminum gallium arsenide (AlGaAs) and gallium arsenide (GaAs). The semiconductor material forming the second semiconductor layer 23 is the same as the energy gap of the semiconductor material forming the first semiconductor layer 22 or has an energy gap smaller than the energy gap of the semiconductor material forming the first semiconductor layer 22. Is selected. The carrier density of the second semiconductor layer 23 is desirably about 1 × 10 17 cm −3 .

第３半導体層２４は、アルミニウムガリウム砒素（ＡｌＧａＡｓ）およびガリウム砒素（ＧａＡｓ）などの半導体材料によって形成される。第３半導体層２４を形成する半導体材料には、第２半導体層２３を形成する半導体材料のエネルギーギャップと同じ、もしくは第２半導体層２３を形成する半導体材料のエネルギーギャップよりもエネルギーギャップが小さいものが選ばれる。第３半導体層２４のキャリア密度は、１×１０18ｃｍ-3程度のものであることが望ましい。第３半導体層２４は、アルミニウムガリウム砒素（ＡｌＧａＡｓ）およびガリウム砒素（ＧａＡｓ）などの半導体材料によって形成することによって、発光素子として高い内部量子効率を得ることができる。 The third semiconductor layer 24 is formed of a semiconductor material such as aluminum gallium arsenide (AlGaAs) and gallium arsenide (GaAs). The semiconductor material forming the third semiconductor layer 24 is the same as the energy gap of the semiconductor material forming the second semiconductor layer 23, or has an energy gap smaller than the energy gap of the semiconductor material forming the second semiconductor layer 23. Is selected. The carrier density of the third semiconductor layer 24 is desirably about 1 × 10 18 cm −3 . By forming the third semiconductor layer 24 from a semiconductor material such as aluminum gallium arsenide (AlGaAs) or gallium arsenide (GaAs), a high internal quantum efficiency can be obtained as a light emitting element.

第４半導体層２５は、アルミニウムガリウム砒素（ＡｌＧａＡｓ）およびガリウム砒素（ＧａＡｓ）などの半導体材料によって形成される。第４半導体層２５を形成する半導体材料には、第２半導体層２３および第３半導体層２４を形成する半導体材料のエネルギーギャップと同じ、もしくは第２半導体層２３および第３半導体層２４を形成する半導体材料のエネルギーギャップよりもエネルギーギャップが大きいものが選ばれる。第４半導体層２５のキャリア密度は、１×１０18ｃｍ-3程度のものであることが望ましい。 The fourth semiconductor layer 25 is formed of a semiconductor material such as aluminum gallium arsenide (AlGaAs) and gallium arsenide (GaAs). The semiconductor material forming the fourth semiconductor layer 25 is the same as the energy gap of the semiconductor material forming the second semiconductor layer 23 and the third semiconductor layer 24, or the second semiconductor layer 23 and the third semiconductor layer 24 are formed. A material having an energy gap larger than that of the semiconductor material is selected. The carrier density of the fourth semiconductor layer 25 is desirably about 1 × 10 18 cm −3 .

オーミックコンタクト層２７は、ガリウム砒素（ＧａＡｓ）およびインジウムガリウムリン（ＩｎＧａＰ）などの半導体材料によって形成される第４半導体層２５と同じ導電型の半導体層であり、アノードｅとのオーミック接合を行うためのものである。オーミックコンタクト層２７のキャリア密度は１×１０19ｃｍ-3以上のものが望ましい。 The ohmic contact layer 27 is a semiconductor layer having the same conductivity type as the fourth semiconductor layer 25 formed of a semiconductor material such as gallium arsenide (GaAs) and indium gallium phosphide (InGaP), and performs ohmic contact with the anode e. belongs to. The carrier density of the ohmic contact layer 27 is desirably 1 × 10 19 cm −3 or more.

第１半導体層２２、第２半導体層２３、第３半導体層２４、第４半導体層２５およびオーミックコンタクト層２７は、基板２１の一表面に分子線エピタキシャル成長および化学気相成長（ＣＶＤ）法などのエピタキシャル成長法用いて順次積層して形成することができる。その後、フォトリソグラフィを用いたパターニングとエッチングとを用いて、各発光用サイリスタＴおよびスイッチ用サイリスタＳが形成される。したがって、一連の製造プロセスにおいて、発光用サイリスタＴおよびスイッチ用サイリスタＳを同時に形成することになるので、スイッチ用サイリスタＳおよび発光用サイリスタＴを構成する各半導体層の層構成が同一になる。結果として、スイッチ用サイリスタＳおよび発光用サイリスタＴはいずれも発光機能およびスイッチ機能の両方を兼ね備えたものになるが、スイッチ用サイリスタＳはそのうちスイッチ機能のみを用いる。このようにすれば同じ構造で特性が安定したものを一度に簡単に作製することができ、製造コストを低減することができる。   The first semiconductor layer 22, the second semiconductor layer 23, the third semiconductor layer 24, the fourth semiconductor layer 25, and the ohmic contact layer 27 are formed on one surface of the substrate 21 by molecular beam epitaxy and chemical vapor deposition (CVD). The layers can be sequentially stacked using an epitaxial growth method. Thereafter, the light emitting thyristors T and the switch thyristors S are formed by patterning and etching using photolithography. Therefore, since the light emitting thyristor T and the switch thyristor S are formed simultaneously in a series of manufacturing processes, the semiconductor layers constituting the switch thyristor S and the light emitting thyristor T have the same layer configuration. As a result, both the switch thyristor S and the light emitting thyristor T have both the light emitting function and the switch function, but the switch thyristor S uses only the switch function. In this way, the same structure and stable characteristics can be easily manufactured at a time, and the manufacturing cost can be reduced.

なお、絶縁層２８は、各半導体層を形成した後、前述したポリイミドなどの樹脂材料をスピンコーティングしてから硬化させ、さらに電極と発光用サイリスタＴとの接続に必要な各貫通孔２９，３０を形成するためにフォトリソグラフィによるパターニングおよびエッチングを施すことで作製される。   The insulating layer 28 is formed by forming each semiconductor layer, spin-coating the above-described resin material such as polyimide, and then curing the insulating layer 28. Further, the through holes 29 and 30 necessary for connecting the electrode and the light emitting thyristor T are used. In order to form, patterning and etching by photolithography are performed.

図８は、図６の切断面線ＶＩＩＩ−ＶＩＩＩから見た発光素子アレイチップ１の基本的構成を示す一部の断面図である。   FIG. 8 is a partial cross-sectional view showing the basic configuration of the light-emitting element array chip 1 as seen from the section line VIII-VIII in FIG. 6.

図８に示すように、発光用サイリスタＴの幅方向Ｙの形状については、発光用サイリスタＴの第１半導体層２２と、第２半導体層２３と、第３半導体層２４とのゲート横配線ＧＨ寄りの端部は、第４半導体層２５と、オーミックコンタクト層２７とのゲート横配線ＧＨ寄りの端部よりも、ゲート横配線ＧＨに向かって突出し、ゲート横配線ＧＨとの被接続部１０１を構成する。被接続部１０１の配列方向Ｘの長さは、前述した長さＷ２と等しい。なお、第３半導体層２４のうち、被接続部１０１を構成する部分は、第４半導体層２５が積層される部分よりも厚みが小さい。この理由は、エッチング工程によって、第３半導体層２４の表面を露出させて被接続部を１０１形成するときに、第４半導体層２５が残存しないようにオーバーエッチングするためである。   As shown in FIG. 8, the shape of the light emitting thyristor T in the width direction Y is the gate lateral wiring GH of the first semiconductor layer 22, the second semiconductor layer 23, and the third semiconductor layer 24 of the light emitting thyristor T. The end near the gate protrudes toward the gate horizontal wiring GH from the end near the gate horizontal wiring GH between the fourth semiconductor layer 25 and the ohmic contact layer 27, and the connected portion 101 with the gate horizontal wiring GH is formed. Constitute. The length of the connected portion 101 in the arrangement direction X is equal to the length W2 described above. In addition, the part which comprises the to-be-connected part 101 among the 3rd semiconductor layers 24 is smaller than the part in which the 4th semiconductor layer 25 is laminated | stacked. This is because, when the connected portion 101 is formed by exposing the surface of the third semiconductor layer 24 by the etching process, the fourth semiconductor layer 25 is over-etched so as not to remain.

スイッチ用サイリスタＳの幅方向Ｙの形状についても同様に、スイッチ用サイリスタＳの第１半導体層３２と、第２半導体層３３と、第３半導体層３４とのゲート横配線ＧＨ寄りの端部は、第４半導体層３５と、オーミックコンタクト層３７とのゲート横配線ＧＨ寄りの端部よりも、ゲート横配線ＧＨに向かって突出し、ゲート横配線ＧＨとの被接続部１０２を構成する。また、オーバーエッチングを施すために、第３半導体層３４のうち、被接続部１０２を構成する部分の厚みは、第４半導体層３５が積層される部分の厚みよりも小さく形成される。   Similarly for the shape of the switch thyristor S in the width direction Y, the end portions of the switch thyristor S near the gate lateral wiring GH of the first semiconductor layer 32, the second semiconductor layer 33, and the third semiconductor layer 34 are as follows. The fourth semiconductor layer 35 and the ohmic contact layer 37 protrude toward the gate horizontal wiring GH from the end portion near the gate horizontal wiring GH, and form a connected portion 102 with the gate horizontal wiring GH. Further, in order to perform overetching, the thickness of the portion of the third semiconductor layer 34 that constitutes the connected portion 102 is formed smaller than the thickness of the portion where the fourth semiconductor layer 35 is laminated.

絶縁層２８は、発光用サイリスタＴおよびスイッチ用サイリスタＳの表面に沿って形成されるとともに、発光用サイリスタＴとスイッチ用サイリスタＳとの間にも形成され、発光用サイリスタＴとスイッチ用サイリスタＳとが絶縁層２８によって電気的に絶縁される。発光用サイリスタＴとスイッチ用サイリスタＳとの間に形成された絶縁層２８の表面には、ゲート横配線ＧＨおよびセレクト信号伝送路１４が形成され、さらにそれらの表面に沿って絶縁層１０３が形成される。また、スイッチ用サイリスタＳを挟んでゲート横配線と離反する側の絶縁層２８の表面には、リセット信号伝送路１１が形成され、さらにその表面に沿って絶縁層１０３が形成される。   The insulating layer 28 is formed along the surfaces of the light-emitting thyristor T and the switch thyristor S, and is also formed between the light-emitting thyristor T and the switch thyristor S, and the light-emitting thyristor T and the switch thyristor S. Are electrically insulated by the insulating layer 28. On the surface of the insulating layer 28 formed between the light emitting thyristor T and the switch thyristor S, the gate horizontal wiring GH and the select signal transmission path 14 are formed, and further, the insulating layer 103 is formed along these surfaces. Is done. The reset signal transmission path 11 is formed on the surface of the insulating layer 28 on the side away from the gate lateral wiring with the switch thyristor S interposed therebetween, and the insulating layer 103 is further formed along the surface.

形成された絶縁層２８，１０３のうち、発光用サイリスタＴの前記被接続部１０１およびゲート横配線ＧＨの表面（基板と離反する側）に積層される部分には、貫通孔１０４，１０５が形成される。発光用サイリスタＴの第３半導体層２４（ゲート電極ｂに対応する）とゲート横配線ＧＨとを電気的に接続する接続部ＧＶ１は、これらの貫通孔１０４，１０５の部分および貫通孔１０４，１０５に挟まれた絶縁層２８，１０３の部分に積層して設けられる。また、絶縁層２８，１０３のうち、スイッチ用サイリスタＳの前記被接続部１０２およびゲート横配線ＧＨの表面（基板と離反する側）に積層される部分にも、貫通孔１０５，１０６が形成される。スイッチ用サイリスタＳの第３半導体層３４（ゲート電極ｄに対応する）とゲート横配線ＧＨを電気的に接続する接続部６６は、これらの貫通孔１０５，１０６の部分および貫通孔１０５，１０６に挟まれた絶縁層２８，１０３とに積層して設けられる。図８に示すように、ゲート横配線ＧＨに積層する部分の絶縁層１０３に設けられた貫通孔１０５が共通する場合には、前記接続部ＧＶ１，６６は一体で形成される。   In the formed insulating layers 28 and 103, through-holes 104 and 105 are formed in portions of the light emitting thyristor T that are stacked on the connected portion 101 and the surface of the gate horizontal wiring GH (on the side away from the substrate). Is done. A connecting portion GV1 that electrically connects the third semiconductor layer 24 (corresponding to the gate electrode b) of the light emitting thyristor T and the gate lateral wiring GH is formed of the through holes 104 and 105 and the through holes 104 and 105. The insulating layers 28 and 103 sandwiched between the layers are stacked. In addition, through holes 105 and 106 are also formed in portions of the insulating layers 28 and 103 that are stacked on the connected portion 102 of the switch thyristor S and the surface of the gate lateral wiring GH (on the side away from the substrate). The A connection portion 66 that electrically connects the third semiconductor layer 34 (corresponding to the gate electrode d) of the switch thyristor S and the gate lateral wiring GH is connected to the through holes 105 and 106 and the through holes 105 and 106. It is provided by being laminated on the sandwiched insulating layers 28 and 103. As shown in FIG. 8, when the through-hole 105 provided in the insulating layer 103 in the portion stacked on the gate horizontal wiring GH is common, the connection portions GV1 and 66 are integrally formed.

また、前述したように、発光用サイリスタＴに積層される絶縁層２８のうち、オーミックコンタクト層２７の表面（基板と離反する側）に積層される部分の一部には貫通孔２９が形成される。この貫通孔２９にアノードａの一部が形成されて、オーミックコンタクト層２７に接触している。アノードａは、発光信号入力端子Ａとの接続部６０とともに一体形成される。接続部６０は発光用サイリスタＴの第４半導体層２５とオーミックコンタクト層２７のゲート横配線ＧＨ寄りの端部の一部を覆い、第３半導体層２４に設けられた被接続部１０１に積層された絶縁層２８の表面（基板と離反する側）の一部も積層して形成される。同様に、スイッチ用サイリスタＳに積層される絶縁層２８のうち、オーミックコンタクト層３７の表面（基板と離反する側）に積層される部分の一部には貫通孔１０７形成される。この貫通孔１０７にアノードｃの一部が形成されて、オーミックコンタクト層３７に接触している。   Further, as described above, a through hole 29 is formed in a part of the insulating layer 28 laminated on the light emitting thyristor T on the surface of the ohmic contact layer 27 (the side away from the substrate). The A part of the anode a is formed in the through hole 29 and is in contact with the ohmic contact layer 27. The anode a is integrally formed with the connection portion 60 with the light emission signal input terminal A. The connection portion 60 covers part of the end portions of the light emitting thyristor T near the gate lateral wiring GH of the fourth semiconductor layer 25 and the ohmic contact layer 27 and is laminated on the connected portion 101 provided in the third semiconductor layer 24. A part of the surface of the insulating layer 28 (side away from the substrate) is also laminated. Similarly, a through-hole 107 is formed in a part of the insulating layer 28 stacked on the switch thyristor S, which is stacked on the surface of the ohmic contact layer 37 (on the side away from the substrate). A part of the anode c is formed in the through hole 107 and is in contact with the ohmic contact layer 37.

またスイッチ用サイリスタＳは遮光膜１２で覆われる。遮光膜１２の幅方向Ｙの一方の端は、スイッチ用サイリスタＳの第４半導体層３５およびオーミックコンタクト層３７の、発光用サイリスタＴと反対側の端部を覆い、遮光膜１２の幅方向Ｙの他方の端は、スイッチ用サイリスタＳの第３半導体層３４の前記被接続部１０２を覆い、セレクト信号伝送路１４とスイッチ用サイリスタＳとの中央付近まで延びる。   The switch thyristor S is covered with a light shielding film 12. One end of the light shielding film 12 in the width direction Y covers the ends of the fourth semiconductor layer 35 and the ohmic contact layer 37 of the switching thyristor S opposite to the light emitting thyristor T, and the width direction Y of the light shielding film 12 The other end of the switch covers the connected portion 102 of the third semiconductor layer 34 of the switch thyristor S and extends to the vicinity of the center between the select signal transmission line 14 and the switch thyristor S.

図９は、図６の切断面線ＩＸ−ＩＸから見た発光素子アレイチップ１の基本的構成を示す一部の断面図である。   FIG. 9 is a partial cross-sectional view showing the basic configuration of the light-emitting element array chip 1 as viewed from the section line IX-IX in FIG. 6.

選択用サイリスタＵおよびプルアップ抵抗ＲＰは、本実施の形態では、発光用サイリスタＴおよびスイッチ用サイリスタＳを構成する各半導体層２２〜２５，３２〜３５およびオーミックコンタクト層２７，３７を形成するときに同時に形成されるので、新たな製造工程を必要としない。プルアップ抵抗ＲＰは、本実施の形態では、第１半導体層５２、第２半導体層５３、および第３半導体層５４によって構成される半導体薄膜のうち、第３半導体層５４を利用している。   In this embodiment, the selection thyristor U and the pull-up resistor RP are used to form the semiconductor layers 22 to 25 and 32 to 35 and the ohmic contact layers 27 and 37 constituting the light emitting thyristor T and the switch thyristor S. Therefore, a new manufacturing process is not required. In the present embodiment, the pull-up resistor RP uses the third semiconductor layer 54 among the semiconductor thin films constituted by the first semiconductor layer 52, the second semiconductor layer 53, and the third semiconductor layer 54.

本実施の形態のように、発光素子アレイに用いられる各発光サイリスタのカソードが共通に接地される場合には、Ｎ型半導体である第３半導体層５４を薄膜抵抗として利用するのが好ましい。なぜなら、プルアップ抵抗ＲＰの一端にセット信号として正の電圧が印加されたとき、Ｐ型半導体である第２半導体層５３とＮ型半導体である第３半導体層５４とで構成されるＰＮ接合には、逆バイアスの電圧が印加されることになって、空乏層が拡がるので、第２半導体層５３と第３半導体層５４との間の絶縁性が確保されるためである。   When the cathodes of the light emitting thyristors used in the light emitting element array are commonly grounded as in the present embodiment, it is preferable to use the third semiconductor layer 54 that is an N-type semiconductor as a thin film resistor. This is because when a positive voltage is applied to one end of the pull-up resistor RP as a set signal, a PN junction composed of the second semiconductor layer 53 that is a P-type semiconductor and the third semiconductor layer 54 that is an N-type semiconductor is formed. This is because a reverse bias voltage is applied and the depletion layer expands, so that insulation between the second semiconductor layer 53 and the third semiconductor layer 54 is ensured.

ここで、薄膜抵抗として、第１半導体層５２から順に第４半導体層まで積層した第４半導体層を利用することも可能である。各発光サイリスタのカソードが共通に接地される場合には、第４半導体層は、Ｐ型半導体であるために、Ｎ型半導体である第３半導体層５４よりも移動度が小さく、高抵抗になるという利点がある。しかしながら、第４半導体層と第３半導体層５４との間に意図せずに順方向のバイアスがかかった場合には、第１半導体層５２、第２半導体層５３、第３半導体層５４、および第４半導体層によって構成されるサイリスタがオン状態に遷移して、ラッチアップ現象が生じる場合があり得る。ラッチアップが発生すると、第２半導体層５３と第３半導体層５４との間が導通するので、薄膜抵抗と裏面電極２６との間の絶縁が保てなくなる。なお、各発光サイリスタのアノードが共通に接地される場合には、第３半導体層５４はＰ型半導体であるので、薄膜抵抗は第３半導体層５４を利用するのが好ましい。   Here, as the thin film resistor, it is also possible to use a fourth semiconductor layer that is laminated in order from the first semiconductor layer 52 to the fourth semiconductor layer. When the cathodes of the light emitting thyristors are grounded in common, the fourth semiconductor layer is a P-type semiconductor, and therefore has a lower mobility and higher resistance than the third semiconductor layer 54 that is an N-type semiconductor. There is an advantage. However, when a forward bias is applied unintentionally between the fourth semiconductor layer and the third semiconductor layer 54, the first semiconductor layer 52, the second semiconductor layer 53, the third semiconductor layer 54, and There may be a case where the thyristor constituted by the fourth semiconductor layer transitions to the ON state and a latch-up phenomenon occurs. When the latch-up occurs, the second semiconductor layer 53 and the third semiconductor layer 54 are electrically connected, so that the insulation between the thin film resistor and the back electrode 26 cannot be maintained. When the anodes of the light emitting thyristors are commonly grounded, the third semiconductor layer 54 is a P-type semiconductor, and therefore it is preferable to use the third semiconductor layer 54 for the thin film resistor.

また、図６の発光素子アレイチップ１の平面図には図示していない電流制限抵抗ＲＩについても、プルアップ抵抗ＲＱと同様に、第３半導体層を利用するのが好ましい。   Further, for the current limiting resistor RI not shown in the plan view of the light-emitting element array chip 1 in FIG. 6, it is preferable to use the third semiconductor layer as in the pull-up resistor RQ.

選択用サイリスタＵの第１半導体層４２と、第２半導体層４３と、第３半導体層４４とのゲート横配線ＧＨ寄りの端部は、第４半導体層４５と、オーミックコンタクト層４７とのゲート横配線ＧＨ寄りの端部よりも、ゲート横配線ＧＨに向かって突出し、ゲート横配線ＧＨとの被接続部１０８を構成する。本実施の形態では、被接続部１０８が選択用サイリスタＵのＮゲート電極ｆに対応する。また、オーミックコンタクト層４７の表面（基板と離反する側）に積層して設けられる、スイッチ用サイリスタＳのゲート電極ｄとの接続部６５の一部が選択用サイリスタＵのアノードに対応する。なお、第３半導体層４４のうち、被接続部１０８を構成する部分は、第４半導体層４５が積層される部分よりも厚みが小さい。この理由は、エッチング工程によって、第３半導体層４４の表面を露出させて被接続部を１０８形成するときに、第４半導体層４５が残存しないようにオーバーエッチングするためである。なお、選択用サイリスタＵの被接続部１０８の形成は、発光用サイリスタＴおよびスイッチ用サイリスタＳの被接続部１０１，１０２の形成と同時に行われるので、新たな製造工程を必要としない。   The ends of the first semiconductor layer 42, the second semiconductor layer 43, and the third semiconductor layer 44 of the selection thyristor U near the gate lateral wiring GH are gates of the fourth semiconductor layer 45 and the ohmic contact layer 47. It protrudes toward the gate horizontal wiring GH from the end near the horizontal wiring GH, and constitutes a connected portion 108 with the gate horizontal wiring GH. In the present embodiment, the connected portion 108 corresponds to the N gate electrode f of the selection thyristor U. Further, a part of the connection portion 65 provided on the surface of the ohmic contact layer 47 (on the side away from the substrate) with the gate electrode d of the switch thyristor S corresponds to the anode of the selection thyristor U. Note that, in the third semiconductor layer 44, the portion constituting the connected portion 108 is thinner than the portion where the fourth semiconductor layer 45 is laminated. This is because, when the connected portion 108 is formed by exposing the surface of the third semiconductor layer 44 by an etching process, the fourth semiconductor layer 45 is over-etched so as not to remain. Note that the formation of the connected portion 108 of the selection thyristor U is performed simultaneously with the formation of the connected portions 101 and 102 of the light emitting thyristor T and the switch thyristor S, so that a new manufacturing process is not required.

プルアップ抵抗ＲＰを構成する第１半導体層５２、第２半導体層５３、および第３半導体層５４の全体の厚みを決定するためのエッチング工程も、前記被接続部１０１，１０２，１０８の形成と同時に行われる。したがって、プルアップ抵抗ＲＰの厚みと前記被接続部１０１，１０２，１０８の厚みは等しい。   The etching process for determining the total thickness of the first semiconductor layer 52, the second semiconductor layer 53, and the third semiconductor layer 54 constituting the pull-up resistor RP is also performed by forming the connected parts 101, 102, and 108. Done at the same time. Therefore, the thickness of the pull-up resistor RP is equal to the thickness of the connected parts 101, 102, 108.

図９において、絶縁層２８は、選択用サイリスタＵおよびプルアップ抵抗ＲＰの表面に沿って形成されるとともに、選択用サイリスタＵおよびプルアップ抵抗ＲＰとの間にも形成され、選択用サイリスタＵおよびプルアップ抵抗ＲＰとが絶縁層２８によって電気的に絶縁される。前述したように絶縁層２８の表面には、ゲート横配線ＧＨ、セレクト信号伝送路１４およびリセット信号伝送路１１が形成され、さらにそれらの表面に沿って絶縁層１０３が形成される。   In FIG. 9, the insulating layer 28 is formed along the surfaces of the selection thyristor U and the pull-up resistor RP, and is also formed between the selection thyristor U and the pull-up resistor RP. The pull-up resistor RP is electrically insulated by the insulating layer 28. As described above, the gate horizontal wiring GH, the select signal transmission path 14 and the reset signal transmission path 11 are formed on the surface of the insulating layer 28, and the insulating layer 103 is further formed along these surfaces.

形成された絶縁層２８，１０３のうち、セレクト信号伝送路１４および選択用サイリスタＵの前記被接続部１０８の表面（基板と離反する側）に積層される部分には、貫通孔１０９，１１０が形成されて、それらを電気的に接続するための接続部６７が設けられる。また、絶縁層２８のうち、選択用サイリスタＵのオーミックコンタクト層４７の表面（基板と離反する側）に積層される部分にも貫通孔１１１が形成され、スイッチ用サイリスタＳのゲート電極ｄとの接続部６５が設けられる。さらに、形成された絶縁層２８，１０３のうち、プルアップ抵抗ＲＰとリセット信号伝送路１１に積層される部分にも貫通孔１１２，１１３が形成され、それらを電気的に接続する接続部６８が形成される。   Of the formed insulating layers 28 and 103, through holes 109 and 110 are formed in portions of the select signal transmission line 14 and the selection thyristor U that are stacked on the surface of the connected portion 108 (on the side away from the substrate). A connecting portion 67 is provided to electrically connect them. A through hole 111 is also formed in a portion of the insulating layer 28 that is stacked on the surface of the ohmic contact layer 47 of the selection thyristor U (on the side away from the substrate), and is connected to the gate electrode d of the switch thyristor S. A connecting portion 65 is provided. Further, through holes 112 and 113 are also formed in portions of the formed insulating layers 28 and 103 that are stacked on the pull-up resistor RP and the reset signal transmission path 11, and a connection portion 68 that electrically connects them is formed. It is formed.

選択用サイリスタＵを構成する第３半導体層４４および第４半導体層４５は、本実施の形態では、発光用サイリスタＴと同時に形成されるので、選択用サイリスタＵはオン状態で発光する。したがって、選択用サイリスタＵが発する光を遮光または減光するために、選択用サイリスタＵを覆う遮光膜１２が形成される。   In the present embodiment, the third semiconductor layer 44 and the fourth semiconductor layer 45 constituting the selection thyristor U are formed at the same time as the light emitting thyristor T, so that the selection thyristor U emits light in the ON state. Therefore, in order to block or reduce the light emitted from the selection thyristor U, the light shielding film 12 covering the selection thyristor U is formed.

また、プルアップ抵抗ＲＰを覆う遮光膜１２も形成される。プルアップ抵抗ＲＰの界面に外部から光が入射すると、プルアップ抵抗ＲＰが設けられる第１半導体層５２、第２半導体層５３、および第３半導体層５４の各半導体層の界面に電子・正孔対が生成される。すると、フォトトランジスタと同様に第２半導体層５３にキャリアが蓄積されて、第２半導体層５３と第３半導体層５４との間の絶縁性が不良になるので、本来ならば第３半導体層５４内を伝導すべきキャリアが基板２１側に流れて、抵抗体としての動作が不安定になる。そこで、プルアップ抵抗ＲＰの動作を安定化させるために、プルアップ抵抗ＲＰも遮光膜１２で覆われる。なお、電流制限抵抗ＲＩを基板２１上に形成する場合も、遮光膜１２で覆うのが好ましい。   A light shielding film 12 that covers the pull-up resistor RP is also formed. When light is incident on the interface of the pull-up resistor RP from the outside, electrons / holes enter the interfaces of the semiconductor layers of the first semiconductor layer 52, the second semiconductor layer 53, and the third semiconductor layer 54 where the pull-up resistor RP is provided. Pairs are generated. Then, like the phototransistor, carriers are accumulated in the second semiconductor layer 53, resulting in poor insulation between the second semiconductor layer 53 and the third semiconductor layer 54. Originally, the third semiconductor layer 54 The carrier to be conducted inside flows to the substrate 21 side, and the operation as a resistor becomes unstable. Therefore, the pull-up resistor RP is also covered with the light shielding film 12 in order to stabilize the operation of the pull-up resistor RP. Even when the current limiting resistor RI is formed on the substrate 21, it is preferable to cover it with the light shielding film 12.

図９に示すように、遮光膜１２の幅方向Ｙの一方は、プルアップ抵抗ＲＰの表面に積層された絶縁層２８の表面を覆って、リセット信号伝送路１１付近まで延び、遮光膜１２の幅方向Ｙの他方は、選択用サイリスタＵの被接続部１０８の表面に積層された絶縁層２８を覆って、選択用サイリスタＵとセレクト信号伝送路１４との接続部６７の一部の表面まで覆う。   As shown in FIG. 9, one side in the width direction Y of the light shielding film 12 covers the surface of the insulating layer 28 laminated on the surface of the pull-up resistor RP and extends to the vicinity of the reset signal transmission path 11. The other side in the width direction Y covers the insulating layer 28 stacked on the surface of the connected portion 108 of the selection thyristor U and extends to a part of the surface of the connection portion 67 between the selection thyristor U and the select signal transmission path 14. cover.

図１０は、本発明の実施の一形態の発光装置１０を模式的に示すブロック回路図である。発光装置１０は、複数の発光素子アレイチップＬ１，Ｌ２，…，Ｌｐ−１，Ｌｐ（記号ｐは、２以上の正の整数）と、前記発光素子アレイチップ１〜Ｌｐの駆動回路として、発光信号を供給する発光信号駆動ＩＣ（Integrated Circuit）１３０と、ゲート信号を供給するゲート信号駆動ＩＣ１３１と、セレクト信号を供給するセレクト信号駆動ＩＣ１３２と、リセット信号を供給するリセット信号駆動ＩＣ１３６を含んで構成される。各駆動ＩＣは後述する制御手段９６に基づいて、画像情報を出力する。各発光素子アレイチップ１〜Ｌｐについて、それぞれを総称して指す場合および不特定のものを指す場合に、単に発光素子アレイチップＬと記載する。また、発光素子アレイチップＬを単にアレイチップＬと記載する場合がある。本実施の形態では各アレイチップＬには、図１に示す第１の実施の形態の発光素子アレイチップ１を用いる。なお、セレクト信号駆動ＩＣ１３２が前記第１の駆動回路に対応し、ゲート信号駆動ＩＣ１３１が前記第２の駆動回路に対応し、発光信号駆動ＩＣ１３０が前記第３の駆動回路に対応し、リセット信号駆動ＩＣ１３６が前記第４の駆動回路に対応する。   FIG. 10 is a block circuit diagram schematically showing the light emitting device 10 according to the embodiment of the present invention. The light emitting device 10 emits light as a plurality of light emitting element array chips L1, L2,..., Lp-1, Lp (the symbol p is a positive integer of 2 or more) and a drive circuit for the light emitting element array chips 1 to Lp. It includes a light emission signal driving IC (Integrated Circuit) 130 for supplying a signal, a gate signal driving IC 131 for supplying a gate signal, a select signal driving IC 132 for supplying a select signal, and a reset signal driving IC 136 for supplying a reset signal. Is done. Each drive IC outputs image information based on a control means 96 described later. Each of the light emitting element array chips 1 to Lp is simply referred to as a light emitting element array chip L when collectively referring to each of the light emitting element array chips 1 to Lp. Further, the light emitting element array chip L may be simply referred to as an array chip L. In the present embodiment, the light-emitting element array chip 1 according to the first embodiment shown in FIG. The select signal driving IC 132 corresponds to the first driving circuit, the gate signal driving IC 131 corresponds to the second driving circuit, the light emission signal driving IC 130 corresponds to the third driving circuit, and the reset signal driving. IC 136 corresponds to the fourth drive circuit.

各アレイチップＬは、配列方向Ｘに沿って発光素子Ｔが一列に配列されて、各発光素子Ｔからの光の出射方向を揃えて回路基板に実装される。ただし、図１０には回路基板は図示していない。また、発光信号駆動ＩＣ１３０とゲート信号駆動ＩＣ１３１とセレクト信号駆動ＩＣとリセット信号駆動ＩＣ１３６とは、前記回路基板に実装される。回路基板にはさらに、各駆動ＩＣ１３０〜１３２，１３６の出力端子と各アレイチップＬのボンディングパッドとを接続するためのパターン配線が形成され、パターン配線とボンディングパッドとがボンディングワイヤで接続される。   In each array chip L, the light emitting elements T are arranged in a line along the arrangement direction X, and the light emitting directions from the respective light emitting elements T are aligned and mounted on the circuit board. However, the circuit board is not shown in FIG. The light emission signal driving IC 130, the gate signal driving IC 131, the select signal driving IC, and the reset signal driving IC 136 are mounted on the circuit board. Further, pattern wiring for connecting the output terminals of the drive ICs 130 to 132 and 136 and the bonding pads of the array chips L is formed on the circuit board, and the pattern wiring and the bonding pads are connected by bonding wires.

前述したように、図１および図６に示す第１の実施の形態の発光素子アレイチップ１には、ｍ個の発光信号用ボンディングパッドＡ、１個のセレクト信号用ボンディングパッドＣＳＧ、１個のリセット信号用ボンディングパッドＣＳＡ、および４個のゲート信号用ボンディングパッドＧが含まれる。なお、図１０に示されたｐ個のアレイチップが実装されている本実施の形態の場合には、各アレイチップＬを構成する発光素子Ｔの配列方向Ｘに沿う一方から他方に向かって、各アレイチップに第１番から第ｐ番まで番号を付すと、第ｉ10（１≦ｉ10≦ｐ）番目のアレイチップＬｉ10のセレクト信号用ボンディングパッドをセレクト信号用ボンディングパッドＣＳＧｉ10と記載し、アレイチップＬｉ10のリセット信号用ボンディングパッドＣＳＡｉ10と記載する。不特定のアレイチップＬのセレクト信号用ボンディングパッドＣＳＧ１〜ＣＳＧｐ、および不特定のリセット信号用ボンディングパッドＣＳＡ１〜ＣＳＡｐを指すときは、単にそれぞれセレクト信号用ボンディングパッドＣＳＧ、リセット信号用ボンディングパッドＣＳＡと記載する場合がある。 As described above, the light emitting element array chip 1 according to the first embodiment shown in FIGS. 1 and 6 includes m light emitting signal bonding pads A, one select signal bonding pad CSG, and one light emitting element bonding pad CSG. A reset signal bonding pad CSA and four gate signal bonding pads G are included. In the case of the present embodiment in which p array chips shown in FIG. 10 are mounted, from one to the other along the arrangement direction X of the light emitting elements T constituting each array chip L, When numbered from No. 1 up to the p-th to each array chip, wherein the first i 10 (1 ≦ i 10 ≦ p) th array select signal bonding pad selection signal bonding pad CSGi 10 of chip Li 10 It is described as a reset signal bonding pad CSAi 10 of the array chip Li 10 . When referring to the select signal bonding pads CSG1 to CSGp and the unspecified reset signal bonding pads CSA1 to CSAp of the unspecified array chip L, they are simply described as the select signal bonding pad CSG and the reset signal bonding pad CSA, respectively. There is a case.

発光信号駆動ＩＣ１３０は、各アレイチップＬの発光信号用ボンディングパッドＡ１〜Ａｍと同数（ｍ個）の発光信号出力端子λ１〜λｍを有する。発光信号出力端子λ１〜λｍについて、複数のものを総称する場合または不特定のものを指す場合に、単に発光信号出力端子λと記載する場合がある。各発光信号用ボンディングパッドＡと発光信号出力端子λとの接続は、異なるアレイチップ間で配線を共用して接続される。ｐ個のアレイチップが実装されている本実施の形態の場合には、各アレイチップＬを構成する発光素子Ｔの配列方向Ｘに沿う一方から他方に向かって、発光信号用ボンディングパッドＡ１〜Ａｍに第１番から第ｍ番まで番号を付し、また発光信号出力端子λ１〜λｍにも第１番から第ｍ番まで番号を付すと、ｐ個のアレイチップのそれぞれの第ｉ8（１≦ｉ8≦ｍ）番目の発光信号用ボンディングパッドＡｉ8同士が電気的に接続され、さらに第ｉ8番目の発光信号出力端子λｉ8に電気的に接続される。 The light emission signal drive IC 130 has the same number (m) of light emission signal output terminals λ1 to λm as the light emission signal bonding pads A1 to Am of each array chip L. The light emission signal output terminals λ1 to λm may be simply referred to as the light emission signal output terminal λ when collectively referring to a plurality of light emission signal outputs terminals λ1 to λm. Each light emitting signal bonding pad A and the light emitting signal output terminal λ are connected by sharing wiring between different array chips. In the case of this embodiment in which p array chips are mounted, light emitting signal bonding pads A1 to Am from one to the other along the arrangement direction X of the light emitting elements T constituting each array chip L. the first numbered up to the m-th from th and light emission signal output terminal to λ1~λm when numbered from No. 1 to No. m-th, p pieces of the array each of the i 8 chips (1 ≦ i 8 ≦ m) The light emitting signal bonding pads Ai 8 are electrically connected to each other and further electrically connected to the i 8th light emitting signal output terminal λi 8 .

ゲート信号駆動ＩＣ１３１は各アレイチップＬのゲート信号用ボンディングパッドＧ１〜Ｇ４と同数（４個）のゲート信号出力端子μ１〜μ４を有する。ゲート信号出力端子μ１〜μ４について、複数のものを総称する場合または不特定のものを指す場合に、単にゲート信号出力端子μと記載する場合がある。各ゲート信号用ボンディングパッドＧとゲート信号出力端子μとの接続は、異なるアレイチップ間で配線を共用して接続される。ｐ個のアレイチップが実装されている本実施の形態の場合には、各アレイチップＬを構成する発光素子Ｔの配列方向Ｘに沿う一方から他方に向かって、ゲート信号用ボンディングパッドＧ１〜Ｇ４に第１番から第４番まで番号を付し、またゲート信号出力端子μ１〜μ４にも第１番から第４番まで番号を付すと、ｐ個のアレイチップそれぞれの第ｉ9（１≦ｉ9≦４）番目のゲート信号用ボンディングパッドＧｉ9同士が電気的に接続され、さらに第ｉ9番目のゲート信号出力端子μｉ9に電気的に接続される。 The gate signal driving IC 131 has the same number (four) of gate signal output terminals μ1 to μ4 as the gate signal bonding pads G1 to G4 of each array chip L. The gate signal output terminals μ1 to μ4 may be simply referred to as the gate signal output terminal μ when collectively referring to a plurality of gate signal output terminals μ1 to μ4 or to indicate unspecified ones. Each gate signal bonding pad G and the gate signal output terminal μ are connected by sharing wiring between different array chips. In the case of the present embodiment in which p array chips are mounted, the gate signal bonding pads G1 to G4 are directed from one to the other along the arrangement direction X of the light emitting elements T constituting each array chip L. Are numbered from No. 1 to No. 4 and gate signal output terminals μ1 to μ4 are also numbered from No. 1 to No. 4, respectively, and the i 9 (1 ≦ 1) of each of the p array chips. i 9 ≦ 4) The gate signal bonding pads Gi 9 are electrically connected to each other, and further electrically connected to the i 9th gate signal output terminal μi 9 .

セレクト信号駆動ＩＣ１３２はアレイチップＬと同数（ｐ個）のセレクト信号出力端子ν１〜νｐを有する。セレクト信号出力端子について、複数のものを総称する場合または不特定のものを指す場合に、単にセレクト信号出力端子νと記載する場合がある。各セレクト信号用ボンディングパッドＣＳＧｉ10とセレクト信号出力端子νとの接続は、各アレイチップと個別に接続される。ｐ個のアレイチップが実装されている本実施の形態の場合には、各アレイチップＬを構成する発光素子Ｔの配列方向Ｘに沿う一方から他方に向かって、各アレイチップに第１番から第ｐ番まで番号を付し、またセレクト信号出力端子ν１〜νｐにも第１番から第ｐ番まで番号を付すと、第ｉ10（１≦ｉ10≦ｐ）番目のアレイチップＬのセレクト信号用ボンディングパッドＣＳＧｉ10と第ｉ10番目のセレクト信号出力端子νｉ10とが電気的に接続される。 The select signal driving IC 132 has the same number (p) of select signal output terminals ν1 to νp as the array chip L. When a plurality of select signal output terminals are collectively referred to or unspecified, they may be simply referred to as a select signal output terminal ν. Each select signal bonding pad CSGi 10 and the select signal output terminal ν are individually connected to each array chip. In the case of this embodiment in which p array chips are mounted, each array chip starts from the first along the array direction X of the light emitting elements T constituting each array chip L. When numbers are assigned to the p-th and the select signal output terminals ν1 to νp are also numbered from the first to the p-th, the select of the i 10 (1 ≦ i 10 ≦ p) -th array chip L and signal bonding pads CSGi 10 and the i 10 th select signal output terminal .nu.i 10 are electrically connected.

リセット信号駆動ＩＣ１３６はリセット信号出力端子ηを有する。各リセット信号用ボンディングパッドＣＳＡｉ10と、セレクト信号出力端子νとは、それぞれ電気的に接続される。 The reset signal driving IC 136 has a reset signal output terminal η. Each reset signal bonding pad CSAi 10 and the select signal output terminal ν are electrically connected to each other.

前述したように、各アレイチップＬのセレクト信号用ボンディングパッドＣＳＧとセレクト信号出力端子νとが個別に接続されるので、セレクト信号駆動ＩＣ１３２は、各アレイチップＬのセレクト信号用ボンディングパッドＣＳＧに順番にセレクト信号を出力して、アレイチップＬを順番にセレクト状態にすることできる。一方、各アレイチップＬとゲート信号駆動ＩＣ１３１との配線は共用されているので、たとえば、第ｉ9（１≦ｉ9≦４）番目のゲート信号出力端子μｉ9から出力されたゲート信号は、すべてのアレイチップ
Ｌの第ｉ9（１≦ｉ9≦４）番目のゲート信号用ボンディングパッドＧｉ9に入力され、す
べてのアレイチップＬの第ｉ9番目のスイッチ用サイリスタＳｉ9のアノードｃｉ9に入力
される。しかし、各アレイチップＬの第ｉ9番目のスイッチ用サイリスタＳｉ9の中でスイッチングするのは、セレクト信号が入力されることでセレクト状態にあるアレイチップＬのみである。さらに、セレクト状態にあるアレイチップＬの第ｉ9番目のゲート横配線Ｇ
Ｈｉ9に接続された発光用サイリスタＴの中で、発光信号駆動ＩＣ１３０から発光信号が
入力された発光素子ブロックＢに属する発光用サイリスタＴが発光する。さらにリセット信号用ボンディングパッドＣＳＡにリセット信号が入力されるので、セレクト状態にあるアレイチップＬを、確実に非セレクト状態に遷移することができる。 As described above, since the select signal bonding pad CSG and the select signal output terminal ν of each array chip L are individually connected, the select signal driving IC 132 is sequentially connected to the select signal bonding pad CSG of each array chip L. The select signal can be output to the array chip L in order. On the other hand, since the wiring of each array chip L and the gate signal driving IC 131 is shared, for example, the gate signal output from the i 9 (1 ≦ i 9 ≦ 4) th gate signal output terminal μi 9 is Input to the i 9 (1 ≦ i 9 ≦ 4) th gate signal bonding pad Gi 9 of all array chips L, and the anode ci 9 of the i 9th switch thyristor Si 9 of all array chips L Is input. However, only the array chip L that is in the selected state when the select signal is input switches in the i 9th switch thyristor Si 9 of each array chip L. Further, the i 9th gate horizontal wiring G of the array chip L in the selected state
Among the light emitting thyristors T connected to Hi 9 , the light emitting thyristor T belonging to the light emitting element block B to which the light emission signal is input from the light emission signal driving IC 130 emits light. Further, since the reset signal is input to the reset signal bonding pad CSA, the array chip L in the selected state can be reliably shifted to the non-selected state.

このように、セレクト状態にあるアレイチップＬを順番に切り替えることで、複数の発光素子アレイ間でゲート信号駆動ＩＣ１３１および発光信号駆動ＩＣ１３０を共用にする時分割駆動を安定に動作させることができる。したがって、駆動用ＩＣの数、および駆動用ＩＣを実装する基板の層数を少なくすることができ、発光素子アレイおよび駆動用ＩＣ実装基板の面積を小さくすることができ、結果として小形でかつ安定に動作する発光装置が実現できる。   As described above, by switching the array chips L in the selected state in order, it is possible to stably operate time-division driving in which the gate signal driving IC 131 and the light emitting signal driving IC 130 are shared among the plurality of light emitting element arrays. Accordingly, the number of driving ICs and the number of layers of the substrate on which the driving ICs are mounted can be reduced, and the area of the light emitting element array and the driving IC mounting substrate can be reduced. As a result, it is small and stable. A light emitting device that operates in a short time can be realized.

図１１は、発光装置１０の動作を示すタイミングチャートであり、横軸は基準時刻からの経過時間を表し、縦軸は信号レベルを電圧または電流の大きさで表す。図１１では、発光信号駆動ＩＣ１３０、ゲート信号駆動ＩＣ１３１、セレクト信号駆動ＩＣ１３２、およびリセット信号駆動ＩＣ１３６のそれぞれの信号出力端子（発光信号出力端子λ、ゲート信号出力端子μ、セレクト信号出力端子ν、およびリセット信号出力端子η）から出力される電圧の波形が示されている。なお、図１１では、出力波形の参照符号には、各信号出力端子と接続されるボンディングパッド（信号入力端子）の参照符号を用いる。   FIG. 11 is a timing chart showing the operation of the light emitting device 10, where the horizontal axis represents the elapsed time from the reference time, and the vertical axis represents the signal level in terms of voltage or current. In FIG. 11, signal output terminals (light emission signal output terminal λ, gate signal output terminal μ, select signal output terminal ν, and light emission signal drive IC 131, gate signal drive IC 131, select signal drive IC 132, and reset signal drive IC 136). The waveform of the voltage output from the reset signal output terminal η) is shown. In FIG. 11, reference numerals of bonding pads (signal input terminals) connected to each signal output terminal are used as reference numerals of the output waveform.

本実施の形態では、発光信号駆動ＩＣ１３０は、ハイ（Ｈ）レベルのとき５ｍＡ、ロー（Ｌ）レベルのとき０ｍＡの定電流を出力する。ゲート信号駆動ＩＣ１３１は、ハイ（Ｈ）レベルのとき５Ｖ、ロー（Ｌ）レベルのとき０Ｖの定電圧を出力する。セレクト信号駆動ＩＣ１３２は、ハイ（Ｈ）レベルのとき５Ｖ、ロー（Ｌ）レベルのとき０Ｖの定電圧を出力する。リセット信号駆動ＩＣ１３６は、ハイ（Ｈ）レベルのとき５Ｖ、ローレベル（Ｌ）のとき０Ｖの定電圧を出力する。   In the present embodiment, the light emission signal driving IC 130 outputs a constant current of 5 mA when the level is high (H) and 0 mA when the level is low (L). The gate signal driving IC 131 outputs a constant voltage of 5V when the level is high (H) and 0V when the level is low (L). The select signal driving IC 132 outputs a constant voltage of 5V when the level is high (H) and 0V when the level is low (L). The reset signal driving IC 136 outputs a constant voltage of 5V when the level is high (H) and 0V when the level is low (L).

図１１を用いて、発光装置１０の動作を時間の経過の順に説明する。時刻ｔ０では、セレクト信号出力端子νの電圧はハイ（Ｈ）レベルであるので、どのアレイチップも選択状態にない。時刻ｔ１で、第１番目のアレイチップＬ１に接続されるセレクト信号出力端子ν１の電圧をロー（Ｌ）レベルにすることで、第１番目のアレイチップＬ１がセレクト状態になる。時刻ｔ２で、各アレイチップＬの第１番目のゲート信号入力端子Ｇ１にハイ（Ｈ）レベルの電圧が印加される。すると、選択状態にある第１番目のアレイチップＬ１のみ、第１番目のスイッチ用サイリスタＳ１がスイッチングしてオン状態に遷移し、スイッチ用サイリスタＳ１のゲート電極ｄ１に接続されたゲート横配線ＧＨ１の電位がほぼローレベル（０Ｖ）になる。次に、時刻ｔ３で、各アレイチップの発光信号入力端子Ａ１〜Ａｍに発光信号が入力される。すると、選択状態にある第１番目のアレイチップＬ１のうちで、第１番目のゲート横配線ＧＨ１に接続された発光用サイリスタＴが発光する。時刻ｔ４で発光信号出力端子λの電圧がロー（Ｌ）レベルに戻るので消灯する。次に、時刻ｔ５で、第１番目のゲート信号入力端子Ｇ１に接続されるゲート信号出力端子μ１の電圧がロー（Ｌ）レベルに戻り、第２番目のゲート信号入力端子Ｇ２に接続されるゲート信号出力端子μ２の電圧がハイ（Ｈ）レベルになる。すると、選択状態にある第１番目のアレイチップＬ１のみ、第２番目のスイッチ用サイリスタＳ２がスイッチングしてオン状態に遷移する。時刻ｔ６〜ｔ７では、再び各アレイチップの発光信号入力端子Ａ１〜Ａｍに発光信号が入力される。すると、選択状態にある第１番目のアレイチップＬ１のうちで、第２番目のゲート横配線ＧＨ２に接続された発光用サイリスタＴが発光する。以下同様に、時刻ｔ８〜ｔ１１では、第３番目のゲート信号入力端子Ｇ３に接続されるゲート信号出力端子μ３の電圧がハイ（Ｈ）レベルになるので、選択状態にある第１番目のアレイチップＬ１のうち、第３番目のスイッチ用サイリスタＳ３がスイッチングしてオン状態に遷移する。この状態で、時刻ｔ９〜ｔ１０で、再び各アレイチップの発光信号入力端子Ａ１〜Ａｍに発光信号が入力されるので、選択状態にある第１番目のアレイチップＬ１のうちで、第３番目のゲート横配線ＧＨ３に接続された発光用サイリスタＴが発光する。また、時刻ｔ１１〜ｔ１４では、第４番目のゲート信号入力端子Ｇ４に接続されるゲート信号出力端子μ４の電圧がハイ（Ｈ）レベルになるので、選択状態にある第１番目のアレイチップＬ１のうち、第４番目のスイッチ用サイリスタＳ４がスイッチングしてオン状態に遷移する。この状態で、時刻ｔ１２〜ｔ１３で、再び各アレイチップの発光信号入力端子Ａ１〜Ａｍに発光信号が入力されるので、選択状態にある第１番目のアレイチップＬ１のうちで、第４番目のゲート横配線ＧＨ４に接続された発光用サイリスタＴが発光する。時刻ｔ１５で、各アレイチップＬのリセット信号入力端子ＣＳＡに接続されるリセット信号出力端子ηの電圧が、ハイ（Ｈ）レベルからロー（Ｌ）レベルに戻るので、第１番目のアレイチップＬ１の選択用サイリスタＵがオフ状態に遷移し、第１番目のアレイチップＬ１の選択状態は終了する。時刻ｔ１６で、第１番目のアレイチップＬ１のセレクト信号入力端子ＣＳＧ１に接続されるセレクト信号出力端子ν１の電圧がハイ（Ｈ）レベルに戻ると同時に、第２番目のアレイチップＬ２のセレクト信号入力端子ＣＳＧ２に接続されるセレクト信号出力端子ν２の電圧がロー（Ｌ）レベルになる。第２番目のアレイチップＬ２のセレクト信号入力端子ＣＳＧ２がロー（Ｌ）レベルの状態において、時刻ｔ１７で各アレイチップＬのリセット信号入力端子ＣＳＡに接続されるリセット信号出力端子ηの電圧が、ロー（Ｌ）レベルからハイ（Ｈ）レベルに戻るので、第２番目のアレイチップＬ２が選択状態になる。   The operation of the light emitting device 10 will be described in the order of time passage with reference to FIG. At time t0, since the voltage at the select signal output terminal ν is at the high (H) level, no array chip is in the selected state. At time t1, the voltage of the select signal output terminal ν1 connected to the first array chip L1 is set to the low (L) level, so that the first array chip L1 enters the select state. At time t2, a high (H) level voltage is applied to the first gate signal input terminal G1 of each array chip L. Then, only in the selected first array chip L1, the first switch thyristor S1 switches to the ON state, and the gate horizontal wiring GH1 connected to the gate electrode d1 of the switch thyristor S1 is switched. The potential is almost low (0 V). Next, at time t3, light emission signals are input to the light emission signal input terminals A1 to Am of each array chip. Then, the light emitting thyristor T connected to the first gate horizontal wiring GH1 in the first array chip L1 in the selected state emits light. Since the voltage at the light emission signal output terminal λ returns to the low (L) level at time t4, the light is turned off. Next, at time t5, the voltage of the gate signal output terminal μ1 connected to the first gate signal input terminal G1 returns to the low (L) level, and the gate connected to the second gate signal input terminal G2 The voltage of the signal output terminal μ2 becomes high (H) level. Then, only in the selected first array chip L1, the second switch thyristor S2 is switched to be turned on. From time t6 to t7, the light emission signal is input again to the light emission signal input terminals A1 to Am of each array chip. Then, the light emitting thyristor T connected to the second gate horizontal wiring GH2 in the first array chip L1 in the selected state emits light. Similarly, from time t8 to t11, since the voltage of the gate signal output terminal μ3 connected to the third gate signal input terminal G3 becomes high (H) level, the first array chip in the selected state is used. In L1, the third switch thyristor S3 switches to be turned on. In this state, at time t9 to t10, the light emission signal is input again to the light emission signal input terminals A1 to Am of each array chip. Therefore, among the first array chips L1 in the selected state, the third one is selected. The light emitting thyristor T connected to the gate lateral wiring GH3 emits light. At time t11 to t14, the voltage of the gate signal output terminal μ4 connected to the fourth gate signal input terminal G4 becomes high (H) level, so that the first array chip L1 in the selected state is in the selected state. Among them, the fourth switch thyristor S4 is switched to be turned on. In this state, at time t12 to t13, the light emission signal is input again to the light emission signal input terminals A1 to Am of each array chip. Therefore, among the first array chips L1 in the selected state, the fourth one. The light emitting thyristor T connected to the gate lateral wiring GH4 emits light. At time t15, the voltage at the reset signal output terminal η connected to the reset signal input terminal CSA of each array chip L returns from the high (H) level to the low (L) level, so that the first array chip L1 The selection thyristor U is turned off, and the selection state of the first array chip L1 is completed. At time t16, the voltage of the select signal output terminal ν1 connected to the select signal input terminal CSG1 of the first array chip L1 returns to the high (H) level, and at the same time, the select signal input of the second array chip L2 The voltage of the select signal output terminal ν2 connected to the terminal CSG2 becomes low (L) level. When the select signal input terminal CSG2 of the second array chip L2 is in the low (L) level, the voltage at the reset signal output terminal η connected to the reset signal input terminal CSA of each array chip L at time t17 is low. Since the (L) level returns to the high (H) level, the second array chip L2 is selected.

第２番目のアレイチップＬ２についても同様の手順で順次、発光用サイリスタＴを発光させることができる。すなわち、リセット信号出力端子ηの電圧がハイ（Ｈ）レベルに戻った後の、時刻ｔ１８で、各アレイチップＬの第１番目のゲート信号入力端子Ｇ１に接続されるゲート信号出力端子μ１の電圧がハイ（Ｈ）レベルになる。続く時刻ｔ１９で、各アレイチップＬの全ての発光信号入力端子Ａ１〜Ａｍに発光信号が入力されることによって、選択状態にある第２番目のアレイチップＬ２の第１番目のゲート横配線ＧＨ１に接続された発光用サイリスタＴが発光する。なお、リセット信号出力端子ηの電圧がロー（Ｌ）レベルのままで、ゲート信号および発光信号を入力しないようにする必要がある。リセット信号出力端子ηの電圧がロー（Ｌ）レベルのときは、各発光素子アレイチップＬのゲート横配線ＧＨの電圧はロー（Ｌ）レベルであるので、選択状態でなくても発光用サイリスタＴが発光することになるからである。   With respect to the second array chip L2, the light emitting thyristor T can be made to emit light sequentially in the same procedure. That is, the voltage of the gate signal output terminal μ1 connected to the first gate signal input terminal G1 of each array chip L at time t18 after the voltage of the reset signal output terminal η returns to the high (H) level. Becomes high (H) level. At subsequent time t19, light emission signals are input to all the light emission signal input terminals A1 to Am of each array chip L, whereby the first gate horizontal wiring GH1 of the second array chip L2 in the selected state is input. The connected light emitting thyristor T emits light. It is necessary to prevent the gate signal and the light emission signal from being input while the voltage at the reset signal output terminal η remains at the low (L) level. When the voltage of the reset signal output terminal η is at the low (L) level, the voltage of the gate horizontal wiring GH of each light emitting element array chip L is at the low (L) level. This is because light is emitted.

このように、セレクト信号を第１番目のアレイチップから順番に与え、順番にアレイチップを選択状態にすることで、アレイチップＬごとの時分割駆動が可能となる。さらに、ゲート信号が、第１番目のスイッチ用サイリスタから順番に与えられることで、アレイチップＬの中での時分割駆動が可能になる。   As described above, by applying the select signals in order from the first array chip and sequentially selecting the array chips, the time-division driving for each array chip L becomes possible. Further, the gate signal is sequentially applied from the first switch thyristor, so that time-division driving in the array chip L is possible.

図１２は、本実施の形態の発光素子アレイチップ１を含んだ前記発光装置１０を使用した画像形成装置の基本的構成を示す側面図である。   FIG. 12 is a side view showing a basic configuration of an image forming apparatus using the light emitting device 10 including the light emitting element array chip 1 of the present embodiment.

画像形成装置８７は、電子写真方式の画像形成装置であり、前記発光装置１０Ｙ，１０Ｍ，１０Ｃ，１０Ｋを、感光体ドラム９０への露光装置に使用している。発光装置１０Ｙ，１０Ｍ，１０Ｃ，１０Ｋは、各駆動ＩＣ（発光信号駆動ＩＣ１３０、ゲート信号駆動ＩＣ１３１、セレクト信号駆動ＩＣ１３２およびリセット信号駆動ＩＣ１３６）が設けられる回路基板に実装される。   The image forming apparatus 87 is an electrophotographic image forming apparatus, and the light emitting devices 10Y, 10M, 10C, and 10K are used as an exposure device for the photosensitive drum 90. The light emitting devices 10Y, 10M, 10C, and 10K are mounted on a circuit board on which each drive IC (light emission signal drive IC 130, gate signal drive IC 131, select signal drive IC 132, and reset signal drive IC 136) is provided.

画像形成装置８７は、Ｙ（イエロ）、Ｍ（マゼンタ）、Ｃ（シアン）、Ｋ（ブラック）の４色のカラー画像を形成するタンデム方式を採用した装置であり、大略的に、４つの発光装置１０Ｙ，１０Ｍ，１０Ｃ，１０Ｋ、集光手段であるレンズアレイ８８Ｃ，８８Ｍ，８８Ｙ，８８Ｋ、発光装置１０Ｙ，１０Ｍ，１０Ｃ，１０Ｋおよび各駆動ＩＣ１３０，１３１，１３２，１３６が実装された回路基板およびレンズアレイ８８を保持する第１ホルダ８９Ｃ，８９Ｍ，８９Ｙ，８９Ｋ、４つの感光体ドラム９０Ｃ，９０Ｍ，９０Ｙ，９０Ｋ、４つの現像剤供給手段９１Ｃ，９１Ｍ，９１Ｙ，９１Ｋ、転写手段である転写ベルト９２、４つのクリーナ９３Ｃ，９３Ｍ，９３Ｙ，９３Ｋ、４つの帯電器９４Ｃ，９４Ｍ，９４Ｙ，９４Ｋ、定着手段９５および制御手段９６を含んで構成される。   The image forming apparatus 87 is an apparatus that employs a tandem system that forms four color images of Y (yellow), M (magenta), C (cyan), and K (black), and is roughly divided into four light emitting elements. Devices 10Y, 10M, 10C, 10K, lens arrays 88C, 88M, 88Y, 88K as light collecting means, light emitting devices 10Y, 10M, 10C, 10K and circuit boards on which the driving ICs 130, 131, 132, 136 are mounted, First holders 89C, 89M, 89Y, 89K for holding the lens array 88, four photosensitive drums 90C, 90M, 90Y, 90K, four developer supply means 91C, 91M, 91Y, 91K, and a transfer belt as transfer means 92, four cleaners 93C, 93M, 93Y, 93K, four chargers 94C, 94M, 94Y, 94K, fixing means 95 Configured to include a pilot control unit 96.

各発光装置１０Ｙ，１０Ｍ，１０Ｃ，１０Ｋは、各駆動ＩＣによって各色のカラー画像情報に基づいて駆動される。たとえば、４つ発光装置１０Ｙ，１０Ｍ，１０Ｃ，１０Ｋの配列方向Ｘの長さは、たとえば２００ｍｍ〜４００ｍｍに選ばれる。   Each light emitting device 10Y, 10M, 10C, 10K is driven by each driving IC based on the color image information of each color. For example, the length of the four light emitting devices 10Y, 10M, 10C, and 10K in the arrangement direction X is selected from 200 mm to 400 mm, for example.

各発光装置１０Ｙ，１０Ｍ，１０Ｃ，１０Ｋの発光用サイリスタＴからの光は、レンズアレイ８８を介して各感光体ドラム９０Ｃ，９０Ｍ，９０Ｙ，９０Ｋに集光して照射される。レンズアレイ８８は、たとえば発光素子の光軸上にそれぞれ配置される複数のレンズを含み、これらのレンズを一体的に形成して構成される。   Light from the light emitting thyristors T of the light emitting devices 10Y, 10M, 10C, and 10K is condensed and irradiated on the photosensitive drums 90C, 90M, 90Y, and 90K via the lens array 88. The lens array 88 includes, for example, a plurality of lenses disposed on the optical axis of the light emitting element, and is configured by integrally forming these lenses.

発光装置１０Ｙ，１０Ｍ，１０Ｃ，１０Ｋが実装される回路基板およびレンズアレイ８８は、第１ホルダ８９によって保持される。第１ホルダ８９によって、発光用サイリスタＴの光照射方向と、レンズアレイ８８のレンズの光軸方向とがほぼ一致するようにして位置合わせされる。   The circuit board on which the light emitting devices 10Y, 10M, 10C, and 10K are mounted and the lens array 88 are held by the first holder 89. By the first holder 89, the light irradiation direction of the light emitting thyristor T and the optical axis direction of the lens of the lens array 88 are aligned so as to be aligned.

各感光体ドラム９０Ｃ，９０Ｍ，９０Ｙ，９０Ｋは、たとえば円筒状の基体表面に感光体層を被着して成り、その外周面には各発光装置１０Ｙ，１０Ｍ，１０Ｃ，１０Ｋからの光を受けて静電潜像が形成される静電潜像形成位置が設定される。   Each of the photoconductor drums 90C, 90M, 90Y, and 90K is formed by, for example, attaching a photoconductor layer to the surface of a cylindrical substrate, and the outer peripheral surface receives light from each of the light emitting devices 10Y, 10M, 10C, and 10K. Then, an electrostatic latent image forming position where the electrostatic latent image is formed is set.

各感光体ドラム９０Ｃ，９０Ｍ，９０Ｙ，９０Ｋの周辺部には、各静電潜像形成位置を基準として回転方向下流側に向かって順番に、露光された感光体ドラム９０Ｃ，９０Ｍ，９０Ｙ，９０Ｋに現像剤を供給する現像剤供給手段９１Ｃ，９１Ｍ，９１Ｙ，９１Ｋ、転写ベルト９２、クリーナ９３Ｃ，９３Ｍ，９３Ｙ，９３Ｋ、および帯電器９４Ｃ，９４Ｍ，９４Ｙ，９４Ｋがそれぞれ配置される。感光体ドラム９０に現像剤によって形成された画像を記録シートに転写する転写ベルト９２は、４つの感光体ドラム９０Ｃ，９０Ｍ，９０Ｙ，９０Ｋに対して共通に設けられる。   In the peripheral portions of the photosensitive drums 90C, 90M, 90Y, and 90K, the exposed photosensitive drums 90C, 90M, 90Y, and 90K are sequentially exposed toward the downstream side in the rotation direction with reference to the electrostatic latent image forming positions. Developer supply means 91C, 91M, 91Y, 91K for supplying developer to the transfer belt 92, cleaners 93C, 93M, 93Y, 93K, and chargers 94C, 94M, 94Y, 94K are arranged, respectively. A transfer belt 92 that transfers an image formed on the photosensitive drum 90 with a developer onto a recording sheet is provided in common to the four photosensitive drums 90C, 90M, 90Y, and 90K.

前記感光体ドラム９０Ｃ，９０Ｍ，９０Ｙ，９０Ｋは、第２ホルダ（図示省略）によって保持され、この第２ホルダと第１ホルダ８９とは、相対的に固定される。各感光体ドラム９０Ｃ，９０Ｍ，９０Ｙ，９０Ｋの回転軸方向と、各発光装置１０Ｙ，１０Ｍ，１０Ｃ，１０Ｋの前記配列方向Ｘとがほぼ一致するようにして位置合わせされる。   The photosensitive drums 90C, 90M, 90Y, and 90K are held by a second holder (not shown), and the second holder and the first holder 89 are relatively fixed. The alignment is performed such that the rotation axis direction of each of the photoconductive drums 90C, 90M, 90Y, and 90K and the arrangement direction X of each of the light emitting devices 10Y, 10M, 10C, and 10K substantially coincide with each other.

転写ベルト９２によって、記録シートを搬送し、現像剤によって画像が形成された記録シートは、定着手段９５に搬送される。定着手段９５は、記録シートに転写された現像剤を定着させる。感光体ドラム９０Ｃ，９０Ｍ，９０Ｙ，９０Ｋは、回転駆動手段によって回転される。   The recording sheet is conveyed by the transfer belt 92, and the recording sheet on which an image is formed by the developer is conveyed to the fixing unit 95. The fixing unit 95 fixes the developer transferred to the recording sheet. The photosensitive drums 90C, 90M, 90Y, and 90K are rotated by a rotation driving unit.

制御手段９６は、前述した各駆動ＩＣ１３０，１３１，１３２，１３６にクロック信号および画像情報を与えるとともに、感光体ドラム９０Ｃ，９０Ｍ，９０Ｙ，９０Ｋを回転駆動する回転駆動手段、現像剤供給手段９１Ｃ，９１Ｍ，９１Ｙ，９１Ｋ、転写手段９２、帯電手段９４Ｃ，９４Ｍ，９４Ｙ，９４Ｋおよび定着手段９５の各部を制御する。   The control unit 96 supplies a clock signal and image information to each of the drive ICs 130, 131, 132, and 136 described above, and rotates and drives the photosensitive drums 90C, 90M, 90Y, and 90K, a developer supply unit 91C, 91M, 91Y, 91K, transfer unit 92, charging units 94C, 94M, 94Y, 94K, and fixing unit 95 are controlled.

このような構成の画像形成装置８７では、各発光素子を発光状態とするか、または非発光状態とするかを、主電流が流れないゲート電極ｂに接続されているゲート横配線ＧＨを伝送するゲート信号によって切換えるため、発光装置１０Ｙ，１０Ｍ，１０Ｃ，１０Ｋを実装するための回路基板側に形成されるゲート信号の伝送路も細くすることが可能で、回路基板を小形化することができ、さらにこのゲート信号駆動ＩＣ（Integrated Circuit）についても主電流を切換える事が無いため、ＩＣの容量が小さくできるので、小形化および低コスト化を実現することができる。   In the image forming apparatus 87 having such a configuration, whether each light emitting element is in a light emitting state or a non-light emitting state is transmitted through the gate horizontal wiring GH connected to the gate electrode b through which no main current flows. Since switching is performed according to the gate signal, the transmission path of the gate signal formed on the circuit board side for mounting the light emitting devices 10Y, 10M, 10C, and 10K can be narrowed, and the circuit board can be downsized. Furthermore, since the main current of the gate signal driving IC (Integrated Circuit) is not switched, the capacity of the IC can be reduced, so that downsizing and cost reduction can be realized.

以上のように、本実施の形態の発光素子アレイチップ１によれば、スイッチ素子として設けたスイッチ用サイリスタＳが、セレクト信号により選択された時間にのみゲート信号を発光用サイリスタＴ側に受け渡すように動作するため、このような発光素子アレイチップ１を複数配列して駆動する場合において、複数の発光素子アレイチップ１ごとに駆動用ＩＣを接続せずとも、発光信号およびゲート信号を与える駆動用ＩＣおよび配線を共用して時分割駆動することができるので、少ない駆動用ＩＣと配線数で時分割駆動することができるという基本的な作用効果を有する。   As described above, according to the light emitting element array chip 1 of the present embodiment, the switching thyristor S provided as the switching element delivers the gate signal to the light emitting thyristor T side only at the time selected by the select signal. Therefore, in the case where a plurality of such light emitting element array chips 1 are arranged and driven, the driving that gives a light emission signal and a gate signal without connecting a driving IC to each of the plurality of light emitting element array chips 1 is performed. Therefore, it is possible to perform time-division driving by using the common IC and wiring, so that there is a basic effect that time-division driving can be performed with a small number of driving ICs and wires.

また、アノードａが複数の発光用サイリスタＴで共通化された発光素子ブロックＢを複数設け、複数の発光素子ブロックＢでゲート横配線ＧＨを共有した場合には、１つの発光素子アレイチップ１内においても複数の発光素子ブロックＢ間で時分割駆動をすることができる。この結果、駆動用ＩＣに接続すべきゲート横配線ＧＨの数を減らすことできるので、ゲート信号の出力ポート数の少ない駆動用ＩＣを用いて、少ない駆動用ＩＣで時分割駆動することができる発光装置を提供できる。   When a plurality of light emitting element blocks B in which the anode a is shared by a plurality of light emitting thyristors T are provided and the gate horizontal wiring GH is shared by the plurality of light emitting element blocks B, one light emitting element array chip 1 is provided. In FIG. 5, time-division driving can be performed among the plurality of light emitting element blocks B. As a result, the number of gate horizontal wirings GH to be connected to the driving IC can be reduced, and thus light emission that can be time-division driven with a small number of driving ICs using a driving IC with a small number of gate signal output ports. Equipment can be provided.

また、発光信号、ゲート信号およびセレクト信号を供給するためのボンディングパッドＡ，Ｇ，ＣＳＧを発光素子の配列方向Ｘに配置する場合には、１つの発光素子ブロックＢに対して発光信号用ボンディングパッドＡを１つ備えることとなり、隣り合う発光素子ブロックＢに対しそれぞれ１つ配置される発光信号用のボンディングパッドＡ同士の間にスペースが生じる。したがって、そのスペースを有効に活用してスイッチ用サイリスタＳなどを配置することができるので、スイッチ用サイリスタＳなどを設けても発光素子アレイチップのサイズが増大することを避けることができ、小形な発光素子アレイチップを提供することができるという点で有利である。   When bonding pads A, G, and CSG for supplying a light emission signal, a gate signal, and a select signal are arranged in the light emitting element arrangement direction X, a light emitting signal bonding pad is provided for one light emitting element block B. One A is provided, and a space is generated between the bonding pads A for light emission signals, one for each light emitting element block B adjacent to each other. Therefore, the switch thyristor S and the like can be arranged by effectively using the space, and therefore the increase in the size of the light emitting element array chip can be avoided even if the switch thyristor S or the like is provided. This is advantageous in that a light emitting element array chip can be provided.

また、スイッチ素子および発光素子は発光サイリスタを含んで構成されるから、たとえばＮＡＮＤゲートやインバータなどといった複雑な半導体装置を用いることなく、簡単な構成で、ゲート信号を入力すべき発光素子アレイチップ１を選択する論理回路を構成することができるので、設計が容易となり、また製造工程を簡略化することができる点で有利である。   Further, since the switch element and the light emitting element are configured to include a light emitting thyristor, the light emitting element array chip 1 to which a gate signal should be input with a simple configuration without using a complicated semiconductor device such as a NAND gate or an inverter. This is advantageous in that the design can be facilitated and the manufacturing process can be simplified.

また選択用サイリスタＵのＮゲート電極ｆに流れ込む電流は小さいので、セレクト信号伝送路１４の線幅を小さくすることができる。これによって発光素子アレイチップ１の小形化を実現することができる。   Further, since the current flowing into the N gate electrode f of the selection thyristor U is small, the line width of the select signal transmission line 14 can be reduced. As a result, the light emitting element array chip 1 can be miniaturized.

また、プルアップ抵抗ＲＰや選択用サイリスタＵなどを用いる前記構成とする場合には、プルアップ抵抗ＲＰによって、選択用サイリスタＵが接続されたゲート電極の電圧が所定値に安定に設定されるため、スイッチ用サイリスタＳのスイッチング動作を安定にし、ＡＮＤ回路としての動作を確実することができるという点で有利である。   Further, in the case of the above configuration using the pull-up resistor RP and the selection thyristor U, the voltage of the gate electrode to which the selection thyristor U is connected is stably set to a predetermined value by the pull-up resistor RP. It is advantageous in that the switching operation of the switch thyristor S can be stabilized and the operation as the AND circuit can be ensured.

また、ゲート信号用ボンディングパッドＧとスイッチ用サイリスタＳのアノードｃの間に電流制限抵抗ＲＩを接続する場合には、高速化の目的で複数のスイッチ用サイリスタＳを同時にオン状態に遷移させるとき、複数間でスイッチングのタイミングが少しずれても、最初のスイッチングによってゲート信号の信号電圧が低下することがなく、複数のスイッチ用サイリスタＳのアノードｃの電位が安定に確保される。したがって、複数のスイッチ用サイリスタを確実にスイッチングさせることができるため、複数の発光素子アレイチップ１で同じ時分割のタイミングにすることができ、高速化に有利である。   Further, when the current limiting resistor RI is connected between the gate signal bonding pad G and the anode c of the switch thyristor S, when the plurality of switch thyristors S are simultaneously turned on for the purpose of speeding up, Even if the switching timing is slightly different between the plurality, the signal voltage of the gate signal is not lowered by the first switching, and the potentials of the anodes c of the plurality of switching thyristors S are stably secured. Therefore, since the plurality of switch thyristors can be switched reliably, the plurality of light emitting element array chips 1 can have the same time division timing, which is advantageous for speeding up.

また、スイッチ用サイリスタＳを構成する半導体層と発光用サイリスタＴを構成する半導体層とを同じ層構成となるように形成するときには、発光用サイリスタＴとスイッチ用サイリスタＳとを同時に同じ工程で製造することができる。よって、発光素子としての発光用サイリスタＴの他にスイッチ用サイリスタＳを設ける本発明の構成であっても、製造工程が複雑化することがなく、製造においても有利な発光素子アレイを提供することができる。   When the semiconductor layer constituting the switch thyristor S and the semiconductor layer constituting the light emitting thyristor T are formed to have the same layer structure, the light emitting thyristor T and the switch thyristor S are simultaneously manufactured in the same process. can do. Therefore, even in the configuration of the present invention in which the switch thyristor S is provided in addition to the light emitting thyristor T as a light emitting element, a manufacturing process is not complicated and a light emitting element array advantageous in manufacturing is provided. Can do.

また、スイッチ用サイリスタＳの表面に遮光手段として金属薄膜などを設ける場合には、そのスイッチ用サイリスタＳの発光による光が発光用サイリスタＴに入射して発光用サイリスタＴのしきい値を変動させてしまうことを避けることができるという点で有利である。   Further, when a metal thin film or the like is provided on the surface of the switch thyristor S as a light shielding means, the light emitted from the switch thyristor S is incident on the light emitting thyristor T to change the threshold value of the light emitting thyristor T. This is advantageous in that it can be avoided.

また、プルアップ抵抗ＲＰとして、第３半導体層５４を用い、プルアップ抵抗ＲＰを覆うように遮光膜１２を設けることによって、裏面電極２６に対するプルアップ抵抗ＲＰの絶縁性を高め、動作を安定化させることができる。   Further, by using the third semiconductor layer 54 as the pull-up resistor RP and providing the light shielding film 12 so as to cover the pull-up resistor RP, the insulation of the pull-up resistor RP with respect to the back electrode 26 is improved and the operation is stabilized. Can be made.

また前記構成の発光素子アレイチップ１を用いることにより、発光装置が、小形であって、安定に動作する信頼性の高いものとなるので、良好な画像を安定に形成することができる画像形成装置を提供できる。   Further, by using the light-emitting element array chip 1 having the above-described configuration, the light-emitting device is small in size and has high reliability that operates stably. Therefore, an image forming apparatus that can stably form a good image. Can provide.

このように、本発明によれば、少ない駆動用ＩＣで時分割駆動することができる発光素子アレイおよびそれを用いた小形な発光装置ならびにその発光装置を備える画像形成装置を提供することができる。   Thus, according to the present invention, it is possible to provide a light emitting element array that can be time-division driven with a small number of driving ICs, a small light emitting device using the light emitting element array, and an image forming apparatus including the light emitting device.

図１３は、本発明の発光素子アレイの第２の実施の形態としての発光素子アレイチップ２を示す概略的な等価回路図である。図１に示す第１の実施の形態としての発光素子アレイチップ１との構成上の違いは、発光素子ブロックＢを設けていない点にあり、他の構成は共通である。したがって、共通する部分については同じ参照符号を付して、説明を省略する。   FIG. 13 is a schematic equivalent circuit diagram showing a light emitting element array chip 2 as a second embodiment of the light emitting element array of the present invention. The difference in configuration from the light emitting element array chip 1 as the first embodiment shown in FIG. 1 is that the light emitting element block B is not provided, and the other configurations are common. Accordingly, common parts are denoted by the same reference numerals and description thereof is omitted.

第２の実施の形態としての発光素子アレイチップ２は、第１の実施の形態と同様に、ｋ個の発光素子としての発光用サイリスタＴ１〜Ｔｋと、ｎ個のスイッチ素子としてのスイッチ用サイリスタＳ１〜Ｓｎと、ｎ本のゲート横配線ＧＨ１〜ＧＨｎとを含んで構成される。スイッチ素子は他に、ｎ個の選択用サイリスタＵ１〜Ｕｎと、ｎ個のプルアップ抵抗ＲＰ１〜ＲＰｎとを含む。本実施の形態においても、発光用サイリスタＴおよびスイッチ用サイリスタＳのカソードを共通の電極として設置している。また、第１の実施の形態と同様に、第１信号がセレクト信号に対応し、第２信号がゲート信号に対応し、第３信号が発光信号に対応し、第４信号がリセット信号に対応する。電極の対応については、第１電極が発光用サイリスタＴのアノードｃに対応し、第２電極が選択用サイリスタＵのＮゲート電極ｆに対応し、第１制御電極がスイッチ用サイリスタＳのＮゲート電極ｄに対応し、第２制御電極が発光用サイリスタＴのＮゲート電極ｂに対応し、第３電極が発光用サイリスタＴのアノードａに対応する。Ｎゲート電極を単にゲート電極ｂと記載する場合がある。抵抗の対応については、抵抗体がプルアップ抵抗ＲＰに対応する。第２の抵抗体としての電流制限抵抗ＲＩはより好ましい構成として付加する場合があるが、本実施の形態においては用いていない。また、信号伝送路がゲート横配線ＧＨに対応する。   As in the first embodiment, the light-emitting element array chip 2 as the second embodiment includes light-emitting thyristors T1 to Tk as k light-emitting elements and a switch thyristor as n switch elements. S1-Sn and n gate horizontal wirings GH1-GHn are comprised. In addition, the switch element includes n selection thyristors U1 to Un and n pullup resistors RP1 to RPn. Also in the present embodiment, the cathodes of the light emitting thyristor T and the switch thyristor S are installed as a common electrode. As in the first embodiment, the first signal corresponds to the select signal, the second signal corresponds to the gate signal, the third signal corresponds to the light emission signal, and the fourth signal corresponds to the reset signal. To do. Regarding the correspondence of the electrodes, the first electrode corresponds to the anode c of the light emitting thyristor T, the second electrode corresponds to the N gate electrode f of the selection thyristor U, and the first control electrode corresponds to the N gate of the switching thyristor S. The second control electrode corresponds to the electrode d, the second control electrode corresponds to the N gate electrode b of the light emitting thyristor T, and the third electrode corresponds to the anode a of the light emitting thyristor T. The N gate electrode may be simply referred to as a gate electrode b. As for the correspondence of the resistors, the resistor corresponds to the pull-up resistor RP. The current limiting resistor RI as the second resistor may be added as a more preferable configuration, but is not used in the present embodiment. The signal transmission path corresponds to the gate horizontal wiring GH.

前述した通り、発光素子アレイチップ２の発光用サイリスタＴは、発光素子ブロックＢごとに分けられていないので、発光用サイリスタＴのアノードａは、発光信号入力端子Ａと１つずつ接続される。たとえば、図１３において、発光用サイリスタＴの配列方向の一方から他方へ第ｉ15（１≦ｉ15≦ｋ）番目の発光用サイリスタＴｉ15のアノードａｉ15は第ｉ15番目の発光信号入力端子Ａｉ15と接続される。発光用サイリスタＴのゲート電極ｂはゲート横配線ＧＨのいずれか１本と接続される。ゲート横配線ＧＨの本数のｎと発光用サイリスタＴの個数ｋは必ずしも等しくする必要はないので、同じゲート横配線ＧＨに複数の発光用サイリスタＴのゲート電極ｂを接続してもよい。この場合に同じゲート横配線ＧＨに接続される発光用サイリスタＴの発光を選択的に発光させるためには、異なる発光信号を与える必要がある。 As described above, since the light emitting thyristors T of the light emitting element array chip 2 are not divided for each light emitting element block B, the anodes a of the light emitting thyristors T are connected to the light emission signal input terminal A one by one. For example, in FIG. 13, the i 15 (1 ≦ i 15 ≦ k) th anode ai 15 is the i 15 th light emitting signal input terminal of the light emitting thyristor Ti 15 from one arrangement direction of the light emitting thyristor T to the other Connected to Ai 15 . The gate electrode b of the light emitting thyristor T is connected to any one of the gate lateral wirings GH. Since the number n of the gate lateral wirings GH and the number k of the light emitting thyristors T are not necessarily equal, the gate electrodes b of the plurality of light emitting thyristors T may be connected to the same gate lateral wiring GH. In this case, in order to selectively emit light from the light emitting thyristor T connected to the same gate horizontal wiring GH, it is necessary to give different light emission signals.

第２の実施の形態の発光素子アレイチップ２の作用効果は、第１の実施の形態の発光素子アレイチップ１と基本的に同様である。発光素子アレイチップ２においては、スイッチ素子として設けたスイッチ用サイリスタＳが、セレクト信号により選択された時間にのみゲート信号を発光用サイリスタＴ側に受け渡すように動作する。したがって、このような発光素子アレイチップ１を複数配列して駆動する場合において、複数の発光素子アレイチップ１ごとに駆動用ＩＣを接続せずとも、発光信号およびゲート信号を与える駆動用ＩＣおよび配線を共用して時分割駆動することができるので、少ない駆動用ＩＣと配線数で時分割駆動することができる。他の作用効果も同様であるが、第１の実施の形態の発光素子アレイチップ１と異なり発光素子ブロックＢを設けていないので、１つの発光素子アレイチップ１内において時分割駆動をすることはできない。その代わり、セレクト信号によって選択した発光素子アレイチップ２内の全ての発光サイリスタを選択的に発光させることができる。   The operational effects of the light emitting element array chip 2 of the second embodiment are basically the same as those of the light emitting element array chip 1 of the first embodiment. In the light emitting element array chip 2, the switching thyristor S provided as a switching element operates so as to deliver the gate signal to the light emitting thyristor T side only at the time selected by the select signal. Therefore, in the case where a plurality of such light emitting element array chips 1 are arranged and driven, a driving IC and a wiring for providing a light emission signal and a gate signal without connecting a driving IC to each of the plurality of light emitting element array chips 1. Therefore, the time division drive can be performed with a small number of driving ICs and the number of wires. Other functions and effects are the same, but the light emitting element block B is not provided unlike the light emitting element array chip 1 of the first embodiment, so that time-division driving in one light emitting element array chip 1 is not possible. Can not. Instead, all the light emitting thyristors in the light emitting element array chip 2 selected by the select signal can selectively emit light.

図１４は、第２の実施の形態の発光素子アレイチップ２の基本構成を示す一部の平面図である。同図は、図１３に示した概略的な等価回路図におけるｎ＝ｋ＝４の場合について、対応する平面図を例示したものである。前述したように、第１の実施の形態の発光素子アレイチップ１との違いは、本実施の形態では発光素子ブロックＢを設けていない点にあるので、図６に示す第１の実施の形態の発光素子アレイチップ１と共通する部分については同じ参照符号を付して説明を省略する。なお、図１３は、各発光用サイリスタＴの光の出射方向を紙面に垂直手前側として配置された発光素子アレイチップ２の平面を示し、ゲート横配線ＧＨ１〜ＧＨ４、セレクト信号伝送路１４、リセット信号伝送路１１、発光用サイリスタＴ、スイッチ用サイリスタＳ、プルアップ抵抗ＲＰ、および選択用サイリスタＵは、図解を容易にするため斜線を付して示されている。   FIG. 14 is a partial plan view showing the basic configuration of the light emitting element array chip 2 according to the second embodiment. This figure illustrates a plan view corresponding to the case of n = k = 4 in the schematic equivalent circuit diagram shown in FIG. As described above, the difference from the light emitting element array chip 1 of the first embodiment is that the light emitting element block B is not provided in the present embodiment, and therefore the first embodiment shown in FIG. Parts common to the light emitting element array chip 1 are denoted by the same reference numerals, and description thereof is omitted. FIG. 13 shows a plane of the light emitting element array chip 2 arranged with the light emitting direction of each light emitting thyristor T as the front side perpendicular to the paper surface. The gate horizontal wirings GH1 to GH4, the select signal transmission path 14, the reset The signal transmission path 11, the light-emitting thyristor T, the switch thyristor S, the pull-up resistor RP, and the selection thyristor U are shown by hatching for easy illustration.

発光素子アレイチップ２に含まれる複数の発光用サイリスタＴは、相互に間隔Ｗ１をあけて等間隔に配列され、かつ直線状に配列されている。以後、各発光用サイリスタＴの配列方向Ｘを、単に配列方向Ｘと記載する場合がある。各発光用サイリスタＴの光の出射方向に沿う方向を厚み方向Ｚとし、前記配列方向Ｘおよび厚み方向Ｚに垂直な方向を幅方向Ｙとする。   The plurality of light emitting thyristors T included in the light emitting element array chip 2 are arranged at equal intervals with a space W1 therebetween, and are arranged in a straight line. Hereinafter, the arrangement direction X of the light emitting thyristors T may be simply referred to as the arrangement direction X. A direction along the light emission direction of each light emitting thyristor T is defined as a thickness direction Z, and a direction perpendicular to the arrangement direction X and the thickness direction Z is defined as a width direction Y.

本実施の形態では、発光素子ブロックＢを設けていないので、発光用サイリスタＴのアノードａと発光信号用ボンディングパッドＡとが１対１で電気的に接続される。発光用サイリスタＴのアノードａと発光信号用ボンディングパッドＡとを電気的に接続する接続部６０は、アノードａとボンディングパッドＡと一体に形成される。また、本実施の形態では、ボンディングパッドは、配列方向Ｘに沿って配置され、発光用サイリスタＴを挟んでゲート横配線ＧＨと反対側に設置される。   In the present embodiment, since the light emitting element block B is not provided, the anode a of the light emitting thyristor T and the light emitting signal bonding pad A are electrically connected on a one-to-one basis. The connection portion 60 that electrically connects the anode a of the light emitting thyristor T and the light emitting signal bonding pad A is formed integrally with the anode a and the bonding pad A. In the present embodiment, the bonding pads are arranged along the arrangement direction X, and are disposed on the opposite side of the gate lateral wiring GH with the light emitting thyristor T interposed therebetween.

各ゲート横配線ＧＨは、発光素子アレイチップ１に沿って配列方向Ｘに、発光素子アレイチップ１の配列方向Ｘの一端部から他端部間にわたって延びる。各ゲート横配線ＧＨは、幅方向Ｙに間隔をあけて配列される。本実施の形態では、発光用サイリスタＴに離反する側から、１番目のゲート横配線ＧＨ１、２番目のゲート横配線ＧＨ２、…、ｎ番目のゲート横配線ＧＨｎの順番に配列される。さらに、本実施の形態では、セレクト信号をスイッチ用サイリスタＳのゲート電極ｄに供給するためのセレクト信号伝送路１４がゲート横配線ＧＨ１と平行に、発光用サイリスタＴと離反する側に配置される。   Each gate horizontal wiring GH extends in the arrangement direction X along the light emitting element array chip 1 from one end to the other end in the arrangement direction X of the light emitting element array chip 1. Each gate horizontal wiring GH is arranged at intervals in the width direction Y. In this embodiment, the first gate horizontal wiring GH1, the second gate horizontal wiring GH2,..., And the nth gate horizontal wiring GHn are arranged in this order from the side away from the light emitting thyristor T. Further, in the present embodiment, the select signal transmission path 14 for supplying the select signal to the gate electrode d of the switch thyristor S is arranged in parallel with the gate lateral wiring GH1 on the side away from the light emitting thyristor T. .

スイッチ用サイリスタＳは、配列方向Ｘに沿って配置され、ゲート横配線ＧＨを挟んで発光用サイリスタＴと反対側に設置される。さらにスイッチ用サイリスタＳのアノードｃとゲート信号用ボンディングパッドＧとが１対１で電気的に接続される。スイッチ用サイリスタＳのアノードａとボンディングパッドＧとを電気的に接続する接続部１２２は、アノードａとゲート信号用ボンディングパッドＧと一体に形成される。また、本実施の形態では、ゲート信号用ボンディングパッドＧは、配列方向Ｘに沿って配置され、発光用サイリスタＴを挟んでゲート横配線ＧＨと反対側に設置される。   The switch thyristor S is disposed along the arrangement direction X, and is disposed on the opposite side of the light emitting thyristor T across the gate horizontal wiring GH. Further, the anode c of the switch thyristor S and the gate signal bonding pad G are electrically connected in a one-to-one relationship. A connection portion 122 that electrically connects the anode a of the switch thyristor S and the bonding pad G is formed integrally with the anode a and the gate signal bonding pad G. In the present embodiment, the gate signal bonding pads G are arranged along the arrangement direction X, and are arranged on the opposite side of the gate lateral wiring GH with the light emitting thyristor T interposed therebetween.

選択用サイリスタＵは配列方向Ｘに沿って、セレクト信号伝送路１４とスイッチ用サイリスタＳとの間に設置される。選択用サイリスタＵのＮゲート電極ｆとセレクト信号伝送路１４との間に接続部６７が形成され、電気的に接続される。   The selection thyristor U is disposed between the select signal transmission line 14 and the switch thyristor S along the arrangement direction X. A connection portion 67 is formed between the N gate electrode f of the selection thyristor U and the select signal transmission path 14 and is electrically connected.

発光用サイリスタＴの配列方向に沿う一方から他方へ向かって、発光用サイリスタＴ、スイッチ用サイリスタＳおよび選択用サイリスタＵに番号を１番からｋ番まで付すことにすれば、前記配列方向に沿う第ｉ16（１≦ｉ16≦ｋ，図１４ではｋ＝４）番目の発光用サイリスタＴｉ16のゲート電極ｂｉ16と、第ｉ16番目のスイッチ用サイリスタＳｉ16のゲート電極ｄｉと、第ｉ16番目の選択用サイリスタＵｉ16のアノードｅｉ16と、ゲート横配線ＧＨとのいずれかとが、接続部１２１によって、電気的に接続される。接続部１２１，１２２は、他の部分で用いられる接続部６０，６７と同様に、金属材料および合金材料などの導電性を有する材料によって形成される。具体的には、金（Ａｕ）、金とゲルマニウムとの合金（ＡｕＧｅ）、金と亜鉛との合金（ＡｕＺｎ）、ニッケル（Ｎｉ）およびアルミニウム（Ａｌ）などによって形成される。 If the light emitting thyristor T, the switching thyristor S, and the selection thyristor U are numbered from one to the other along the arrangement direction of the light emitting thyristors T, the number of the thyristors T along the arrangement direction is met. The gate electrode bi 16 of the i 16 (1 ≦ i 16 ≦ k, k = 4 in FIG. 14) light emitting thyristor Ti 16 , the gate electrode di 16 of the i 16th switch thyristor Si 16 , and the i th 16 th anode ei 16 selection thyristor Ui 16, and one of the horizontal gate lines GH, but the connecting portion 121 are electrically connected. The connection parts 121 and 122 are formed of a conductive material such as a metal material and an alloy material, similarly to the connection parts 60 and 67 used in other parts. Specifically, it is formed of gold (Au), an alloy of gold and germanium (AuGe), an alloy of gold and zinc (AuZn), nickel (Ni), aluminum (Al), or the like.

プルアップ抵抗ＲＰは、スイッチ用サイリスタＳを構成する半導体層の一部を用いて、スイッチ用サイリスタＳと一体で形成される。スイッチ用サイリスタＳのうちでプルアップ抵抗ＲＰとして用いられる部分は、スイッチ用サイリスタＳを挟んでゲート横配線ＧＨと離反する側である。   The pull-up resistor RP is formed integrally with the switch thyristor S using a part of the semiconductor layer constituting the switch thyristor S. The portion of the switch thyristor S that is used as the pull-up resistor RP is the side that is separated from the gate lateral wiring GH across the switch thyristor S.

リセット信号伝送路１１は、ゲート横配線ＧＨと平行に配線され、本実施の形態では、スイッチ用サイリスタＳとゲート信号用ボンディングパッドＧとの間に配置される。リセット信号伝送路１１の幅方向Ｙの配置は、プルアップ抵抗ＲＰの配置と重なり合い、プルアップ抵抗ＲＰの、ゲート信号入力端子Ｇ寄りの端部の近くに設置される。   The reset signal transmission path 11 is wired in parallel with the gate lateral wiring GH, and is disposed between the switch thyristor S and the gate signal bonding pad G in the present embodiment. The arrangement in the width direction Y of the reset signal transmission line 11 overlaps with the arrangement of the pull-up resistor RP, and is installed near the end of the pull-up resistor RP near the gate signal input terminal G.

また、好ましい構成として、スイッチ用サイリスタＳおよび選択用サイリスタＵの表面（基板と離反する側）を覆うように遮光手段として遮光膜１２を設けている。また、スイッチ用サイリスタＳおよび選択用サイリスタＵと発光用サイリスタＴとをできるだけ遠ざけて配置することも有効であり、図１４の平面図で示すように、ゲート横配線ＧＨを跨いで一方側に発光用サイリスタＴ、他方側にスイッチ用サイリスタＳおよび選択用サイリスタＵを配置することも減光に効果がある。   Further, as a preferred configuration, a light shielding film 12 is provided as a light shielding means so as to cover the surfaces of the switch thyristor S and the selection thyristor U (side away from the substrate). It is also effective to dispose the switch thyristor S, the selection thyristor U, and the light emitting thyristor T as far as possible. As shown in the plan view of FIG. 14, light emission is performed on one side across the gate horizontal wiring GH. Arranging the switch thyristor T and the switch thyristor S and the selection thyristor U on the other side is also effective in dimming.

図１５は図１４の切断面線ＸＶ−ＸＶから見た第２の実施形態の発光素子アレイチップ２の基本的構成を示す一部の断面図であり、図１６は図１４の切断面線ＸＶＩ−ＸＶＩから見た第２の実施形態の発光素子アレイチップ２の基本的構成を示す一部の断面図である。   15 is a partial cross-sectional view showing a basic configuration of the light-emitting element array chip 2 of the second embodiment as viewed from the section line XV-XV in FIG. 14, and FIG. 16 is a section line XVI in FIG. FIG. 6 is a partial cross-sectional view showing a basic configuration of a light emitting element array chip 2 according to a second embodiment as viewed from -XVI.

第２の実施形態の発光素子アレイチップ２の基本的構成は、第１の実施形態の発光素子アレイチップ１についての図８および図９に示された基本的構成と同様であり、各層を構成する半導体材料、金属材料および絶縁材料などは同一であり、その製造方法も同一である。したがって、同じ構成の部分には同じ参照符号を付して重複する説明は省略する。   The basic configuration of the light emitting element array chip 2 of the second embodiment is the same as the basic configuration shown in FIGS. 8 and 9 for the light emitting element array chip 1 of the first embodiment, and each layer is configured. The semiconductor material, the metal material, the insulating material, and the like to be manufactured are the same, and the manufacturing method thereof is also the same. Therefore, the same reference numerals are given to the same configuration parts, and redundant description will be omitted.

発光素子アレイチップ２の製造方法および構成を概略的に述べると、発光用サイリスタＴ、スイッチ用サイリスタＳ、選択用サイリスタＵ、およびプルアップ抵抗ＲＰを構成する各半導体層２２〜２５，３２〜３５，４２〜４５，５２〜５４およびオーミックコンタクト層２７，３７，４７は、同一の製膜工程で同時に形成される。基板２１には、Ｎ型の半導体基板が用いられ、基板２１の一表面に、Ｎ型の第１半導体層２２，３２，４２，５２、Ｐ型の第２半導体層２３，３３，４３，５３、Ｎ型の第３半導体層２４，３４，４４，５４、Ｐ型の第４半導体層２５，３５，４５、およびＰ型のオーミックコンタクト層２７，３７，４７が形成される。基板２１の他表面には全面に裏面電極２６が形成され、発光用サイリスタＴおよびスイッチ用サイリスタのカソードとして用いられる。フォトリソグラフィを用いたパターニングとエッチングとによって、各素子の形状が規定される。さらに、ゲート横配線ＧＨおよびセレクト信号伝送路１４と接続するための被接続部１０１，１０２，１０８を形成するために、半導体層の一部がエッチングされる。各素子の表面および各素子間を電気的に絶縁するための絶縁層２８はスピンコーティングを利用して形成される。ゲート横配線ＧＨおよびセレクト信号伝送路１４が形成された後、さらに絶縁層１０３が形成される。その後、貫通孔２９，１０４〜１０７,１０９〜１１１が必要な
部分に形成され、電気的に接続するための接続部６０，６７，１２１，１２２、アノードａ，ｃおよびボンディングパッドＡ，Ｇが形成される。最後に、選択用サイリスタＵ、スイッチ用サイリスタＳおよびプルアップ抵抗ＲＰを覆う遮光膜１２が形成される。 The manufacturing method and configuration of the light emitting element array chip 2 will be schematically described. The semiconductor layers 22 to 25 and 32 to 35 constituting the light emitting thyristor T, the switch thyristor S, the selection thyristor U, and the pull-up resistor RP. , 42 to 45, 52 to 54 and the ohmic contact layers 27, 37 and 47 are simultaneously formed in the same film forming process. An N-type semiconductor substrate is used as the substrate 21, and an N-type first semiconductor layer 22, 32, 42, 52 and a P-type second semiconductor layer 23, 33, 43, 53 are formed on one surface of the substrate 21. N-type third semiconductor layers 24, 34, 44, and 54, P-type fourth semiconductor layers 25, 35, and 45, and P-type ohmic contact layers 27, 37, and 47 are formed. A back electrode 26 is formed on the entire other surface of the substrate 21 and used as a cathode of the light emitting thyristor T and the switch thyristor. The shape of each element is defined by patterning and etching using photolithography. Further, a part of the semiconductor layer is etched in order to form the connected portions 101, 102, and 108 for connecting to the gate lateral wiring GH and the select signal transmission path 14. The insulating layer 28 for electrically insulating the surface of each element and each element is formed using spin coating. After the gate horizontal wiring GH and the select signal transmission path 14 are formed, the insulating layer 103 is further formed. Thereafter, through holes 29, 104 to 107, 109 to 111 are formed in necessary portions, and connection portions 60, 67, 121, and 122, anodes a and c, and bonding pads A and G for electrical connection are formed. Is done. Finally, the light shielding film 12 covering the selection thyristor U, the switch thyristor S, and the pull-up resistor RP is formed.

なお、本実施の形態では、リセット信号伝送路１１の形成方法が、第１の発光素子アレイチップ１についての実施の形態と異なっている。リセット信号伝送路１１を形成する前に、プルアップ抵抗ＲＰを構成する第３半導体層３４に積層される絶縁層２８に貫通孔１１２が形成され、形成された貫通孔１１２にリセット信号伝送路１１の一部が積層されるように、リセット信号伝送路１１が配置される。リセット信号伝送路１１が形成された後に、その表面が絶縁層１０３で覆われることで、スイッチ用サイリスタＳとゲート信号用ボンディングパッドＧとの接続部１２２との電気的な絶縁が保たれる。   In the present embodiment, the method of forming the reset signal transmission path 11 is different from the embodiment for the first light emitting element array chip 1. Before forming the reset signal transmission line 11, the through hole 112 is formed in the insulating layer 28 stacked on the third semiconductor layer 34 constituting the pull-up resistor RP, and the reset signal transmission line 11 is formed in the formed through hole 112. The reset signal transmission line 11 is arranged so that a part of the signal is stacked. After the reset signal transmission path 11 is formed, the surface thereof is covered with the insulating layer 103, so that the electrical insulation between the connection portion 122 between the switch thyristor S and the gate signal bonding pad G is maintained.

図１７は、本発明の発光素子アレイの第３の実施の形態としての発光素子アレイチップ３を示す概略的な等価回路図である。   FIG. 17 is a schematic equivalent circuit diagram showing a light emitting element array chip 3 as a third embodiment of the light emitting element array of the present invention.

図１７に示した第３の実施の形態の発光素子アレイチップ３は、図１に示した第１の実施の形態の発光素子アレイチップ１および図１３に示した第２の実施の形態の発光素子アレイチップ２と異なり、発光サイリスタを用いずにスイッチ素子および発光素子を構成したものである。スイッチ素子および発光素子の構成以外の部分については、図１３と同様であるので、同じ参照符号を付して説明を省略する。   The light emitting element array chip 3 of the third embodiment shown in FIG. 17 has the light emitting element array chip 1 of the first embodiment shown in FIG. 1 and the light emission of the second embodiment shown in FIG. Unlike the element array chip 2, a switch element and a light emitting element are configured without using a light emitting thyristor. Since parts other than the configuration of the switch element and the light emitting element are the same as those in FIG. 13, the same reference numerals are assigned and description thereof is omitted.

図１７に示した第３の実施の形態の発光素子アレイチップは、ｎ個のスイッチ素子とｋ個の発光素子を含んで構成される。図１３では、ｎ＝ｋ＝４の場合を例示している。以下、図１３で示したｎ＝ｋ＝４の場合について記載するが、一般的な場合と回路動作は同様である。   The light emitting element array chip of the third embodiment shown in FIG. 17 includes n switch elements and k light emitting elements. FIG. 13 illustrates a case where n = k = 4. Hereinafter, the case of n = k = 4 shown in FIG. 13 will be described, but the circuit operation is the same as the general case.

発光素子は電界効果トランジスタＦＥＴ１〜ＦＥＴ４と発光ダイオードＬＥＤ１〜ＬＥＤ４を含んで構成される。電界効果トランジスタはソース電極、ドレイン電極、ゲート電極を有し、ダイオードのアノードと電界効果トランジスタのソース電極とが接続される。ダイオードのカソードは共通の電極として接地される。電界効果トランジスタの各ドレイン電極α１〜α４は前記第３電極に対応し、各発光信号入力端子Ａ１〜Ａ４と個別に接続される。電界効果トランジスタの各ゲート電極β１〜β４は前記第２制御電極に対応し、各ゲート横配線ＧＨ１〜ＧＨ４のいずれかに接続される。なお、電界効果トランジスタのドレイン電極とダイオードのカソードを接続してもよい。この場合はダイオードのアノードが共通の電極として接地され、電界効果トランジスタの各ソース電極が前記第３電極に対応する。   The light emitting element includes field effect transistors FET1 to FET4 and light emitting diodes LED1 to LED4. The field effect transistor has a source electrode, a drain electrode, and a gate electrode, and the anode of the diode and the source electrode of the field effect transistor are connected. The cathode of the diode is grounded as a common electrode. The drain electrodes α1 to α4 of the field effect transistor correspond to the third electrode and are individually connected to the light emission signal input terminals A1 to A4. Each gate electrode β1 to β4 of the field effect transistor corresponds to the second control electrode, and is connected to one of the gate lateral wirings GH1 to GH4. The drain electrode of the field effect transistor and the cathode of the diode may be connected. In this case, the anode of the diode is grounded as a common electrode, and each source electrode of the field effect transistor corresponds to the third electrode.

スイッチ素子は、２入力の論理積を出力するスイッチ素子としてのＡＮＤ回路素子ＡＮＤ１〜ＡＮＤ４であり、たとえばＮＡＮＤ回路素子とＮＯＴ回路素子とを組み合わせた回路により構成することができる。ＡＮＤ回路素子ＡＮＤ１〜ＡＮＤ４の一方の入力端子γ１〜γ４はゲート信号入力端子Ｇ１〜Ｇ４と個別に接続され、前記第２電極に対応する。ＡＮＤ回路素子の他方の入力端子δ１〜δ４は共通のセレクト信号入力端子ＣＳＧと接続され、前記第１電極に対応する。ＡＮＤ回路素子の出力端子ε１〜ε４はゲート横配線ＧＨ１〜ＧＨ４と個別に接続され、前記第１制御電極に対応する。   The switch elements are AND circuit elements AND1 to AND4 as switch elements that output a logical product of two inputs, and can be configured by a circuit that combines, for example, a NAND circuit element and a NOT circuit element. One input terminals γ1 to γ4 of the AND circuit elements AND1 to AND4 are individually connected to the gate signal input terminals G1 to G4, and correspond to the second electrode. The other input terminals δ1 to δ4 of the AND circuit element are connected to a common select signal input terminal CSG and correspond to the first electrode. Output terminals ε1 to ε4 of the AND circuit element are individually connected to the gate lateral wirings GH1 to GH4 and correspond to the first control electrode.

ＡＮＤ回路素子ＡＮＤ１〜ＡＮＤ４は砒化ガリウム（ＧａＡｓ）製ＭＥＳ−ＦＥＴ集積回路，シリコン（Ｓｉ）製ＴＴＬ，ＣＭＯＳなどの一般によく知られた論理回路（ロジック）で構成することができる。発光素子アレイチップ３は、ＧａＡｓまたはＳｉ基板上にこのような論理回路、ＬＥＤおよび電界効果トランジスタを形成することによって作製することができる。   The AND circuit elements AND1 to AND4 can be constituted by generally well-known logic circuits (logic) such as a gallium arsenide (GaAs) MES-FET integrated circuit, a silicon (Si) TTL, and a CMOS. The light emitting element array chip 3 can be manufactured by forming such a logic circuit, LED and field effect transistor on a GaAs or Si substrate.

次に、図１７に示した発光素子アレイチップ３の動作について説明する。
図１７に示す発光素子アレイチップ３は、セレクト信号入力端子ＣＳＧから真値（ハイレベルの電圧）が入力され、ＡＮＤ回路素子ＡＮＤ１〜ＡＮＤ４の一方の入力端子（第１電極に対応する）δ１〜δ４の電位がハイレベルのときに（セレクト状態にあるときに）、ゲート信号入力端子Ｇ１〜Ｇ４からゲート信号が入力されると、ＡＮＤ回路素子ＡＮＤ１〜ＡＮＤ４の出力端子（第１制御電極）ε１〜ε４からハイレベルの信号を出力する。ゲート横配線ＧＨ１〜ＧＨ４は、ＡＮＤ回路素子ＡＮＤ１〜ＡＮＤ４の出力端子（第１制御電極）ε１〜ε４と個別に接続されているので、出力されたハイレベルの信号がゲート横配線ＧＨ１〜ＧＨ４を伝送し、ゲート横配線ＧＨ１〜ＧＨ４と接続されている電界効果トランジスタＦＥＴ１〜ＦＥＴ４のゲート電極β１〜β４に入力される。その状態で発光信号入力端子Ａ１〜Ａ４からハイレベルの発光信号が入力されると、発光ダイオードＬＥＤ１〜ＬＥＤ４が発光する。 Next, the operation of the light emitting element array chip 3 shown in FIG. 17 will be described.
The light emitting element array chip 3 shown in FIG. 17 receives a true value (high level voltage) from the select signal input terminal CSG, and one input terminal (corresponding to the first electrode) δ1 of the AND circuit elements AND1 to AND4. When the gate signal is input from the gate signal input terminals G1 to G4 when the potential of δ4 is at the high level (when in the selected state), the output terminals (first control electrodes) ε1 of the AND circuit elements AND1 to AND4. A high level signal is output from ~ ε4. Since the gate horizontal wirings GH1 to GH4 are individually connected to the output terminals (first control electrodes) ε1 to ε4 of the AND circuit elements AND1 to AND4, the output high level signals are passed through the gate horizontal wirings GH1 to GH4. The signal is transmitted and inputted to the gate electrodes β1 to β4 of the field effect transistors FET1 to FET4 connected to the gate lateral wirings GH1 to GH4. In this state, when high-level light emission signals are input from the light emission signal input terminals A1 to A4, the light emitting diodes LED1 to LED4 emit light.

このように、スイッチ素子として設けられたＡＮＤ回路素子ＡＮＤ１〜ＡＮＤ４が、セレクト信号により選択された時間にのみゲート信号を発光ダイオードＬＥＤ１〜ＬＥＤ４側に受け渡すように動作する。したがって、複数の発光素子アレイチップ３を用いて発光装置を構成する場合に、複数の発光素子アレイチップ３ごとに駆動用ＩＣを接続せずとも、駆動用ＩＣ、ならびに駆動用ＩＣと発光信号入力端子Ａ１〜Ａ４およびゲート信号入力端子Ｇ１〜Ｇ４との配線を共用して時分割で駆動することができるので、少ない駆動用ＩＣ数および配線数で時分割駆動する発光素子装置が実現できる。   As described above, the AND circuit elements AND1 to AND4 provided as the switch elements operate so as to pass the gate signal to the light emitting diodes LED1 to LED4 only during the time selected by the select signal. Therefore, when a light-emitting device is configured using a plurality of light-emitting element array chips 3, a driving IC and a driving IC and a light-emitting signal input can be provided without connecting a driving IC for each of the plurality of light-emitting element array chips 3. Since the wiring with the terminals A1 to A4 and the gate signal input terminals G1 to G4 can be shared and driven in a time division manner, a light emitting element device that can be driven in a time division manner with a small number of driving ICs and wirings can be realized.

図１８は、本発明の発光素子アレイの第４の実施の形態としての発光素子アレイチップ４を示す概略的な等価回路図である。図１に示す第１の実施の形態としての発光素子アレイチップ１との構成上の違いは、図６では、スイッチ用サイリスタＳの個数がｎ＝５であり、したがって、ゲート横配線ＧＨの配線数もそれに等しく、ｎ＝５であるのに対し、発光素子ブロックＢを構成する発光用サイリスタＴの個数は、それより１少ない、ｎ−１＝４であるという点である。さらに、ゲート横配線ＧＨと発光素子ブロックＢを構成する発光用サイリスタＴとの接続に特徴がある。なお、その他の構成は共通であるので、共通する部分については同じ参照符号を付して、説明を省略する。   FIG. 18 is a schematic equivalent circuit diagram showing a light emitting element array chip 4 as a fourth embodiment of the light emitting element array of the present invention. The difference in configuration from the light emitting element array chip 1 as the first embodiment shown in FIG. 1 is that the number of switch thyristors S is n = 5 in FIG. The number is equal to n = 5, whereas the number of light emitting thyristors T constituting the light emitting element block B is one less than that, n−1 = 4. Further, there is a feature in the connection between the gate lateral wiring GH and the light emitting thyristor T constituting the light emitting element block B. Since other configurations are common, common portions are denoted by the same reference numerals and description thereof is omitted.

図１８において、発光用サイリスタＴの配列方向Ｘに沿って、スイッチ用サイリスタＳに近接する側から離反する側に向かう方向をＸ１方向とし、その反対方向をＸ２方向とする。Ｘ１方向とＸ２方向を合わせてＸ方向とする。ここで、Ｘ１方向に向かって、発光素子ブロックに第１番から第ｍ番まで番号を付し、さらに、各発光素子ブロックを構成する発光用サイリスタＴにＸ１方向に順に第１番から第ｎ−１番まで番号を付す。また、ｎ本のゲート横配線ＧＨに予め定められた順番で第１番から第ｎ番まで番号を付す。   In FIG. 18, the direction from the side close to the switch thyristor S toward the side away from the switch thyristor S along the arrangement direction X of the light emitting thyristors T is defined as the X1 direction, and the opposite direction is defined as the X2 direction. The X direction is the sum of the X1 direction and the X2 direction. Here, numbers 1 to m are assigned to the light emitting element blocks in the X1 direction, and the light emitting thyristors T constituting the light emitting element blocks are sequentially numbered from the first to the nth in the X1 direction. Number up to -1. The n gate horizontal wirings GH are numbered from No. 1 to No. n in a predetermined order.

本実施の形態では、奇数番目の発光素子ブロックでは、その発光素子ブロックにおける第ｉ1（１≦ｉ1≦ｎ−１）番目の発光用サイリスタＴと、第ｊ1（１≦ｊ1≦ｎ−１）番目のゲート横配線ＧＨｊ1とが、ｉ1＝ｊ1を満たすように接続され、偶数番目の発光素子ブ
ロックでは、その発光素子ブロックにおける第ｉ2（１≦ｉ2≦ｎ−１）番目の発光用サイリスタＴと、第ｊ2（２≦ｊ2≦ｎ）番目のゲート横配線ＧＨｊ2とが、ｉ2＋ｊ2＝ｎ＋１
を満たすように接続される。 In the present embodiment, in the odd-numbered light emitting element block, the i 1 (1 ≦ i 1 ≦ n−1) th light emitting thyristor T and the j 1 (1 ≦ j 1 ≦ n) in the light emitting element block. -1) The horizontal gate line GHj 1 is connected so as to satisfy i 1 = j 1. In the even-numbered light emitting element block, the i 2 (1 ≦ i 2 ≦ n−1) in the light emitting element block is connected. ) Th light emitting thyristor T and the j 2 (2 ≦ j 2 ≦ n) th gate lateral wiring GHj 2 are i 2 + j 2 = n + 1.
Connected to meet.

この場合、第１番目のゲート横配線ＧＨ１に接続された発光用サイリスタＴの、Ｘ方向に隣接する発光用サイリスタＴは、第２番目のゲート横配線ＧＨ２に接続される。また、第ｊ3（２≦ｊ3≦ｎ−１）番目のゲート横配線ＧＨｊ3に接続された発光用サイリスタＴの、Ｘ方向に隣接する発光用サイリスタＴは、第ｊ3−１番目または第ｊ3＋１番目のいずれかのゲート横配線に接続される。また、第ｎ番目のゲート横配線ＧＨｎに接続された発光用サイリスタＴの、Ｘ方向に隣接する発光用サイリスタＴは、第ｎ−１番目のゲート横配線ＧＨｎ−１に接続される。したがって、選択状態にある発光素子アレイのスイッチ素子にゲート信号（第２信号）を入力し、第１番目のゲート横配線ＧＨ１から第ｎ番目のゲート横配線ＧＨｎ−１まで順番に時分割で制御信号を出力するとき、相互に隣接する発光用サイリスタＴの発光するタイミングの時間的なずれを小さくすることができ、さらに隣接する発光用サイリスタＴが同じ制御信号伝送路に接続されないので、相互に隣接する発光用サイリスタＴが同時に発光してしまうことを抑制することができる。 In this case, the light emitting thyristor T adjacent to the light emitting thyristor T connected to the first gate horizontal wiring GH1 in the X direction is connected to the second gate horizontal wiring GH2. The light emitting thyristor T adjacent to the j 3 (2 ≦ j 3 ≦ n−1) th horizontal gate wiring GHj 3 in the X direction is j 3 −1th or It is connected to any one of the j 3 + 1th lateral gate lines. The light emitting thyristor T adjacent to the Xth direction of the light emitting thyristor T connected to the nth gate horizontal wiring GHn is connected to the (n-1) th gate horizontal wiring GHn-1. Therefore, a gate signal (second signal) is input to the switch element of the light emitting element array in the selected state, and the first gate horizontal wiring GH1 to the nth gate horizontal wiring GHn-1 are sequentially controlled in a time division manner. When outputting a signal, the time lag of the light emission timing of the light emitting thyristors T adjacent to each other can be reduced, and further, the adjacent light emitting thyristors T are not connected to the same control signal transmission line. It is possible to suppress the adjacent light emitting thyristors T from simultaneously emitting light.

これによって本発明の発光素子アレイで構成した発光装置を、感光体ドラムを露光する露光装置として用いるとき、相互に隣接する発光用サイリスタ間における発光するタイミングが大きくずれてしまうことが抑制されることによって、感光体ドラムに露光される露光位置に不連続点が発生しない。さらに、相互に隣接する発光用サイリスタＴが同時に発光することが防止されることによって、各発光用サイリスタＴの発光した時の発熱のムラを抑制して、各発光用サイリスタＴの温度変化による発光特性を揃えることができ、さらに相互に隣接する発光用サイリスタＴから発生する光が干渉することを防止することができるので、感光体ドラムを精度よく露光することができる。この結果、本発明の発光素子アレイを用いた画像形成装置において、優れた画像品質の記録画像を得ることができる。   As a result, when the light-emitting device constituted by the light-emitting element array of the present invention is used as an exposure device that exposes the photosensitive drum, it is possible to suppress a significant shift in the timing of light emission between the light-emitting thyristors adjacent to each other. Therefore, discontinuous points do not occur at the exposure position where the photosensitive drum is exposed. Further, by preventing the light emitting thyristors T adjacent to each other from emitting light at the same time, unevenness in heat generation when the light emitting thyristors T emit light is suppressed, and light emission due to temperature changes of the light emitting thyristors T is achieved. Since the characteristics can be made uniform and the light generated from the light emitting thyristors T adjacent to each other can be prevented from interfering with each other, the photosensitive drum can be exposed accurately. As a result, in the image forming apparatus using the light emitting element array of the present invention, a recorded image with excellent image quality can be obtained.

図１９は、本発明の第５の実施の形態としての発光素子アレイチップ５を示す概略的な等価回路図である。図２０は、図１９に示す発光素子アレイチップ５を示す概略的な等価回路図の一部である、発光用サイリスタＴ１、スイッチ用サイリスタＳ１、およびダイオードＤ１と配線との接続を示したものである。本発明の実施の形態の発光素子アレイチップ５は、前述の第１の実施の形態の発光素子アレイチップ１の選択用サイリスタＵをダイオードＤに置換した構成である。またリセット信号入力端子ＣＳＡは、正の定電圧源（Ｖｃｃ）に接続される。すなわちリセット信号は、時間に関して一定である。本発明の実施の形態の発光素子アレイチップ５は、前述の第１の実施の形態の発光素子アレイチップ１と同様であるので、対応する部分については同じ参照符号を付して説明を省略する。   FIG. 19 is a schematic equivalent circuit diagram showing the light-emitting element array chip 5 as the fifth embodiment of the invention. FIG. 20 is a part of a schematic equivalent circuit diagram showing the light-emitting element array chip 5 shown in FIG. 19, and shows the connection between the light-emitting thyristor T1, the switch thyristor S1, and the diode D1 and the wiring. is there. The light emitting element array chip 5 according to the embodiment of the present invention has a configuration in which the selection thyristor U of the light emitting element array chip 1 according to the first embodiment is replaced with a diode D. The reset signal input terminal CSA is connected to a positive constant voltage source (Vcc). That is, the reset signal is constant with respect to time. Since the light emitting element array chip 5 according to the embodiment of the present invention is the same as the light emitting element array chip 1 according to the first embodiment described above, the corresponding parts are denoted by the same reference numerals and description thereof is omitted. .

スイッチ素子は、ｎ個のスイッチ用サイリスタＳ１〜Ｓｎと、ｎ個のダイオードＤ１〜Ｄｎと、ｎ個のプルアップ抵抗ＲＰ１〜ＲＰｎとを含む。本実施の形態では、ｎ＝４である。以後ダイオードＤ１〜Ｄｎを総称する場合または不特定のものを指す場合、ダイオードＤと記載する場合がある。   The switch element includes n switch thyristors S1 to Sn, n diodes D1 to Dn, and n pullup resistors RP1 to RPn. In the present embodiment, n = 4. Hereinafter, the diodes D1 to Dn may be collectively referred to as the diode D when collectively referring to the diode D1 to Dn or when referring to an unspecified one.

本実施の形態のダイオードＤのアノードｇ１〜ｇ４（総称するときまたは不特定のものを指すときは単にｇと記載する）は、前述の各実施の形態の選択用サイリスタＵのアノードｅに対応し、スイッチ用サイリスタＳのＮゲート電極ｄとプルアップ抵抗ＲＰの一端とに電気的に接続される。本実施の形態のダイオードＤのカソードｈ１〜ｈ４（総称するときまたは不特定のものを指すときは単にｈと記載する）は、前述の各実施の形態の選択用サイリスタＵのＮゲート電極ｆに対応し、セレクト信号入力端子ＣＳＧに接続される。   The anodes g1 to g4 of the diode D of the present embodiment (when generically referred to or unspecified, simply described as g) correspond to the anode e of the selection thyristor U of the above-described embodiments. The switch thyristor S is electrically connected to the N gate electrode d and one end of the pull-up resistor RP. The cathodes h1 to h4 of the diode D of the present embodiment (when collectively referring to the unspecified one, simply described as h) are connected to the N gate electrode f of the selection thyristor U of each of the foregoing embodiments. Correspondingly, it is connected to the select signal input terminal CSG.

ダイオードＤは、選択用サイリスタＵと異なりゲート電極ｆがなく、アノードｇとカソードｈとの電位差だけでオン状態とオフ状態とが切換わる。したがってリセット信号を定電圧にしても、セレクト信号を与えることによってダイオードＤのオン状態とオフ状態とを切換えることができる。   Unlike the thyristor U for selection, the diode D does not have the gate electrode f, and is switched between the on state and the off state only by the potential difference between the anode g and the cathode h. Therefore, even if the reset signal is a constant voltage, the ON state and the OFF state of the diode D can be switched by giving the select signal.

図２１は、発光素子アレイチップ５の基本的構成を示す一部の断面図である。本実施の形態の発光素子アレイチップ５の平面図は、図６に示す平面図と同様であり、図２１は、図６の切断面線ＩＸ−ＩＸから見た発光素子アレイチップ５の断面図に相当する。   FIG. 21 is a partial cross-sectional view showing the basic configuration of the light-emitting element array chip 5. A plan view of the light-emitting element array chip 5 of the present embodiment is the same as the plan view shown in FIG. 6, and FIG. 21 is a cross-sectional view of the light-emitting element array chip 5 as viewed from the section line IX-IX in FIG. It corresponds to.

ダイオードＤは、選択用サイリスタＵの第３半導体層４４のプルアップ抵抗ＲＰ寄りの端部に、選択用サイリスタＵの第４半導体層４５とオーミックコンタクト層４７とに変えて、金属層８１を積層した構成である。金属層８１は、たとえばチタン（Ｔｉ）から成る。この金属層８１と、第３半導体層４４とによって、ショットキーバリアダイオードが構成される。   In the diode D, a metal layer 81 is stacked at the end of the third semiconductor layer 44 of the selection thyristor U near the pull-up resistor RP instead of the fourth semiconductor layer 45 and the ohmic contact layer 47 of the selection thyristor U. This is the configuration. The metal layer 81 is made of, for example, titanium (Ti). The metal layer 81 and the third semiconductor layer 44 constitute a Schottky barrier diode.

図２１に示すように、プルアップ抵抗ＲＰと同様の理由で、ダイオードＤも遮光膜１２で覆うことが好ましい。外部からの入射光による電子・正孔対の励起によって、第２半導体層４３と第３半導体層４４との間の絶縁性が損なわれるのを防止するためである。   As shown in FIG. 21, the diode D is also preferably covered with the light shielding film 12 for the same reason as the pull-up resistor RP. This is to prevent the insulation between the second semiconductor layer 43 and the third semiconductor layer 44 from being impaired by excitation of electron-hole pairs by incident light from the outside.

図２２は、本発明の実施の一形態の発光装置８２を模式的に示すブロック回路図である。本実施の形態の発光装置８２は、前述の第１の実施の形態の発光装置１０と同様の構成であるので、対応する部分については同じ参照符号を付して説明を省略する。   FIG. 22 is a block circuit diagram schematically showing a light emitting device 82 according to an embodiment of the present invention. Since the light-emitting device 82 of the present embodiment has the same configuration as the light-emitting device 10 of the first embodiment described above, the corresponding parts are denoted by the same reference numerals and description thereof is omitted.

本実施の形態の発光装置８２は、前述の第１の実施の形態の発光装置１０のリセット信号駆動ＩＣ１３６からのリセット信号を、正の電圧源（Ｖｃｃ）に置換し、前述の第１の実施の形態の発光装置１０の発光素子アレイチップ１を、本実施の形態の発光素子アレイチップ５に置換した構成である。   The light emitting device 82 of the present embodiment replaces the reset signal from the reset signal driving IC 136 of the light emitting device 10 of the first embodiment described above with a positive voltage source (Vcc), and the first embodiment described above. The light emitting element array chip 1 of the light emitting device 10 of the embodiment is replaced with the light emitting element array chip 5 of the present embodiment.

図２３は、発光装置８２の動作を示すタイミングチャートであり、横軸は基準時刻からの経過時間を表し、縦軸は信号レベルを電圧または電流の大きさで表す。本実施の形態の発光装置８２は、前述の実施の形態の発光装置１０の選択用サイリスタＵをダイオードＤに置換したので、リセット信号を与えなくても、セレクト信号のみによってダイオードＤのオン状態とオフ状態とを切換えることができる。   FIG. 23 is a timing chart showing the operation of the light emitting device 82, where the horizontal axis represents the elapsed time from the reference time, and the vertical axis represents the signal level in terms of voltage or current. In the light emitting device 82 of the present embodiment, the selection thyristor U of the light emitting device 10 of the above-described embodiment is replaced with the diode D. Therefore, even if the reset signal is not given, the diode D is turned on only by the select signal. The off state can be switched.

本実施の形態の発光装置８２は、時刻ｔ１〜時刻ｔ１４までは、前述の実施の形態の発光装置１０と同じ動作をする。時刻ｔ１５で、第１番目のアレイチップＬ１のセレクト信号入力端子ＣＳＧ１に入力されるセレクト信号がハイ（Ｈ）レベルに戻るので、第１番目のアレイチップＬ１の選択状態が終了する。同時に、時刻ｔ１５において第２番目のアレイチップＬ２のセレクト信号入力端子ＣＳＧ２に入力されるセレクト信号がロー（Ｌ）レベルになるので、第２番目のアレイチップＬ２が選択状態になる。   The light emitting device 82 of the present embodiment performs the same operation as the light emitting device 10 of the above-described embodiment from time t1 to time t14. At time t15, since the select signal input to the select signal input terminal CSG1 of the first array chip L1 returns to the high (H) level, the selection state of the first array chip L1 is completed. At the same time, since the select signal input to the select signal input terminal CSG2 of the second array chip L2 at the time t15 becomes the low (L) level, the second array chip L2 is selected.

このように、セレクト信号を第１番目のアレイチップから順番に与え、順番にアレイチップを選択状態にすることで、アレイチップＬごとの時分割駆動が可能となる。さらに、ゲート信号が、第１番目のスイッチ用サイリスタから順番に与えられることで、アレイチップＬの中での時分割駆動が可能になる。また本実施の形態の発光素子アレイチップ５では、リセット信号を与える必要がなくなるので、リセット信号駆動ＩＣ１３６が必要なくなり、装置の構成が簡易になる。   As described above, by applying the select signals in order from the first array chip and sequentially selecting the array chips, the time-division driving for each array chip L becomes possible. Further, the gate signal is sequentially applied from the first switch thyristor, so that time-division driving in the array chip L is possible. Further, in the light emitting element array chip 5 of the present embodiment, it is not necessary to provide a reset signal, so that the reset signal driving IC 136 is not necessary, and the configuration of the apparatus is simplified.

図２４は、本発明の発光素子アレイの第６の実施の形態としての発光素子アレイチップ６を示す概略的な等価回路図である。本実施の形態の発光素子アレイチップ６は、前述の図１３に示す第２の実施の形態の発光素子アレイチップ２の選択用サイリスタＵをダイオードＤに置換した構成である。またリセット信号入力端子ＣＳＡは、正の定電圧源（Ｖｃｃ）に接続される。すなわちリセット信号は、時間に関して一定である。ダイオードＤのアノードおよびカソードの接続関係は、前述の図１９に示す第５の実施の形態の発光素子アレイチップ５と同じであるので、説明を省略する。このように選択用サイリスタＵをダイオードＤに置換した場合であっても、前述の第２の実施の形態の発光素子アレイチップ２と同様に、セレクト信号によって選択した発光素子アレイチップ２内の全ての発光サイリスタを選択的に発光させることができる。また本実施の形態の発光素子アレイチップ６では、リセット信号を与える必要がなくなるので、リセット信号駆動ＩＣ１３６が必要なくなり、装置の構成が簡易になる。   FIG. 24 is a schematic equivalent circuit diagram showing a light emitting element array chip 6 as a sixth embodiment of the light emitting element array of the present invention. The light emitting element array chip 6 of the present embodiment has a configuration in which the selection thyristor U of the light emitting element array chip 2 of the second embodiment shown in FIG. The reset signal input terminal CSA is connected to a positive constant voltage source (Vcc). That is, the reset signal is constant with respect to time. Since the connection relationship between the anode and the cathode of the diode D is the same as that of the light emitting element array chip 5 of the fifth embodiment shown in FIG. 19, the description thereof is omitted. Thus, even when the selection thyristor U is replaced with the diode D, as in the light emitting element array chip 2 of the second embodiment described above, all the light emitting element array chips 2 selected by the select signal are used. The light emitting thyristor can selectively emit light. Further, in the light emitting element array chip 6 of the present embodiment, it is not necessary to provide a reset signal, so that the reset signal driving IC 136 is not necessary, and the configuration of the apparatus is simplified.

図２５は、本発明の発光素子アレイの第７の実施の形態としての発光素子アレイチップ７を示す概略的な等価回路図である。本実施の形態の発光素子アレイチップ６は、前述の図１３に示す第４の実施の形態の発光素子アレイチップ４の選択用サイリスタＵをダイオードＤに置換した構成である。またリセット信号入力端子ＣＳＡは、正の定電圧源（Ｖｃｃ）に接続される。すなわちリセット信号は、時間に関して一定である。ダイオードＤのアノードおよびカソードの接続関係は、前述の図１９に示す第５の実施の形態の発光素子アレイチップ５と同じであるので、説明を省略する。   FIG. 25 is a schematic equivalent circuit diagram showing a light emitting element array chip 7 as a seventh embodiment of the light emitting element array of the present invention. The light emitting element array chip 6 of this embodiment has a configuration in which the selection thyristor U of the light emitting element array chip 4 of the fourth embodiment shown in FIG. The reset signal input terminal CSA is connected to a positive constant voltage source (Vcc). That is, the reset signal is constant with respect to time. Since the connection relationship between the anode and the cathode of the diode D is the same as that of the light emitting element array chip 5 of the fifth embodiment shown in FIG. 19, the description thereof is omitted.

本実施の形態の発光素子アレイチップ７においても前述した第４の実施の形態の発光素子アレイチップ４と同様に、本実施の形態の発光素子アレイで構成した発光装置を、感光体ドラムを露光する露光装置として用いるとき、相互に隣接する発光用サイリスタ間における発光するタイミングが大きくずれてしまうことが抑制される。これによって、感光体ドラムに露光される露光位置に不連続点が発生しない。さらに、相互に隣接する発光用サイリスタＴが同時に発光することが防止されることによって、各発光用サイリスタＴの発光した時の発熱のムラを抑制して、各発光用サイリスタＴの温度変化による発光特性を揃えることができ、さらに相互に隣接する発光用サイリスタＴから発生する光が干渉することを防止することができるので、感光体ドラムを精度よく露光することができる。この結果、本発明の発光素子アレイを用いた画像形成装置において、優れた画像品質の記録画像を得ることができる。   Similarly to the light emitting element array chip 4 of the fourth embodiment described above, the light emitting device constituted by the light emitting element array of the present embodiment is also exposed to the photosensitive drum in the light emitting element array chip 7 of the present embodiment. When used as an exposure apparatus, the timing of light emission between the light emitting thyristors adjacent to each other is prevented from greatly deviating. Thereby, discontinuous points do not occur at the exposure position where the photosensitive drum is exposed. Further, by preventing the light emitting thyristors T adjacent to each other from emitting light at the same time, unevenness in heat generation when the light emitting thyristors T emit light is suppressed, and light emission due to temperature changes of the light emitting thyristors T is achieved. Since the characteristics can be made uniform and the light generated from the light emitting thyristors T adjacent to each other can be prevented from interfering with each other, the photosensitive drum can be exposed accurately. As a result, in the image forming apparatus using the light emitting element array of the present invention, a recorded image with excellent image quality can be obtained.

図２６は、本発明の発光装置の他の実施の形態を模式的に示すブロック回路図である。図２６に示した発光装置１４０と図２２に示した発光装置８２とで異なる点は、発光信号駆動ＩＣを２個使用することで、たとえば画像形成装置に用いたときに発光による感光体ドラムへの書き込み速度を向上させる点にある。図２２と図２６で共通する部分には同じ参照符号を付し、説明を省略する。   FIG. 26 is a block circuit diagram schematically showing another embodiment of the light-emitting device of the present invention. The light emitting device 140 shown in FIG. 26 differs from the light emitting device 82 shown in FIG. 22 by using two light emission signal drive ICs, for example, to a photosensitive drum by light emission when used in an image forming apparatus. This is to improve the writing speed. Portions common to FIGS. 22 and 26 are denoted by the same reference numerals, and description thereof is omitted.

本実施の形態の発光装置１４０は、複数の発光素子アレイチップＬ１，Ｌ２，…，Ｌｐ−１，Ｌｐ（記号ｐは正の偶数）と、前記発光素子アレイチップ１〜Ｌｐの駆動回路として、発光信号を供給する第１発光信号駆動ＩＣ（Integrated Circuit）１３３ａおよび第２発光信号駆動ＩＣ１３３ｂと、ゲート信号を供給するゲート信号駆動ＩＣ１３４と、セレクト信号を供給するセレクト信号駆動ＩＣ１３５とを含んで構成される。各アレイチップＬは、配列方向Ｘに沿って発光素子Ｔが一列に配列されて、各発光素子Ｔからの光の出射方向を揃えて回路基板に実装される。各駆動ＩＣは前述した制御手段９６に基づいて、画像情報を出力する。本実施の形態では各アレイチップＬには、図１に示す第１の実施の形態の発光素子アレイチップ１を用いる。   The light-emitting device 140 of the present embodiment includes a plurality of light-emitting element array chips L1, L2,..., Lp-1, Lp (the symbol p is a positive even number) and drive circuits for the light-emitting element array chips 1 to Lp. A first light emission signal drive IC (Integrated Circuit) 133a and a second light emission signal drive IC 133b for supplying a light emission signal, a gate signal drive IC 134 for supplying a gate signal, and a select signal drive IC 135 for supplying a select signal are included. Is done. In each array chip L, the light emitting elements T are arranged in a line along the arrangement direction X, and the light emitting directions from the respective light emitting elements T are aligned and mounted on the circuit board. Each drive IC outputs image information based on the control means 96 described above. In the present embodiment, the light-emitting element array chip 1 according to the first embodiment shown in FIG.

第１発光信号駆動ＩＣ１３３ａおよび第２発光信号駆動ＩＣ１３３ｂは、各アレイチップＬの発光信号用ボンディングパッドＡ１〜Ａｍと同数（ｍ個）の発光信号出力端子λ１〜λｍをそれぞれ有する。配列方向Ｘの一方から他方へ各アレイチップＬに番号を付すと、第１番目〜第ｐ／２番目までのアレイチップの発光信号用ボンディングパッドＡは第１発光信号駆動ＩＣ１３３ａの発光信号出力端子λに接続される。第ｐ／２＋１番目から第ｐ番目までのアレイチップＬの発光信号用ボンディングパッドＡは第２発光信号駆動ＩＣに接続される。具体的には、発光信号出力端子λ１〜λｍに第１番から第ｍ番まで順番に番号を付すと、第１番目から第ｐ／２番目までのアレイチップについて、それぞれの第ｉ12（１≦ｉ12≦ｍ）番目の発光信号用ボンディングパッドＡｉ12同士が電気的に接続され、さらに第１発光信号駆動ＩＣ１３３ａの第ｉ1 2番目の発光信号出力端子λｉ12に電気
的に接続される。また、第ｐ／２＋１番目から第ｐ番目までのアレイチップについて、それぞれの第ｉ13（１≦ｉ13≦ｍ）番目の発光信号用ボンディングパッドＡｉ13同士が電気的に接続され、さらに第１発光信号駆動ＩＣ１３３ａの第ｉ13番目の発光信号出力端子λｉ13に電気的に接続される。 The first light emission signal drive IC 133a and the second light emission signal drive IC 133b have the same number (m) of light emission signal output terminals λ1 to λm as the light emission signal bonding pads A1 to Am of each array chip L, respectively. When each array chip L is numbered from one to the other in the arrangement direction X, the light emission signal bonding pads A of the first to p / 2th array chips are the light emission signal output terminals of the first light emission signal drive IC 133a. connected to λ. The light emission signal bonding pads A of the (p / 2 + 1) th to pth array chips L are connected to the second light emission signal driving IC. More specifically, when the light emitting signal output terminals λ1 to λm are numbered in order from the first to the m-th, the i 12 (1) for each of the first to p / 2th array chips. ≦ i 12 ≦ m) The light emitting signal bonding pads Ai 12 are electrically connected to each other, and are further electrically connected to the i 1 second light emitting signal output terminal λi 12 of the first light emitting signal driving IC 133a. . For the p / 2 + 1th to pth array chips, the i 13 (1 ≦ i 13 ≦ m) th light emitting signal bonding pads Ai 13 are electrically connected to each other, and the first The light emission signal drive IC 133a is electrically connected to the i 13th light emission signal output terminal λi 13 .

ゲート信号駆動ＩＣ１３４は各アレイチップＬのゲート信号用ボンディングパッドＧ１〜Ｇ４と同数（４個）のゲート信号出力端子μ１〜μ４を有する。各ゲート信号用ボンディングパッドＧとゲート信号出力端子μとの接続は、異なるアレイチップ間で配線を共用して接続される。本実施の形態の場合には、各アレイチップＬを構成する発光素子Ｔの配列方向Ｘに沿う一方から他方に向かって、ゲート信号用ボンディングパッドＧ１〜Ｇ４に第１番から第４番まで番号を付し、またゲート信号出力端子μ１〜μ４に第１番から第４番まで番号を付すと、ｐ個のアレイチップそれぞれの第ｉ13（１≦ｉ13≦４）番目のゲート信号用ボンディングパッドＧｉ13同士が電気的に接続され、さらに第ｉ13番目のゲート信号出力端子μｉ13に電気的に接続される。 The gate signal driving IC 134 has the same number (four) of gate signal output terminals μ1 to μ4 as the gate signal bonding pads G1 to G4 of each array chip L. Each gate signal bonding pad G and the gate signal output terminal μ are connected by sharing wiring between different array chips. In this embodiment, the gate signal bonding pads G1 to G4 are numbered from No. 1 to No. 4 from one to the other along the arrangement direction X of the light emitting elements T constituting each array chip L. And the gate signal output terminals μ1 to μ4 are numbered from No. 1 to No. 4 to bond the i 13 (1 ≦ i 13 ≦ 4) th gate signal of each of the p array chips. The pads Gi 13 are electrically connected to each other, and are further electrically connected to the i 13th gate signal output terminal μi 13 .

セレクト信号駆動ＩＣ１３５は、アレイチップＬの半数（ｐ／２個）のセレクト信号出力端子ν１〜νｐ／２を有する。各セレクト信号用ボンディングパッドＣＳＧとゲート信号出力端子μとの接続は、１個のセレクト信号出力端子νと、２個のアレイチップＬのセレクト信号用ボンディングパッドＣＳＧとが接続される。具体的には、各アレイチップＬを構成する発光素子Ｔの配列方向Ｘに沿う一方から他方に向かって、各アレイチップに第１番から第ｐ番まで番号を付し、またセレクト信号出力端子ν１〜νｐ／２に第１番から第ｐ／２番まで番号を付すと、第ｉ14（１≦ｉ14≦ｐ／２）番目のアレイチップＬのセレクト信号用ボンディングパッドＣＳＧｉ14と、第ｐ／２＋ｉ14番目のアレイチップＬのセレクト信号用ボンディングパッドＣＳＧｐ／２＋ｉ14とが接続され、さらに第ｉ14番目のセレクト信号出力端子νｉ14とが電気的に接続される。 The select signal driving IC 135 has half (p / 2) select signal output terminals ν1 to νp / 2 of the array chip L. Each select signal bonding pad CSG and the gate signal output terminal μ are connected to one select signal output terminal ν and two select signal bonding pads CSG of the array chip L. Specifically, each array chip is numbered from No. 1 to No. p from one to the other along the arrangement direction X of the light emitting elements T constituting each array chip L, and a select signal output terminal When ν1 to νp / 2 are numbered from No. 1 to p / 2, the select signal bonding pad CSGi 14 of the i 14 (1 ≦ i 14 ≦ p / 2) th array chip L, p / 2 + i 14 th array chip L and the select signal bonding pads CSGp / 2 + i 14 is connected to further and the i 14 th select signal output terminal .nu.i 14 are electrically connected.

前述したように、１つのセレクト信号出力端子νが２つのアレイチップＬのセレクト信号用ボンディングパッドＣＳＧに接続されるので、セレクト信号駆動ＩＣ１３５は、１度に２つのアレイチップＬのセレクト信号用ボンディングパッドＣＳＧにセレクト信号を出力して、２つのアレイチップＬを同時にセレクト状態にする。セレクト状態にあるアレイチップＬの一方は第１番目から第ｐ／２番目のものであり、そのアレイチップの発光信号は第１発光信号駆動ＩＣ１３３ａから与えられ、他方は第ｐ／２＋１番目から第ｐ番目のものであり、そのアレイチップＬの発光信号は第２発光信号駆動ＩＣ１３３ｂから与えられる。このようにすれば、第１番目から第ｐ／２番目の群と、第ｐ／２＋１番目から第ｐ番目までの群とを同時に駆動することができ、図１の場合に比べて２倍の速度で発光による画像情報の書き込みなどを行うことができる。   As described above, since one select signal output terminal ν is connected to the select signal bonding pads CSG of the two array chips L, the select signal driving IC 135 can perform the select signal bonding of the two array chips L at a time. A select signal is output to the pad CSG, and the two array chips L are simultaneously selected. One of the array chips L in the selected state is the first to p / 2th one, and the light emission signal of the array chip is given from the first light emission signal driving IC 133a, and the other is the p / 2 + 1th to the second. The light emission signal of the p-th array chip L is given from the second light emission signal drive IC 133b. In this way, the first to p / 2th groups and the p / 2 + 1th to pth groups can be driven simultaneously, twice the case of FIG. Image information can be written by light emission at a speed.

図２７は、本発明の第８の実施の形態としての発光素子アレイチップ８を示す概略的な等価回路図である。第８の実施の形態の発光素子アレイチップ８は、図１に示す第１の実施の形態の発光素子アレイチップ１のスイッチ素子同士の接続について変更を加えるものであるので、対応する部分については図１に示す発光素子アレイチップ１と同じ参照符号を付して詳細な説明を省略する。   FIG. 27 is a schematic equivalent circuit diagram showing a light-emitting element array chip 8 as an eighth embodiment of the present invention. Since the light emitting element array chip 8 of the eighth embodiment changes the connection between the switch elements of the light emitting element array chip 1 of the first embodiment shown in FIG. The same reference numerals as those of the light emitting element array chip 1 shown in FIG.

図２７に示す本実施の形態の発光素子アレイチップ８では、ｎ（ｎは３以上の整数）個のスイッチ素子がＭ（Ｍは２以上の整数）個のスイッチ素子ブロックに分割され、各スイッチ素子ブロックにＮ（Ｎは２以上の整数）個のスイッチ素子が同数で含まれている。図２７では、ｎ＝３２、Ｍ＝１６、Ｎ＝２の場合を示している。各スイッチ素子が、プルアップ抵抗ＲＰとスイッチ用サイリスタＳと選択用サイリスタＵとを含んで構成されている点は、図１に示す第１の実施の形態の発光素子アレイチップ１と同様であり、図２７では、このような構成のスイッチ素子を２個ずつ組み合わせて、各スイッチ素子ブロックが構成されている。たとえば、第１番目のスイッチ素子ブロックは、第１番目のスイッチ素子を構成するプルアップ抵抗ＲＰ１、スイッチ用サイリスタＳ１および選択用サイリスタＵ１、ならびに第２番目のスイッチ素子を構成するプルアップ抵抗ＲＰ２、スイッチ用サイリスタＳ２および選択用サイリスタＵ２を含む。第ｉ17（ｉ17は１≦ｉ17≦Ｍを満たす整数）番目のスイッチ素子ブロックは、第（２ｉ17−１）番目のスイッチ素子を構成するプルアップ抵抗ＲＰ２ｉ17−１、スイッチ用サイリスタＳ２ｉ17−１および選択用サイリスタＵ２ｉ17−１、ならびに第２ｉ17番目のスイッチ素子を構成するプルアップ抵抗ＲＰ２ｉ17、スイッチ用サイリスタＳ２ｉ17および選択用サイリスタＵ２ｉ17を含むことになる。 In the light emitting element array chip 8 of the present embodiment shown in FIG. 27, n (n is an integer of 3 or more) switch elements are divided into M (M is an integer of 2 or more) switch element blocks, and each switch The element block includes the same number of N (N is an integer of 2 or more) switch elements. FIG. 27 shows a case where n = 32, M = 16, and N = 2. The point that each switch element includes a pull-up resistor RP, a switch thyristor S, and a selection thyristor U is the same as that of the light emitting element array chip 1 of the first embodiment shown in FIG. In FIG. 27, each switch element block is configured by combining two switch elements having such a configuration. For example, the first switch element block includes a pull-up resistor RP1 that constitutes the first switch element, a switch thyristor S1 and a selection thyristor U1, and a pull-up resistor RP2 that constitutes the second switch element. It includes a switch thyristor S2 and a selection thyristor U2. The i 17 (i 17 is an integer satisfying 1 ≦ i 17 ≦ M) -th switch element block includes a pull-up resistor RP2i 17 −1 and a switch thyristor S2i constituting the (2i 17 −1) -th switch element. 17 -1 and selection thyristor u2i 17 -1, and the pull-up resistor RP2i 17 constituting the first 2i 17 th switching element will contain a switch thyristor S2i 17 and select thyristor u2i 17.

また本実施の形態の発光素子アレイチップ８では、ゲート信号入力端子Ｇ１〜Ｇ１６は、スイッチ素子ブロックと同数のＭ（本実施の形態ではＭ＝１６）個設けられている。そして、各スイッチ素子ブロックを構成するスイッチ用サイリスタＳのアノードｃは、電流制限抵抗ＲＩを介して相互に電気的に接続され、対応するゲート信号入力端子Ｇと接続される。たとえば、第ｉ17（ｉ17は１≦ｉ17≦Ｍを満たす整数）番目のスイッチ素子ブロックを構成する第２ｉ17−１番目および第２ｉ17番目スイッチ用サイリスタＳ２ｉ17−１，Ｓ２ｉ17のアノードｃ２ｉ17−１，ｃ２ｉ17が電流制限抵抗ＲＩ２ｉ17−１，ＲＩ２ｉ17の一端にそれぞれ接続され、２個の電流制限抵抗ＲＩ２ｉ17−１，ＲＩ２ｉ17の他端が第ｉ17番目のゲート信号入力端子Ｇｉ17に共に接続される。 Further, in the light emitting element array chip 8 of the present embodiment, the gate signal input terminals G1 to G16 are provided with the same number M (M = 16 in the present embodiment) as the switch element blocks. The anodes c of the switching thyristors S constituting each switch element block are electrically connected to each other via the current limiting resistor RI and connected to the corresponding gate signal input terminal G. For example, the anode of the i 17 (i 17 is 1 ≦ i 17 integers satisfy ≦ M) th 2i 17 -1 position and the 2i 17 th switch thyristor S2i 17 -1, S2i 17 constituting the switching element block c2i 17 -1, c2i 17 is a current limiting resistor RI2i 17 -1, respectively connected to one end of RI2i 17, 2 pieces of the current limiting resistor RI2i 17 -1, the other end the i 17 th gate signal input RI2i 17 Both are connected to terminal Gi 17 .

また本実施の形態では、セレクト信号入力端子ＣＳＧ１，ＣＳＧ２（総称するときまたは不特定のものを指すときはＣＳＧと記載する）は、各スイッチ素子ブロックを構成するスイッチ素子と同数のＮ（本実施の形態ではＮ＝２）個が設けられている。そして、各スイッチ素子ブロックを構成する２個の選択用サイリスタＵのゲート電極ｆの一方が第１番目のセレクト信号入力端子ＣＳＧ１と接続され、他方が第２番目のセレクト信号入力端子ＣＳＧ２と接続される。たとえば図２７で、第ｉ17（ｉ17は１≦ｉ17≦Ｍを満たす整数）番目のスイッチ素子ブロックを構成する第２ｉ17−１番目の選択用サイリスタＳ２ｉ17−１のゲート電極ｃ２ｉ17−１が、第１番目のセレクト信号入力端子ＣＳＧ１と接続され、第２ｉ17番目の選択用サイリスタＳ２ｉ17のゲート電極ｃ２ｉ17が、第２番目のセレクト信号入力端子ＣＳＧ２と接続される。 In the present embodiment, select signal input terminals CSG1 and CSG2 (referred to as CSG when referring generically or when referring to an unspecified one) have the same number of N (this embodiment) as the switch elements constituting each switch element block. In the embodiment, N = 2) are provided. One of the gate electrodes f of the two selection thyristors U configuring each switch element block is connected to the first select signal input terminal CSG1, and the other is connected to the second select signal input terminal CSG2. The For example, in Figure 27, the i 17 (i 17 is 1 ≦ i 17 satisfy ≦ M integer) th 2i 17 -1-th selection thyristor S2i 17 -1 gate electrode c2i 17 constituting the switching element blocks - 1, is connected with the first select signal input terminal CSG1, gate electrode c2i 17 of the 2i 17 th selection thyristor S2i 17 is connected with the second select signal input terminal CSG2.

上記のように接続すれば、ｎ（本実施の形態ではｎ＝３２）個のスイッチ用サイリスタＳのうち、奇数番目である第２ｉ17−１（ｉ17は１≦ｉ17≦Ｍを満たす整数）番目のスイッチ用サイリスタＳ２ｉ17−１をオン状態に遷移させるためには、そのスイッチ用サイリスタＳ２ｉ17−１の属するスイッチ素子ブロックに対応する第ｉ17番目のゲート信号入力端子Ｇｉ17にハイレベルのゲート信号を入力するとともに、そのスイッチ用サイリスタに対応する第１番目のセレクト信号入力端子ＣＳＧ１にローレベルのセレクト信号を入力する。また、偶数番目である第２ｉ17（ｉ17は１≦ｉ17≦Ｍを満たす整数）番目のスイッチ用サイリスタＳ２ｉ17をオン状態に遷移させるためには、そのスイッチ用サイリスタＳ２ｉ17の属するスイッチ素子ブロックに対応する第ｉ17番目のゲート信号入力端子Ｇｉ17にハイレベルのゲート信号を入力するとともに、そのスイッチ用サイリスタに対応する第２番目のセレクト信号入力端子ＣＳＧ２にローレベルのセレクト信号を入力することになる。したがって、Ｎ（本実施の形態ではＮ＝２）個のセレクト信号入力端子ＣＳＧに順番に時分割でローレベルのセレクト信号を入力するとともに、Ｍ（本実施の形態ではＭ＝１６）個のゲート信号入力端子Ｇに順番に時分割でハイレベルのゲート信号を入力することによってスイッチ用サイリスタＳを予め定める順番でオン状態に遷移させることができる。 If connected as described above, out of n (n = 32 in the present embodiment) number of switch thyristors S, the odd-numbered second i 17 -1 (i 17 is an integer satisfying 1 ≦ i 17 ≦ M). ) In order to shift the thyristor S2i 17 -1 for the switch to the ON state, the high level is applied to the i 17th gate signal input terminal Gi 17 corresponding to the switch element block to which the thyristor S2i 17 -1 for switch belongs. And a low level select signal is input to the first select signal input terminal CSG1 corresponding to the switch thyristor. In order to shift the second i 17 (i 17 is an integer satisfying 1 ≦ i 17 ≦ M) th switch thyristor S2i 17 which is an even number, the switch element to which the switch thyristor S2i 17 belongs is turned on. A high level gate signal is input to the i 17th gate signal input terminal Gi 17 corresponding to the block, and a low level select signal is input to the second select signal input terminal CSG2 corresponding to the switch thyristor. Will do. Therefore, a low level select signal is inputted to N (N = 2 in this embodiment) select signal input terminals CSG in order in a time division manner, and M (M = 16 in this embodiment) gates. By inputting a high-level gate signal to the signal input terminal G in time division in order, the switching thyristor S can be turned on in a predetermined order.

上記の結果、本実施の形態の発光素子アレイチップ８では、第１の実施の形態の発光素子アレイチップ１に比べて、セレクト信号入力端子ＣＳＧを１個増やして２個にすることによって、ゲート信号入力端子Ｇをスイッチ用サイリスタと同数の３２個からその半分の１６個に減少させることが可能になっている。このようにボンディングパッド数を削減させた結果、本実施の形態は、発光用サイリスタＴの高密度化が可能になるという優れた作用効果を奏する。   As a result, in the light emitting element array chip 8 of this embodiment, the number of select signal input terminals CSG is increased by one to two as compared with the light emitting element array chip 1 of the first embodiment. It is possible to reduce the number of signal input terminals G from 32, which is the same as the number of switch thyristors, to 16 that is half of the number. As a result of reducing the number of bonding pads as described above, the present embodiment has an excellent effect that the density of the light emitting thyristor T can be increased.

具体例を用いて、本実施の形態の効果について説明する。たとえば、スイッチ用サイリスタの個数ｎが３２であり、発光素子ブロックの個数ｍが２４であり、各発光素子ブロックが３２個の発光用サイリスタＴによって構成される発光素子アレイチップを例にする。この発光素子アレイチップには２４×３２＝７６８個の発光用サイリスタＴが存在する。この発光素子アレイチップを用いて、２４００ｄｐｉ（ドットパーインチ）の発光装置を実現するためには、１チップあたりの発光素子アレイチップの発光用サイリスタＴの配列方向Ｘの長さは、約８．１ｍｍになる。   The effect of this embodiment will be described using a specific example. For example, a light emitting element array chip in which the number n of switch thyristors is 32, the number m of light emitting element blocks is 24, and each light emitting element block is composed of 32 light emitting thyristors T is taken as an example. The light emitting element array chip has 24 × 32 = 768 light emitting thyristors T. In order to realize a light emitting device of 2400 dpi (dot per inch) using this light emitting element array chip, the length in the arrangement direction X of the light emitting thyristors T of the light emitting element array chip per chip is about 8. 1mm.

第１の実施の形態の発光素子アレイチップ１のようにスイッチ素子ブロックを用いない場合には、ゲート信号入力端子用に３２個、セレクト信号入力端子用に１個、リセット信号入力端子用に１個、発光信号入力端子用に２４個のボンディングパッドが必要になるので、チップ全体で５８個のボンディングパッドが必要になる。この場合、ボンディングパッドを発光用サイリスタＴの配列方向に沿って並べるとすると、ボンディングパッドのパッドピッチは１３７μｍになる。したがって、ワイヤボンディングが可能な最小限のボンディングパッドの大きさが１００μｍ□程度であるとすれば、第１の実施の形態の発光素子アレイチップ１のようにボンディングパッド間にスイッチ用サイリスタＳなどを配置することが困難になる。   When the switch element block is not used as in the light emitting element array chip 1 of the first embodiment, 32 gate signal input terminals, one select signal input terminal, and one reset signal input terminal. Since 24 light-emitting signal input terminals require 24 bonding pads, 58 bonding pads are required for the entire chip. In this case, if the bonding pads are arranged along the arrangement direction of the light emitting thyristors T, the pad pitch of the bonding pads is 137 μm. Therefore, assuming that the minimum bonding pad size capable of wire bonding is about 100 μm □, a switch thyristor S or the like is provided between the bonding pads as in the light emitting element array chip 1 of the first embodiment. It becomes difficult to arrange.

一方、本実施の形態の発光素子アレイチップ８では、ゲート信号用入力端子用のボンディングパッド数が１６個に半減し、セレクト信号入力端子は２個に増加する。この結果、必要なボンディングパッド数は４３個となり、ボンディングパッドのパッドピッチは１８４μｍとなるので、ボンディングパッド間にスイッチ用サイリスタＳなどを配置することが可能になり、小形で高精細な発光装置が実現できることになる。   On the other hand, in the light emitting element array chip 8 of the present embodiment, the number of bonding pads for gate signal input terminals is halved to 16, and the number of select signal input terminals is increased to 2. As a result, the required number of bonding pads is 43, and the pad pitch of the bonding pads is 184 μm. Therefore, it is possible to arrange a switch thyristor S between the bonding pads, and a small and high-definition light emitting device can be obtained. It can be realized.

図２８は、第８の実施の形態の発光素子アレイチップ８の基本構成を示す一部の平面図である。同図は、図２７に示した概略的な等価回路図に対応する平面図を示したものである。前述したように、第１の実施の形態の発光素子アレイチップ１との違いは、ｎ個のスイッチ素子を各２個のスイッチ素子によって構成されるスイッチ素子ブロックに分割し、各スイッチ素子ブロックとゲート信号入力端子Ｇおよびセレクト信号入力端子ＣＳＧとの接続関係を変更した点にある。また、図２８ではｎ＝３２の場合を例示しているので、各発光素子ブロックＢに含まれる発光用サイリスタＴの個数、ゲート横配線ＧＨの本数は３２に変更されている。その他の点については、図６に示す第１の実施の形態の発光素子アレイチップ１と同様であるので、共通する部分については同じ参照符号を付して説明を省略する。なお、図２８は、各発光用サイリスタＴの光の出射方向を紙面に垂直手前側として配置された発光素子アレイチップ８の平面図を示し、ゲート横配線ＧＨ１〜ＧＨ３２、セレクト信号伝送路１４ａ，１４ｂ、リセット信号伝送路１１、発光用サイリスタＴ、スイッチ用サイリスタＳ、プルアップ抵抗ＲＰ、選択用サイリスタＵ、セレクト信号用ボンディングパッドＣＳＧ１、およびリセット信号用ボンディングパッドＣＳＡは、図解を容易にするため斜線を付して示されている。   FIG. 28 is a partial plan view showing the basic configuration of the light-emitting element array chip 8 according to the eighth embodiment. This figure shows a plan view corresponding to the schematic equivalent circuit diagram shown in FIG. As described above, the difference from the light emitting element array chip 1 of the first embodiment is that n switch elements are divided into switch element blocks each composed of two switch elements, The connection relationship between the gate signal input terminal G and the select signal input terminal CSG is changed. 28 exemplifies the case where n = 32, the number of light emitting thyristors T and the number of gate horizontal wirings GH included in each light emitting element block B are changed to 32. Since the other points are the same as those of the light emitting element array chip 1 of the first embodiment shown in FIG. 6, common portions are denoted by the same reference numerals and description thereof is omitted. FIG. 28 is a plan view of the light emitting element array chip 8 arranged with the light emitting direction of each light emitting thyristor T as the front side perpendicular to the paper surface. The gate horizontal wirings GH1 to GH32, the select signal transmission path 14a, 14b, reset signal transmission line 11, light emitting thyristor T, switch thyristor S, pull-up resistor RP, selection thyristor U, select signal bonding pad CSG1, and reset signal bonding pad CSA are for ease of illustration. Shown with diagonal lines.

本実施の形態と第１の実施の形態との具体的な相違点について説明すると、図６に示す第１の実施の形態の発光素子アレイチップ１では、セレクト信号をスイッチ用サイリスタＳに供給するための１本のセレクト信号伝送路１４が設けられているのに対して、図２８に示す本実施の形態の発光素子アレイチップ８では、２本のセレクト信号伝送路１４ａ，１４ｂがゲート横配線ＧＨ１と平行にゲート横配線ＧＨ１に隣接して設けられている。ここで、第１番目のセレクト信号伝送路１４ａは第１番目の接続部７５ａを介して第１番目のセレクト信号用ボンディングパッドＣＳＧ１と電気的に接続される。第２番目のセレクト信号伝送路１４ｂについても同様である（図示省略）。   A specific difference between the present embodiment and the first embodiment will be described. In the light-emitting element array chip 1 of the first embodiment shown in FIG. 6, a select signal is supplied to the switch thyristor S. Whereas, in the light emitting element array chip 8 of the present embodiment shown in FIG. 28, the two select signal transmission paths 14a and 14b are provided as horizontal gate wirings. It is provided adjacent to the gate lateral wiring GH1 in parallel with GH1. Here, the first select signal transmission line 14a is electrically connected to the first select signal bonding pad CSG1 via the first connecting portion 75a. The same applies to the second select signal transmission line 14b (not shown).

また、図６に示す第１の実施の形態の発光素子アレイチップ１では、プルアップ抵抗ＲＰ、スイッチ用サイリスタＳおよび選択用サイリスタＵは、それぞれのゲート信号用ボンディングパッドＧ毎に各１個ずつ設けられているのに対して、図２８に示す本実施の形態では、各ゲート信号用ボンディングパッドＧ毎に、配列方向Ｘに沿った両側に各２個ずつ設けられている。   In the light emitting element array chip 1 of the first embodiment shown in FIG. 6, one pull-up resistor RP, one switch thyristor S, and one selection thyristor U are provided for each gate signal bonding pad G. In contrast to this, in the present embodiment shown in FIG. 28, two gate signal bonding pads G are provided on both sides along the arrangement direction X.

図２８に示す第１番目のゲート信号用ボンディングパッドＧ１を例にして具体的な接続関係に説明する。   A specific connection relationship will be described by taking the first gate signal bonding pad G1 shown in FIG. 28 as an example.

先ず、第１番目および第２番目のスイッチ用サイリスタＳ１，Ｓ２の各アノードｃ１，ｃ２は、第１番目のゲート信号用ボンディングパッドＧ１と一体で形成されることによって相互に電気的に接続される。   First, the anodes c1 and c2 of the first and second switch thyristors S1 and S2 are electrically connected to each other by being formed integrally with the first gate signal bonding pad G1. .

また、第１番目および第２番目のスイッチ用サイリスタＳ１，Ｓ２のゲート電極ｄ１，ｄ２は、第３半導体層３４によって構成されている。このうち、第１番目のスイッチ用サイリスタＳ１のゲート電極ｄ１は、第１番目の選択用サイリスタＵ１のアノードｅ１と接続部６５ａを介して接続され、第１番目のゲート横配線ＧＨ１とは接続部６６ａを介して接続される。接続部６５ａ，６６ａと第１番目の選択用サイリスタＵ１のアノードｅ１とが一体で形成される。同様に、第２番目のスイッチ用サイリスタＳ２のゲート電極ｄ２は、第２番目の選択用サイリスタＵ２のアノードｅ２と接続部６５ｂを介して接続され、第２番目のゲート横配線ＧＨ２とは接続部６６ｂを介して接続される。接続部６５ｂ，６６ｂと第２番目の選択用サイリスタＵ２のアノードｅ２とが一体で形成される。   The gate electrodes d1 and d2 of the first and second switch thyristors S1 and S2 are constituted by the third semiconductor layer 34. Among them, the gate electrode d1 of the first switch thyristor S1 is connected to the anode e1 of the first selection thyristor U1 via the connection portion 65a, and is connected to the first gate horizontal wiring GH1. 66a is connected. The connecting portions 65a and 66a and the anode e1 of the first selection thyristor U1 are integrally formed. Similarly, the gate electrode d2 of the second switch thyristor S2 is connected to the anode e2 of the second selection thyristor U2 via the connection portion 65b, and is connected to the second gate horizontal wiring GH2. 66b. The connecting portions 65b and 66b and the anode e2 of the second selection thyristor U2 are integrally formed.

さらに、第１番目の選択用サイリスタＵ１の第３半導体層３４はゲート電極ｆ１を構成し、接続部６７ａを介して第１番目のセレクト信号伝送路１４ａと接続される。同様に、第２番目の選択用サイリスタＵ２の第３半導体層３４はゲート電極ｆ２を構成し、接続部６７ｂを介して第２番目のセレクト信号伝送路１４ｂと接続される。また、第１番目および第２番目のスイッチ用サイリスタＳ１，Ｓ２の第３半導体層３４は、ゲート横配線ＧＨ１とは離反する方向に延び、それぞれプルアップ抵抗ＲＰ１，ＲＰ２として機能する。これらプルアップ抵抗ＲＰ１，ＲＰ２としての第３半導体層３４は、そのリセット信号伝送路１１寄りの端部がリセット信号伝送路１１と接続部６８ａ，６８ｂを介してそれぞれ接続される。   Further, the third semiconductor layer 34 of the first selection thyristor U1 forms a gate electrode f1, and is connected to the first select signal transmission line 14a through the connection portion 67a. Similarly, the third semiconductor layer 34 of the second selection thyristor U2 constitutes the gate electrode f2, and is connected to the second select signal transmission line 14b through the connection portion 67b. The third semiconductor layers 34 of the first and second switch thyristors S1 and S2 extend in a direction away from the gate lateral wiring GH1, and function as pull-up resistors RP1 and RP2, respectively. The end portions near the reset signal transmission path 11 of the third semiconductor layer 34 as the pull-up resistors RP1 and RP2 are connected to the reset signal transmission path 11 via the connection sections 68a and 68b, respectively.

本実施の形態の発光素子アレイチップ８の具体的なチップの断面構造、各半導体層の材料、および製造方法は、第１の実施の形態と同様であり、図７〜図９に関連して説明したので、具体的な説明を省略する。   The specific cross-sectional structure of the light-emitting element array chip 8 of the present embodiment, the material of each semiconductor layer, and the manufacturing method are the same as those of the first embodiment, and are related to FIGS. Since it explained, concrete explanation is omitted.

図２９は、図２７および図２８に示す第８の実施の形態の発光素子アレイチップ８を用いた発光装置８３を模式的に示すブロック回路図である。図１０に示す第１の実施の形態の発光素子アレイチップ１を用いた発光装置１０との違いは、各発光素子アレイチップＬは、２個のセレクト信号用ボンディングパッドＣＳＧと、１６個のゲート信号入力端子Ｇが設けられている点、さらに、１６個のゲート信号出力端子μを有するゲート信号駆動ＩＣ１３７、２ｐ個のセレクト信号出力端子νを有するセレクト信号駆動ＩＣ１３８が用いられている点にある。その他の点については、図１０に示す発光装置１０と同様であるので、共通する部分については同じ参照符号を付して説明を省略する。   FIG. 29 is a block circuit diagram schematically showing a light emitting device 83 using the light emitting element array chip 8 according to the eighth embodiment shown in FIGS. The difference from the light emitting device 10 using the light emitting element array chip 1 of the first embodiment shown in FIG. 10 is that each light emitting element array chip L has two select signal bonding pads CSG and 16 gates. A signal input terminal G is provided, and a gate signal drive IC 137 having 16 gate signal output terminals μ and a select signal drive IC 138 having 2p select signal output terminals ν are used. . Since the other points are the same as those of the light emitting device 10 shown in FIG. 10, common portions are denoted by the same reference numerals and description thereof is omitted.

ゲート信号駆動ＩＣ１３７の各ゲート信号出力端子μは、各アレイチップＬの対応するゲート信号用ボンディングパッドＧと個別に接続されるとともに、各アレイチップＬの対応するゲート信号用ボンディングパッド同士は相互に接続される。この点については、図１０に示す発光装置１０と同様である。一方、セレクト信号用ボンディングパッドＣＳＧは各アレイチップＬに２個ずつ設けられているので、発光装置全体では２ｐ個ある。この２ｐ個のセレクト信号用ボンディングパッドＣＳＧと、セレクト信号駆動ＩＣ１３８の２ｐ個のセレクト信号出力端子νとが、１対１で接続される。したがって、セレクト信号用ボンディングパッドには個別にセレクト信号を与えることができ、またゲート信号用ボンディングパッドＧとゲート信号用駆動ＩＣ１３７との配線は、アレイチップＬ間で共用することができる。   Each gate signal output terminal μ of the gate signal driving IC 137 is individually connected to the corresponding gate signal bonding pad G of each array chip L, and the corresponding gate signal bonding pads of each array chip L are mutually connected. Connected. About this point, it is the same as that of the light-emitting device 10 shown in FIG. On the other hand, since two select signal bonding pads CSG are provided in each array chip L, there are 2p in the entire light emitting device. The 2p select signal bonding pads CSG and the 2p select signal output terminals ν of the select signal driving IC 138 are connected on a one-to-one basis. Therefore, a select signal can be individually applied to the select signal bonding pad, and the wiring between the gate signal bonding pad G and the gate signal driving IC 137 can be shared between the array chips L.

図３０は、図２９に示す発光装置８３の動作を示すタイミングチャートである。横軸は基準時刻からの経過時間を表し、縦軸は信号レベルを電圧または電流の大きさで表す。図１１では、発光信号駆動ＩＣ１３０、ゲート信号駆動ＩＣ１３７、セレクト信号駆動ＩＣ１３８、およびリセット信号駆動ＩＣ１３６のそれぞれの信号出力端子（発光信号出力端子λ、ゲート信号出力端子μ、セレクト信号出力端子ν、およびリセット信号出力端子η）から出力される電圧の波形が示されている。各出力波形の参照符号には、各信号出力端子と接続されるボンディングパッド（信号入力端子）の参照符号を用いる。   FIG. 30 is a timing chart showing the operation of the light emitting device 83 shown in FIG. The horizontal axis represents the elapsed time from the reference time, and the vertical axis represents the signal level in terms of voltage or current. In FIG. 11, signal output terminals (light emission signal output terminal λ, gate signal output terminal μ, select signal output terminal ν, and light emission signal drive IC 138, select signal drive IC 138, and reset signal drive IC 136). The waveform of the voltage output from the reset signal output terminal η) is shown. As reference numerals of the respective output waveforms, reference numerals of bonding pads (signal input terminals) connected to the respective signal output terminals are used.

ここで、各信号のハイ（Ｈ）レベルおよびロー（Ｌ）レベルの大きさは図１１に示す発光装置１０についてのタイミングチャートと同様である。すなわち、発光信号駆動ＩＣ１３０は、ハイ（Ｈ）レベルのとき５ｍＡ、ロー（Ｌ）レベルのとき０ｍＡの定電流を出力する。ゲート信号駆動ＩＣ１３７は、ハイ（Ｈ）レベルのとき５Ｖ、ロー（Ｌ）レベルのとき０Ｖの定電圧を出力する。セレクト信号駆動ＩＣ１３８は、ハイ（Ｈ）レベルのとき５Ｖ、ロー（Ｌ）レベルのとき０Ｖの定電圧を出力する。またリセット信号駆動ＩＣ１３６は、ハイ（Ｈ）レベルのとき５Ｖ、ローレベル（Ｌ）のとき０Ｖの定電圧を出力する。   Here, the magnitudes of the high (H) level and the low (L) level of each signal are the same as those in the timing chart of the light emitting device 10 shown in FIG. That is, the light emission signal driving IC 130 outputs a constant current of 5 mA when it is at a high (H) level and 0 mA when it is at a low (L) level. The gate signal driving IC 137 outputs a constant voltage of 5V when the level is high (H) and 0V when the level is low (L). The select signal driving IC 138 outputs a constant voltage of 5 V when the level is high (H) and 0 V when the level is low (L). The reset signal driving IC 136 outputs a constant voltage of 5V when the level is high (H) and 0V when the level is low (L).

図３０を用いて、発光装置８３の動作を時間の経過の順に説明する。時刻ｔ０では、セレクト信号出力端子νの電圧はハイ（Ｈ）レベルであるので、どのアレイチップＬのスイッチ素子も選択状態にない。時刻ｔ１で、第１番目のアレイチップＬ１の第１番目のセレクト信号入力端子ＣＳＧ１に接続されるセレクト信号出力端子ν１の電圧をロー（Ｌ）レベルにすることで、第１番目のアレイチップＬ１の第１番目のセレクト信号入力端子ＣＳＧ１と電気的に接続される奇数番目のスイッチ用サイリスタＳのゲート電極ｄの電位がＰＮ接合の拡散電位にほぼ等しくなってセレクト状態になる。時刻ｔ２で、各アレイチップＬの第１番目のゲート信号入力端子Ｇ１にハイ（Ｈ）レベルの電圧が印加される。すると、選択状態にある第１番目のアレイチップＬ１の奇数番目のスイッチ用サイリスタＳのうち、第１番目のスイッチ用サイリスタＳ１がスイッチングしてオン状態に遷移し、スイッチ用サイリスタＳ１のゲート電極ｄ１の電位、およびそのゲート電極ｄ１に接続されたゲート横配線ＧＨ１の電位がほぼローレベル（０Ｖ）になる。次に、時刻ｔ３で、各アレイチップの発光信号入力端子Ａ１〜Ａｍに発光信号が入力される。すると、第１番目のアレイチップＬ１のうちで、第１番目のゲート横配線ＧＨ１に接続された発光用サイリスタＴが発光する。時刻ｔ４で発光信号出力端子λの電圧がロー（Ｌ）レベルに戻るので消灯する。次に、時刻ｔ５で、第１番目のゲート信号入力端子Ｇ１に接続されるゲート信号出力端子μ１の電圧がロー（Ｌ）レベルに戻り、第２番目のゲート信号入力端子Ｇ２に接続されるゲート信号出力端子μ２の電圧がハイ（Ｈ）レベルになる。すると、選択状態にある第１番目のアレイチップＬ１のスイッチ用サイリスタＳのうち第３番目のスイッチ用サイリスタＳ３がスイッチングしてオン状態に遷移する。時刻ｔ６〜ｔ７では、再び各アレイチップの発光信号入力端子Ａ１〜Ａｍに発光信号が入力される。すると、第１番目のアレイチップＬ１のうちで、第３番目のゲート横配線ＧＨ３に接続された発光用サイリスタＴが発光する。以下、第５番目、第７番目・・・順で奇数番目のゲート横配線ＧＨと接続された発光用サイリスタＴが順番に発光する。時刻ｔ８では、最後の第１６番目のゲート信号入力端子Ｇ１６に接続されたゲート信号出力端子μ１６の電圧がハイ（Ｈ）レベルの状態で、各アレイチップの発光信号入力端子Ａ１〜Ａｍに入力される発光信号出力端子λの電圧がロー（Ｌ）レベルに戻るので、第３１番目のゲート横配線ＧＨ３１に接続された発光用サイリスタＴが消灯する。次の時刻ｔ９では、第１６番目のゲート信号入力端子Ｇ１６に接続されたゲート信号出力端子μ１６の電圧がロー（Ｌ）レベルに戻る。この状態では、第１番目のアレイチップＬ１の全てのスイッチ用サイリスタＳはオフ状態に遷移しているが、第１番目のアレイチップＬ１の奇数番目の選択用サイリスタＵはオン状態のままである。そこで、奇数番目の選択用サイリスタＵをオフ状態に戻すために、時刻ｔ１０でリセット信号駆動ＩＣ１３６をハイ（Ｈ）レベルからロー（Ｌ）レベルにする。この結果、第１番目のアレイチップＬ１の奇数番目の選択用サイリスタＵがオフ状態に遷移する。次の時刻ｔ１１で、第１番目のアレイチップＬ１の第１番目のセレクト信号入力端子ＣＳＧ１に接続されるセレクト信号出力端子ν１の電圧をハイ（Ｈ）レベルに戻し、第２番目のセレクト信号入力端子ＣＳＧ２に接続されるセレクト信号出力端子ν２の電圧をロー（Ｌ）レベルにする。さらに時刻ｔ１２で、リセット信号入力端子ＣＳＡに接続されるリセット信号出力端子ηの電圧をハイ（Ｈ）レベルに戻すと、第１番目のアレイチップＬ１の第２番目のセレクト信号入力端子ＣＳＧ２と接続される偶数番目の選択用サイリスタＵがオン状態に遷移し、偶数番目のスイッチ用サイリスタＳのゲート電極ｄがＰＮ接合の拡散電位にほぼ等しくなり選択状態になる。   The operation of the light emitting device 83 will be described in the order of time passage with reference to FIG. At time t0, the voltage at the select signal output terminal ν is at the high (H) level, so that no switch element of any array chip L is in the selected state. At time t1, the voltage of the select signal output terminal ν1 connected to the first select signal input terminal CSG1 of the first array chip L1 is set to the low (L) level, thereby the first array chip L1. The potential of the gate electrode d of the odd-numbered switch thyristor S electrically connected to the first select signal input terminal CSG1 is substantially equal to the diffusion potential of the PN junction, and the selected state is entered. At time t2, a high (H) level voltage is applied to the first gate signal input terminal G1 of each array chip L. Then, among the odd-numbered switch thyristors S of the first array chip L1 in the selected state, the first switch thyristor S1 is switched and turned on, and the gate electrode d1 of the switch thyristor S1 And the potential of the gate horizontal wiring GH1 connected to the gate electrode d1 are substantially at the low level (0 V). Next, at time t3, light emission signals are input to the light emission signal input terminals A1 to Am of each array chip. Then, the light emitting thyristor T connected to the first gate lateral wiring GH1 in the first array chip L1 emits light. Since the voltage at the light emission signal output terminal λ returns to the low (L) level at time t4, the light is turned off. Next, at time t5, the voltage of the gate signal output terminal μ1 connected to the first gate signal input terminal G1 returns to the low (L) level, and the gate connected to the second gate signal input terminal G2 The voltage of the signal output terminal μ2 becomes high (H) level. Then, among the switch thyristors S of the first array chip L1 in the selected state, the third switch thyristor S3 switches and shifts to the ON state. From time t6 to t7, the light emission signal is input again to the light emission signal input terminals A1 to Am of each array chip. Then, the light-emitting thyristor T connected to the third gate horizontal wiring GH3 in the first array chip L1 emits light. Hereinafter, the light emitting thyristors T connected to the fifth, seventh,... Odd-numbered gate horizontal wirings GH sequentially emit light. At time t8, the voltage of the gate signal output terminal μ16 connected to the last sixteenth gate signal input terminal G16 is input to the light emission signal input terminals A1 to Am of each array chip in a high (H) level state. Since the voltage at the light emission signal output terminal λ returns to the low (L) level, the light emitting thyristor T connected to the 31st gate horizontal wiring GH31 is turned off. At the next time t9, the voltage of the gate signal output terminal μ16 connected to the 16th gate signal input terminal G16 returns to the low (L) level. In this state, all the switch thyristors S of the first array chip L1 are in the off state, but the odd selection thyristors U of the first array chip L1 remain in the on state. . Therefore, in order to return the odd-numbered selection thyristor U to the off state, the reset signal driving IC 136 is changed from the high (H) level to the low (L) level at time t10. As a result, the odd selection thyristor U of the first array chip L1 transitions to the off state. At the next time t11, the voltage of the select signal output terminal ν1 connected to the first select signal input terminal CSG1 of the first array chip L1 is returned to the high (H) level, and the second select signal input The voltage of the select signal output terminal ν2 connected to the terminal CSG2 is set to a low (L) level. Further, at time t12, when the voltage of the reset signal output terminal η connected to the reset signal input terminal CSA is returned to the high (H) level, it is connected to the second select signal input terminal CSG2 of the first array chip L1. The even-numbered selection thyristor U is turned on, and the gate electrode d of the even-numbered switch thyristor S is substantially equal to the diffusion potential of the PN junction, and is in the selected state.

以下、前述した奇数番目のスイッチ用サイリスタが選択状態になった場合と同様に、ゲート信号を各ゲート信号入力端子Ｇに順番に与えることによって、第１番目のアレイチップＬ１のうち、偶数番目のゲート横配線ＧＨに接続される発光用サイリスタＴを順番に点燈させることができる。たとえば、時刻ｔ１３で、第１番目のゲート信号入力端子Ｇ１に接続されるゲート信号出力端子μ１の電圧がハイ（Ｈ）レベルになり、続く時刻ｔ１４で、各アレイチップの発光信号入力端子Ａ１〜Ａｍに発光信号が入力される。すると、第１番目のアレイチップＬ１のうちで、第２番目のゲート横配線ＧＨ２に接続された発光用サイリスタＴが発光する。さらに、第２番目以降のアレイチップＬも同様の動作が行われる。このように、セレクト信号、ゲート信号および発光信号を予め定める順番で与えることによって、発光装置８３の時分割駆動が可能になる。   Hereinafter, as in the case where the odd-numbered switch thyristor is in the selected state, the gate signals are sequentially applied to the respective gate signal input terminals G, so that the even-numbered ones of the first array chips L1. The light emitting thyristor T connected to the gate horizontal wiring GH can be turned on in order. For example, at time t13, the voltage of the gate signal output terminal μ1 connected to the first gate signal input terminal G1 becomes a high (H) level, and at time t14, the light emission signal input terminals A1 to A1 of each array chip. A light emission signal is input to Am. Then, the light emitting thyristor T connected to the second gate horizontal wiring GH2 in the first array chip L1 emits light. Further, the same operation is performed on the second and subsequent array chips L. In this manner, the light-emitting device 83 can be time-division driven by providing the select signal, the gate signal, and the light-emission signal in a predetermined order.

図３０に関する以上の説明において、時刻ｔ１２で、リセット信号出力端子ηの電圧をハイ（Ｈ）レベルにしてから、時刻ｔ１３で、ゲート信号出力端子μ１の電圧をハイ（Ｈ）レベルにし、続く時刻ｔ１４で、発光信号出力端子λ１の電圧をハイ（Ｈ）レベルにした。このように、リセット信号出力端子ηの電圧の立ち上がりを、ゲート信号出力端子μおよび発光信号出力端子λの立ち上がりよりも先行させる必要がある。   In the above description regarding FIG. 30, the voltage of the reset signal output terminal η is set to high (H) level at time t12, and then the voltage of the gate signal output terminal μ1 is set to high (H) level at time t13. At t14, the voltage of the light emission signal output terminal λ1 is set to the high (H) level. As described above, it is necessary that the rise of the voltage at the reset signal output terminal η precedes the rise of the gate signal output terminal μ and the light emission signal output terminal λ.

以上のように、第８の実施の形態の発光素子アレイチップ８によれば、前述した第１の実施の形態の発光素子アレイチップ１の作用効果に加えて、各発光素子アレイチップ８内の複数のスイッチ素子ブロックで時分割駆動を行うので、ゲート信号を供給するゲート信号駆動ＩＣ１３７の出力端子の数、およびゲート信号駆動ＩＣの出力端子μと各発光素子アレイチップ８のゲート信号用ボンディングパッドＧとを接続する配線の数を減少させることができ、小型の発光装置を実現することができる。また、発光素子アレイチップ８内のゲート信号用ボンディングパッドＧの個数も削減することができるので、発光用サイリスタＴの高密度化が可能な小形の発光素子アレイを実現できる。   As described above, according to the light emitting element array chip 8 of the eighth embodiment, in addition to the operational effects of the light emitting element array chip 1 of the first embodiment described above, Since the plurality of switch element blocks perform time-division driving, the number of output terminals of the gate signal driving IC 137 that supplies the gate signal, the output terminal μ of the gate signal driving IC, and the gate signal bonding pad of each light emitting element array chip 8 The number of wirings connecting G can be reduced, and a small light emitting device can be realized. In addition, since the number of gate signal bonding pads G in the light emitting element array chip 8 can be reduced, a small light emitting element array capable of increasing the density of the light emitting thyristors T can be realized.

図３１は、本発明の第９の実施の形態としての発光素子アレイチップ９を示す概略的な等価回路図である。本実施の形態の発光素子アレイチップ９は、前述の図２７に示す第８の実施の形態の発光素子アレイチップ８の選択用サイリスタＵをダイオードＤに置換した構成である。ダイオードＤのアノードｇは、前述の第８の実施の形態の発光素子アレイチップ８の選択用サイリスタＵのアノードｅに対応し、プルアップ抵抗ＲＰの一端と接続される。また、ダイオードＤのカソードｈは前述の第８の実施の形態の発光素子アレイチップ８の選択用サイリスタＵのゲート電極ｆに対応し、セレクト信号入力端子ＣＳＧと接続される。本実施の形態では、奇数番目のダイオードＤのカソードｈは第１番目のセレクト信号入力端子ＣＳＧ１と接続され、偶数番目のダイオードＤのカソードｈは第２番目のセレクト信号入力端子ＣＳＧ２と接続される。また、リセット信号入力端子ＣＳＡは、正の定電圧源（Ｖｃｃ）に接続される。すなわちリセット信号は、時間に関して一定である。本実施の形態の発光素子アレイチップ９は、前述の第８の実施の形態の発光素子アレイチップ８と同様であるので、対応する部分については同じ参照符号を付して説明を省略する。   FIG. 31 is a schematic equivalent circuit diagram showing the light-emitting element array chip 9 as the ninth embodiment of the invention. The light emitting element array chip 9 of the present embodiment has a configuration in which the selection thyristor U of the light emitting element array chip 8 of the eighth embodiment shown in FIG. The anode g of the diode D corresponds to the anode e of the selection thyristor U of the light emitting element array chip 8 of the above-described eighth embodiment, and is connected to one end of the pull-up resistor RP. The cathode h of the diode D corresponds to the gate electrode f of the selection thyristor U of the light emitting element array chip 8 of the eighth embodiment described above, and is connected to the select signal input terminal CSG. In the present embodiment, the cathode h of the odd-numbered diode D is connected to the first select signal input terminal CSG1, and the cathode h of the even-numbered diode D is connected to the second select signal input terminal CSG2. . The reset signal input terminal CSA is connected to a positive constant voltage source (Vcc). That is, the reset signal is constant with respect to time. Since the light emitting element array chip 9 of the present embodiment is the same as the light emitting element array chip 8 of the eighth embodiment described above, the corresponding parts are denoted by the same reference numerals and description thereof is omitted.

図１９に示す第５の実施の形態の発光素子アレイチップ５に関連して述べたように、ダイオードＤは、選択用サイリスタＵと異なりゲート電極がなく、アノードｇとカソードｈとの電位差だけでオン状態とオフ状態とが切換わる。したがってリセット信号を定電圧にしても、セレクト信号を与えることによってダイオードＤのオン状態とオフ状態とを切換えることができる。   As described in relation to the light emitting element array chip 5 of the fifth embodiment shown in FIG. 19, the diode D does not have a gate electrode unlike the selection thyristor U, and only has a potential difference between the anode g and the cathode h. Switches between the on state and the off state. Therefore, even if the reset signal is a constant voltage, the ON state and the OFF state of the diode D can be switched by giving the select signal.

なお、本発明は前述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更、改良などが可能である。   The present invention is not limited to the above-described embodiment, and various changes and improvements can be made without departing from the gist of the present invention.

１〜９ 発光素子アレイチップ
１０，８２，８３，１４０ 発光装置
Ｔ１〜Ｔｋ（Ｔ） 発光用サイリスタ
Ｓ１〜Ｓｎ（Ｓ） スイッチ用サイリスタ
Ｂ１〜Ｂｍ（Ｂ） 発光素子ブロック
ａ１〜ａｋ（ａ） 発光用サイリスタのアノード
ｂ１〜ｂｋ（ｂ） 発光用サイリスタのＮゲート電極
ｃ１〜ｃｎ（ｃ） スイッチ用サイリスタのアノード
ｄ１〜ｄｎ（ｄ） スイッチ用サイリスタのＮゲート電極
ｅ１〜ｅｎ（ｅ） 選択用サイリスタＵのアノード
ｆ１〜ｆｎ（ｆ） 選択用サイリスタＵのＮゲート電極
ＧＨ１〜ＧＨｎ（ＧＨ） ゲート横配線（信号伝送路）
Ａ１〜Ａｍ（Ａ） 発光信号入力端子
Ｇ１〜Ｇｎ（Ｇ） ゲート信号入力端子
ＣＳＡ リセット信号入力端子
ＣＳＧ，ＣＳＧ１，ＣＳＧ２ セレクト信号入力端子
Ｕ１〜Ｕｎ（Ｕ） 選択用サイリスタ
Ｄ１〜Ｄｎ（Ｄ） ダイオード
ＲＰ１〜ＲＰｎ プルアップ抵抗
ＲＩ１〜ＲＩｎ 電流制限抵抗
２１ 半導体基板
２２，３２，４２，５２ 第１半導体層
２３，３３，４３，５３ 第２半導体層
２４，３４，４４，５４ 第３半導体層
２５，３５，４５ 第４半導体層
２６ 裏面電極
１３０，１３３ａ，１３３ｂ 発光信号駆動ＩＣ
１３１，１３４，１３７ ゲート信号駆動ＩＣ
１３２，１３５，１３８ セレクト信号駆動ＩＣ
１３６ リセット信号駆動ＩＣ
８７ 画像形成装置 1 to 9 Light emitting element array chip 10, 82, 83, 140 Light emitting device T1 to Tk (T) Light emitting thyristor S1 to Sn (S) Switch thyristor B1 to Bm (B) Light emitting element block a1 to ak (a) Light emitting Thyristor anode b1 to bk (b) Light emitting thyristor N gate electrode c1 to cn (c) Switch thyristor anode d1 to dn (d) Switch thyristor N gate electrode e1 to en (e) Selection thyristor U anode f1 to fn (f) N gate electrode of selection thyristor U GH1 to GHn (GH) Horizontal gate wiring (signal transmission path)
A1 to Am (A) Light emission signal input terminals G1 to Gn (G) Gate signal input terminals CSA Reset signal input terminals CSG, CSG1, CSG2 Select signal input terminals U1 to Un (U) Selection thyristors D1 to Dn (D) Diodes RP1 to RPn Pull-up resistor RI1 to RIn Current limiting resistor 21 Semiconductor substrate 22, 32, 42, 52 First semiconductor layer 23, 33, 43, 53 Second semiconductor layer 24, 34, 44, 54 Third semiconductor layer 25, 35, 45 Fourth semiconductor layer 26 Back electrode 130, 133a, 133b Light emission signal drive IC
131, 134, 137 Gate signal driving IC
132, 135, 138 Select signal drive IC
136 Reset signal drive IC
87 Image forming apparatus

Claims (19)

第１電極と、第２電極と、前記第１電極に第１信号が入力されていて、かつ前記第２電極に第２信号が入力されているときに制御信号が出力される第１制御電極とを備えるｎ（ｎは２以上の整数）個のスイッチ素子と、
前記各第１制御電極に個別に接続されるｎ本の信号伝送路と、
第３電極と、前記ｎ本の信号伝送路のうちのいずれか１つに接続される第２制御電極とを備え、前記第３電極に第３信号が入力されていて、かつ前記第２制御電極に制御信号が入力されているときに発光する複数の発光素子とを含む発光素子アレイであって、
前記各信号伝送路には、少なくとも１つの前記発光素子の第２制御電極が接続され、
前記ｎ個のスイッチ素子の第１電極が相互に電気的に接続され、
前記複数の発光素子は、ｎ個以下の発光素子から成る複数の発光素子ブロックを構成し、
複数の発光素子を含む発光素子ブロックは、その複数の発光素子の各第２制御電極が互いに異なる前記信号伝送路に個別に接続され、かつ、その複数の発光素子の各第３電極が相互に電気的に接続され、
基板と、前記基板の一表面上に設けられるボンディングパッドとを含み、
前記発光素子は、前記基板の前記一表面上に、略直線状に配列されて設けられ、
前記ｎ本の信号伝送路は、前記基板の前記一表面上に、前記発光素子の配列方向に沿って設けられ、
前記ボンディングパッドは、前記発光素子の配列方向に沿って相互に間隔をあけて配列されて設けられ、
前記複数の第１電極に共通に接続される単一の第１ボンディングパッドと、
前記各第２電極に個別に接続される第２ボンディングパッドと、
前記各発光素子ブロックに含まれる発光素子の第３電極に接続され、前記各発光素子ブロックに個別に設けられる第３ボンディングパッドとを有し、
前記スイッチ素子は、隣接する前記ボンディングパッドの間に配置されることを特徴とする発光素子アレイ。 A first control electrode that outputs a control signal when a first signal is input to the first electrode, the second electrode, and the first electrode, and a second signal is input to the second electrode. N (n is an integer of 2 or more) switch elements comprising:
N signal transmission lines individually connected to each of the first control electrodes;
A second control electrode connected to any one of the n signal transmission lines, a third signal being input to the third electrode, and the second control A light-emitting element array including a plurality of light-emitting elements that emit light when a control signal is input to the electrode,
Each signal transmission line is connected to at least one second control electrode of the light emitting element,
First electrodes of the n switch elements are electrically connected to each other;
The plurality of light-emitting elements constitute a plurality of light-emitting element blocks including n or less light-emitting elements,
In the light emitting element block including a plurality of light emitting elements, the second control electrodes of the plurality of light emitting elements are individually connected to the different signal transmission paths, and the third electrodes of the plurality of light emitting elements are mutually connected. Electrically connected,
A substrate and a bonding pad provided on one surface of the substrate;
The light emitting elements are provided on the one surface of the substrate and arranged in a substantially straight line,
The n signal transmission paths are provided on the one surface of the substrate along the arrangement direction of the light emitting elements,
The bonding pads are arranged to be spaced apart from each other along the arrangement direction of the light emitting elements,
A single first bonding pad commonly connected to the plurality of first electrodes;
A second bonding pad individually connected to each of the second electrodes;
A third bonding pad connected to the third electrode of the light emitting element included in each light emitting element block and provided individually in each light emitting element block;
The light emitting element array, wherein the switch element is disposed between the adjacent bonding pads. 第１電極と、第２電極と、前記第１電極に第１信号が入力されていて、かつ前記第２電極に第２信号が入力されているときに制御信号が出力される第１制御電極とを備えるｎ（ｎは３以上の整数）個のスイッチ素子と、
前記第１電極が電気的に接続される複数の第１信号入力端子と、
前記各第１制御電極に個別に接続されるｎ本の信号伝送路と、
第３電極と、前記ｎ本の信号伝送路のうちのいずれか１つに接続される第２制御電極とを備え、前記第３電極に第３信号が入力されていて、かつ前記第２制御電極に制御信号が入力されているときに発光する複数の発光素子とを含む発光素子アレイであって、
前記各信号伝送路には、少なくとも１つの前記発光素子の第２制御電極が接続され、
前記ｎ個のスイッチ素子は、ｎ個未満のスイッチ素子から成る複数のスイッチ素子ブロックを構成し、
複数のスイッチ素子を含むスイッチ素子ブロックは、その複数のスイッチ素子の各第１電極が互いに異なる前記第１信号入力端子に個別に接続され、かつ、その複数のスイッチ素子の各第２電極が相互に電気的に接続され、
前記複数の第１信号入力端子のうち少なくとも１つには、複数のスイッチ素子ブロックにそれぞれ設けられるスイッチ素子の第１電極が共通に接続され、
前記複数の発光素子は、ｎ個以下の発光素子から成る複数の発光素子ブロックを構成し、
複数の発光素子を含む発光素子ブロックは、その複数の発光素子の各第２制御電極が互いに異なる前記信号伝送路に個別に接続され、かつ、その複数の発光素子の各第３電極が相互に電気的に接続され、
基板と、前記基板の一表面上に設けられるボンディングパッドとを含み、
前記発光素子は、前記基板の前記一表面上に、略直線状に配列されて設けられ、
前記ｎ本の信号伝送路は、前記基板の前記一表面上に、前記発光素子の配列方向に沿って設けられ、
前記ボンディングパッドは、前記発光素子の配列方向に沿って相互に間隔をあけて配列されて設けられ、
前記各第１信号入力端子に個別に接続される第１ボンディングパッドと、
前記各スイッチ素子ブロックに含まれる第２電極に接続され、前記各スイッチ素子ブロックに個別に設けられる第２ボンディングパッドと、
前記各発光素子ブロックに含まれる発光素子の第３電極に接続され、前記各発光素子ブロックに個別に設けられる第３ボンディングパッドとを有し、
前記スイッチ素子は、隣接する前記ボンディングパッドの間に配置されることを特徴とする発光素子アレイ。 A first control electrode that outputs a control signal when a first signal is input to the first electrode, the second electrode, and the first electrode, and a second signal is input to the second electrode. N (n is an integer of 3 or more) switch elements comprising:
A plurality of first signal input terminals to which the first electrode is electrically connected;
N signal transmission lines individually connected to each of the first control electrodes;
A second control electrode connected to any one of the n signal transmission lines, a third signal being input to the third electrode, and the second control A light-emitting element array including a plurality of light-emitting elements that emit light when a control signal is input to the electrode,
Each signal transmission line is connected to at least one second control electrode of the light emitting element,
The n switch elements constitute a plurality of switch element blocks including less than n switch elements,
In the switch element block including a plurality of switch elements, the first electrodes of the plurality of switch elements are individually connected to the different first signal input terminals, and the second electrodes of the plurality of switch elements are mutually connected. Electrically connected to the
At least one of the plurality of first signal input terminals is commonly connected to a first electrode of a switch element provided in each of the plurality of switch element blocks,
The plurality of light-emitting elements constitute a plurality of light-emitting element blocks including n or less light-emitting elements,
In the light emitting element block including a plurality of light emitting elements, the second control electrodes of the plurality of light emitting elements are individually connected to the different signal transmission paths, and the third electrodes of the plurality of light emitting elements are mutually connected. Electrically connected,
A substrate and a bonding pad provided on one surface of the substrate;
The light emitting elements are provided on the one surface of the substrate and arranged in a substantially straight line,
The n signal transmission paths are provided on the one surface of the substrate along the arrangement direction of the light emitting elements,
The bonding pads are arranged to be spaced apart from each other along the arrangement direction of the light emitting elements,
A first bonding pad individually connected to each of the first signal input terminals;
A second bonding pad connected to a second electrode included in each switch element block and provided individually in each switch element block;
A third bonding pad connected to the third electrode of the light emitting element included in each light emitting element block and provided individually in each light emitting element block;
The light emitting element array, wherein the switch element is disposed between the adjacent bonding pads. 前記ｎ個のスイッチ素子は、Ｍ（Ｍは２以上の整数）個のスイッチ素子ブロックに分割され、
前記各スイッチ素子ブロックには、Ｎ（Ｎは２以上の整数、ｎ＝Ｍ×Ｎ）個のスイッチ素子が同数で含まれることを特徴とする請求項２記載の発光素子アレイ。 The n switch elements are divided into M (M is an integer of 2 or more) switch element blocks,
3. The light emitting element array according to claim 2, wherein each switch element block includes the same number of N (N is an integer of 2 or more, n = M × N) switch elements. 前記スイッチ素子および前記発光素子が、カソードまたはアノードを共通の電極とする発光サイリスタを含んで構成され、前記スイッチ素子がさらに、ダイオードと抵抗体とを含んで構成され、
カソードを共通の電極とする場合は、
前記スイッチ素子を構成する発光サイリスタのＮゲート電極は、前記ダイオードのアノードおよび前記抵抗体の一端と接続され、
前記抵抗体の他端には、共通の電極に対して正の電圧が印加され、
前記第１電極は、ダイオードのカソードであり、
前記第２電極は、スイッチ素子を構成する発光サイリスタのアノードであり、
前記第３電極は、発光素子を構成する発光サイリスタのアノードであり、
前記第１制御電極は、スイッチ素子を構成する発光サイリスタのＮゲート電極であり、
前記第２制御電極は、発光素子を構成する発光サイリスタのＮゲート電極であり、
アノードを共通の電極とする場合は、
前記スイッチ素子を構成する発光サイリスタのＰゲート電極は、前記ダイオードのカソードおよび前記抵抗体の一端と接続され、
前記抵抗体の他端には、共通の電極に対して負の電圧が印加され、
前記第１電極は、ダイオードのアノードであり、
前記第２電極は、スイッチ素子を構成する発光サイリスタのカソードであり、
前記第３電極は、発光素子を構成する発光サイリスタのカソードであり、
前記第１制御電極は、スイッチ素子を構成する発光サイリスタのＰゲート電極であり、
前記第２制御電極は、発光素子を構成する発光サイリスタのＰゲート電極であることを特徴とする請求項１〜３のいずれか１つに記載の発光素子アレイ。 The switch element and the light emitting element are configured to include a light emitting thyristor having a cathode or an anode as a common electrode, and the switch element is further configured to include a diode and a resistor.
When using the cathode as a common electrode,
The N gate electrode of the light emitting thyristor constituting the switch element is connected to the anode of the diode and one end of the resistor,
A positive voltage is applied to the common electrode at the other end of the resistor,
The first electrode is a cathode of a diode;
The second electrode is an anode of a light-emitting thyristor constituting a switch element;
The third electrode is an anode of a light emitting thyristor constituting a light emitting element,
The first control electrode is an N gate electrode of a light emitting thyristor constituting a switch element,
The second control electrode is an N gate electrode of a light emitting thyristor constituting a light emitting element,
When using the anode as a common electrode,
The P gate electrode of the light emitting thyristor constituting the switch element is connected to the cathode of the diode and one end of the resistor,
A negative voltage is applied to the common electrode at the other end of the resistor,
The first electrode is an anode of a diode;
The second electrode is a cathode of a light emitting thyristor constituting a switch element,
The third electrode is a cathode of a light emitting thyristor constituting a light emitting element,
The first control electrode is a P gate electrode of a light emitting thyristor constituting a switch element,
The light emitting element array according to any one of claims 1 to 3, wherein the second control electrode is a P gate electrode of a light emitting thyristor constituting the light emitting element. 前記スイッチ素子は、発光サイリスタから成るスイッチ用サイリスタと、発光サイリスタから成る選択用サイリスタと、抵抗体とから成り、
前記発光素子は、発光サイリスタから成り、
前記スイッチ用サイリスタ、前記選択用サイリスタおよび前記発光素子のカソードまたはアノードを共通の電極とし、
カソードを共通の電極とする場合は、
前記スイッチ用サイリスタのＮゲート電極は、前記選択用サイリスタのアノードと前記抵抗体の一端とに接続され、
前記各スイッチ素子に設けられる抵抗体の他端は相互に電気的に接続され、その他端には、第４信号として共通の電極に対して正の電圧が前記第１信号に同期して印加され、
前記第１電極は、選択用サイリスタのＮゲート電極であり、
前記第２電極は、スイッチ用サイリスタのアノードであり、
前記第３電極は、発光素子のアノードであり、
前記第１制御電極は、スイッチ用サイリスタのＮゲート電極であり、
前記第２制御電極は、発光素子のＮゲート電極であり、
アノードを共通の電極とする場合は、
前記スイッチ用サイリスタのＰゲート電極は、前記選択用サイリスタのカソードと前記抵抗体の一端とに接続され、
前記各スイッチ素子に設けられる抵抗体の他端は相互に電気的に接続され、その他端には、第４信号として共通の電極に対して負の電圧が前記第１信号に同期して印加され、
前記第１電極は、選択用サイリスタのＰゲート電極であり、
前記第２電極は、スイッチ用サイリスタのカソードであり、
前記第３電極は、発光素子のカソードであり、
前記第１制御電極は、スイッチ用サイリスタのＰゲート電極であり、
前記第２制御電極は、発光素子のＰゲート電極であることを特徴とする請求項１〜３のいずれか１つに記載の発光素子アレイ。 The switch element includes a switch thyristor including a light emitting thyristor, a selection thyristor including a light emitting thyristor, and a resistor.
The light emitting element comprises a light emitting thyristor,
The switch thyristor, the selection thyristor, and the cathode or anode of the light emitting element as a common electrode,
When using the cathode as a common electrode,
An N gate electrode of the switch thyristor is connected to an anode of the selection thyristor and one end of the resistor,
The other ends of the resistors provided in the respective switch elements are electrically connected to each other, and a positive voltage is applied to the other end as a fourth signal in synchronization with the first signal. ,
The first electrode is an N gate electrode of a selection thyristor;
The second electrode is an anode of a switch thyristor;
The third electrode is an anode of a light emitting device;
The first control electrode is an N gate electrode of a switch thyristor;
The second control electrode is an N gate electrode of a light emitting device;
When using the anode as a common electrode,
The P gate electrode of the switch thyristor is connected to the cathode of the selection thyristor and one end of the resistor,
The other ends of the resistors provided in the respective switch elements are electrically connected to each other, and a negative voltage is applied to the other end as a fourth signal in synchronization with the first signal. ,
The first electrode is a P gate electrode of a thyristor for selection;
The second electrode is a cathode of a switch thyristor;
The third electrode is a cathode of a light emitting device;
The first control electrode is a P gate electrode of a switch thyristor;
The light emitting element array according to claim 1, wherein the second control electrode is a P gate electrode of the light emitting element. 第１電極と、第２電極と、前記第１電極に第１信号が入力されていて、かつ前記第２電極に第２信号が入力されているときに制御信号が出力される第１制御電極とを備えるｎ（ｎは２以上の整数）個のスイッチ素子と、
前記各第１制御電極に個別に接続されるｎ本の信号伝送路と、
第３電極と、前記ｎ本の信号伝送路のうちのいずれか１つに接続される第２制御電極とを備え、前記第３電極に第３信号が入力されていて、かつ前記第２制御電極に制御信号が入力されているときに発光する複数の発光素子とを含む発光素子アレイであって、
前記各信号伝送路には、少なくとも１つの前記発光素子の第２制御電極が接続され、
前記ｎ個のスイッチ素子の第１電極が相互に電気的に接続され、
前記スイッチ素子および前記発光素子が、カソードまたはアノードを共通の電極とする発光サイリスタを含んで構成され、前記スイッチ素子がさらに、ダイオードと抵抗体とを含んで構成され、
カソードを共通の電極とする場合は、
前記スイッチ素子を構成する発光サイリスタのＮゲート電極は、前記ダイオードのアノードおよび前記抵抗体の一端と接続され、
前記抵抗体の他端には、共通の電極に対して正の電圧が印加され、
前記第１電極は、ダイオードのカソードであり、
前記第２電極は、スイッチ素子を構成する発光サイリスタのアノードであり、
前記第３電極は、発光素子を構成する発光サイリスタのアノードであり、
前記第１制御電極は、スイッチ素子を構成する発光サイリスタのＮゲート電極であり、
前記第２制御電極は、発光素子を構成する発光サイリスタのＮゲート電極であり、
アノードを共通の電極とする場合は、
前記スイッチ素子を構成する発光サイリスタのＰゲート電極は、前記ダイオードのカソードおよび前記抵抗体の一端と接続され、
前記抵抗体の他端には、共通の電極に対して負の電圧が印加され、
前記第１電極は、ダイオードのアノードであり、
前記第２電極は、スイッチ素子を構成する発光サイリスタのカソードであり、
前記第３電極は、発光素子を構成する発光サイリスタのカソードであり、
前記第１制御電極は、スイッチ素子を構成する発光サイリスタのＰゲート電極であり、
前記第２制御電極は、発光素子を構成する発光サイリスタのＰゲート電極であることを特徴とする発光素子アレイ。 A first control electrode that outputs a control signal when a first signal is input to the first electrode, the second electrode, and the first electrode, and a second signal is input to the second electrode. N (n is an integer of 2 or more) switch elements comprising:
N signal transmission lines individually connected to each of the first control electrodes;
A second control electrode connected to any one of the n signal transmission lines, a third signal being input to the third electrode, and the second control A light-emitting element array including a plurality of light-emitting elements that emit light when a control signal is input to the electrode,
Each signal transmission line is connected to at least one second control electrode of the light emitting element,
First electrodes of the n switch elements are electrically connected to each other;
The switch element and the light emitting element are configured to include a light emitting thyristor having a cathode or an anode as a common electrode, and the switch element is further configured to include a diode and a resistor.
When using the cathode as a common electrode,
The N gate electrode of the light emitting thyristor constituting the switch element is connected to the anode of the diode and one end of the resistor,
A positive voltage is applied to the common electrode at the other end of the resistor,
The first electrode is a cathode of a diode;
The second electrode is an anode of a light-emitting thyristor constituting a switch element;
The third electrode is an anode of a light emitting thyristor constituting a light emitting element,
The first control electrode is an N gate electrode of a light emitting thyristor constituting a switch element,
The second control electrode is an N gate electrode of a light emitting thyristor constituting a light emitting element,
When using the anode as a common electrode,
The P gate electrode of the light emitting thyristor constituting the switch element is connected to the cathode of the diode and one end of the resistor,
A negative voltage is applied to the common electrode at the other end of the resistor,
The first electrode is an anode of a diode;
The second electrode is a cathode of a light emitting thyristor constituting a switch element,
The third electrode is a cathode of a light emitting thyristor constituting a light emitting element,
The first control electrode is a P gate electrode of a light emitting thyristor constituting a switch element,
The light emitting element array, wherein the second control electrode is a P gate electrode of a light emitting thyristor constituting the light emitting element. 第１電極と、第２電極と、前記第１電極に第１信号が入力されていて、かつ前記第２電極に第２信号が入力されているときに制御信号が出力される第１制御電極とを備えるｎ（ｎは２以上の整数）個のスイッチ素子と、
前記各第１制御電極に個別に接続されるｎ本の信号伝送路と、
第３電極と、前記ｎ本の信号伝送路のうちのいずれか１つに接続される第２制御電極とを備え、前記第３電極に第３信号が入力されていて、かつ前記第２制御電極に制御信号が入力されているときに発光する複数の発光素子とを含む発光素子アレイであって、
前記各信号伝送路には、少なくとも１つの前記発光素子の第２制御電極が接続され、
前記ｎ個のスイッチ素子の第１電極が相互に電気的に接続され、
前記スイッチ素子は、発光サイリスタから成るスイッチ用サイリスタと、発光サイリスタから成る選択用サイリスタと、抵抗体とから成り、
前記発光素子は、発光サイリスタから成り、
前記スイッチ用サイリスタ、前記選択用サイリスタおよび前記発光素子のカソードまたはアノードを共通の電極とし、
カソードを共通の電極とする場合は、
前記スイッチ用サイリスタのＮゲート電極は、前記選択用サイリスタのアノードと前記抵抗体の一端とに接続され、
前記各スイッチ素子に設けられる抵抗体の他端は相互に電気的に接続され、その他端には、第４信号として共通の電極に対して正の電圧が前記第１信号に同期して印加され、
前記第１電極は、選択用サイリスタのＮゲート電極であり、
前記第２電極は、スイッチ用サイリスタのアノードであり、
前記第３電極は、発光素子のアノードであり、
前記第１制御電極は、スイッチ用サイリスタのＮゲート電極であり、
前記第２制御電極は、発光素子のＮゲート電極であり、
アノードを共通の電極とする場合は、
前記スイッチ用サイリスタのＰゲート電極は、前記選択用サイリスタのカソードと前記抵抗体の一端とに接続され、
前記各スイッチ素子に設けられる抵抗体の他端は相互に電気的に接続され、その他端には、第４信号として共通の電極に対して負の電圧が前記第１信号に同期して印加され、
前記第１電極は、選択用サイリスタのＰゲート電極であり、
前記第２電極は、スイッチ用サイリスタのカソードであり、
前記第３電極は、発光素子のカソードであり、
前記第１制御電極は、スイッチ用サイリスタのＰゲート電極であり、
前記第２制御電極は、発光素子のＰゲート電極であることを特徴とする発光素子アレイ。 A first control electrode that outputs a control signal when a first signal is input to the first electrode, the second electrode, and the first electrode, and a second signal is input to the second electrode. N (n is an integer of 2 or more) switch elements comprising:
N signal transmission lines individually connected to each of the first control electrodes;
A second control electrode connected to any one of the n signal transmission lines, a third signal being input to the third electrode, and the second control A light-emitting element array including a plurality of light-emitting elements that emit light when a control signal is input to the electrode,
Each signal transmission line is connected to at least one second control electrode of the light emitting element,
First electrodes of the n switch elements are electrically connected to each other;
The switch element includes a switch thyristor including a light emitting thyristor, a selection thyristor including a light emitting thyristor, and a resistor.
The light emitting element comprises a light emitting thyristor,
The switch thyristor, the selection thyristor, and the cathode or anode of the light emitting element as a common electrode,
When using the cathode as a common electrode,
An N gate electrode of the switch thyristor is connected to an anode of the selection thyristor and one end of the resistor,
The other ends of the resistors provided in the respective switch elements are electrically connected to each other, and a positive voltage is applied to the other end as a fourth signal in synchronization with the first signal. ,
The first electrode is an N gate electrode of a selection thyristor;
The second electrode is an anode of a switch thyristor;
The third electrode is an anode of a light emitting device;
The first control electrode is an N gate electrode of a switch thyristor;
The second control electrode is an N gate electrode of a light emitting device;
When using the anode as a common electrode,
The P gate electrode of the switch thyristor is connected to the cathode of the selection thyristor and one end of the resistor,
The other ends of the resistors provided in the respective switch elements are electrically connected to each other, and a negative voltage is applied to the other end as a fourth signal in synchronization with the first signal. ,
The first electrode is a P gate electrode of a thyristor for selection;
The second electrode is a cathode of a switch thyristor;
The third electrode is a cathode of a light emitting device;
The first control electrode is a P gate electrode of a switch thyristor;
The light emitting element array, wherein the second control electrode is a P gate electrode of the light emitting element. 第１電極と、第２電極と、前記第１電極に第１信号が入力されていて、かつ前記第２電極に第２信号が入力されているときに制御信号が出力される第１制御電極とを備えるｎ（ｎは３以上の整数）個のスイッチ素子と、
前記第１電極が電気的に接続される複数の第１信号入力端子と、
前記各第１制御電極に個別に接続されるｎ本の信号伝送路と、
第３電極と、前記ｎ本の信号伝送路のうちのいずれか１つに接続される第２制御電極とを備え、前記第３電極に第３信号が入力されていて、かつ前記第２制御電極に制御信号が入力されているときに発光する複数の発光素子とを含む発光素子アレイであって、
前記各信号伝送路には、少なくとも１つの前記発光素子の第２制御電極が接続され、
前記ｎ個のスイッチ素子は、ｎ個未満のスイッチ素子から成る複数のスイッチ素子ブロックを構成し、
複数のスイッチ素子を含むスイッチ素子ブロックは、その複数のスイッチ素子の各第１電極が互いに異なる前記第１信号入力端子に個別に接続され、かつ、その複数のスイッチ素子の各第２電極が相互に電気的に接続され、
前記複数の第１信号入力端子のうち少なくとも１つには、複数のスイッチ素子ブロックにそれぞれ設けられるスイッチ素子の第１電極が共通に接続され、
前記スイッチ素子および前記発光素子が、カソードまたはアノードを共通の電極とする発光サイリスタを含んで構成され、前記スイッチ素子がさらに、ダイオードと抵抗体とを含んで構成され、
カソードを共通の電極とする場合は、
前記スイッチ素子を構成する発光サイリスタのＮゲート電極は、前記ダイオードのアノードおよび前記抵抗体の一端と接続され、
前記抵抗体の他端には、共通の電極に対して正の電圧が印加され、
前記第１電極は、ダイオードのカソードであり、
前記第２電極は、スイッチ素子を構成する発光サイリスタのアノードであり、
前記第３電極は、発光素子を構成する発光サイリスタのアノードであり、
前記第１制御電極は、スイッチ素子を構成する発光サイリスタのＮゲート電極であり、
前記第２制御電極は、発光素子を構成する発光サイリスタのＮゲート電極であり、
アノードを共通の電極とする場合は、
前記スイッチ素子を構成する発光サイリスタのＰゲート電極は、前記ダイオードのカソードおよび前記抵抗体の一端と接続され、
前記抵抗体の他端には、共通の電極に対して負の電圧が印加され、
前記第１電極は、ダイオードのアノードであり、
前記第２電極は、スイッチ素子を構成する発光サイリスタのカソードであり、
前記第３電極は、発光素子を構成する発光サイリスタのカソードであり、
前記第１制御電極は、スイッチ素子を構成する発光サイリスタのＰゲート電極であり、
前記第２制御電極は、発光素子を構成する発光サイリスタのＰゲート電極であることを特徴とする発光素子アレイ。 A first control electrode that outputs a control signal when a first signal is input to the first electrode, the second electrode, and the first electrode, and a second signal is input to the second electrode. N (n is an integer of 3 or more) switch elements comprising:
A plurality of first signal input terminals to which the first electrode is electrically connected;
N signal transmission lines individually connected to each of the first control electrodes;
A second control electrode connected to any one of the n signal transmission lines, a third signal being input to the third electrode, and the second control A light-emitting element array including a plurality of light-emitting elements that emit light when a control signal is input to the electrode,
Each signal transmission line is connected to at least one second control electrode of the light emitting element,
The n switch elements constitute a plurality of switch element blocks including less than n switch elements,
In the switch element block including a plurality of switch elements, the first electrodes of the plurality of switch elements are individually connected to the different first signal input terminals, and the second electrodes of the plurality of switch elements are mutually connected. Electrically connected to the
At least one of the plurality of first signal input terminals is commonly connected to a first electrode of a switch element provided in each of the plurality of switch element blocks,
The switch element and the light emitting element are configured to include a light emitting thyristor having a cathode or an anode as a common electrode, and the switch element is further configured to include a diode and a resistor.
When using the cathode as a common electrode,
The N gate electrode of the light emitting thyristor constituting the switch element is connected to the anode of the diode and one end of the resistor,
A positive voltage is applied to the common electrode at the other end of the resistor,
The first electrode is a cathode of a diode;
The second electrode is an anode of a light-emitting thyristor constituting a switch element;
The third electrode is an anode of a light emitting thyristor constituting a light emitting element,
The first control electrode is an N gate electrode of a light emitting thyristor constituting a switch element,
The second control electrode is an N gate electrode of a light emitting thyristor constituting a light emitting element,
When using the anode as a common electrode,
The P gate electrode of the light emitting thyristor constituting the switch element is connected to the cathode of the diode and one end of the resistor,
A negative voltage is applied to the common electrode at the other end of the resistor,
The first electrode is an anode of a diode;
The second electrode is a cathode of a light emitting thyristor constituting a switch element,
The third electrode is a cathode of a light emitting thyristor constituting a light emitting element,
The first control electrode is a P gate electrode of a light emitting thyristor constituting a switch element,
The light emitting element array, wherein the second control electrode is a P gate electrode of a light emitting thyristor constituting the light emitting element. 第１電極と、第２電極と、前記第１電極に第１信号が入力されていて、かつ前記第２電極に第２信号が入力されているときに制御信号が出力される第１制御電極とを備えるｎ（ｎは３以上の整数）個のスイッチ素子と、
前記第１電極が電気的に接続される複数の第１信号入力端子と、
前記各第１制御電極に個別に接続されるｎ本の信号伝送路と、
第３電極と、前記ｎ本の信号伝送路のうちのいずれか１つに接続される第２制御電極とを備え、前記第３電極に第３信号が入力されていて、かつ前記第２制御電極に制御信号が入力されているときに発光する複数の発光素子とを含む発光素子アレイであって、
前記各信号伝送路には、少なくとも１つの前記発光素子の第２制御電極が接続され、
前記ｎ個のスイッチ素子は、ｎ個未満のスイッチ素子から成る複数のスイッチ素子ブロックを構成し、
複数のスイッチ素子を含むスイッチ素子ブロックは、その複数のスイッチ素子の各第１電極が互いに異なる前記第１信号入力端子に個別に接続され、かつ、その複数のスイッチ素子の各第２電極が相互に電気的に接続され、
前記複数の第１信号入力端子のうち少なくとも１つには、複数のスイッチ素子ブロックにそれぞれ設けられるスイッチ素子の第１電極が共通に接続され、
前記スイッチ素子は、発光サイリスタから成るスイッチ用サイリスタと、発光サイリスタから成る選択用サイリスタと、抵抗体とから成り、
前記発光素子は、発光サイリスタから成り、
前記スイッチ用サイリスタ、前記選択用サイリスタおよび前記発光素子のカソードまたはアノードを共通の電極とし、
カソードを共通の電極とする場合は、
前記スイッチ用サイリスタのＮゲート電極は、前記選択用サイリスタのアノードと前記抵抗体の一端とに接続され、
前記各スイッチ素子に設けられる抵抗体の他端は相互に電気的に接続され、その他端には、第４信号として共通の電極に対して正の電圧が前記第１信号に同期して印加され、
前記第１電極は、選択用サイリスタのＮゲート電極であり、
前記第２電極は、スイッチ用サイリスタのアノードであり、
前記第３電極は、発光素子のアノードであり、
前記第１制御電極は、スイッチ用サイリスタのＮゲート電極であり、
前記第２制御電極は、発光素子のＮゲート電極であり、
アノードを共通の電極とする場合は、
前記スイッチ用サイリスタのＰゲート電極は、前記選択用サイリスタのカソードと前記抵抗体の一端とに接続され、
前記各スイッチ素子に設けられる抵抗体の他端は相互に電気的に接続され、その他端には、第４信号として共通の電極に対して負の電圧が前記第１信号に同期して印加され、
前記第１電極は、選択用サイリスタのＰゲート電極であり、
前記第２電極は、スイッチ用サイリスタのカソードであり、
前記第３電極は、発光素子のカソードであり、
前記第１制御電極は、スイッチ用サイリスタのＰゲート電極であり、
前記第２制御電極は、発光素子のＰゲート電極であることを特徴とする発光素子アレイ。 A first control electrode that outputs a control signal when a first signal is input to the first electrode, the second electrode, and the first electrode, and a second signal is input to the second electrode. N (n is an integer of 3 or more) switch elements comprising:
A plurality of first signal input terminals to which the first electrode is electrically connected;
N signal transmission lines individually connected to each of the first control electrodes;
A second control electrode connected to any one of the n signal transmission lines, a third signal being input to the third electrode, and the second control A light-emitting element array including a plurality of light-emitting elements that emit light when a control signal is input to the electrode,
Each signal transmission line is connected to at least one second control electrode of the light emitting element,
The n switch elements constitute a plurality of switch element blocks including less than n switch elements,
In the switch element block including a plurality of switch elements, the first electrodes of the plurality of switch elements are individually connected to the different first signal input terminals, and the second electrodes of the plurality of switch elements are mutually connected. Electrically connected to the
At least one of the plurality of first signal input terminals is commonly connected to a first electrode of a switch element provided in each of the plurality of switch element blocks,
The switch element includes a switch thyristor including a light emitting thyristor, a selection thyristor including a light emitting thyristor, and a resistor.
The light emitting element comprises a light emitting thyristor,
The switch thyristor, the selection thyristor, and the cathode or anode of the light emitting element as a common electrode,
When using the cathode as a common electrode,
An N gate electrode of the switch thyristor is connected to an anode of the selection thyristor and one end of the resistor,
The other ends of the resistors provided in the respective switch elements are electrically connected to each other, and a positive voltage is applied to the other end as a fourth signal in synchronization with the first signal. ,
The first electrode is an N gate electrode of a selection thyristor;
The second electrode is an anode of a switch thyristor;
The third electrode is an anode of a light emitting device;
The first control electrode is an N gate electrode of a switch thyristor;
The second control electrode is an N gate electrode of a light emitting device;
When using the anode as a common electrode,
The P gate electrode of the switch thyristor is connected to the cathode of the selection thyristor and one end of the resistor,
The other ends of the resistors provided in the respective switch elements are electrically connected to each other, and a negative voltage is applied to the other end as a fourth signal in synchronization with the first signal. ,
The first electrode is a P gate electrode of a thyristor for selection;
The second electrode is a cathode of a switch thyristor;
The third electrode is a cathode of a light emitting device;
The first control electrode is a P gate electrode of a switch thyristor;
The light emitting element array, wherein the second control electrode is a P gate electrode of the light emitting element. 前記各第２電極に第２の抵抗体がそれぞれ接続され、前記第２の抵抗体を介して前記第２信号が前記第２電極に与えられることを特徴とする請求項４〜９のいずれか１つに記載の発光素子アレイ。   The second resistor is connected to each of the second electrodes, and the second signal is applied to the second electrode through the second resistor. The light emitting element array as described in one. 前記スイッチ素子および前記発光素子は同じ層構成を有する発光サイリスタで構成されることを特徴とする請求項４〜１０のいずれか１つに記載の発光素子アレイ。   The light emitting element array according to any one of claims 4 to 10, wherein the switch element and the light emitting element are composed of light emitting thyristors having the same layer configuration. 前記のスイッチ素子を構成する発光サイリスタが発する光を遮光または減光するための、遮光手段または減光手段を含むことを特徴とする請求項４〜１１のいずれか１つに記載の発光素子アレイ。   The light-emitting element array according to claim 4, further comprising a light-shielding unit or a light-reducing unit for shielding or dimming light emitted from the light-emitting thyristor constituting the switch element. . 前記抵抗体は、基板に近接する側から、Ｐ型またはＮ型のうちの一方の導電型の第１半導体層、他方の導電型の第２半導体層、一方の導電型の第３半導体層の順に積層された半導体膜のうち、前記第３半導体層を用いて構成されることを特徴とする請求項４〜１２のいずれか１つに記載の発光素子アレイ。   From the side close to the substrate, the resistor includes a first semiconductor layer of one conductivity type of P type or N type, a second semiconductor layer of the other conductivity type, and a third semiconductor layer of one conductivity type. The light-emitting element array according to claim 4, wherein the light-emitting element array is configured using the third semiconductor layer among the semiconductor films sequentially stacked. 前記抵抗体に入射する光を遮光または減光するために、前記抵抗体を覆う遮光手段または減光手段が設けられていることを特徴とする請求項１３記載の発光素子アレイ。   14. The light emitting element array according to claim 13, further comprising a light shielding means or a light reducing means for covering the resistor so as to shield or reduce light incident on the resistor. 請求項１〜３、ならびに請求項１〜３のいずれか１つに従属する請求項４、さらにその請求項４に従属する請求項１０〜１４のいずれか１つに記載の複数の発光素子アレイと、
前記第１電極と電気的に接続され、前記第１信号を供給する第１の駆動回路と、
前記第２電極と電気的に接続され、前記第２信号を供給する第２の駆動回路と、
前記第３電極と電気的に接続され、前記第３信号を供給する第３の駆動回路とを含むことを特徴とする発光装置。 A plurality of light emitting element arrays according to claim 1, subordinate to any one of claims 1 to 3, and one of claims 1 to 3, and further to one of claims 10 to 14 subordinate to claim 4. When,
A first drive circuit electrically connected to the first electrode and supplying the first signal;
A second drive circuit electrically connected to the second electrode and supplying the second signal;
And a third driving circuit which is electrically connected to the third electrode and supplies the third signal. 請求項１〜３のいずれか１つに従属する請求項５、さらにその請求項５に従属する請求項１０〜１４のいずれか１つに記載の複数の発光素子アレイと、
前記第１電極と電気的に接続され、前記第１信号を供給する第１の駆動回路と、
前記第２電極と電気的に接続され、前記第２信号を供給する第２の駆動回路と、
前記第３電極と電気的に接続され、前記第３信号を供給する第３の駆動回路と、
前記抵抗体の前記他端と電気的に接続され、前記第４信号を供給する第４の駆動回路とを含むことを特徴とする発光装置。 A plurality of light emitting element arrays according to claim 5 subordinate to any one of claims 1 to 3, and further according to any one of claims 10 to 14 subordinate to claim 5;
A first drive circuit electrically connected to the first electrode and supplying the first signal;
A second drive circuit electrically connected to the second electrode and supplying the second signal;
A third drive circuit electrically connected to the third electrode and supplying the third signal;
A light emitting device comprising: a fourth drive circuit that is electrically connected to the other end of the resistor and supplies the fourth signal. 前記第４の駆動回路は、前記第１の駆動回路が前記第１信号の供給先の発光素子アレイを変更するときに、前記共通の電極の電位にほぼ等しい信号を供給してから、前記第４信号を供給し、
前記第２の駆動回路および第３の駆動回路は、前記第４の駆動回路が前記第４信号の供給を開始してから、前記第２信号および前記第３信号をそれぞれ供給することを特徴とする請求項１６記載の発光装置。 The fourth drive circuit supplies a signal substantially equal to the potential of the common electrode when the first drive circuit changes the light emitting element array to which the first signal is supplied, and then 4 signals are supplied,
The second drive circuit and the third drive circuit supply the second signal and the third signal, respectively, after the fourth drive circuit starts supplying the fourth signal. The light emitting device according to claim 16. 請求項１５記載の発光装置と、
感光体ドラムに前記発光装置の発光素子からの光を集光する集光手段と、
前記発光装置からの光が前記集光手段によって前記感光体ドラムに集光されて露光された感光体ドラムに現像剤を供給する現像剤供給手段と、
感光体ドラムに現像剤によって形成された画像を記録シートに転写する転写手段と、
記録シートに転写された現像剤を定着させる定着手段とを含み、
前記第１、第２および第３駆動回路は、画像情報に基づいて前記第１、第２および第３信号をそれぞれ供給することを特徴とする画像形成装置。 The light emitting device according to claim 15,
Condensing means for condensing light from the light emitting element of the light emitting device on the photosensitive drum;
Developer supplying means for supplying the developer to the exposed photosensitive drum by which light from the light emitting device is condensed on the photosensitive drum by the condensing means;
Transfer means for transferring an image formed by a developer on the photosensitive drum to a recording sheet;
Fixing means for fixing the developer transferred to the recording sheet,
The first, second, and third drive circuits supply the first, second, and third signals, respectively, based on image information. 請求項１６または１７記載の発光装置と、
感光体ドラムに前記発光装置の発光素子からの光を集光する集光手段と、
前記発光装置からの光が前記集光手段によって前記感光体ドラムに集光されて露光された感光体ドラムに現像剤を供給する現像剤供給手段と、
感光体ドラムに現像剤によって形成された画像を記録シートに転写する転写手段と、
記録シートに転写された現像剤を定着させる定着手段とを含み、
前記第１、第２、第３および第４駆動回路は、画像情報に基づいて前記第１、第２、第３および第４信号をそれぞれ供給することを特徴とする画像形成装置。 A light emitting device according to claim 16 or 17,
Condensing means for condensing light from the light emitting element of the light emitting device on the photosensitive drum;
Developer supplying means for supplying the developer to the exposed photosensitive drum by which light from the light emitting device is condensed on the photosensitive drum by the condensing means;
Transfer means for transferring an image formed by a developer on the photosensitive drum to a recording sheet;
Fixing means for fixing the developer transferred to the recording sheet,
The image forming apparatus, wherein the first, second, third, and fourth drive circuits supply the first, second, third, and fourth signals, respectively, based on image information.
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