JP2012169907A - 半導体装置 - Google Patents

Abstract

【課題】高ダイナミックレンジかつ高精度かつ低雑音であり、さらに高線形性を有する可変利得増幅器を提供する。
【解決手段】可変利得増幅回路３５は、出力ノードＯＵＴｐ，ＯＵＴｎと、複数の増幅器Ａｍｐ１〜Ａｍｐ１８と、検出回路４０とを備える。複数の増幅器は、出力ノードと基準ノードＶＳＳとの間に互いに並列に接続され、制御信号ＧＣＳ２に応じて選択的に動作状態になる。検出回路は、入力信号Ｖｉｎの大きさに応じた検出信号Ｉｄｅｔを各増幅器に出力する。各増幅器は、第１のトランジスタＭ１と、第２のトランジスタＭ３と、バイアス回路５３とを含む。第１のトランジスタは、入力信号または入力信号に比例した信号を制御電極に受ける。第２のトランジスタは、第１の基準ノードと出力ノードとの間に第１のトランジスタと直列に接続される。バイアス回路は、検出信号に応じた大きさの直流電圧を第２のトランジスタの制御電極に印加する。
【選択図】図４

Description

この発明は可変利得増幅回路を備えた半導体装置に関する。

近年、携帯電話向けの従来の通信規格であるＧＳＭ（Global System for Mobile Communications）、ＥＤＧＥ（Enhanced Data Rates for GSM Evolution）およびＷＣＤＭＡ（Wideband Code Division Multiple Access）と、次世代高速データ通信規格であるＬＴＥ（Long Term Evolution）とに対応したマルチモードのＲＦＩＣ（Radio Frequency Integrated Circuit）の開発が進められている。

マルチモードＲＦＩＣの送信系では、３ＧＰＰ（Third Generation Partnership Project）規格で規定されている高ダイナミックレンジかつ高精度ステップの送信パワー制御が要求される。さらに、ＳＡＷ（Surface Acoustic Wave）フィルタを不要とするために受信帯域雑音の低減が要求される。

特開２０１０−２７３２８４号公報（特許文献１）は、これらの要求を満たすために必要な高ダイナミックレンジかつ高精度で低雑音の可変利得増幅回路について開示する。具体的に、この文献の可変利得増幅回路では、６ｄＢステップで利得の異なる２１個のアンプが並列に接続される。各アンプの入力は共通の入力端子に接続され、各アンプの出力は共通の負荷に接続される。これらのアンプを制御ワードに従って選択的に動作状態にすることによって可変利得増幅回路の利得が制御される。

さらに、マルチモードの送信系で要求される項目として、送信アンプの高線形化がある。高ＰＡＰＲ（Peak to Average Power Ratio）のＬＴＥ信号の歪みを規格内に抑えるためには、送信アンプの高線形化が必要になる。アンプに供給する電源電圧を増大するだけでは、信号の歪みは抑えられるもののアンプの効率が低下してしまう。

高線形性かつ高効率のアンプを実現する手段の１つとしてエンベロープ・トラッキングが知られている。エンベロープ・トラッキングとは、入力信号の振幅（信号波形の包絡線に相当する）に応じて、アンプに供給する電源電圧を調整する手法である。入力信号の振幅が大きいときに電源電圧を高くすることによって、トランジスタを常に飽和出力に近い状態で使用することができる。

エンベロープ・トラッキングを５ＧＨｚ帯のＣＭＯＳ（Complementary Metal Oxide Semiconductor）増幅器に適用した例として非特許文献１，２に記載された技術が知られている。非特許文献１に記載された回路構成では、従来のカスコード増幅器に出力電流検波回路が追加される。非特許文献２に記載された回路構成では、従来の増幅器に入力電力に応じた検波電流を発生する入力検波回路と、検波電流に比例したフィードバック電流をバイアス電流に加算するためのバイアス回路とが追加される。

特開２０１０−２７３２８４号公報

上田 他４名、「出力電流フィードバック形５ＧＨｚ帯ＣＭＯＳ電力増幅器」、電子情報通信学会総合大会講演論文集、エレクトロニクス（１）、２００９年３月、C-2-26、p.65 新庄 他３名、「入力検波電流補償形５ＧＨｚ帯ＣＭＯＳ線形送信ドライバ増幅器」、電子情報通信学会エレクトロニクスソサイエティ大会講演論文集、エレクトロニクス（１）、２００９年９月、C-2-36、P.64

上述の特開２０１０−２７３２８４号公報（特許文献１）に記載された可変利得増幅器に対してエンベロープ・トラッキング技術を適用すると、マルチモードの送信系で要求される上記の要求項目を全て満足することができるが、このような先行例は今まで知られていない。仮に、特許文献１に記載された２１個のアンプの全てに非特許文献１または２に記載されたような検波回路を追加すると、回路面積が増大するとともに消費電流が増加してしまう。特に、非特許文献１に記載された回路構成では、負荷に流れる電流を分流して、分流された電流を出力電流検波回路で検出する構成であるために、回路のばらつきやトランジスタの線幅の制限を考慮するとあまり分流比を上げられない。このため、検波回路の消費電流を抑えるのが難しい。

この発明の目的は、高ダイナミックレンジかつ高精度かつ低雑音であり、さらに高線形性を有する可変利得増幅器を備えた半導体装置を提供することである。

この発明の実施の一形態による半導体装置は、制御信号に応じた利得で入力信号を増幅する可変利得増幅回路を備える。可変利得増幅回路は、増幅された入力信号を出力するための出力ノードと、複数の増幅器と、検出回路とを備える。複数の増幅器は、出力ノードと第１の基準電位が与えられる第１の基準ノードとの間に互いに並列に接続され、制御信号に応じて選択的に動作状態になる。検出回路は、入力信号を検出し、検出した入力信号の大きさに応じた検出信号を複数の増幅器の各々に出力する。複数の増幅器の各々は、第１のトランジスタと、第２のトランジスタと、第１のバイアス回路とを含む。第１のトランジスタは、入力信号または入力信号に比例した信号を制御電極に受ける。第２のトランジスタは、第１の基準ノードと出力ノードとの間に第１のトランジスタと直列に接続される。第１のバイアス回路は、検出信号に応じた大きさの直流電圧を第２のトランジスタの制御電極に印加する。

上記の実施の形態によれば、高ダイナミックレンジかつ高精度かつ低雑音であり、さらに高線特性を有する可変利得増幅器を備えた半導体装置を提供することができる。

この発明の実施の形態１によるＲＦＩＣ１０が内蔵される無線通信システム１の構成を示すブロック図である。 図１のフロントエンドモジュール１２の具体的構成を示すブロック図である。 図１の送信部２２の詳細な構成を示すブロック図である。 ＲＦＰＧＡ３５の構成の一例を示す図である。 図４の各増幅部Ａｍｐに設けられたトランスコンダクタンスアンプＴＡの構成を示す回路図である。 図４の検出回路４０の構成を示す回路図である。 増幅部Ａｍｐ１〜Ａｍｐ１８の動作状態の制御とＲＦＰＧＡ３５の利得との関係を一覧にして示す図である。 −７８ｄＢから−７１．５ｄＢまでを０．５ｄＢステップで利得制御する方法について説明するための図である。 送信系の入出力特性を示す図である。 図５のトランスコンダクタンスアンプＴＡのうち、トランジスタＭ１，Ｍ３に接続される部分を取り出して示した図である。 図１０の各部の電圧波形を示す図である。 トランジスタＭ１の相互コンダクタンスＧｍとドレイン電圧ＶＤＳとの関係を示す図である。 エンベロープ・トラッキングの有無による増幅器の特性の変化を概念的に示す図である。 図６の検出回路４０において入力電圧Ｖｉｎの振幅と検出電流Ｉｄｅｔとの関係を示す図である。 ＲＦＰＧＡの入出力特性のシミュレーション結果を示す図である。 帯域幅５ＭＨｚのＬＴＥ変調信号をＲＦＰＧＡに入力した場合における入力信号および出力信号のパワースペクトルを示す図である。 この発明の実施の形態２によるＲＦＰＧＡに用いられる検出回路４０Ａの構成を示す回路図である。 実施の形態２によるＲＦＰＧＡにおける利得制御を説明するための図である。 増幅部Ａｍｐ１〜Ａｍｐ１８の動作状態の制御とＲＦＰＧＡ３５の利得との関係を一覧にして示す図である。 ＲＦＰＧＡの入力信号の振幅と利得との関係を示すシミュレーション結果である。 帯域幅５ＭＨｚのＬＴＥ変調信号をＲＦＰＧＡに入力した場合における入力信号および出力信号のパワースペクトルを示す図である。

以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。

＜実施の形態１＞
［無線通信システムの概略構成］
図１は、この発明の実施の形態１によるＲＦＩＣ１０が内蔵される無線通信システム１の構成を示すブロック図である。図１の無線通信システム１は、たとえば、携帯電話機に用いられる。無線通信システム１は、ＲＦＩＣ１０と、ベースバンドＩＣ（Integrated Circuit）５と、ＨＰＡ（High Power Amplifier：高出力増幅器）モジュール１１と、整合回路１６＿１〜１６＿ｎと、フロントエンドモジュール（ＦＥＭ：Front End Module）１２と、アンテナ１３とを含む。

（ＲＦＩＣ）
ＲＦＩＣ１０は、大きく分けて“ＧＳＭ／ＥＤＧＥ”、“ＷＣＤＭＡ／ＨＳＰＡ”、および“ＬＴＥ”の３つの送受信方式の規格に準拠して、アンテナを介して基地局との間でＲＦ（Radio-Frequency）信号の送信および受信を可能とする１チップのトランシーバＩＣ（通信用半導体集積回路）である。

ここで、ＧＳＭは、ＴＤＤ（時分割複信：Time Division Duplex）−ＴＤＭＡ（時分割多元接続：Time Division Multiple Access）方式で実現されている第２世代（２Ｇ）携帯電話規格である。ＥＤＧＥは、ＧＳＭ方式の中のパケット通信の拡張規格である。ＥＤＧＥでは、デジタル変調方式として８ＰＳＫ（８位相偏移変調方式：8 Phase Shift Keying）が使用される。

ＷＣＤＭＡは、ＦＤＤ（周波数分割複信：Frequency Division Duplex）−ＣＤＭＡ（符号分割多元接続：Code Division Multiple Access）方式で実現されている第３世代（３Ｇ）携帯電話規格である。欧米ではＵＭＴＳ（Universal Mobile Telecommunications Systems）として知られる。ＨＳＰＡ（High Speed Packet Access）は、ＷＣＤＭＡにおける高速パケット通信の拡張規格であり、特に３．５Ｇ携帯電話規格と呼ばれる。

ＬＴＥは、ＨＳＰＡよりさらに高速化・広帯域化を図った携帯電話規格で３．９Ｇ携帯電話規格と呼ばれる。ＬＴＥでは、下りはＯＦＤＭＡ（直交周波数分割多元接続：Orthogonal Frequency Division Multiple Access）が採用され、上りはＳＣ−ＦＤＭＡ（シングルキャリア周波数分割多元接続：Single Carrier Frequency Division Multiple Access）が採用される。

図１に示すように、ＲＦＩＣ１０は、受信部（ＲＸ）２１、送信部（ＴＸ）２２、およびデジタルＲＦインターフェース（ＤｉｇＲＦ ＩＦ）２０を含む。

受信部２１は、アンテナ１３で受信した基地局からの受信ＲＦ信号を、ローカルキャリア信号（局部発振信号）を使ってアナログ受信ベースバンド信号にダウンコンバートする。受信部２１は、さらに、アナログ受信ベースバンド信号をＡＤ（Analog-to-Digital）変換してデジタル受信ベースバンド信号を生成する。

送信部２２は、デジタル送信ベースバンド信号をＤＡ（Digital-to-Analog）変換してアナログ送信ベースバンド信号を送信し、ローカルキャリア信号を使ってそのアナログ送信ベースバンド信号を送信ＲＦ信号にアップコンバートする。そして、送信部２２は、アンテナ１３を介して基地局に送信ＲＦ信号を無線送信する。

デジタルＲＦインターフェース２０は、ＲＦＩＣ１０とベースバンドＩＣ５との間のインターフェースであり、ＭＩＰＩ Ａｌｌｉａｎｃｅ（ＭＩＰＩ：Mobile Industry Processor Interface）により策定されたインターフェース規格に従ったものである。

ＲＦＩＣ１０は、さらに、各々ＲＦ信号を出力する複数の出力端子Ｔｘ１〜Ｔｘｎ、各々ＲＦ信号を受け取る複数の入力端子Ｒｘ１〜Ｒｘｎを有する。（Ｔｘ１，Ｒｘ１）,・・・,（Ｔｘｎ，Ｒｘｎ）のように出力端子、入力端子がペアをなしており、ＲＦＩＣが使用されるバンド（周波数帯）に応じて、使用される出力端子および入力端子のペアが決められている。

（ベースバンドＩＣ）
ベースバンドＩＣ５は、ＲＦＩＣ１０から受け取ったデジタル受信ベースバンド信号に対して、上記３つの送受信モードそれぞれに対応したデジタル復調その他の信号処理を行ない、受信データ（音声、画像またはその他のデータ）を生成する。ベースバンドＩＣ５は、さらに、送信データ（音声、画像またはその他データ）に上記３つの送受信モードそれぞれに対応したデジタル変調その他の信号処理を行ってデジタル送信ベースバンド信号を生成し、ＲＦＩＣ１０に転送する。図１には図示しないが無線通信システム１が搭載される携帯電話機は、アプリケーションプロセッサ、メモリ、スピーカ、マイクロホン、入力キー、液晶モニタを含み、それぞれがベースバンドＩＣ５との間で信号のやりとりを行なう。

（ＨＰＡモジュール）
ＨＰＡモジュール１１は、出力端子Ｔｘ１〜Ｔｘｎにそれぞれ対応して設けられた複数のＨＰＡ（高出力増幅器：High Power Amplifier）４０＿１〜４０＿ｎを含む。各ＨＰＡは、対応の出力端子から整合回路を介して受け取った送信ＲＦ信号を増幅する。各ＨＰＡは１つ半導体チップで構成されており、これらはパッケージ内にモジュール化されている。整合回路１６＿１〜１６＿ｎは、出力端子Ｔｘ１〜Ｔｘｎと複数のＨＰＡ４０＿１〜４０＿ｎとの間にそれぞれ挿入される。各整合回路は、送信部２２の出力インピーダンスとＨＰＡの入力インピーダンスとの整合をとる。図１では、整合回路１６＿１〜１６＿ｎはＲＦ−ＩＣ１０に外付けされているが、ＲＦ−ＩＣ１０に内蔵することもできる。

（フロントエンドモジュール）
フロントエンドモジュール１２は、入力・出力端子ペア（Ｒｘ１，Ｔｘ１）〜（Ｒｘｎ，Ｔｘｎ）のうちの１組を選択し、選択した入力・出力端子ペア（Ｒｘｉ，Ｔｘｉ）（ｉは１以上ｎ以下の整数）と、アンテナ１３とを接続する。

図２は、図１のフロントエンドモジュール１２の具体的構成を示すブロック図である。図１、図２を参照して、フロントエンドモジュール１２は、アンテナスイッチ（ＡＮＴ−ＳＷ）１５と、入力・出力端子ペア（Ｒｘ１，Ｔｘ１）〜（Ｒｘｎ，Ｔｘｎ）にそれぞれ対応する複数のデュプレクサ（ＤＰＸ）１４＿１〜１４＿ｎ（不特定のものを示す場合、デュプレクサ１４と記載する）とを含む。

アンテナスイッチ１５は、使用される周波数帯に応じて１つのデュプレクサ１４を選択し、選択したデュプレクサ１４とアンテナ１３とを接続する。選択されたデュプレクサ１４は、対応する出力端子Ｔｘｉ（ｉは１以上ｎ以下の整数）からの送信ＲＦ信号をアンテナ１３に送信すると同時に、アンテナ１３からの受信ＲＦ信号を対応する入力端子Ｒｘｉに送信する。このとき、デュプレクサ１４は、送信ＲＦ信号が入力端子Ｒｘｉに漏れることを抑制するとともに、受信ＲＦ信号が出力端子Ｔｘｉに漏れることを抑制する。これにより基地局との間の送受信にＦＤＤ方式が実現する。アンテナスイッチ１５および複数のデュプレクサ１４＿１〜１４＿ｎの各々は１つの半導体チップで構成され、これらが１つのパッケージ内でモジュール化されている。

［送信部の構成］
図３は、図１の送信部２２の詳細な構成を示すブロック図である。

送信部２２は、各送信モードに応じて図１のベースバンドＩＣ５によって生成されたデジタル送信ベースバンド信号を、図１のデジタルＲＦインターフェース２０を介して受け取る。送信部２２は、受け取ったデジタル送信ベースバンド信号をダイレクトコンバージョン方式でアップコンバートしてＲＦ信号を生成する。

送信部２２は、８００ＭＨｚ〜２．５ＧＨｚの範囲にある複数の周波数帯におけるＲＦ信号の生成を可能とする。その周波数帯（バンド）は規格により定めらており、代表的には“Ｂａｎｄ１”、“Ｂａｎｄ２”、および“Ｂａｎｄ７”が用いられる。“Ｂａｎｄ１”は１９２０ＭＨｚ−１９８０ＭＨｚ帯、“Ｂａｎｄ２”は１８５０ＭＨｚ〜１９１０ＭＨｚ帯、“Ｂａｎｄ７”は２５００ＭＨｚ〜２５７０ＭＨｚ帯である。

図３を参照して、送信部２２は、マルチプレクサ（ＭＰＸ）２３と、２個のデジタルプログラマブルゲインアンプ（ＤＰＧＡ：Digital Programmable Gain Amplifier）２４＿１，２４＿２と、２個の加算器３８＿１，３８＿２と、２個のデジタル・アナログ変換器（ＤＡＣ：Digital to Analog Converter）２５＿１，２５＿２と、ローパスフィルタ（ＬＰＦ：Low Pass Filter）２６＿１，２６＿２と、オートパワーコントローラ（ＡＰＣ）３６とを含む。ＤＡＣ２５（２５＿１，２５＿２）とローパスフィルタ２６（２６＿１，２６＿２）とによってアナログベースバンド回路２７が構成される。

送信部２２は、さらに、複数の局部発振器３０（３０＿１，３０＿２）、複数の１／２分周器３１（３１＿１，３１＿２）、複数の直交変調器３２（３２＿１，３２＿２）、ＤＣオフセットキャンセル回路３７、複数の無線周波数プログラマブルゲインアンプ（ＲＦＰＧＡ：Radio Frequency Programmable Gain Amplifier）３５（３５＿１，３５＿２）、および高周波トランス３９＿１，３９＿２を含む（総称する場合または不特定のものを示す場合に、局部発振器３０、１／２分周器３１、直交変調器３２、およびＲＦＰＧＡ３５と記載する）。局部発振器３０、１／２分周器３１、直交変調器３２、ＲＦＰＧＡ３５、および高周波トランス３９＿１，３９＿２は、原則的には、各送信モードの周波数帯（バンド）に対応して設けられるが、近接した周波数帯の場合は異なる周波数帯で共用される場合もある。図３にはこれらの要素が代表としてそれぞれ２個ずつ示されているが実際には２個に限られない。以下、各構成要素について説明する。

（マルチプレクサ）
デジタルＲＦインターフェース２０を介してベースバンドＩＣ５から受け取ったデジタル送信ベースバンド信号（送信データ）には、同相成分信号（Ｉ信号）と直交成分信号（Ｑ信号）とがシリアル転送された１ビットのデータ信号が含まれる。この１ビットのデータ信号に付随して、デジタル送信ベースバンド信号には、１ビットのデータ信号が同期する１ビットのクロック信号と、データの取り込みを許可する１ビットのイネーブル信号とがさらに含まれる。

マルチプレクサ２３は、シリアル転送されたＩ信号およびＱ信号を分離（マルチプレクス）するとともに、シリアルのＩ信号およびＱ信号の各々を複数のビットからなるパラレル信号（Ｉ信号Ｉ＿ｄ１，Ｑ信号Ｑ＿ｄ１）に変換する。

（ＤＰＧＡ）
ＤＰＧＡ２４＿１，２４＿２（総称する場合、ＤＰＧＡ２４とも称する）は、利得（ゲイン：Gain）が可変の増幅器である。ＤＰＧＡ２４＿１は、パラレルのデジタル信号であるＩ信号Ｉ＿ｄ１をデジタル処理によって増幅する。すなわち、ＤＰＧＡ２４＿１は、Ｉ信号Ｉ＿ｄ１に利得を乗算した値にＩ信号Ｉ＿ｄ１の値を変換する。同様に、ＤＰＧＡ２４＿２は、パラレルのデジタル信号であるＱ信号Ｑ＿ｄ１をデジタル処理によって増幅する。各ＤＰＧＡの利得は、利得制御信号ＧＣＳ１に基づいて調整される。このとき、２つのＤＰＧＡ２４＿１，２４＿２の間では同じ利得となるように調整される。たとえば、利得制御信号ＧＣＳ１が利得を１ｄＢに調整するように指示する信号である場合、２つのＤＰＧＡ２４＿１，２４＿２のいずれの利得も１ｄＢに調整される。利得制御信号ＧＣＳ１は、ＡＰＣ３６から供給される。

（ＤＡＣ、ローパスフィルタ）
ＤＰＧＡ２４＿１，２４＿２から出力された増幅後のデジタルのＩ信号、Ｑ信号は加算器３８＿１，３８＿２（総称する場合、加算器３８とも記載する）に入力される。加算器３８＿１，３８＿２はデジタルのＩ信号、Ｑ信号に、後述するＤＣオフセットキャンセル回路３７から出力されたＤＣオフセット補正用の補正信号を加算する。

ＤＡＣ２５＿１は、加算器３８＿１から出力されたデジタルのＩ信号を差動のアナログ信号に変換する。ＤＡＣ２５＿１から出力されたアナログのＩ信号はローパスフィルタ２６＿１によって遮断周波数より高い帯域の周波数が除去される。同様に、ＤＡＣ２５＿２は、加算器３８＿２から出力されたデジタルのＱ信号を差動のアナログ信号に変換する。ＤＡＣ２５＿２から出力されたアナログのＱ信号はローパスフィルタ２６＿２によって遮断周波数より高い帯域の周波数が除去される。

（局部発振器、１／２分周器、および直交変調器）
局部発振器３０は、差動の局部発振信号（周波数は同じで位相差が互いに１８０度のクロック信号）ＬＯを生成する。

１／２分周器３１は、局部発振信号ＬＯの周波数を１／２に分周した局部発振信号ＬＯＩ，ＬＯＱを生成する。局部発振信号ＬＯＩは元の信号ＬＯの立上がりエッジに同期し、局部発振信号ＬＯＱは元の信号ＬＯの立下がりエッジに同期する。これにより、局部発振信号ＬＯＱは、局部発振信号ＬＯＩを９０度移相した信号になる。

直交変調器３２は、対応の１／２分周器３１から出力された局部発振信号ＬＯＩ，ＬＯＱと、ローパスフィルタ２６＿１，２６＿２から出力されたアナログのＩ信号Ｉ＿ａおよびＱ信号Ｑ＿ａとを受ける。直交変調器３２は、Ｉ信号Ｉ＿ａ，Ｑ信号Ｑ＿ａで局部発振信号ＬＯＩ，ＬＯＱを直交変調することによって、Ｉ信号Ｉ＿ａ，Ｑ信号Ｑ＿ａが局部発振信号ＬＯＩ，ＬＯＱの周波数にアップコンバートされたアナログの送信ＲＦ信号を生成する。より詳細には、直交変調器３２は、局部発振信号ＬＯＩとＩ信号Ｉ＿ａとを混合する混合器３３と、局部発振信号ＬＯＱとＱ信号Ｑ＿ａとを混合する混合器３４とを含む。これらの混合器３３，３４の出力は減算され、送信ＲＦ信号として次段のＲＦＰＧＡ３５に出力される。

ＲＦＩＣで送信する信号の周波数帯に応じて、アップコンバートするための直交変調器３２が使い分けされる。例示の直交変調器３２＿１は、２０００ＭＨｚを超える高周波数帯（Ｂａｎｄ７）へのアップコンバートを行ない、直交変調器３２＿２は２０００ＭＨｚ以下の複数の周波数帯（たとえばＢａｎｄ１、Ｂａｎｄ２）へのアップコンバートを行なっているものとする。複数の直交変調器３２は排他的に動作する。すなわち、ＲＦＩＣが使用する周波数帯に対応する１つの直交変調器が動作している間は、他の直交変調器は動作しない。

（ＤＣオフセットキャンセル回路）
ＤＣオフセットキャンセル回路３７は、直交変調器３２＿１，３２＿２に生じるキャリア信号の漏れ（キャリアリークと呼ばれている）を防ぐため、すなわち、キャリアリークの原因である直交変調器３２に入力されるベースバンド信号の差動信号間でのＤＣレベルの相違（オフセット）をキャンセルするために設けられている。具体的には、ＤＣオフセットキャンセル回路３７は、直交変調器３２＿１，３２＿２からの出力および分周器３１＿１，３１＿２からのローカルキャリア信号ＬＯＩ，ＬＯＱを使って補正量を演算する。ＤＣオフセットキャンセル回路３７は、差動信号間のＤＣレベルのオフセットを小さくするような補正量を算出し、算出した補正量を加算器３８＿１，３８＿２に供給する。加算器３８＿１，３８＿２は、２つのＤＰＧＡ２４＿１，２４＿２の出力するデジタルベースバンド信号に、ＤＣオフセットキャンセル回路３７による演算結果を加算して補正後のデジタルベースバンド信号を出力する。ＤＣオフセットキャンセル回路３７の具体的な構成は、たとえば、特願２００９−２８１３６０号に記載される。

（ＲＦＰＧＡ）
ＲＦＰＧＡ３５＿１，３５＿２は、直交変調器３２＿１，３２＿２にそれぞれ対応して設けられる。ＲＦＰＧＡ３５は、対応の直交変調器３２から出力された送信ＲＦ信号を増幅する可変利得増幅回路であり、対応の直交変調器３２が動作しているときに増幅動作を行なう。ＲＦＩＣが使用する周波数帯に対応する１つのＲＦＰＧＡが動作しているときは、他のＲＦＰＧＡは動作しない。ＲＦＰＧＡ３５の利得はＡＰＣ３６からの利得制御信号ＧＣＳ２に基づいて調整される。後述するように利得制御信号ＧＣＳ２は２９ビットのデジタルコードである。

（高周波トランス）
高周波トランス３９＿１，３９＿２は、それぞれ、ＲＦＰＧＡ３５＿１，３５＿２の出力信号の直流成分を分離してシングルエンド信号に変換するとともに、インピーダンス変換を行なう。高周波トランス３９＿１，３９＿２の出力信号は、それぞれ、出力端子Ｔｘ１，Ｔｘ２から出力される。

［ＲＦＰＧＡの構成］
次にこの発明が特に関係するＲＦＰＧＡ３５の構成について説明する。

第３世代携帯電話に関する３ＧＰＰ規格の中の３ＧＰＰ／ＴＳ２５．１０１において、ＷＣＤＭＡ送信系のパワー制御に関する仕様が規定されている。具体的には、ダイナミックレンジが７４ｄＢ以上、ステップ幅が１ｄＢ以下、ステップ精度が±０．５ｄＢ以内と規定されている。さらに、３ＧＰＰ／ＴＳ３６．１０１においてＬＴＥ送信系のパワー制御に関する仕様が規定されている。具体的には、ダイナミックレンジが６８ｄＢ以上、ステップ幅が１ｄＢ以下、ステップ精度が±０．５ｄＢ以内と規定されている。製造ばらつき、温度変動、電源電圧の変動などが生じても上記の仕様を満足する必要があるので、この実施の形態で例示するＲＦＰＧＡの場合には、ダイナミックレンジを８４ｄＢ、ステップ幅を０．５ｄＢ、ステップ精度を±０．３ｄＢ以内とした。

図４は、ＲＦＰＧＡ３５の構成の一例を示す図である。図４を参照して、ＲＦＰＧＡ３５は、入力端子ＩＮｐ，ＩＮｎと、出力端子ＯＵＴｐ，ＯＵＴｎと、負荷インダクタＺＬｐ，ＺＬｎと、Ｒ−２Ｒ抵抗ラダーネットワーク（梯子型回路網：Ladder Network）４２と、電圧・電流変換部４１と、検出回路４０とを含む。以下の説明では、Ｒ−２Ｒ抵抗ラダーネットワーク４２を簡単に抵抗ラダー４２と記載する。

入力端子ＩＮｐ，ＩＮｎには差動の電圧信号が入力される。入力端子ＩＮｐには正極側の電圧信号が入力され、入力端子ＩＮｎには負極側信号が入力される。出力端子ＯＵＴｐ，ＯＵＴｎからは、増幅後の差動の電圧信号が出力される。正極側の電圧信号は出力端子ＯＵＴｐから出力され、負極側の電圧信号は出力端子ＯＵＴｎから出力される。

負荷インダクタＺＬｐは、電源電位が与えられる電源線ＶＤＤと出力端子ＯＵＴｐとの間に接続され、負荷インダクタＺＬｎは、電源線ＶＤＤと出力端子ＯＵＴｎとの間に接続される。

（抵抗ラダー）
抵抗ラダー４２は、入力端子ＩＮｐ，ＩＮｎ間に与えられた入力電圧Ｖｉｎを分圧するための回路である。抵抗ラダー４２は、ネットワーク状に連結された複数の抵抗素子を含む。図４に示す例の場合には、ノードＰ１〜Ｐ１５の各隣接ノード間に抵抗値Ｒの抵抗体が１個ずつ設けられ、ノードＮ１〜Ｎ１５の各隣接ノード間に抵抗値Ｒの抵抗体が１個ずつ設けられる。さらに、ノードＰ１，Ｎ１の各々と仮想交流接地線４９との間には抵抗値Ｒの抵抗体が設けられ、ノードＰ２〜Ｐ１５，Ｎ２〜Ｎ１５の各々と仮想交流接地線４９との間には抵抗値２×Ｒの抵抗体が設けられる。抵抗ラダー４２の一端であるノードＰ１５，Ｎ１５は、入力端子ＩＮｐ，ＩＮｎとそれぞれ接続されることによって、差動の入力電圧Ｖｉｎを受ける。

図４に示す抵抗ラダー４２において、抵抗体をインピーダンス素子に置き換えてもよい。すなわち、抵抗値Ｒの抵抗体に代えてインピーダンスＺのインピーダンス素子を用いてもよく、抵抗値２×Ｒの抵抗体に代えてインピーダンス２×Ｚのインピーダンス素子を用いてもよい。

上記の抵抗ラダー４２の構成によれば、第１番目のノードＰ１，Ｎ１間にかかる電圧は、第２番目のノードＰ２，Ｎ２間にかかる電圧の半分になり、第２番目のノードＰ２，Ｎ２間にかかる電圧は、第３番目のノードＰ３，Ｎ３間にかかる電圧の半分になる。同様にして、１以上１４以下の整数ｉを用いて、第ｉ番目のノードＰｉ，Ｎｉ間にかかる電圧は第（ｉ＋１）番目のノードＰｉ＋１，Ｎｉ＋１間にかかる電圧の半分になる。第１５番目のノードＰ１５，Ｎ１５間にかかる電圧は入力端子ＩＮｐ，ＩＮｎ間に与えられる入力電圧Ｖｉｎに等しいので、第ｉ番目のノードＰｉ，Ｎｉにかかる電圧は、入力電圧Ｖｉｎを２の（１５−ｉ）乗で割った値に等しくなる。すなわち、ノードＰ１〜Ｐ１５，Ｎ１〜Ｎ１５において、対応するノードＰｉ，Ｎｉ間にかかる電圧は６ｄＢずつ変化する。

（電圧・電流変換部）
電圧・電流変換部４１は、１８個の増幅部Ａｍｐ１〜Ａｍｐ１８と、これらの増幅部にそれぞれ対応する１８個のスイッチ部ＳＷ１〜ＳＷ１８とを含む。スイッチ部ＳＷ１〜ＳＷ１８は、図３のＡＰＣ３６から受けた利得制御信号ＧＣＳ２に応じて選択的にオン状態およびオフ状態に切替わる。以下、増幅部Ａｍｐ１〜Ａｍｐ１８およびスイッチ部ＳＷ１〜ＳＷ１８について総称する場合または不特定のものを示す場合に増幅部Ａｍｐおよびスイッチ部ＳＷと記載する場合がある。

まず、各増幅部Ａｍｐの入力ノードおよび出力ノードの接続について説明する。増幅部Ａｍｐ１〜Ａｍｐ１５の各々を１以上１５以下の整数ｉを用いて増幅部Ａｍｐｉのように表わせば、増幅部Ａｍｐｉにおいて正極（＋）側および負極（−）側の入力ノードは抵抗ラダー４２の第ｉ番目のノードＰｉ，Ｎｉにそれぞれ接続される。増幅部Ａｍｐ１６〜Ａｍｐ１８の各々において、正極側および負極側の入力ノードは入力端子ＩＮｐ，ＩＮｎにそれぞれ接続される。増幅部Ａｍｐ１〜Ａｍｐ１８の各々において、正極（＋）側および負極（＋）側の出力ノードは、対応のスイッチ部ＳＷを介して出力端子ＯＵＴｐ，ＯＵＴｎにそれぞれ接続される。

次に各増幅部Ａｍｐの動作の概略を説明する。各増幅部Ａｍｐは、入力された差動の電圧信号を差動の電流信号に変換して負荷インダクタＺＬｐ，ＺＬｎに出力する。増幅部Ａｍｐ１〜Ａｍｐ１８のうち、増幅部Ａｍｐ１〜Ａｍｐ１５の各々は、同一の相互コンダクタンスを有する。増幅部Ａｍｐ１〜Ａｍｐ１５の各々の相互コンダクタンスをＧｍとすれば、増幅部Ａｍｐ１６，Ａｍｐ１７，Ａｍｐ１８は、それぞれ、２×Ｇｍ、４×Ｇｍ、８×Ｇｍの相互コンダクタンスを有する。増幅部Ａｍｐ１〜Ａｍｐ１４は、抵抗ラダー４２との接続ノードＰｉ，Ｎｉに応じた倍率で入力電圧Ｖｉｎが縮小された電圧を受けるので、最終的に増幅部Ａｍｐ１〜Ａｍｐ１８は、６ｄＢずつ異なる利得で増幅された電流信号を負荷インダクタＺＬｐ，ＺＬｎに出力することになる。

ただし、負荷インダクタＺＬｐ，ＺＬｎにおいて、全ての増幅部Ａｍｐから出力された電流信号が加算されるわけではない。スイッチ部ＳＷ１〜ＳＷ１８は、図３のＡＰＣ３６から出力された利得制御信号ＧＣＳ２に応じて選択的にオン状態になるので、各スイッチ部ＳＷに対応する増幅部Ａｍｐは利得制御信号ＧＣＳ２に応じて選択的に動作状態になる。したがって、利得制御信号ＧＣＳ２に応じて動作状態にある増幅部Ａｍｐから出力された電流信号が負荷インダクタＺＬｐ，ＺＬｎにおいて加算され、加算結果に応じた電圧信号が出力端子ＯＵＴｐ，ＯＵＴｎから出力される。これによって、ＲＦＰＧＡ３５の利得制御が実現される。

より詳細には、増幅部Ａｍｐ１６，Ａｍｐ１７，Ａｍｐ１８は、同一構成のトランスコンダクタンスアンプ（Transconductance Amplifier）ＴＡを複数個並列に接続することによって構成される。すなわち、増幅部Ａｍｐ１６は２個並列に接続されたトランスコンダクタンスアンプＴＡを含み、増幅部Ａｍｐ１７は４個並列に接続されたトランスコンダクタンスアンプＴＡを含み、増幅部Ａｍｐ１８は８個並列に接続されたトランスコンダクタンスアンプＴＡを含む。増幅部Ａｍｐ１〜Ａｍｐ１５は同一構成のトランスコンダクタンスアンプＴＡをそれぞれ１個ずつ含む。したがって、図４の電圧・電流変換部は合計で２９個のトランスコンダクタンスアンプＴＡによって構成される。各トランスコンダクタンスアンプＴＡの構成の詳細については、図５を参照して後述する。

このように、図４のＲＦＰＧＡ３５は、並列接続するトランスコンダクタンスアンプＴＡを選択的に動作状態にすることによって利得を制御する点に特徴がある。従来のＲＦＰＧＡでは縦続接続する増幅器の個数を調整することによって利得を制御していたので雑音が大きくなりがちであり、受信帯域の雑音を除去するためにＳＡＷフィルタが必要であった。これに対して、図４に示すＲＦＰＧＡ３５によれば受信帯域雑音を低減することができるので、ＳＡＷフィルタが不要になる。

上記の２９個のトランスコンダクタンスアンプＴＡを動作状態または非動作状態に切替える利得制御信号ＧＣＳ２は、２９ビットのデジタル信号である。図４では簡略化されて示されているが、スイッチ部ＳＷ１６は、２個のトランスコンダクタンスアンプＴＡによって構成される増幅部Ａｍｐ１６の差動出力に接続されるので実際には４個のスイッチによって構成される。同様に、スイッチ部ＳＷ１７は８個のスイッチによって構成され、スイッチ部ＳＷ１８は１６個のスイッチによって構成される。

（検出回路）
検出回路４０は、入力端子ＩＮｐ，ＩＮｎ間に与えられる入力電圧Ｖｉｎを検出し、入力電圧Ｖｉｎの振幅に応じた検出電流Ｉｄｅｔを生成し、増幅部Ａｍｐ１〜Ａｍｐ１８を構成する各トランスコンダクタンスアンプＴＡに生成した検出電流Ｉｄｅｔを出力する。前述のように電圧・電流変換部４１には２９個のトランスコンダクタンスアンプＴＡが設けられているので、検出電流Ｉｄｅｔは、２９本の信号線を介して各トランスコンダクタンスアンプＴＡに出力される。各トランスコンダクタンスアンプＴＡは、検出電流Ｉｄｅｔの大きさに応じて増幅用のトランジスタのドレイン電圧（ドレイン・ソース間電圧）を調整する。これによってエンベロープ・トラッキングが実現される。検出回路４０の構成の詳細については、図６を参照して後述する。

［トランスコンダクタンスアンプの詳細な構成］
図５は、図４の各増幅部Ａｍｐに設けられたトランスコンダクタンスアンプＴＡの構成を示す回路図である。図５を参照して、トランスコンダクタンスアンプＴＡは、擬似差動増幅器５１と、バイアス回路５２，５３とを含む。

擬似差動増幅器５１は、ＮＭＯＳ（Negative-channel Metal Oxide Semiconductor）トランジスタＭ１〜Ｍ４と、コンデンサＣ１ｐ，Ｃ１ｎ，Ｃ２ｐ，Ｃ２ｎと、抵抗素子Ｒ２１，Ｒ２２と、スイッチ素子ＳＷ１９とを含む。トランジスタＭ１，Ｍ３はこの順で接地電位が与えられる接地ノードＶＳＳと出力端子ＯＵＴｎとの間に直列に接続される。トランジスタＭ２，Ｍ４はこの順で接地ノードＶＳＳと出力端子ＯＵＴｐとの間に直列、かつ、トランジスタＭ１，Ｍ３の直列接続体とは並列に接続される。トランジスタＭ１〜Ｍ４のボディは接地ノードＶＳＳに接続される。トランジスタＭ１のゲートとトランジスタＭ２のドレインとの間にはコンデンサＣ２ｐが設けられ、トランジスタＭ２のゲートとトランジスタＭ１のドレインとの間にはコンデンサＣ２ｎが設けられる。

トランジスタＭ１，Ｍ２は差動対を構成し、ソース接地差動増幅器として機能する。トランジスタＭ１，Ｍ２のゲートは、それぞれ、コンデンサＣ１ｐ，Ｃ１ｎを介して入力ノードＰｏ，Ｎｏと接続される。ここで、入力ノードＰｏ，Ｎｏは、図４の増幅部Ａｍｐ１に設けられたトランスコンダクタンスアンプＴＡの場合には、抵抗ラダー４２の第１番目のノードＰ１，Ｎ１にそれぞれ対応する。同様に、１以上１５以下の整数ｉを用いて表わすと、増幅部Ａｍｐｉに設けられたトランスコンダクタンスアンプＴＡの場合には、入力ノードＰｏ，Ｎｏは、抵抗ラダー４２の第ｉ番目のノードＰｉ，Ｎｉにそれぞれ対応する。増幅部Ａｍｐ１６〜Ａｍｐ１８に設けられたトランスコンダクタンスアンプＴＡの場合には、入力ノードＰｏ，Ｎｏは、図４の入力端子ＩＮｐ，ＩＮｎにそれぞれ対応する。

トランジスタＭ１，Ｍ２のゲートは、さらに、抵抗素子Ｒ２１，Ｒ２２をそれぞれ介してバイアス回路５２の出力ノードＮＤ３１と接続される。これによってトランジスタＭ１，Ｍ２のゲートには一定の直流電圧ＶＣＭ１が印加される。

トランジスタＭ３，Ｍ４は、トランジスタＭ１，Ｍ２とそれぞれカスコード接続される。トランジスタＭ３，Ｍ４のゲートは、バイアス回路５３の出力ノードＮＤｉと接続される。これによって、トランジスタＭ３，Ｍ４のゲートには検出電流Ｉｄｅｔに応じた直流電圧Ｖｄｅｔが印加される。ここで、出力ノードＮＤｉは、２９個のトランスコンダクタンスアンプＴＡごとに後述する図６のノードＮＤ１〜ＮＤ２９のうちの１つに対応する。

バイアス回路５２は、電源線ＶＤＤと出力ノードＮＤ３１との間に設けられた定電流源ＩＳ１と、出力ノードＮＤ３１と接地ノードＶＳＳとの間に直列に接続されたＮＭＯＳトランジスタＭＣ１〜ＭＣ４とを含む。トランジスタＭＣ１〜ＭＣ４の各ゲートは出力ノードＮＤ３１に接続され、各ボディは接地ノードＶＳＳと接続される。定電流源ＩＳ１から出力された電流が負荷回路として用いられるトランジスタＭＣ１〜ＭＣ４の直列接続体に流れ、これによって出力ノードＮＤ３１にバイアス電圧ＶＣＭ１が生じる。

バイアス回路５３は、出力ノードＮＤｉと接地ノードＶＳＳとの間に直列に接続されたＮＭＯＳトランジスタＭＤ１〜ＭＤ６を含む。トランジスタＭＤ１〜ＭＤ６の各ゲートは出力ノードＮＤｉと接続され、各ボディは接地ノードＶＳＳと接続される。図４の検出回路４０から出力された検出電流Ｉｄｅｔが負荷回路として用いられるトランジスタＭＤ１〜ＭＤ６の直列接続体に流れ、これによって出力ノードＮＤｉにバイアス電圧Ｖｄｅｔが生じる。

スイッチ素子ＳＷ１９は、トランジスタＭ１，Ｍ２のドレイン間に接続される。トランスコンダクタンスアンプＴＡを非動作状態にする場合は、図示を省略したスイッチによって検出電流Ｉｄｅｔを遮断するとともに定電流源ＩＳ１の出力を遮断する。さらにスイッチ素子ＳＷ１９をオン状態にすることによってトランジスタＭ１，Ｍ２のドレインを接続するとともに、トランジスタＭ１〜Ｍ４のゲートを接地ノードＶＳＳに接続する。

［検出回路の詳細な構成］
図６は、図４の検出回路４０の構成を示す回路図である。図６を参照して、検出回路４０は、擬似差動増幅器５４と、バイアス回路５５，５６と、カレントミラー回路５７とを含む。

擬似差動増幅器５４は、ＮＭＯＳトランジスタＭＡ１〜ＭＡ４と、コンデンサＣ３ｐ，Ｃ３ｎと、抵抗素子Ｒ２３，Ｒ２４と、トランジスタＭＡ１，ＭＡ２のドレイン間に接続されたスイッチ素子ＳＷ２０とを含む。検出回路４０が動作状態の場合には、スイッチ素子ＳＷ２０はオフ状態である。

擬似差動増幅器５４は、図５のトランスコンダクタンスアンプＴＡに設けられる擬似差動増幅器５１のレプリカ（replica）となっていて、擬似差動増幅器５１とほぼ同じ構成を有する。すなわち、トランジスタＭＡ１，ＭＡ３はこの順で接地ノードＶＳＳと接続ノードＮＤ３２との間に直列に接続される。トランジスタＭＡ２，ＭＡ４はこの順で接地ノードＶＳＳと接続ノードＮＤ３２との間に直列、かつ、トランジスタＭＡ１，ＭＡ３の直列接続体と並列に接続される。トランジスタＭＡ１〜ＭＡ４のボディは接地ノードＶＳＳに接続される。トランジスタＭＡ１〜ＭＡ４のサイズ、すなわちゲート長およびゲート幅は、図５のトランジスタＭ１〜Ｍ４のサイズにそれぞれ等しいことが望ましい。

トランジスタＭＡ１，ＭＡ２は差動対を構成し、ソース接地差動増幅器として機能する。トランジスタＭＡ１，ＭＡ２のゲートは、それぞれ、コンデンサＣ３ｐ，Ｃ３ｎを介して入力端子ＩＮｐ，ＩＮｎと接続される。トランジスタＭＡ１，ＭＡ２のゲートは、さらに、抵抗素子Ｒ２３，Ｒ２４を介してバイアス回路５５の出力ノードＮＤ３４と接続される。これによってトランジスタＭＡ１，ＭＡ２のゲートには一定の直流電圧ＶＣＭ２が印加される。バイアス回路５５は、たとえば、図５のバイアス回路５２と同様の構成である。

トランジスタＭＡ３，ＭＡ４は、トランジスタＭＡ１，ＭＡ２とそれぞれカスコード接続される。トランジスタＭＡ３，ＭＡ４のゲートは、バイアス回路５６の出力ノードＮＤ３３と接続される。これによって、トランジスタＭＡ３，ＭＡ４のゲートには検出電流Ｉｄｅｔに応じた直流電圧Ｖｄｅｔが印加される。望ましくは、バイアス回路５６の構成を図５のバイアス回路５３の構成と同じにすることによって、トランジスタＭＡ３，ＭＡ４のゲートに印加されるバイアス電圧Ｖｄｅｔを図５のトランジスタＭ３，Ｍ４に印加されるバイアス電圧Ｖｄｅｔに等しくする。

バイアス回路５６は、出力ノードＮＤ３３と接地ノードＶＳＳとの間に直列に接続されたＮＭＯＳトランジスタＭＥ１〜ＭＥ６を含む。トランジスタＭＥ１〜ＭＥ６の各ゲートは出力ノードＮＤ３３と接続され、各ボディは接地ノードＶＳＳと接続される。カレントミラー回路５７によってコピーされた検出電流Ｉｄｅｔが負荷回路として用いられるトランジスタＭＥ１〜ＭＥ６の直列接続体に流れ、これによって出力ノードＮＤ３３にバイアス電圧Ｖｄｅｔが生じる。

カレントミラー回路５７は、ＰＭＯＳ（Positive-channel Metal Oxide Semiconductor）トランジスタＭＦ１〜ＭＦ３１を含む。トランジスタＭＦ１〜ＭＦ３１の各ソースは電源線ＶＤＤに接続され、各ゲートは接続ノードＮＤ３２に接続される。トランジスタＭＦ３１のドレインは接続ノードＮＤ３２に接続される。トランジスタＭＦ３０のドレインは、バイアス回路５６の出力ノードＮＤ３３に接続される。トランジスタＭＦ１〜ＭＦ１５は図４の増幅部Ａｍｐ１〜Ａｍｐ１５を構成するトランスコンダクタンスアンプＴＡにそれぞれ対応する。各トランジスタのドレインは、対応するトランスコンダクタンスアンプＴＡにおいてバイアス回路５３の出力ノードＮＤｉと接続される。トランジスタＭＦ１６，ＭＦ１７は、増幅部Ａｍｐ１６を構成する２個のトランスコンダクタンスアンプＴＡにそれぞれ対応する。トランジスタＭＦ１６，ＭＦ１７のドレインは、対応する２個のトランスコンダクタンスアンプＴＡの各々に設けられるバイアス回路５３の出力ノードＮＤ１６，ＮＤ１７とそれぞれ接続される。トランジスタＭＦ１８〜ＭＦ２１は、増幅部Ａｍｐ１７を構成する４個のトランスコンダクタンスアンプＴＡにそれぞれ対応する。トランジスタＭＦ１８〜ＭＦ２１のドレインは、対応する４個のトランスコンダクタンスアンプＴＡの各々に設けられるバイアス回路５３の出力ノードＮＤ１８〜ＮＤ２１とそれぞれ接続される。トランジスタＭＦ２２〜ＭＦ２９は、増幅部Ａｍｐ１８を構成する８個のトランスコンダクタンスアンプＴＡにそれぞれ対応する。トランジスタＭＦ２２〜ＭＦ２９のドレインは、対応する８個のトランスコンダクタンスアンプＴＡの各々に設けられるバイアス回路５３の出力ノードＮＤ２２〜ＮＤ２９とそれぞれ接続される。

トランジスタＭＦ３１には、差動対トランジスタＭＡ１，ＭＡ２のゲートに入力される入力電圧Ｖｉｎの振幅に応じた検出電流Ｉｄｅｔが流れる。トランジスタＭＦ１〜ＭＦ３１のサイズが全て等しいとすると、この検出電流ＩｄｅｔはトランジスタＭＦ１〜ＭＦ３０にコピーされる。トランジスタＭＦ３０を流れる検出電流Ｉｄｅｔによってバイアス回路５６に設けられた負荷回路（トランジスタＭＥ１〜ＭＥ６の直列接続体）に直流電圧Ｖｄｅｔが生じる。トランジスタＭＦ１〜ＭＦ２９の各々を流れる検出電流Ｉｄｅｔは、入力電圧Ｖｉｎの振幅に応じた検出信号として対応のトランスコンダクタンスアンプＴＡに出力される。各トランスコンダクタンスアンプＴＡにおいてバイアス回路５３に設けられた負荷回路（トランジスタＭＤ１〜ＭＤ６の直列接続体）には、検出電流Ｉｄｅｔに応じた直流電圧Ｖｄｅｔが生じる。

上記の説明では、トランジスタＭＦ３１を流れる検出電流Ｉｄｅｔが検出信号として各トランスコンダクタンスアンプＴＡに出力されるとしたが、接続ノードＮＤ３２の電圧が検出信号として各トランスコンダクタンスアンプＴＡに出力されると考えてもよい。この場合、トランジスタＭＦ１〜ＭＦ２９の各々は対応のトランスコンダクタンスアンプＴＡともにバイアス回路５３を構成し、検出回路４０は、接続ノードＮＤ３２の電圧を検出信号として各バイアス回路５３に出力する。

［利得制御］
以下、図４〜図６に示したＲＦＰＧＡ３５の動作を詳しく説明する。まず、利得制御について説明する。

図７は、増幅部Ａｍｐ１〜Ａｍｐ１８の動作状態の制御とＲＦＰＧＡ３５の利得との関係を一覧にして示す図である。図７において、増幅部Ａｍｐ１８単独の利得を０ｄＢとし、増幅部Ａｍｐ１７単独の利得を−６ｄＢとして、以下順番に各増幅部Ａｍｐ単独の利得は６ｄＢずつ減少した値であるとする。増幅部Ａｍｐが動作状態の場合は「１」で表わされ、非動作状態の場合は「０」で表わされる。図７に示すように増幅部Ａｍｐ１〜１８を選択的に動作状態にすることによって、ステップ精度を±０．３ｄＢとして０．５ｄＢステップでダイナミックレンジ８４ｄＢの利得制御を行なうことができる。

図８は、−７８ｄＢから−７１．５ｄＢまでを０．５ｄＢステップで利得制御する方法について説明するための図である。図８において増幅部Ａｍｐが動作状態の場合は、増幅部Ａｍｐを表わす三角形の記号の内部が黒く塗りつぶされる。

図７、図８を参照して、−７８ｄＢから−７２．５ｄＢまでの０．５ｄＢステップでの利得制御は、常時、動作状態となる増幅部Ａｍｐ５とそれより６ｄＢごとに低くなる利得を持つＡｍｐ４，…，Ａｍｐ１をスイッチ部ＳＷ１〜ＳＷ４のオン／オフで制御することによって実現される。これら５個の増幅部Ａｍｐ１〜Ａｍｐ５以外の増幅部Ａｍｐは非動作状態である。

具体的に図８（Ａ）を参照して、スイッチ部ＳＷ５のみをオン状態にすることによって増幅部Ａｍｐ５のみを動作状態とし、その他の増幅部Ａｍｐを非動作状態にすると、利得は−７８ｄＢとなる。

図８（Ｂ）を参照して、図８（Ａ）に示された状態から利得を０．５ｄＢだけ増加させるためには、スイッチ部ＳＷ５，ＳＷ１をオン状態にすることによって増幅部Ａｍｐ５と増幅部Ａｍｐ１とを動作状態にし、その他の増幅部Ａｍｐを非動作状態にする。この場合の利得は−７８ｄＢ＋（−１０２）ｄＢ＝−７７．４７ｄＢと計算される。ステップ幅は０．５３ｄＢとなるので、近似的に０．５ｄＢステップの利得制御が実現できる。

図８（Ｃ）を参照して、図８（Ａ）に示された状態から利得を２．５ｄＢだけ増加させるためには、増幅部Ａｍｐ５，Ａｍｐ３およびＡｍｐ１を動作状態とし、その他の増幅部Ａｍｐを非動作状態とする。この場合の利得は−７５．６３ｄＢとなり、近似的に−７５．５ｄＢの利得が実現できる。

図８（Ｄ）を参照して、図８（Ａ）に示された状態から利得を５．５ｄＢだけ増加させるためには、増幅部Ａｍｐ５，Ａｍｐ４，Ａｍｐ３およびＡｍｐ２を動作状態にし、その他の増幅部Ａｍｐを非動作状態にする。この場合の利得は−７２．５２ｄＢとなる。

図８（Ｅ）を参照して、図８（Ｄ）に示された状態からさらに増幅部Ａｍｐ１を動作状態にした場合には、利得は−７２．２４ｄＢとなり、０．５ｄＢステップを実現できない。そこで、図８（Ｅ）に示すように増幅部Ａｍｐ６を動作状態にし、その他の増幅部Ａｍｐを非動作状態にすることによって−７２ｄＢの利得を実現する。

−７２ｄＢから−６６．５ｄＢまでの０．５ｄＢステップでの利得制御は、常時、動作状態となる増幅部Ａｍｐ６とそれより６ｄＢごとに低くなる利得を持つＡｍｐ５，…，Ａｍｐ２を、スイッチ部ＳＷ２〜ＳＷ５のオン／オフで制御することによって実現される。たとえば、図８（Ｆ）に示すように、図８（Ｅ）に示された状態から利得を０．５ｄＢだけ増加させるためには、スイッチ部ＳＷ６，ＳＷ２をオン状態にすることによって増幅部Ａｍｐ６と増幅部Ａｍｐ２とを動作状態にし、その他の増幅部Ａｍｐを非動作状態にする。この場合の利得は−７１．４７ｄＢであるので、近似的に−７１．５ｄＢが実現される。

以下同様に、常時動作状態となる増幅部Ａｍｐを順次シフトさせながら、常時動作状態になる増幅部Ａｍｐとそれより６ｄＢごとに低くなる利得を持つ４個の増幅部を用いて０．５ｄＢステップの利得制御が実現される。

［入出力特性の高線形化の必要性］
図９は、送信系の入出力特性を示す図である。図９の横軸はベースバンド信号の電圧を示し、縦軸はＲＦＩＣの出力電力を示す。実線の特性曲線Ｂは、破線の特性曲線Ａに比べて入出力特性の線形性を向上させた場合を示す。

第２世代携帯電話規格（２Ｇ）であるＧＳＭのＰＡＰＲは１．５ｄＢであり、第３世代携帯電話規格（３Ｇ）であるＷＣＤＭＡのＰＡＰＲは３．５ｄＢであり、第３．９世代携帯電話規格（３．９Ｇ）であるＬＴＥのＰＡＰＲは８．２ｄＢである。このように携帯電話規格の世代が上がるにつれてＰＡＰＲが増加している。図９に示すように、比較的高いＰＡＰＲの信号が特性曲線Ａで示されるような入出力特性の送信系に入力されると、ピーク電圧Ｖｐｅａｋ付近の利得が平均電圧Ｖａｖｇ付近の利得よりも低下してしまう。このため、出力信号が歪んでしまい、変調精度が劣化する。したがって、ＬＴＥ信号に対応するためには、特性曲線Ｂで示されるように送信系の線形特性を向上させる必要がある。

［トランスコンダクタンスアンプの動作（エンベロープ・トラッキングの原理）］
次に、図５のトランスコンダクタンスアンプＴＡにおけるエンベロープ・トラッキングの原理ついて説明する。

図１０は、図５のトランスコンダクタンスアンプＴＡのうち、トランジスタＭ１，Ｍ３に接続される部分を取り出して示した図である。図１０のトランジスタＭ１，Ｍ３によってカスコード付加ソース接地形増幅器が構成される。トランジスタＭ１がソース接地トランジスタであり、トランジスタＭ３がカスコードトランジスタである。エンベロープ・トラッキング技術では、トランジスタＭ１のゲートに入力される入力信号の振幅が増加するにつれて、ソース接地トランジスタＭ１のドレイン電圧（ドレイン・ソース間電圧）を増加させることによって、増幅器の入出力特性の線形性を向上させる。

図１１は、図１０の各部の電圧波形を示す図である。図１０、図１１を参照して、図１１（Ａ）には、図１０のトランジスタＭ１のゲートに入力される入力信号Ｖｇの電圧波形が示される。電圧振幅が比較的小さい場合をＶｇ１とし、電圧振幅が比較的大きい場合をＶｇ２とする。

図１１（Ｂ）には、図１０のトランジスタＭ１のドレイン電圧ＶＤＳの波形と、出力端子ＯＵＴｎから出力される出力信号Ｖｏｕｔの電圧波形とが示される。入力信号Ｖｇ１に対応するドレイン電圧をＶＤＳ１とし、出力信号をＶｏｕｔ１とする。入力信号Ｖｇ２に対応するドレイン電圧をＶＤＳ２とし、出力信号をＶｏｕｔ２とする。

比較的小振幅の入力信号Ｖｇ１の場合には、出力信号Ｖｏｕｔ１の電圧振幅が小さい。このため、トランジスタＭ３は飽和領域で動作し、トランジスタＭ１のドレイン電圧ＶＤＳ１の電圧振幅も小さくなる。

比較的大振幅の入力信号Ｖｇ２の場合には、出力信号Ｖｏｕｔ２の電圧振幅が大きくなる。このため、トランジスタＭ３は線形領域で動作し、トランジスタＭ１のドレイン電圧ＶＤＳ２の電圧振幅も大きくなる。この結果、トランジスタＭ１も線形領域で動作するようになるので、トランジスタＭ１の相互コンダクタンスＧｍが低下し、増幅器の入出力特性の線形性が劣化する。特に、ドレイン電圧ＶＤＳ２が最小値ＶＤＳ２ｍｉｎとなるときに出力信号Ｖｏｕｔ２の歪みが大きくなる。

そこで、比較的大振幅の入力信号Ｖｇ２の場合に、トランジスタＭ３のゲートに印加するバイアス電圧Ｖｄｅｔを増加させる。そうすると、ドレイン電圧の直流成分がＶＤＳｄｃからＶＤＳｄｃ’に増加するので、トランジスタＭ１のドレイン電圧もＶＤＳ２からＶＤＳ２’に増加する。この結果、トランジスタＭ１が飽和領域で動作するようになるので、トランジスタＭ１の相互コンダクタンスＧｍが増加し、増幅器の入出力特性の線形性が向上する。

図１２は、トランジスタＭ１の相互コンダクタンスＧｍとドレイン電圧ＶＤＳとの関係を示す図である。図１２では、ゲート電圧（ゲート・ソース間電圧）ＶＧＳが０．６、０．８、１．０、１．２（Ｖ）の場合の関係がそれぞれ示される。図１２に示すように、ドレイン電圧ＶＤＳが増加すると相互コンダクタンスＧｍが増加する。この現象は短いチャネル長トランジスタを用いるほど顕著になる。

図１３は、エンベロープ・トラッキングの有無による増幅器の特性の変化を概念的に示す図である。

図１３において、破線のグラフＡは、エンベロープ・トラッキング無しの場合の入力電力Ｐｉｎと出力電力Ｐｏｕｔとの関係を示し、実線のグラフＢは、エンベロープ・トラッキング有りの場合の入力電力Ｐｉｎと出力電力Ｐｏｕｔの関係を示す。エンベロープ・トラッキングを用いることによって１ｄＢ利得圧縮点（ＯＰ１ｄＢ：1dB output compression point）が向上する。

図１３において、破線のグラフＣ１，Ｃ２，Ｃ３は、エンベロープ・トラッキング無しの場合の入力電力Ｐｉｎと利得Ｇａｉｎとの関係を示す。Ｃ１，Ｃ２，Ｃ３の順にドレイン・ソース間電圧が増加する。実線のグラフＤは、エンベロープ・トラッキング有りの場合の入力電力Ｐｉｎと利得Ｇａｉｎとの関係を示す。エンベロープ・トラッキングでは、入力信号の振幅が増加するにつれてドレイン・ソース間電圧を増加させる。この結果、増幅器の線形性を向上させることができる。

［検出回路の動作原理］
次に、図６の検出回路４０の動作原理ついて説明する。

図１４は、図６の検出回路４０において入力電圧Ｖｉｎの振幅と検出電流Ｉｄｅｔとの関係を示す図である。図１４には、図５のトランジスタＭ３，Ｍ４のゲートに印加されるバイアス電圧Ｖｄｅｔと入力電圧Ｖｉｎの振幅との関係、およびトランジスタＭ１，Ｍ２のドレイン電圧ＶＤＳと入力電圧Ｖｉｎの振幅との関係も併せて示される。

ソース接地形差動増幅回路に流れるコモンモード（common mode）電流の大きさは、入力電圧Ｖｉｎの振幅に依存する。図６の検出回路４０では、コモンモード電流は、トランジスタＭＦ３１を流れる検出電流Ｉｄｅｔとして観測される。図１４に示すように検出電流Ｉｄｅｔは、入力電圧Ｖｉｎの振幅が大きくなるにつれて増大するので、検出電流Ｉｄｅｔによって入力電圧Ｖｉｎが検出できることがわかる。

この検出電流Ｉｄｅｔを用いて、図５のトランジスタＭ３，Ｍ４のゲートに印加されるバイアス電圧Ｖｄｅｔが生成される。したがって、バイアス電圧Ｖｄｅｔも、入力電圧Ｖｉｎの振幅が大きくなるにつれて増大する。バイアス電圧Ｖｄｅｔの増加に伴って図５のトランジスタＭ１，Ｍ２のドレイン電圧ＶＤＳも増加するので、出力端子ＯＵＴｐ，ＯＵＴｎから出力される信号を歪まないようすることができる。

［シミュレーション結果］
以下、シミュレーション結果に基づいて実施の形態１によるＲＦＰＧＡ（可変利得制御回路）３５の効果について説明する。

図１５は、ＲＦＰＧＡの入出力特性のシミュレーション結果を示す図である。図１５を参照して、黒丸で示したエンベロープ・トラッキング無しの場合、ＯＰ１ｄＢは９．６ｄＢｍであった。白丸で示したエンベロープ・トラッキング有りの場合、ＯＰ１ｄＢは１４．８ｄＢｍであった。これらのシミュレーション結果より，エンベロープ・トラッキング技術を適用することで約５ｄＢ程、線形特性が改善していることが分かる。

図１６は、帯域幅５ＭＨｚのＬＴＥ変調信号をＲＦＰＧＡに入力した場合における入力信号および出力信号のパワースペクトルを示す図である。図１６において横軸の周波数は入力信号の帯域の中心を０として表わしている。

曲線（Ａ）は入力信号のパワースペクトル（power spectrum）を示す。中心周波数に対して±２．２５ＭＨｚの周波数帯域のＬＴＥ変調信号が入力されている。曲線（Ｂ）はエンベロープ・トラッキング有りの場合における出力信号のパワースペクトルを示し、曲線（Ｃ）はエンベロープ・トラッキング有りの場合における出力信号のパワースペクトルを示す。

図１６に基づいて、隣接チャネル（２．５ＭＨｚ〜７．５ＭＨｚおよび−２．５ＭＨｚ〜−７．５ＭＨｚ）への漏洩電力を評価した。隣接チャネル漏洩電力比（ＡＣＬＲ：Adjacent Channel Leakage Ratio）は、エンベロープ・トラッキング無しの場合に−４７ｄＢｃ／４．５ＭＨｚとなり、エンベロープ・トラッキング有りの場合に−４９ｄＢｃ／４．５ＭＨｚとなった。これらの結果より，ＡＣＬＲが２ｄＢ改善していることが分かる。

［まとめ］
以上のとおり実施の形態１によれば、高ダイナミックレンジかつ高精度のステップで利得制御が可能であるとともに、雑音が低減でき、さらにエンベロープ・トラッキングによる高線形特性を兼ね備えたＲＦＰＧＡを提供することができる。

＜実施の形態２＞
実施の形態１のＲＦＰＧＡではエンベロープ・トラッキング技術を採用することにより、入出力特性の線形性を向上させることができた。エンベロープ・トラッキング技術では、図５および図６で説明したように、検出した入力信号の振幅に基づいて、トランスコンダクタンスアンプＴＡに設けられたカスコードトランジスタＭ３，Ｍ４のゲートバイアス電圧を調整する。増幅部Ａｍｐ１５〜Ａｍｐ１８についてはこの方法で入出力特性の線形性が向上するが、増幅部Ａｍｐ１〜Ａｍｐ１４の場合にはかえって入出力特性の線形性を劣化させる可能性がある。この理由は次のとおりである。

増幅部Ａｍｐ１〜Ａｍｐ１４の入力信号の振幅は、図４で説明した抵抗ラダー４２によって減衰されているため、検出回路４０で検出する入力信号の振幅よりも小さくなっている。このため、入力信号の振幅が増加した場合に、これらの増幅部Ａｍｐ１〜Ａｍｐ１４のトランスコンダクタンスアンプＴＡに設けられたカスコードトランジスタＭ３，Ｍ４のゲートバイアス電圧が必要以上に上昇する可能性がある。結果として、増幅部Ａｍｐ１〜Ａｍｐ１４の相互コンダクタンスＧｍは、入力信号の振幅が大きくなるにつれて増大する。このため、入出力特性の線形性がかえって劣化する。

上記の可能性を考慮して、実施の形態２のＲＦＰＧＡでは、エンベロープ・トラッキングを行なう場合と行なわない場合とに切替えられるようにしている。増幅部Ａｍｐ１５〜Ａｍｐ１８のどれか１つでも動作状態のとき、すなわち、ＲＦＰＧＡの利得が比較的大きいとき、エンベロープ・トラッキングを行なうようにし、増幅部Ａｍｐ１〜Ａｍｐ１４のうちのいずれかのみが動作状態のときは、エンベロープ・トラッキングを行なわないようにした。これによって、ＲＦＰＧＡの入出力特性の線形性をさらに向上させることができる。

図１７は、この発明の実施の形態２によるＲＦＰＧＡに用いられる検出回路４０Ａの構成を示す回路図である。

図１７の検出回路４０Ａに設けられた第１の擬似差動増幅器５４Ａは、スイッチ素子ＳＷ２１，ＳＷ２２をさらに含む点で、図６の擬似差動増幅器５４と異なる。スイッチ素子ＳＷ２１は、バイアス回路５５の出力ノードＮＤ３４と抵抗素子Ｒ２３，Ｒ２４との間に設けられる。スイッチ素子ＳＷ２２は、バイアス回路５６の出力ノードＮＤ３３とトランジスタＭＡ３，ＭＡ４のゲートとの間に設けられる。

さらに、図１７の検出回路４０Ａは、第２の擬似差動増幅器５８を含む点で図６の検出回路４０と異なる。擬似差動増幅器５８は、ＮＭＯＳトランジスタＭＢ１〜ＭＢ４と、抵抗素子Ｒ２５，Ｒ２６と、スイッチ素子ＳＷ２３〜ＳＷ２５とを含む。擬似差動増幅器５８は、図５のトランスコンダクタンスアンプＴＡに設けられる擬似差動増幅器５１のレプリカ（replica）となっていて、擬似差動増幅器５１とほぼ同じ構成である。ただし、トランジスタＭＢ１，ＭＢ２のゲートにはコンデンサを介して入力信号が入力されない。

擬似差動増幅器５８に含まれる各要素の接続関係を具体的に説明すると、トランジスタＭＢ１，ＭＢ３はこの順で接地ノードＶＳＳと接続ノードＮＤ３２との間に直列に接続される。トランジスタＭＢ２，ＭＢ４はこの順で接地ノードＶＳＳと接続ノードＮＤ３２との間に直列、かつ、トランジスタＭＢ１，ＭＢ３の直列接続体とは並列に接続される。トランジスタＭＢ１〜ＭＢ４のボディは接地ノードＶＳＳに接続される。トランジスタＭＢ１〜ＭＢ４のサイズは、図５のトランジスタＭ１〜Ｍ４のサイズにそれぞれ等しいことが望ましい。トランジスタＭＢ１，ＭＢ２のゲートは抵抗素子Ｒ２５，Ｒ２６の各一端とそれぞれ接続され、抵抗素子Ｒ２５，２６の各他端はスイッチ素子ＳＷ２４を介してバイアス回路５５の出力ノードＮＤ３４と接続される。トランジスタＭＢ３，ＭＢ４のゲートは、スイッチ素子ＳＷ２５を介してバイアス回路５６の出力ノードＮＤ３３と接続される。スイッチ素子ＳＷ２３は、トランジスタＭＢ１，ＭＢ２のドレイン間に接続される。

なお、図１７ではバイアス回路５５の具体的な回路構成の一例が示される。すなわち、バイアス回路５５は、電源線ＶＤＤと出力ノードＮＤ３４との間に設けられた定電流源ＩＳ２と、出力ノードＮＤ３４と接地ノードＶＳＳとの間に直列に接続されたＮＭＯＳトランジスタＭＧ１〜ＭＧ４とを含む。トランジスタＭＧ１〜ＭＧ４の各ゲートは出力ノードＮＤ３４に接続され、各ボディは接地ノードＶＳＳと接続される。定電流源ＩＳ２から出力された電流が負荷回路として用いられるトランジスタＭＧ１〜ＭＧ４の直列接続体に流れ、これによって出力ノードＮＤ３４にバイアス電圧ＶＣＭ２が生じる。

上記の構成の検出回路４０Ａにおいて、スイッチ素子ＳＷ２１〜ＳＷ２５は、図３のＡＰＣ３６から出力される制御信号ＥＮＶに応じてオン状態またはオフ状態に制御される。制御信号ＥＮＶが活性状態のとき、すなわち、ＥＮＶ＝“１”かつ／ＥＮＶ＝“０”のとき、スイッチ素子ＳＷ２１，ＳＷ２２，ＳＷ２３はオン状態になり、スイッチ素子ＳＷ２０，ＳＷ２４，ＳＷ２５はオフ状態になる。この結果、トランジスタＭＦ３１には、入力端子ＩＮｐ，ＩＮｎに入力される差動入力信号の振幅に応じた検出電流Ｉｄｅｔが流れる。この検出電流Ｉｄｅｔがカレントミラー回路５７でコピーされて、図４の増幅部Ａｍｐ１〜Ａｍｐ１８を構成する各トランスコンダクタンスアンプＴＡに出力される。

逆に、制御信号ＥＮＶが非活性状態のとき、すなわち、ＥＮＶ＝“０”かつ／ＥＮＶ＝“１”のとき、スイッチ素子ＳＷ２１，ＳＷ２２，ＳＷ２３はオフ状態になり、スイッチ素子ＳＷ２０，ＳＷ２４，ＳＷ２５はオン状態になる。この結果、トランジスタＭＦ３１には、入力信号の振幅にはよらずに、バイアス回路５５から出力されるバイアス電圧ＶＣＭ２に応じた一定の大きさの電流が流れる。この一定の大きさの電流がカレントミラー回路５７でコピーされて、図４の増幅部Ａｍｐ１〜Ａｍｐ１８を構成する各トランスコンダクタンスアンプＴＡに出力される。したがって、各トランスコンダクタンスアンプＴＡのカスコードトランジスタＭ３，Ｍ４のゲートには一定の大きさのバイアス電圧が印加される。

図１７のその他の点は図６の検出回路４０と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。さらに、ＲＦＰＧＡ全体の構成は、検出回路４０が図１７の検出回路４０Ａに置換される点を除いて図４のＲＦＰＧＡ３５と同じであるので説明を繰返さない。

図１８は、実施の形態２によるＲＦＰＧＡにおける利得制御を説明するための図である。図１８を参照して、ＲＦＰＧＡの利得は、２９ビットのデジタルコードである利得制御信号ＧＣＳ２によって決定される。以下、利得制御信号ＧＣＳ２の最上位ビットをｂ２９と表わし、最下位ビットをｂ１と表わし、第ｉ番目のビットをｂｉと表わすものとする。最下位ビットｂ１から第１５番目のビットｂ１５までは、増幅部Ａｍｐ１〜Ａｍｐ１５のトランスコンダクタンスアンプＴＡにそれぞれ対応する。第１６、第１７番目のビットｂ１６，ｂ１７は増幅部Ａｍｐ１６に対応し、第１８番目から第２２番目のまでのビットｂ１８〜ｂ２２は増幅部Ａｍｐ１７に対応し、第２２番目のビットｂ２２から最上位ビットｂ２９までは増幅部Ａｍｐ１８に対応する。増幅部Ａｍｐ１５に対応する第１５番目のビットｂ１５が“１”となるまでの間、すなわち、第１５番目以降のビットｂ１５〜ｂ２９が“０”の間は、制御信号ＥＮＶは非活性状態（ＥＮＶ＝“０”）になる。第１５番目以降のビットｂ１５〜ｂ２９のいずれかが“１”のときは、制御信号ＥＮＶは活性状態（ＥＮＶ＝“１”）になる。

図１９は、増幅部Ａｍｐ１〜Ａｍｐ１８の動作状態の制御とＲＦＰＧＡ３５の利得との関係を一覧にして示す図である。図１９では制御信号ＥＮＶの論理レベルを示す欄が追加されている。図１９のその他の点は図７と同じである。図１９に示すように、増幅部Ａｍｐ１５〜Ａｍｐ１８が非動作状態の間は、制御信号ＥＮＶは非活性状態（ＥＮＶ＝“０”）である。増幅部Ａｍｐ１５〜Ａｍｐ１８のいずれかが動作状態になると、制御信号ＥＮＶは活性状態（ＥＮＶ＝“１”）になる。

図２０は、ＲＦＰＧＡの入力信号の振幅と利得との関係を示すシミュレーション結果である。シミュレーションでは、図４の増幅部Ａｍｐ１４のみを動作状態とし、その他の増幅部Ａｍｐを非動作状態とした。この場合、実施の形態１のＲＦＰＧＡではエンベロープ・トラッキングが行なわれるが、実施の形態２のＲＦＰＧＡではエンベロープ・トラッキングは行なわれない。実施の形態１の場合には、入力信号の振幅が増加するにつれて利得が上昇する。これに対して、実施の形態２の場合には、入力信号の振幅が増加しても利得は上昇しない。

図２１は、帯域幅５ＭＨｚのＬＴＥ変調信号をＲＦＰＧＡに入力した場合における入力信号および出力信号のパワースペクトルを示す図である。図２１（Ａ）および図２１（Ｂ）において、横軸の周波数は入力信号の中心周波数を０として表わしている。シミュレーションでは、図４の増幅部Ａｍｐ１４のみを動作状態とし、その他の増幅部Ａｍｐを非動作状態とした。この場合、実施の形態１のＲＦＰＧＡではエンベロープ・トラッキングが行なわれるが、実施の形態２のＲＦＰＧＡではエンベロープ・トラッキングは行なわれない。

図２１（Ａ）は実施の形態１によるＲＦＰＧＡにおける入力信号および出力信号のパワースペクトルを示し、図２１（Ｂ）は実施の形態２における入力信号および出力信号のパワースペクトルを示す。図２１（Ａ）に示す実施の形態１の場合のＡＣＬＲは−５３．６ｄＢｃ／４．５ＭＨｚとなり、図２１（Ｂ）に示す実施の形態２の場合のＡＣＬＲは−５５．０ｄＢｃ／４．５ＭＨｚとなった。この結果から、実施の形態１に比べ実施の形態２のほうが低歪みであることが分かる。

今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１ 無線通信システム、１０ ＲＦＩＣ、２０ デジタルＲＦインターフェース、２１ 受信部、２２ 送信部、３０ 局部発振器、３２ 直交変調器、３５ ＲＦＰＧＡ、３９ 高周波トランス、４０，４０Ａ 検出回路、４１ 電圧・電流変換部、４２ 抵抗ラダーネットワーク(抵抗ラダー）、４９ 仮想交流接地線、５１，５４，５４Ａ，５８ 擬似差動増幅器、５２，５３，５５，５６ バイアス回路、５７ カレントミラー回路、Ａｍｐ１〜Ａｍｐ１８ 増幅部、ＥＮＶ 制御信号、ＧＣＳ１，ＧＣＳ２ 利得制御信号、ＩＮｐ，ＩＮｎ 入力端子、Ｉｄｅｔ 検出電流、ＬＯＩ，ＬＯＱ 局部発振信号、Ｍ１〜Ｍ４，ＭＡ１〜ＭＡ４，ＭＢ１〜ＭＢ４，ＭＣ１〜ＭＣ４，ＭＤ１〜ＭＤ６，ＭＥ１〜ＭＥ６，ＭＧ１〜ＭＧ４ ＮＭＯＳトランジスタ、ＭＦ１〜ＭＦ３０ ＰＭＯＳトランジスタ、Ｐ１〜Ｐ１５，Ｎ１〜Ｎ１５ ノード、ＮＤ１〜ＮＤ２９，ＮＤ３１，ＮＤ３３，ＮＤ３４ 出力ノード、ＮＤ３２ 接続ノード、ＯＵＴｐ，ＯＵＴｎ 出力端子、Ｐｏ，Ｎｏ 入力ノード、ＳＷ１〜ＳＷ１８ スイッチ部、ＳＷ１９〜ＳＷ２５ スイッチ素子、ＴＡ トランスコンダクタンスアンプ、ＶＤＤ 電源線、ＶＳＳ 接地ノード、ＺＬｐ，ＺＬｎ 負荷インダクタ。

Claims (6)

1. 制御信号に応じた利得で入力信号を増幅する可変利得増幅回路を備えた半導体装置であって、前記可変利得増幅回路は、
   増幅された前記入力信号を出力するための出力ノードと、
   前記出力ノードと第１の基準電位が与えられる第１の基準ノードとの間に互いに並列に接続され、前記制御信号に応じて選択的に動作状態になる複数の増幅器と、
   前記入力信号を検出し、検出した前記入力信号の大きさに応じた検出信号を前記複数の増幅器の各々に出力する検出回路とを備え、
   前記複数の増幅器の各々は、
   前記入力信号または前記入力信号に比例した信号を制御電極に受ける第１のトランジスタと、
   前記第１の基準ノードと前記出力ノードとの間に前記第１のトランジスタと直列に接続された第２のトランジスタと、
   前記検出信号に応じた大きさの直流電圧を前記第２のトランジスタの制御電極に印加する第１のバイアス回路とを含む、半導体装置。
2. 前記検出回路は、
   第２の基準電位が与えられる第２の基準ノードに第１の主電極が接続される第３のトランジスタと、
   前記入力信号を制御電極に受ける第４のトランジスタと、
   前記第１の基準ノードと前記第３のトランジスタの第２の主電極との間に前記第４のトランジスタと直列に接続される第５のトランジスタと、
   前記複数の増幅器にそれぞれ対応し、前記第３のトランジスタとカレントミラー回路を構成する複数の第６のトランジスタと、
   前記第３のトランジスタとカレントミラー回路を構成する第７のトランジスタと、
   前記第７のトランジスタに流れる電流に応じた大きさの直流電圧を前記第５のトランジスタの制御電極に印加する第２のバイアス回路とを含み、
   前記複数の増幅器の各々は、対応の第６のトランジスタに流れる電流を前記検出信号として受ける、請求項１に記載の半導体装置。
3. 前記複数の増幅器の各々に含まれる前記第１のトランジスタのサイズは等しく、
   前記複数の増幅器の各々に含まれる前記第２のトランジスタのサイズは等しく、
   前記検出回路に含まれる前記第４のトランジスタのサイズは、前記複数の増幅器の各々に含まれる前記第１のトランジスタのサイズに等しく、
   前記検出回路に含まれる前記第５のトランジスタのサイズは、前記複数の増幅器の各々に含まれる前記第２のトランジスタのサイズに等しい、請求項２に記載の半導体装置。
4. 前記複数の増幅器の各々において前記第１のバイアス回路は、前記第１および第２の基準ノード間に対応の第６のトランジスタと直列に接続された第１の負荷回路を含み、
   前記複数の増幅器の各々において前記第２のトランジスタの制御電極には、対応の第６のトランジスタを流れる電流によって前記第１の負荷回路に生じた直流電圧が印加され、
   前記第２のバイアス回路は、前記第１および第２の基準ノード間に前記第７のトランジスタと直列に接続された第２の負荷回路をさらに含み、
   前記第５のトランジスタの制御電極には、前記第７のトランジスタを流れる電流によって前記第２の負荷回路に生じた直流電圧が印加される、請求項２に記載の半導体装置。
5. 第１および第２の制御信号を受け、前記第１の制御信号に応じた利得で入力信号を増幅する可変利得増幅回路を備えた半導体装置であって、前記可変利得増幅回路は、
   増幅された前記入力信号を出力するための出力ノードと、
   前記出力ノードと第１の基準電位が与えられる第１の基準ノードとの間に互いに並列に接続され、前記第１の制御信号に応じて選択的に動作状態になる複数の増幅器と、
   前記入力信号を検出し、前記第２の制御信号が活性状態の場合には検出した前記入力信号の大きさに応じた検出信号を前記複数の増幅器の各々に出力し、前記第２の制御信号が非活性状態の場合には一定の大きさの信号を前記複数の増幅器の各々に出力する検出回路とを備え、
   前記複数の増幅器の各々は、
   前記入力信号または前記入力信号に比例した信号を制御電極に受ける第１のトランジスタと、
   前記第１の基準ノードと前記出力ノードとの間に前記第１のトランジスタと直列に接続された第２のトランジスタと、
   前記検出信号または前記一定の大きさの信号に応じた直流電圧を前記第２のトランジスタの制御電極に印加するバイアス回路とを含む、半導体装置。
6. 前記可変利得増幅回路は、複数のインピーダンス素子によって構成され、一端に前記入力信号を受ける梯子型回路網をさらに備え、
   前記複数の増幅器のうち一部の増幅器の各々は、前記梯子型回路網に接続されることによって、前記梯子型回路網への接続位置に応じた倍率で前記入力信号が縮小された信号を前記第１のトランジスタの制御電極に受け、
   前記複数の増幅器のうち前記一部の増幅器を除く残余の増幅器の各々は、前記入力信号を前記第１のトランジスタの制御電極に受け、
   前記半導体装置は、前記第１および第２の制御信号を出力する制御回路をさらに備え、
   前記制御回路は、所定の倍率以下に縮小された前記入力信号を受ける増幅器のみを前記第１の制御信号によって選択的に動作状態にする場合には、前記第２の制御信号を非活性状態にし、
   前記制御回路は、前記第１の制御信号によって選択的に動作状態にする増幅器の中に、前記所定の倍率を超える倍率の前記入力信号を受ける増幅器が含まれる場合には、前記第２の制御信号を活性状態にする、請求項５に記載の半導体装置。

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