JP2012169450A - Spin transistor and magnetic device - Google Patents

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Mikihiko Okane
幹彦 大兼
Yusuke Ohira
祐介 大平
Hiroshi Naganuma
博 永沼
Yasuo Ando
康夫 安藤
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Abstract

PROBLEM TO BE SOLVED: To provide a spin transistor which controls an output current by a relative angle of magnetization and also controls the output current by applying a voltage to a gate layer, and to provide a magnetic memory in which the spin transistor is integrated and a magnetic device such as a nonvolatile logic circuit.SOLUTION: A source layer 14, a gate layer 13, and a drain layer 15 are made of half metallic Heusler alloy. A first insulation layer 16 interposed between the source layer 14 and the gate layer 13 and a second insulation layer 17 interposed between the gate layer 13 and the drain layer 15 are made of magnesium oxide (MgO). A gate structure, which includes the gate layer 13 and applies a gate voltage to the gate layer 13 through electric capacitance, is made of chromium/magnesium oxide/half metallic Heusler alloy.

Description

本発明は、磁気メモリ、不揮発性論理回路等の磁気デバイスに使われる、出力電流を磁化状態およびゲート電圧により制御可能なスピントランジスタおよび磁気デバイスに関するものである。   The present invention relates to a spin transistor and a magnetic device that are used in a magnetic device such as a magnetic memory and a non-volatile logic circuit and in which an output current can be controlled by a magnetization state and a gate voltage.

磁気ランダムアクセスメモリにおいて、１つの記録ビットは、１つのトンネル磁気抵抗素子と１つのトランジスタとによって構成されている。トンネル磁気抵抗素子が記憶機能を担い、トランジスタがスイッチ機能を担っている。   In the magnetic random access memory, one recording bit is composed of one tunnel magnetoresistive element and one transistor. The tunnel magnetoresistive element has a memory function, and the transistor has a switch function.

しかしながら、トンネル磁気抵抗素子とトランジスタとを対にして使用する必要があるため、素子全体のサイズが大きくなり、大容量化を果たす上での障害となっている。従って、両方の機能を単一の素子で実現可能なスピントランジスタの実現が期待されている。   However, since it is necessary to use a tunnel magnetoresistive element and a transistor in pairs, the entire size of the element becomes large, which is an obstacle to achieving a large capacity. Therefore, realization of a spin transistor capable of realizing both functions with a single element is expected.

さらに、スピントランジスタを従来のトランジスタと同様に集積化することで、不揮発性の再構成可能論理回路を実現することができる。不揮発性により、従来よりも圧倒的な低消費電力化が期待できる。また、スピントランジスタ素子の磁化状態を制御することで、１つの素子で、何種類もの演算をすることが可能になる。このことが実現すれば、従来の半導体市場の約半分をスピントランジスタで置きかえることが期待できる。   Further, by integrating the spin transistor in the same manner as a conventional transistor, a nonvolatile reconfigurable logic circuit can be realized. Due to the non-volatility, an overwhelming reduction in power consumption can be expected. Further, by controlling the magnetization state of the spin transistor element, it is possible to perform many kinds of calculations with one element. If this is realized, it can be expected that about half of the conventional semiconductor market will be replaced by spin transistors.

しかし、従来提案されているいくつかのスピントランジスタでは、室温において、外部磁界によるスピントランジスタの電流変化率が小さく、ゲート電圧のオン／オフによる出力電流のオン／オフ比も小さい。その結果、スピントランジスタを流れる電流を良好に制御するのが困難となる（例えば、非特許文献１乃至５参照）。   However, in some conventionally proposed spin transistors, the current change rate of the spin transistor due to an external magnetic field is small at room temperature, and the on / off ratio of the output current due to on / off of the gate voltage is also small. As a result, it becomes difficult to satisfactorily control the current flowing through the spin transistor (see, for example, Non-Patent Documents 1 to 5).

一方、ハーフメタルのバンドギャップを用いることで、外部磁界による大きな電流変化率と、ゲート電圧のオン／オフによる大きな電流比とを得るための構造が提案されている（例えば、特許文献１または２参照）。しかし、これまで、動作確認は、低温やシミュレーションのみで行われており、室温下の実験で動作実証がなされた例はない。   On the other hand, a structure for obtaining a large current change rate by an external magnetic field and a large current ratio by ON / OFF of a gate voltage by using a half metal band gap has been proposed (for example, Patent Document 1 or 2). reference). However, until now, operation confirmation has been performed only at low temperatures and simulations, and there has been no example that has been verified in experiments at room temperature.

特開２００８−４８９１公報JP 2008-4891 A 特開２０１０−１６６０５０公報JP 2010-166050 A

S. Datta and B. Das, “Electronic analog of the electro-opticmodulator”, Appl. Phys. Lett., 1990年, 56, p.665S. Datta and B. Das, “Electronic analog of the electro-opticmodulator”, Appl. Phys. Lett., 1990, 56, p.665 M. Johnson, “Bipolar Spin Switch”,Science, 1993年, 260, p.320M. Johnson, “Bipolar Spin Switch”, Science, 1993, 260, p.320 D. J. Monsma, J. C. Lodder, Th. J. A.Popma, and B. Dieny, “Perpendicular hot electron spin-valve effect in a newmagnetic field sensor：The spin-valve transistor”, Phys. Rev. Lett., 1995年, 74, p.5260DJ Monsma, JC Lodder, Th. JAPopma, and B. Dieny, “Perpendicular hot electron spin-valve effect in a new magnetic field sensor: The spin-valve transistor”, Phys. Rev. Lett., 1995, 74, p. .5260 S. van Dijken, X. Jiang, and S. S. P.Parkin, “Room temperature operation of a high output current magnetic tunneltransistor”, Appl. Phys. Lett., 2002年, 80, p.3364S. van Dijken, X. Jiang, and S. S. P. Parkin, “Room temperature operation of a high output current magnetic tunneltransistor”, Appl. Phys. Lett., 2002, 80, p.3364 S. Sugahara and M. Tanaka, “A spin metal-oxide-semiconductorfield-effect transistor using half-metallic-ferromagnet contacts for the sourceand drain”, Appl. Phys. Lett., 2004年, 84, p.2307S. Sugahara and M. Tanaka, “A spin metal-oxide-semiconductorfield-effect transistor using half-metallic-ferromagnet contacts for the sourceand drain”, Appl. Phys. Lett., 2004, 84, p.2307

本発明は、このような課題に着目してなされたもので、その目的は、磁化の相対角度を外部磁界で制御した際の電流変化率が大きく、かつ、ゲート電圧のオン／オフによる出力電流のオン／オフ比の高い、室温で出力電流が制御可能なスピントランジスタおよび磁気デバイスを提供することにある。   The present invention has been made paying attention to such a problem, and its purpose is that the rate of change of current when the relative angle of magnetization is controlled by an external magnetic field is large, and that the output current depends on on / off of the gate voltage. It is an object of the present invention to provide a spin transistor and a magnetic device having a high on / off ratio and a controllable output current at room temperature.

上記目的を達成するために、本発明に係るスピントランジスタは、ハーフメタルによって構成されたソース層、ゲート層およびドレイン層と、前記ソース層と前記ゲート層との間に介在する第１の絶縁層と、前記ゲート層と前記ドレイン層との間に介在する第２の絶縁層と、前記ゲート層を含み、前記ゲート層に静電容量を介してゲート電圧を印加可能なゲート構造とを、備えることを特徴とする。   In order to achieve the above object, a spin transistor according to the present invention includes a source layer, a gate layer and a drain layer made of half metal, and a first insulating layer interposed between the source layer and the gate layer. And a second insulating layer interposed between the gate layer and the drain layer, and a gate structure including the gate layer and capable of applying a gate voltage to the gate layer via a capacitance. It is characterized by that.

本発明者らは、上記目的を達成すべく鋭意検討を実施した。その結果、前記ハーフメタルにホイスラー合金を使用したスピントランジスタにおいて、室温にて、磁化状態の制御による電流変化率として５０％、ゲート電圧によるオン／オフ比として１２６６を得た。   The inventors of the present invention have intensively studied to achieve the above object. As a result, in the spin transistor using a Heusler alloy for the half metal, a current change rate of 50% by controlling the magnetization state and 1266 of an on / off ratio by gate voltage were obtained at room temperature.

本発明に係るスピントランジスタで、前記ホイスラー合金は、Ｃｏ２ＦｅｘＭｎ１−ｘＳｉ、または、Ｃｏ２ＭｎＡｌｘＳｉ１−ｘのＣｏ基のホイスラー合金組成から成ることが好ましい。この場合、Ｘは、０以上１以下の範囲である。また、前記第１の絶縁層および前記第２の絶縁層は酸化マグネシウム（ＭｇＯ）から成ることが好ましい。前記ゲート構造はＣｒ／ＭｇＯ／Ｃｏ２ＭｎＳｉから成ることが好ましい。また、ゲート電圧を効率的に印加するために、前記ゲート構造の前記ＭｇＯの膜厚が５〜２０ナノメートルであることが好ましい。 In the spin transistor according to the present invention, the Heusler alloy, Co 2 Fe x Mn 1- x Si or, preferably consists of Heusler alloy composition of Co group Co 2 MnAl x Si 1-x . In this case, X is in the range of 0 to 1. The first insulating layer and the second insulating layer are preferably made of magnesium oxide (MgO). The gate structure is preferably made of Cr / MgO / Co 2 MnSi. Moreover, in order to apply a gate voltage efficiently, it is preferable that the film thickness of the MgO of the gate structure is 5 to 20 nanometers.

本発明に係るスピントランジスタは、前記ソース層、前記ゲート層および前記ドレイン層の磁化の相対角度により、室温にて電流が変化することが好ましい。   In the spin transistor according to the present invention, the current is preferably changed at room temperature depending on the relative angles of magnetization of the source layer, the gate layer, and the drain layer.

また、本発明に係るスピントランジスタは、前記ゲート層に電圧を印加することにより、室温にて電流が変化することが好ましい。この場合、前記ゲート層に印加する電圧がパルス形状であり、過渡的に電流が変化することが高速動作を実現する上で好ましい。また、前記ゲート層に印加するパルス電圧の立ち上がり時間がマイクロ秒以下であり、高速で出力電流が変化することが好ましい。   In the spin transistor according to the present invention, it is preferable that the current changes at room temperature by applying a voltage to the gate layer. In this case, it is preferable that the voltage applied to the gate layer has a pulse shape and the current changes transiently in order to realize high-speed operation. The rise time of the pulse voltage applied to the gate layer is preferably not more than microseconds, and the output current is preferably changed at high speed.

本発明に係るスピントランジスタは、スピントロニクス分野において、例えば磁気メモリや不揮発性論理回路などの磁気デバイスに使用することができる。本発明に係る磁気デバイスは、本発明に係るスピントランジスタを有することを、特徴とする。   The spin transistor according to the present invention can be used for a magnetic device such as a magnetic memory or a nonvolatile logic circuit in the spintronics field. A magnetic device according to the present invention includes the spin transistor according to the present invention.

本発明によれば、磁化の相対角度で出力電流が制御可能で、かつ、ゲート電極に電圧を印加することでも出力電流が制御可能なスピントランジスタを提供することができる。このため、磁化の相対角度を外部磁界で制御した際の電流変化率が大きく、かつ、ゲート電圧のオン／オフによる出力電流のオン／オフ比の高い、室温で出力電流が制御可能なスピントランジスタを提供することができる。また、ゲートに入力する電圧をパルス形状にすることで、高速動作のスピントランジスタを提供することができる。また、このスピントランジスタを集積化することで、磁気メモリや不揮発性論理回路などの磁気デバイスを実現することができる。   According to the present invention, it is possible to provide a spin transistor in which an output current can be controlled by a relative angle of magnetization, and an output current can be controlled by applying a voltage to a gate electrode. Therefore, a spin transistor that has a large current change rate when the relative angle of magnetization is controlled by an external magnetic field and that has a high on / off ratio of the output current due to on / off of the gate voltage and can control the output current at room temperature. Can be provided. In addition, a high speed operation spin transistor can be provided by making the voltage input to the gate into a pulse shape. Further, by integrating the spin transistor, a magnetic device such as a magnetic memory or a nonvolatile logic circuit can be realized.

本発明の実施の形態のスピントランジスタを示す模式断面図である。It is a schematic cross section showing a spin transistor of an embodiment of the invention. 本発明の実施の形態のスピントランジスタを構成する、トンネル磁気抵抗素子の（ａ）磁気抵抗曲線、（ｂ）ソース−ドレイン電圧（Ｓｏｕｒｃｅ−Ｄｒａｉｎ Ｖｏｌｔａｇｅ）に対するコンダクタンス特性（Ｃｏｎｄｕｃｔａｎｃｅ）を示すグラフである。It is a graph which shows the conductance characteristic (Conductance) with respect to the (a) magnetoresistive curve of the tunnel magnetoresistive element which comprises the spin transistor of embodiment of this invention, and (b) source-drain voltage (Source-Drain Voltage). 本発明の実施の形態のスピントランジスタの、ゲート電圧（ＶＧ）入力時のドレイン電流（Ｄｒａｉｎ Ｃｕｒｒｅｎｔ）の過渡応答特性を示すグラフである。Spin transistor according to the embodiment of the present invention, is a graph showing a transient response characteristic of the gate voltage (V G) drain current (Drain, Current) at the input. 本発明の実施の形態のスピントランジスタの、ゲート電圧（Ｇａｔｅ Ｖｏｌｔａｇｅ）の大きさに対する出力電流のオン／オフ比（Ｏｎ／Ｏｆｆ Ｒａｔｉｏ）を示すグラフである。It is a graph which shows the on / off ratio (On / Off Ratio) of the output current with respect to the magnitude | size of the gate voltage (Gate Voltage) of the spin transistor of embodiment of this invention. 本発明の実施の形態のスピントランジスタの、ハーフメタルの磁化の向きが平行（ａｔ Ｐ ｓｔａｔｅ）／反平行（ａｔ ＡＰ ｓｔａｔｅ）時の出力電流の変化率（ＭＣ ｒａｔｉｏ）を示すグラフである。It is a graph which shows the change rate (MC ratio) of the output current when the direction of magnetization of the half metal is parallel (at P state) / anti-parallel (at AP state) of the spin transistor of the embodiment of the present invention.

以下、本発明の実施の形態について図面を参照しながら説明する。   Hereinafter, embodiments of the present invention will be described with reference to the drawings.

図１に示すように、ゲート電極層１１／ゲート絶縁層１２の上に、二つの強磁性トンネル接合が並列にならんだ、スピントランジスタ構造をリソグラフィー法により作製した。図１に示す一例では、ゲート電極層１１／ゲート絶縁層１２はＣｒ／ＭｇＯから成り、強磁性トンネル接合はＣｏ２ＭｎＳｉ／ＭｇＯ／Ｃｏ２ＭｎＳｉから成っている。ゲート絶縁層１２に隣接するＣｏ２ＭｎＳｉがゲート層１３のハーフメタルであり、トンネル絶縁層であるＭｇＯ上部の二つのＣｏ２ＭｎＳｉが、ソース層１４およびドレイン層１５のハーフメタルである。トンネル絶縁層は、ソース層１４とゲート層１３との間に介在する第１の絶縁層１６と、ゲート層１３とドレイン層１５との間に介在する第２の絶縁層１７とから成っている。また、ゲート構造は、ゲート電極層１１、ゲート絶縁層１２およびゲート層１３から成っている。 As shown in FIG. 1, a spin transistor structure in which two ferromagnetic tunnel junctions are arranged in parallel on a gate electrode layer 11 / gate insulating layer 12 was fabricated by a lithography method. In the example shown in FIG. 1, the gate electrode layer 11 / gate insulating layer 12 is made of Cr / MgO, and the ferromagnetic tunnel junction is made of Co 2 MnSi / MgO / Co 2 MnSi. Co 2 MnSi adjacent to the gate insulating layer 12 is a half metal of the gate layer 13, and two Co 2 MnSi on the top of MgO which is a tunnel insulating layer are half metals of the source layer 14 and the drain layer 15. The tunnel insulating layer includes a first insulating layer 16 interposed between the source layer 14 and the gate layer 13 and a second insulating layer 17 interposed between the gate layer 13 and the drain layer 15. . The gate structure includes a gate electrode layer 11, a gate insulating layer 12, and a gate layer 13.

図２に、図１に示す二つの強磁性トンネル接合の６Ｋにおける（ａ）磁気抵抗曲線、および、（ｂ）ソース-ドレイン電圧に対するコンダクタンス特性を示す。トンネル磁気抵抗比は、６Ｋにおいて２３５％、室温において６４％と非常に大きい。この大きなトンネル磁気抵抗比と、コンダクタンス特性における、ゼロバイアス電圧近傍でのコンダクタンスの増大は、ソース層１４、ゲート層１３、ドレイン層１５に用いたＣｏ２ＭｎＳｉがハーフメタルであることを示している。 FIG. 2 shows (a) the magnetoresistance curve at 6K of the two ferromagnetic tunnel junctions shown in FIG. 1 and (b) the conductance characteristics with respect to the source-drain voltage. The tunnel magnetoresistance ratio is very large at 235% at 6K and 64% at room temperature. The increase in conductance near the zero bias voltage in the large tunnel magnetoresistance ratio and conductance characteristics indicates that the Co 2 MnSi used for the source layer 14, the gate layer 13, and the drain layer 15 is a half metal. .

図３に、ゲート電圧を１Ｖ印加した際の、磁化平行および反平行状態のドレイン電流の室温における過渡応答特性を示す。パルス印加後、約５μｓ後にドレイン電流がピークを示し、その後減少することが分かる。ピーク電流とゲート電圧印加前の電流との比（オン／オフ比）は非常に大きく、また、平行および反平行状態でピーク電流値に差があることが分かる。   FIG. 3 shows the transient response characteristics of the parallel and antiparallel drain currents at room temperature when a gate voltage of 1 V is applied. It can be seen that the drain current peaks after about 5 μs after the pulse application and then decreases. It can be seen that the ratio (on / off ratio) between the peak current and the current before application of the gate voltage is very large, and that there is a difference in peak current values between the parallel and antiparallel states.

図４に、ゲート電圧（Ｇａｔｅ Ｖｏｌｔａｇｅ）のオン／オフに対する、出力電流の室温におけるオン／オフ比（Ｏｎ／Ｏｆｆ Ｒａｔｉｏ）のゲート電圧依存性を示す。   FIG. 4 shows the gate voltage dependence of the on / off ratio (On / Off Ratio) of the output current at room temperature with respect to on / off of the gate voltage (Gate Voltage).

図４から、ゲート電圧が０．１Ｖ以上で、急激に電流が増加していることが分かる。また、ソース−ドレイン電圧ＶＳＤが小さいほど、オン／オフ比が大きく、良好なスイッチ特性を得るのに好ましいことが分かる。また、ゲート層のハーフメタルの磁化の向きが、ソース層およびドレイン層のハーフメタルの磁化に対して、平行（ａｔ Ｐ ｓｔａｔｅ）および反平行（ａｔ ＡＰ ｓｔａｔｅ）に変化することにより、スイッチ特性が変化することが分かる。 From FIG. 4, it can be seen that the current rapidly increases when the gate voltage is 0.1 V or higher. Further, it can be seen that the smaller the source-drain voltage V SD is, the larger the on / off ratio is, which is preferable for obtaining good switching characteristics. Further, the switching characteristics are changed by changing the direction of magnetization of the half metal of the gate layer to be parallel (at P state) and anti-parallel (at AP state) to the magnetization of the half metal of the source layer and the drain layer. You can see that it changes.

図５に、ゲート層の磁化の向きが、ソース層およびドレイン層の磁化に対して、平行および反平行に変化した時の、出力電流の室温における変化率（ＭＣ ｒａｔｉｏ）をゲート電圧に対してプロットした結果を示す。   FIG. 5 shows the change rate (MC ratio) of the output current at room temperature with respect to the gate voltage when the direction of magnetization of the gate layer changes parallel and antiparallel to the magnetization of the source layer and the drain layer. The plotted result is shown.

図５から、ゲート電圧が小さく、また、ソース−ドレイン電圧が小さい状態では、最大で約５０％の電流変化率が得られていることが分かる。   From FIG. 5, it can be seen that a maximum current change rate of about 50% is obtained when the gate voltage is low and the source-drain voltage is low.

以上から、図１のスピントランジスタ構造は、磁化の向き、および、ゲート電圧を制御することで、出力電流を室温にて高速制御することが可能な最良の態様であることが分かる。   From the above, it can be seen that the spin transistor structure of FIG. 1 is the best mode in which the output current can be controlled at high speed at room temperature by controlling the direction of magnetization and the gate voltage.

以上、発明の実施の形態に則して本発明を説明してきたが、本発明の内容は上記に限定されるものではなく、本発明の範疇を逸脱しない限りにおいて、あらゆる変形や変更が可能である。   As described above, the present invention has been described according to the embodiment of the invention. However, the content of the present invention is not limited to the above, and various modifications and changes can be made without departing from the scope of the present invention. is there.

１１ ゲート電極層
１２ ゲート絶縁層
１３ ゲート層
１４ ソース層
１５ ドレイン層
１６ 第１の絶縁層
１７ 第２の絶縁層
DESCRIPTION OF SYMBOLS 11 Gate electrode layer 12 Gate insulating layer 13 Gate layer 14 Source layer 15 Drain layer 16 1st insulating layer 17 2nd insulating layer

Claims (11)

ハーフメタルによって構成されたソース層、ゲート層およびドレイン層と、
前記ソース層と前記ゲート層との間に介在する第１の絶縁層と、
前記ゲート層と前記ドレイン層との間に介在する第２の絶縁層と、
前記ゲート層を含み、前記ゲート層に静電容量を介してゲート電圧を印加可能なゲート構造とを、
備えることを特徴とするスピントランジスタ。 A source layer, a gate layer and a drain layer made of half metal;
A first insulating layer interposed between the source layer and the gate layer;
A second insulating layer interposed between the gate layer and the drain layer;
A gate structure including the gate layer and capable of applying a gate voltage to the gate layer via a capacitance;
A spin transistor comprising: 前記ハーフメタルがホイスラー合金から成ることを、特徴とする請求項１記載のスピントランジスタ。   2. The spin transistor according to claim 1, wherein the half metal is made of a Heusler alloy. 前記ホイスラー合金がＣｏ２ＦｅｘＭｎ１−ｘＳｉ、または、Ｃｏ２ＭｎＡｌｘＳｉ１−ｘのＣｏ基のホイスラー合金組成から成ることを、特徴とする請求項２記載のスピントランジスタ。 The Heusler alloy Co 2 Fe x Mn 1-x Si or,, Co 2 MnAl x Si 1 -x that consists Heusler alloy composition of Co group, spin transistor according to claim 2, wherein. 前記第１の絶縁層および前記第２の絶縁層が酸化マグネシウム（ＭｇＯ）から成ることを、特徴とする請求項１、２または３記載のスピントランジスタ。   4. The spin transistor according to claim 1, wherein the first insulating layer and the second insulating layer are made of magnesium oxide (MgO). 前記ゲート構造がＣｒ／ＭｇＯ／Ｃｏ２ＭｎＳｉから成ることを、特徴とする請求項１、２、３または４記載のスピントランジスタ。 5. The spin transistor according to claim 1, wherein the gate structure is made of Cr / MgO / Co 2 MnSi. 前記ゲート構造の前記ＭｇＯの膜厚が５〜２０ナノメートルであることを、特徴とする請求項５記載のスピントランジスタ。   6. The spin transistor according to claim 5, wherein the thickness of the MgO in the gate structure is 5 to 20 nanometers. 前記ソース層、前記ゲート層および前記ドレイン層の磁化の相対角度により、室温にて電流が変化することを、特徴とする請求項１、２、３、４、５または６記載のスピントランジスタ。   7. The spin transistor according to claim 1, wherein the current changes at room temperature depending on a relative angle of magnetization of the source layer, the gate layer, and the drain layer. 前記ゲート層に電圧を印加することにより、室温にて電流が変化することを、特徴とする請求項１、２、３、４、５、６または７記載のスピントランジスタ。   8. The spin transistor according to claim 1, wherein a current is changed at room temperature by applying a voltage to the gate layer. 前記ゲート層に印加する電圧がパルス形状であり、過渡的に電流が変化することを特徴とする請求項８記載のスピントランジスタ。   9. The spin transistor according to claim 8, wherein the voltage applied to the gate layer has a pulse shape, and the current changes transiently. 前記ゲート層に印加するパルス電圧の立ち上がり時間がマイクロ秒以下であり、高速で出力電流が変化することを特徴とする請求項９記載のスピントランジスタ。   10. The spin transistor according to claim 9, wherein the rising time of the pulse voltage applied to the gate layer is not more than microseconds, and the output current changes at high speed. 請求項１、２、３、４、５、６、７、８、９または１０に記載のスピントランジスタを有することを、特徴とする磁気デバイス。
A magnetic device comprising the spin transistor according to claim 1, 2, 3, 4, 5, 6, 7, 8, 9 or 10.
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