JP2012165239A - デジタルフィルタ、信号処理方法およびプログラム - Google Patents
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Abstract
【解決手段】現在の入力実数値からNクロック前の入力実数値を減算して第1の実数値を得、該第1の実数値と1クロック前の第2の実数値を加算して第2の実数値を得、該第2の実数値に第1の実係数cを乗算して第3の実数値を得、前記第1の実数値と1クロック前の第1の複素数値に複素係数を乗算した値を複素加算して第1の複素数値を得るとともに該第1の複素数値から第4の実数値を抽出し、該第4の実数値に第2の実係数を乗算して第5の実数値を得、前記第3の実数値から前記第5の実数値を減算して出力実数値を得る。
【選択図】図1
Description
請求項2にかかる発明のデジタルフィルタは、入力側が信号入力端子に接続されるNクロック分遅延の第1の実数遅延要素と、1クロック分遅延の第2の実数遅延要素と、1クロック分遅延の複素遅延要素と、入力側が前記信号入力端子と前記第1の実数遅延要素の出力側に接続される第1の実数減算器と、入力側が前記第1の実数滅算器の出力側に接続される第1の実数乗算器と、入力側が前記第2の実数遅延要素の出力側と前記第1の実数乗算器の出力側に接続され出力側が前記第2の実数遅延要素の入力側に接続される実数加算器と、入力側が前記複素遅延要素の出力側に接続される複素乗算器と、入力側が前記複素乗算器の出力側と前記第1の実数減算器の出力側に接続され出力側が前記複素遅延要素の入力側に接続される複素加算器と、入力側が前記複素加算器の出力側に接続される実部抽出器と、入力側が前記実部抽出器の出力側に接続される第2の実数乗要器と、入力側が前記実数加算器の出力側と前記第2の実数乗算器の出力側に接続され出力側が信号出力端子に接続される第2の実数減算器と、から構成されることを特徴とする。
請求項3にかかる発明のデジタルフィルタは、入力側が信号入力端子に接続されるNクロック分遅延の第1の実数遅延要素と、1クロック分遅延の第2の実数遅延要素と、1クロック分遅延の複素遅延要素と、入力側が信号入力端子と第1の実数遅延要素の出力側に接続される第1の実数減算器と、入力側が前記第2の実数遅延要素の出力側と前記第1の実数減算器の出力側に接続され出力側が前記第2の実数遅延要素の入力側に接続される実数加算器と、入力側が前記実数加算器の出力側に接続される第1の実数乗算器と、入力側が前記第1の実数減算器の出力側に接続される第2の実数乗算器と、入力側が前記複素遅延要素の出力側に接続される複素乗算器と、入力側が前記複素乗算器の出力側と前記第2の実数乗算器の出力側に接続され出力側が前記複素遅延要素の入力側に接続される複素加算器と、入力側が前記複素加算器の出力側に接続される実部抽出器と、入力側が前記第1の実数乗算器の出力側と前記実部抽出器の出力側に接続され出力側が信号出力端子に接続される第2の実数減算器と、から構成されることを特徴とする。
請求項4にかかる発明のデジタルフィルタは、入力側が信号入力端子に接続されるNクロック分遅延の第1の実数遅延要素と、1クロック分遅延の第2の実数遅延要素と、1クロック分遅延の複素遅延要素と、入力側が信号入力端子と第1の実数遅延要素の出力側に接続される第1の実数減算器と、入力側が前記第1の実数減算器の出力側に接続される第1の実数乗算器と、入力側が前記第2の実数遅延要素の出力側と前記第1の実数乗算器の出力側に接続され出力側が前記第2の実数遅延要素に接続される実数加算器と、入力側が前記第1の実数減算器の出力側に接続される第2の実数乗算器と、入力側が前記複素遅延要素の出力側に接続される複素乗算器と、入力側が前記複素乗算器の出力側と前記第2の実数乗算器の出力側に接続され出力側が前記複素遅延要素の入力側に接続される複素加算器と、入力側が前記複素加算器の出力側に接続される実部抽出器と、入力側が前記実数加算器の出力側と前記実部抽出器の出力側に接続され出力側が信号出力端子に接続される第2の実数減算器と、から構成されることを特徴とする。
請求項5にかかる発明の信号処理方法は、現在の入力実数値からNクロック前の入力実数値を減算して第1の実数値を得る第1のステップと、前記第1のステップで得られた第1の実数値と1クロック前の第2の実数値を加算して第2の実数値を得る第2のステップと、該第2のステップで得られた第2の実数値に第1の実係数を乗算して第3の実数値を得る第3のステップと、前記第1のステップで得られた前記第1の実数値と1クロック前の第1の複素数値に複素係数を乗算した値を複素加算して第1の複素数値を得るとともに該第1の複素数値から第4の実数値を抽出する第4のステップと、前記第4のステップで得られた第4の実数値に第2の実係数を乗算して第5の実数値を得る第5のステップと、前記第3のステップで得られた第3の実数値から前記第5のステップで得られた第5の実数値を減算して出力実数値を得る第6のステップと、を有することを特徴とする。
請求項6にかかる発明の信号処理方法は、現在の入力実数値からNクロック前の入力実数値を減算して第1の実数値を得る第1のステップと、前記第1のステップで得られた第1の実数値に第1の実係数を乗算して第2の実数値を得る第2のステップと、前記第2のステップで得られた第2の実数値と1クロック前の第3の実数値を加算して第3の実数値を得る第3のステップと、前記第1のステップで得られた前記第1の実数値と1クロック前の第1の複素数値に複素係数を乗算した値を複素加算して第1の複素数値を得るとともに該第1の複素数値から第4の実数値を抽出する第4のステップと、前記第4のステップで得られた第4の実数値に第2の実係数を乗算して第5の実数値を得る第5のステップと、前記第3のステップで得られた第3の実数値から前記第5のステップで得られた第5の実数値を減算して出力実数値を得る第6のステップと、を有することを特徴とする。
請求項7にかかる発明の信号処理方法は、現在の入力実数値からNクロック前の入力実数値を減算して第1の実数値を得る第1のステップと、前記第1のステップで得られた第1の実数値と1クロック前の第2の実数値を加算して第2の実数値を得る第2のステップと、該第2のステップで得られた第2の実数値に第1の実係数を乗算して第3の実数値を得る第3のステップと、前記第1のステップで得られた第1の実数値に第2の実係数を乗算して第4の実数値を得る第4のステップと、該第4のステップで得られた第4の実数値と1クロック前の第1の複素数値に複素係数を乗算した値を複素加算して第1の複素数値を得るとともに該第1の複素数値から第5の実数値を抽出する第5のステップと、前記第3のステップで得られた第3の実数値から前記第5のステップで得られた第5の実数値を減算して出力実数値を得る第6のステップと、を有することを特徴とする。
請求項8にかかる発明の信号処理方法は、現在の入力実数値からNクロック前の入力実数値を減算して第1の実数値を得る第1のステップと、前記第1のステップで得られた第1の実数値に第1の実係数を乗算して第2の実数値を得る第2のステップと、前記第2のステップで得られた第2の実数値と1クロック前の第3の実数値を加算して第3の実数値を得る第3のステップと、前記第1のステップで得られた第1の実数値に第2の実係数を乗算して第4の実数値を得る第4のステップと、該第4のステップで得られた第4の実数値と1クロック前の第1の複素数値に複素係数を乗算した値を複素加算して第1の複素数値を得るとともに該第1の複素数値から第5の実数値を抽出する第5のステップと、前記第3のステップで得られた第3の実数値から前記第5のステップで得られた第5の実数値を減算して出力実数値を得る第6のステップと、を有することを特徴とする。
請求項9にかかる発明のプログラムは、請求項5に記載の第1乃至第6のステップ、請求項6に記載の第1乃至第6のステップ、請求項7に記載の第1乃至第6のステップ、又は請求項8に記載の第1乃至第6のステップをコンピュータで実行させることを特徴とする。
図1に本発明の第1の実施例のデジタルフィルタを示す。100は信号入力端子、101は信号出力端子、102はNクロック分(N段分)遅延の実数遅延要素、103は1クロック分遅延の実数遅延要素、104は1クロック分遅延の複素遅延要素、105,112は実数減算器、106は実数加算器、107,111は実数乗算翠、108は複素乗算器、109は複素加算器、110は複素数から実部を抽出する実部抽出器である。
(a1+jb1)+(a2+jb2)=(a1+a2)+j(b1+b2)
の処理を実現するものである。
(a1+jb1)×(a2+jb2)=(a1×a2−b1×b2)+j(a1×b2+a2×b1)
の処理を実現するものである。
図6に本発明の第2の実施例のデジタルフィルタを示す。この図6のデジタルフィルタは、図1に示したデジタルフィルタの実数加算器106と遅延要素103の組を、乗算器107と入れ替えたものである。よって、図1のデジタルフィルタと同等の特性をもつ。
図7に本発明の第3の実施例のデジタルフィルタを示す。この図7のデジタルフィルタは、図1に示したデジタルフィルタの複素遅延要素104と複素乗算器108と複素加算器109と実部抽出器110の組を、乗算器111とを入れ替えたものである。よって、図1のデジタルフィルタと同等の特性をもつ。
図8に本発明の第4の実施例のデジタルフィルタを示す。この図8のデジタルフィルタは、図1に示したデジタルフィルタの実数加算器106と遅延要素103の組を、乗算器107と入れ替えるとともに、図1に示したデジタルフィルタの複素遅延要素104と複素乗算器108と複素加算器109と実部抽出器110の組を、乗算器111と入れ替えたものである。よって、図1のデジタルフィルタと同等の特性をもつ。
以上ではデジタルフィルタをハードウエアで構成する場合について説明したが、プログラムを作成して、DSP等のコンピュータを制御することでも、同様のデジタルフィルタ機能を実現できる。図9、図10は図1の構成に対応する第5の実施例のプログラムリストの一部である。
また、図6のデジタルフィルタの機能は同様に、現在の入力実数値からNクロック前の入力実数値を減算して第1の実数値diffを得る第1のステップと、前記第1のステップで得られた第1の実数値diffに第1の実係数cを乗算して第2の実数値c*diffを得る第2のステップと、前記第2のステップで得られた第2の実数値c*diffと1クロック前の第3の実数値add3を加算して第3の実数値add3を得る第3のステップと、前記第1のステップで得られた前記第1の実数値diffと1クロック前の第1の複素数値add2に複素係数を乗算した値を複素加算して第1の複素数値add2を得るとともに該第1の複素数値add2から第4の実数値add2_rを抽出する第4のステップと、前記第4のステップで得られた第4の実数値add2_rに第2の実係数「1−c」を乗算して第5の実数値(1−c)*add2_rを得る第5のステップと、前記第3のステップで得られた第3の実数値add3から前記第5のステップで得られた第5の実数値(1−c)*add2_rを減算して出力実数値yを得る第6のステップと、を処理するプログラムあるいは信号処理方法により、実現できる。図6に、対応するノードに得られる信号を示した。
また、図7のデジタルフィルタの機能は同様に、現在の入力実数値からNクロック前の入力実数値を減算して第1の実数値diffを得る第1のステップと、前記第1のステップで得られた第1の実数値diffと1クロック前の第2の実数値add1を加算して第2の実数値add1を得る第2のステップと、該第2のステップで得られた第2の実数値add1に第1の実係数cを乗算して第3の実数値c*add1を得る第3のステップと、前記第1のステップで得られた第1の実数値diffに第2の実係数「1−c」を乗算して第4の実数値(1−c)*diffを得る第4のステップと、該第4のステップで得られた第4の実数値(1−c)*difと1クロック前の第1の複素数値add4に複素係数を乗算した値を複素加算して第1の複素数値add4を得るとともに該第1の複素数値add4から第5の実数値add4_rを抽出する第5のステップと、前記第3のステップで得られた第3の実数値c*add1から前記第5のステップで得られた第6の実数値add4_rを減算して出力実数値yを得る第6のステップと、を処理するプログラムあるいは信号処理方法により、実現できる。図7に、対応するノードに得られる信号を示した。
また、図8のデジタルフィルタの機能は同様に、現在の入力実数値からNクロック前の入力実数値を減算して第1の実数値diffを得る第1のステップと、前記第1のステップで得られた第1の実数値diffに第1の実係数cを乗算して第2の実数値c*diffを得る第2のステップと、前記第2のステップで得られた第2の実数値c*diffと1クロック前の第3の実数値add3を加算して第3の実数値add3を得る第3のステップと、前記第1のステップで得られた第1の実数値diffに第2の実係数「1−c」を乗算して第4の実数値(1−c)*diffを得る第4のステップと、該第4のステップで得られた第4の実数値(1−c)*difと1クロック前の第1の複素数値add4に複素係数を乗算した値を複素加算して第1の複素数値add4を得るとともに該第1の複素数値add4から第5の実数値add4_rを抽出する第5のステップと、前記第3のステップで得られた第3の実数値add3から前記第5のステップで得られた第6の実数値add4_rを減算して出力実数値yを得る第6のステップと、を処理するプログラムあるいは信号処理方法により、実現できる。図8に、対応するノードに得られる信号を示した。
200:信号入力端子、201:信号出力端子、202,203,204,205:1クロック遅延の遅延要素、206,207,208,209:乗算器、210:加算器
Claims (9)
- 入力側が信号入力端子に接続されるNクロック分遅延の第1の実数遅延要素と、1クロック分遅延の第2の実数遅延要素と、1クロック分遅延の複素遅延要素と、入力側が前記信号入力端子と前記第1の実数遅延要素の出力側に接続される第1の実数減算器と、入力側が前記第2の実数遅延要素の出力側と前記第1の実数減算器の出力側に接続され出力側が前記第2の実数遅延要素の入力側に接続される実数加算器と、入力側が前記実数加算器の出力側に接続される第1の実数乗算器と、入力側が前記複素遅延要素の出力側に接続される複素乗算器と、入力側が前記複素乗算器の出力側と前記第1の実数減算器の出力側に接続され出力側が前記複素遅延要素の入力側に接続される複素加算器と、入力側が前記複素加算器の出力側に接続される実部抽出器と、入力側が前記実部抽出器の出力側に接続される第2の実数乗算器と、入力側が前記第1の実数乗算器の出力側と前記第2の実数乗算器の出力側に接続され出力側が信号出力端子に接続される第2の実数減算器と、から構成されることを特徴とするデジタルフィルタ。
- 入力側が信号入力端子に接続されるNクロック分遅延の第1の実数遅延要素と、1クロック分遅延の第2の実数遅延要素と、1クロック分遅延の複素遅延要素と、入力側が前記信号入力端子と前記第1の実数遅延要素の出力側に接続される第1の実数減算器と、入力側が前記第1の実数滅算器の出力側に接続される第1の実数乗算器と、入力側が前記第2の実数遅延要素の出力側と前記第1の実数乗算器の出力側に接続され出力側が前記第2の実数遅延要素の入力側に接続される実数加算器と、入力側が前記複素遅延要素の出力側に接続される複素乗算器と、入力側が前記複素乗算器の出力側と前記第1の実数減算器の出力側に接続され出力側が前記複素遅延要素の入力側に接続される複素加算器と、入力側が前記複素加算器の出力側に接続される実部抽出器と、入力側が前記実部抽出器の出力側に接続される第2の実数乗要器と、入力側が前記実数加算器の出力側と前記第2の実数乗算器の出力側に接続され出力側が信号出力端子に接続される第2の実数減算器と、から構成されることを特徴とするデジタルフィルタ。
- 入力側が信号入力端子に接続されるNクロック分遅延の第1の実数遅延要素と、1クロック分遅延の第2の実数遅延要素と、1クロック分遅延の複素遅延要素と、入力側が信号入力端子と第1の実数遅延要素の出力側に接続される第1の実数減算器と、入力側が前記第2の実数遅延要素の出力側と前記第1の実数減算器の出力側に接続され出力側が前記第2の実数遅延要素の入力側に接続される実数加算器と、入力側が前記実数加算器の出力側に接続される第1の実数乗算器と、入力側が前記第1の実数減算器の出力側に接続される第2の実数乗算器と、入力側が前記複素遅延要素の出力側に接続される複素乗算器と、入力側が前記複素乗算器の出力側と前記第2の実数乗算器の出力側に接続され出力側が前記複素遅延要素の入力側に接続される複素加算器と、入力側が前記複素加算器の出力側に接続される実部抽出器と、入力側が前記第1の実数乗算器の出力側と前記実部抽出器の出力側に接続され出力側が信号出力端子に接続される第2の実数減算器と、から構成されることを特徴とするデジタルフィルタ。
- 入力側が信号入力端子に接続されるNクロック分遅延の第1の実数遅延要素と、1クロック分遅延の第2の実数遅延要素と、1クロック分遅延の複素遅延要素と、入力側が信号入力端子と第1の実数遅延要素の出力側に接続される第1の実数減算器と、入力側が前記第1の実数減算器の出力側に接続される第1の実数乗算器と、入力側が前記第2の実数遅延要素の出力側と前記第1の実数乗算器の出力側に接続され出力側が前記第2の実数遅延要素に接続される実数加算器と、入力側が前記第1の実数減算器の出力側に接続される第2の実数乗算器と、入力側が前記複素遅延要素の出力側に接続される複素乗算器と、入力側が前記複素乗算器の出力側と前記第2の実数乗算器の出力側に接続され出力側が前記複素遅延要素の入力側に接続される複素加算器と、入力側が前記複素加算器の出力側に接続される実部抽出器と、入力側が前記実数加算器の出力側と前記実部抽出器の出力側に接続され出力側が信号出力端子に接続される第2の実数減算器と、から構成されることを特徴とするデジタルフィルタ。
- 現在の入力実数値からNクロック前の入力実数値を減算して第1の実数値を得る第1のステップと、前記第1のステップで得られた第1の実数値と1クロック前の第2の実数値を加算して第2の実数値を得る第2のステップと、該第2のステップで得られた第2の実数値に第1の実係数を乗算して第3の実数値を得る第3のステップと、前記第1のステップで得られた前記第1の実数値と1クロック前の第1の複素数値に複素係数を乗算した値を複素加算して第1の複素数値を得るとともに該第1の複素数値から第4の実数値を抽出する第4のステップと、前記第4のステップで得られた第4の実数値に第2の実係数を乗算して第5の実数値を得る第5のステップと、前記第3のステップで得られた第3の実数値から前記第5のステップで得られた第5の実数値を減算して出力実数値を得る第6のステップと、を有することを特徴とする信号処理方法。
- 現在の入力実数値からNクロック前の入力実数値を減算して第1の実数値を得る第1のステップと、前記第1のステップで得られた第1の実数値に第1の実係数を乗算して第2の実数値を得る第2のステップと、前記第2のステップで得られた第2の実数値と1クロック前の第3の実数値を加算して第3の実数値を得る第3のステップと、前記第1のステップで得られた前記第1の実数値と1クロック前の第1の複素数値に複素係数を乗算した値を複素加算して第1の複素数値を得るとともに該第1の複素数値から第4の実数値を抽出する第4のステップと、前記第4のステップで得られた第4の実数値に第2の実係数を乗算して第5の実数値を得る第5のステップと、前記第3のステップで得られた第3の実数値から前記第5のステップで得られた第5の実数値を減算して出力実数値を得る第6のステップと、を有することを特徴とする信号処理方法。
- 現在の入力実数値からNクロック前の入力実数値を減算して第1の実数値を得る第1のステップと、前記第1のステップで得られた第1の実数値と1クロック前の第2の実数値を加算して第2の実数値を得る第2のステップと、該第2のステップで得られた第2の実数値に第1の実係数を乗算して第3の実数値を得る第3のステップと、前記第1のステップで得られた第1の実数値に第2の実係数を乗算して第4の実数値を得る第4のステップと、該第4のステップで得られた第4の実数値と1クロック前の第1の複素数値に複素係数を乗算した値を複素加算して第1の複素数値を得るとともに該第1の複素数値から第5の実数値を抽出する第5のステップと、前記第3のステップで得られた第3の実数値から前記第5のステップで得られた第5の実数値を減算して出力実数値を得る第6のステップと、を有することを特徴とする信号処理方法。
- 現在の入力実数値からNクロック前の入力実数値を減算して第1の実数値を得る第1のステップと、前記第1のステップで得られた第1の実数値に第1の実係数を乗算して第2の実数値を得る第2のステップと、前記第2のステップで得られた第2の実数値と1クロック前の第3の実数値を加算して第3の実数値を得る第3のステップと、前記第1のステップで得られた第1の実数値に第2の実係数を乗算して第4の実数値を得る第4のステップと、該第4のステップで得られた第4の実数値と1クロック前の第1の複素数値に複素係数を乗算した値を複素加算して第1の複素数値を得るとともに該第1の複素数値から第5の実数値を抽出する第5のステップと、前記第3のステップで得られた第3の実数値から前記第5のステップで得られた第5の実数値を減算して出力実数値を得る第6のステップと、を有することを特徴とする信号処理方法。
- 請求項5に記載の第1乃至第6のステップ、請求項6に記載の第1乃至第6のステップ、請求項7に記載の第1乃至第6のステップ、又は請求項8に記載の第1乃至第6のステップをコンピュータで実行させるためのプログラム。
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