JP2012160071A - コンピュータシステム、試験装置、試験方法、及び試験プログラム - Google Patents
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- 238000012360 testing method Methods 0.000 title claims abstract description 146
- 238000010998 test method Methods 0.000 title claims abstract description 12
- 239000000700 radioactive tracer Substances 0.000 claims abstract description 21
- 238000012545 processing Methods 0.000 claims description 27
- 230000006870 function Effects 0.000 abstract description 31
- 238000010586 diagram Methods 0.000 description 17
- 238000006243 chemical reaction Methods 0.000 description 8
- 238000013507 mapping Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 6
- 238000004088 simulation Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 230000010365 information processing Effects 0.000 description 3
- 238000013519 translation Methods 0.000 description 3
- 241000282414 Homo sapiens Species 0.000 description 1
- 235000013399 edible fruits Nutrition 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 238000011017 operating method Methods 0.000 description 1
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- Advance Control (AREA)
- Debugging And Monitoring (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
【解決手段】試験装置2と、先行命令のアクセス先仮想メモリアドレスが、後続命令のアクセス先仮想メモリアドレスと重複するか否かを判定し、重複しない場合に、前記後続命令が前記先行命令を追い越して実行されるように、処理装置によるメモリへのアクセス動作を制御する、命令追い越し回路12と、前記後続命令の追い越しが発生した場合に、前記後続命令を特定する情報を生成し、追い越し結果情報として保存する、追い越しトレーサ回路13とを具備する。前記試験装置2は、設定変更部5と、試験命令列生成部6と、追い越し判別部7と、試験命令列変更部8と、SWシミュレータ実行部9と、実行結果判定部10とを備える。
【選択図】図1
Description
(1)追い越しが発生した場合に、追い越しが発生しなかった場合とは異なる実行結果が得られるようにする機能。
(2)追い越しが発生した場合に、追い越しが発生したことをソフトウェアによって知ることができる機能。
(3)上記(1)における異なる実行結果を、ソフトウェアによって計算し、期待値を生成する機能。
上記(1)乃至(3)の機能を用いれば、機能(2)により、追い越しが発生したことを知ることができる。追い越しが発生した場合には、機能(1)によって、追い越しが発生しなかった場合とは異なる実行結果を得ることができる。追い越しが発生した場合の実行結果を、機能(3)によって得られた追い越しが発生した場合の期待値と比較することにより、追い越し機能が正常に動作しているか否かを判別することができる。
図1は、本実施形態に係るコンピュータシステム1を概略的に示す機能構成図である。図1に示されるように、コンピュータシステム1は、CPU3(処理装置)、メモリ4、及び試験装置2を備えている。試験装置2は、CPU3がメモリ4に格納された試験プログラムを実行することにより、実現される。
続いて、本実施形態に係るコンピュータシステム1の動作方法について説明する。図5は、コンピュータシステム1の動作方法を示すフローチャートである。本コンピュータシステム1では、ROM(Read Only Memory)等に格納された試験プログラムがメモリ4上にロードされることにより、試験装置2が実現される。試験装置1には、試験に必要なパラメータ情報が与えられる。パラメータ情報は、実行時間、試験命令列の特性(命令毎の出現頻度の重み付け等)、及び試験命令列中に含まれる命令数などを特定する情報である。パラメータ情報は、予めメモリ4などに設定されていてもよいし、ユーザによって入力されていてもよい。
試験装置2では、まず、マッピング変更部5が、アドレス変換制御部11にアクセスし、アドレス変換テーブルの設定を変更する。図6は、設定が変更された後のアドレス変換テーブルの設定内容を概念的に示す図である。図6に示されるように、マッピング変更部は、仮想メモリアドレスにおける空間番号(以下、仮想空間番号)と、物理メモリアドレスにおける空間番号(以下、物理空間番号)との対応関係を、変更する。より詳細には、マッピング変更部5は、ロード命令で用いられるデータエリアの仮想空間番号と、ストア命令で用いられるデータエリアの仮想空間番号とを、同一の物理空間番号に割り当てる。本実施形態では、ロード命令で用いられる仮想空間番号が#0であり、ストア命令で用いられる仮想空間番号が#1であるものとする。そして、図6に示されるように、仮想空間番号♯0及び♯1が、物理空間番号#0に対応付けられている。
次いで、試験命令列生成部6が、ランダムに試験命令列を生成する。試験命令列生成部6は、入力されたパラメータ情報に基づいて、試験命令列を生成し、メモリ4に格納する。図7は、試験命令列の一例を示す概念図である。
次いで、CPU3により、試験命令列が実行される。CPU3では、命令追い越し回路12が、既述のように、追い越しの可否を判定する。既述のように、命令追い越し回路12は、先行するストア命令と後続するロード命令の仮想アクセス先アドレスが重複しているか否かを判定することにより、追い越しの可否を判定する。そして、追い越しが可能である場合には、ロード命令がストア命令を追い越して実行される。更に、追い越しが発生した場合には、追い越し結果情報が、追い越しトレーサ13に保存される。すなわち、追い越しが発生した場合、図4に示したように、追い越しが発生したことを示す有効ビットと、追い越して実行されたロード命令のアクセス先アドレスにおけるページ内アドレスとが、保存される。
試験命令列の実行が終了すると、追い越し判定部7が、追い越しトレーサ13に保存された追い越し結果情報(図4参照)を採取する。具体的には、追い越し判定部7は、追い越し結果情報採取命令を生成し、CPU3に実行させる。図8は、追い越し結果情報採取命令を示す概念図である。図8に示されるように、追い越し結果情報採取命令は、オペコードと、REGとを含んでいる。オペコードは、追い越しトレーサ13の情報を読み出すことを示している。REGは、SWビジブルレジスタ15のメモリアドレスが格納されたレジスタ番号を示している。すなわち、追い越し結果情報採取命令が実行されると、CPU3は、追い越しトレーサ13から追い越し結果情報を1つずつ読み出し、SWビジブルレジスタ15に、順次書き込んでいく。
追い越し判定部7は、SWビジブルレジスタ15に書き込まれた追い越し結果情報を読み取り、追い越しが発生したか否かを判定する。図9は、読み取られた追い越し結果情報の一例を示す概念図であり、図7に示した試験命令列を実行した場合の結果の一例を示している。追い越し判定部7は、追い越し結果情報中における有効ビットを参照することにより、追い越しが発生したか否かを判定する。すなわち、有効ビットが全て「0」であった場合には、追い越しが発生しなかったと判断される。一方、有効ビットが「1」である追い越し結果情報が存在する場合には、追い越しが発生したと判断される。追い越しが発生したと判断した場合、追い越し判定部7は、追い越し結果情報を試験命令列変更部8に通知する。図7に示した例の場合、有効ビットが「1」である追い越し結果情報が存在する。従って、追い越し判定部7は、追い越しが発生したと判断する。
追い越しが発生した場合、試験命令列変更部8が、試験命令列の順番を変更する。試験命令列変更部8は、追い越し結果情報に記載されるページ内アドレスを参照し、追い越しが発生したペアを特定する。試験命令列変更部8は、試験命令列を取得し、特定したペアにおける命令の順番を入れ替え、変更後試験命令列を生成する。図9に示される例の場合、一つの追い越し結果情報において、有効ビットが「1」になっている。従って、図7に示した試験命令列中において、ペア1及びペア2のいずれかにおいて追い越しが発生したことがわかる。更に、図9に示される追い越し結果情報において、ページ内アドレスは、「0×1008」である。このアドレスは、ペア2(図7参照)における仮想アクセス先アドレスに一致する。従って、ペア2で追い越しが発生したことが特定される。そこで、試験命令列変更部8は、ペア2において、ストア命令及びロード命令の順番を入れ替え、変更後試験命令列を生成する。図10は、変更後試験命令列を示す概念図である。ペア2において、ストア命令とロード命令との順番が、入れ替えられている。
次いで、SWシミュレータ実行部9が、変更後試験命令列を用いてシミュレーションを行い、期待値を生成する。
次いで、実行結果判定部10が、CPU3による試験命令列の実行結果を、期待値と比較する。実行結果が期待値に一致する場合、実行結果判定部10は、追い越し機能が正常に動作していると判定し、その旨を出力する。一方、一致しない場合には、ハードウェアの動作状態に以上があるものと判断し、その旨を出力する。
本実施形態によれば、仮想メモリアドレスと物理メモリアドレスとの対応関係を変更することにより、命令の追い越しが発生した場合に、命令の追い越しが発生しなかった場合とは異なる実行結果が得られる。また、追い越しトレーサ13が設けられていることにより、追い越しが発生した命令を特定することができる。更に、試験命令列中の順番を変更し、実際にCPU3で実行された順番を示す変更後試験命令列を生成することができる。そして、変更後試験命令列に基づいてシミュレーションによる期待値を生成することができる。そのため、追い越しが発生しなかった場合とは別に、追い越しが発生した場合における実行結果と期待値とを照合することが可能となる。すなわち、追い越し機能が正常に動作しているか否かを試験することが可能となる。
2 試験装置
3 CPU
4 メモリ
5 マッピング変更部
6 試験命令列生成部
7 追い越し情報読み出し部
8 試験命令列変更部
9 SWシミュレータ実行部
10 実行結果判定部
11 アドレス変換制御部
12 命令追い越し回路
13 追い越しトレーサ回路
14 追い越し情報格納先アドレス指定レジスタ
15 レジスタ
16 命令実行部
17 命令発行部
Claims (9)
- 試験装置と、
先行命令のアクセス先仮想メモリアドレスが、後続命令のアクセス先仮想メモリアドレスと重複するか否かを判定し、重複しない場合に、前記後続命令が前記先行命令を追い越して実行されるように、処理装置によるメモリへのアクセス動作を制御する、命令追い越し回路と、
前記後続命令の追い越しが発生した場合に、前記後続命令を特定する情報を生成し、追い越し結果情報として保存する、追い越しトレーサ回路と、
を具備し、
前記試験装置は、
前記後続命令の追い越しが発生した場合における実行結果が、前記後続命令の追い越しが発生しなかった場合における実行結果とは異なる結果になるように、前記処理装置の設定を変更する、設定変更部と、
ランダムに試験命令列を生成し、前記処理装置に実行させる、試験命令列生成部と、
前記試験命令列が実行された後に、前記追い越し結果情報に基づいて、前記後続命令の追い越しが発生したか否かを判別する、追い越し判別部と、
追い越しが発生していた場合に、前記追い越し結果情報に基づいて、前記試験命令列を実際に前記処理装置によって実行された順番になるように並び替え、変更後試験命令列を生成する、試験命令列変更部と、
前記変更後試験命令列の実行結果をシミュレートし、期待値を生成する、SWシミュレータ実行部と、
前記試験命令列の実行結果が前記期待値に一致するか否かを判定し、判定結果を出力する、実行結果判定部とを備える
コンピュータシステム。 - 請求項1に記載されたコンピュータシステムであって、
前記先行命令は、メモリからデータを読み出す旨を示すロード命令であり、
前記後続命令は、メモリにデータを格納する旨を示すストア命令である
コンピュータシステム。 - 請求項1に記載されたコンピュータシステムであって、
前記先行命令は、メモリにデータを格納する旨を示すストア命令であり、
前記後続命令は、メモリからデータを読み出す旨を示すロード命令である
コンピュータシステム。 - 請求項2又は3に記載されたコンピュータシステムであって、
前記設定変更部は、前記ストア命令のアクセス先仮想メモリアドレスに含まれる仮想メモリ空間と、前記ロード命令のアクセス先仮想メモリアドレスに含まれる仮想メモリ空間とが、同一の物理メモリ空間にマッピングされるように、前記処理装置の設定を変更する
コンピュータシステム。 - 請求項4に記載されたコンピュータシステムであって、
前記試験命令列生成部は、前記試験命令列として、順番的に連続する前記ストア命令及び前記ロード命令のペアを含む命令列を生成する
コンピュータシステム。 - 請求項5に記載されたコンピュータシステムであって、
前記試験命令列生成部は、前記ストア命令のアクセス先仮想メモリアドレスと前記ロード命令のアクセス先仮想メモリアドレスとが、異なる仮想メモリ空間を有し、同一のページ番号及びページ内アドレスを有するように、前記ペアを生成する
コンピュータシステム。 - 請求項1乃至6のいずれかに記載されたコンピュータシステムで用いられる
試験装置。 - 先行命令のアクセス先仮想メモリアドレスが、後続命令のアクセス先仮想メモリアドレスと重複するか否かを判定し、重複しない場合に、前記後続命令が前記先行命令よりも先に実行されるように、処理装置によるメモリへのアクセス動作を制御する、命令追い越し回路と、
前記後続命令が前記先行命令よりも先に実行された場合に、前記後続命令を特定する情報を追い越し結果情報として保存する、追い越しトレーサ回路と、
を具備する被試験装置の試験方法であって、
前記後続命令の追い越しが発生した場合における実行結果が、前記後続命令の追い越しが発生しなかった場合における実行結果とは異なる結果になるように、前記処理装置の設定を変更するステップと、
ランダム試験命令列を生成し、前記処理装置に実行させるステップと、
前記試験命令列が実行された後に、前記追い越し結果情報に基づいて、前記後続命令の追い越しが発生したか否かを判別するステップと、
追い越しが発生していた場合に、前記追い越し結果情報に基づいて、前記試験命令列の順番を実際に前記処理装置によって実行された順番になるように並び替え、変更後試験命令列を生成するステップと、
前記変更後試験命令列の実行結果をシミュレートし、期待値を生成するステップと、
前記試験命令列の実行結果が前記期待値に一致するか否かを判定し、判定結果を出力するステップと、
を具備する
試験方法。 - 請求項8に記載された試験方法を、コンピュータにより実現するための、試験プログラム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2011019871A JP5469106B2 (ja) | 2011-02-01 | 2011-02-01 | コンピュータシステム、試験装置、試験方法、及び試験プログラム |
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Application Number | Priority Date | Filing Date | Title |
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Publications (2)
Publication Number | Publication Date |
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JP2012160071A true JP2012160071A (ja) | 2012-08-23 |
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Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
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JP (1) | JP5469106B2 (ja) |
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JP2016024725A (ja) * | 2014-07-23 | 2016-02-08 | Necプラットフォームズ株式会社 | 回路検証装置、被検証装置、回路検証システム、回路検証方法、および、コンピュータ・プログラム |
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A977 | Report on retrieval |
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