JP2012155430A5 - - Google Patents

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ＥＣＣ２処理部２３２は、上記のようにしてＥＣＣバッファ２３０上に一時的に保持されたエラー訂正コードＥＣＣ２を用いて、ＮＶＲＡＭ２２のデータ２２Ｄに対するビット誤り検出・訂正処理を行うものである。なお、この際のエラー訂正コードＥＣＣ２を用いたビット誤り検出・訂正処理は、例えば一般的に利用されているハミング符号方式を用いて行われる。
（２−２．比較例２）
次いで、図５は、比較例２に係るメモリシステム（不揮発性メモリシステム２０２）を備えたデータ記憶システム（データ記憶システム２０１）のブロック構成を表したものである。この比較例２のデータ記憶システム２０１は、ＣＰＵ１０、ＤＲＡＭ１１、ＤＲＡＭコントローラ１２および不揮発性メモリシステム２０２を備えている。すなわち、本実施の形態のデータ記憶システム１において、本実施の形態の不揮発性メモリシステム２の代わりに、比較例２の不揮発性メモリシステム２０２を設けたものであり、他の構成は同様となっている。
ここで、前述したステップＳ１０３の後には、ＮＶＭコントローラ２３は、エラー訂正コードＥＣＣ２を用いて、ＮＶＲＡＭ２２において読み出し対象となっているデータ２２Ｄに対するビット誤り検出・訂正処理を行う（ステップＳ１１１）。この際、エラー訂正コードＥＣＣ２を用いたビット誤り検出・訂正処理は、例えば、一般的に利用されているハミング符号方式を用いて行う。なお、訂正を行うのが不可能なビット誤りが検出された場合には、ＮＶＭコントローラ２３は、例えばその旨をＣＰＵ１０へ通知するようにする。そして、ＮＶＭコントローラ２３は、このようなビット誤り検出・訂正処理後の該当するデータ２２Ｄを、ＣＰＵ１０へ出力する（ステップＳ１１２）。以上により、図６に示したＮＶＲＡＭ２２からＣＰＵ１０へのデータ読み出し処理が終了となる。
不揮発性メモリシステム２Ａは、ＥＣＣを内蔵したＮＡＮＤ型フラッシュメモリ２１Ａと、ＮＶＲＡＭ２２と、ＮＶＭコントローラ２３Ａとを備えている。
ＮＡＮＤ型フラッシュメモリ２１Ａは、前述したＥＣＣ１処理部２３１を内蔵することを特徴としている。そのため、本変形例のＮＶＭコントローラ２３Ａは、エラー訂正コードＥＣＣ１を用いてビット誤り検出・訂正処理を行ったデータを、ＮＡＮＤ型フラッシュメモリ２１Ａから受信し、ＥＣＣバッファ２３０に一時的に保存する。ＮＡＮＤ型フラッシュメモリ２１Ａに対して書込みを行う場合にも、データ２１Ｄのみを送信する。このＮＡＮＤ型フラッシュメモリ２１Ａはまた、ページ２１１Ｐ単位で構成されるデータブロック２１１と、ページ２１２Ｐ単位で構成されるＥＣＣ２ブロック２１２とを有している。なお、ページ２１１Ｐ，２１２Ｐにおけるデータ構成は、上記実施の形態におけるページ２１１Ｐ，２１２Ｐにおけるデータ構成と同様となっているが、エラー訂正コードＥＣＣ１を保存する領域にはＮＶＭコントローラ２３Ａからはアクセスすることはできない。
ＭＦＤ２１Ｂは、ブロック単位（ここでは、セクタ２１１Ｓ，２１２Ｓ単位）でデータのアクセスが行われるＮＡＮＤ型フラッシュを搭載したストレージデバイスである。このＭＦＤ２１Ｂは、前述したＥＣＣ１処理部２３１と同等の機能を内蔵することを特徴としている。そのため、本変形例のＮＶＭコントローラ２３Ａは、エラー訂正コードＥＣＣ１を用いてビット誤り検出・訂正処理を行ったデータをＭＦＤ２１Ｂから受信し、ＥＣＣバッファ２３０に一時的に保存する。ＭＦＤ２１Ｂに対して書込みを行う場合にも、データ２１Ｄのみを送信する。このＭＦＤ２１Ｂはまた、セクタ２１１Ｓ単位で構成されるデータブロック２１１と、セクタ２１２Ｓ単位で構成されるＥＣＣ２ブロック２１２とを有している。なお、セクタ２１１Ｓ，２１２Ｓにおけるデータ構成は、上記実施の形態におけるページ２１１Ｐ，２１２Ｐにおけるデータ構成と同様となっているが、エラー訂正コードＥＣＣ１を保存する領域にはＮＶＭコントローラ２３Ａからはアクセスすることはできない。
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