CN114490172B - 数据存储系统及方法 - Google Patents

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Abstract

本发明提供了一种数据存储系统及方法，其系统包括：第一存储器、第二存储器以及控制器；第一存储器用于存储第一数据或第二数据；第一数据为第一存储数据，第二数据包括第一存储数据和与第二存储数据对应的第二纠错码；第二存储器用于存储第三数据或第四数据；第三数据为第二存储数据，第四数据包括第二存储数据和与第一存储数据对应的第一纠错码；控制器还用于控制第一存储器和/或第二存储器的数据写入和数据读出。本发明在确保数据存储系统的读写效率的同时降低了数据存储系统开发难度。

Description

数据存储系统及方法
技术领域
本发明涉及存储器技术领域，具体涉及一种数据存储系统及方法。
背景技术
目前的数据存储系统在使用过程中或多或少都会发生故障，并不能完全保障存储数据的可靠性，可能会发生数据的读写错误，对系统的可靠运行产生影响。为了提高数据存储系统在使用过程中存储数据的可靠性，提出通过纠错码（Error Correcting Code，ECC）方案在存储数据传输过程中发生错误后自动法线和纠正。
现有技术中的ECC方案包括两种，一种是边带ECC，一种是内联ECC，边带ECC方案中ECC作为边带数据与实际数据一起发送到内存。例如，对于32位数据宽度，将7个附加位用于ECC存储。因此32位数据ECC需要39位存储器位宽。内联ECC方案具有固定的通道宽度，内联ECC方案是将ECC代码存储在存储实际数据空间中。因此，需要对存储器的存储空间进行分区，以便将内存的专用部分分配给ECC值存储。
现有技术中存在以下问题：边带ECC方案需要扩展存储器位宽，需要特定的存储器，在一些低成本和普通工艺下常常没有对应的存储器，使得开发难度变大。内联ECC方案需要为ECC代码生成单独的读命令和写命令，降低了存储器的读写效率。
发明内容
有鉴于此，有必要提供一种数据存储系统和方法，用以解决现有技术中存在的无法在确保数据存储系统的读写效率的同时避免对存储器位宽进行拓展，以降低数据存储系统开发难度的技术问题。
为了解决上述技术问题，本发明提供了一种数据存储系统，包括：第一存储器、第二存储器以及控制器；
所述第一存储器用于存储第一数据或第二数据；所述第一数据为第一存储数据，所述第二数据包括所述第一存储数据和与第二存储数据对应的第二纠错码；
所述第二存储器用于存储第三数据或第四数据；所述第三数据为第二存储数据，所述第四数据包括所述第二存储数据和与所述第一存储数据对应的第一纠错码；
所述控制器还用于控制所述第一存储器和/或所述第二存储器的数据写入和数据读出。
在一些可能的实现方式中，所述数据存储系统还包括使能判断模块，所述使能判断模块用于根据配置信息判断纠错码是否使能；
当所述纠错码使能时，所述控制器用于根据所述第一存储数据生成第一纠错码，和/或，根据所述第二存储数据生成第二纠错码，所述第一存储器用于存储所述第一存储数据和所述第二纠错码，所述第二存储器用于存储所述第二存储数据和所述第一纠错码；
当所述纠错码不使能时，所述第一存储器用于存储所述第一存储数据，所述第二存储器用于存储所述第二存储数据。
在一些可能的实现方式中，所述第一存储器包括第一数据存储区域和第一纠错码存储区域，所述第二存储器包括第二数据存储区域和第二纠错码存储区域；
当所述纠错码使能时，所述第一数据存储区域用于存储所述第一存储数据，所述第一纠错码存储区域用于存储所述第二纠错码；所述第二数据存储区域用于存储所述第二存储数据，所述第二纠错码存储区域用于存储所述第一纠错码；
当所述纠错码不使能时，所述第一数据存储区域以及所述第一纠错码存储区域用于存储所述第一存储数据；所述第二存储区域以及所述第二纠错码存储区域用于存储所述第二存储数据。
在一些可能的实现方式中，所述控制器包括读写时序子控制器以及编码子控制器；
所述读写时序子控制器用于确定所述第一存储器和所述第二存储器的数据处理状态，所述数据处理状态包括数据写入状态和数据读出状态；
所述编码子控制器用于当所述纠错码使能，且所述第一存储器和所述第二存储器为写入状态时，将所述第一存储数据存储至所述第一数据存储区域，并在同一指令周期内将所述第一纠错码存储至所述第二纠错码存储区域，或将所述第二存储数据存储至所述第二数据存储区域，并在同一指令周期内将所述第二纠错码存储至所述第一纠错码存储区域。
在一些可能的实现的方式中，所述控制器还包括解码子控制器；
所述解码子控制器用于当所述纠错码使能，且所述第一存储器和所述第二存储器为读取状态时，从所述第一数据存储区域读取所述第一存储数据，并在同一指令周期内从所述第二纠错码存储区域读取所述第一纠错码，或从所述第二数据存储区域读取所述第二存储数据，并在同一指令周期内从所述第一纠错码存储区域读取所述第二纠错码。
在一些可能的实现方式中，所述第一数据存储区域的存储空间大于或等于所述第一纠错码存储区域的存储空间；所述第二数据存储区域的存储空间大于或等于所述第二纠错码存储区域的存储空间。
在一些可能的实现方式中，所述第一存储器和所述第二存储器的空间地址连续。
在一些可能的实现方式中，所述数据存储系统还包括第三存储器和第四存储器；
所述第三存储器用于存储第五数据或第六数据；所述第五数据为第三存储数据，所述第六数据包括所述第三存储数据和与第四存储数据对应的第四纠错码；
所述第四存储器用于存储第七数据或第八数据；所述第七数据为第四存储数据，所述第八数据包括所述第四存储数据和与所述第三存储数据对应的第三纠错码。
在一些可能的实现方式中，所述第一存储器、所述第二存储器、所述第三存储器和所述第四存储器的空间地址依次连续；
或，
所述第一存储器、所述第三存储器、所述第二存储器和所述第四存储器的空间地址依次连续。
另一方面，本发明还提供了一种数据存储方法，包括：
控制所述第一存储器存储所述第一存储数据或存储所述第一存储数据和与第二存储数据对应的第二纠错码；
控制所述第二存储器存储所述第二存储数据或存储所述第二存储数据和与所述第二存储数据对应的第一纠错码。
采用上述实施例的有益效果是：本发明提供的数据存储系统，通过设置数据存储系统包括第一存储器和第二存储器，且设置第一存储器可存储第一存储数据和第二纠错码，第二存储器可存储第二存储数据和第一纠错码，实现仅需要使用两个通用的存储器即可在不降低存储器读写效率的前提下，确保数据存储系统的中数据读写的纠错，无需对通用的存储器位宽进行拓展，降低了数据存储系统的纠错功能的实现成本，并在实现纠错功能的同时确保数据存储系统的读写效率。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明提供的数据存储系统的第一个实施例结构示意图；
图2为本发明提供的数据存储系统的第二个实施例结构示意图；
图3为本发明提供的数据存储系统的第三个实施例结构示意图；
图4为本发明提供的数据存储方法的一个实施例流程示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在本发明的描述中，需要理解的是，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本发明实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。
附图中所示的一些方框图是功能实体，不一定必须与物理或逻辑上独立的实体相对应。可以采用软件形式来实现这些功能实体，或在一个或多个硬件模块或集成电路中实现这些功能实体，或在不同网络和/或处理器系统和/或微控制器系统中实现这些功能实体。
本发明实施例中术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或模块的过程、方法、装置、产品或设备不必限于清楚地列出的那些步骤或模块，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或模块。
在本发明实施例中出现的对步骤进行的命名或者编号，并不意味着必须按照命名或者编号所指示的时间/逻辑先后顺序执行方法流程中的步骤，已经命名或者编号的流程步骤可以根据要实现的技术目的变更执行次序，只要能达到相同或者相类似的技术效果即可。
在本发明中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本发明的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本发明所描述的实施例可以与其它实施例相结合。
本发明提供了一种数据存储系统及方法，以下分别进行说明。
图1为本发明提供的数据存储系统的一个实施例结构示意图，如图1所示，数据存储系统100包括：第一存储器200、第二存储器300以及控制器400；
第一存储器200用于存储第一数据或第二数据；第一数据为第一存储数据，第二数据包括第一存储数据和与第二存储数据对应的第二纠错码；
第二存储器300用于存储第三数据或第四数据；第三数据为第二存储数据，第四数据包括第二存储数据和与第一存储数据对应的第一纠错码；
控制器400还用于控制第一存储器200和/或第二存储器300的数据写入和数据读出。
与现有技术相比，本发明实施例提供的数据存储系统100，通过设置数据存储系统包括第一存储器200和第二存储器300，且设置第一存储器200可存储第一存储数据和第二纠错码，第二存储器300可存储第二存储数据和第一纠错码，实现仅需要使用两个通用的存储器即可在不降低存储器读写效率的前提下，确保数据存储系统100的中数据读写的纠错，无需对通用的存储器位宽进行拓展，降低了数据存储系统100的纠错功能的实现成本，并在实现纠错功能的同时确保数据存储系统的读写效率。
在本发明的一些实施例中，第一存储器200和第二存储器300的规格相同，其中，第一存储器200和第二存储器300可为静态随机存取存储器（Static Random Access Memory，SRAM）、动态随机存取存储器（Dynamic Random Access Memory，DRAM）、铁电随机存取存储器（Ferromagnetic Random Access Memory，FRAM）中的任意一种。
在本发明的具体实施例中，第一存储器200和第二存储器300为SRAM。
在本发明的一些实施例中，如图1所示，数据存储系统100还包括使能判断模块500，使能判断模块500用于根据配置信息判断纠错码是否使能；
当纠错码使能时，控制器400用于根据第一存储数据生成第一纠错码，和/或，根据第二存储数据生成第二纠错码，第一存储器200用于存储第一存储数据和第二纠错码，第二存储器300用于存储第二存储数据和第一纠错码；
当纠错码不使能时，第一存储器200用于存储第一存储数据，第二存储器300用于存储第二存储数据。
需要说明的是：配置信息在数据存储系统100在进行数据写入或读取前已确定，配置信息存储在非易失性存储器（Non-Volatile Memory， NVM）中，确保配置信息不会随着数据存储系统100的断电而消失，并且，数据存储系统100在进行数据的写入和读取过程中配置信息不可修改。
在本发明的一些实施例中，如图1所示，第一存储器200包括第一数据存储区域210和第一纠错码存储区域220，第二存储器300包括第二数据存储区域310和第二纠错码存储区域320；
当纠错码使能时，第一数据存储区域210用于存储第一存储数据，第一纠错码存储区域220用于存储第二纠错码；第二数据存储区域310用于存储第二存储数据，所述第二纠错码存储区域320用于存储第一纠错码。
具体地，当纠错码使能时，第一存储数据可包括SRAM0 DATA0、SRAM0 DATA1、SRAM0DATA2，则第一纠错码包括分别与SRAM0 DATA0、SRAM0 DATA1、SRAM0 DATA2对应的ECC0_00、ECC0_01、ECC0_02，SRAM0 DATA0、SRAM0 DATA1、SRAM0 DATA2存储在第一数据存储区域210中， ECC1_00、ECC1_01、ECC1_02存储在第二纠错码存储区域320中。
同样地，当纠错码使能时，第二存储数据可包括SRAM1 DATA0、SRAM1 DATA1、SRAM1DATA2，则第二纠错码包括分别与SRAM1 DATA0、SRAM1 DATA1、SRAM1 DATA2对应的ECC1_00、ECC1_01、ECC1_02，SRAM1 DATA0、SRAM1 DATA1、SRAM1 DATA2存储在第二数据存储区域310中， ECC1_00、ECC1_01、ECC1_02存储在第一纠错码存储区域220中。
为了避免当纠错码不使能时，第一纠错码存储区域220和第二纠错码存储区域320的浪费，在本发明的一些实施例中，当纠错码不使能时，第一数据存储区域210以及第一纠错码存储区域220均用于存储第一存储数据；第二数据存储区域310以及第二纠错码存储区域320均用于存储第二存储数据。
通过上述设置，当纠错码不使能时，避免了第一存储器200和第二存储器300的内存浪费。
在本发明的一些实施例中，如图1所示，控制器400包括读写时序子控制器410以及编码子控制器420；
读写时序子控制器410用于确定第一存储器200和第二存储器300的数据处理状态，数据处理状态包括数据写入状态和数据读出状态；
编码子控制器420用于当纠错码使能，且第一存储器200和第二存储器300为写入状态时，将第一存储数据存储至第一数据存储区域210，并在同一指令周期内将第一纠错码存储至第二纠错码存储区域320，或将第二存储数据存储至第二数据存储区域310，并在同一指令周期内将第二纠错码存储至第一纠错码存储区域220。
在本发明的一些实施例中，如图1所示，控制器400还包括解码子控制器430，解码子控制器430用于当纠错码使能，且第一存储器200和第二存储器300为读取状态时，从第一数据存储区域210读取第一存储数据，并在同一指令周期内从第二纠错码存储区域320读取第一纠错码，或从第二数据存储区域310读取第二存储数据，并在同一指令周期内从第一纠错码存储区域220读取第二纠错码。
为了确保读取出的第一存储数据和/或第二存储数据的准确性，在本发明的一些实施例中，解码子控制器430还用于校验读取的第一纠错码和第二纠错码。
具体地：解码子控制器430用于校验读取出的第一纠错码与编码子控制器420存储至第二纠错码存储区域320中的第一纠错码是否一致，若一致，则表示第一存储数据准确，若不一致，则读取出的第一存储数据发生异常，生成提示信息提示操作用户。同样地：解码子控制器430还用于校验读取出的第二纠错码与编码子控制器420存储至第一纠错码存储区域220中的第二纠错码是否一致，若一致，则表示第二存储数据准确，若不一致，则读取出的第二存储数据发生异常，生成提示信息提示操作用户。
在本发明的一些实施例中，第一数据存储区域210的存储空间大于或等于第一纠错码存储区域220的存储空间；第二数据存储区域310的存储空间大于或等于第二纠错码存储区域320的存储空间。
应当理解的是：第一数据存储区域210的存储空间与第一纠错码存储区域220的存储空间之比应当根据第一存储数据的比特位数和第二纠错码的比特位数进行调整，第二数据存储区域310的存储空间与第二纠错码存储区域320的存储空间之比应当根据第二存储数据的比特位数和第一纠错码的比特位数进行调整，在此不做一一赘述。
在本发明的一些实施例中，当第一存储数据和第二存储数据为32比特位时，第一数据存储区域210的存储空间与第一纠错码存储区域220的存储空间之比为4；第二数据存储区域310的存储空间与第二纠错码存储区域320的存储空间之比为4。
这是由于：当第一存储数据和第二存储数据为32比特位时，第一纠错码和第二纠错码分别为7比特位，则第一数据存储区域210的存储空间与第一纠错码存储区域220的存储空间之比为4，第二数据存储区域310的存储空间与第二纠错码存储区域320的存储空间之比为4。
需要说明的是：第一纠错码写入第二纠错码存储区域320或从第二纠错码存储区域320中读取以及第二纠错码写入第一纠错码存储区域220或从第一纠错码存储区域220中读取的方式均为字节访问方式。
在本发明的一些实施例中，第一存储器200和第二存储器300的空间地址连续。
本发明实施例通过设置第一存储器200和第二存储器300的空间地址连续，可进一步避免内存的浪费。
为了提高数据存储系统100的内存，从而提高数据存储系统100的数据存储能力，在本发明的一些实施例中，如图2所示，数据存储系统100还包括第三存储器600和第四存储器700；
控制器400用于接收存储至第三存储器600中的第三存储数据，和/或，存储至第四存储器700中的第四存储数据；
控制器400还用于根据第三存储数据生成第三纠错码，和/或，根据第四存储数据生成第四纠错码；
第三存储器600用于存储第五数据或第六数据；第五数据为第三存储数据，第六数据包括第三存储数据和第四纠错码；
第四存储器700用于存储第七数据或第八数据；第七数据为第四存储数据，第八数据包括第四存储数据和第三纠错码。
本发明实施例通过增加数据存储系统100中用于存储数据的第三存储器600和第四存储器700，可提高数据存储系统100的内存，进而提高数据存储系统的数据存储能力。
应当理解的是：数据存储系统100中包括的存储器的个数可根据实际内存需求进行调整，并不限于四个，在此不做一一赘述。
在本发明的一些实施例中，第一存储器200、第二存储器300、第三存储器600和第四存储器700的空间地址依次连续。
在本发明的另一些实施例中，第一存储器200、第三存储器600、第二存储器300和第四存储器700的空间地址依次连续。
本发明实施例通过设置上述两种第一存储器200、第二存储器300、第三存储器600和第四存储器700的空间地址排布方式，可提高数据存储系统100的灵活性。
需要说明的是：如图3所示，在本发明的一些实施例中，当数据存储系统100包括第一存储器200、第二存储器300、第三存储器600和第四存储器700，也可设置第二存储器300存储第一存储数据对应的第一纠错码（ECC0_00- ECC0_07），第三存储器600存储第二存储数据对应的第二纠错码（ECC1_00- ECC1_07），第四存储器700存储第三存储数据对应的第三纠错码（ECC2_00- ECC2_07），第一存储器200存储第四存储数据对应的第四纠错码（ECC3_00- ECC3_07）。
应当理解的是：数据存储系统100中各存储器存储的存储数据和纠错码还可以是其他方式，在此不做一一赘述。
本发明实施例还提供了一种数据存储方法，如图4所示，数据存储方法包括：
S401、控制第一存储器存储第一存储数据或存储第一存储数据和与第二存储数据对应的第二纠错码；
S402、控制第二存储器存储第二存储数据或存储第二存储数据和与第一存储数据对应的第一纠错码。
上述实施例提供的数据存储方法可实现上述数据存储系统实施例中描述的技术方案，上述各步骤具体实现的原理可参见上述数据存储系统实施例中的相应内容，此处不再赘述。
本领域技术人员可以理解，实现上述实施例方法的全部或部分流程，可以通过计算机程序来指令相关的硬件来完成，计算机程序可存储于计算机可读存储介质中。其中，计算机可读存储介质为磁盘、光盘、只读存储记忆体或随机存储记忆体等。
以上对本发明所提供的数据存储系统及方法进行了详细介绍，本发明中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。

Claims (9)

1.一种数据存储系统，其特征在于，包括：第一存储器、第二存储器以及控制器；
所述第一存储器用于存储第一数据或第二数据；所述第一数据为第一存储数据，所述第二数据包括所述第一存储数据和与第二存储数据对应的第二纠错码；
所述第二存储器用于存储第三数据或第四数据；所述第三数据为第二存储数据，所述第四数据包括所述第二存储数据和与所述第一存储数据对应的第一纠错码；
所述控制器用于控制所述第一存储器和/或所述第二存储器的数据写入和数据读出；
所述数据存储系统还包括使能判断模块，所述使能判断模块用于根据配置信息判断纠错码是否使能；
当所述纠错码使能时，所述控制器用于根据所述第一存储数据生成第一纠错码，和/或，根据所述第二存储数据生成第二纠错码，所述第一存储器用于存储所述第一存储数据和所述第二纠错码，所述第二存储器用于存储所述第二存储数据和所述第一纠错码；
当所述纠错码不使能时，所述第一存储器用于存储所述第一存储数据，所述第二存储器用于存储所述第二存储数据。
2.根据权利要求1所述的数据存储系统，其特征在于，所述第一存储器包括第一数据存储区域和第一纠错码存储区域，所述第二存储器包括第二数据存储区域和第二纠错码存储区域；
当所述纠错码使能时，所述第一数据存储区域用于存储所述第一存储数据，所述第一纠错码存储区域用于存储所述第二纠错码；所述第二数据存储区域用于存储所述第二存储数据，所述第二纠错码存储区域用于存储所述第一纠错码；
当所述纠错码不使能时，所述第一数据存储区域以及所述第一纠错码存储区域用于存储所述第一存储数据；所述第二存储区域以及所述第二纠错码存储区域用于存储所述第二存储数据。
3.根据权利要求2所述的数据存储系统，其特征在于，所述控制器包括读写时序子控制器以及编码子控制器；
所述读写时序子控制器用于确定所述第一存储器和所述第二存储器的数据处理状态，所述数据处理状态包括数据写入状态和数据读出状态；
所述编码子控制器用于当所述纠错码使能，且所述第一存储器和所述第二存储器为写入状态时，将所述第一存储数据存储至所述第一数据存储区域，并在同一指令周期内将所述第一纠错码存储至所述第二纠错码存储区域，或将所述第二存储数据存储至所述第二数据存储区域，并在同一指令周期内将所述第二纠错码存储至所述第一纠错码存储区域。
4.根据权利要求3所述的数据存储系统，其特征在于，所述控制器还包括解码子控制器；
所述解码子控制器用于当所述纠错码使能，且所述第一存储器和所述第二存储器为读取状态时，从所述第一数据存储区域读取所述第一存储数据，并在同一指令周期内从所述第二纠错码存储区域读取所述第一纠错码，或从所述第二数据存储区域读取所述第二存储数据，并在同一指令周期内从所述第一纠错码存储区域读取所述第二纠错码。
5.根据权利要求2所述的数据存储系统，其特征在于，所述第一数据存储区域的存储空间大于或等于所述第一纠错码存储区域的存储空间；所述第二数据存储区域的存储空间大于或等于所述第二纠错码存储区域的存储空间。
6.根据权利要求1所述的数据存储系统，其特征在于，所述第一存储器和所述第二存储器的空间地址连续。
7.根据权利要求1所述的数据存储系统，其特征在于，所述数据存储系统还包括第三存储器和第四存储器；
所述第三存储器用于存储第五数据或第六数据；所述第五数据为第三存储数据，所述第六数据包括所述第三存储数据和与第四存储数据对应的第四纠错码；
所述第四存储器用于存储第七数据或第八数据；所述第七数据为第四存储数据，所述第八数据包括所述第四存储数据和与所述第三存储数据对应的第三纠错码。
8.根据权利要求7所述的数据存储系统，其特征在于，所述第一存储器、所述第二存储器、所述第三存储器和所述第四存储器的空间地址依次连续；
或，
所述第一存储器、所述第三存储器、所述第二存储器和所述第四存储器的空间地址依次连续。
9.一种数据存储方法，其特征在于，包括：
根据配置信息判断纠错码是否使能；
当所述纠错码使能时，根据第一存储数据生成第一纠错码，和/或，根据第二存储数据生成第二纠错码，控制第一存储器存储所述第一存储数据和所述第二纠错码，控制第二存储器存储所述第二存储数据和所述第一纠错码；
当所述纠错码不使能时，控制所述第一存储器存储所述第一存储数据，控制所述第二存储器存储所述第二存储数据。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114490172B (zh) * 2022-04-02 2022-07-12 武汉杰开科技有限公司 数据存储系统及方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102298543A (zh) * 2011-09-15 2011-12-28 成都市华为赛门铁克科技有限公司 一种存储器管理方法和装置
CN103389923A (zh) * 2013-07-25 2013-11-13 苏州国芯科技有限公司 随机存储器访问总线ecc校验装置

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100558028C (zh) * 2006-08-11 2009-11-04 华为技术有限公司 一种实现纠错的方法及系统以及一种实现纠错的接入设备
JP2010128697A (ja) * 2008-11-26 2010-06-10 Toshiba Corp メモリシステム
JP5605238B2 (ja) * 2011-01-25 2014-10-15 ソニー株式会社 メモリシステムおよびその動作方法
US8862804B2 (en) * 2011-04-29 2014-10-14 Western Digital Technologies, Inc. System and method for improved parity determination within a data redundancy scheme in a solid state memory
KR101888074B1 (ko) * 2012-01-09 2018-08-13 삼성전자주식회사 저장 장치 및 불휘발성 메모리 장치, 그리고 그것의 동작 방법
US9164832B2 (en) * 2013-02-27 2015-10-20 Seagate Technology Llc ECC management for variable resistance memory cells
US9692455B2 (en) * 2015-09-11 2017-06-27 Micron Technology, Inc. Multi channel memory with flexible code-length ECC
US10558525B2 (en) * 2016-06-30 2020-02-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method of correcting errors in a memory array and a system for implementing the same
KR102479212B1 (ko) * 2016-08-17 2022-12-20 삼성전자주식회사 반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 이의 동작 방법
US10459794B2 (en) * 2017-02-06 2019-10-29 SK Hynix Inc. Memory systems having extended product lifetime and methods of operating the same
US10528422B2 (en) * 2017-11-13 2020-01-07 Stmicroelectronics International N.V. Redundant storage of error correction code (ECC) checkbits for validating proper operation of a static random access memory (SRAM)
KR102410566B1 (ko) * 2018-02-05 2022-06-17 삼성전자주식회사 반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 반도체 메모리 장치의 동작 방법
EP3579235B1 (en) * 2018-06-07 2021-01-20 Samsung Electronics Co., Ltd. Method of equalizing bit error rates of memory device
KR20200046245A (ko) * 2018-10-24 2020-05-07 삼성전자주식회사 메모리 모듈 및 메모리 시스템의 동작 방법
US10824507B2 (en) * 2018-10-24 2020-11-03 Samsung Electronics Co., Ltd. Semiconductor memory device, controller, and memory system
KR102629405B1 (ko) * 2018-11-09 2024-01-25 삼성전자주식회사 반도체 메모리 장치, 메모리 시스템 및 반도체 메모리 장치의 동작 방법
US11301325B2 (en) * 2020-05-29 2022-04-12 Intel Corporation Memory in integrity performance enhancement systems and methods
CN114490172B (zh) * 2022-04-02 2022-07-12 武汉杰开科技有限公司 数据存储系统及方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102298543A (zh) * 2011-09-15 2011-12-28 成都市华为赛门铁克科技有限公司 一种存储器管理方法和装置
CN103389923A (zh) * 2013-07-25 2013-11-13 苏州国芯科技有限公司 随机存储器访问总线ecc校验装置

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