JP2012147278A - Semiconductor device - Google Patents
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Abstract
Description
本発明は、ＣＭＯＳ回路が半導体チップ上に集積された半導集積回路に関する。より特定的には、本発明は、低電圧・高速動作を実現する主に回路方式に関する。 The present invention relates to a semiconductor integrated circuit in which a CMOS circuit is integrated on a semiconductor chip. More specifically, the present invention mainly relates to a circuit system that realizes low voltage and high speed operation.
ＣＭＯＳ回路の低電圧化は、主に低電力化のために急務になっている。低電圧化を妨げる因子は、ＭＯＳトランジスタ（以下では、ＭＯＳＴと表記する）のチャンネル長が１３０ｎｍ以下に微細化すると顕著になるしきい電圧Ｖｔばらつき以外に、ＭＯＳＴのサブスレショルド電流（以下では、特に断らない限りリーク電流と略称する）がある。すなわち、低電圧化しても速度を維持するには、ＭＯＳＴのしきい電圧Ｖｔを小さくする必要があるが、以下に詳細に説明するように、該リーク電流の点で、Ｖｔを小さくするにも限界がある。ここで、Ｖｔには、周知のように二つの定義がある。ドレイン・ソース間電流Ｉｄｓの平方根とゲート電圧Ｖｇの特性図においてＩｄｓの外挿で求めたＶｔ、それにＩｄｓの定電流（ｎＡ／μｍ）で定義したＶｔである。通常、外挿のＶｔは回路設計に便利で、また定電流ＶｔはＭＯＳＴの設計に便利である。前者は後者に比べて０．２−０．３Ｖほど大きな値になる。本明細書では一貫して外挿のＶｔを用いる。
周知のように、通常のＭＯＳＴでは、ゲートとソースが等電位の場合にドレインとソース間に流れるオフ電流は無視できるほど小さい。Ｖｔを大きな値に設定し、オフ電流の主成分である該リーク電流を抑えているからである。しかし、Ｖｔを小さくしていくと、該リーク電流は指数関数的に増大する、たとえば、しきい電圧を０．１Ｖ低くする毎に該リーク電流は一桁も増加するので、ついには該ＭＯＳＴをカットできなくなる。このため、このようなＭＯＳＴを多数集積したＣＭＯＳＬＳＩチップのオフ電流、すなわち待機電流は著しく増大していく。したがって、Ｖｔにはチップの待機電流の仕様から決まる実用上の許容最小しきい電圧（下限値）がある。該下限値は、非特許文献１に示されているように、機能ブロックによって異なるが、ほぼ０．２−０．４Ｖ程度である。本明細書では、簡単のため、その平均値である０．２５Ｖと仮定する。したがって、このような下限値があるために、微細化ＭＯＳＴの動作電圧を１Ｖ以下に下げていくにつれ、速度低下とＶｔばらつきによる速度ばらつきが顕著になる。このために、ＭＯＳＴのチャンネル長が１３０ｎｍ以下では、微細化してもＶｔばらつきの少ない、例えばFully-Depleted(FD)-SOI構造のＭＯＳＴの開発やＶｔが小さくてもリーク電流の少ない動作電圧が１Ｖ以下の回路開発が切望されている。
Lowering the voltage of a CMOS circuit is an urgent task mainly for lowering power. In addition to the threshold voltage Vt variation that becomes noticeable when the channel length of the MOS transistor (hereinafter referred to as MOST) is reduced to 130 nm or less, the factors that hinder the lowering of voltage are the subthreshold current of MOST (particularly, Unless otherwise noted). That is, in order to maintain the speed even when the voltage is lowered, it is necessary to reduce the threshold voltage Vt of the MOST. However, as will be described in detail below, it is also necessary to reduce the Vt in terms of the leakage current. There is a limit. Here, Vt has two definitions as is well known. In the characteristic diagram of the drain-source current Ids and the gate voltage Vg, Vt is obtained by extrapolating Ids, and Vt is defined by Ids constant current (nA / μm). Usually, extrapolated Vt is convenient for circuit design, and constant current Vt is convenient for MOST design. The former is about 0.2-0.3V higher than the latter. In this specification, extrapolated Vt is used consistently.
As is well known, in a normal MOST, when the gate and the source are equipotential, the off current flowing between the drain and the source is negligibly small. This is because Vt is set to a large value to suppress the leakage current that is the main component of the off-current. However, as Vt is decreased, the leakage current increases exponentially. For example, the leakage current increases by an order of magnitude every time the threshold voltage is decreased by 0.1 V. It becomes impossible to cut. For this reason, the off current, that is, the standby current of the CMOS LSI chip in which many such MOSTs are integrated increases remarkably. Therefore, Vt has a practically allowable minimum threshold voltage (lower limit) determined from the specification of the standby current of the chip. As shown in Non-Patent Document 1, the lower limit is approximately 0.2 to 0.4 V although it varies depending on the functional block. In this specification, for the sake of simplicity, it is assumed that the average value is 0.25V. Therefore, since there is such a lower limit, as the operating voltage of the miniaturized MOST is lowered to 1 V or less, the speed variation due to the speed reduction and the Vt variation becomes remarkable. For this reason, when the channel length of the MOST is 130 nm or less, there is little variation in Vt even if the MOST is miniaturized. The following circuit development is eagerly desired.
尚、本発明で用いる共通な記号ならびに符号を説明する。図３１はＭＯＳＴの記号で、図３１Ａと図３１Ｃは、それぞれ大きなしきい電圧Ｖｔを持つｎチャンネルＭＯＳＴ（ｎＭＯＳＴ）とｐチャンネルＭＯＳＴ（ｐＭＯＳＴ)で、以下の本文では高Ｖｔと総称している。また、図３１Ｂと図３１Ｄは小さなしきい電圧Ｖｔを持つｎＭＯＳＴとｐＭＯＳＴで、極端な例では、ノーマリオン（normally on）あるいはデプリーション型のＭＯＳＦＥＴを含み、以下の本文では低Ｖｔと総称している。図３２は、低Ｖｔと高Ｖｔを使い分けに応じた３種のインバータの論理回路記号である。ｐＭＯＳＴとｎＭＯＳＴのそれぞれが、高Ｖｔのインバータ（図３２Ａ）、低Ｖｔと高Ｖｔのインバータ（図３２Ｂ）、ならびに低Ｖｔのインバータ（図３２Ｃ）である。なお、ここでＶｔが大きい、小さいと称しているのは回路に含まれる大きさの異なる２種類のＶｔのＭＯＳＴを指すものであり、特定の絶対値との関係で大小を示しているのではない。明らかに、後述するように、ＭＯＳＴのゲートとソースに逆バイアスを加えない従来回路では、小さなＶｔは上述した許容最小しきい電圧以上でなければならない。しかし、逆バイアスを加えた場合には、リーク電流が一定のもと、Ｖｔはその分だけさらに小さくできる。
従来の代表的な低電圧回路として、低電力インターフェース回路、レベル変換回路、ならびに回路の電源電圧を選択的に供給する電源スイッチ制御（パワースイッチ制御）などが知られている。それらに最も基本的な低電力化の原理は、低ＶｔをもつＭＯＳＴのゲート（Ｇ）とソース（Ｓ）の逆バイアス駆動である。しかし、１３０ｎｍ以上のＭＯＳＴの寸法で、しかもまだ１Ｖ以上の動作電圧が対象だったので、原理的な低電圧化の限界は明らかではなかったし、明らかにする必要もなかった。また、実用的な動作電圧の設定が不十分で、さらにはＭＯＳＴのしきい電圧Ｖｔを下げるにもせいぜい０Ｖ程度までで十分だったのである。しかし、微細化が３２ｎｍ以下に急速に進んでいる現在、低電力化とデバイスの信頼性の点から、１Ｖ以下の、特に０．５Ｖ以下の回路開発が重要になってきている。このためには、低電圧化に最も効果的なＧ−Ｓ逆バイアス駆動の原理的な動作電圧の下限を知った上で、１Ｖ以下で動作する広く論理回路にも適用できる回路を開発する必要がある。
The common symbols and symbols used in the present invention will be described. FIG. 31 is a symbol of MOST, and FIGS. 31A and 31C are an n-channel MOST (nMOST) and a p-channel MOST (pMOST) each having a large threshold voltage Vt, and are collectively referred to as high Vt in the following text. 31B and 31D are nMOSTs and pMOSTs having a small threshold voltage Vt, which in the extreme case include normally on or depletion type MOSFETs, and are collectively referred to as low Vt in the following text. . FIG. 32 shows logic circuit symbols of three types of inverters according to the use of low Vt and high Vt. Each of pMOST and nMOST is a high Vt inverter (FIG. 32A), a low Vt and high Vt inverter (FIG. 32B), and a low Vt inverter (FIG. 32C). Note that the term “Vt is large or small” here refers to two types of Vt MOSTs with different sizes included in the circuit, and does not indicate the magnitude in relation to a specific absolute value. Absent. Obviously, as will be described later, in a conventional circuit that does not apply a reverse bias to the gate and source of the MOST, the small Vt must be greater than or equal to the allowable minimum threshold voltage. However, when a reverse bias is applied, Vt can be further reduced by that amount while the leakage current is constant.
As a typical conventional low voltage circuit, a low power interface circuit, a level conversion circuit, and a power switch control (power switch control) for selectively supplying a power voltage of the circuit are known. The most basic principle for reducing power consumption is reverse bias driving of the gate (G) and source (S) of the MOST having a low Vt. However, since the MOST dimensions of 130 nm or more and an operating voltage of 1 V or more were still targeted, the limit of the principle of lowering the voltage was not clear, and it was not necessary to clarify. In addition, the practical operating voltage is not sufficiently set, and even if the threshold voltage Vt of MOST is lowered, it is sufficient up to about 0V. However, at the present time when miniaturization is rapidly progressing to 32 nm or less, circuit development of 1 V or less, particularly 0.5 V or less is becoming important from the viewpoint of low power consumption and device reliability. To this end, it is necessary to develop a circuit that can be applied to a wide range of logic circuits that operate at 1 V or less after knowing the lower limit of the principle operating voltage of GS reverse bias driving that is most effective for lowering the voltage. There is.
Ｇ−Ｓ逆バイアス駆動は、以下に示すように、Ｇ−Ｓ差動駆動とＧ−Ｓオフセット駆動に分類されるが、以下に詳細に説明するように、従来例にはそれぞれいくつかの課題がある。 The GS reverse bias drive is classified into a GS differential drive and a GS offset drive as shown below. As described in detail below, each of the conventional examples has some problems. There is.
図３３は非特許文献２に記載されているもので、Ｇ−Ｓ差動駆動の交差（クロスカップル）ＭＯＳＴへの適用例である。低電圧Ｖｄｌの論理レベルからＮＡＮＤフラッシュメモリの高電圧Ｖｄｄであるワード電圧へ変換する昇圧回路である。Ｍｎ１とＭｎ２が差動駆動されるので、これらのＭＯＳＴは低電圧で動作し、これらのしきい電圧Ｖｔは０Ｖ程度まで下げられるとの記述がある。しかし、以下のように課題がある。
（イ）該交差結合の動作電圧とＶｔの関係に関して定量的説明がないので、低電圧化の限界が不明である。リーク電流で決まるＶｔの許容最小値（下限値、後述のＶｔ０）が存在し、それとの関係で初めて定量化ができるが、その記述がなく定性的な説明に終わっている。
（ロ）該回路では、動作電圧が１Ｖ以上を対象として説明されているが、１Ｖ以下の回路に適用するには、入力部の低電圧インバータＩＮＶに関して問題がある。すなわち、たとえば、差動入力電圧が０．２５Ｖを実現するには、入力インバータの電源電圧Ｖｄｌは０．２５Ｖと低くしなければならないが、それでもインバータを高速動作させるには、Ｖｄｌに見合った十分低いＶｔ、たとえば０Ｖに設定しなければならない。しかしそうするとインバータのリーク電流は許容できないほど過大になる。
（ハ）フラッシュメモリでは単に昇圧すればよいが、このような回路を一般の論理回路に適用するには、Ｖｄｄの出力振幅を再びレベルシフトして入力のＶｄｌ振幅に戻す、いわゆるレベルダウン回路が必要である。しかし、このような記述がない。
FIG. 33 is described in Non-Patent Document 2, and is an example of application to a GS differential drive cross (cross couple) MOST. This is a booster circuit that converts the logic level of the low voltage Vdl to the word voltage that is the high voltage Vdd of the NAND flash memory. Since Mn 1 and Mn 2 are differentially driven, these MOSTs operate at a low voltage, and there is a description that these threshold voltages Vt are lowered to about 0V. However, there are problems as follows.
(A) Since there is no quantitative explanation regarding the relationship between the operating voltage of the cross coupling and Vt, the limit of lowering the voltage is unknown. There is an allowable minimum value of Vt determined by the leakage current (lower limit value, Vt 0 described later), and quantification can be performed for the first time in relation to it, but there is no description and the explanation is qualitative.
(B) In this circuit, the operation voltage is described for 1 V or more, but there is a problem with the low-voltage inverter INV of the input unit when applied to a circuit of 1 V or less. That is, for example, in order to realize the differential input voltage of 0.25 V, the power supply voltage Vdl of the input inverter must be lowered to 0.25 V. However, in order to operate the inverter at a high speed, it is sufficient for Vdl. It must be set to a low Vt, for example 0V. However, the inverter leakage current becomes unacceptably excessive.
(C) In a flash memory, it is only necessary to boost the voltage, but in order to apply such a circuit to a general logic circuit, a so-called level down circuit that shifts the output amplitude of Vdd again to return it to the input Vdl amplitude is used. is necessary. However, there is no such description.
図３４Ａは、特許文献１に記載されているもので、Ｇ−Ｓオフセット駆動を用いたバスドライバである。たとえば、大容量のバスを高速低電力で駆動するには、ドライバを低電圧（小振幅）で動作させなければならないが、そのためにはドライバＭＯＳＴ（ＭＮ１、ＭＰ１）のＶｔを下げる必要がある。該回路では、この低Ｖｔ化に伴うリーク電流をカットするために、大振幅（Ｖｄｄ−Ｖｓｓ）の信号をＶｄｌとＶｓｌの電源電圧で動作するドライバに入力し、小振幅（Ｖｄｌ−Ｖｓｌ）に変換してバスを駆動する。しかし、バスの他端には低振幅から大振幅に変換するレシーバが必要である。そのために、図３４Ｂに示すように、互いのソースを共通にした低ＶｔのｎＭＯＳＴ（ＭＮ２）とｐＭＯＳＴ（ＭＰ２）のゲートに、それぞれＶｄｌとＶｓｌの直流電圧を印加した回路をレシーバの入力部に挿入する。そうすれば、低電圧（Ｖｓｌ）あるいは高電圧（Ｖｄｌ）の入力電圧に応じて、ＭＮ２とＭＰ２のいずれかがオンとなる。たとえば、入力がＶｓｌならＭＮ２がオンし出力ＯＵＴはＶｄｄとなる。入力がＶｄｌならＭＰ２がオンし出力ＯＵＴはＶｓｓ（０Ｖ）となる。しかし、本回路には以下の課題がある。
（イ）ＭＮ２とＭＰ２のゲートに直流電圧が印加されており、Ｇ−Ｓ差動駆動とは異なるので、低電圧化に限界がある。たとえば、該実施例では、Ｖｄｄ＝１．５Ｖ、Ｖｓｓ＝０Ｖ、Ｖｄｌ＝１Ｖ、Ｖｓｌ＝０．５Ｖ、Ｖｔ＝０Ｖなる条件で動作が説明されているが、これではＧ−Ｓが十分逆バイアスされないのでリーク電流がカットできない。たとえば、入力はＶｄｌ（１Ｖ）の場合、ＭＮ２のＶｔは０Ｖでそのゲート電圧は１Ｖなので、該ＭＯＳＴのＧ−Ｓ電圧は０Ｖである。このバイアス条件では大きなリーク電流が流れる。リーク電流をカットするには、該バイアスは少なくても０．２５Ｖ程度は必要だからである。
（ロ）大きな電流を処理しなければならない電源は、Ｖｄｄ、Ｖｄｌ、ならびにＶｓｌと３種必要である。チップの外部電源であるＶｄｄを用いて、チップ内部でＶｄｌとＶｓｌを発生させることは面積が大きくなる。したがって、内部電源の数はできるだけ減らす必要がある。
FIG. 34A is described in Patent Document 1 and is a bus driver using GS offset driving. For example, in order to drive a large-capacity bus at high speed and low power, the driver must be operated at a low voltage (small amplitude). For this purpose, it is necessary to lower the Vt of the driver MOST (M N1 , M P1 ). is there. In this circuit, in order to cut the leakage current associated with the reduction in Vt, a signal with a large amplitude (Vdd−Vss) is input to a driver operating with power supply voltages of Vdl and Vsl, and the amplitude is reduced to a small amplitude (Vdl−Vsl). Convert and drive the bus. However, at the other end of the bus, a receiver that converts from a low amplitude to a large amplitude is required. Therefore, as shown in FIG. 34B, a circuit in which DC voltages of Vdl and Vsl are respectively applied to the gates of the low Vt nMOST (M N2 ) and pMOST (M P2 ) having the same source as each other is input to the receiver. Insert into the part. That way, in accordance with the input voltage of the low voltage (Vsl) or high voltage (Vdl), one of M N2 and M P2 is turned on. For example, if the input is Vsl M N2 is turned on the output OUT becomes Vdd. Input the output OUT and M P2 is on if Vdl becomes Vss (0V). However, this circuit has the following problems.
(A) Since a DC voltage is applied to the gates of MN2 and MP2 , which is different from the GS differential drive, there is a limit to lowering the voltage. For example, in this embodiment, the operation is described under the conditions of Vdd = 1.5V, Vss = 0V, Vdl = 1V, Vsl = 0.5V, and Vt = 0V. The leakage current cannot be cut. For example, the input in the case of Vdl (1V), Vt of M N2 has a gate voltage 0V is 1V so, G-S voltage of the MOST is 0V. Under this bias condition, a large leak current flows. This is because the bias is required to be at least about 0.25 V in order to cut the leakage current.
(B) Three types of power sources that must handle a large current are required: Vdd, Vdl, and Vsl. Generating Vdl and Vsl inside the chip using Vdd which is an external power source of the chip increases the area. Therefore, the number of internal power supplies needs to be reduced as much as possible.
本発明では、Ｇ−Ｓ逆バイアス駆動の動作原理を定量化し、ＭＯＳＴのしきい電圧と動作電圧の関係を明らかにする。その後、該逆バイアス駆動の原理を活用した複数のＭＯＳＴの組み合わせを用いて、動作電圧１Ｖ以下の高速低電圧動作に好適な各種の回路応用例を提案する。最後に、ダイナミック・ランダム・アクセスメモリ（ＤＲＡＭ）を例題に、本発明のいくつかの具体的実施例を述べる。 In the present invention, the operating principle of GS reverse bias driving is quantified, and the relationship between the threshold voltage of MOST and the operating voltage is clarified. Then, various circuit application examples suitable for high-speed low-voltage operation with an operating voltage of 1 V or less are proposed using a combination of a plurality of MOSTs utilizing the principle of reverse bias driving. Finally, several specific embodiments of the present invention will be described by taking a dynamic random access memory (DRAM) as an example.
低ＶｔのＭＯＳＴを含む回路のリーク電流を、ＭＯＳＴのゲート（Ｇ）とソース（Ｓ）を逆バイアスする各種の駆動方式によって低減する。 The leakage current of the circuit including the low Vt MOST is reduced by various driving methods in which the gate (G) and the source (S) of the MOST are reverse-biased.
低ＶｔのＭＯＳＴに各種のＧ−Ｓ逆バイアスを加えることにより、リーク電流の少ない１Ｖ以下の高速低電圧ＣＭＯＳ論理回路、あるいはメモリ回路が実現される。 By applying various GS reverse biases to the low Vt MOST, a high-speed low-voltage CMOS logic circuit of 1 V or less with little leakage current or a memory circuit is realized.
本願の最も基本となるＧ−Ｓ差動駆動を分析すると、以下に示すように、取りうる動作電圧とＭＯＳＴのしきい電圧Ｖｔの間には明確な関係があることが初めて明らかになった。図１Ａは、ｎチャンネルＭＯＳＴ（ｎＭＯＳＴ）を例に、Ｇ−Ｓ差動駆動とこれまで多用されてきた非Ｇ−Ｓ差動駆動を比較したものである。振幅ＶｄｌのＧ−Ｓ差動駆動では、該ＭＯＳＴがオフ時には、Ｇ−ＳにはＶｄｌの逆バイアスが印加されるので、該ＭＯＳＴの実効的なしきい電圧は、該ＭＯＳＴの実際のしきい電圧Ｖｔよりも大きくなり、Ｖｄｌ＋Ｖｔとなる。この値は、周知のサブスレショルド電流（以下、リーク電流）を抑えるために、ある許容最小値（Ｖｔ０）以上でなければならない。したがって、
Ｖｄｌ＋Ｖｔ ＞ Ｖｔ０ （１）
を満たす必要がある。このため、実際のＶｔは、Ｖｄｌが大きいほど小さくできる。一方、該ＭＯＳＴがオンするには、ゲートとソース電圧はそれぞれＶｄｌと０Ｖなので、
Ｖｄｌ−Ｖｔ ＞ ０ （２）
となる。したがって、実際のＶｔの取りうる範囲は、
Ｖｄｌ＞Ｖｔ＞Ｖｔ０−Ｖｄｌ （３）
となる。また、この時のＭＯＳＴの実効ゲート電圧、すなわちゲート・オーバドライブ（gate over-drive、Ｖgov）は、ゲート・ソース間電圧からＶｔを差し引いた
Ｖgov＝Ｖｄｌ−Ｖｔ （４）
となる。
Analysis of the most basic GS differential drive of the present application revealed for the first time that there is a clear relationship between the possible operating voltage and the threshold voltage Vt of the MOST, as shown below. FIG. 1A compares an GS differential drive with a non-GS differential drive that has been widely used so far, taking an n-channel MOST (nMOST) as an example. In the GS differential drive with the amplitude Vdl, when the MOST is turned off, a reverse bias of Vdl is applied to the GS, so that the effective threshold voltage of the MOST is the actual threshold voltage of the MOST. It becomes larger than Vt and becomes Vdl + Vt. This value must be equal to or greater than a certain allowable minimum value (Vt 0 ) in order to suppress a known subthreshold current (hereinafter referred to as leakage current). Therefore,
Vdl + Vt> Vt 0 (1)
It is necessary to satisfy. For this reason, the actual Vt can be reduced as Vdl increases. On the other hand, for the MOST to turn on, the gate and source voltages are Vdl and 0 V, respectively.
Vdl-Vt> 0 (2)
It becomes. Therefore, the actual range of Vt is
Vdl>Vt> Vt 0 -Vdl ( 3)
It becomes. Further, the effective gate voltage of the MOST at this time, that is, gate overdrive (Vgov) is obtained by subtracting Vt from the gate-source voltage Vgov = Vdl-Vt (4)
It becomes.
図１Ｂは、式（１）（２）（３）を用いて、実際のＶｔに対してＶｄｌのとりうる範囲を示したものである。たとえば、Ｖｔの許容最小値Ｖｔ０を０．２５Ｖと仮定すると、非Ｇ−Ｓ差動駆動の動作領域は直線p’p”と直線rr’で囲まれた領域Ｂとなり、Ｖｔは無条件に０．２５Ｖ以上、すなわちＶｄｌは０．２５Ｖ以上必要となる。しかし、Ｇ−Ｓ差動駆動では、とりうるＶｔとＶｄｌは拡大する。オフ条件（直線pp’）とオン条件（qq’）で囲まれた領域Ａになるからである。たとえば、ＶｔをＶｔ０／２（＝０．１２５Ｖ）にすると、ＶｄｌはＶｔ０／２以上で動作する。図１Ｃは、式（４）を用いて、実際のＶｔに対してＶgovの取りうる範囲を、Ｖｄｌをパラメータにして示したものである。図中点線部分は、上述したオフ条件から実際には取りえない領域である。たとえば、Ｖｄｌ＝０．２５Ｖでは、ＶgovはＶｔ＝Ｖｔ０（Ｂ点）では０であるが、それ以下ではＶｔが小さくなるにつれて増大し、Ｖｔが０Ｖではそのとりうる最大値０．２５Ｖにもなる。さらにＶｄｌ＝０．５Ｖでは、Ｖｔは負の値のＭＯＳＴ、すなわちデプリーション型（すなわち、normally on）ＭＯＳＴを使うこともできる。例えば、Ｖｔ＝−０．２５Ｖなら、Ｖgovは０．７５Ｖにもなる。尚、設計に都合によっては、Ｇ−Ｓ間に理想的な差動電圧を印加できない場合がある。パルス発生回路の都合によって多少のタイミングの差がありうるが、このような場合にも効果がある。オフ時にたとえＧ−Ｓ間が一瞬等電位になってリーク電流が流れても、その期間は短いので平均としてのリーク電流は無視でき、またオン時にはタイミング差だけ待てば該ＭＯＳＴは正常にオンするからである。 FIG. 1B shows the range that Vdl can take with respect to actual Vt, using equations (1), (2), and (3). For example, assuming that the allowable minimum value Vt 0 of Vt is 0.25 V, the operation region of non-GS differential drive is a region B surrounded by a straight line p′p ”and a straight line rr ′, and Vt is unconditionally. 0.25 V or more, that is, Vdl needs to be 0.25 V or more, but in the GS differential drive, Vt and Vdl that can be taken are enlarged under the off condition (straight line pp ′) and the on condition (qq ′). since become a region surrounded by a. for example, when the Vt to Vt 0 /2(=0.125V), Vdl operates at Vt 0/2 or more. Figure 1C, using equation (4) The range that can be taken by Vgov with respect to the actual Vt is shown by using Vdl as a parameter.The dotted line portion in the figure is a region that cannot actually be taken from the above-mentioned off-state, for example, Vdl = At 0.25 V, Vgov is 0 at Vt = Vt 0 (point B). However, below Vt, it increases as Vt decreases, and when Vt is 0 V, it reaches the maximum value of 0.25 V. Further, when Vdl = 0.5 V, Vt is a negative MOST, that is, a depletion type (that is, For example, if Vt = −0.25 V, Vgov can be as high as 0.75 V. Depending on the design, an ideal differential voltage between GS can be used. Although there may be some timing differences depending on the convenience of the pulse generation circuit, it is also effective in such a case. However, since the period is short, the average leakage current can be ignored, and the MOST is normally turned on when waiting for the timing difference at the time of turning on.
このような特徴を持つＧ−Ｓ差動駆動を２個のＭＯＳＴに適用すると、特徴のある低電圧回路が実現できる。以下にその実施例を示す。尚、主要電源電圧は、実用性と設計の容易さの点で、たとえば、Ｖｄｄ＝０．５Ｖ、Ｖｄｌ＝０．２５Ｖ、それにＶｓｓ＝０Ｖ（グランド）とし、従来例のようなＶｓｌ電源は使わない。必要に応じて、ＭＯＳＴの電流駆動能力を増大させるために負電源Ｖｂｂ（＝−０．２５Ｖ）を使うこともありうる。このＶｂｂは、周知のように、Ｖｄｄを電源電圧とするチャージポンプ回路を使ってチップ内部で発生させる。ここで、Ｖｄｌは、通常、Ｖｄｄ電源を使ってチップ内部で発生させることが多い。また、特に言及しない場合には、高Ｖｔ＝０．２５Ｖ、低Ｖｔ=０Ｖと仮定する。 When the GS differential drive having such characteristics is applied to two MOSTs, a characteristic low voltage circuit can be realized. Examples are shown below. The main power supply voltage is, for example, Vdd = 0.5V, Vdl = 0.25V, and Vss = 0V (ground) in terms of practicality and ease of design, and the Vsl power supply as in the conventional example is used. Absent. If necessary, the negative power supply Vbb (= −0.25 V) may be used to increase the current drive capability of the MOST. As is well known, this Vbb is generated inside the chip by using a charge pump circuit using Vdd as a power supply voltage. Here, Vdl is usually generated inside the chip using a Vdd power supply. Unless otherwise specified, it is assumed that high Vt = 0.25V and low Vt = 0V.
発明全体の構成をわかりやすくするため、以下に述べる多数の実施例の基本となる回路構成の上位概念を以下に示す。従来とは異なる回路結線と駆動方式も含んでいる。図２Ａならびに図２Ｂは、交差結合されたｎＭＯＳＴあるいはｐＭＯＳＴのソース（Ｓ）とゲート（Ｇ）である端子（Ａ、/Ａ）を差動駆動する方式である。ここで、以下も同様であるが、文中の/Ａの文字は、図中のＡの上部に棒線を付加した文字に対応する。また、たとえば、ｎＭＯＳＴでは、ドレインＤの電圧は常にソースＳの電圧よりも高いと仮定する。この方式では、交差結合されたＭＯＳＴのいずれか一方がオンとなる。前述した従来例と同じ結線ではあるが、この駆動方式を用いると各種の低電圧回路が生み出せる。図３は、新規の駆動方式で、ｎＭＯＳＴとｐＭＯＳＴの共通ゲートならびに共通ソースをＧ−Ｓ差動駆動する方式である。ＭＯＳＴのいずれか一方がオンとなる。図４は、新規の駆動方式で、交差結合されたｎＭＯＳＴとｐＭＯＳＴのＳ−Ｇ差動駆動である。２個のＭＯＳＴは同時にオンまたはオフする。尚、いずれの駆動方式でも差動駆動が前提になっているが、通常、それらのパルスは、図５に示すように、前段のＶｄｄで動作するインバータと後段のＶｄｌで動作するインバータが使われる。前段のインバータは高ＶｔのＭＯＳＴが使われるのでリーク電流は無視できる。後段のインバータでも、インバータ内のｐＭＯＳＴのＶｔは低くても、オフ時には該ＭＯＳＴにはＧ−Ｓの逆バイアスが加わるので、該ＭＯＳＴのリーク電流は無視できるようになる。また、差動入力の２入力は、必ずしも完全な差動パルス入力である必要はない。場合によっては、ＭＯＳＴが動作するタイミングにおけるＧ−Ｓの電圧関係が差動になっていればよい。たとえば、図２Ａにおいて、Ａ入力は０Ｖのままの状態で、/Ａには０ＶからＶｄｌに立ち上がるパルスを入力してもよい。該パルスが入力する前までは両ＭＯＳＴはオフであるが、該パルスが入力するとＭｎ１だけはオンとなる。該パルス入力後には、Ｍｎ１のＧ−ＳにはＶｄｌの順バイアスが加わり、Ｍｎ２にはＶｄｌの逆バイアスが加わるからである。 In order to make the overall configuration of the invention easier to understand, the general concept of the circuit configuration that is the basis of a number of embodiments described below is shown below. It also includes circuit connections and drive systems that are different from conventional ones. 2A and 2B are systems in which the sources (S) and gates (G) of the cross-coupled nMOST or pMOST are differentially driven. Here, the same applies to the following, but the letter “/ A” in the sentence corresponds to the letter in which a bar is added to the upper part of “A” in the figure. For example, in the nMOST, it is assumed that the voltage of the drain D is always higher than the voltage of the source S. In this scheme, one of the cross-coupled MOSTs is turned on. Although it is the same connection as the above-described conventional example, various low voltage circuits can be created by using this driving method. FIG. 3 shows a new driving method in which a common gate and a common source of nMOST and pMOST are GS differentially driven. Either one of the MOSTs is turned on. FIG. 4 shows an SG differential drive of cross-coupled nMOST and pMOST in a novel drive system. Two MOSTs are turned on or off simultaneously. In any driving system, differential driving is premised. Normally, as shown in FIG. 5, an inverter that operates at the front stage Vdd and an inverter that operates at the rear stage Vdl are used for these pulses. . Since the inverter at the front stage uses a high Vt MOST, the leakage current can be ignored. Even in the latter inverter, even if Vt of the pMOST in the inverter is low, the reverse bias of GS is applied to the MOST when it is off, so that the leakage current of the MOST can be ignored. Further, the two differential inputs do not necessarily need to be completely differential pulse inputs. In some cases, the GS voltage relationship at the timing when the MOST operates may be differential. For example, in FIG. 2A, a pulse that rises from 0 V to Vdl may be input to / A while the A input remains at 0 V. Both MOSTs are off before the pulse is input, but only Mn1 is turned on when the pulse is input. This is because, after the pulse input, a forward bias of Vdl is applied to GS of Mn1, and a reverse bias of Vdl is applied to Mn2.
以上の駆動方式のそれぞれについて、あるいはそれらの組み合わせを用いて、以下に実施例を述べる。 Examples will be described below with respect to each of the above driving methods or a combination thereof.
［交差結合されたＭＯＳＴのＳ−Ｇ差動駆動（図２）］
図６Ａは、図２Ｂをパワースイッチに適用した実施例である。回路ブロックＬ１やＬ２などは主に低ＶｔのＭＯＳＴで構成され、Ｌ１のパワースイッチはＭｐ１とＭｎ１で、次段ブロックＬ２のパワースイッチはＭｐ２とＭｎ２で構成されている。図２の差動入力端子であるＡと/Ａに、それぞれイネーブル（enable）信号ＥＮと/ＥＮを印加したものである。ＥＮと/ＥＮが、それぞれ低レベル（０Ｖ）と高レベル（Ｖｄｌ）なら、回路ブロックＬ１のスイッチＭＯＳＴ（Ｍｐ１、Ｍｎ１）は同時にオンとなり、次段ブロックＬ２のスイッチＭＯＳＴ（Ｍｐ２、Ｍｎ２）は同時にオフとなる。すなわち、論理回路ブロックＬ１の電源はオンとなるが、次段ブロックＬ２の電源はオフとなる。したがって、Ｌ１の出力には入力ＩＮ１の論理信号に応じた論理信号が現れ、それが次段Ｌ２の入力ＩＮ２信号となる。Ｌ１の出力が確定した後にＥＮと/ＥＮはそれぞれ高レベル（Ｖｄｌ）と低レベル（０Ｖ）にスイッチするならば、Ｌ１の電源はオフとなりＬ２の電源はオンになり、ＩＮ２の信号は論理処理されＬ２の出力（ＩＮ３）となる。図６Ｂはこれらの動作タイミングである。明らかに、イネーブル信号が切り替わるごとに後段に向かって自動的に論理動作が行われていく。もちろん、低Ｖｔパワースイッチ（Ｍｐ１、Ｍｐ２）は、Ｇ−Ｓが交差結合なので低電圧動作が可能である。尚、パワースイッチＭＯＳＴ、たとえばＭｐ１がオフの場合、すなわちＥＮがＶｄｌで/ＥＮが０Ｖの場合、たとえＭｐ１とＭｎ１のＶｔが低くても、Ｍｐ１、Ｌ１ならびにＭｎ１を経由してリーク電流が流れることはない。２個の電源端子の電圧が０Ｖと等しくなるからである。尚、電源がオフになった後で長時間出力レベルを保持したい場合には、後述するように、各論理回路の出力に高ＶｔのＭＯＳＴで構成されたレベルホールド回路（ホールダ、図１７Ｂ）を付加すればよい。ただし、ホールダを付加する場合には、パワースイッチＭＯＳＴを高Ｖｔ化し、それを駆動する電圧振幅をＶｄｄに変えなければならない。パワースイッチがオフ時に、図１７Ｂで述べるように、ホールダからパワースイッチＭＯＳＴのソースからドレイン経由で常時流れるリーク電流をカットするためである。
[S-G differential drive of cross-coupled MOST (FIG. 2)]
FIG. 6A is an example in which FIG. 2B is applied to a power switch. The circuit blocks L 1 and L 2 are mainly composed of low Vt MOST, the power switch of L 1 is composed of Mp 1 and Mn 1 , and the power switch of the next block L 2 is composed of Mp 2 and Mn 2. Yes. The enable signals EN and / EN are applied to the differential input terminals A and / A in FIG. 2, respectively. EN and / EN is, if the respective low level (0V) to a high level (Vdl), circuit switch MOST (Mp 1, Mn 1) of the block L 1 is turned on at the same time, the next stage block L 2 of the switch MOST (Mp 2 , Mn 2 ) are simultaneously turned off. That is, the power supply of the logic circuit block L 1 is turned on, the power supply of the next block L 2 is turned off. Therefore, a logic signal corresponding to the logic signal of the input IN 1 appears at the output of L 1 and becomes the input IN 2 signal of the next stage L 2 . If the output of L 1 is switched EN and / EN are respectively a high level (Vdl) to a low level (0V) after confirmation, the power of L 1 is the power of L 2 turned off is turned on and the IN 2 The signal is logically processed and becomes an output (IN 3 ) of L 2 . FIG. 6B shows these operation timings. Obviously, every time the enable signal is switched, a logical operation is automatically performed toward the subsequent stage. Of course, the low Vt power switches (Mp 1 , Mp 2 ) are capable of low voltage operation because GS is cross-coupled. When the power switch MOST, for example, Mp 1 is off, that is, when EN is Vdl and / EN is 0 V, even if Vp of Mp 1 and Mn 1 is low, it passes through Mp 1 , L 1 and Mn 1. Leak current does not flow. This is because the voltage of the two power supply terminals becomes equal to 0V. If it is desired to maintain the output level for a long time after the power is turned off, a level hold circuit (holder, FIG. 17B) composed of a high Vt MOST is provided at the output of each logic circuit as described later. Add it. However, when a holder is added, the power switch MOST must have a high Vt and the voltage amplitude for driving it must be changed to Vdd. This is because the leakage current that always flows from the holder via the source to the drain of the power switch MOST when the power switch is OFF is cut as described in FIG. 17B.
図７は、レシーバ（ＳＲＣ）とドライバから成る回路である。レシーバの前段に図２Ａの交差結合されたＭＯＳＴ（低ＶｔのＭｎ１とＭｎ２）が使われている実施例である。したがって、小さなＶｄｌの差動入力（ＩＮ、/ＩＮ）でも動作し、該入力は、高ＶｔのＭｐ１とＭｐ２から成る交差結合回路でＶｄｄ（＞Ｖｄｌ）振幅の差動出力信号（ＯＵＴと/ＯＵＴ）に高速に昇圧される。さらに、これらの差動信号は２個のインバータＩＮＶから成る降圧型ドライバで降圧される。すなわち、Ｖｄｌ振幅の差動入力は、Ｖｄｄ振幅の差動出力にレベルシフトされ、ドライバによってＶｄｌ振幅の差動信号に再変換される。もちろん、Ｍｎ１とＭｎ２はＧ−Ｓ差動駆動なので両ＭＯＳＴにはリーク電流は流れない。またインバータＩＮＶは、それを構成する低ＶｔのｐＭＯＳＴはＧ−Ｓオフセット駆動されるので、リーク電流がなくＶｄｌの低電圧で動作する。尚、ＳＲＣの動作は、たとえば、一方の入力ＩＮがＶｄｌで他方が０Ｖの場合、Ｍｎ１とＭｎ２はそれぞれオフとオンとなる。このため、交差結合されたＭｐ１とＭｐ２のフィードバック効果によって、結局、差動出力/ＯＵＴとＯＵＴは急速に０ＶとＶｄｄになる。入力が逆極性の差動入力なら、回路ＳＲＣの構成は対称なので、逆極性の差動出力が得られる。 FIG. 7 shows a circuit including a receiver (SRC) and a driver. 2B is an embodiment in which the cross-coupled MOST (low Vt Mn 1 and Mn 2 ) of FIG. 2A is used in front of the receiver. Therefore, it operates with a small Vdl differential input (IN, / IN), which is a cross-coupled circuit composed of high Vt Mp 1 and Mp 2 and a differential output signal (OUT and Vdl) of amplitude Vdd (> Vdl). / OUT) at a high speed. Further, these differential signals are stepped down by a step-down driver composed of two inverters INV. That is, the differential input having the Vdl amplitude is level-shifted to the differential output having the Vdd amplitude, and reconverted into a differential signal having the Vdl amplitude by the driver. Of course, since Mn 1 and Mn 2 are GS differential drive, no leak current flows through both MOSTs. The inverter INV operates at a low voltage of Vdl with no leakage current because the low-Vt pMOST constituting the inverter INV is driven by GS offset. In the SRC operation, for example, when one input IN is Vdl and the other is 0 V, Mn 1 and Mn 2 are turned off and on, respectively. For this reason, the differential outputs / OUT and OUT rapidly become 0 V and Vdd due to the feedback effect of the cross-coupled Mp 1 and Mp 2 . If the input is a differential input of reverse polarity, the configuration of the circuit SRC is symmetrical, so that a differential output of reverse polarity can be obtained.
本実施例が適用された全体回路はスタティック動作をするので高速である。また、Ｖｄｌが０．２５Ｖなどのような低電圧の場合、Ｖｄｌ振幅の入力をＶｄｌ振幅の出力に直接変換する回路設計は一般にはかなり複雑になるが、本実施例のように、Ｖｄｄ回路を介すると比較的容易に設計できる。本実施例は、たとえば、周知の長い配線上の歪んだ信号を再生する低電圧リピータ回路などに用いられる。尚、入力信号はＶｄｄレベルでもよい。この場合には、図１で説明したように、Ｖｄｄが０．５Ｖなら、Ｇ−Ｓ逆バイアスは０．５Ｖにもなるので、その分だけＶｔを０Ｖ以下にできる。すなわち、Ｖｔが０．２５Ｖのデプリーション型のＭＯＳＴでもカットオフできる。その場合のゲート・オーバドライブ（Ｖgov）は０．７５Ｖにもなる。Ｖｄｌ入力が０．２５ＶでＶｔ＝０Ｖの場合のＶgovは０．２５Ｖであるから、これに比べて３倍にもなるのでその分だけ高速になる。 The entire circuit to which this embodiment is applied operates at a high speed because it performs a static operation. In addition, when Vdl is a low voltage such as 0.25 V, the circuit design for directly converting the input of Vdl amplitude to the output of Vdl amplitude is generally quite complicated. However, as in this embodiment, the Vdd circuit is It can be designed relatively easily. This embodiment is used for a low voltage repeater circuit for reproducing a distorted signal on a well-known long wiring, for example. The input signal may be at the Vdd level. In this case, as described with reference to FIG. 1, if Vdd is 0.5V, the GS reverse bias becomes 0.5V, so that Vt can be reduced to 0V or less accordingly. That is, even a depletion type MOST having a Vt of 0.25 V can be cut off. In this case, the gate overdrive (Vgov) is 0.75V. Since Vgov is 0.25 V when the Vdl input is 0.25 V and Vt = 0 V, the speed is increased by a factor of three compared to Vgov.
図８は、図７のＳＲＣ（ＳＲＣ０）を用いてＶｄｄ振幅に昇圧した差動出力（ＯＵＴ０、/ＯＵＴ０）を作り、Ｖｄｌ電源のインバータＩＮＶでバスをＶｄｌ振幅で差動駆動し、その差動出力を直接次段のＳＲＣ（ＳＲＣ１）に入力し、Ｖｄｄ振幅の差動出力（ＯＵＴ１、/ＯＵＴ１）を得る実施例である。すべてスタティック差動動作なので、高速でより簡単な設計ができる。もちろん、大容量のバスは小振幅で動作をするので低消費電力になる。たとえば、ＤＲＡＭチップ内のデータバスの配線長は長く、したがって負荷容量は、たとえば３ｐＦと大きい。このようなバスはチップ内で多数（たとえば６４本）存在し、これらは高速（たとえば１ＧＨｚ）に同時に動作する。したがって消費電流は多大になる。低電力にするには、本実施例のように、バスの電圧振幅をＶｄｌに下げることが有効である。 8 creates a differential output (OUT 0 , / OUT 0 ) boosted to the Vdd amplitude using the SRC (SRC 0 ) of FIG. 7, and differentially drives the bus with the Vdl amplitude by the inverter INV of the Vdl power supply. enter the differential output directly next stage SRC (SRC 1), the differential output (OUT 1, / OUT 1) of the Vdd amplitude is an embodiment obtained. All are static differential operations, so you can design faster and easier. Of course, a large-capacity bus operates with a small amplitude, resulting in low power consumption. For example, the wiring length of the data bus in the DRAM chip is long, and therefore the load capacitance is as large as 3 pF, for example. There are many such buses (for example, 64 buses) in the chip, and they operate simultaneously at a high speed (for example, 1 GHz). Therefore, the current consumption is enormous. In order to reduce power consumption, it is effective to lower the voltage amplitude of the bus to Vdl as in this embodiment.
図９は、上述したＳＲＣの差動出力がＶｄｄ振幅で動作することに着目し、この出力信号のそれぞれを用いて後段の論理ブロック（Ｌ１、Ｌ２）の論理動作を行い、それぞれの出力段にＶｄｌで動作するインバータＩＮＶを付加した実施例である。出力（ＯＵＴ’、ＯＵＴ”）が差動信号であることに束縛されずに、Ｌ１とＬ２内で自由に論理処理ができる利点がある。 FIG. 9 pays attention to the fact that the differential output of SRC described above operates at the Vdd amplitude, and performs the logical operation of the subsequent logic block (L 1 , L 2 ) using each of these output signals, and outputs each of them. This is an embodiment in which an inverter INV operating at Vdl is added to the stage. There is an advantage that logic processing can be freely performed in L 1 and L 2 without being bound by the fact that the outputs (OUT ′, OUT ″) are differential signals.
［ｎＭＯＳＴとｐＭＯＳＴの共通ゲートならびに共通ソースのＧ−Ｓ差動駆動（図３）］
図１０は、図３の交差結合回路をレベルシフタの入力部に適用した実施例である。入力部のｎＭＯＳＴ（Ｍｎ１）とｐＭＯＳＴ（Ｍｐ１）は、常に差動駆動されるので入力回路は低電圧で動作する。このため、Ｖｄｌレベルの入力はＶｂｂからＶｄｄの大振幅パルスに高速に変換される。ここでＶｄｌ＝０．２５Ｖ、Ｖｂｂ＝−０．２５Ｖ、Ｖｄｄ＝０．５Ｖである。動作は以下の通りである。図示するように、出力ＯＵＴがＶｂｂの電圧の状態で、入力ＩＮがＶｄｌから０Ｖに変る場合を例にとる。Ｍｐ１はオフになりＭｎ１はオンとなるので、Ｍｎ１とＭｐ２のレシオ動作のためにＮｐはそれまでのＶｄｄから０Ｖに向けて低下し、Ｍｐ３はオンし始め出力ＯＵＴはＶｄｄに向けて上昇し、このためＭｐ２の電流駆動能力は低下するのでＭｎ１によってＮｐはますます０Ｖ側に降下し、Ｍｐ３の駆動電流は増大し、ＯＵＴは上昇する。このような交差結合ＭＯＳＴ（Ｍｐ２、Ｍｐ３）のフィードバック効果で、結局、ＯＵＴはＶｄｄレベルに急速に充電する。入力ＩＮが０ＶからＶｄｌに変る場合も同様である。すなわち、Ｍｎ１はオフ、Ｍｐ１はオンとなる。このため、ノードＮｎはＶｂｂからＶｄｌに向かって上昇する。それまでオンしていたＭｎ２はＭｐ１とでレシオ動作するためである。このため、Ｍｎ３はオンし始め、ＯＵＴはＶｄｄからＶｂｂに向けて放電する。このためＭｎ２の駆動能力が低下してＮｎはますます上昇する。このような交差結合ＭＯＳＴ（Ｍｎ２、Ｍｎ３）のフィードバック効果で、結局、ＯＵＴはＶｂｂレベルに急速に放電する。図１１は、図１０の出力から振幅Ｖｄｌの差動出力を得るインバータである。インバータＩＮＶ１とＩＮＶ３には低ＶｔのＭＯＳＴが使われているが、Ｇ−Ｓオフセット駆動によってそれらのリーク電流はカットされる。用途に応じて、図５の代わりに差動パルス発生回路として使うこともできる。
[GS differential drive of common gate and common source of nMOST and pMOST (FIG. 3)]
FIG. 10 shows an embodiment in which the cross-coupled circuit of FIG. 3 is applied to the input section of the level shifter. Since the nMOST (Mn 1 ) and pMOST (Mp 1 ) of the input unit are always differentially driven, the input circuit operates at a low voltage. For this reason, the Vdl level input is converted at high speed from a large amplitude pulse of Vbb to Vdd. Here, Vdl = 0.25V, Vbb = −0.25V, and Vdd = 0.5V. The operation is as follows. As shown in the figure, the case where the input IN changes from Vdl to 0 V while the output OUT is at the voltage Vbb is taken as an example. Since Mp 1 is turned off and Mn 1 is turned on, Np decreases from the previous Vdd to 0 V due to the ratio operation of Mn 1 and Mp 2 , and Mp 3 starts to turn on, and the output OUT becomes Vdd. As a result, the current drive capability of Mp 2 decreases, so that Np further decreases to 0V due to Mn 1 , the drive current of Mp 3 increases, and OUT increases. Due to the feedback effect of such cross-coupled MOSTs (Mp 2 , Mp 3 ), OUT is rapidly charged to the Vdd level after all. The same applies when the input IN changes from 0V to Vdl. That is, Mn 1 is off and Mp 1 is on. Therefore, the node Nn rises from Vbb to Vdl. This is because Mn 2 that has been turned on until then operates in a ratio operation with Mp 1 . Therefore, Mn 3 starts to turn on, and OUT is discharged from Vdd to Vbb. For this reason, the driving ability of Mn 2 is reduced and Nn is further increased. Due to the feedback effect of such cross-coupled MOST (Mn 2 , Mn 3 ), OUT is rapidly discharged to the Vbb level after all. FIG. 11 is an inverter that obtains a differential output having an amplitude Vdl from the output of FIG. The inverters INV 1 and INV 3 use a low Vt MOST, but their leakage current is cut by GS offset driving. Depending on the application, it can be used as a differential pulse generation circuit instead of FIG.
図１２は、図３の回路をパワースイッチに適用した実施例である。説明を簡単にするために、論理ブロックＬ１やＬ２はインバータで構成されていると仮定している。パワースイッチＭＯＳＴ（Ｍｐ１、Ｍｎ２）は同時にオンし、それらがオフになると今度は次段のパワースイッチ（Ｍｎ１、Ｍｐ２）がオンする。動作とその特徴は図６Ａとほぼ同様である。尚、必要に応じてＯＵＴ１に小さな容量を付加すれば、パワースイッチＭＯＳＴ（Ｍｐ１、Ｍｎ２）をオフにしてもＯＵＴ１の電圧レベルは保持されるので、次段のパワースイッチ（Ｍｎ１、Ｍｐ２）がオンした後の次段の論理動作は正しく行える。 FIG. 12 shows an embodiment in which the circuit of FIG. 3 is applied to a power switch. In order to simplify the explanation, it is assumed that the logical blocks L 1 and L 2 are composed of inverters. The power switches MOST (Mp 1 , Mn 2 ) are turned on at the same time, and when they are turned off, the next-stage power switches (Mn 1 , Mp 2 ) are turned on. The operation and its features are almost the same as in FIG. 6A. If a small capacitance is added to OUT 1 as required, the voltage level of OUT 1 is maintained even if the power switch MOST (Mp 1 , Mn 2 ) is turned off. Therefore, the power switch (Mn 1 , Mp 2 ) can be correctly operated in the next stage after it is turned on.
［ｎＭＯＳＴとｐＭＯＳＴの交差結合・差動駆動の実施例（図４）］
図１３Ａは、図４の交差結合されたｎＭＯＳＴ（Ｍｎｓ）とｐＭＯＳＴ（Ｍｐｓ）を、パワースイッチＳＷに適用した実施例である。図１３Ｂは、回路図面が見やすいように、図１３ＡのスイッチＳＷ内のＭＯＳＴをインバータの上下に分離して表示したものである。ここでは説明を簡単にするため、論理回路ブロックＬがインバータＩＮＶで構成されている例を示している。本実施例では、前述したように、スイッチＳＷへの差動入力（ＥＮ、/ＥＮ）のそれぞれが高レベル（Ｖｄｌ）ならびに低レベル（０Ｖ）の場合、いずれのＭＯＳＴもオフになり、それとは逆極性の差動入力では、いずれのＭＯＳＴもオンとなる。それぞれのＭＯＳＴは差動駆動されるので、前述したように、差動駆動の特徴である低電圧動作、たとえば０．２５Ｖ動作が可能である。しかし、このような交差結合をパワースイッチに適用する場合、低Ｖｔの値にもよるが、常にＥＮを０Ｖに固定、すなわちグランドレベルに固定する方がリーク電流の点で好都合である。ＥＮを０Ｖに固定しない場合、両ＭＯＳＴがオンの場合には問題ないが、それらがオフの場合にリーク電流が流れる場合があるからである。すなわち、両ＭＯＳＴがオンの場合、/ＥＮとＥＮ端子電圧はそれぞれＶｄｌと０Ｖなので、それらの端子はＭＯＳＴのソースとなって通常の動作を行う。しかし、両ＭＯＳＴがオフ状態になると、/ＥＮとＥＮ端子電圧はそれぞれ０ＶとＶｄｌに変るので、両端子は両ＭＯＳＴのドレインに変る。したがって、たとえば、入力ＩＮがＶｄｌレベルでインバータ出力が０Ｖの状態でパワースイッチがオフとなると、内部ノードである/ｅｎとｅｎはＶｄｌと０Ｖであるから、ＥＮと/ＥＮ端子間にリーク電流のパスができる。低Ｖｔである両ＭＯＳＴのＧ−Ｓ間電圧は０Ｖになるからである。したがって、リーク電流が流れて内部ノード（/ｅｎ、ｅｎ、ＯＵＴ）を複雑な電圧状態に変える場合がある。このような不具合は、パワースイッチのオフ時にＥＮと/ＥＮ端子に電圧差があるからである。したがって、パワースイッチに適用する場合には、ＥＮ端子を常にグランドレベルに固定すればよい。こうすれば、両ＭＯＳＴがオフ時には、/ＥＮとＥＮ端子電圧は０Ｖと等電位なので、内部の電圧状態とは無関係にリーク電流は流れない。もちろん、両ＭＯＳＴがオンするタイミングでは、ＥＮ電圧が０Ｖ固定でも/ＥＮにＶｄｌのパルス電圧が入力すると両ＭＯＳＴ（Ｍｎｓ、Ｍｐｓ）はオンとなり、両ＭＯＳＴはＧ−Ｓ差動駆動されるので、低電圧で動作する利点は保持される。
[Example of cross coupling and differential driving of nMOST and pMOST (FIG. 4)]
FIG. 13A shows an embodiment in which the cross-coupled nMOST (Mns) and pMOST (Mps) of FIG. 4 are applied to the power switch SW. FIG. 13B shows the MOST in the switch SW in FIG. 13A separated from the top and bottom of the inverter so that the circuit diagram can be easily seen. Here, for simplicity of explanation, an example in which the logic circuit block L is configured by an inverter INV is shown. In the present embodiment, as described above, when each of the differential inputs (EN, / EN) to the switch SW is at the high level (Vdl) and the low level (0 V), both MOSTs are turned off. In the case of reverse polarity differential input, both MOSTs are turned on. Since each MOST is differentially driven, a low voltage operation, for example, 0.25 V operation, which is a feature of differential drive, is possible as described above. However, when such a cross coupling is applied to a power switch, although it depends on the value of low Vt, it is advantageous in terms of leakage current that EN is always fixed at 0 V, that is, fixed at the ground level. If EN is not fixed at 0V, there is no problem when both MOSTs are on, but leakage current may flow when they are off. That is, when both MOSTs are on, the / EN and EN terminal voltages are Vdl and 0 V, respectively, and these terminals become the sources of the MOST and perform normal operation. However, when both MOSTs are turned off, the / EN and EN terminal voltages change to 0 V and Vdl, respectively, so that both terminals change to the drains of both MOSTs. Therefore, for example, when the power switch is turned off while the input IN is at the Vdl level and the inverter output is 0 V, the internal nodes / en and en are Vdl and 0 V, so that the leakage current is between the EN and / EN terminals. I can pass. This is because the voltage between GS of both MOSTs having a low Vt is 0V. Therefore, there is a case where a leak current flows and the internal node (/ en, en, OUT) is changed to a complicated voltage state. This is because there is a voltage difference between the EN and / EN terminals when the power switch is off. Therefore, when applied to a power switch, the EN terminal may be always fixed to the ground level. In this way, when both MOSTs are off, the / EN and EN terminal voltages are equipotential to 0 V, so no leakage current flows regardless of the internal voltage state. Of course, at the timing when both MOSTs are turned on, even if the EN voltage is fixed at 0V, if a pulse voltage of Vdl is input to / EN, both MOSTs (Mns, Mps) are turned on, and both MOSTs are differentially driven by GS. The advantage of operating at low voltage is retained.
ここで、図１３Ｃを用いて本実施例の動作をさらに詳細に説明する。パワースイッチがオンである期間、インバータには充放電電流とリーク電流が流れる。たとえば、入力ＩＮがＶｄｌの高レベルなら、ＭｎとＭｎｓを通して放電電流id(Mn)が流れて、出力ＯＵＴに接続されている負荷容量は放電し０Ｖになる。この０Ｖに放電する過程ならびに放電した後は、ＭｐがオフであってもそのＶｔは低いので、Ｍｐを通してリーク電流il(Mp)が流れ、該リーク電流は、結局、/ＥＮからＭｎを通してＥＮへ流れる。一方、入力ＩＮが０Ｖの低レベルなら、パワースイッチがオンするとＭｐはオンとなり、ＭｐとＭｐｓを通して充電電流ic(Mp)が流れ、出力ＯＵＴはＶｄｌに充電される。同様に、この充電する過程ならびに充電した後は、Ｍｎを通してリーク電流il(Mn)が流れる。該リーク電流は、結局、/ＥＮからＭｐを通してＥＮへ流れる。これらのリーク電流は、前述したように、ＥＮ端子のパルス電圧を０Ｖにしてパワースイッチをオフにすると流れなくなる。したがって、たとえＭｐあるいはＭｎに大きなリーク電流が流れても、その期間が十分短ければ、すなわちパワースイッチのオンになっている期間が十分短ければ、平均としてのリーク電流は小さく抑えられる。このためには、論理動作が完了して出力が確定するやいなやパワースイッチをオフにする、あるいは、一定のサイクルのもとでは、オフする期間（Ｔｆ）をできるだけ長くすればよい。原理的には、ＭｐとＭｎのＶｔ、それにＭｐｓとＭｎｓのＶｔが小さいほどリーク電流は大きくなるが、その代わりこれらのＭＯＳＴの駆動電流が増大し負荷容量の充放電期間は短くなる。したがって、Ｖｔが小さくなっても、平均としてのリーク電流は一定以下に抑えられる。以上から明らかなように、パワースイッチＭＯＳＴのしきい電圧を０Ｖとすれば、０．２５Ｖの電圧でリーク電流を抑えながらインバータを動作させることができる。以下の実施例で述べるように、このようなパワースイッチにも多数の応用例がある。尚、上述した理由により、それらの図中のＥＮ端子には０Ｖ固定と付記してある。 Here, the operation of the present embodiment will be described in more detail with reference to FIG. 13C. While the power switch is on, charge / discharge current and leakage current flow through the inverter. For example, if the input IN is at a high level of Vdl, a discharge current id (Mn) flows through Mn and Mns, and the load capacitance connected to the output OUT is discharged to 0V. After the discharge to 0V and after discharge, even if Mp is off, its Vt is low, so that leakage current il (Mp) flows through Mp, and this leakage current eventually goes from / EN to Mn through EN. Flowing. On the other hand, if the input IN is at a low level of 0V, when the power switch is turned on, Mp is turned on, the charging current ic (Mp) flows through Mp and Mps, and the output OUT is charged to Vdl. Similarly, after this charging process and after charging, a leakage current il (Mn) flows through Mn. The leakage current eventually flows from / EN through Mp to EN. As described above, these leakage currents do not flow when the pulse voltage at the EN terminal is set to 0 V and the power switch is turned off. Therefore, even if a large leak current flows in Mp or Mn, if the period is sufficiently short, that is, if the period in which the power switch is on is sufficiently short, the average leak current can be kept small. To this end, the power switch is turned off as soon as the logic operation is completed and the output is determined, or the off period (T f ) should be made as long as possible under a certain cycle. In principle, the smaller the Vt of Mp and Mn, and the smaller the Vt of Mps and Mns, the larger the leak current, but instead the drive current of these MOSTs increases and the charge / discharge period of the load capacitance becomes shorter. Therefore, even if Vt becomes small, the average leakage current can be kept below a certain level. As is clear from the above, when the threshold voltage of the power switch MOST is 0V, the inverter can be operated while suppressing the leakage current with a voltage of 0.25V. As will be described in the following embodiments, such a power switch has many applications. For the reasons described above, the EN terminal in these figures is indicated as fixed at 0V.
図１４Ａは、２相クロック（ＥＮ１、ＥＮ２）を用いたロジックへの適用例、図１４Ｂはそのタイミングである。ただし、上述したように、ＥＮ１とＥＮ２は０Ｖに固定されている。論理ブロックＬ１から出力されたＶｄｌ振幅の信号は、入力ＩＮ１としてインバータＩＮＶ１に入力し、第１相クロック/ＥＮ１によって、出力ＯＵＴ１に出力し、その出力は論理ブロックＬ２で論理処理され、さらにその出力はインバータＩＮＶ２に入力ＩＮ２として入力する。その後、第２相クロック/ＥＮ２によって、出力ＯＵＴ２のレベルは確定する。このように、/ＥＮ１と/ＥＮ２が切り替わるたびにパワースイッチは順次オンになり論理動作が進んでいく。 FIG. 14A shows an application example to a logic using a two-phase clock (EN 1 , EN 2 ), and FIG. 14B shows the timing. However, as described above, EN 1 and EN 2 are fixed at 0V. Vdl amplitude of the signal output from the logic block L 1 is input to the inverter INV 1 as inputs IN 1, the first phase clock / EN 1, and outputs to the output OUT 1, the logic at its output a logic block L 2 Further, the output is input to the inverter INV 2 as the input IN 2 . Thereafter, the level of the output OUT 2 is determined by the second phase clock / EN 2 . Thus, each time / EN 1 and / EN 2 are switched, the power switches are sequentially turned on and the logic operation proceeds.
図１５Ａは、このようなパワースイッチＭＯＳＴをスタティック型２入力ＮＡＮＤに適用した実施例で、図１３ＡなどのインバータＩＮＶをＮＡＮＤで置き換えたものである。前述したように、ＥＮ端子はグランドレベル（０Ｖ）に固定されている。２入力（ＩＮ１、ＩＮ２）が確定した後、/ＥＮにＶｄｌのパルスを印加して上下のパワースイッチを同時にオンにして、該ＮＡＮＤに電源電圧を与えて出力ＯＵＴを確定する。同様に、図１５Ｂはスタティック型２入力ＮＯＲに適用した実施例である。これらの回路は、後述するように、メモリなどに多用されるＮＡＮＤデコーダやＮＯＲデコーダに応用できる。 FIG. 15A shows an embodiment in which such a power switch MOST is applied to a static two-input NAND, in which the inverter INV in FIG. 13A and the like is replaced with a NAND. As described above, the EN terminal is fixed at the ground level (0 V). After the two inputs (IN 1 , IN 2 ) are determined, a pulse of Vdl is applied to / EN to turn on the upper and lower power switches at the same time, and a power supply voltage is applied to the NAND to determine the output OUT. Similarly, FIG. 15B is an embodiment applied to a static type 2-input NOR. As will be described later, these circuits can be applied to NAND decoders and NOR decoders frequently used in memories and the like.
図１６Ａは、従属接続された複数回路（ＩＮＶ０−ＩＮＶ３）を一括制御するために、各回路対応にパワースイッチを設けた実施例である。本例でも、前述したように、ＥＮは０Ｖに固定してある。各回路は十分高速のインバータであると仮定すると、インバータ全体は一個の遅延素子とみなせる。このような場合には、それぞれに対応したパワースイッチは共通のパルス/ＥＮで制御したほうが全体としては高速になる。個々のインバータを異なる/ＥＮで順々に制御すると、個々のインバータの制御に要する時間損失が生じて全体の速度が低下するからである。本実施例を、図１６Ｂの動作タイミングを用いて説明しよう。すべてのパワースイッチを同時にオンにしてＶｄｌのパルスを入力ＩＮに与えると、各インバータには出力ＯＵＴが得られ、それぞれには放電・充電電流（iac）とその出力電圧に対応したリーク電流が（il）が流れる。ここで、各段に流れる充放電電流iac(INV)は、各段の遅延分だけ順次ずれるので、それらの電流は電源端子/ＥＮに重畳されることはない。たとえば、入力ＩＮが０ＶからＶｄｌに変った場合、初段と３段目のインバータ（ＩＮＶ０、ＩＮＶ２）内のｎＭＯＳＴには放電電流が流れ、２段目と４段目（ＩＮＶ１、ＩＮＶ３）内のｐＭＯＳＴには充電電流が流れる。しかしこれらは重畳されることなくそれぞれ対応したパワースイッチＭＯＳＴに流れる。ただし、リーク電流il(INV)は段数とともに重なっていく。たとえば、初段と３段目内ではそのインバータ内のｐＭＯＳＴにリーク電流が、また２段目と３段目内ではそのインバータ内のｎＭＯＳＴにリーク電流が流れる。これらは各段の遅延時間だけ遅延されて重畳し、インバータの段数が増えると大きな総リーク電流となる。このようにして最終段の出力部ＯＵＴ３の負荷容量を駆動することによって出力が確定するが、この確定出力を後続回路がとりこんだ後では該出力は不必要になるのでパワースイッチをオフにして該総リーク電流を抑える。尚、たとえば、インバータの初段と次段の出力は互いにＶｄｌ振幅の差動信号となるので、他の論理回路などを構成するＭＯＳＴのＧ−Ｓ差動駆動信号として活用することもできる。 FIG. 16A is an embodiment in which a power switch is provided for each circuit in order to collectively control a plurality of cascade-connected circuits (INV 0 -INV 3 ). Also in this example, as described above, EN is fixed at 0V. Assuming that each circuit is a sufficiently high-speed inverter, the entire inverter can be regarded as one delay element. In such a case, the power switch corresponding to each is faster as a whole if it is controlled by a common pulse / EN. This is because if the individual inverters are sequentially controlled with different / EN, a time loss required for controlling the individual inverters occurs, and the overall speed is lowered. This embodiment will be described using the operation timing of FIG. 16B. When all power switches are turned on at the same time and a pulse of Vdl is applied to the input IN, an output OUT is obtained for each inverter, and each has a discharge / charge current (iac) and a leak current corresponding to the output voltage ( il) flows. Here, since the charge / discharge current iac (INV) flowing through each stage is sequentially shifted by the delay of each stage, these currents are not superimposed on the power supply terminal / EN. For example, when the input IN changes from 0 V to Vdl, a discharge current flows through the nMOSTs in the first-stage and third-stage inverters (INV 0 , INV 2 ), and the second and fourth stages (INV 1 , INV 3 The charge current flows through the pMOST in (). However, they flow to the corresponding power switches MOST without being superimposed. However, the leakage current il (INV) overlaps with the number of stages. For example, a leak current flows in the pMOST in the inverter in the first stage and the third stage, and a leak current flows in the nMOST in the inverter in the second stage and the third stage. These are overlapped after being delayed by the delay time of each stage, and when the number of inverter stages increases, a large total leakage current is generated. Although determined output by driving a load capacitance of the output section OUT 3 of the final stage this way, the output after that the definite output subsequent circuit takes is to turn off the power switch since unnecessary The total leakage current is suppressed. For example, the output of the first stage and the next stage of the inverter becomes a differential signal having an amplitude of Vdl, so that it can be used as a GS differential drive signal of MOST constituting another logic circuit.
図１７Ａは、複数のインバータ共通に一組のパワースイッチを設けた実施例である。前述したように、各インバータの充放電電流は重畳することはないので、１個のパワースイッチでこれらの電流を処理できる。したがって回路全体を小型化できる。尚、本例においては、ｎＭＯＳＴパワースイッチＭＯＳＴ（Ｍｎｓ）を省略しさらに小型化することもできる。これが可能なのは、本来、最終段のインバータの動作が完了しその確定出力を後続回路に取り込んだ後、すべてのインバータのパワーを同時にオフにすればよいが、このためには、ｎＭＯＳＴパワースイッチは不要で、ｐＭＯＳＴパワースイッチＭＯＳＴ（Ｍｐｓ）をオフにするだけで十分だからである。しかし、場合によっては、出力部の負荷容量に確定した出力を長時間保持したい場合があるが、そのまま放置するとリーク電流によってレベルが低下してしまう。たとえば、ＯＵＴ２が０ＶでＯＵＴ３がＶｄｌの場合にパワースイッチをオフにしたとしよう。この場合、ＩＮＶ３内のｐＭＯＳＴとスイッチＭＯＳＴ（Ｍｐｓ）と/ＥＮ端子を通すオン電流によって、ＯＵＴ３の出力容量に保持されていた電荷は０Ｖに放電してしまう。同様のことがＩＮＶ１でも起こる。尚、ＯＵＴ２がＶｄｌでＯＵＴ３が０Ｖの場合にパワースイッチがオフになった場合には、そのまま０Ｖは保持される。/ＥＮとＥＮの両端子が０Ｖのためである。したがって、パワースイッチがオフになるとすべての出力は０Ｖになる。もちろん、Ｖｔが高くなるほどオン電流は小さく、したがって保持時間は長くなるので、所要保持時間次第ではあるが、本実施例は有効である。 FIG. 17A is an embodiment in which a set of power switches are provided in common for a plurality of inverters. As described above, since the charging / discharging currents of the inverters do not overlap, these currents can be processed by one power switch. Therefore, the entire circuit can be reduced in size. In this example, the nMOST power switch MOST (Mns) can be omitted to further reduce the size. This can be done by turning off the power of all inverters at the same time after the operation of the inverter of the final stage is completed and the determined output is taken into the succeeding circuit, but for this purpose, the nMOST power switch is unnecessary. This is because it is sufficient to simply turn off the pMOST power switch MOST (Mps). However, in some cases, there is a case where it is desired to keep the output determined as the load capacity of the output unit for a long time. However, if the output is left as it is, the level is lowered due to the leakage current. For example, suppose that the power switch is turned off when OUT 2 is 0V and OUT 3 is Vdl. In this case, the charge held in the output capacitance of OUT 3 is discharged to 0 V by the on-current passing through the pMOST and the switch MOST (Mps) in / INV 3 and the / EN terminal. The same thing happens with INV 1 . When the power switch is turned off when OUT 2 is Vdl and OUT 3 is 0V, 0V is maintained as it is. This is because both terminals / EN and EN are 0V. Therefore, when the power switch is turned off, all outputs are 0V. Of course, the higher the Vt, the smaller the on-current, and therefore the longer the holding time. Therefore, this embodiment is effective although it depends on the required holding time.
図１７Ｂは最終段の出力レベルを長時間保持する回路の実施例である。上述したように、図１７ＡにおいてパワースイッチｎＭＯＳＴ（Ｍｎｓ）を削除した例を前提としている。本実施例の特徴は、最終段のレベルを保持するために最終段にホールダＨを設けたこと、保持期間中にホールダとの間で形成される電流パスをカットするために最終段には専用のパワースイッチＭＯＳＴ（Ｍｐｓ４、Ｍｎｓ４）を設けたことである。すなわち、低ＶｔのＭｐｓ４のゲート信号ＥＮ’をオン時の０ＶからＶｄｄ（＞Ｖｄｌ）にし、Ｍｐｓ４をＧ−Ｓオフセット駆動によってオフにする。同時に、高ＶｔのＭｎｓ４のゲート信号/ＥＮ’をオン時のＶｄｄから０ＶにしＭｎｓ４もオフにする。こうすれば、ホールダと最終段との間には電流パスが形成されなくなる。 FIG. 17B is an example of a circuit that holds the output level of the final stage for a long time. As described above, it is assumed that the power switch nMOST (Mns) is deleted in FIG. 17A. The feature of this embodiment is that a holder H is provided in the final stage in order to hold the level of the final stage, and that the dedicated stage is used in order to cut a current path formed between the holders during the holding period. Power switch MOST (Mps 4 , Mns 4 ). That is, the low Vt Mps 4 gate signal EN ′ is changed from 0 V at the time of ON to Vdd (> Vdl), and Mps 4 is turned off by GS offset driving. At the same time, the gate signal / EN ′ of high Vt Mns 4 is set to 0 V from Vdd at the time of ON, and Mns 4 is also turned OFF. In this way, no current path is formed between the holder and the final stage.
図１８はレベルホールダの実施例である。高ＶｔのＭＯＳＴから成る一種のフリップフロップ回路なので、インバータの出力電圧はこのホールダに書き込むことができる。その結果、例えば高レベルの出力電圧がホールダに書き込まれている場合、ｐＭＯＳＴであるＭ２のゲートは０Ｖになっているので、何らかの原因で出力の高レベルが低下しようとしても、Ｍ２がその低下を抑えることができる。ここでホールダは、十分長いサイクル、あるいは待機時の出力レベルを保証するためのもので、高速動作では必ずしも必要ではない。したがって、低電圧電源Ｖｄｌであっても、ホールダ内のＭＯＳＴのＶｔはリーク電流がないように高く設定できるし、しかもそれらのサイズは十分小さくできる。このため、インバータが十分高速動作する場合、その出力は低速であるホールダにその都度書き込まれなくても、出力ＯＵＴにつながる後続回路は、その都度インバータの出力電圧を直接利用できるので正常な論理動作は可能になる。 FIG. 18 shows an embodiment of a level holder. Since it is a kind of flip-flop circuit composed of a high Vt MOST, the output voltage of the inverter can be written to this holder. As a result, for example, if the output voltage of the high level is written in the holder, since the gate of M 2 is pMOST is made to 0V, and even if an attempt is lowered a high level of output for some reason, M 2 is the The decrease can be suppressed. Here, the holder is for ensuring a sufficiently long cycle or an output level during standby, and is not necessarily required for high-speed operation. Therefore, even with the low-voltage power supply Vdl, the Vt of the MOST in the holder can be set high so that there is no leakage current, and their size can be made sufficiently small. For this reason, when the inverter operates at a sufficiently high speed, the subsequent circuit connected to the output OUT can directly use the output voltage of the inverter each time even if the output is not written to the low-speed holder each time. Will be possible.
図１９は、図１５ＡのＮＡＮＤと前述の遅延素子（たとえば、図１７Ａ）の全体をパワースイッチ（Ｍｎｓ、Ｍｐｓ）で制御した実施例である。遅延時間（τ）に対応したパルス幅のパルスを作った後、パワースイッチをオフにしてリーク電流をカットする。 FIG. 19 shows an embodiment in which the NAND of FIG. 15A and the entire delay element (for example, FIG. 17A) are controlled by power switches (Mns, Mps). After creating a pulse with a pulse width corresponding to the delay time (τ), the power switch is turned off to cut the leakage current.
図２０は、並列動作をする複数回路から成る回路ブロック（たとえば、ＣＫＴ０、ＣＫＴ１）対応に１個のパワースイッチ（たとえば、図１３Ａで表示のＳＷ）を設けた実施例である。図１６、１７などでは複数回路（インバータ）を直列動作させるのに対して、本実施例では同時並列動作させる点で異なる。 FIG. 20 shows an embodiment in which one power switch (for example, SW shown in FIG. 13A) is provided for a circuit block (for example, CKT 0 , CKT 1 ) composed of a plurality of circuits operating in parallel. In FIGS. 16 and 17, a plurality of circuits (inverters) are operated in series, but this embodiment is different in that they are operated simultaneously in parallel.
［Ｇ−Ｓオフセット駆動を用いたパワースイッチの実施例］
図２１は、Ｇ−Ｓオフセット駆動を用いたパワースイッチ（Ｍｐｓ、Ｍｎｓ）を低ＶｔのＭＯＳＴから成る回路（たとえばインバータＩＮＶ）に適用した実施例である。図６Ａと図１３のように、２個のパワースイッチＭＯＳＴ（Ｍｐｓ、Ｍｎｓ）を同時にオンあるいはオフにする例である。Ｍｐｓは低Ｖｔ（たとえば、０Ｖ）のＭＯＳＴ、Ｍｎｓは高Ｖｔ（たとえば、０．２５Ｖ）のＭＯＳＴで、それらのゲートは大振幅ＶｄｄのクロックＥＮ、/ＥＮで駆動され、入力振幅ならびに電源電圧（Ｍｐｓのソース）は低電圧Ｖｄｌである。
[Example of power switch using GS offset drive]
FIG. 21 shows an embodiment in which a power switch (Mps, Mns) using GS offset drive is applied to a circuit (for example, an inverter INV) composed of a low Vt MOST. FIG. 6A and FIG. 13 show an example in which two power switches MOST (Mps, Mns) are simultaneously turned on or off. Mps is a low Vt (for example, 0V) MOST, Mns is a high Vt (for example, 0.25V) MOST, and their gates are driven by clocks EN and / EN having a large amplitude Vdd, and the input amplitude and power supply voltage ( Mps source) is a low voltage Vdl.
本実施例では、活性時（パワースイッチがオフ時）には、ＥＮならびに/ＥＮをそれぞれ０ＶとＶｄｄにするので、それらのゲート・オーバドライブは０．２５Ｖとなる。非活性時（パワースイッチがオフ時）には、ＥＮならびに/ＥＮをそれぞれＶｄｄと０Ｖにするので、Ｍｐｓは低Ｖｔだが、Ｇ−Ｓ逆バイアスによってリーク電流はカットされる。もちろんＭｎｓは高Ｖｔなのでリーク電流は流れない。２種の動作電圧（Ｖｄｄ、Ｖｄｌ）を用いているが、負荷容量の充放電電流は電源電圧Ｖｄｌならびにグランドから直接供給されるので、これまで説明してきたようなＥＮ、/ＥＮ発生回路は必要でない。またパワースイッチがオフ後の出力保持期間中には、パワースイッチが完全にカットされるので、レベルホールダＨとの間の電流パスはカットされる。原理的には、図６Ａ、図１２、あるいは図１３Ｂで例示したパワースイッチＳＷを図２１のＭｐｓとＭｎｓで構成されたパワースイッチで置き換えれば、それら個々に対する実施例はそのまま適用できる。回路構成が異なっても両者のパワースイッチの機能は同じだからである。尚、Ｍｎｓを低Ｖｔ化することもできる。図１１のように、ＥＮと/ＥＮにＶｄｄとＶｂｂ間でスイングするパルスを使えばよい。こうすることによって、Ｍｎｓが低Ｖｔでもそのリーク電流はカットできるし、またオン時の電流駆動能力、すなわちゲート・オーバドライブも増加する。すなわち、パワースイッチがオフ時には、ＭｎｓとＭｐｓのゲートにはそれぞれＶｂｂとＶｄｄが加わる。したがって、両者はＧ−Ｓオフセット駆動されるのでカットオフとなる。パワースイッチがオン時には、ＭｎｓとＭｐｓのゲートにはＶｄｄとＶｂｂが加わり両者の駆動能力は増大する。低ＶｔのＭｎｓゲート電圧はＶｄｄ、低ＶｔのＭｐｓゲート電圧はＶｂｂとなるからである。この分だけパワースイッチのインバータの高速動作に与える影響は少なくなる。 In this embodiment, when activated (when the power switch is off), EN and / EN are set to 0 V and Vdd, respectively, so that their gate overdrive is 0.25 V. When inactive (when the power switch is off), EN and / EN are set to Vdd and 0 V, respectively, so Mps is low Vt, but the leakage current is cut by the GS reverse bias. Of course, since Mns is high Vt, no leakage current flows. Although two types of operating voltages (Vdd, Vdl) are used, the charge / discharge current of the load capacitance is directly supplied from the power supply voltage Vdl and the ground, so the EN and / EN generation circuits described so far are necessary. Not. Further, during the output holding period after the power switch is turned off, the power switch is completely cut, so that the current path to the level holder H is cut. In principle, if the power switch SW illustrated in FIG. 6A, FIG. 12, or FIG. 13B is replaced with a power switch composed of Mps and Mns in FIG. 21, the embodiments for each of them can be applied as they are. This is because the functions of both power switches are the same even if the circuit configuration is different. Note that Mns can be lowered to Vt. As shown in FIG. 11, a pulse swinging between Vdd and Vbb may be used for EN and / EN. By doing so, the leakage current can be cut even when Mns is low Vt, and the current driving capability at the time of ON, that is, the gate overdrive is also increased. That is, when the power switch is off, Vbb and Vdd are added to the Mns and Mps gates, respectively. Therefore, since both are driven by GS offset, they are cut off. When the power switch is on, Vdd and Vbb are added to the gates of Mns and Mps, and the drive capability of both is increased. This is because the low Vt Mns gate voltage is Vdd, and the low Vt Mps gate voltage is Vbb. Therefore, the influence on the high-speed operation of the inverter of the power switch is reduced.
図２２は、図６Ａと同様に、従属接続された回路ブロックＬ１やＬ２に該パワースイッチを適用したものである。ＥＮと/ＥＮが切り替わるたびに自動的にパワースイッチは順次オンになり論理動作が進んでいく。ここで、ＥＮと/ＥＮには、ＶｄｄからＶｂｂにスイングするパルスを使い、パワースイッチＭＯＳＴの駆動能力を増大させている。 FIG. 22 shows the case where the power switch is applied to the cascade-connected circuit blocks L 1 and L 2 as in FIG. 6A. Each time EN and / EN are switched, the power switches are automatically turned on sequentially and the logic operation proceeds. Here, for EN and / EN, a pulse swinging from Vdd to Vbb is used to increase the drive capability of the power switch MOST.
図２３は、Ｖｄｄ振幅の非差動入力（ＩＮ）信号を低振幅Ｖｄｌに変換して大きな負荷容量のバスを駆動するバスドライバ、バスのＶｄｌ信号を検出しＶｄｄ振幅の差動出力信号に変換するレシーバの実施例である。全体がスタティック動作をするので高速であり、低振幅の分だけバスは低電力で駆動できる。各回路にはこれまで述べてきた各種のＧ−Ｓ逆バイアスＭＯＳＴが使われている。ドライバにはＧ−Ｓオフセット駆動が使われているのでリーク電流はなく、Ｖｄｄ入力でもＶｄｌ出力が可能である。レシーバの前段は２段の低Ｖｔインバータで構成され、図２１のパワースイッチで共通に制御されている。またスタティック型レシーバＳＲＣ（図７）の差動入力には、該２個のインバータの出力（Ａ、Ｂ）が使われている。したがって、Ｖｄｄ振幅の差動出力（ＯＵＴ、/ＯＵＴ）が得られ、該出力を用いて後段回路の論理動作が可能になる。尚、出力ＯＵＴが確定した後で、パワースイッチはオフにされるのでレシーバ前段のリーク電流はカットされる。もちろん、待機時などの非活性時にはパワースイッチはオフにされる。本実施例の全体回路は、前述のように、原理的にはスタティック動作をするので高速になる。尚、各インバータの出力（Ａ、Ｂ）にはレベルホールダを付加することもできるが、高速動作が主体の用途などでは省略することもできる。また、上述したように、入力ＩＮにＶｄｄとＶｂｂ間でスイングするパルス（図１１）を与えればドライバ内のｎＭＯＳＴも低Ｖｔ化できる。また、ＳＲＣの代わりに図１０のレベル変換回路を使うこともできる。さらに大振幅の出力パルスが得られる利点がある。 FIG. 23 shows a bus driver that drives a bus having a large load capacity by converting a non-differential input (IN) signal having a Vdd amplitude to a low amplitude Vdl, and detects a Vdl signal of the bus and converts it to a differential output signal having a Vdd amplitude. FIG. Since the whole operates statically, it is high-speed, and the bus can be driven with low power by the amount of low amplitude. Each circuit uses the various GS reverse bias MOSTs described so far. Since the driver uses GS offset driving, there is no leakage current, and Vdl output is possible even with Vdd input. The front stage of the receiver is composed of two low Vt inverters and is commonly controlled by the power switch of FIG. Further, the outputs (A, B) of the two inverters are used for the differential input of the static receiver SRC (FIG. 7). Therefore, a differential output (OUT, / OUT) having a Vdd amplitude is obtained, and the logic operation of the subsequent circuit can be performed using the output. Since the power switch is turned off after the output OUT is determined, the leakage current in the previous stage of the receiver is cut off. Of course, the power switch is turned off when inactive, such as during standby. As described above, the entire circuit of the present embodiment performs a static operation in principle, and thus becomes high speed. A level holder can be added to the output (A, B) of each inverter, but it can be omitted in applications where high-speed operation is mainly used. Further, as described above, if a pulse (FIG. 11) swinging between Vdd and Vbb is given to the input IN, the nMOST in the driver can also be lowered to Vt. Further, the level conversion circuit of FIG. 10 can be used instead of SRC. Furthermore, there is an advantage that an output pulse having a large amplitude can be obtained.
これまで、たとえば、図６Ａ、図１２、あるいは図１３のように、低Ｖｔの内部回路（たとえば、インバータ）にパワースイッチＭＯＳＴ（たとえば、Ｍｐｓ、Ｍｎｓ）を直列に付加して、該ＭＯＳＴのソースを駆動する例を説明してきた。すなわち、該ソースをＶｄｌに駆動して低Ｖｔの内部回路、より具体的には、インバータ内のｐＭＯＳＴにＶｄｌの動作電圧を与える場合を説明してきた。しかしそのためには、これまで詳細な説明を省略してきたが、該パワースイッチＭＯＳＴのソースと電源Ｖｄｌの間には、Ｖｄｌパルスを発生させる回路が必要である。該インバータ内のｐＭＯＳＴからみると、Ｖｄｌの電源との間には少なくても２個のＭＯＳＴを経由して動作電圧を与えられることになる。このため、面積の増加や内部回路の速度低下をもたらす場合がある。図２４は、パワースイッチＭＯＳＴを削除して、インバータＩＮＶから直接内部回路群を駆動する回路である。したがって、上述した不具合は解決される。 Up to now, for example, as shown in FIG. 6A, FIG. 12, or FIG. 13, a power switch MOST (for example, Mps, Mns) is added in series to a low Vt internal circuit (for example, an inverter), and the source of the MOST An example of driving has been described. That is, a case has been described in which the source is driven to Vdl to give a low Vt internal circuit, more specifically, an operating voltage of Vdl to the pMOST in the inverter. However, for this purpose, a detailed description has been omitted so far, but a circuit for generating a Vdl pulse is required between the source of the power switch MOST and the power supply Vdl. When viewed from the pMOST in the inverter, an operating voltage can be given to the power supply of Vdl via at least two MOSTs. For this reason, the area may be increased and the speed of the internal circuit may be decreased. FIG. 24 shows a circuit for driving the internal circuit group directly from the inverter INV by removing the power switch MOST. Therefore, the above-described problem is solved.
図２５はレベルホールダの制御の他の実施例である。第２のスイッチ（Ｍｎ、Ｍｐ）をオンにして出力ＯＵＴ’をホールダに保持した後、該第２のスイッチをオフにし、続いて回路ブロックＬのパワースイッチ（ＳＷ１、ＳＷ２）をオフにする。こうすれば、回路ブロック内の最終段には、図１７Ｂで述べたような特別なスイッチは不要になる。 FIG. 25 shows another embodiment of the level holder control. After the second switch (Mn, Mp) is turned on and the output OUT ′ is held in the holder, the second switch is turned off, and then the power switches (SW 1 , SW 2 ) of the circuit block L are turned off. To do. This eliminates the need for a special switch as described with reference to FIG. 17B at the final stage in the circuit block.
［メモリ回路への適用例］
メモリに代表されるＬＳＩでは回路構成と動作が特異である。たとえば、多数の繰り返し回路の中から一個の回路だけを選択的に動作させる回路ブロックが多く存在する。行アドレスデコーダ、列アドレスデコーダ、あるいはワード線を選択するワード線関連回路などがそれである。この特異性を利用すると、これまで述べてきたＧ−Ｓ逆バイアス駆動がより効果的になる。ここでは、ダイナミック・ランダムアクセス・メモリ（ＤＲＡＭ）を例に、パワースイッチとして図２１を用いた実施例を述べる。もちろん、これまで説明してきた他のパワースイッチを使うこともできる。
[Application example to memory circuit]
An LSI typified by a memory has a unique circuit configuration and operation. For example, there are many circuit blocks that selectively operate only one circuit among many repetitive circuits. For example, a row address decoder, a column address decoder, or a word line related circuit for selecting a word line. Utilizing this singularity, the GS reverse bias drive described so far becomes more effective. Here, a dynamic random access memory (DRAM) is taken as an example, and an embodiment using FIG. 21 as a power switch will be described. Of course, the other power switches described so far can also be used.
図２６Ａは、ＤＲＡＭチップ内の行アドレス用ダイナミックＮＡＮＤデコーダの実施例、図２６Ｂはその動作タイミングである。特徴は、Ｇ−Ｓオフセット駆動される低ＶｔのプリチャージＭＯＳＴ（Ｍｐｓ０−Ｍｐｓ７）と、複数のデコーダ（ＤＥＣ０−ＤＥＣ７）共通に高ＶｔのパワースイッチｎＭＯＳＴ（Ｍｎｓ）を用いていることである。簡単のため、チップ外部から入力するアドレスが３ビットの場合を例にとる。該アドレス信号を受けて内部のアドレス発生回路（図中省略）は、相補（差動）のアドレス信号（a0、/a0、a1、/a1、a2、/a2）を発生させ、これらの信号は８個のデコーダに入力する。しかし、デコーダの非選択時には、これらすべての相補アドレス信号は無条件に低レベル（０Ｖ）にされる。また、プリチャージ信号Ｐは０Ｖなので、低ＶｔのプリチャージＭＯＳＴ（Ｍｐｓ０−Ｍｐｓ７）はオンとなり、すべてのデコーダ出力（Ｏ０−Ｏ7）はＶｄｌにプリチャージされる。この時点で/ＥＮは０Ｖなので高ＶｔのパワースイッチｎＭＯＳＴ（Ｍｎｓ）はオフとなり、それぞれのデコーダにはＶｄｌからグランドに向けて電流が流れることはない。デコーダは、プリチャージ信号ＰをＶｄｄにすることによって選択状態になる。これ以降、すべてのプリチャージＭＯＳＴは、Ｇ−Ｓオフセット駆動されるのでオフとなる。選択時には、相補（差動）のアドレス信号が発生し、これらのアドレス信号の組み合わせで、８個のデコーダ（ＤＥＣ０−ＤＥＣ７）の中の一個のデコーダが選択される。すなわち、アドレスが確定した直後に/ＥＮをＶｄｄにしてパワースイッチｎＭＯＳＴ（Ｍｎｓ）をオンにする。もしアドレスa0、/a1、/a2がすべて高レベル（Ｖｄｌ）なら、デコーダＤＥＣ３が選択される。この結果、放電電流（i）パスができるために該デコーダはオンになり、その出力Ｏ３だけが０Ｖに放電する。デコーダ出力のそれぞれには図２７のようなワードドライバ関連回路が接続されているので、Ｏ３に接続されたワード線にＤＲＡＭメモリセルに必要な高電圧Ｖｄｄのワード電圧が出力する。その後は、他のデコーダからの余分なリーク電流をカットするために、/ＥＮを０Ｖにしてパワースイッチをオフにする。尚、ワードドライバ関連回路の動作は以下の通りである。非選択時には、各デコーダ内のノードＮはＶｄｄの状態で平衡している。すなわち、Ｍ１はオンとなり各ワード線ＷＬは０Ｖに放電され、各ｐＭＯＳＴ（Ｍ３）はオンとなり、各ノードＮはＶｄｄに充電されている。この状態では、たとえば、ノードＯ３はＶｄｌにプリチャージされているから、ＮとＯ３間電圧はＶｄｄ−Ｖｄｌとなる。低ＶｔのＭ４はＯ３−Ｎ間を分離するダイオードであるが、このゲートにはＶｄｌが印加されているから、Ｍ４にはリーク電流が流れようとする。しかしＯ３に接続されているデコーダＤＥＣ３はオフのため、実際にはリーク電流は流れない。選択時には、デコーダを構成するＭＯＳＴのＶｔは小さいので、各非選択デコーダには小さなリーク電流が流れ、各デコーダ出力は徐々に０Ｖに放電される恐れがある。しかし、各ワード線関連回路内のＭＯＳＴ（Ｍ３）が高レベルを保持するように働くので、実際にはこのような放電が起こらない。選択されたデコーダには大きな選択電流が流れるため、前述したように、該デコーダの出力ノードだけが０Ｖに放電されるのである。尚、ｎＭＯＳＴ（Ｍ５）は、ワード線が選択中に、すなわちＶｄｄレベルの期間中に、ノードＮを０Ｖに固定するＭＯＳＴである。 FIG. 26A shows an embodiment of a dynamic NAND decoder for row addresses in the DRAM chip, and FIG. 26B shows its operation timing. The feature is that a low Vt precharge MOST (Mps 0 -Mps 7 ) driven by GS offset and a high Vt power switch nMOST (Mns) are used in common for a plurality of decoders (DEC 0 -DEC 7 ). That is. For simplicity, the case where the address input from the outside of the chip is 3 bits is taken as an example. In response to the address signal, an internal address generation circuit (not shown) generates complementary (differential) address signals (a0, / a0, a1, / a1, a2, / a2). Input to 8 decoders. However, when the decoder is not selected, all these complementary address signals are unconditionally set to a low level (0 V). Further, since the precharge signal P is 0V, the low Vt precharge MOST (Mps 0 -Mps 7 ) is turned on, and all decoder outputs (O 0 -O 7 ) are precharged to Vdl. At this time, / EN is 0 V, so the high Vt power switch nMOST (Mns) is turned off, and no current flows from each of the decoders from Vdl to the ground. The decoder is selected by setting the precharge signal P to Vdd. Thereafter, all the precharge MOSTs are turned off because they are driven by GS offset. At the time of selection, complementary (differential) address signals are generated, and one of the eight decoders (DEC 0 to DEC 7 ) is selected by a combination of these address signals. That is, immediately after the address is determined, / EN is set to Vdd, and the power switch nMOST (Mns) is turned on. If the address a0, / a1, / a2 is under a high-level (Vdl) all, the decoder DEC 3 is selected. As a result, since a discharge current (i) path is made, the decoder is turned on, and only its output O 3 is discharged to 0V. Since each of the decoder output are word driver associated circuitry is connected as in Figure 27, and outputs the word voltage of the high voltage Vdd required for DRAM memory cells to a word line connected to O 3. Thereafter, in order to cut off an excessive leak current from other decoders, / EN is set to 0 V and the power switch is turned off. The operation of the word driver related circuit is as follows. When not selected, the node N in each decoder is balanced in the state of Vdd. That, M 1 is the word line WL turns on is discharged to 0V, and the pMOST (M 3) is turned on, the node N is charged to Vdd. In this state, for example, since the node O 3 is precharged to Vdl, the voltage between N and O 3 is Vdd−Vdl. Low Vt M4 is a diode that separates between O 3 and N, but since Vdl is applied to this gate, a leak current tends to flow through M 4 . However, since the decoder DEC 3 connected to O 3 is off, no leakage current actually flows. At the time of selection, since the Vt of the MOST constituting the decoder is small, a small leak current flows through each unselected decoder, and there is a possibility that each decoder output is gradually discharged to 0V. However, since MOST (M 3 ) in each word line related circuit works to maintain a high level, such a discharge does not actually occur. Since a large selection current flows through the selected decoder, only the output node of the decoder is discharged to 0V as described above. Note that nMOST (M 5 ) is a MOST that fixes the node N to 0 V while the word line is selected, that is, during the period of the Vdd level.
図２８は、より高速なダイナミックＮＯＲデコーダの実施例である。小容量のメモリや欠陥救済などに用いられる。簡単のため、２ビットのアドレス信号を用いた２入力ＮＯＲデコーダを例にとっているので、４個のデコーダが図示されている。プリチャージ時には、各出力ノード（ＯＵＴ０−ＯＵＴ３）は高レベルＶｄｌにプリチャージされ、相補のアドレス信号はすべてＶｄｌレベルに固定されている。したがって、すべてのデコーダにはリーク電流は流れない。活性時には、相補のアドレス信号が入力し、そのアドレス信号の組み合わせによって一つのデコーダが選択されてオフとなる。たとえば、a０、a１がそれぞれ高レベル（Ｖｄｌ）と低レベル（０Ｖ）なら、４個のデコーダの中で左から２番目のデコーダが選択され、その結果その出力は高レベルのままとなる。他の３個の非選択デコーダの出力は０Ｖに放電する。差動のアドレス信号によって各ＭＯＳＴが動作し、オフ時には、低ＶｔＭＯＳＴにも拘らず電流パスのない電圧状態になるので、ＭＯＳＴにリーク電流は流れない。もちろん、プリチャージ用ｐＭＯＳＴがオフ時にはＧ−Ｓオフセット駆動され、また選択用ｎＭＯＳＴはＧ−Ｓ差動駆動されるので低電圧動作が可能になる。 FIG. 28 is an example of a faster dynamic NOR decoder. Used for small-capacity memory and defect relief. For simplicity, a two-input NOR decoder using a 2-bit address signal is taken as an example, so four decoders are shown. At the time of precharge, each output node (OUT 0 -OUT 3 ) is precharged to the high level Vdl, and all complementary address signals are fixed at the Vdl level. Therefore, no leak current flows through all the decoders. When activated, complementary address signals are input, and one decoder is selected and turned off by a combination of the address signals. For example, if a0 and a1 are high level (Vdl) and low level (0V), respectively, the second decoder from the left among the four decoders is selected, and as a result, the output remains at high level. The outputs of the other three unselected decoders are discharged to 0V. Each MOST is operated by a differential address signal. When the MOST is turned off, a voltage state without a current path is obtained in spite of the low VtMOST, so that no leak current flows through the MOST. Of course, when the precharge pMOST is off, GS offset driving is performed, and the selection nMOST is GS differentially driven, so that low voltage operation is possible.
以上はダイナミックデコーダの例であるが、Ｇ−Ｓ差動駆動を使えば、サイクル毎にプリチャージ信号で多数のノードをプリチャージする必要のない高速低電圧スタティックデコーダも実現できる。図２９は、２ビットのアドレス信号を用いた２入力スタティックＮＡＮＤデコーダで、図１５ＡのＮＡＮＤの入力ＩＮ１とＩＮ２をアドレス信号に対応させてデコーダを構成した実施例である。図３０は、同様に２ビットのアドレス信号を用いた２入力スタティックＮＯＲデコーダで、図１５ＢのＮＯＲ回路を用いてデコーダを構成した実施例である。ただし、両デコーダともパワースイッチには図２１の例を適用している。両デコーダとも、パワースイッチをオンにしている期間中なら、アドレス信号の状態に応じて各デコーダに出力に得られる。たとえば、アドレス信号/a0とa1がともに低レベル（０Ｖ）の場合を例にとろう。ＮＡＮＤデコーダでは、１個のデコーダ（ＤＥＣ２）が選択されその出力（Ｏ２）は低レベル（０Ｖ）に、その他の３個の非選択デコーダ出力は高レベル（Ｖｄｌ）になる。ＮＯＲデコーダでは、１個のデコーダ（ＤＥＣ１）が選択されその出力（Ｏ１）は高レベル（Ｖｄｌ）に、その他の３個の非選択デコーダ出力は低レベル（０Ｖ）になる。パワースイッチがオンしている期間中にアドレス信号が他の組み合わせに変わると、それに呼応してデコーダが選択あるいは非選択となる。このように、スタティック型では、常に選択された１個のデコーダの出力だけが放電あるいは充電するので、パワースイッチが供給しなければならない電流は最小化できる。尚、必要に応じて、たとえば待機時などにはパワースイッチをオフにしてリーク電流をカットできる。 The above is an example of a dynamic decoder, but if GS differential driving is used, a high-speed low-voltage static decoder that does not need to precharge a large number of nodes with a precharge signal every cycle can be realized. FIG. 29 is an embodiment in which a 2-input static NAND decoder using a 2-bit address signal is configured by associating the inputs IN 1 and IN 2 of the NAND of FIG. 15A with the address signal. FIG. 30 shows an embodiment in which a 2-input static NOR decoder using a 2-bit address signal is similarly used, and the decoder is configured using the NOR circuit of FIG. 15B. However, both decoders apply the example of FIG. 21 to the power switch. In both decoders, during the period when the power switch is on, the output is obtained to each decoder according to the state of the address signal. For example, take the case where both address signals / a0 and a1 are at a low level (0 V). In the NAND decoder, one decoder (DEC 2 ) is selected and its output (O 2 ) is at a low level (0 V), and the other three unselected decoder outputs are at a high level (Vdl). In the NOR decoder, one decoder (DEC 1 ) is selected, its output (O 1 ) is at a high level (Vdl), and the other three unselected decoder outputs are at a low level (0 V). If the address signal changes to another combination while the power switch is on, the decoder is selected or not selected in response to the change. Thus, in the static type, only the output of one selected decoder is always discharged or charged, so that the current that the power switch must supply can be minimized. If necessary, the leakage current can be cut by turning off the power switch, for example, during standby.
以上の実施例から、ＭＯＳＴのＧ−Ｓ逆バイアス駆動によって、１Ｖはもちろん、０．５Ｖ以下、たとえば０．２５Ｖのような低電圧動作が可能になることがわかった。しかしこれが可能になるためには、ＭＯＳＴの特性ばらつき、特にＶｔのばらつきをできるだけ抑えたＭＯＳＴ構造、特にチャンネル領域の不純物濃度を下げたFully-Depleted (FD)−ＳＯＩ構造を採用することが望ましい。このように、本発明になる回路とＦＤ−ＳＯＩＭＯＳＴと組み合わせれば、上記のような低電圧動作が容易に可能になる。 From the above embodiments, it has been found that the MOST GS reverse bias drive enables low voltage operation of 0.5 V or less, for example, 0.25 V as well as 1 V. However, in order to make this possible, it is desirable to adopt a MOST structure in which variations in characteristics of MOST, particularly Vt, are suppressed as much as possible, particularly a fully-depleted (FD) -SOI structure in which the impurity concentration in the channel region is lowered. As described above, when the circuit according to the present invention and the FD-SOIMOST are combined, the low voltage operation as described above can be easily performed.
Ｄ・・・ドレイン、Ｓ・・・ソース、Ｇ・・・ゲート、ＩＮ・・・入力、ＯＵＴ・・・出力、Ｖｄｄ・・・高い電源電圧、Ｖｄｌ・・・低い電源電圧、Ｖｂｂ・・・負の電源電圧、Ｌ・・・論理回路ブロック、ＩＮＶ・・・インバータ、ＳＷ・・・パワー（電源）スイッチ、ＥＮ、/ＥＮ・・・パワースイッチを制御するイネーブル信号、ＳＲＣ・・・スタティックレシーバ、Ｈ・・・レベルホールド回路、a0、/a0・・・相補アドレス信号、ＤＥＣ・・・デコーダ、Ｏ・・・デコーダ出力、Ｐ・・・プリチャージ信号。 D ... Drain, S ... Source, G ... Gate, IN ... Input, OUT ... Output, Vdd ... High power supply voltage, Vdl ... Low power supply voltage, Vbb ... Negative power supply voltage, L ... logic circuit block, INV ... inverter, SW ... power (power supply) switch, EN, / EN ... enable signal for controlling the power switch, SRC ... static receiver , H: level hold circuit, a0, / a0: complementary address signal, DEC: decoder, O: decoder output, P: precharge signal.
Claims (30)
大きな電圧で動作する大きなしきい電圧を持つＭＯＳＴと小さな電圧で動作する小さなしきい電圧を持つ少なくても２種類のＭＯＳＴを含み、該小さなしきい電圧を持つＭＯＳＴのゲートとソースは差動駆動される半導体装置。 In claim 1 or claim 2,
A MOST having a large threshold voltage that operates at a large voltage and at least two types of MOSTs having a small threshold voltage that operates at a small voltage are included, and the gate and the source of the MOST having the small threshold voltage are differentially driven. Semiconductor device.
該許容最小しきい電圧は、ほぼ０．２Ｖと０．４Ｖの間にあることを特徴とする半導体装置。 In any one of Claims 1-3,
The allowable minimum threshold voltage is approximately between 0.2V and 0.4V.
該小さなしきい電圧を持つＭＯＳＴはデプリーション型のＭＯＳＴであることを特徴とする半導体装置。 In any one of Claims 1-4,
A semiconductor device characterized in that the MOST having the small threshold voltage is a depletion type MOST.
互いにゲートとソースが交差結合された２個のｎチャンネルあるいは２個のｐチャンネルＭＯＳＴのそれぞれのＭＯＳＴのゲートとソースを差動駆動することを特徴とする半導体装置。 In any one of Claims 1-5,
A semiconductor device characterized by differentially driving the gate and source of each of two n-channel or two p-channel MOSTs whose gates and sources are cross-coupled to each other.
ｎチャンネルＭＯＳＴとｐチャンネルＭＯＳＴのそれぞれのゲートを結線し、またそれぞれのソースを結線し、該ゲートとソースを差動駆動することを特徴とする半導体装置。 In any one of Claims 1-5,
A semiconductor device characterized in that the gates of n-channel MOST and p-channel MOST are connected, the sources are connected, and the gate and the source are differentially driven.
互いにゲートとソースが交差結合されたｎチャンネルＭＯＳＴとｐチャンネルＭＯＳＴの該ゲートとソースを差動駆動することを特徴とする半導体装置。 In any one of Claims 1-5,
A semiconductor device characterized by differentially driving the gate and source of an n-channel MOST and a p-channel MOST whose gate and source are cross-coupled to each other.
小さなしきい電圧のＭＯＳＴを含む回路と該ＭＯＳＴのソースならびにドレインの少なくてもいずれ一方に直列に接続された小さなしきい電圧のＭＯＳＴを含む電源スイッチを有する半導体装置。 In any one of Claims 1-8,
A semiconductor device having a circuit including a MOST having a small threshold voltage and a power switch including a MOST having a small threshold voltage connected in series to at least one of the source and drain of the MOST.
該回路の入力信号に応答して該出力が確定した後に該電源スイッチをオフにする半導体装置。 In claim 9,
A semiconductor device which turns off the power switch after the output is determined in response to an input signal of the circuit.
該回路の出力には、大きなしきい電圧のＭＯＳＴからなるレベルホールド回路を具備する半導体装置。 In claim 9 or claim 10,
A semiconductor device comprising a level hold circuit composed of a MOST having a large threshold voltage at the output of the circuit.
小さなしきい電圧の第１のｐチャンネルＭＯＳＴと小さなしきい電圧の第１のｎチャンネルＭＯＳＴを有する回路と、該ｐチャンネルＭＯＳＴのソース側に直列に接続された第１の電源スイッチは小さなしきい電圧の第２のｐチャンネルＭＯＳＴであり、該ｎチャンネルＭＯＳＴのソース側に直列に接続された第２の電源スイッチは小さなしきい電圧の第２のｎチャンネルＭＯＳＴであり、該第２のｐチャンネルＭＯＳＴと該第２のｎチャンネルＭＯＳＴは該回路が動作時には同時に導通し、該回路が非動作時には同時に非導通にすることを特徴とする半導体装置。 In any one of Claims 1-11,
A circuit having a first p-channel MOST having a small threshold voltage and a first n-channel MOST having a small threshold voltage, and a first power switch connected in series to the source side of the p-channel MOST have a small threshold. A second power switch connected in series to the source side of the n-channel MOST is a second n-channel MOST having a small threshold voltage, and the second p-channel MOST. A semiconductor device characterized in that the MOST and the second n-channel MOST are simultaneously turned on when the circuit is in operation and simultaneously turned off when the circuit is not in operation.
小さなしきい電圧を持つＣＭＯＳ回路の複数からなり、該回路のそれぞれは電源スイッチを具備し、かつ該出力を次段の入力とする回路であり、該回路の出力が確定した後で該回路の電源スイッチを非導通にし、次段の電源スイッチを導通にすることを特徴とする半導体装置。 In any one of Claims 1-12,
The circuit includes a plurality of CMOS circuits each having a small threshold voltage. Each of the circuits includes a power switch and uses the output as an input of the next stage. After the output of the circuit is determined, A semiconductor device characterized in that a power switch is turned off and a power switch in the next stage is turned on.
第１の電源スイッチを偶数番目の回路群で共有し、第２の電源スイッチを奇数番目の回路群で共有することを特徴とする半導体装置。 In claim 13,
A semiconductor device characterized in that the first power switch is shared by even-numbered circuit groups and the second power switch is shared by odd-numbered circuit groups.
該第２のｎチャンネルＭＯＳＴのしきい電圧は小さく、該ＭＯＳＴが非導通時には、該ＭＯＳＴのゲートとソース間に逆バイアスが加わることを特徴とする半導体装置。 In claim 15,
A semiconductor device characterized in that a threshold voltage of the second n-channel MOST is small and a reverse bias is applied between the gate and source of the MOST when the MOST is non-conductive.
該回路の入力信号に応答して該出力が確定した後に該電源スイッチをオフにすることを特徴とする半導体装置。 In claim 15 or claim 16,
A semiconductor device, wherein the power switch is turned off after the output is determined in response to an input signal of the circuit.
該回路の出力には、大きなしきい電圧のＭＯＳＴからなるレベルホールド回路を具備する半導体装置。 In any one of Claims 15-17,
A semiconductor device comprising a level hold circuit composed of a MOST having a large threshold voltage at the output of the circuit.
ｎチャンネルＭＯＳＴとｐチャンネルＭＯＳＴのそれぞれのゲートを結線し、またそれぞれのソースを結線し、該ゲートとソースに第１の差動電圧を入力する第１の回路を具備し、該第１の差動電圧を検出して第２の差動電圧を出力する第２の回路を具備する半導体装置。 In any one of Claims 15-18,
a first circuit for connecting a gate of each of the n-channel MOST and the p-channel MOST, connecting each source thereof, and inputting a first differential voltage to the gate and the source; A semiconductor device comprising a second circuit that detects a dynamic voltage and outputs a second differential voltage.
第１の差動電圧は第２の差動電圧よりも小さいことを特徴とする半導体装置。 In claim 19,
A semiconductor device, wherein the first differential voltage is smaller than the second differential voltage.
該第２の回路は交差結合された大きなしきい電圧のＭＯＳＴを含むことを特徴とする半導体装置。 In claim 19 or claim 20,
2. The semiconductor device according to claim 1, wherein the second circuit includes a MOST having a large threshold voltage cross-coupled.
ゲートとソースを逆バイアスすることによって非導通にさせる小さなしきい電圧のＭＯＳＴを含む第３の回路であって、該回路は該第２の差動電圧を第１の差動電圧に変換することを特徴とする半導体装置。 Any one of claims 19 to 21
A third circuit comprising a small threshold voltage MOST that renders the gate and source non-conductive by reverse biasing, the circuit converting the second differential voltage to a first differential voltage A semiconductor device characterized by the above.
小さなしきい電圧のＭＯＳＴを含む縦続接続された複数の回路は、該回路に共通な小さなしきい電圧のＭＯＳＴを含む電源スイッチで制御されるものであり、該複数回路の動作が完了した後に該電源スイッチをオフにすることを特徴とする半導体装置。 In any one of Claims 1-5 or Claim 15,
A plurality of cascade-connected circuits including a MOST having a small threshold voltage are controlled by a power switch including a MOST having a small threshold voltage common to the circuits, and the operation of the plurality of circuits is completed after the operation of the plurality of circuits is completed. A semiconductor device, wherein a power switch is turned off.
小さなしきい電圧のＭＯＳＴを含む電源スイッチを、並列動作をする複数の小さなしきい電圧を含む回路で共有したことを特徴とする半導体装置。 In any one of Claims 1-12,
A semiconductor device characterized in that a power switch including a MOST having a small threshold voltage is shared by a plurality of circuits including a plurality of small threshold voltages operating in parallel.
小さなしきい電圧のＭＯＳＴからなる繰り返し回路の複数からなり、該複数回路の一部が選択され該選択された回路の出力を充放電する回路ブロックであり、該回路ブロックに電源電圧を選択的に供給する電源スイッチが具備され、該出力の電圧が確定して後に該電源スイッチを非導通にすることを特徴とする半導体装置。 In any one of Claims 1 to 12, or Claim 15 or Claim 16,
A circuit block comprising a plurality of repetitive circuits composed of MOSTs having a small threshold voltage, wherein a part of the plurality of circuits is selected and the output of the selected circuit is charged / discharged. A power supply voltage is selectively applied to the circuit block. A semiconductor device, comprising: a power switch to be supplied, wherein the power switch is turned off after a voltage of the output is determined.
複数のデコーダ出力のそれぞれは共通のプリチャージ信号によってプリチャージされ、該複数のデコーダ共通に電源スイッチを具備してなるダイナミックＮＡＮＤ型アドレスデコーダにおいて、該デコーダならびに該電源スイッチは小さなしきい電圧のＭＯＳＴを含み、アドレス信号が入力し該出力のそれぞれが確定した後で該電源スイッチを非導通にすることを特徴とする半導体装置。 In any one of Claims 1-5,
Each of the plurality of decoder outputs is precharged by a common precharge signal, and in the dynamic NAND type address decoder having a power switch in common with the plurality of decoders, the decoder and the power switch have a small threshold voltage MOST. And a power supply switch is made non-conductive after an address signal is inputted and each of the outputs is determined.
繰り返し回路は、プリチャージ回路あるいはワード線の放電回路である半導体装置。 In claim 26,
The semiconductor device in which the repetitive circuit is a precharge circuit or a word line discharge circuit.
複数のデコーダ出力のそれぞれは共通のプリチャージ信号によってプリチャージされ、該複数のデコーダは小さなしきい電圧のＭＯＳＴからなるダイナミックＮＯＲ型アドレスデコーダにおいて、該ＭＯＳＴには相補のアドレス信号が入力されることを特徴とする半導体装置。 In claim 1 or claim 2,
Each of the plurality of decoder outputs is precharged by a common precharge signal, and the plurality of decoders is a dynamic NOR type address decoder composed of a MOST having a small threshold voltage, and a complementary address signal is inputted to the MOST. A semiconductor device characterized by the above.
複数のデコーダ共通に電源スイッチを具備してなるスタティックＮＡＮＤ型アドレスデコーダあるいはスタティックＮＯＲ型アドレスデコーダにおいて、該デコーダならびに該電源スイッチは小さなしきい電圧のＭＯＳＴを含み、アドレス信号が入力し該出力のそれぞれが確定した後で該電源スイッチを非導通にすることを特徴とする半導体装置。 In any one of Claims 1-5,
In a static NAND type address decoder or a static NOR type address decoder having a power switch common to a plurality of decoders, the decoder and the power switch each include a MOST having a small threshold voltage, and an address signal is input to each of the outputs. The semiconductor device is characterized in that the power switch is turned off after the above is determined.
動作電圧が１Ｖ以下の半導体装置。 In any one of Claims 1 to 28,
A semiconductor device having an operating voltage of 1 V or less.
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