以下、本発明による光電変換部の連結/分離構造、並びに、これを用いた固体撮像素子及び撮像装置について、図面を参照して説明する。
[第1の実施の形態]
図1は、本発明の第1の実施の形態に係る撮像装置としての電子カメラ1を示す概略ブロック図である。電子カメラ1には、被写体像を結像する光学系としての撮影レンズ2が装着される。この撮影レンズ2は、レンズ制御部2aによってフォーカスや絞りが駆動される。この撮影レンズ2の像空間には、撮影レンズ2により結像された被写体像を光電変換する固体撮像素子3の撮像面が配置される。
固体撮像素子3は、撮像制御部4の指令によって駆動され、信号を出力する。固体撮像素子3から出力される信号は、被写体像を示す画像信号を形成するための撮像用信号、撮影レンズ2の焦点調節状態を検出するための焦点検出用信号のいずれかである。いずれにおいても信号は、信号処理部5、及びA/D変換部6を介して処理された後、メモリ7に一旦蓄積される。メモリ7は、バス8に接続される。バス8には、レンズ制御部2a、撮像制御部4、マイクロプロセッサ9、焦点演算部(検出処理部)10、記録部11、画像圧縮部12及び画像処理部13なども接続される。上記マイクロプロセッサ9には、レリーズ釦などの操作部9aが接続される。また、上記の記録部11には記録媒体11aが着脱自在に装着される。この電子カメラ1の動作については、後述する。
図2は、図1中の固体撮像素子3の概略構成を示す回路図である。固体撮像素子3は、マトリクス状に配置された複数の画素20と、画素20から信号を出力するための周辺回路とを有している。画素20がマトリクス状に配置されている撮像領域を符号31で示している。図2において、画素数は、横に4行縦に4行の16個の画素を示している。しかし、本実施の形態では、画素数はそれよりもはるかに多くなっている。もっとも、本発明では、画素数は特に限定されるものではない。本実施の形態では、固体撮像素子3は、画素として後述する3種類の画素20V,20H,20Nを有しているが、図2ではそれらのいずれであるかを区別することなく、符号20で示している。その具体的な回路構成や構造は、後述する。これらの画素20は、周辺回路の駆動信号に従って、撮像用信号又は焦点検出用信号を出力する。また、すべての画素20は、同時に光電変換部がリセットされて露光の時間とタイミングが同一にされることが可能となっている。
周辺回路は、垂直走査回路21、水平走査回路22、これらと接続されている駆動信号線23,24、画素20からの信号を受け取る垂直信号線25、垂直信号線25と接続される定電流源26及び相関二重サンプリング回路(CDS回路)27、CDS回路27から出力される信号を受け取る水平信号線28、出力アンプ29等からなる。
垂直走査回路21及び水平走査回路22は、電子カメラ1の撮像制御部4からの指令に基づいて駆動信号を出力する。各画素20は、垂直走査回路21から出力される駆動信号を所定の駆動信号線23から受け取って駆動され、撮像用信号又は焦点検出用信号を垂直信号線25に出力する。垂直走査回路21から出力される駆動信号は複数あり、それに伴い駆動配線23も複数ある。これらについては後述する。
画素20から出力された信号は、CDS回路27にて所定のノイズ除去が施される。そして、水平走査回路22の駆動信号により水平信号線28及び出力アンプ29を介して外部に信号が出力される。
図3は、図1中の固体撮像素子3(特にその撮像領域31)を模式的に示す概略平面図である。本実施の形態では、図3に示すように、固体撮像素子3の撮像領域31には、中央に配置された十字状をなす2つの焦点検出領域32,33と、両側に配置された2つの焦点検出領域34,35と、上下に配置された2つの焦点検出領域36,37とが、設けられている。なお、図3に示すように、互いに直交するX軸、Y軸及びZ軸を定義する。また、X軸方向のうち矢印の向きを+X方向又は+X側、その反対の向きを−X方向又は−X側と呼び、Y軸方向についても同様とする。XY平面と平行な平面が固体撮像素子3の撮像面(受光面)と一致している。X軸方向の並びを行、Y軸方向の並びを列とする。なお、入射光は図3の紙面手前側から奥側に入射する。これらの点は、後述する図についても同様である。なお、本願明細書では、X軸方向を左右方向、+X側を右側、−X側を左側、Y軸方向を上下方向、+Y側を上側、−Y側を下側と呼ぶ場合がある。
図4は、図3における焦点検出領域35の付近を拡大した概略拡大図であり、画素配置を模式的に示している。図5は、図3における焦点検出領域36の付近を拡大した概略拡大図であり、画素配置を模式的に示している。前述したように、固体撮像素子3は、画素20として、光電変換部の分割の有無・分割方向の観点から分類した3種類の画素20V,20H,20Nを有している。図4及び図5において、画素20V,20H,20Nには、それぞれ符号「V」、「H」、「N」を付している。カラー用として構成する場合、例えばベイヤー配列等を実現するように、各画素20のカラーフィルタの色が設定される。もっとも、本発明では、白黒用として構成してもよい。
Y軸方向に延びた焦点検出領域35は、図4に示すように、画素20Vが並んだY軸方向の列の一部である。Y軸方向に延びた焦点検出領域33,34は、焦点検出領域35と同様である。X軸方向に延びた焦点検出領域36は、図5に示すように、画素20Hが並んだX軸方向の行の一部である。X軸方向に延びた焦点検出領域32,37は、焦点検出領域36と同様である。
図6は、図1中の固体撮像素子3の画素20V,20H(図4及び図5参照)を示す回路図である。これらの画素20V,20Hは、同一の回路構成を有している。
各画素20V,20Hは、入射光に応じた電荷を生成し蓄積する2つの光電変換部としての2つの埋め込みフォトダイオード41,42と、各埋め込みフォトダイオード41,42から転送される電荷をそれぞれ独立に蓄積する第1及び第2の電荷格納部43,44と、各埋め込みフォトダイオード41,42から第1及び第2の電荷格納部43,44にそれぞれ電荷を転送する第1及び第2の転送部としての第1及び第2の転送トランジスタ45,46と、所定部位としてのフローティング拡散領域(FD)47と、第1及び第2の電荷格納部43,44からFD47へそれぞれ電荷を転送する第3及び第4の転送ゲート部としての第3及び第4の転送トランジスタ48,49と、FD47の電荷量に応じた信号を出力する増幅部としての増幅トランジスタ50と、FD47の電荷を排出する第1のリセット部としてのFDリセットトランジスタ51と、増幅トランジスタ50の信号を当該画素20V,20Hから出力する選択スイッチとしての選択トランジスタ52と、埋め込みフォトダイオード41,42から電荷(埋め込みフォトダイオード41,42で生成された不要電荷)をそれぞれ排出させる第2及び第3のリセット部(電荷排出ゲート部)としての第1及び第2のPDリセットトランジスタ53,54とを有している。また、各画素20V,20Hは、埋め込みフォトダイオード41,42間の電気的な連結及び分離を行う連結/分離トランジスタ55を有している。
第1乃至第4の転送トランジスタ45,46,48,49、増幅トランジスタ50、FDリセットトランジスタ51、選択トランジスタ52、第1及び第2のPDリセットトランジスタ53,54、連結/分離トランジスタ55は、いずれもMOSトランジスタにて構成されている。本実施の形態では、これらのトランジスタ(増幅トランジスタ50を除く。)は、そのゲート電極がハイであればオンし、ローであればオフする(NチャネルMOSトランジスタで例示されている)。
連結/分離トランジスタ55のゲート電極は、画素行ごと共通に接続されて、垂直走査回路21から駆動配線23を介して駆動信号(制御信号)φPDBが供給される。本実施の形態では、φPDBがハイであれば、連結/分離トランジスタ55がオンし、埋め込みフォトダイオード41,42間が電気的に連結される。その結果、埋め込みフォトダイオード41,42は、全体として、1つの分割されていない光電変換部と実質的に等価になる。以下の説明では、この状態を、「PD合体状態」と呼ぶ。一方、φPDBがローであれば、連結/分離トランジスタ55がオフし、埋め込みフォトダイオード41,42間が電気的に分離される。その結果、埋め込みフォトダイオード41,42は2分割されたものとなる。以下の説明では、この状態を、「PD2分割状態」と呼ぶ。
本実施の形態では、第1及び第2の電荷格納部43,44が設けられ、埋め込みフォトダイオード41,42で生成された電荷が、FD47に転送される前に第1及び第2の電荷格納部43,44にそれぞれ一時的に蓄積される。これにより、全画素の露光時間とそのタイミングを同一にすることが可能となり、画像信号の同時性が保持されるばかりではなく、焦点検出時における信号の同時性さえも保持される。もっとも、本発明では、電荷格納部43,44を設けずに、ローリングシャッタを行うように構成してもよい。この場合、水平方向(H画素)では同時性が保持されるが、垂直方向(V画素)では同時性が保持されない。
第1の転送トランジスタ45は、埋め込みフォトダイオード41から電荷を第1の電荷格納部43に転送する。第2の転送トランジスタ46は、埋め込みフォトダイオード42から電荷を第2の電荷格納部44に転送する。
第1及び第2の転送トランジスタ45,46のゲート電極は、共通に接続され更に画素行ごと共通に接続されて、垂直走査回路21から駆動配線23を介して駆動信号φTGAが供給される。第1及び第2の転送トランジスタ45,46は、この駆動信号φTGAに従って所定のタイミングで同時にオンとされ、2個の埋め込みフォトダイオード41,42から電荷を同時に各々の電荷格納部43,44に転送する。ただし、本発明では、これに限定されるものではなく、例えば、第1及び第2の転送トランジスタ45,46が同時にオンするように、各々のゲート電極に個別に駆動信号を供給しても構わない。
これに対して、第3及び第4の転送トランジスタ48,49のゲート電極には、それぞれ個別の駆動信号が供給される。すなわち、第3の転送トランジスタ48のゲート電極は、画素行ごとに共通接続されて垂直走査回路21から駆動配線23を介して駆動信号φTGBが供給され、第4の転送トランジスタ49のゲート電極は、画素行ごとに共通接続されて垂直走査回路21から駆動配線23を介して駆動信号φTGCが供給される。第3及び第4の転送トランジスタ48,49は、これら駆動信号φTGB,φTGCに従って所定のタイミングで個別にオンとされ、第1及び第2の電荷格納部43,44から電荷を個別のタイミングで、又は、同一のタイミングでFD47に転送する。
選択トランジスタ52のゲート電極は、画素行ごとに共通接続されて垂直走査回路21から駆動配線23を介して駆動信号φSが供給される。FDリセットトランジスタ51のゲート電極は、画素行ごとに共通接続されて垂直走査回路21から駆動配線23を介して駆動信号φFDRが供給される。また、PDリセットトランジスタ53,54のゲート電極は、共通に接続され更に画素行ごと共通に接続されて、垂直走査回路21から駆動配線23を介して駆動信号φPDRが供給される。もっとも、PDリセットトランジスタ53,54(ただし、画素20Nの場合は、後述する図13中のPDリセットトランジスタ153)のゲート電極は、全有効画素において共通に接続することによって、全有効画素のPDリセットトランジスタ53,54(ただし、画素20Nの場合は、後述する図13中のPDリセットトランジスタ153)を同時にオンオフするようにしてもよい。
なお、図6において、埋め込みフォトダイオード41,42の一方の端子、電荷格納部43,44の一方の端子、及び、FD47の一方の端子は、便宜的に接地として記載されている。しかし、実際は、後述する図8乃至図10から理解されるとおりP型ウエル61の電位となる。
図7は、画素20Vを模式的に示す概略平面図である。図8は、図7中のA−A’線に沿った概略断面図である。図9及び図10は、図7中のB−B’線に沿った概略断面図である。図9は、ゲート電極67をローにして(すなわち、φPDBをローにして)連結/分離トランジスタ55をオフにした状態を示している。図10は、ゲート電極67をハイにして(すなわち、φPDBをハイにして)連結/分離トランジスタ55をオンにした状態を示している。なお、図8乃至図10において、マイクロレンズ65は省略している。また、図7乃至図10において、駆動配線は省略され、配線は画素20V内の電気的接続関係のみを示している。
図8乃至図10に示すように、N型のシリコン基板61上にP型ウエル62が設けられている。そして、P型ウエル62にN型の電荷蓄積層63が形成され、さらに電荷蓄積層63の基板表面側にP型の空乏化防止層64を付加することで、埋め込みフォトダイオード41,42が構成されている。なお、ここでは、埋め込みフォトダイオードの構造が採用されているが、これに限られるものではなく、空乏化防止層64を省略しても構わない。
図7に示すように、2つの埋め込みフォトダイオード41,42は、Z軸方向から見た平面視においてX軸方向の分割線C−C’により分割される+Y側の領域及び−Y側の領域に、それぞれ配置されている。そして、図7に示すように、入射光を埋め込みフォトダイオード41,42に導く一つのマイクロレンズ65が、配置されている。マイクロレンズ65は、その光軸Oが分割線C−C’と埋め込みフォトダイオード41,42のX軸方向の中心線との交点を通るように、配置されている。このため、マイクロレンズ65から導かれる入射光は、瞳分割されて各埋め込みフォトダイオード41,42に入射される。なお、シェーディングを低減するために、例えば、有効画素領域の中心部の画素では、マイクロレンズ65をその光軸Oが前記交点を通るように配置する一方、有効画素領域の周辺部の画素では、マイクロレンズ65をその光軸Oが前記交点からずれた位置を通るように配置してもよい。
図7、図9及び図10に示すように、分割線C−C’に沿ってゲート電極67が設けられている。ゲート電極67は、埋め込みフォトダイオード41,42間の上に、薄いシリコン酸化膜66を介して形成されている。これにより、ゲート電極67は、埋め込みフォトダイオード41の電荷蓄積層63及び埋め込みフォトダイオード42の電荷蓄積層63をソース/ドレインとするMOSトランジスタ(連結/分離トランジスタ55)のゲートを構成している。ゲート電極67には、図示しない配線によって、前記駆動信号φPDBが供給されるようになっている。
本実施の形態では、ゲート電極67がローであれば(φPDBがローであれば)、図9に示すように、連結/分離トランジスタ55のチャネル領域に反転層ができないため、連結/分離トランジスタ55はオフする。一方、ゲート電極67がハイであれば(φPDBがハイであれば)、連結/分離トランジスタ55のチャネル領域に反転層69ができ、連結/分離トランジスタ55がオンする。
なお、連結/分離トランジスタ55は、そのゲートの電位をゼロ電位(基板61の電位)にしたときにオフする一方、ゼロ電位に対する差が大きい電位を与えたときにオンするように構成してもよい。また、連結/分離トランジスタ55は、そのゲートの電位をゼロ電位(基板61の電位)にしたときにオンする一方、ゼロ電位よりも負側の電位を与えたときにオフするように構成してもよい。なお、連結/分離トランジスタ55は、ゲート電圧を印加しない場合に既にオフされている構成にした場合には、ゲート電圧を正側にかけることにてオンさせる構成となり、ゲート電圧を印加しない場合でオンされている場合には、ゲート電圧を負側にかけることにてオフする構成となる。
本実施の形態では、ゲート電極67は、ITO膜などの、可視波長域のうちの少なくとも一部の波長域に対して透光性を有する材料で構成されている。したがって、入射光は、ゲート電極67で遮られることなく、ゲート電極67下の埋め込みフォトダイオード41,42間の領域にも到達する。したがって、例えば、図10に示すように連結/分離トランジスタ55がオンしていれば、埋め込みフォトダイオード41,42間にできた反転層69が光電変換機能を持つことから、入射光の利用効率が高まる。一方、図9に示すように連結/分離トランジスタ55がオフしていれば、反転層69ができないのて、埋め込みフォトダイオード41,42間の領域は光電変換機能を持たない。
ゲート電極67は、ITO膜の代わりに、例えば、ポリシリコンで構成してもよい。ポリシリコンの場合には、ITO膜に比較して透過率が一部低下するが、微細な構造形成が容易であることから総合的に鑑みてポリシリコンの方が光量損失をより低減し得る場合もある。
以上の説明からわかるように、本実施の形態では、ゲート電極67は、制御信号(φPDB)に応じて、PD合体状態(第1のモード)及びPD2分割状態(第2のモード)にそれぞれ設定し得るモード設定手段を構成している。PD2分割状態では、埋め込みフォトダイオード41,42の信号が互いに独立して得られる。PD合体状態では、埋め込みフォトダイオード41,42の信号が加算される。
また、第1及び第2の電荷格納部43,44と埋め込みフォトダイオード41,42との間の上にはそれぞれ、薄いシリコン酸化膜66を介してゲート電極71が形成されている。第1及び第2の転送トランジスタ45,46はそれぞれ、ゲート電極71をゲートとすると共に電荷格納部43,44、及び、埋め込みフォトダイオード41,42の電荷蓄積層63をソース又はドレインとするMOSトランジスタとして構成されている。
第1の転送トランジスタ45のゲート電極と第2の転送トランジスタ46のゲート電極とが一体的に形成されてゲート電極71となっている。このため、第1及び第2の転送トランジスタ45,46は、駆動信号φTGAに従って同時にオン、オフされる。よって、埋め込みフォトダイオード41,42からのそれぞれの電荷は、それぞれ対応する電荷格納部43,44に同時に転送される。
電荷格納部43,44は、P型ウエル62に形成されたN型層73,74を有している。そして、第1及び第2の転送トランジスタ45,46のゲート電極71は、2つのN型層73、74の上部に覆いかぶさるように配置されている。電荷格納部43,44は、このようにゲート電極71と、N型層73,74によるMOSキャパシタとして構成されている。
ところで、ゲート電極71にローの電圧を印加すると、P型ウエル62の電位にピンニングされて電荷格納部43,44の表面の界面準位がホールで満たされる。暗電流の大きさは、界面準位の電子占有確率に大きく影響される。したがって、電荷格納部43,44の暗電流は、ゲート電極71に上記のような電圧を印加して界面準位をホールで満たすことにより、大幅に低減することが可能となる。
図7においてFD47は、互いに分離してP型ウエル32に形成された2つのN型領域75,76が配線77で電気的に接続されることで実質的に1つのフローティングディフュージョンとして構成されている。FD47は、2つの電荷格納部43,44のいずれからも電荷が転送される。また、FD47のN型領域75と埋め込みフォトダイオード41,42との間に、電荷格納部43,44が配置されている。このように配置すれば、電荷の転送方向が一方向(ここでは、X軸方向)となり、残像が生じにくくなる。
第1及び第2の電荷格納部43,44とFD47のN型拡散層75との間の上には、薄いシリコン酸化膜66を介してゲート電極78,79が形成されている。第3及び第4の転送トランジスタ48,49は、ゲート電極78,79をゲートとするとともに電荷格納部43,44のN型層73,74及びFD47のN型拡散領域75をソース又はドレインとするMOSトランジスタとして構成されている。
第3の転送トランジスタ48のゲート電極78と、第4の転送トランジスタ49のゲート電極79とは個別に形成されており、それぞれ個別の駆動信号φTGB,φTGCが垂直走査回路21から供給される。このため、第3及び第4の転送トランジスタ48,49は、それぞれの駆動信号φTGB、φTGCに従って個別に駆動される。よって、第3及び第4の転送トランジスタ48,49は、第1及び第2の電荷格納部43,44から電荷を異なるタイミングでも、又は、同一のタイミングでもFD47に転送することができる。
また、図7に示すように、P型ウエル62中には、N型拡散層81−83が形成されている。N型層81は、図示しない配線により電源VDDに接続されている。N型層81、82の間の上には薄いシリコン酸化膜66を介してゲート電極84が形成されている。増幅トランジスタ50は、ゲート電極84をゲートとするとともにN型層81,82をソース又はドレインとするMOSトランジスタとして構成されている。なお、ゲート電極84は、配線77によって、FD47(N型層75,76)と電気的に接続されている。
N型層82,83の間の上には薄いシリコン酸化膜66を介してゲート電極85が形成されている。選択トランジスタ52は、ゲート電極85をゲートとするとともにN型層82,83をソース又はドレインとするMOSトランジスタとして構成されている。
また、N型層76,81間の上には、薄いシリコン酸化膜66を介してゲート電極86が形成されている。FDリセットトランジスタ51は、ゲート電極86をゲートとするとともにN型層76,81をソース又はドレインとするMOSトランジスタとして構成されている。
図7及び図8に示すように、P型ウエル62中には、N型層87が形成されている。N型層87と各埋め込みフォトダイオード41,42との間の上には薄いシリコン酸化膜66を介してゲート電極88,89が形成されている。第1のPDリセットトランジスタ53は、ゲート電極88をゲートとするとともにN型層87及び埋め込みフォトダイオード41の電荷蓄積層63をソース又はドレインとするMOSトランジスタとして構成されている。第2のPDリセットトランジスタ54は、ゲート電極89をゲートとするとともにN型層87及び埋め込みフォトダイオード42の電荷蓄積層63をソース又はドレインとするMOSトランジスタとして構成されている。ゲート電極88,89は、配線100によって互いに接続され、更に図示しない配線によって駆動信号φPDRが供給される。ここでは、2つのゲート電極88,89を配線100にて接続したが、2つのゲート電極88,89を一体的に形成してもよい。
第2のリセット部(ここではPDリセットトランジスタ53,54)は、埋め込みフォトダイオード41,42で生成された不要電荷を排出させる。この不要電荷には、電子シャッター動作をさせるときのリセット電荷と、強い光が入射されたときのオーバーフロー電荷がある。いずれにせよこの不要電荷をFD47に転送して第1のリセット部(ここではFDリセットトランジスタ51)によって排出させてもよい。このようにするなら、第2のリセット部は、配置させなくてもよい。
また、埋め込みフォトダイオード41,42、及び、各N型層の周囲には、厚いシリコン酸化膜70が形成され、それぞれの間は分離されている。
以上、図1中の固体撮像素子3の画素20V(図4参照)の構成について説明した。画素20Vでは、前述したマイクロレンズ65、埋め込みフォトダイオード41,42並びにゲート電極67の平面視での位置関係は、図7よりも更に抽象化して示すと、図11に示す通りである。
次に、図1中の固体撮像素子3の画素20H(図5参照)について説明する。図12は、画素20Hにおけるマイクロレンズ65、埋め込みフォトダイオード41,42並びにゲート電極67の平面視での位置関係を示す図であり、図11に対応している。図12において、図11中の要素と同一又は対応する要素には同一符号を付し、その重複する説明は省略する。
画素20Hが画素20Vと異なる所は、画素20Vでは、埋め込みフォトダイオード41,42が、X軸方向に延びた分割線に沿って配置されたゲート電極67に対して+Y側及び−Y側にそれぞれ配置されているのに対し、画素20Hでは、埋め込みフォトダイオード41,42が、Y軸方向に延びた分割線に沿って配置されたゲート電極67に対して−X側及び+X側にそれぞれ配置されている点と、これに伴って、図面には示していないが、各トランジスタ等の配置が変更されている点のみである。
したがって、画素20Vでは、埋め込みフォトダイオード41は、撮影レンズ2の射出瞳の中心から−Y側へ偏心した前記射出瞳の領域からの光束を選択的に有効に受光し、埋め込みフォトダイオード42は、撮影レンズ2の射出瞳の中心から+Y側へ偏心した前記射出瞳の領域からの光束を選択的に有効に受光する。これに対し、画素20Hでは、埋め込みフォトダイオード41は、撮影レンズ2の射出瞳の中心から+X側へ偏心した前記射出瞳の領域からの光束を選択的に有効に受光し、埋め込みフォトダイオード42は、撮影レンズ2の射出瞳の中心から−X側へ偏心した前記射出瞳の領域からの光束を選択的に有効に受光する。
次に、図1中の固体撮像素子3の画素20N(図4及び図5参照)について説明する。図13は、画素20Nを示す回路図である。図14は、画素20Nにおけるマイクロレンズ65及び埋め込みフォトダイオード141の平面視での位置関係を示す図であり、図11に対応している。図13及び図14において、図6及び図11中の要素と同一又は対応する要素には同一符号を付し、その重複する説明は省略する。
画素20Nは、図6中のゲート電極67を除去して埋め込みフォトダイオード41,42を一体に形成してなる1つの埋め込みフォトダイオード141を有している。これに伴い、画素20Nは、図6中の第1及び第2の電荷格納部43,44に相当する1つの電荷格納部143と、図6中の第1及び第2の転送トランジスタ45,46に相当する1つの転送トランジスタ145と、図6中の第3及び第4の転送トランジスタ48,49に相当する1つの転送トランジスタ148とを有している。以上の説明からわかるように、この画素20Nは、従来の一般的な固体撮像素子の画素と同様の構造を有している。
次に、固体撮像素子3から信号を読み出す動作の例について、図15及び図16を参照して説明する。図15は、撮像用信号を読み出す駆動信号(すなわち、PD合体状態で露光した画素からの信号を読み出す駆動信号)を示すタイミングチャートである。図16は、PD2分割状態で露光した画素からの焦点検出用信号を読み出す駆動信号を示すタイミングチャートである。
なお、垂直走査については、1水平行ごとに信号線を選択し順時次の行へと選択動作を移していくが、選択された行毎に次の図15及び図16で示したような動作が行われ、本図の駆動信号が出力される。この走査が垂直方向全画面に渡って繰り返される。最終行について終了した後には垂直帰線期間を経過した後に先頭の行へと選択動作が戻る。図15及び図16では、1行目と2行目の駆動信号のみを示している。
最初に、図15、図2、図6、図13を参照して、撮像用信号を読み出す動作の例を説明する。この動作では、基本的に、露光時に全ての有効画素20のうちの画素20Nを除く全ての画素20V,20HがPD合体状態とされる。また、この動作では、全画素同時露光が行われる。
図15において、期間T1は、全有効画素を同時に駆動する期間である。すなわち、期間T1の駆動パルスは、全行において同一の駆動信号が出力される。また、期間T2は1行目を読み出す期間、期間T3は2行目を読み出す期間、期間T4は3行目を読み出す期間であり、選択された行のみ本図に示すような駆動信号が出力される。この点は、後述する図16についても同様である。
まず、期間T11の開始時点から期間T14の終了時点までの期間において、φPDBをハイにして、全ての有効画素20のうちの画素20Nを除く全ての画素20V,20HをPD合体状態にする。よって、画素20V,20Hの埋め込みフォトダイオード41,42は、全体として、1つの分割されていない光電変換部と実質的に等価になる。この期間中に、以下に説明する期間T11〜T14の動作が行われる。
まず、期間T11において、φPDRをハイにしてPDリセットトランジスタ53,54,153をオンにする。この動作により、すべての有効画素の埋め込みフォトダイオード41,42,141に貯まっている不要な電荷が電源VDDに排出される。すなわち、埋め込みフォトダイオード41,42,141は、リセットされる。そして、全有効画素の埋め込みフォトダイオード41,42,141は、期間T11の終了時点から露光を開始する。このとき、本実施の形態では、前述したように、埋め込みフォトダイオード41,42間の領域においても、入射光の光電変換が行われる。このため、撮像時の感度が向上する。
期間T12において、φFDRをハイにしてFDリセットトランジスタ51をオンにする。それと同時に期間T13において、φTGB、φTGCをハイにして転送トランジスタ48,49,148を同時にオンにする。この動作により、FD47及び電荷格納部43,44,143に貯まっている電荷が電源VDDに排出される。すなわち、全有効画素のFD47及び電荷格納部43,44,143は、リセットされる。
期間T14において、φTGAをハイにして転送トランジスタ45,46,145をオンにする。全有効画素のうちの全ての画素20V,20Hの連結した埋め込みフォトダイオード41,42及びそれらの間に蓄積されている電荷は全て電荷格納部43,44に分かれて転送される。また、全有効画素のうちの全ての画素20Nの埋め込みフォトダイオード141に蓄積されている電荷は電荷格納部143に転送される。期間T14において、第1及び第2の転送トランジスタ45,46のいずれか一方のみをオンにしてもよい。ここで、図15に示された期間T15(φPDRをローにしてからφTGAをオンにするまでの期間)が露光期間となる。露光期間T15は、全有効画素にて同一の期間であり同一のタイミングとなる。このため、全有効画素は、タイミングずれすることなく画像情報を獲得することが可能となる。
次いで、期間T16において、1行目のφSをハイにして選択トランジスタ52をオンにする。これにより、1行目の画素が選択され、1行目の画素から信号が垂直信号線25に出力されるようになる。
それと同時に期間T17において、1行目のφFDRをハイにしてFDリセットトランジスタ51をオンにする。この動作により、FD47がリセットされる。そして、期間T17の終了時点、すなわち、φFDRがローとなってから、期間T19の開始時点までの間(期間T18)において、1行目の増幅トランジスタ50からの、FD47リセット時出力は、垂直信号線25を介してCDS回路27に保存される。
期間T19において、φTGB、φTGCをハイにして転送トランジスタ48,49,148を同時にオンにする。これにより、各画素20V,20Hに2つある電荷格納部43,44に蓄積されている電荷は、合算されてFD47に転送される。また、各画素20Nの電荷格納部143に蓄積されている電荷は、FD47に転送される。そして、FD40の電荷量に応じて増幅された電位が、垂直信号線25を通してCDS回路27に送られる。CDS回路27では、先ほど保存したリセット時出力との差を1行目の画素の画素信号として出力する。そして、これらの1行目の画素の画素信号は、水平走査回路22の駆動信号によって水平信号線28、出力アンプ29を介して出力される。
同様に、期間T3において2行目の読み出しを行う。駆動信号は1行目と同様である。図9中の期間T26〜T29は、期間T16〜T19に相当している。
なお、φPDRは、読み出し終了後(φSオフ後)は、常にハイとしてもよい。
以上の説明から理解されるように、各画素20V,20Hは、期間T11の開始時点から期間T14の終了時点までの期間において、φPDBをハイにして、2つの埋め込みフォトダイオード41,42を合体しているので、画素20Nの場合と同じく、通常どおりに撮像用信号を出力することができる。しかも、分割線に沿って配置されたゲート電極67が入射光を透過するので、入射光の利用効率が増大し、感度を向上させることができる。さらに、全有効画素の露光のタイミングを同一にした電子シャッターが可能であることも、前記説明にて明らかである。なお、勿論、電荷格納部43,44の有無に拘わらず、一行ごとにリセットしたローリングシャッター動作を行うことも可能である。
次に、図16、図2、図6を参照して、PD2分割状態で露光した画素20V、20Hからの焦点検出用信号を読み出す動作の例を説明する。この動作例では、基本的に、露光時に全ての画素20V,20HがPD2分割状態とされる。また、この動作では、全画素同時露光が行われる。なお、焦点検出信号の読み出しの際に画素20Nから得られる信号は、焦点検出信号として用いられないため、以下の説明では、画素20V、20Hについてのみ説明する。
この動作で読み出された全画素の信号は、一旦、図1中のメモリ7に格納された後、焦点演算部10で焦点検出処理を行う際に、メモリ7内の信号から、所望の画素列に関するもののみが選択的に用いられる。図16に示す動作例では、このように全画素読み出しにより焦点検出用信号を得るが、前記所望の画素列の画素以外の画素については、間引いて読み出し動作を行わなくてもよい。
まず、期間T31において、φPDRをハイにしてPDリセットトランジスタ51をオンにするとともに、φPDBをハイにしてPD合体状態する。この動作により、すべての画素20V,20Hの埋め込みフォトダイオード41,42に貯まっている不要な電荷が電源VDDに排出される。すなわち、埋め込みフォトダイオード41,42は、リセットされる。そして、全ての埋め込みフォトダイオード41,42は、期間T31の終了時点から露光を開始する。
φPDBは期間T1においてもローのままにされる。よって、期間T35においても、全ての画素20V,20HがPD2分割状態となり、各画素20V,20Hの埋め込みフォトダイオード41,42は、全体として、2分割された光電変換部と実質的に等価になる。この期間中に、以下に説明する期間T32〜T34の動作が行われる。
期間T32において、φFDRをハイにしてFDリセットトランジスタ51をオンにする。それと同時に期間T33において、φTGB、φTGCをハイにして第3及び第4の転送トランジスタ48,49を同時にオンにする。この動作により、FD47及び第1及び第2の電荷格納部43,44に貯まっている電荷が電源VDDに排出される。すなわち、全ての画素20V,20HのFD47及び電荷格納部43,44は、リセットされる。
期間T34において、φTGAをハイにして第1及び第2の転送トランジスタ45,46をオンにする。その結果、全の画素20V,20Hの埋め込みフォトダイオード41,42に蓄積されている電荷は、第1及び第2の転送トランジスタ45,46をそれぞれ経由して第1及び第2の電荷格納部43,44にそれぞれ転送される。ここで、図16に示された期間T35(φPDRをローにしてからφTGAをオンにするまでの期間)が露光期間となる。露光期間T35は、全ての画素20V,20Hにて同一の期間であり同一のタイミングとなる。このため、全ての画素20V,20Hは、タイミングずれすることなく焦点検出情報を獲得することが可能となる。ここまでの期間(期間T1)の動作は、PD2分割状態で露光される点を除けば、図15を参照して説明した撮像用信号を得るための動作と同じである。
次いで、期間T36において、1行目のφSをハイにして選択トランジスタ52をオンにする。これにより、1行目の画素が選択され、1行目の画素から信号が垂直信号線25に出力されるようになる。
それと同時に期間T37において、1行目のφFDRをハイにしてFDリセットトランジスタ51をオンにする。この動作により、FD47がリセットされる。そして、期間T37の終了時点、すなわち、φFDRがローとなってから、期間T39の開始時点までの間(期間T38)において、1行目の増幅トランジスタ50からの、FD47リセット時出力は、垂直信号線25を介してCDS回路27に保存される。
期間T39において、φTGBをハイにして第3の転送トランジスタ48をオンにする。これにより、第1の電荷格納43に蓄積されている電荷は、FD47に転送される。そして、FD47の電荷量に応じて増幅された電位が、垂直信号線25を通してCDS回路27に送られる。CDS回路27では、先ほど保存したリセット時出力との差を1行目の画素の上下方向又は左右方向の一方の側の瞳信号出力として出力する。そして、これらの1行目の画素の上下方向又は左右方向の一方の側の瞳信号出力は、水平走査回路22の駆動信号によって水平信号線28、出力アンプ29を介して出力される。
次いで、期間T40において、1行目のφFDRをハイにしてFDリセットトランジスタ51をオンにする。この動作により、FD47がリセットされる。そして、期間T40の終了時点、すなわち、φFDRがローとなってから、期間T42の開始時点までの間(期間T41)において、1行目の増幅トランジスタ50からの、FD47リセット時出力は、垂直信号線25を介してCDS回路27に保存される。
期間T42において、φTGCをハイにして第4の転送トランジスタ49をオンにする。これにより、第2の電荷格納44に蓄積されている電荷は、FD47に転送される。そして、FD47の電荷量に応じて増幅された電位が、垂直信号線25を通してCDS回路27に送られる。CDS回路27では、先ほど保存したリセット時出力との差を1行目の画素の上下方向又は左右方向の他方の側の瞳信号出力として出力する。そして、これらの1行目の画素の上下方向又は左右方向の他方の側の瞳信号出力は、水平走査回路22の駆動信号によって水平信号線28、出力アンプ29を介して出力される。
これらの動作により、1行目の画素の上下方向又は左右方向の一方の側の瞳信号出力と上下方向又は左右方向の反対側の瞳信号出力を得ることができる。なお、上下方向であるか左右方向であるかは当該画素が画素20Vであるか画素20Hであるかによって定まる。
同様に、以降の行の読み出しを行う。駆動信号は1行目と同様である。図16中の期間T46〜T52は、期間T36〜T42に相当している。
なお、φPDRは、読み出し終了後(φSオフ後)は、常にハイとしてもよい。
以上の説明から理解されるように、各画素は、期間T1においても、φPDBをローのままにして、PD2分割状態にしているので、各画素の上下方向又は左右方向の一方の側の瞳信号出力と上下方向又は左右方向の他方の側の瞳信号出力を得ることができる。さらに、このような焦点検出用信号を得る際にも、全有効画素の露光のタイミングを同一にした電子シャッターが可能であることも、前記説明にて明らかである。また、電荷格納部43,44の有無に拘わらず、一行ごとにリセットしたローリングシャッター動作を行うことも可能である。
次に、本実施の形態による電子カメラ1の動作の一例について、図1を参照して説明する。
操作部9aのレリーズ釦の半押し操作が行われると、電子カメラ1内のマイクロプロセッサ9は、その半押し操作に同期して撮像制御部4を駆動する。撮像制御部4は、固体撮像素子3に制御信号を送って図16を参照して説明した動作を固体撮像素子3に行わせ、全ての画素20V,20H,20Nからの信号を得て、これらを信号処理部5及びA/D変換部6を介してメモリ7に蓄積する。
次に、マイクロプロセッサ9は、現在設定されている焦点調節モードが、例えば図3及び図4に示す焦点検出領域35のみに基づいて焦点調節を行うモード(以下、「焦点検出領域35モード」という。)である場合は、先にメモリ7に蓄積した焦点検出用信号のうちの焦点検出領域35内の全ての画素20Vの各フォトダイオード41,42からの信号をピックアップし、それらの信号に基づいて瞳分割位相差方式に従った演算(焦点調節状態の検出処理)を焦点検出演算部10に行わせることで、焦点検出演算部10にデフォーカス量を算出させる。
また、現在設定されている焦点調節モードが、例えば図3に示す全ての焦点検出領域32〜37に基づいて焦点調節を行うモード(以下、「全焦点検出領域モード」という。)である場合は、前述したように焦点検出領域35に関してデフォーカス量を演算する他、各焦点検出領域32〜34,36,37についても、同様に、当該焦点検出領域に関してデフォーカス量を演算する。
その後、マイクロプロセッサ9は、現在設定されている焦点検出モードが焦点検出領域35モードの場合は、先に求めた焦点検出領域35に関するデフォーカス量に応じて合焦状態となるように、レンズ制御部2aに撮影レンズ2を調節させる。現在設定されている焦点検出モードが全焦点検出領域モードの場合は、マイクロプロセッサ9は、先に求めた各焦点検出領域のデフォーカス量に基づいて決定した調節後の焦点調節状態となるように、レンズ制御部2aに撮影レンズ2を調節させる。引き続いて、マイクロプロセッサ9は、本撮影のための撮影条件(絞り、シャッタ時間等)を設定する。
次いで、マイクロプロセッサ9は、先に求めたデフォーカス量に応じて合焦状態となるように、レンズ制御部2aに撮影レンズ2を調節させる。引き続いて、マイクロプロセッサ9は、本撮影のための撮影条件(絞り、シャッタ時間等)を設定する。
次に、マイクロプロセッサ9は、設定した絞り等の条件となるようにレンズ制御部2aを作動させ、操作部9aのレリーズ釦の全押し操作に同期して、ステップS9で設定したシャッタ時間等の条件で撮像制御部4を駆動することで、画像信号を読み出して本撮影を行う。このとき、前述した図15に示す動作によって、画像信号を読み出す。撮像制御部4によって、この画像信号は、メモリ7に蓄積される。
その後、マイクロプロセッサ9は、操作部9aの指令に基づき、必要に応じて画像処理部13や画像圧縮部12にて所望の処理を行い、記録部に処理後の信号を出力させ記録媒体11aに記録する。
本実施の形態によれば、画素20V,20Hにおいて、ゲート電極67に与える制御信号によって、PD2分割状態(埋め込みフォトダイオード41,42が電気的に分離された状態)及びPD合体状態(埋め込みフォトダイオード41,42が電気的に連結された状態)にそれぞれ設定することができる。したがって、焦点検出時にPD2分割状態にすることで、画素20V,20Hから焦点検出用信号を得て撮影レンズの焦点調節状態を検出することができるとともに、撮像時にPD合体状態にすることで、画素20V,20Hが画素欠陥と同様の状態を引き起こすことがなく、画質を向上させることができる。
そして、本実施の形態では、前述したように、撮像時のPD合体状態において、ゲート電極67の下の領域にも、入射光に対する感度を有する領域が存在する。したがって、本実施の形態によれば、前記特許文献4に開示された固体撮像素子のように2分割された光電変換部の一方部分と他方部分との間にフローティングディフュージョンを配置する場合に比べて、撮像時の感度を向上させることができる。
[第2の実施の形態]
図17は、本発明の第2の実施の形態による撮像装置としての電子カメラの固体撮像素子103(特にその撮像領域31)を模式的に示す概略平面図であり、図3に対応している。図18は、図17における撮像領域31の任意の領域を拡大した概略拡大図であり、図4に対応している。図19は、本実施の形態による電子カメラの動作を示す概略フローチャートである。図17及び図18において、図3及び図4中の要素と同一又は対応する要素には同一符号を付し、その重複する説明は省略する。
本実施の形態が前記第1の実施の形態と異なる所は、撮像領域31には、特別な焦点検出領域32〜37等は設定されておらず、有効領域の全ての画素20が図6乃至図11に示す画素20Vである点と、本実施の形態による電子カメラが図19に示す動作を行うようになっている点のみである。
本実施の形態による電子カメラの動作について、図19及び図1を参照して説明する。
操作部9aのレリーズ釦の半押し操作が行われる(ステップS1)と、電子カメラ1内のマイクロプロセッサ9は、その半押し操作に同期して撮像制御部4を駆動する。撮像制御部4は、被写体の確認を行うために予め定めた公知の手法により、全画素又は所定画素から被写体確認用の撮像信号を読み出し、メモリ7に蓄積する。このとき、全画素を読み出す場合は、例えば、前記図15に示す動作と同様の動作を行う。そして、画像処理部13は、その信号から、画像認識技術を利用して被写体を認識する(ステップS2)。例えば、顔認識モードの場合、被写体として顔を認識する。そして、画像処理部13は、被写体の中心座標を抽出する(ステップS3)。
その後、マイクロプロセッサ9は、ステップ3で抽出された被写体の中心座標に従って、被写体に対する焦点調節状態を精度良く検出するのに最適な、焦点検出に用いるべき、オートフォーカス用ラインセンサに相当する画素列(Y軸方向の列)の座標(位置)を設定する(ステップS4)。また、マイクロプロセッサ9は、ステップS2の認識結果等に基づいて、焦点検出用の撮影条件(絞り、焦点調節状態、シャッタ時間等)を設定する(ステップS5)。
引き続いて、マイクロプロセッサ9は、ステップS5で設定した絞り等の条件となるようにレンズ制御部2aを作動させ、ステップS5で設定したシャッタ時間等の条件でかつステップS4で設定した画素列の座標に従って、撮像制御部4を駆動することで、オートフォーカス(自動焦点調節)用の信号を読み出し、メモリ7に蓄積する(ステップS6)。このとき、前述した図16に示す動作と同様の動作によって、オートフォーカス用の画像信号を読み出す。
次に、マイクロプロセッサ9は、ステップS6で取得されメモリ7に格納された全画素の信号のうちから、ステップS4で設定した座標の画素列(Y軸方向の画素列)の各画素の信号をピックアップし、それらの信号に基づいて瞳分割位相差方式に従った演算(焦点調節状態の検出処理)を焦点検出演算部10に行わせることで、焦点検出演算部10にデフォーカス量を算出させる(ステップS7)。
次いで、マイクロプロセッサ9は、ステップS7で算出されたデフォーカス量に応じて合焦状態となるように、レンズ制御部2aに撮影レンズ2を調節させる。引き続いて、マイクロプロセッサ9は、本撮影のための撮影条件(絞り、シャッタ時間等)を設定する(ステップS9)。
次に、マイクロプロセッサ9は、ステップS9で設定した絞り等の条件となるようにレンズ制御部2aを作動させ、操作部9aのレリーズ釦の全押し操作に同期して、ステップS9で設定したシャッタ時間等の条件で撮像制御部4を駆動することで、画像信号を読み出して本撮影を行う(ステップS10)。このとき、前述した図15に示す動作と同様の動作によって、画像信号を読み出す。撮像制御部4によって、この画像信号は、メモリ7に蓄積される。
その後、マイクロプロセッサ9は、操作部9aの指令に基づき、必要に応じて画像処理部13や画像圧縮部12にて所望の処理を行い、記録部に処理後の信号を出力させ記録媒体11aに記録する。
本実施の形態による電子カメラ1によれば、前記第1の実施の形態と同様の利点が得られる他、焦点検出領域を被写体に応じて任意に設定することができるので、高い精度でオートフォーカスを行うことができる。
なお、有効領域の全ての画素20を、画素20Vとする代わりに、図12に示す画素20Hとしてもよい。この場合、図19に示す動作において、ステップS4において、オートフォーカス用ラインセンサに相当する画素列(X軸方向の列)の座標(位置)を設定する。また、ステップS7において、ステップS4で設定した座標の画素列(X軸方向の画素列)の各画素の信号をピックアップし、それらの信号に基づいて、焦点検出演算部10にデフォーカス量を算出させる。
[第3の実施の形態]
図20は、本発明の第3の実施の形態による撮像装置としての電子カメラの固体撮像素子203(特にその撮像領域31)を模式的に示す概略平面図であり、図3及び図17に対応している。図21は、図20における焦点検出領域36の付近を拡大した概略拡大図であり、図4及び図18に対応している。図20及び図21において、図3、図4、図17及び図18中の要素と同一又は対応する要素には同一符号を付し、その重複する説明は省略する。
本実施の形態が前記第1の実施の形態と異なる所は、撮像領域31において、X軸方向に延びた焦点検出領域32,36,37の画素20のみが図12に示す画素20Hとされ、残りの画素20が図6乃至図11に示す画素20Vである点である。
本実施の形態によっても、前記第1の実施の形態と同様の利点が得られる他、前記第2の実施の形態とほぼ同様に、被写体に応じた位置のY軸方向の画素列の各画素の信号に基づいて、焦点調節状態を検出することができる。前記第2の実施の形態では、画素20Vのみが用いられているので、瞳分割によるY軸方向の位相シフト量のみしか検出できないので、被写体によっては必ずしも精度良く焦点調節状態を検出することができない。これに対し、焦点検出領域32,36,37において画素20Hが用いられているので、焦点検出領域32,36,37の位置に限定されるものの、X軸方向方向の位相シフト量を検出することが可能である。よって、本実施の形態によれば、前記第2の実施の形態に比べて、種々の被写体に対して高精度で焦点調節状態を検出することができる。
[第4の実施の形態]
図22は、本発明の第4の実施の形態による撮像装置としての電子カメラの固体撮像素子の撮像領域の任意の一部を拡大して模式的に示す概略平面図であり、図4、図5、図18及び図21に対応している。
本実施の形態が前記第1の実施の形態と異なる所は、撮像領域31の全体に渡って、図6乃至図11に示す画素20Vと図12に示す画素20Hとが市松模様状に配置されている点と、基本的に図19に示す動作と同様の動作を行う点のみである。
本実施の形態では、図19に示す動作において、ステップS3において、画像処理部13は、被写体の中心座標のみならず長さ方向も抽出する。ステップS4において、ステップ3で抽出された被写体の中心座標及び長手方向に従って、被写体に対する焦点調節状態を精度良く検出するのに最適な、焦点検出に用いるべき、オートフォーカス用ラインセンサに相当する画素列の座標(位置・長手方向)を設定する(ステップS4)。ただし、この画素列は、Y軸方向の場合は画素20Vの1個おきの画素列を設定し、X軸方向の場合は画素20Hの1個おきの画素列を設定する。また、ステップS7において、ステップS4で設定した座標の画素列の各画素の信号をピックアップし、それらの信号に基づいて、焦点検出演算部10にデフォーカス量を算出させる。
本実施の形態によれば、前記第1の実施の形態と同様の利点が得られる他、焦点検出領域の位置のみならず方向も被写体に応じて任意に設定することができるので、より高い精度で種々の被写体の焦点調節状態を検出することができる。
[変形例]
前述した各実施の形態において、例えば、図6乃至図11に示す画素20Vに代えて、図23に示す画素又は図24に示す画素を用いてもよい。
図23は、第1の変形例による画素を示す概略断面図であり、図9に対応している。図24は、第2の変形例による画素を示す概略断面図であり、図9に対応している。図23及び図24において、図9中の要素と同一又は対応する要素には同一符号を付し、その重複する説明は省略する。図23に示す画素及び図24に示す画素がが図6乃至図11に示す画素20Vと異なる所は、ゲート電極67付近の断面構造のみである。
図23に示す画素及び図24に示す画素では、埋め込みフォトダイオード41,42間においてシリコン基板主表面側にトレンチが形成され、ポリシリコン又はITOからなるゲート電極67が前記トレンチ内にシリコン酸化膜等の絶縁膜90を介して形成されている。これにより、図23に示す画素及び図24に示す画素のいずれにおいても、一方側の埋め込みフォトダイオード41と他方側の埋め込みフォトダイオード42との対向端面間の領域に、ゲート電極67が進出している。
図23に示す画素では、埋め込みフォトダイオード41のN型の電荷蓄積層63と埋め込みフォトダイオード42のN型の電荷蓄積層63との間に、下方寄りの位置で、電荷蓄積層63よりも不純物濃度の低いN型拡散領域91が形成されている。一方、図24に示す画素では、このようなN型拡散領域91は形成されていない。
図23に示す画素及び図24に示す画素のいずれも、ゲート電極67に印加する電圧を変えることで、埋め込みフォトダイオード41,42間が電気的に連結された状態と電気的に両者の間が電気的に分離された状態とに、設定することができる。そして、いずれの画素においても、両者の間が電気的に連結された状態ではゲート電極67の近傍下部領域が光電変換機能を持ち、両者の間が電気的に分離された状態ではゲート電極67の近傍下部領域は光電変換機能を持たない。
図23に示す画素や図24に示す画素では、一方側の埋め込みフォトダイオード41と他方側の埋め込みフォトダイオード42との対向端面間の領域に、ゲート電極67が進出しているので、埋め込みフォトダイオード41,42間を分離するのが容易であり、分離ゲート長を短くすることができる。このため、微細化できるという効果があるとともに、撮像時においてゲート電極67部分に入射した光の損失量もより低減させることができ、感度をより向上させることができる。
以上、本発明の実施の形態について説明したが、本発明はこの実施の形態に限定されるものではない。
例えば、CMOS型イメージセンサでは種々の画素構造を有するものが知られているが、本発明はそれらのイメージセンサにも適用することができる。また、本発明は、CMOS型イメージセンサ以外の種々のイメージセンサにも適用することができる。
また、前記実施の形態では、ゲート電極67が構成する連結/分離トランジスタ55は、MOSトランジスタであったが、例えば、接合型電界効果トランジスタとしてもよい。
また、前述した各導電型は逆導電型としてもよいことは、言うまでもない。さらに、前述した各実施の形態では、1本の分割線による2分割可能な画素の例を挙げたが、本発明では、複数本の分割線による3つ以上に分割可能な画素を採用してもよい。
前述した各実施の形態や変形例は、本発明による光電変換部の連結・分離構造を固体撮像素子に用いた例であったが、本発明による光電変換部の連結・分離構造は、例えば、光を利用した計測装置などにも用いることができる。