JP2012142598A - Method of manufacturing silicon carbide semiconductor device - Google Patents

Method of manufacturing silicon carbide semiconductor device Download PDF

Info

Publication number
JP2012142598A
JP2012142598A JP2012063091A JP2012063091A JP2012142598A JP 2012142598 A JP2012142598 A JP 2012142598A JP 2012063091 A JP2012063091 A JP 2012063091A JP 2012063091 A JP2012063091 A JP 2012063091A JP 2012142598 A JP2012142598 A JP 2012142598A
Authority
JP
Japan
Prior art keywords
film
oxide film
silicon
silicon oxide
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2012063091A
Other languages
Japanese (ja)
Other versions
JP5460768B2 (en
Inventor
Satoshi Tanimoto
谷本　　智
Mineo Miura
峰生 三浦
Noriaki Kawamoto
典明 川本
Takayuki Kito
孝之 鬼頭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Nissan Motor Co Ltd
Original Assignee
Rohm Co Ltd
Nissan Motor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd, Nissan Motor Co Ltd filed Critical Rohm Co Ltd
Priority to JP2012063091A priority Critical patent/JP5460768B2/en
Publication of JP2012142598A publication Critical patent/JP2012142598A/en
Application granted granted Critical
Publication of JP5460768B2 publication Critical patent/JP5460768B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

PROBLEM TO BE SOLVED: To provide a method of manufacturing a silicon carbide semiconductor device having an improved practical upper limit temperature.SOLUTION: The method includes the following steps of: forming a precursor silicon oxide film on a surface of a silicon carbide substrate 1 on which a gate window 6 is formed; performing heat treatment to the precursor silicon oxide film in a nitrogen oxide gas atmosphere to obtain a first silicon oxide film (O); laminating a silicon nitride film (N); oxidizing the silicon nitride film to form a second silicon oxide film (O) to a predetermined depth from a surface to form an ONO insulating film; and forming a gate electrode on the ONO insulating film. The step of forming the gate electrode includes the following steps of: forming a polycrystalline silicon film on the ONO insulating film; continuously etching the polycrystalline silicon film, the second silicon oxide film, and the silicon nitride film by using a desired mask to define outer edges of the gate electrode, the second silicon oxide film, and the silicon nitride film; and oxidizing lateral faces and an upper part of the gate electrode and the outer edge of the silicon nitride film.

Description

本発明は、信頼性の高い金属−絶縁膜−半導体（ＭＩＳ）構造を有する炭化珪素半導体装置の製造方法に関する。   The present invention relates to a method for manufacturing a silicon carbide semiconductor device having a highly reliable metal-insulator-semiconductor (MIS) structure.

パワーデバイスのオン抵抗と逆方向耐電圧との間には、原理的に禁制帯幅で規定されるトレードオフの関係があるから、現行のＳｉパワーデバイスにおいて、Ｓｉの禁制帯で決まる物性限界を超えて高性能を得ることは困難である。しかし、禁制帯幅の広い半導体材料でパワーデバイスを構成すれば、従来のトレードオフ関係が大きく緩和され、オン抵抗あるいは逆方向耐電圧を著しく向上させたデバイス、または、両方をかなりの程度向上させたデバイスを実現することができる。
熱励起による電子−正孔対生成がさかんに行われるほどに温度が上昇すると、半導体ではｐ型領域とｎ型領域の区別や、キャリヤ密度の制御ができなくなり、デバイス動作が困難となる。禁制帯幅が１．１２ｅＶのＳｉ半導体では５００Ｋ（＝２２７℃）付近から電子−正孔対生成が激しくなるため、常時動作を前提とすると、半導体デバイスとしての実用上限温度は１８０℃である。もし、広禁制帯材料を用いた半導体デバイス（パワーデバイスに限らない）を作れば、動作温度領域が格段に（例えば３００℃以上に）上げられ、半導体デバイスの利用分野を大きく広げることができる。 Since there is a trade-off relationship between the on-resistance and reverse withstand voltage of a power device, which is in principle defined by the forbidden band width, the physical property limit determined by the forbidden band of Si in current Si power devices It is difficult to obtain high performance beyond that. However, if a power device is composed of a semiconductor material with a wide forbidden band, the conventional trade-off relationship is greatly relaxed, and the device with significantly improved on-resistance or reverse withstand voltage, or both, is improved to a considerable extent. Device can be realized.
If the temperature rises to such an extent that electron-hole pair generation by thermal excitation is performed sufficiently, the semiconductor cannot distinguish between the p-type region and the n-type region, and the carrier density cannot be controlled, and the device operation becomes difficult. In a Si semiconductor having a forbidden band width of 1.12 eV, electron-hole pair generation becomes intense from around 500 K (= 227 ° C.). Therefore, assuming a constant operation, the practical upper limit temperature as a semiconductor device is 180 ° C. If a semiconductor device (not limited to a power device) using a wide forbidden band material is made, the operating temperature region can be significantly increased (for example, to 300 ° C. or more), and the field of application of the semiconductor device can be greatly expanded.

本発明に係る炭化珪素（以下、ＳｉＣと記す）半導体は、このような性能向上の可能性を秘めた広禁制帯半導体材料のひとつである。近年、単結晶基板の開発が進み、比較的良質で直径３インチ以上のウエハ（３Ｃ、６Ｈ、４Ｈ）が商業的に入手できるようになっている。ＳｉＣの禁制帯幅は３Ｃ結晶系で２．２３ｅＶ、６Ｈ結晶系で２．９３ｅＶ、４Ｈ結晶系で３．２６ｅＶと、Ｓｉに比べて十分広い。他の広禁制帯半導体に比べて、化学的に極めて安定で、機械的に強靭であり、Ｓｉ半導体と同様な方法でｐｎ接合の形成や不純物濃度制御、不純物領域の選択形成などが可能である。
さらに他の広禁制帯半導体と比較してＳｉＣを特に際立たせる特徴がある。
それは、Ｓｉと同じように、熱酸化で酸化シリコン（ＳｉＯ２）を生成できる唯一の半導体である、という利点である。このため、ノーマリオフ型のＭＯＳ駆動型デバイス、例えば、パワーＭＯＳＦＥＴ（金属−酸化物−半導体構造電界効果トランジスタ）やパワーＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）の実現ができるのではないかと大いに期待され、様々な事業者によって開発が活発に進められている。 The silicon carbide (hereinafter referred to as SiC) semiconductor according to the present invention is one of wide forbidden band semiconductor materials that have the potential for such performance improvement. In recent years, single crystal substrates have been developed, and wafers (3C, 6H, 4H) having a relatively high quality and a diameter of 3 inches or more are commercially available. The forbidden band width of SiC is 2.23 eV for the 3C crystal system, 2.93 eV for the 6H crystal system, and 3.26 eV for the 4H crystal system, which is sufficiently wider than Si. Compared with other wide bandgap semiconductors, it is chemically very stable and mechanically strong, and it is possible to form a pn junction, control impurity concentration, and selectively form impurity regions in the same way as Si semiconductors. .
Furthermore, SiC is particularly distinguished from other wide bandgap semiconductors.
It is an advantage that, like Si, it is the only semiconductor that can generate silicon oxide (SiO 2 ) by thermal oxidation. For this reason, it is highly anticipated that normally-off type MOS drive devices such as power MOSFETs (metal-oxide-semiconductor structure field effect transistors) and power IGBTs (insulated gate bipolar transistors) can be realized. Development is being actively promoted by operators.

しかしながら、ＭＯＳ駆動型ＳｉＣデバイスの実現にはまだ多くの課題がある。その中でも、ゲート酸化膜の信頼性の抜本的向上は、最も大きな課題のひとつである。
そもそもＳｉＣ熱酸化膜は、（１）ＳｉＯ２／ＳｉＣ界面の伝導電子に対するエネルギー障壁が、原理的にＳｉより小さくなるため、また（２）ＳｉＯ２中には残留物としてＣ（炭素）が相当量含まれるために、原理的にＳｉ熱酸化膜に比ベリーク電流が多くなり、Ｓｉ熱酸化膜並みの（真因性の）信頼性を獲得することは難しいと予想されていた。しかし、現実のＳｉＣ熱酸化膜の信頼性はこの予想を超えてさらに劣悪である。 However, there are still many problems in realizing a MOS drive type SiC device. Among them, drastic improvement of the reliability of the gate oxide film is one of the biggest problems.
In the first place, the SiC thermal oxide film has (1) the energy barrier against conduction electrons at the SiO 2 / SiC interface is smaller than that of Si in principle, and (2) C 2 (carbon) is a residue in SiO 2. Therefore, it was predicted that it would be difficult to obtain the same (intrinsic) reliability as that of the Si thermal oxide film in principle because the Berry current increases in comparison with the Si thermal oxide film. However, the reliability of an actual SiC thermal oxide film exceeds this expectation and is even worse.

その理由について説明する。表面に結晶不完全性（転位など）を持つ基板を熱酸化して形成したＳｉ熱酸化膜が、低電界で絶縁破壊を起こしたり、経時絶縁破壊（ＴＤＤＢ）寿命が著しく低下することがＳｉデバイスで知られているが、ＳｉＣ熱酸化膜でもこれと同様のことが起こるのである。本発明者等は、少し前、実用的面積を持つパワーＭＯＳＦＥＴのゲート酸化膜のＴＤＤＢ寿命は、使用するＳｉＣ基板の表面に大量にある転位に関係する欠陥により決まる。結果として、（同種の欠陥がない）Ｓｉ熱酸化膜と比べると、２桁以上短くなることを報告している（下記非特許文献１参照）。   The reason will be described. The Si thermal oxide film formed by thermally oxidizing a substrate with crystal imperfections (dislocations, etc.) on the surface may cause dielectric breakdown in a low electric field, or the lifetime of dielectric breakdown (TDDB) may be significantly reduced. However, the same thing happens with SiC thermal oxide films. The inventors of the present invention have a short time ago that the TDDB lifetime of a gate oxide film of a power MOSFET having a practical area is determined by defects related to a large amount of dislocations on the surface of the SiC substrate used. As a result, it has been reported that it is shortened by two orders of magnitude or more compared with a Si thermal oxide film (without the same type of defects) (see Non-Patent Document 1 below).

積層（ゲート）絶縁膜の使用は、このようなＳｉＣ熱酸化膜の信頼性問題に解を与える可能性のある方法であるが、その検討は始まったばかりで、報告はあまり多くない。その中でもっとも有望で、実際、希望を抱かせる結果を与えているのがＯＮＯゲート絶縁膜である。この「ＯＮＯ」の「Ｏ」とはＳｉＯ２膜（酸化シリコン膜）、「Ｎ」とはＳｉ３Ｎ４膜（窒化シリコン膜。ＳｉＮ膜とも略記）のことである。 The use of a laminated (gate) insulating film is a method that may give a solution to the reliability problem of such a SiC thermal oxide film, but its investigation has just begun, and there are not many reports. Of these, the ONO gate insulating film is the most promising and actually gives a hopeful result. In this “ONO”, “O” means an SiO 2 film (silicon oxide film), and “N” means an Si 3 N 4 film (silicon nitride film; also abbreviated as SiN film).

Ｌｉｐｋｉｎ等は、下記非特許文献２の中で、表面にｎ−型エピタキシャル層を成長させたｎ＋型４Ｈ−ＳｉＣ基板とＭｏ／Ａｕゲート電極との間に、ＳｉＣ熱酸化膜とＬＰＣＶＤ（減圧化学的気相成長法）で形成したＳｉＮ膜とこのＳｉＮ膜の表面を熱酸化したＳｉＯ２膜とからなるＯＮＯ膜を挟持したゲート電極の金属−絶縁膜−半導体（ＭＩＳ）構造体の信頼性を検討し、最大絶縁破壊強度ＢＥｏｘ＝約１３．１ＭＶ／ｃｍ（ＳｉＯ２換算値）、最大ストレス電流強度ＢＪｏｘ＝約０．２５ｍＡ／ｃｍ２を得ている。なお、半導体の伝導型記号であるｎやｐの右上に付した「＋」や「−」の記号はそれぞれ高濃度、低濃度を意味する補助記号である。 Lipkin et al. In Non-Patent Document 2 below, a SiC thermal oxide film and LPCVD (reduced pressure) between an n + type 4H—SiC substrate with an n − type epitaxial layer grown on the surface and a Mo / Au gate electrode. chemical vapor deposition) of the gate electrode formed was a SiN film surface of the SiN film sandwiching the ONO film composed of a SiO 2 film that is thermally oxidized by a metal - the reliability of the semiconductor (MIS) structure - insulating film The maximum dielectric breakdown strength BE ox = about 13.1 MV / cm (SiO 2 equivalent value) and the maximum stress current strength BJ ox = about 0.25 mA / cm 2 are obtained. The symbols “+” and “−” attached to the upper right of n and p, which are semiconductor conductivity symbols, are auxiliary symbols meaning high and low concentrations, respectively.

一方、Ｗａｎｇ等も下記非特許文献３の中で、６Ｈ−ＳｉＣ基板とＡｌゲート電極との間にＪＶＤ（ジェット気相成長法）で積層したＳｉＯ２／ＳｉＮ膜の表面を熱酸化して形成したＯＮＯ膜を挟持したＭＩＳ構造体で信頼性評価を行い、ＢＥｏｘ＝約１２．５ＭＶ／ｃｍ（ＳｉＯ２換算値）、ＢＪｏｘ＝３ｍＡ／ｃｍ２を得ている。 On the other hand, Wang et al., In Non-Patent Document 3 below, formed by thermally oxidizing the surface of a SiO 2 / SiN film laminated by JVD (jet vapor deposition) between a 6H—SiC substrate and an Al gate electrode. Reliability evaluation was performed using the MIS structure sandwiching the ONO film, and BE ox = about 12.5 MV / cm (SiO 2 equivalent value) and BJ ox = 3 mA / cm 2 were obtained.

しかしながら、上記２つのＯＮＯ膜は、ＳｉＣ熱酸化膜を凌駕するような信頼性を得ることに成功したかというと、そうではない。実は、本発明者等は下記非特許文献４の中で、４Ｈ−ＳｉＣ基板の熱酸化膜で構成したＭＯＳ構造体でＢＥｏｘ＝１３．２ＭＶ／ｃｍ、ＢＪｏｘ＞１００ｍＡ／ｃｍ２を達成したことを報告している。この結果と比較すれば明らかなとおり、前述の２つのＯＮＯ膜の信頼性は、本発明者等が得たＳｉＣ熱酸化膜のＢＥｏｘやＢＪｏｘを越えられない水準であった。 However, it is not the case whether the two ONO films have succeeded in obtaining reliability that surpasses the SiC thermal oxide film. In fact, the present inventors achieved BE ox = 13.2 MV / cm and BJ ox > 100 mA / cm 2 in a MOS structure composed of a thermal oxide film of a 4H-SiC substrate in Non-Patent Document 4 below. It is reported that. As is clear from this result, the reliability of the two ONO films described above was at a level that could not exceed the BE ox and BJ ox of the SiC thermal oxide film obtained by the present inventors.

このような状況の中、本発明者等は、ＯＮＯゲート絶縁膜の潜在能力を認識し、これを実際のパワーＭＯＳデバイスの構造や製作プロセスに適合させる検討をしていた。
すなわち、多結晶シリコンゲート電極とＳｉＣ基板との間に、ＳｉＣ熱酸化膜とＣＶＤ窒化シリコン膜と同窒化シリコン膜の熱酸化膜を順に積層したＯＮＯ絶縁膜を挟持するとともに、ゲート電極と窒化シリコン膜の側壁にそれぞれ、多結晶シリコン熱酸化膜と窒化シリコン側面熱酸化膜とを設けることにより、前述の２つのＯＮＯ絶縁膜及び従来のＳｉＣ熱酸化膜の性能を圧倒的に凌ぐ、ＢＥｏｘ＝２１ＭＶ／ｃｍ、ＢＪｏｘ＞１０Ａ／ｃｍ２を達成することに成功した（下記非特許文献５参照）。このＯＮＯ絶縁膜構造体のＴＤＤＢ寿命（＝絶縁破壊するまでの単位面積あたりの通過電荷量）はＱＢＤ＝約３０Ｃ／ｃｍ２である。この値はＳｉＣ熱酸化膜と比べて少なくとも２桁以上高く、無欠陥単結晶Ｓｉ基板上の熱酸化膜のＴＤＤＢ寿命とほぼ同等の値であった。 Under such circumstances, the present inventors have recognized the potential of the ONO gate insulating film and have studied to adapt it to the actual structure and manufacturing process of the power MOS device.
That is, an ONO insulating film in which a SiC thermal oxide film, a CVD silicon nitride film, and a thermal oxide film of the same silicon nitride film are sequentially stacked is sandwiched between the polycrystalline silicon gate electrode and the SiC substrate, and the gate electrode and the silicon nitride are sandwiched. By providing a polycrystalline silicon thermal oxide film and a silicon nitride side thermal oxide film on the respective sidewalls of the film, the performance of the above two ONO insulating films and the conventional SiC thermal oxide film is overwhelming. BE ox = It succeeded in achieving 21 MV / cm and BJ ox > 10 A / cm 2 (see Non-Patent Document 5 below). The TDDB lifetime (= passing charge amount per unit area until dielectric breakdown) of this ONO insulating film structure is Q BD = about 30 C / cm 2 . This value was at least two orders of magnitude higher than that of the SiC thermal oxide film, and was almost equal to the TDDB life of the thermal oxide film on the defect-free single crystal Si substrate.

谷本ほか、２００４年第５１回応用物理学関係連合講演会（東京工科大）講演予稿集４３４ページ、講演番号２９ｐ−ＺＭ−５Tanimoto et al., 2004 51st Joint Conference on Applied Physics (Tokyo University of Technology) Preliminary Proceedings 434 pages, Lecture No. 29p-ZM-5 L.A. Lipkin el al, IEEE Transactions on Electron Devices, Vol. 46, (1999) p. 525.L.A. Lipkin el al, IEEE Transactions on Electron Devices, Vol. 46, (1999) p. 525. X.W. Wang el al, IEEE Transactions on Electron Devices, Vol. 47, (2000) p. 458.X.W.Wang el al, IEEE Transactions on Electron Devices, Vol. 47, (2000) p. 458. S. Tanimoto et al, Mater. Sci. Forum, Vols. 433-436, (2003) p. 725.S. Tanimoto et al, Mater. Sci. Forum, Vols. 433-436, (2003) p. 725. S. Tanimoto et al, Mater. Sci. Forum, Vols. 483-485, (2005) p. 677.S. Tanimoto et al, Mater. Sci. Forum, Vols. 483-485, (2005) p. 677.

しかしながら、上記従来技術（非特許文献５）のＯＮＯゲート絶縁膜にあっては、ＴＤＤＢ寿命はＳｉ熱酸化膜のレベルまで大きく向上しているが、Ｓｉ（ＭＯＳ）デバイスの実用上限温度を超える温度で長時間動作させるには必ずしも十分ではなく、そのためには、より一層のＴＤＤＢ寿命の改善が要請されていた。
本発明は、実用上限温度をより向上することができる炭化珪素半導体装置の製造方法を提供することを目的としている。 However, in the ONO gate insulating film of the above prior art (Non-Patent Document 5), the TDDB life is greatly improved to the level of the Si thermal oxide film, but the temperature exceeds the practical upper limit temperature of the Si (MOS) device. Therefore, it is not always sufficient to operate for a long time. For this purpose, further improvement of the TDDB life has been demanded.
An object of this invention is to provide the manufacturing method of the silicon carbide semiconductor device which can improve practical upper limit temperature more.

上記課題を解決するために、本発明は、炭化珪素基板の表面に形成されたフィールド絶縁膜に、フォトリソグラフィとウエットエッチングにより所定のゲート窓を炭化珪素基板に達する深さで形成する工程と、ゲート窓が形成された炭化珪素基板の表面に、第１の酸化シリコン膜（Ｏ）を形成する工程と、第１の酸化シリコン膜の上に、窒化シリコン膜（Ｎ）を積層する工程と、窒化シリコン膜（Ｎ）を酸化させて、表面から所定の深さまで第２の酸化シリコン膜（Ｏ）を形成して、ＯＮＯ絶縁膜を形成する工程と、ＯＮＯ絶縁膜の上にゲート電極を形成する工程と、を備えた炭化珪素半導体装置の製造方法であって、第１の酸化シリコン膜を形成する工程は、前駆酸化シリコン膜を成膜する工程と、前駆酸化シリコン膜を酸化窒素（ＮＯｘ）ガス雰囲気で熱処理して第１の酸化シリコン膜とする工程と、を備え、ゲート電極を形成する工程は、ＯＮＯ絶縁膜の上に多結晶シリコン膜を成膜する工程と、多結晶シリコン膜に不純物を添加して多結晶シリコン膜に導電性を付与する工程と、多結晶シリコン膜の上に、所望のマスクを形成する工程と、このマスクを介して、多結晶シリコン膜、第２の酸化シリコン膜、窒化シリコン膜を連続的にエッチングし、ゲート電極と第２の酸化シリコン膜と窒化シリコン膜の外縁を定義する工程と、ゲート電極の側面及び上部と窒化シリコン膜の外縁を酸化する工程と、を備えたという構成になっている。   In order to solve the above problems, the present invention includes a step of forming a predetermined gate window at a depth reaching the silicon carbide substrate by photolithography and wet etching in the field insulating film formed on the surface of the silicon carbide substrate; A step of forming a first silicon oxide film (O) on the surface of the silicon carbide substrate on which the gate window is formed; a step of stacking a silicon nitride film (N) on the first silicon oxide film; A step of oxidizing the silicon nitride film (N) to form a second silicon oxide film (O) from the surface to a predetermined depth to form an ONO insulating film, and forming a gate electrode on the ONO insulating film A step of forming a first silicon oxide film, a step of forming a precursor silicon oxide film, and a step of forming the precursor silicon oxide film with nitrogen oxide (NOx). Forming a first silicon oxide film by heat treatment in a gas atmosphere, and forming the gate electrode includes forming a polycrystalline silicon film on the ONO insulating film, and forming a polycrystalline silicon film on the polycrystalline silicon film. A step of imparting conductivity to the polycrystalline silicon film by adding impurities, a step of forming a desired mask on the polycrystalline silicon film, and the polycrystalline silicon film, the second oxidation through the mask. A step of continuously etching the silicon film and the silicon nitride film to define an outer edge of the gate electrode, the second silicon oxide film, and the silicon nitride film; And, it is configured to have.

本発明によれば、ＯＮＯ絶縁膜の信頼性を高めて実用上限温度をより向上することができる炭化珪素半導体装置の製造方法を提供することができる。   ADVANTAGE OF THE INVENTION According to this invention, the manufacturing method of the silicon carbide semiconductor device which can improve the reliability of an ONO insulating film and can improve a practical use upper limit temperature can be provided.

本発明の第１の実施の形態の半導体装置の要部断面図である。1 is a fragmentary cross-sectional view of a semiconductor device according to a first embodiment of the present invention; 本発明の第１の実施の形態の半導体装置の製造工程断面図である。FIG. 6 is a manufacturing process cross-sectional view of the semiconductor device of the first embodiment of the present invention. 本発明の第１の実施の形態の半導体装置の製造工程断面図である。FIG. 6 is a manufacturing process cross-sectional view of the semiconductor device of the first embodiment of the present invention. 本発明の第１の実施の形態の半導体装置の製造工程断面図である。FIG. 6 is a manufacturing process cross-sectional view of the semiconductor device of the first embodiment of the present invention. 本発明の第１の実施の形態の半導体装置の製造工程断面図である。FIG. 6 is a manufacturing process cross-sectional view of the semiconductor device of the first embodiment of the present invention. 本発明の第１の実施の形態の半導体装置の製造工程断面図である。FIG. 6 is a manufacturing process cross-sectional view of the semiconductor device of the first embodiment of the present invention. 本発明の第１の実施の形態を適用した半導体装置のゲート絶縁膜の特性を示す図である。It is a figure which shows the characteristic of the gate insulating film of the semiconductor device to which the 1st Embodiment of this invention is applied. 本発明の第２の実施の形態の半導体装置の要部断面図である。It is principal part sectional drawing of the semiconductor device of the 2nd Embodiment of this invention. 本発明の第２の実施の形態の半導体装置の製造工程断面図である。It is manufacturing process sectional drawing of the semiconductor device of the 2nd Embodiment of this invention. 本発明の第２の実施の形態の半導体装置の製造工程断面図である。It is manufacturing process sectional drawing of the semiconductor device of the 2nd Embodiment of this invention. 本発明の第２の実施の形態の半導体装置の製造工程断面図である。It is manufacturing process sectional drawing of the semiconductor device of the 2nd Embodiment of this invention. 本発明の第３の実施の形態の半導体装置の要部断面図である。It is principal part sectional drawing of the semiconductor device of the 3rd Embodiment of this invention. 本発明の第３の実施の形態の半導体装置の製造工程断面図である。It is manufacturing process sectional drawing of the semiconductor device of the 3rd Embodiment of this invention. 本発明の第３の実施の形態の半導体装置の製造工程断面図である。It is manufacturing process sectional drawing of the semiconductor device of the 3rd Embodiment of this invention. 本発明の第３の実施の形態の半導体装置の製造工程断面図である。It is manufacturing process sectional drawing of the semiconductor device of the 3rd Embodiment of this invention. 本発明の第３の実施の形態の半導体装置の製造工程断面図である。It is manufacturing process sectional drawing of the semiconductor device of the 3rd Embodiment of this invention.

以下、図面を参照して、本発明のいくつかの実施の形態について具体的に詳細に説明する。特に断らない場合は、ＳｉＣ基板にエピタキシャル層やその他の膜や電極が形成されたものを基板と称している。
以下の図面の記載において、同一または類似の部分には同一または類似の符号を付し、一度行った説明は繰り返さずに、簡略化するか、省略することにする。図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきであり、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。
また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
《第１の実施の形態》
〈構造〉
図１は、本発明に基づく高信頼性ＯＮＯ積層膜を含むＭＩＳ構造体を有する炭化珪素半導体装置（ＭＩＳ（金属−絶縁物−半導体構造）キャパシタ））の要部断面図である。
図１において、１は、上表面にｎ−型エピタキシャル層をホモエピタキシャル成長させた高不純物濃度（窒素＞１×１０１９／ｃｍ３）のｎ＋型４Ｈ−ＳｉＣエピタキシャル基板である。６Ｈ、３Ｃ、１５Ｒなど他の晶系（Ｈは六方晶、Ｃは立方晶、Ｒは菱面体晶を意味する）の基板を用いることもできる。ｐ型のエピタキシャル層やｐ型のＳｉＣ基板、あるいは、半絶縁性のＳｉＣ基板にｐ型あるいはｎ型のエピタキシャル層を成長した基板を用いてもよい。エピタキシャル基板１の上には厚み数１００ｎｍ以上のフィールド絶縁膜３が配設されている。 Hereinafter, some embodiments of the present invention will be described in detail with reference to the drawings. Unless otherwise specified, a substrate in which an epitaxial layer or other film or electrode is formed on a SiC substrate is referred to as a substrate.
In the following description of the drawings, the same or similar parts are denoted by the same or similar reference numerals, and the description once performed will be simplified or omitted without being repeated. The drawings are schematic, and it should be noted that the relationship between the thickness and the planar dimensions, the ratio of the thickness of each layer, etc. are different from the actual ones. For specific thicknesses and dimensions, refer to the following explanation. Should be judged.
Moreover, it is a matter of course that portions having different dimensional relationships and ratios are included between the drawings.
<< First Embodiment >>
<Construction>
FIG. 1 is a cross-sectional view of a principal part of a silicon carbide semiconductor device (MIS (metal-insulator-semiconductor structure) capacitor) having a MIS structure including a highly reliable ONO laminated film according to the present invention.
In FIG. 1, 1 is an n + type 4H—SiC epitaxial substrate having a high impurity concentration (nitrogen> 1 × 10 19 / cm 3 ) obtained by homoepitaxially growing an n − type epitaxial layer on the upper surface. A substrate of another crystal system such as 6H, 3C, or 15R (H is hexagonal, C is cubic, and R is rhombohedral) can also be used. A p-type epitaxial layer, a p-type SiC substrate, or a substrate obtained by growing a p-type or n-type epitaxial layer on a semi-insulating SiC substrate may be used. A field insulating film 3 having a thickness of several hundred nm or more is disposed on the epitaxial substrate 1.

フィールド絶縁膜３は、ＳｉＣ基板（正確にはエピタキシャル層）の熱酸化で形成した薄い下部絶縁膜４の上に、ＳｉＣの熱酸化以外の手段（例えば減圧ＣＶＤ法など）で形成した厚い上部絶縁膜５を積層した構造になっている。
フィールド絶縁膜３にはゲート窓６が開口されている。
７は多結晶Ｓｉからなるゲート電極で、ゲート窓６を覆うように設けられている。
多結晶Ｓｉゲート電極７の少なくとも側面には、熱酸化で成長させた多結晶Ｓｉ熱酸化膜８が形成されている。ゲート窓６の底部のＳｉＣエピタキシャル基板１とゲート電極７との間に挟持されているのが、３層構造を有するＯＮＯゲート絶縁膜９である。このＯＮＯゲート絶縁膜９は、ＳｉＣエピタキシャル基板１と、多結晶Ｓｉゲート電極７との間に、該基板に近い側から順に、第１の酸化シリコン膜（Ｏ）１０とＳｉＮ膜（Ｎ）１１とＳｉＮ熱酸化膜（Ｏ：第２の酸化シリコン膜）からなるＯＮＯ絶縁膜であり、本半導体装置は、このＯＮＯゲート絶縁膜９を挟持したゲート構造体を有する。 The field insulating film 3 is a thick upper insulating film formed by means other than the thermal oxidation of SiC (for example, a low pressure CVD method) on the thin lower insulating film 4 formed by thermal oxidation of the SiC substrate (exactly an epitaxial layer). The film 5 is laminated.
A gate window 6 is opened in the field insulating film 3.
A gate electrode 7 made of polycrystalline Si is provided so as to cover the gate window 6.
A polycrystalline Si thermal oxide film 8 grown by thermal oxidation is formed on at least the side surface of the polycrystalline Si gate electrode 7. The ONO gate insulating film 9 having a three-layer structure is sandwiched between the SiC epitaxial substrate 1 and the gate electrode 7 at the bottom of the gate window 6. The ONO gate insulating film 9 includes a first silicon oxide film (O) 10 and a SiN film (N) 11 between the SiC epitaxial substrate 1 and the polycrystalline Si gate electrode 7 in order from the side closer to the substrate. And an SiNO thermal oxide film (O: second silicon oxide film). This semiconductor device has a gate structure sandwiching the ONO gate insulating film 9.

このＯＮＯゲート絶縁膜９の３層構造の一番下（基板側）１０は、少なくとも、ＳｉＣ基板との界面及びその界面近傍部分にＮを含有する酸化シリコン膜であり、ゲート窓６の領域周辺に局在して形成されている。この酸化シリコン膜１０の厚みは３．５ｎｍ〜２５ｎｍの範囲であり、特に４ｎｍ〜１０ｎｍの範囲では極めて良好な結果を与える。
このような酸化シリコン膜１０は、ＳｉＣエピタキシャル基板１の表面を熱酸化した後、酸化窒素（ＮＯｘ）ガス雰囲気中で熱処理あるいは再酸化して形成することができる。
あるいは、ＳｉＣエピタキシャル基板１の表面を酸化窒素ガス（ＮＯｘ）で直接熱酸化して形成してもよい。
半導体装置の構成上の制約で、ＳｉＣ熱酸化膜を利用できないような場合には、酸化シリコン膜１０を、化学的気相成長法（ＣＶＤ）で堆積したＳｉＯ２膜を酸化窒素（ＮＯｘ）ガス雰囲気中で熱処理あるいは再酸化して形成することができる。 The bottom (substrate side) 10 of the three-layer structure of the ONO gate insulating film 9 is a silicon oxide film containing N at least at the interface with the SiC substrate and in the vicinity of the interface. It is formed locally. The thickness of the silicon oxide film 10 is in the range of 3.5 nm to 25 nm, and particularly good results are obtained in the range of 4 nm to 10 nm.
Such a silicon oxide film 10 can be formed by thermally oxidizing or re-oxidizing the surface of the SiC epitaxial substrate 1 in a nitrogen oxide (NO x ) gas atmosphere.
Alternatively, the surface of the SiC epitaxial substrate 1 may be formed by direct thermal oxidation with nitrogen oxide gas (NO x ).
When the SiC thermal oxide film cannot be used due to restrictions on the configuration of the semiconductor device, a silicon dioxide film 10 and a SiO 2 film deposited by chemical vapor deposition (CVD) are used as nitrogen oxide (NO x ). It can be formed by heat treatment or reoxidation in a gas atmosphere.

ＯＮＯゲート絶縁膜９の３層構造の中間層と最上層（＝ＯＮ部分）は、それぞれＬＰＣＶＤ法などで堆積したＳｉＮ膜１１とこのＳｉＮ膜１１の表面を酸化して成長させたＳｉＮ熱酸化膜（すなわち、ＳｉＯ２膜）１２であり、フィールド絶縁膜３上に延伸するように形成されている。ＳｉＮ膜１１とＳｉＮ熱酸化膜１２の厚みの一例を挙げると、それぞれ、５３ｎｍ、５ｎｍである。ＳｉＮ膜１１の外縁部側面には、ＳｉＮ膜１１の熱酸化によって成長された薄いＳｉＮ側面熱酸化膜（すなわち、ＳｉＯ２膜）１３が配設されている。多結晶Ｓｉゲート電極７は、平面図で眺めたとき、その外縁端がＳｉＮ膜１１の外縁端の内側に位置するように配置されている。 The intermediate layer and the uppermost layer (= ON portion) of the three-layer structure of the ONO gate insulating film 9 are respectively a SiN film 11 deposited by LPCVD or the like, and a SiN thermal oxide film grown by oxidizing the surface of this SiN film 11. (That is, SiO 2 film) 12, which is formed to extend on the field insulating film 3. An example of the thicknesses of the SiN film 11 and the SiN thermal oxide film 12 is 53 nm and 5 nm, respectively. On the side surface of the outer edge portion of the SiN film 11, a thin SiN side surface thermal oxide film (that is, SiO 2 film) 13 grown by thermal oxidation of the SiN film 11 is disposed. The polycrystalline Si gate electrode 7 is arranged such that its outer edge is located inside the outer edge of the SiN film 11 when viewed in plan view.

ゲート電極７及びフィールド絶縁膜３の上には層間絶縁膜１４が成膜されている。１５はゲート電極７に貫通するように層間絶縁膜１４に開口されたゲートコンタクト窓である。ゲートコンタクト窓１５は、図１のようにゲート窓６内にではなく、フィールド絶縁膜３上に延長したゲート電極に設ける構成にしても良い。１６はゲートコンタクト窓１５を介してゲート電極７と同一基板上の他の回路要素や外部回路に接続するための内部配線である。
ＳｉＣ基板１の裏面には、極めて低抵抗のオーム性接触電極１７が配設されている。
このオーム性接触電極１７は、Ｎｉなどの接触金属を基板１の裏に蒸着した後、ＯＮＯゲート絶縁膜９のＳｉＣ熱酸化膜１０の熱酸化温度より低い温度（例えば熱酸化が１１００℃なら１０００℃）の急速加熱処理でＳｉＣと合金化させことによって形成される。 An interlayer insulating film 14 is formed on the gate electrode 7 and the field insulating film 3. Reference numeral 15 denotes a gate contact window opened in the interlayer insulating film 14 so as to penetrate the gate electrode 7. The gate contact window 15 may be provided not on the gate window 6 as shown in FIG. 1 but on the gate electrode extending on the field insulating film 3. Reference numeral 16 denotes internal wiring for connecting to other circuit elements and external circuits on the same substrate as the gate electrode 7 through the gate contact window 15.
An extremely low resistance ohmic contact electrode 17 is disposed on the back surface of the SiC substrate 1.
The ohmic contact electrode 17 is formed by depositing a contact metal such as Ni on the back of the substrate 1 and then lowering the temperature of the thermal oxidation of the SiC thermal oxide film 10 of the ONO gate insulating film 9 (for example, 1000 if thermal oxidation is 1100 ° C.). Formed by alloying with SiC by a rapid heat treatment at 0.degree.

〈製造方法〉
次に、本発明の第１の実施の形態に基づいたＯＮＯ膜を含むＭＩＳ構造体（図１）の製造方法を、図２（ａ）〜図６（ｉ）を用いて説明する。
（ａ）高品質ｎ−型エピタキシャル層を上表面に成長させた（０００１）Ｓｉ終端面８°ＯＦＦカットｎ＋型４Ｈ−ＳｉＣエピタキシャル基板１を、ＲＣＡ洗浄などを用いて十分洗浄する。ＲＣＡ洗浄とは、Ｈ２Ｏ２＋ＮＨ４ＯＨ混合液洗浄とＨ２Ｏ２＋ＨＣｌ混合液洗浄を組み合わせた半導体基板の洗浄法である。
その後、ドライ酸化して、図２（ａ）に示すように、基板１の上表面に、薄い下部絶縁膜４と厚い上部絶縁膜５からなるフィールド絶縁膜３を成膜する。
下部絶縁膜４は、エピタキシャル基板１の表面を酸素雰囲気でドライ酸化して形成した約１０ｎｍ厚のＳｉＣ熱酸化膜、上部絶縁膜５は、熱酸化以外の方法で形成した所望の厚みの絶縁膜、例えば、酸素とシランを用いた常圧ＣＶＤで形成した４００ｎｍ厚のＳｉＯ２膜などを使用することができる。下部絶縁膜４の熱酸化はドライ酸化に限定されるものではなく、ウェット酸化や他の酸化ガスを用いた熱酸化を用いてもよい。下部絶縁膜４の厚みは５０ｎｍ未満、好ましくは５ｎｍ〜２０ｎｍが望ましい。上述のように、エピタキシャル基板１の表面に下部絶縁膜４を成長させてから、上部絶縁膜５を成膜してもよい。逆に、上部絶縁膜５を成膜してから熱酸化して、エピタキシャル基板１と上部絶縁膜５との間に下部絶縁膜４を成長させてもよい。図中の２０１は下部絶縁膜４を形成するとき、基板１の裏面に自動的に形成される第１の一過性のＳｉＣ熱酸化膜であるが、これは無意味なものではなく、基板１の裏面にある相当深い研削損傷層を効果的に取り除く作用を有している。 <Production method>
Next, a manufacturing method of the MIS structure (FIG. 1) including the ONO film according to the first embodiment of the present invention will be described with reference to FIGS. 2 (a) to 6 (i).
(A) The (0001) Si termination surface 8 ° OFF cut n + -type 4H—SiC epitaxial substrate 1 on which a high-quality n − -type epitaxial layer is grown on the upper surface is sufficiently cleaned using RCA cleaning or the like. The RCA cleaning is a method for cleaning a semiconductor substrate, which is a combination of H 2 O 2 + NH 4 OH mixed solution cleaning and H 2 O 2 + HCl mixed solution cleaning.
Thereafter, dry oxidation is performed to form a field insulating film 3 including a thin lower insulating film 4 and a thick upper insulating film 5 on the upper surface of the substrate 1 as shown in FIG.
The lower insulating film 4 is an SiC thermal oxide film having a thickness of about 10 nm formed by dry oxidizing the surface of the epitaxial substrate 1 in an oxygen atmosphere, and the upper insulating film 5 is an insulating film having a desired thickness formed by a method other than thermal oxidation. For example, a 400 nm thick SiO 2 film formed by atmospheric pressure CVD using oxygen and silane can be used. The thermal oxidation of the lower insulating film 4 is not limited to dry oxidation, and wet oxidation or thermal oxidation using another oxidizing gas may be used. The thickness of the lower insulating film 4 is less than 50 nm, preferably 5 nm to 20 nm. As described above, after the lower insulating film 4 is grown on the surface of the epitaxial substrate 1, the upper insulating film 5 may be formed. Conversely, the lower insulating film 4 may be grown between the epitaxial substrate 1 and the upper insulating film 5 by thermal oxidation after forming the upper insulating film 5. 201 in the figure is a first transient SiC thermal oxide film that is automatically formed on the back surface of the substrate 1 when the lower insulating film 4 is formed, but this is not meaningless. 1 has a function of effectively removing a considerably deep grinding damage layer on the back surface of the steel sheet 1.

（ｂ）次に、フォトリソグラフィーを用いてＳｉＣ基板１の表面にフォトレジストマスク（図示省略）を形成した後、ＳｉＣ基板１を緩衝フッ酸溶液（ＮＨ４Ｆ＋ＨＦ混合液）でウェットエッチングすることで、フィールド絶縁膜３の所定の位置に、図２（ｂ）に示すようなゲート窓６を形成する。第１の一過性のＳｉＣ熱酸化膜２０１は、このウェットエッチングにより消失する。微細なゲート窓６を形成するときは、ＣＦ４ガスプラズマなどを用いた反応性イオンエッチング等のドライエッチングを用いることができるが、この場合、最初にドライ・エッチングを行い、フィールド絶縁膜を厚み数１０ｎｍ残したところで、上記緩衝フッ酸溶液を用いたウェット・エッチングに切り換えるようにする。ドライエッチングのみを用いて貫通させては、ＳｉＣ表面がプラズマ損傷で荒れて、次の工程で形成するゲート絶縁膜９の特性劣化の要因となるからである。ゲート窓６のエッチングが済んだら、フォトレジストマスク（図示省略）を剥離する（図２（ｂ））。 (B) Next, after forming a photoresist mask (not shown) on the surface of the SiC substrate 1 using photolithography, the SiC substrate 1 is wet-etched with a buffered hydrofluoric acid solution (NH 4 F + HF mixed solution). A gate window 6 as shown in FIG. 2B is formed at a predetermined position of the field insulating film 3. The first transient SiC thermal oxide film 201 disappears by this wet etching. When the fine gate window 6 is formed, dry etching such as reactive ion etching using CF 4 gas plasma or the like can be used. In this case, dry etching is performed first, and the field insulating film is thickened. When several tens of nanometers remain, switching to wet etching using the buffered hydrofluoric acid solution is performed. This is because the SiC surface becomes rough due to plasma damage if it is penetrated using only dry etching, which causes deterioration in characteristics of the gate insulating film 9 formed in the next step. After the gate window 6 is etched, the photoresist mask (not shown) is removed (FIG. 2B).

（ｃ）次に、ＳｉＣエピタキシャル基板１を再び、ＲＣＡ洗浄で洗浄する。洗浄の最終段階において、ＲＣＡ洗浄で開口部の表面に生成した化学的酸化膜を除去するために、緩衝フッ酸溶液に５秒〜１０秒間浸漬した後、超純水で緩衝フッ酸溶液を完全にすすぎ落とし、乾燥したところで、次の（ｃ１）〜（ｃ４）の何れかの方法で、ゲート窓６の底部のエピタキシャル層の表面に、ＳｉＣ界面及び界面近傍の膜中にＮを含有する酸化シリコン膜１０を形成する（図２（ｃ））。 (C) Next, the SiC epitaxial substrate 1 is again cleaned by RCA cleaning. In the final stage of cleaning, in order to remove the chemical oxide film formed on the surface of the opening by RCA cleaning, the buffered hydrofluoric acid solution is completely immersed in ultrapure water after being immersed in buffered hydrofluoric acid solution for 5 seconds to 10 seconds. After rinsing and drying, N is contained in the SiC interface and in the vicinity of the interface on the surface of the epitaxial layer at the bottom of the gate window 6 by any of the following methods (c 1 ) to (c 4 ). A silicon oxide film 10 is formed (FIG. 2C).

（ｃ１）第１の方法は、はじめに、ＳｉＣエピタキシャル基板１を熱酸化して（例えば、温度１１６０℃でドライ酸化して）、ゲート窓６の底部のエピタキシャル層の表面にＳｉＣ熱酸化膜を成長させる。
続いて、ＳｉＣエピタキシャル基板１を酸化窒素（ＮＯｘ）ガス雰囲気中で、熱処理して（あるいは再酸化して）前記ＳｉＣ熱酸化膜を酸化シリコン膜１０に転化させる。熱処理（あるいは再酸化）に使用する酸化窒素ガス（ＮＯｘ）としては、Ｎ２Ｏ（笑気）、ＮＯ（一酸化窒素）、ＮＯ２（２酸化窒素）、あるいはこれらのうちの少なくとも２種の混合気体、または、前記１種の気体もしくは前記混合気体を希釈した気体を適宜利用することができる。熱処理（あるいは再酸化）温度は１０００℃〜１４００℃の範囲から選ぶことができるが、処理時間短縮と処理装置費用の両面を考慮すると、１１００℃〜１３５０℃の範囲が実用的で好ましい。
（ｃ２）第２の方法は、ＳｉＣエピタキシャル基板１の表面を酸化窒素ガス（ＮＯｘ）で直接熱酸化して、酸化シリコン膜１０とする方法である。使用するガス（ＮＯｘ）としては、Ｎ２Ｏ（笑気）、ＮＯ（一酸化窒素）、ＮＯ２（２酸化窒素）、あるいはこれらのうちの少なくとも２種の混合気体、または、前記１種の気体もしくは前記混合気体を希釈した気体を適宜利用することができる。熱処理（あるいは再酸化）温度は１０００℃〜１４００℃の範囲から選ぶことができるが、処理時間短縮と処理装置費用の両面を考慮すると、１１００℃〜１３５０℃の範囲が実用的で好ましい。 (C 1 ) In the first method, first, the SiC epitaxial substrate 1 is thermally oxidized (for example, dry oxidized at a temperature of 1160 ° C.), and a SiC thermal oxide film is formed on the surface of the epitaxial layer at the bottom of the gate window 6. Grow.
Subsequently, the SiC epitaxial substrate 1 is heat-treated (or re-oxidized) in a nitrogen oxide (NO x ) gas atmosphere to convert the SiC thermal oxide film into the silicon oxide film 10. Nitrogen oxide gas (NO x ) used for heat treatment (or re-oxidation) is N 2 O (laughing gas), NO (nitrogen monoxide), NO 2 (nitrogen oxide), or at least two of these. Or a gas obtained by diluting the one kind of gas or the mixed gas can be appropriately used. The heat treatment (or reoxidation) temperature can be selected from the range of 1000 ° C. to 1400 ° C., but considering the shortening of the processing time and the cost of the processing apparatus, the range of 1100 ° C. to 1350 ° C. is practical and preferable.
(C 2 ) The second method is a method in which the surface of the SiC epitaxial substrate 1 is directly thermally oxidized with nitrogen oxide gas (NO x ) to form the silicon oxide film 10. As the gas (NO x ) to be used, N 2 O (laughing gas), NO (nitrogen monoxide), NO 2 (nitrogen oxide), a mixed gas of at least two of these, or the one kind described above Or a gas obtained by diluting the mixed gas can be appropriately used. The heat treatment (or reoxidation) temperature can be selected from the range of 1000 ° C. to 1400 ° C., but considering the shortening of the processing time and the cost of the processing apparatus, the range of 1100 ° C. to 1350 ° C. is practical and preferable.

（ｃ３）第３の方法は、はじめに、ＳｉＣの熱酸化以外の成膜手段で、ＳｉＣエピタキシャル基板１の表面に所定の厚みのＳｉＯ２膜を成膜する。このＳｉＯ２膜の成膜手段の一例としては、酸素とシラン（ＳｉＨ４）を原料とした化学的気相成長法（ＣＶＤ）を挙げることができるが、その他の方法を用いてもよい。例えば、ＳｉＣエピタキシャル基板１の全面にＬＰＣＶＤで、薄い多結晶Ｓｉ膜や無定形Ｓｉ膜を一旦堆積した後、９００℃で完全にドライ酸化（熱酸化）して、ＳｉＯ２膜としてもよい。
続いて、ＳｉＣエピタキシャル基板１を酸化窒素（ＮＯｘ）ガス雰囲気中で熱処理して（あるいは再酸化して）前記ＳｉＯ２堆積膜を酸化シリコン膜１０に転化させる。熱処理（あるいは再酸化）に使用するガス（ＮＯｘ）としては、Ｎ２Ｏ（笑気）、ＮＯ（一酸化窒素）、ＮＯ２（２酸化窒素）、あるいはこれらのうちの少なくとも２種の混合気体、または、前記１種の気体もしくは前記混合気体を希釈した気体を適宜利用することができる。熱処理（あるいは再酸化）温度は１０００℃〜１４００℃の範囲から選ぶことができるが、処理時間短縮と処理装置費用の両面を考慮すると、１１００℃〜１３５０℃の範囲が実用的で好ましい。
このＮＯｘ雰囲気中の熱処理（再酸化）で酸化シリコン膜１０が高密度化され、ときに数％〜数１０％もの膜厚の減少が観察されることがある。このような膜厚の減少を招来させるような高密度化が起きるときは、信頼性向上を一段と促進することができる。 (C 3 ) In the third method, first, a SiO 2 film having a predetermined thickness is formed on the surface of the SiC epitaxial substrate 1 by a film forming means other than the thermal oxidation of SiC. As an example of the means for forming the SiO 2 film, there can be cited chemical vapor deposition (CVD) using oxygen and silane (SiH 4 ) as raw materials, but other methods may be used. For example, a thin polycrystalline Si film or an amorphous Si film may be temporarily deposited on the entire surface of the SiC epitaxial substrate 1 by LPCVD, and then completely dry oxidized (thermally oxidized) at 900 ° C. to form a SiO 2 film.
Subsequently, the SiC epitaxial substrate 1 is heat-treated (or re-oxidized) in a nitrogen oxide (NO x ) gas atmosphere to convert the SiO 2 deposited film into the silicon oxide film 10. As a gas (NO x ) used for the heat treatment (or re-oxidation), N 2 O (laughing gas), NO (nitrogen monoxide), NO 2 (nitrogen oxide), or a mixture of at least two of them is used. A gas or a gas obtained by diluting the one kind of gas or the mixed gas can be used as appropriate. The heat treatment (or reoxidation) temperature can be selected from the range of 1000 ° C. to 1400 ° C., but considering the shortening of the processing time and the cost of the processing apparatus, the range of 1100 ° C. to 1350 ° C. is practical and preferable.
The silicon oxide film 10 is densified by the heat treatment (reoxidation) in the NO x atmosphere, and sometimes a decrease in film thickness of several% to several tens of% is observed. When such a high density that causes a decrease in film thickness occurs, it is possible to further promote the improvement of reliability.

（ｃ４）第４の方法は、はじめに、前記（ｃ１）〜（ｃ３）に記載したいずれかの方法で、ＳｉＣ界面及び界面近傍の膜中にＮを含有する酸化シリコン膜（中間体）を所定の厚みより薄く形成しておいて、形成した後、この上に所定の厚みになるまで、ＳｉＣの熱酸化以外の手段（例えば、酸素とシラン（ＳｉＨ４）を原料とした化学的気相成長法（ＣＶＤ））でＳｉＯ２膜を増し積みし、前記酸化シリコン膜（中間体）と合せて、酸化シリコン膜１０とする方法である。 (C 4 ) The fourth method is a silicon oxide film containing N in the SiC interface and in the vicinity of the interface (intermediate body) according to any one of the methods described in (c 1 ) to (c 3 ). ) Less than a predetermined thickness, and after the formation, a means other than the thermal oxidation of SiC (for example, chemicals using oxygen and silane (SiH 4 ) as raw materials until a predetermined thickness is formed thereon. In this method, SiO 2 films are stacked by vapor deposition (CVD) and combined with the silicon oxide film (intermediate) to form a silicon oxide film 10.

このように、酸化シリコン膜１０の形成方法は多様であり、（ｃ１）〜（ｃ４）の何れの方法で形成しても、本発明の効果を発揮することができる。この酸化シリコン膜１０及びその形成方法は、ＯＮＯゲート絶縁膜のＴＤＤＢ寿命を改善する上で極めて重要な役割を演じる。
酸化シリコン膜１０の形成法（ｃ１）〜（ｃ４）では、酸化窒素ガス（ＮＯｘ）を用いて、高温で熱処理（酸化、再酸化を含めて）するところが共通しているが、この熱処理温度の設定に関して、考慮すべき重要なポイントがあるので付け加えておく。重要なポイントとは、この熱処理温度を、酸化シリコン膜１０の形成以後に行なう全ての工程のどの熱処理温度よりも高めに設定するのが望ましいということである。この要件が満たされないで形成された本発明によるＯＮＯゲート絶縁膜はＴＤＤＢ寿命が期待値より低下したり、酸化シリコン膜（１０）／ＳｉＣとの界面特性が劣化するおそれがある。 Thus, the formation method of the silicon oxide film 10 is various, and the effect of the present invention can be exhibited even if it is formed by any method of (c 1 ) to (c 4 ). The silicon oxide film 10 and its formation method play an extremely important role in improving the TDDB life of the ONO gate insulating film.
The formation methods (c 1 ) to (c 4 ) of the silicon oxide film 10 are common in that heat treatment (including oxidation and re-oxidation) is performed at high temperatures using nitrogen oxide gas (NO x ). There are important points to consider regarding the setting of the heat treatment temperature. An important point is that it is desirable to set the heat treatment temperature higher than any heat treatment temperature in all the steps performed after the formation of the silicon oxide film 10. The ONO gate insulating film according to the present invention formed without satisfying this requirement may have a TDDB lifetime lower than expected or may deteriorate the interface characteristics with the silicon oxide film (10) / SiC.

次に、ゲート窓６の底部に酸化シリコン膜１０を形成したところで、エピタキシャルＳｉＣ基板１の表全面にＳｉＨ２Ｃｌ２とＯ２を用いたＬＰＣＶＤ法でＳｉＮ膜１１（＝ＯＮＯ膜の第２層目）を堆積する。堆積した後、直ちに、エピタキシャルＳｉＣ基板１を９５０℃でパイロジェニック酸化し、ＳｉＮ膜１１の表面に所定の厚みのＳｉＮ熱酸化膜１２（＝ＯＮＯ膜の第３層目）を成長させる。図２（ｃ）はこの段階での基板１の断面構造を示している。
基板１の裏面の２０２は、上記酸化シリコン膜１０の形成工程で、基板１の裏面に自動的に形成された一過性の酸化シリコン膜である。２０３と２０４は前記ＳｉＮ膜１１の堆積とＳｉＮ熱酸化膜１２の成長で、同様に基板１裏面に自動的に形成された一過性のＳｉＮ膜とＳｉＮ熱酸化膜である。
２０２は前述の第１の一過性のＳｉＣ熱酸化膜２０１（図２（ａ））と同様に研削損傷層を取り除く効果のほかに、後の工程で説明する裏面の多結晶Ｓｉの除去のドライエッチングダメージから基板１の裏面を保護する重要な機能がある。この一過性の酸化シリコン膜２０２は、裏面電極１０の接触抵抗を低減する効果もある。 Next, when the silicon oxide film 10 is formed on the bottom of the gate window 6, the SiN film 11 (= ONO film second layer) is formed on the entire front surface of the epitaxial SiC substrate 1 by LPCVD using SiH 2 Cl 2 and O 2. Deposit eyes). Immediately after deposition, the epitaxial SiC substrate 1 is pyrogenic oxidized at 950 ° C., and a SiN thermal oxide film 12 (= third layer of ONO film) having a predetermined thickness is grown on the surface of the SiN film 11. FIG. 2C shows a cross-sectional structure of the substrate 1 at this stage.
A back surface 202 of the substrate 1 is a temporary silicon oxide film that is automatically formed on the back surface of the substrate 1 in the step of forming the silicon oxide film 10. Reference numerals 203 and 204 denote a temporary SiN film and a SiN thermal oxide film, which are automatically formed on the back surface of the substrate 1 by the deposition of the SiN film 11 and the growth of the SiN thermal oxide film 12.
Similar to the first transient SiC thermal oxide film 201 (FIG. 2 (a)), 202 has an effect of removing a grinding damage layer, and also removes polycrystalline Si on the back surface, which will be described later. There is an important function of protecting the back surface of the substrate 1 from dry etching damage. This temporary silicon oxide film 202 also has an effect of reducing the contact resistance of the back electrode 10.

なお、工程（ｃ３）と（ｃ４）で形成されたときの断面構造を、より厳密に描くと、酸化シリコン膜１０がフィールド絶縁膜３の上に乗り上げた図３（ｃ’）のような構造になるが、ゲート窓６の底部を酸化シリコン膜１０で覆っているという意味で同図は図２（ｃ）と変わらないし、後続の工程の説明において、同図を図２（ｃ）のように略記しても、本発明の製造方法の本質を誤って説明するおそれはないので、簡単のため、以下の工程は図２（ｃ）の構造に一本化して説明することにする。 More precisely, when the cross-sectional structure formed in the steps (c 3 ) and (c 4 ) is drawn more strictly, as shown in FIG. 3 (c ′) in which the silicon oxide film 10 rides on the field insulating film 3. However, the figure does not differ from FIG. 2C in the sense that the bottom of the gate window 6 is covered with the silicon oxide film 10, and in the explanation of the subsequent steps, the figure is shown in FIG. Since the essence of the manufacturing method of the present invention may not be mistakenly explained even if it is abbreviated as described above, for the sake of simplicity, the following steps will be explained as a single unit in the structure of FIG. .

なお、本発明では、（ｃ１）の第１の方法において、はじめにＳｉＣエピタキシャル基板１を熱酸化して、ゲート窓６の底部のエピタキシャル層の表面に成長させた前記ＳｉＣ熱酸化膜や、（ｃ３）の第３の方法において、はじめに、ＳｉＣの熱酸化以外の成膜手段で、ＳｉＣエピタキシャル基板１の表面に所定の厚みのＳｉＯ２膜などを「前駆酸化シリコン膜」と称する。そして、酸化窒素（ＮＯｘ）ガス雰囲気中で加熱したとき、前記ＳｉＣ熱酸化膜などの前駆酸化シリコン膜と前記ＳｉＣ基板との間に新たな熱酸化膜が生じる場合を「再酸化」と、生じない場合を「熱処理」と呼んでいる。以下、同様である。 In the present invention, in the first method (c 1 ), the SiC epitaxial substrate 1 is first thermally oxidized and grown on the surface of the epitaxial layer at the bottom of the gate window 6; In the third method c 3 ), a SiO 2 film having a predetermined thickness on the surface of the SiC epitaxial substrate 1 is first referred to as a “precursor silicon oxide film” by a film forming means other than the thermal oxidation of SiC. Then, when heated in a nitrogen oxide (NO x ) gas atmosphere, a case where a new thermal oxide film is generated between the precursor silicon oxide film such as the SiC thermal oxide film and the SiC substrate is referred to as “re-oxidation”. The case where it does not occur is called “heat treatment”. The same applies hereinafter.

（ｄ）次に、ＳｉＣエピタキシャル基板１の表裏全面に、シラン原料を用いた減圧ＣＶＤ法（成長温度６００℃〜７００℃）で厚み３００ｎｍ〜４００ｎｍの多結晶シリコン膜を成膜する。その後、塩素酸リン（ＰＯＣｌ３）と酸素を用いた周知の熱拡散法（処理温度９００℃〜９５０℃）で多結晶シリコン膜にＰ（リン）を添加し、導電性を付与する。
Ｐ（リン）ではなく、Ｂ（ホウ素）を添加して、ｐ型の導電性を付与していもよい。
続いて、エピタキシャル基板１の表面にフォトリソグラフィーでフォトレジストマスクを形成し、ＳＦ６を用いた反応性イオンエッチング（ＲＩＥ）を用いて、多結晶Ｓｉ膜とＳｉＮ熱酸化膜１２、ＳｉＮ膜１１を連続的にエッチングし、多結晶Ｓｉゲート電極７とＯＮＯゲート絶縁膜のＯＮ層の外縁端を略定義（前定義）する。こうして、ＯＮ層の不要部分は、多結晶Ｓｉゲート電極７と同じフォトレジストマスクで外縁を共有するように精密に（自己整合的に）エッチングされる。
その後、使用したフォトレジストマスクを完全に除去した後、再びＳｉＣ基板１の表全面に厚み１μｍ以上のレジスト材（フォトレジストでよい）を塗布して表面を保護しながら、裏面のドライエッチングを行い、裏面側に堆積した多結晶Ｓｉ膜（図示省略）と一過性ＳｉＮ熱酸化膜２０４、一過性のＳｉＮ膜２０３（図２（ｃ）参照）を順に除去し、表面保護のレジスト材を剥離すると、図４（ｄ）に示した断面構造になる。 (D) Next, a polycrystalline silicon film having a thickness of 300 nm to 400 nm is formed on the entire front and back surfaces of the SiC epitaxial substrate 1 by a low pressure CVD method using a silane material (growth temperature: 600 ° C. to 700 ° C.). Thereafter, P (phosphorus) is added to the polycrystalline silicon film by a known thermal diffusion method (treatment temperature: 900 ° C. to 950 ° C.) using phosphorus chlorate (POCl 3 ) and oxygen to impart conductivity.
Instead of P (phosphorus), B (boron) may be added to impart p-type conductivity.
Then, by photolithography on the surface of the epitaxial substrate 1 to form a photoresist mask, using reactive ion etching (RIE) using SF 6, a polycrystalline Si film and the SiN thermally-oxidized film 12, SiN film 11 Etching is continuously performed to substantially define (predefine) the outer edge of the polycrystalline silicon gate electrode 7 and the ON layer of the ONO gate insulating film. Thus, the unnecessary portion of the ON layer is etched precisely (self-aligned) so as to share the outer edge with the same photoresist mask as the polycrystalline Si gate electrode 7.
Then, after completely removing the used photoresist mask, the back surface is dry etched while applying a resist material (which may be a photoresist) having a thickness of 1 μm or more to the entire front surface of the SiC substrate 1 to protect the surface. Then, the polycrystalline Si film (not shown), the transient SiN thermal oxide film 204, and the transient SiN film 203 (see FIG. 2C) deposited on the back side are removed in order, and a resist material for surface protection is removed. When peeled, the cross-sectional structure shown in FIG.

（ｅ）次に、ＳｉＣエピタキシャル基板１を再びＲＣＡ洗浄して、清浄化・乾燥したところで、９５０℃でウェット酸化（パイロジェニック酸化）して、図４（ｅ）に示すように、多結晶Ｓｉゲート電極７の側面及び上部とＳｉＮ膜１１の側面にそれぞれ多結晶Ｓｉ熱酸化膜８とＳｉＮ側面熱酸化膜１３を同時に成長させる。
ここで、ＯＮＯ膜を含むＭＩＳ構造体の信頼性を向上させる上で、極めて重要なポイントが３つある。１つ目は、上記ゲートエッチングで損傷を受けたリーク性の高いＳｉＮ膜１１の外縁部を、ＳｉＮ側面熱酸化膜１３に転換することによって除去していることである。２つ目は、多結晶Ｓｉゲート電極７の外縁端ＧをＳｉＮ膜１１の外縁端Ｎより僅かに内側に後退させて、ＳｉＮ膜１１の外縁のゲート電界を緩和していることである。多結晶Ｓｉゲート電極７の外縁端を後退させるために、多結晶Ｓｉの酸化速度がＳｉＮ膜の酸化速度より高い性質を利用している。３つ目は、多結晶Ｓｉ熱酸化膜８及びＳｉＮ側面熱酸化膜１３を付加することによって、ＯＮＯゲート絶縁膜９を熱的に安定な材料、すなわち、多結晶ＳｉとＳｉＣと、熱酸化膜で完封する構造を樹立したことである。この構造の樹立は、後続の高温コンタクトアニール（１０００℃、２分）でＯＮＯゲート絶縁膜８が劣化するのを防止するのに重要な役割を果たす。 (E) Next, the SiC epitaxial substrate 1 is again RCA cleaned, cleaned and dried, and then wet-oxidized (pyrogenic oxidation) at 950 ° C. to obtain polycrystalline Si as shown in FIG. A polycrystalline Si thermal oxide film 8 and a SiN side thermal oxide film 13 are grown simultaneously on the side and upper portions of the gate electrode 7 and the side of the SiN film 11, respectively.
Here, there are three extremely important points in improving the reliability of the MIS structure including the ONO film. The first is that the outer edge portion of the highly leaky SiN film 11 damaged by the gate etching is removed by converting it to the SiN side thermal oxide film 13. Second, the outer edge G of the polycrystalline Si gate electrode 7 is slightly retreated inward from the outer edge N of the SiN film 11 to relax the gate electric field at the outer edge of the SiN film 11. In order to recede the outer edge of the polycrystalline Si gate electrode 7, the property that the oxidation rate of the polycrystalline Si is higher than the oxidation rate of the SiN film is utilized. Third, by adding the polycrystalline Si thermal oxide film 8 and the SiN side thermal oxide film 13, the ONO gate insulating film 9 is made of a thermally stable material, that is, polycrystalline Si and SiC, and a thermal oxide film. This is the establishment of a completely sealed structure. The establishment of this structure plays an important role in preventing the ONO gate insulating film 8 from being deteriorated by subsequent high-temperature contact annealing (1000 ° C., 2 minutes).

（ｆ）多結晶Ｓｉ熱酸化膜８とＳｉＮ側面熱酸化膜１３を形成したところで、エピタキシャル基板１の表全面に層間絶縁膜１４を堆積する（図５（ｆ））。シランと酸素を原料とした常圧ＣＶＤ法で堆積した約１μｍ厚のＳｉＯ２膜あるいはさらにリン（Ｐ）を添加したリン珪酸ガラス（ＰＳＧ）などが層間絶縁膜材として適しているが、これに限定されるものではなく、後続の各種熱処理工程に耐えられるものなら、他の材料を用いても構わない。この後、基板１を通常の拡散炉に入れ、Ｎ２雰囲気で数１０分の穏やかな熱処理を行い、層間絶縁膜１４を高密度化する。このときの熱処理温度は前記酸化シリコン膜１０の熱処理温度より低い温度から適宜選ばれる。 (F) When the polycrystalline Si thermal oxide film 8 and the SiN side thermal oxide film 13 are formed, an interlayer insulating film 14 is deposited on the entire front surface of the epitaxial substrate 1 (FIG. 5F). An SiO 2 film with a thickness of about 1 μm deposited by atmospheric pressure CVD using silane and oxygen as raw materials, or phosphosilicate glass (PSG) added with phosphorus (P) is suitable as an interlayer insulating film material. It is not limited, and other materials may be used as long as they can withstand various subsequent heat treatment steps. Thereafter, the substrate 1 is placed in a normal diffusion furnace, and a gentle heat treatment is performed for several tens of minutes in an N 2 atmosphere to increase the density of the interlayer insulating film 14. The heat treatment temperature at this time is appropriately selected from temperatures lower than the heat treatment temperature of the silicon oxide film 10.

（ｇ）次に、エピタキシャル基板１の表全面にフォトレジストを塗布して、十分にポストベークを行い、レジストの揮発性成分を完全に蒸発させてから、エピタキシャル基板１を緩衝フッ酸溶液に浸漬し、基板１の裏面に残っている第２の一過性ＳｉＣ熱酸化膜２０２（図５（ｆ））を完全に除去し、超純水で緩衝フッ酸溶液を洗い流す。このようにして露出したＳｉＣ基板１の裏面のＣ終端面はダメージや汚染のないクリーンな面である。
続いて、超純水で濡れたエピタキシャル基板１を乾燥させ、間髪を置かず高真空に維持された蒸着装置の中に据え付け、基板１の裏面に所望のオーム性接触母材を蒸着する。
オーム性接触母材としては、例えば、５０ｎｍ〜１００ｎｍ厚のＮｉ膜を用いることができる。
オーム性接触母材を蒸着したら、基板１の表面のレジストを専用ストリッパ液で完全に剥離し、基板１を十分すすいでから乾燥させ、直ちに急速加熱処理装置に設置して、１００％高純度Ａｒ雰囲気で、１０００℃、２分のコンタクト・アニールを実施する。
この熱処理によって、Ｎｉ膜は低抵抗のＳｉＣ基板と合金化（シリサイド化）し、少なくとも１０−６Ωｃｍ２台の接触抵抗を示す極めて低抵抗のオーム性接触電極１７（図５（ｇ））ができ上がる。 (G) Next, a photoresist is applied to the entire front surface of the epitaxial substrate 1 and sufficiently post-baked to completely evaporate the volatile components of the resist, and then the epitaxial substrate 1 is immersed in a buffered hydrofluoric acid solution. Then, the second transient SiC thermal oxide film 202 (FIG. 5F) remaining on the back surface of the substrate 1 is completely removed, and the buffered hydrofluoric acid solution is washed away with ultrapure water. The C termination surface on the back surface of the SiC substrate 1 exposed in this manner is a clean surface free from damage and contamination.
Subsequently, the epitaxial substrate 1 wetted with ultrapure water is dried, placed in a vapor deposition apparatus maintained at a high vacuum without a gap, and a desired ohmic contact matrix is vapor-deposited on the back surface of the substrate 1.
As the ohmic contact base material, for example, a Ni film having a thickness of 50 nm to 100 nm can be used.
After the ohmic contact matrix is deposited, the resist on the surface of the substrate 1 is completely removed with a dedicated stripper solution, and the substrate 1 is thoroughly rinsed and dried, and immediately placed in a rapid heat treatment apparatus to obtain 100% high-purity Ar Perform contact annealing at 1000 ° C. for 2 minutes in an atmosphere.
By this heat treatment, the Ni film is alloyed (silicided) with a low-resistance SiC substrate, and an extremely low-resistance ohmic contact electrode 17 (FIG. 5G) showing a contact resistance of at least 10 −6 Ωcm 2 is formed. It ’s done.

（ｈ）次に、フォトリソグラフィーで基板１の表面にフォトレジストマスク（図示省略）を形成する。その後、基板１の裏全面に保護膜としてのフォトレジストを塗布して、十分乾燥させてから、緩衝フッ酸溶液を用いてエッチングして層間絶縁膜１４と多結晶Ｓｉ熱酸化膜８（上面部）にゲートコンタクト窓１５を開ける。裏面の保護用フォトレジストの形成は省略することもできるが、オーム性接触電極１７が緩衝フッ酸溶液に溶出して、消失したり劣化したりするのを防ぎ、また、基板１の裏面から溶出したオーム性接触材料がエピタキシャル基板１の表面を汚染するのを防止する役割を担っているので、可能な限り設けるようにする方が望ましい。エッチングが終了したら、フォトレジストマスクを専用ストリッパ液で完全に剥離する。すると、図６（ｈ）に示すような構造になる。   (H) Next, a photoresist mask (not shown) is formed on the surface of the substrate 1 by photolithography. Thereafter, a photoresist as a protective film is applied to the entire back surface of the substrate 1 and sufficiently dried, and then etched using a buffered hydrofluoric acid solution to etch the interlayer insulating film 14 and the polycrystalline Si thermal oxide film 8 (upper surface portion The gate contact window 15 is opened. Although the formation of the back surface protective photoresist can be omitted, the ohmic contact electrode 17 is prevented from leaching into the buffered hydrofluoric acid solution to disappear or deteriorate, and it is eluted from the back surface of the substrate 1. Since the ohmic contact material has a role of preventing the surface of the epitaxial substrate 1 from being contaminated, it is desirable to provide it as much as possible. When the etching is completed, the photoresist mask is completely removed with a dedicated stripper solution. Then, the structure shown in FIG.

（ｉ）続いて、基板１を十分洗浄し、すすいだ後、乾燥させたら、速やかに、高真空に維持されたマグネトロンスパッタリング装置の中に据え付け、エピタキシャル基板１の表全面に所望の配線材料、例えば１μｍ厚のＡｌを蒸着する。
この後、Ａｌ膜を成膜した基板１の表面にフォトリソグラフィーで、フォトレジストマスク（図示省略）を形成した後、再度、基板１の裏面に裏面電極保護用のフォトレジストを塗布して、このレジストを十分乾燥させてから、リン酸系のエッチング液を用いてＡｌ膜をパターン化し、内部配線１６を形成する。基板１の裏面のレジストは、裏面のオーミック電極１０がリン酸系のエッチング液に溶出して、消失したり変質したりするのを防止する。もし、このおそれがない場合やＡｌ膜をＲＩＥでエッチングするときには、基板１の裏面のレジストの形成を省略することができる。
最後に、レジストマスクと裏面電極保護に使用したレジストを専用ストリッパ液で完全に除去し、基板を十分すすいだ後、乾燥させたら、図６（ｉ）に示した最終構造になる。このようにして本発明の第１の実施の形態に基づくＯＮＯ膜を含むＭＩＳ構造体を有する炭化珪素半導体装置が完成する。 (I) Subsequently, after the substrate 1 is sufficiently washed, rinsed and dried, it is quickly installed in a magnetron sputtering apparatus maintained at a high vacuum, and a desired wiring material is formed on the entire surface of the epitaxial substrate 1. For example, Al having a thickness of 1 μm is deposited.
Thereafter, a photoresist mask (not shown) is formed by photolithography on the surface of the substrate 1 on which the Al film is formed, and then a back electrode protecting photoresist is applied to the back surface of the substrate 1 again. After the resist is sufficiently dried, the Al film is patterned using a phosphoric acid-based etching solution to form the internal wiring 16. The resist on the back surface of the substrate 1 prevents the ohmic electrode 10 on the back surface from eluting into the phosphoric acid-based etching solution and disappearing or altering. If this is not a concern or when the Al film is etched by RIE, the formation of the resist on the back surface of the substrate 1 can be omitted.
Finally, if the resist mask and the resist used for protecting the back electrode are completely removed with a dedicated stripper solution, the substrate is sufficiently rinsed and dried, the final structure shown in FIG. Thus, the silicon carbide semiconductor device having the MIS structure including the ONO film according to the first embodiment of the present invention is completed.

図７は本発明の第１の実施の形態を適用した半導体装置のゲート絶縁膜の特性を示す図である。図７の＃ＯＮＯ−１と＃ＯＮＯ−２は、このようにして作製したＯＮＯゲート絶縁膜キャパシタ（サンプル数＝約５０点）の定電流ストレスＴＤＤＢ試験結果をワイブルプロットしたものである。＃ＯＮＯ−１は酸化シリコン膜を（ｃ１）の方法を用いて形成したもの、＃ＯＮＯ−２は酸化シリコン膜を（ｃ３）の方法を用いて形成したものである。
ここでは図示省略するが、（ｃ２）の方法と（ｃ４）の方法で形成した場合も同様の結果が得られた。本発明と比較するために、本発明者が前出の非特許文献５で公開した従来技術に基づくデータ（＃ＯＮＯ−０）も表示してある。
同図の横軸は経時絶縁破壊（ＴＤＤＢ）に至るまでにゲート絶縁膜を通過した単位面積あたりの電荷密度ＱＢＤ（Ｃ／ｃｍ２）、縦軸のＦは累積故障率である。
ＱＢＤは寿命に対応する信頼度を測る重要な指標である。 FIG. 7 is a diagram showing the characteristics of the gate insulating film of the semiconductor device to which the first embodiment of the present invention is applied. # ONO-1 and # ONO-2 in FIG. 7 are Weibull plots of the constant current stress TDDB test results of the ONO gate insulating film capacitors (number of samples = about 50 points) manufactured as described above. # ONO-1 is a silicon oxide film formed using the method (c 1 ), and # ONO-2 is a silicon oxide film formed using the method (c 3 ).
Although not shown here, the same results were obtained when formed by the methods (c 2 ) and (c 4 ). For comparison with the present invention, data (# ONO-0) based on the prior art disclosed by the inventor in Non-Patent Document 5 is also displayed.
In the figure, the horizontal axis represents the charge density Q BD (C / cm 2 ) per unit area that has passed through the gate insulating film until the dielectric breakdown (TDDB), and the vertical axis F represents the cumulative failure rate.
QBD is an important index for measuring the reliability corresponding to the lifetime.

試験に用いたサンプルのゲート窓の面積（開口部）は３．１４×１０−４ｃｍ２、全てのＯＮＯゲート絶縁膜のＳｉＯ２膜換算膜厚はともに約４０ｎｍ、ＳｉＮ膜１１とＳｉＮ熱酸化膜１２の厚みはどれもそれぞれ、５３ｎｍ、５ｎｍである。本発明に基づく＃ＯＮＯ−１と＃ＯＮＯ−２の酸化シリコン膜１０の熱処理条件は、どちらも同じで、Ｎ２Ｏガスを用いて１２７５℃、２０分である。
従来技術の結果＃ＯＮＯ−０と比べると、本発明の第１の実施の形態に基づく＃ＯＮＯ−１も＃ＯＮＯ−２もワイブル分布曲線の傾きを維持したまま、ＴＤＤＢ寿命を長寿命側（高ＱＢＤ）にシフトさせているのがわかる。これは従来技術に対してＴＤＤＢ寿命が、分布の範囲を広げないで、一定倍率だけ一様に伸びたことを意味している。同図から累積故障率Ｆ＝５０％のときのＱＢＤをグラフから読み取ると、ＱＢＤ（＃ＯＮＯ−０）＝３０Ｃ／ｃｍ２、ＱＢＤ（＃ＯＮＯ−１）＝６４Ｃ／ｃｍ２、ＱＢＤ（＃ＯＮＯ−０）＝４０８Ｃ／ｃｍ２である。本発明の第１の実施の形態は、従来技術（＃ＯＮＯ−０）に対して、ＴＤＤＢ寿命を２．１倍（＃ＯＮＯ−１）〜１３．６倍（＃ＯＮＯ−２）改善することに成功している。単結晶Ｓｉ基板上の熱酸化膜（厚み４０ｎｍ、多結晶Ｓｉゲート）のＴＤＤＢ寿命は良好なものでＱＢＤ（＃Ｓｉ）＝４０Ｃ／ｃｍ２であることが知られている。したがって、本発明の第１の実施の形態は、単結晶Ｓｉ基板上の熱酸化膜に対しても、ＴＤＤＢ寿命を１．６倍（＃ＯＮＯ−１）〜１０．２倍（＃ＯＮＯ−２）向上させることに成功している。 The area (opening) of the gate window of the sample used for the test was 3.14 × 10 −4 cm 2 , the SiO 2 equivalent film thickness of all ONO gate insulating films was about 40 nm, and the SiN film 11 and SiN thermal oxidation The thickness of the film 12 is 53 nm and 5 nm, respectively. The heat treatment conditions of the # ONO-1 and # ONO-2 silicon oxide films 10 according to the present invention are the same, and are 1275 ° C. and 20 minutes using N 2 O gas.
Compared with the result # ONO-0 of the prior art, both the # ONO-1 and # ONO-2 based on the first embodiment of the present invention have the TDDB life on the long life side while maintaining the slope of the Weibull distribution curve ( It can be seen that the shift is made to high Q BD ). This means that the TDDB lifetime has been extended uniformly by a constant magnification without expanding the range of distribution compared to the prior art. From the graph, when Q BD when cumulative failure rate F = 50% is read from the graph, Q BD (# ONO-0) = 30 C / cm 2 , Q BD (# ONO-1) = 64 C / cm 2 , Q BD (# ONO-0) = 408 C / cm < 2 >. The first embodiment of the present invention improves the TDDB life by 2.1 times (# ONO-1) to 13.6 times (# ONO-2) over the prior art (# ONO-0). Has succeeded. It is known that the thermal oxide film (thickness 40 nm, polycrystalline Si gate) on the single crystal Si substrate has a good TDDB life and Q BD (#Si) = 40 C / cm 2 . Therefore, according to the first embodiment of the present invention, the TDDB life is 1.6 times (# ONO-1) to 10.2 times (# ONO-2) even for the thermal oxide film on the single crystal Si substrate. ) Successful improvement.

既述のように、上記従来技術（非特許文献５）のＯＮＯゲート絶縁膜にあっては、ＴＤＤＢ寿命はＳｉ熱酸化膜のレベルまで大きく向上しているが、Ｓｉ（ＭＯＳ）デバイスの実用上限温度を超える温度で長時間動作させるには必ずしも十分ではなく（第１の問題点）、そのためには、より一層のＴＤＤＢ寿命の改善が要請されていた。
また、上記従来技術（非特許文献５）のＯＮＯゲート絶縁膜にあっては、ＳｉＣに接する第１の酸化シリコン膜をＳｉＣ熱酸化膜で形成する構成になっているため、デバイス構造上の制約等でＳｉＣ熱酸化膜を用いることができないある種のＭＯＳ（ＭＩＳ）構造デバイスでは、上記従来ゲート絶縁膜の高信頼化技術を適用できないという問題があった（第２の問題点）。例えば、熱酸化速度が異なる複数の結晶面にゲート絶縁膜を形成しなければならない４Ｈ−ＳｉＣ上のトレンチＵＭＯＳゲートパワトランジスタなどがこのようなデバイスに相当する。
本発明は、ＭＯＳ構造を有する炭化珪素半導体装置及びその製造方法において、上記従来技術（非特許文献５）の前記第１の問題点または第２の問題点のいずれか一方を、または、両問題点を同時に解決するものである。 As described above, in the ONO gate insulating film of the above-described prior art (Non-Patent Document 5), the TDDB life is greatly improved to the level of the Si thermal oxide film, but the practical upper limit of the Si (MOS) device. It is not always sufficient to operate at a temperature exceeding the temperature for a long time (first problem). For this purpose, further improvement of the TDDB life has been demanded.
Further, the ONO gate insulating film of the above prior art (Non-patent Document 5) has a configuration in which the first silicon oxide film in contact with SiC is formed by a SiC thermal oxide film, and thus there are restrictions on the device structure. In a certain type of MOS (MIS) structure device in which the SiC thermal oxide film cannot be used, there is a problem that the above-described conventional technology for improving the reliability of the gate insulating film cannot be applied (second problem). For example, a trench UMOS gate power transistor on 4H-SiC in which a gate insulating film must be formed on a plurality of crystal planes having different thermal oxidation rates corresponds to such a device.
According to the present invention, in the silicon carbide semiconductor device having a MOS structure and the manufacturing method thereof, either the first problem or the second problem of the prior art (Non-Patent Document 5), or both problems. It solves the point at the same time.

図７の上記結果の説明から明らかなとおり、本発明の第１の実施の形態は、従来技術の前記第１の問題点であった「（非特許文献５）のＯＮＯゲート絶縁膜にあっては、ＴＤＤＢ寿命はＳｉ熱酸化膜のレベルまで大きく向上しているが、Ｓｉ（ＭＯＳ）デバイスの実用上限温度を超える温度で長時間動作させるには必ずしも十分ではない」という問題を解決できるという効果を有している。
さらに、本発明の第１の実施の形態では、（ｃ３）と（ｃ４）の方法の工程を経由する場合には、酸化シリコン膜１０の形成はＳｉＣの熱酸化以外の手段で形成可能であり、しかも、従来技術を桁で上回るＴＤＤＢ寿命が達成される。すなわち、本発明の第１の実施の形態は、従来技術の前記第２の問題点であった「（非特許文献５）のＯＮＯゲート絶縁膜にあっては、ＳｉＣに接する第１の酸化シリコン膜をＳｉＣ熱酸化膜で形成する構成になっているため、デバイス構造上の制約等でＳｉＣ熱酸化膜を用いることができないある種のＭＯＳ（ＭＩＳ）構造デバイスでは、上記従来ゲート絶縁膜の高信頼化技術を適用できない」という問題を解決できるという効果を有している。 As is apparent from the above description of the results shown in FIG. 7, the first embodiment of the present invention is the ONO gate insulating film of “(Non-Patent Document 5)”, which is the first problem of the prior art. The TDDB life is greatly improved to the level of the Si thermal oxide film, but it is not necessarily sufficient to operate for a long time at a temperature exceeding the practical upper limit temperature of the Si (MOS) device. have.
Furthermore, in the first embodiment of the present invention, the silicon oxide film 10 can be formed by means other than the thermal oxidation of SiC when the steps (c 3 ) and (c 4 ) are performed. Moreover, a TDDB life that is orders of magnitude higher than that of the prior art is achieved. That is, according to the first embodiment of the present invention, the ONO gate insulating film of (non-patent document 5), which is the second problem of the prior art, is the first silicon oxide in contact with SiC. Since the film is formed of a SiC thermal oxide film, a certain type of MOS (MIS) structure device in which the SiC thermal oxide film cannot be used due to restrictions on the device structure or the like has a high level of the conventional gate insulating film. This has the effect of solving the problem that “the reliability technology cannot be applied”.

以上説明したように本実施の形態の炭化珪素半導体装置は、ＳｉＣエピタキシャル基板１と、多結晶シリコンからなるゲート電極７との間に、ＳｉＣエピタキシャル基板１に近い側から順に、酸化シリコン膜１０とＳｉＮ膜１０とＳｉＮ熱酸化膜１２からなるＯＮＯゲート絶縁膜９を挟持したゲート構造体を有する炭化珪素半導体装置において、酸化シリコン膜１０は、少なくともＳｉＣエピタキシャル基板１の近傍領域にＮ（窒素）を含有するという構成になっている。また、ＳｉＣエピタキシャル基板１と、多結晶シリコンからなるゲート電極７との間に、ＳｉＣエピタキシャル基板１に近い側から順に、酸化シリコン膜１０とＳｉＮ膜１０とＳｉＮ熱酸化膜１２からなるＯＮＯゲート絶縁膜９を挟持したゲート構造体を有する炭化珪素半導体装置において、ＳｉＣエピタキシャル基板１と酸化シリコン膜１０との界面に、Ｎを含有するという構成になっている。つまり、少なくとも、酸化シリコン膜１０におけるＳｉＣエピタキシャル基板１との近傍領域、またはＳｉＣエピタキシャル基板１と酸化シリコン膜１０との界面にＮを含有する。
このような構成により上記従来技術（非特許文献５）の第１の問題点、または第２の問題点のいずれか一方、または両問題点を同時に解決することができる。すなわち、ＯＮＯゲート絶縁膜９のより一層のＴＤＤＢ寿命を改善することができ、Ｓｉ（ＭＯＳ）デバイスの実用上限温度を超える温度で長時間動作させることができる。また、例えば熱酸化速度が異なる複数の結晶面にゲート絶縁膜を形成する４Ｈ−ＳｉＣ上のトレンチＵＭＯＳゲートパワトランジスタなど、デバイス構造上の制約等でＳｉＣ熱酸化膜を用いることができないＭＯＳ（ＭＩＳ）構造デバイスにおいても、上記従来ゲート絶縁膜の高信頼化技術を適用することができる。 As described above, the silicon carbide semiconductor device according to the present embodiment includes silicon oxide film 10 and silicon oxide film 10 between SiC epitaxial substrate 1 and gate electrode 7 made of polycrystalline silicon in order from the side closer to SiC epitaxial substrate 1. In a silicon carbide semiconductor device having a gate structure sandwiching an ONO gate insulating film 9 composed of a SiN film 10 and a SiN thermal oxide film 12, the silicon oxide film 10 contains N (nitrogen) at least in the vicinity of the SiC epitaxial substrate 1. It is configured to contain. Further, between the SiC epitaxial substrate 1 and the gate electrode 7 made of polycrystalline silicon, an ONO gate insulation made up of the silicon oxide film 10, the SiN film 10, and the SiN thermal oxide film 12 in this order from the side closer to the SiC epitaxial substrate 1. In the silicon carbide semiconductor device having the gate structure with the film 9 interposed therebetween, the interface between the SiC epitaxial substrate 1 and the silicon oxide film 10 contains N. That is, N is contained at least in a region near the SiC epitaxial substrate 1 in the silicon oxide film 10 or an interface between the SiC epitaxial substrate 1 and the silicon oxide film 10.
With such a configuration, either the first problem or the second problem of the prior art (Non-Patent Document 5), or both problems can be solved simultaneously. That is, the TDDB life of the ONO gate insulating film 9 can be further improved, and the ONO gate insulating film 9 can be operated for a long time at a temperature exceeding the practical upper limit temperature of the Si (MOS) device. In addition, for example, a MOS thermal oxide film that cannot use a SiC thermal oxide film due to restrictions on the device structure, such as a trench UMOS gate power transistor on 4H-SiC that forms a gate insulating film on a plurality of crystal planes with different thermal oxidation rates. The above-described conventional high reliability technology for the gate insulating film can also be applied to the structural device.

また、酸化シリコン膜１０の厚みが３．５ｎｍ〜２５ｎｍの範囲である。これにより上記効果に対して極めて良好な結果を与えることができる。
また、酸化シリコン膜１０の厚みが４ｎｍ〜１０ｎｍの範囲である。これにより上記効果に対してさらに良好な結果を与えることができる。
また、酸化シリコン膜１０は、高度に高密度化された非ＳｉＣ熱酸化膜である。これにより信頼性の向上を一段と促進することができる（上記（ｃ３）の方法参照）。
また、炭化珪素半導体装置がＭＯＳキャパシタである。
これにより上記効果を有するＭＯＳキャパシタを実現することができる。 The thickness of the silicon oxide film 10 is in the range of 3.5 nm to 25 nm. This can give a very good result for the above effect.
Further, the thickness of the silicon oxide film 10 is in the range of 4 nm to 10 nm. Thereby, a better result can be given to the above effect.
The silicon oxide film 10 is a non-SiC thermal oxide film with a high density. Thereby, improvement in reliability can be further promoted (see the method (c 3 ) above).
The silicon carbide semiconductor device is a MOS capacitor.
Thereby, a MOS capacitor having the above effects can be realized.

また、実施の形態の炭化珪素半導体装置の製造方法は、酸化シリコン膜１０は、前駆酸化シリコン膜を成膜した後、ＳｉＮ膜１１を積層するまでの間に、酸化窒素（ＮＯｘ）ガス雰囲気で熱処理して形成する（上記（ｃ１）、（ｃ３）の方法）。これによりＳｉＣ界面及び界面近傍の膜中にＮを含有する酸化シリコン膜１０を容易に形成することができ、ＯＮＯゲート絶縁膜９のＴＤＤＢ寿命を改善できる等の上記効果を有する炭化珪素半導体装置を容易に製造することができる。
また、酸化シリコン膜１０は、前駆酸化シリコン膜を成膜した後、ＳｉＮ膜１１を積層するまでの間に、酸化窒素（ＮＯｘ）ガス雰囲気で再酸化して形成する（上記（ｃ１）、（ｃ３）の方法）。これによりＳｉＣ界面及び界面近傍の膜中にＮを含有する酸化シリコン膜１０を容易に形成することができ、上記効果を有する炭化珪素半導体装置を容易に製造することができる。
また、酸化シリコン膜１０は、酸化窒素（ＮＯｘ）ガス雰囲気で熱酸化して形成する（上記（ｃ２）の方法）。これによりＳｉＣ界面及び界面近傍の膜中にＮを含有する酸化シリコン膜１０を容易に形成することができ、上記効果を有する炭化珪素半導体装置を容易に製造することができる。
また、酸化シリコン膜１０は、上記（ｃ１）、（ｃ２）、（ｃ３）の方法のいずれかの方法で形成した薄い酸化シリコン膜の上に、熱酸化以外の手段で他の酸化シリコン膜を堆積して形成する（上記（ｃ４）の方法）。これによりＳｉＣ界面及び界面近傍の膜中にＮを含有する酸化シリコン膜１０を容易に形成することができ、上記効果を有する炭化珪素半導体装置を容易に製造することができる。 Further, in the method for manufacturing the silicon carbide semiconductor device of the embodiment, the silicon oxide film 10 is formed in a nitrogen oxide (NO x ) gas atmosphere after the precursor silicon oxide film is formed and before the SiN film 11 is stacked. in is formed by heat treatment (the above method (c 1), (c 3 )). As a result, the silicon carbide semiconductor device having the above-described effects such that the silicon oxide film 10 containing N can be easily formed in the SiC interface and the film in the vicinity of the interface, and the TDDB life of the ONO gate insulating film 9 can be improved. It can be manufactured easily.
The silicon oxide film 10 is formed by re-oxidation in a nitrogen oxide (NO x ) gas atmosphere after the precursor silicon oxide film is formed and before the SiN film 11 is stacked (the above (c 1 )). (Method of (c 3 )). Thus, silicon oxide film 10 containing N can be easily formed in the SiC interface and in the vicinity of the interface, and a silicon carbide semiconductor device having the above effects can be easily manufactured.
The silicon oxide film 10 is formed by thermal oxidation in a nitrogen oxide (NO x ) gas atmosphere (method (c 2 ) above). Thus, silicon oxide film 10 containing N can be easily formed in the SiC interface and in the vicinity of the interface, and a silicon carbide semiconductor device having the above effects can be easily manufactured.
In addition, the silicon oxide film 10 is formed on the thin silicon oxide film formed by any one of the above methods (c 1 ), (c 2 ), and (c 3 ) by another oxidation method other than thermal oxidation. A silicon film is deposited and formed (method (c 4 ) above). Thus, silicon oxide film 10 containing N can be easily formed in the SiC interface and in the vicinity of the interface, and a silicon carbide semiconductor device having the above effects can be easily manufactured.

また、前記酸化窒素（ＮＯｘ）ガス雰囲気は、Ｎ２Ｏ（笑気）、ＮＯ（一酸化窒素）、ＮＯ２（２酸化窒素）、これらのうちの少なくとも２種の混合気体、または、前記１種の気体もしくは前記混合気体を希釈した気体を供給して形成する（上記（ｃ１）〜（ｃ４）の方法）。これによりＳｉＣ界面及び界面近傍の膜中にＮを含有する酸化シリコン膜１０を容易に形成することができ、上記効果を有する炭化珪素半導体装置を容易に製造することができる。
また、前記酸化窒素（ＮＯｘ）ガス雰囲気での熱処理、再酸化、または熱酸化は、１０００℃〜１４００℃の温度範囲で実施する（上記（ｃ１）〜（ｃ４）の方法）。これによりＳｉＣ界面及び界面近傍の膜中にＮを含有する酸化シリコン膜１０を容易に形成することができ、上記効果を有する炭化珪素半導体装置を容易に製造することができる。
また、前記酸化窒素（ＮＯｘ）ガス雰囲気での熱処理、再酸化、または熱酸化は、１１００℃〜１３５０℃の温度範囲で実施する（上記（ｃ１）〜（ｃ４）の方法）。このような温度範囲は処理時間短縮と処理装置費用の両面を考慮すると実用的でより好ましい。 The nitrogen oxide (NO x ) gas atmosphere may be N 2 O (laughing gas), NO (nitrogen monoxide), NO 2 (nitrogen oxide), a mixed gas of at least two of these, or the above It is formed by supplying one kind of gas or a gas obtained by diluting the mixed gas (the method of (c 1 ) to (c 4 ) above). Thus, silicon oxide film 10 containing N can be easily formed in the SiC interface and in the vicinity of the interface, and a silicon carbide semiconductor device having the above effects can be easily manufactured.
The heat treatment, re-oxidation, or thermal oxidation in the nitrogen oxide (NO x ) gas atmosphere is performed in a temperature range of 1000 ° C. to 1400 ° C. (methods (c 1 ) to (c 4 ) above). Thus, silicon oxide film 10 containing N can be easily formed in the SiC interface and in the vicinity of the interface, and a silicon carbide semiconductor device having the above effects can be easily manufactured.
The heat treatment, re-oxidation, or thermal oxidation in the nitrogen oxide (NO x ) gas atmosphere is performed in a temperature range of 1100 ° C. to 1350 ° C. (methods (c 1 ) to (c 4 ) above). Such a temperature range is practical and more preferable in view of both shortening of processing time and cost of processing equipment.

また、前記前駆酸化シリコン膜は、前記炭化珪素基板の表面を熱酸化して形成する（上記（ｃ１）の方法）。これによりＳｉＣ界面及び界面近傍の膜中にＮを含有する酸化シリコン膜１０を容易に形成することができ、上記効果を有する炭化珪素半導体装置を容易に製造することができる。
また、前記前駆酸化シリコン膜は、熱酸化以外の成膜手段で堆積して形成する（上記（ｃ３）の方法）。これによりＳｉＣ界面及び界面近傍の膜中にＮを含有する酸化シリコン膜１０を容易に形成することができ、上記効果を有する炭化珪素半導体装置を容易に製造することができる。
また、前記熱酸化以外の成膜手段が、化学的気相成長法である（上記（ｃ３）の方法）。これによりＳｉＣ界面及び界面近傍の膜中にＮを含有する酸化シリコン膜１０を容易に形成することができ、上記効果を有する炭化珪素半導体装置を容易に製造することができる。
また、前記前駆酸化シリコン膜は、化学的気相成長法で堆積した多結晶シリコンまたは無定形シリコン膜を熱酸化して形成する（上記（ｃ３）の方法）。これによりＳｉＣ界面及び界面近傍の膜中にＮを含有する酸化シリコン膜１０を容易に形成することができ、上記効果を有する炭化珪素半導体装置を容易に製造することができる。
さらに、酸化シリコン膜１０を形成した後のすべての製造工程は、酸化シリコン膜１０の酸化窒素（ＮＯｘ）ガス雰囲気での熱処理、再酸化または熱酸化の温度を超えない温度で処理する（上記（ｃ１）〜（ｃ４）の方法）。これによりＯＮＯゲート絶縁膜９のＴＤＤＢ寿命の低下や、酸化シリコン膜１０とＳｉＣとの界面特性の劣化を抑制することができる。 The precursor silicon oxide film is formed by thermally oxidizing the surface of the silicon carbide substrate (the method (c 1 ) above). Thus, silicon oxide film 10 containing N can be easily formed in the SiC interface and in the vicinity of the interface, and a silicon carbide semiconductor device having the above effects can be easily manufactured.
The precursor silicon oxide film is deposited and formed by a film forming means other than thermal oxidation (the method (c 3 ) above). Thus, silicon oxide film 10 containing N can be easily formed in the SiC interface and in the vicinity of the interface, and a silicon carbide semiconductor device having the above effects can be easily manufactured.
Further, the film forming means other than the thermal oxidation is a chemical vapor deposition method (the method (c 3 ) above). Thus, silicon oxide film 10 containing N can be easily formed in the SiC interface and in the vicinity of the interface, and a silicon carbide semiconductor device having the above effects can be easily manufactured.
The precursor silicon oxide film is formed by thermally oxidizing a polycrystalline silicon or amorphous silicon film deposited by chemical vapor deposition (the method (c 3 ) above). Thus, silicon oxide film 10 containing N can be easily formed in the SiC interface and in the vicinity of the interface, and a silicon carbide semiconductor device having the above effects can be easily manufactured.
Further, all the manufacturing steps after the formation of the silicon oxide film 10 are performed at a temperature not exceeding the temperature of the heat treatment, re-oxidation or thermal oxidation of the silicon oxide film 10 in a nitrogen oxide (NO x ) gas atmosphere (described above). (C 1 ) to (c 4 )). As a result, it is possible to suppress the decrease in the TDDB life of the ONO gate insulating film 9 and the deterioration of the interface characteristics between the silicon oxide film 10 and SiC.

《第２の実施の形態》
前述の第１の実施の形態は、ゲート領域の両脇にフィールド絶縁膜３を配設するＯＮＯゲート絶縁膜ＭＩＳ構造体（キャパシタ）の構成例であったが、本発明はこのようなフィールド絶縁膜３を有するＭＩＳ構造体に限定されるものではなく、フィールド絶縁膜３のない構造体にも適用可能であり、同様の効果が得られる。
〈構造〉
図８は、本発明に基づく第２の実施の形態の高信頼性ＯＮＯ積層膜を含むＭＩＳ構造体を有する炭化珪素半導体装置の要部断面図である。同じ番号を付したものは前記第１の実施の形態と同じ構成物であり、冗長を避けるために、説明を簡略にするか、場合によっては省略することにする。
１は、上表面にｎ−型エピタキシャル層を持つｎ＋型ＳｉＣエピタキシャル基板である。７は多結晶Ｓｉからなるゲート電極で、その少なくとも側面には熱酸化で成長させた多結晶Ｓｉ熱酸化膜８が形成されている。エピタキシャル基板１とゲート電極７との間に挟持されているのが、３層構造を有するＯＮＯゲート絶縁膜９である。 << Second Embodiment >>
The first embodiment described above is a configuration example of the ONO gate insulating film MIS structure (capacitor) in which the field insulating film 3 is provided on both sides of the gate region. The present invention is not limited to the MIS structure having the film 3, but can be applied to a structure without the field insulating film 3, and the same effect can be obtained.
<Construction>
FIG. 8 is a cross-sectional view of a principal part of the silicon carbide semiconductor device having the MIS structure including the highly reliable ONO laminated film according to the second embodiment of the present invention. Components having the same numbers are the same as those in the first embodiment, and the description will be simplified or omitted in some cases in order to avoid redundancy.
Reference numeral 1 denotes an n + type SiC epitaxial substrate having an n − type epitaxial layer on the upper surface. 7 is a gate electrode made of polycrystalline Si, and a polycrystalline Si thermal oxide film 8 grown by thermal oxidation is formed on at least a side surface of the gate electrode. An ONO gate insulating film 9 having a three-layer structure is sandwiched between the epitaxial substrate 1 and the gate electrode 7.

この３層構造の一番下（基板１側）の１０は、少なくとも、ＳｉＣ基板との界面及びその界面近傍部分にＮを含有する薄い酸化シリコン膜である。この酸化シリコン膜１０の厚みは３．５ｎｍ〜２５ｎｍの範囲であり、特に４ｎｍ〜１０ｎｍの範囲では極めて良好な結果を与える。
中間層と最上層（＝ゲート電極７側）はそれぞれＬＰＣＶＤ法で堆積したＳｉＮ膜１１と、このＳｉＮ膜の表面を酸化して成長させたＳｉＮ熱酸化膜１２であり、両者（ＳｉＮ膜１１はＳｉＮ側面酸化膜１３を含む）は、（多結晶Ｓｉ熱酸化膜８を含む）ゲート電極７と外縁端の位置を同じくするように形成されている。ＳｉＮ膜１１とＳｉＮ熱酸化膜１２の厚みの一例を挙げると、それぞれ、５３ｎｍ、５ｎｍである。ＳｉＮ膜１１の外縁部側面には、ＳｉＮ膜１１の熱酸化によって成長された薄いＳｉＮ側面酸化膜１３が配設されている。このＳｉＮ側面酸化膜１３は、ゲート絶縁膜９の信頼性を確保する上で、欠かしてはならない極めて重要な要素である。 The bottom 10 (substrate 1 side) of the three-layer structure is a thin silicon oxide film containing N at least at the interface with the SiC substrate and in the vicinity of the interface. The thickness of the silicon oxide film 10 is in the range of 3.5 nm to 25 nm, and particularly good results are obtained in the range of 4 nm to 10 nm.
The intermediate layer and the uppermost layer (= gate electrode 7 side) are a SiN film 11 deposited by LPCVD and a SiN thermal oxide film 12 grown by oxidizing the surface of this SiN film. The SiN side surface oxide film 13 is formed so as to have the same position of the outer edge as the gate electrode 7 (including the polycrystalline Si thermal oxide film 8). An example of the thicknesses of the SiN film 11 and the SiN thermal oxide film 12 is 53 nm and 5 nm, respectively. A thin SiN side oxide film 13 grown by thermal oxidation of the SiN film 11 is disposed on the side surface of the outer edge portion of the SiN film 11. The SiN side oxide film 13 is an extremely important element that is indispensable for ensuring the reliability of the gate insulating film 9.

また、多結晶Ｓｉゲート電極７の外縁端Ｇは、ＳｉＮ膜１１の外縁端Ｎより内側に位置するように、配置されなければならない。この条件が満たされない場合には、ＯＮＯゲート絶縁膜９の信頼性が劇的に劣化するため、両外縁端の位置関係の精密な管理が必要である（前記第１の実施の形態でも同様）。
上記ゲート電極７及びその周辺の酸化シリコン膜１０の上には層間絶縁膜１４が形成してあり、層間絶縁膜１４にはゲート電極７に貫通するようにゲートコンタクト窓１５が開口されている。１６はゲートコンタクト窓１５を介してゲート電極７と同一基板上の他の回路要素や外部回路に接続するための内部配線である。
ＳｉＣ基板１の裏面には、極めて低抵抗のオーム性接触電極１７が配設されている。このオーム性接触電極１７は、Ｎｉなどの接触金属を基板１の裏に蒸着した後、前記ＯＮＯゲート絶縁膜９のＳｉＣ熱酸化膜である酸化シリコン膜１０の熱酸化温度より低い温度（例えば熱酸化が１１００℃なら１０００℃）の急速加熱処理でＳｉＣと合金化させことによって形成される。 Further, the outer edge G of the polycrystalline Si gate electrode 7 must be arranged so as to be located inside the outer edge N of the SiN film 11. If this condition is not satisfied, the reliability of the ONO gate insulating film 9 is drastically deteriorated, so that it is necessary to precisely manage the positional relationship between the two outer edges (the same applies to the first embodiment). .
An interlayer insulating film 14 is formed on the gate electrode 7 and the surrounding silicon oxide film 10, and a gate contact window 15 is opened in the interlayer insulating film 14 so as to penetrate the gate electrode 7. Reference numeral 16 denotes internal wiring for connecting to other circuit elements and external circuits on the same substrate as the gate electrode 7 through the gate contact window 15.
An extremely low resistance ohmic contact electrode 17 is disposed on the back surface of the SiC substrate 1. The ohmic contact electrode 17 is formed by depositing a contact metal such as Ni on the back of the substrate 1 and then lowering the temperature (for example, heat) of the silicon oxide film 10 which is the SiC thermal oxide film of the ONO gate insulating film 9. It is formed by alloying with SiC by rapid heat treatment (1000 ° C. if oxidation is 1100 ° C.).

〈製造方法〉
次に、本発明の第２の実施の形態に基づいたＯＮＯゲート絶縁膜を含むＭＩＳ構造体（図８）の製造方法を、図９（ａ）〜図１１（ｆ）を用いて説明する。
（ａ）高品質ｎ−型エピタキシャル層を上表面に成長させた（０００１）Ｓｉ終端面８°ＯＦＦカットｎ＋型４Ｈ−ＳｉＣエピタキシャル基板１を、ＲＣＡ洗浄などで十分洗浄する。その後、ドライ酸化して、約１０ｎｍ厚のＳｉＣ熱酸化膜を成長させ、直ちにＳｉＣ基板１を緩衝フッ酸溶液（ＮＨ４Ｆ＋ＨＦ混合液）に浸漬し、除去する。この犠牲酸化工程で基板１の表面の汚染物や結晶不完全性に起因する潜在欠陥が酸化シリコン膜１０に取り込まれるのを一定程度防ぐことができる。
犠牲酸化したエピタキシャル基板１を再びＲＣＡ洗浄し、洗浄の最終段階でエピタキシャル基板１の表面に生成した化学的酸化膜を除去するために、緩衝フッ酸溶液に５秒〜１０秒間浸漬する。これが済んだら、超純水で緩衝フッ酸溶液を完全にすすぎ落とし、エピタキシャル基板１を乾燥する。 <Production method>
Next, a manufacturing method of the MIS structure (FIG. 8) including the ONO gate insulating film according to the second embodiment of the present invention will be described with reference to FIGS. 9 (a) to 11 (f).
(A) The (0001) Si termination surface 8 ° OFF cut n + -type 4H—SiC epitaxial substrate 1 on which a high-quality n − -type epitaxial layer is grown on the upper surface is sufficiently cleaned by RCA cleaning or the like. Thereafter, dry oxidation is performed to grow a SiC thermal oxide film having a thickness of about 10 nm, and the SiC substrate 1 is immediately immersed in a buffered hydrofluoric acid solution (NH 4 F + HF mixed solution) and removed. In this sacrificial oxidation step, it is possible to prevent a certain degree of contamination of the surface of the substrate 1 and latent defects due to crystal imperfections being taken into the silicon oxide film 10.
The sacrificial oxidized epitaxial substrate 1 is again subjected to RCA cleaning, and immersed in a buffered hydrofluoric acid solution for 5 to 10 seconds in order to remove the chemical oxide film formed on the surface of the epitaxial substrate 1 in the final stage of cleaning. After this, the buffered hydrofluoric acid solution is completely rinsed with ultrapure water, and the epitaxial substrate 1 is dried.

直ちに、前記第１の実施の形態の製造方法で説明した（ｃ１）〜（ｃ４）のいずれかの方法を用いて、エピタキシャル基板１の表全面に酸化シリコン膜１０を成長させる。ここでも、酸化窒素（ＮＯｘ）ガス雰囲気での熱処理温度を後続の全ての工程のどの熱処理温度よりも高く設定するようにする。図９（ａ）はこの段階でのＭＩＳ構造体の断面構造を示している。
同図の２０２は、このとき基板１の裏面に自動的に形成される一過性の酸化シリコン膜であるが、エピタキシャル基板１の裏面の研削損傷層を取り除く効果のほかに、後の工程で説明する裏面の多結晶Ｓｉの除去のドライエッチングダメージから基板１の裏面を保護する重要な機能がある。 Immediately, the silicon oxide film 10 is grown on the entire surface of the epitaxial substrate 1 by using any one of the methods (c 1 ) to (c 4 ) described in the manufacturing method of the first embodiment. Again, the heat treatment temperature in the nitrogen oxide (NO x ) gas atmosphere is set higher than any heat treatment temperature in all subsequent steps. FIG. 9A shows a cross-sectional structure of the MIS structure at this stage.
Reference numeral 202 in the figure denotes a transient silicon oxide film that is automatically formed on the back surface of the substrate 1 at this time. In addition to the effect of removing the grinding damage layer on the back surface of the epitaxial substrate 1, reference numeral 202 in FIG. There is an important function of protecting the back surface of the substrate 1 from the dry etching damage of the removal of polycrystalline Si on the back surface to be described.

（ｂ）酸化シリコン膜１０を形成したところで、次に、エピタキシャル基板１の表全面にＳｉＨ２Ｃｌ２とＯ２を用いたＬＰＣＶＤ法でＳｉＮ膜１１（＝ＯＮＯ膜の第２層目）を堆積する。堆積し終ったところで直ちに、エピタキシャル基板１を９５０℃でパイロジェニック酸化し、前述のＳｉＮ膜１１の表面に所定の厚みのＳｉＮ熱酸化膜１２（＝ＯＮＯ膜の第３層目）を成長させる。図９（ｂ）はこの段階での基板１の断面構造である。
基板１の裏面の２０３と２０４は、前記ＳｉＮ膜１１の堆積とＳｉＮ熱酸化膜１２の成長で自動的に形成された一過性のＳｉＮ膜とＳｉＮ熱酸化膜である。 (B) After the silicon oxide film 10 is formed, the SiN film 11 (= the second layer of the ONO film) is deposited on the entire surface of the epitaxial substrate 1 by LPCVD using SiH 2 Cl 2 and O 2. To do. Immediately after the deposition, the epitaxial substrate 1 is pyrogenic oxidized at 950 ° C., and a SiN thermal oxide film 12 (= third layer of ONO film) having a predetermined thickness is grown on the surface of the SiN film 11 described above. FIG. 9B shows a cross-sectional structure of the substrate 1 at this stage.
Reference numerals 203 and 204 on the back surface of the substrate 1 are transient SiN films and SiN thermal oxide films that are automatically formed by the deposition of the SiN film 11 and the growth of the SiN thermal oxide film 12.

（ｃ）次に、ＳｉＣエピタキシャル基板１の表裏全面にシラン原料を用いた減圧ＣＶＤ法（成長温度６００℃〜７００℃）で厚み３００ｎｍ〜４００ｎｍの多結晶シリコン膜を成膜する。その後、塩素酸リン（ＰＯＣｌ３）と酸素を用いた周知の熱拡散法（処理温度９００℃〜９５０℃）で多結晶シリコン膜にｎ型の不純物のＰ（リン）を添加し、導電性を付与する。なお、ｎ型の不純物ではなくｐ型の不純物を添加してもよい。
続いて、エピタキシャル基板１の表面にフォトリソグラフィーでフォトレジストマスク（図示省略）を形成し、ＳＦ６を用いた反応性イオンエッチング（ＲＩＥ）で、多結晶Ｓｉ膜とＳｉＮ熱酸化膜１２、ＳｉＮ膜１１を連続的にエッチングし、多結晶Ｓｉゲート電極７とＯＮＯゲート絶縁膜９のＮＯ層の外縁端を略定義（位置を特定）する。こうして、ＮＯ層の不要部分は多結晶Ｓｉゲート電極７と同じレジストマスクで精密に（自己整合的に）取り除かれる。ただし、この時点での多結晶Ｓｉゲート電極７とＳｉＮ膜１１の外縁端のミクロンレベルの位置関係は、使用するＲＩＥ装置やエッチャントガスに依存し、不定である。多結晶Ｓｉゲート電極７の外縁端がＳｉＮ膜１１の外縁端の外側に来ることもあるし、その逆になることもある。 (C) Next, a polycrystalline silicon film having a thickness of 300 nm to 400 nm is formed on the entire front and back surfaces of the SiC epitaxial substrate 1 by a low pressure CVD method using a silane material (growth temperature: 600 ° C. to 700 ° C.). After that, the n-type impurity P (phosphorus) is added to the polycrystalline silicon film by a well-known thermal diffusion method (treatment temperature: 900 ° C. to 950 ° C.) using phosphorus chlorate (POCl 3 ) and oxygen, and the conductivity is increased. Give. Note that a p-type impurity may be added instead of an n-type impurity.
Subsequently, a photoresist mask (not shown) is formed on the surface of the epitaxial substrate 1 by photolithography, and by reactive ion etching (RIE) using SF 6 , the polycrystalline Si film, the SiN thermal oxide film 12, and the SiN film. 11 is continuously etched, and the outer edge of the NO layer of the polycrystalline Si gate electrode 7 and the ONO gate insulating film 9 is substantially defined (position is specified). Thus, unnecessary portions of the NO layer are precisely (self-aligned) removed with the same resist mask as the polycrystalline Si gate electrode 7. However, the positional relationship at the micron level between the polycrystalline Si gate electrode 7 and the outer edge of the SiN film 11 at this point depends on the RIE apparatus used and the etchant gas, and is indefinite. The outer edge of the polycrystalline Si gate electrode 7 may come outside the outer edge of the SiN film 11 and vice versa.

この連続エッチングにおいて重要な注意点がひとつある。酸化シリコン膜１０を完全に消失させないで、必ず残すということである。酸化シリコン膜１０が完全になくなるまでオーバーエッチングを行うと、露出したエピタキシャル基板１の表面にプラズマによる結晶格子損傷が入る。このため、ＳｉＮ膜１１のＲＩＥにおいては、ＳｉＯ２に対して選択比の高いエッチャントガスを使用するとともに、エッチングの終点検出を精密に行い、過剰なエッチングをしないように留意する。
連続エッチングが終了したら、使用したレジストを完全に除去し、再びＳｉＣ基板１の表全面に厚み１μｍ以上のレジスト材（フォトレジストでよい）を塗布して表面を保護しながら、基板１の裏側をドライエッチングし、裏側に堆積した一過性の多結晶Ｓｉ膜（その熱酸化膜を含む。共に図示省略）と一過性ＳｉＮ熱酸化膜２０４、一過性のＳｉＮ膜２０３（図９（ｂ）参照）を順に除去し、表面保護のレジスト材を剥離すると、図１０（ｃ）に示す断面構造になる。 There is one important note in this continuous etching. This means that the silicon oxide film 10 is always left without being completely lost. If over-etching is performed until the silicon oxide film 10 is completely removed, crystal lattice damage due to plasma enters the exposed surface of the epitaxial substrate 1. For this reason, in the RIE of the SiN film 11, an etchant gas having a high selectivity with respect to SiO 2 is used, and the end point of etching is precisely detected so as not to perform excessive etching.
When the continuous etching is finished, the used resist is completely removed, and a resist material (which may be a photoresist) having a thickness of 1 μm or more is applied to the entire front surface of the SiC substrate 1 again to protect the surface, while the back side of the substrate 1 is covered. A transient polycrystalline Si film (including its thermal oxide film, both not shown), a transient SiN thermal oxide film 204, and a transient SiN film 203 (see FIG. 9B) that are dry-etched and deposited on the back side. )) Are removed in order and the resist material for surface protection is peeled off, the cross-sectional structure shown in FIG.

（ｄ）次に、エピタキシャル基板１を再びＲＣＡ洗浄して、清浄化・乾燥したところで、９５０℃でウェット酸化（パイロジェニック酸化）して、図１０（ｄ）に示すように、結晶Ｓｉゲート電極７の側面及び上部とＳｉＮ膜１１の側面にそれぞれ多結晶Ｓｉ熱酸化膜８とＳｉＮ側面熱酸化膜１３を同時に成長させる。
ここで、ＯＮＯゲート絶縁膜９を含むＭＩＳ構造体の信頼性を向上させる上で極めて重要なポイントが３つある。１つ目は、上記ゲートエッチングで損傷を受けたリーク性のＳｉＮ膜１１の外縁部をＳｉＮ側面熱酸化膜１３に転換することによって除去していることである。２つ目は、多結晶Ｓｉゲート電極７の外縁端ＧをＳｉＮ膜１１の外縁端Ｎより僅かに後退させて、ＳｉＮ膜１１の外縁のゲート電界を緩和していることである。多結晶Ｓｉゲート電極７の外縁端Ｇを後退させるために、本発明の製造方法では、多結晶Ｓｉの酸化速度がＳｉＮ膜の酸化速度より高い性質を利用している。３つ目は、多結晶Ｓｉ熱酸化膜８及びＳｉＮ側面熱酸化膜１３を付加することによって、ゲート電極下に局在するＯＮＯゲート絶縁膜９を熱的に安定な材料、すなわち、多結晶ＳｉとＳｉＣと、熱酸化膜で包囲して保護する構造にしたということである。この構造樹立は、後続の高温コンタクトアニール（１０００℃、２分）などでＯＮＯゲート絶縁膜９が周辺部材や環境と相互作用して劣化するのを防止するのに重要な役割を果たす。 (D) Next, the epitaxial substrate 1 is again RCA cleaned, cleaned and dried, and then wet-oxidized (pyrogenic oxidation) at 950 ° C., and as shown in FIG. The polycrystalline Si thermal oxide film 8 and the SiN side thermal oxide film 13 are simultaneously grown on the side surface and the upper portion of the SiN film 7 and the side surface of the SiN film 11, respectively.
Here, there are three points that are extremely important in improving the reliability of the MIS structure including the ONO gate insulating film 9. The first is that the outer edge portion of the leaky SiN film 11 damaged by the gate etching is removed by converting it to the SiN side surface thermal oxide film 13. Second, the outer edge G of the polycrystalline Si gate electrode 7 is slightly retracted from the outer edge N of the SiN film 11 to relax the gate electric field at the outer edge of the SiN film 11. In order to recede the outer edge G of the polycrystalline Si gate electrode 7, the manufacturing method of the present invention utilizes the property that the oxidation rate of the polycrystalline Si is higher than the oxidation rate of the SiN film. Thirdly, by adding the polycrystalline Si thermal oxide film 8 and the SiN side thermal oxide film 13, the ONO gate insulating film 9 localized under the gate electrode is made to be a thermally stable material, that is, polycrystalline Si. In other words, the structure is surrounded and protected by a thermal oxide film and SiC. This structure establishment plays an important role in preventing the ONO gate insulating film 9 from interacting with peripheral members and the environment and being deteriorated by subsequent high-temperature contact annealing (1000 ° C., 2 minutes) or the like.

（ｅ）多結晶Ｓｉ熱酸化膜８とＳｉＮ側面熱酸化膜１３を形成したところで、エピタキシャル基板１の表全面に層間絶縁膜１４を堆積する（図１１（ｅ））。シランと酸素を原料とした常圧ＣＶＤ法で堆積した約１μｍ厚のＳｉＯ２膜あるいはさらにＰ（リン）を添加したリン珪酸ガラス（ＰＳＧ）などが層間絶縁膜材として適しているが、これに限定されるものではなく、後続の各種熱処理工程に耐えられるものなら、他の材料を用いてもよい。
この後、基板１を通常の拡散炉に入れ、Ｎ２雰囲気で数１０分の穏やかな熱処理を行い、層間絶縁膜１４を高密度化する。このときの熱処理温度は前記酸化シリコン膜１０のＮＯｘ熱処理温度より低い温度（例えば、９００℃〜１０００℃）にするようにする。 (E) When the polycrystalline Si thermal oxide film 8 and the SiN side thermal oxide film 13 are formed, an interlayer insulating film 14 is deposited on the entire front surface of the epitaxial substrate 1 (FIG. 11E). An SiO 2 film having a thickness of about 1 μm deposited by atmospheric pressure CVD using silane and oxygen as raw materials, or phosphosilicate glass (PSG) to which P (phosphorus) is added is suitable as an interlayer insulating film material. It is not limited, and other materials may be used as long as they can withstand various subsequent heat treatment steps.
Thereafter, the substrate 1 is placed in a normal diffusion furnace, and a gentle heat treatment is performed for several tens of minutes in an N 2 atmosphere to increase the density of the interlayer insulating film 14. The heat treatment temperature at this time is set to a temperature (for example, 900 ° C. to 1000 ° C.) lower than the NO x heat treatment temperature of the silicon oxide film 10.

（ｆ）次に、エピタキシャル基板１の表面にフォトレジストを塗布して、十分にポストベークを行い、レジストの揮発性成分を完全に蒸発させてから、エピタキシャル基板１を緩衝フッ酸溶液に浸漬し、裏面に残っている第２の一過性酸化シリコン膜２０２（図１１（ｅ））を完全に除去し、超純水で緩衝フッ酸溶液を洗い流す。このようにして露出したＳｉＣ基板１の裏面のＣ終端面はダメージや汚染のない清浄な面である。
このような面はオーム性接触の低抵抗化に大きく寄与する。
次に、超純水で濡れたエピタキシャル基板１を乾燥させ、間髪を置かず高真空に維持された蒸着装置の中に据え付け、基板１の裏面に所望のオーム性接触母材を蒸着する。
オーム性接触母材としては、例えば、５０ｎｍ〜１００ｎｍ厚のＮｉ膜を用いることができるが、これに限定されるものではない。
オーム性接触母材を蒸着したら、基板１の表面のレジストを専用ストリッパ液で完全に剥離し、基板１を十分すすいでから乾燥させ、直ちに急速加熱処理装置に設置して、１００％高純度のＡｒ雰囲気で１０００℃、２分のコンタクト・アニールを実施する。この熱処理によって、図１１（ｆ）に示すように、Ｎｉ膜は低抵抗のＳｉＣ基板と合金化（シリサイド化）し、少なくとも１０−６Ωｃｍ２台の接触抵抗を示す極めて低抵抗のオーム性接触電極１７ができ上がる。 (F) Next, a photoresist is applied to the surface of the epitaxial substrate 1 and sufficiently post-baked to completely evaporate the volatile components of the resist, and then the epitaxial substrate 1 is immersed in a buffered hydrofluoric acid solution. Then, the second transient silicon oxide film 202 (FIG. 11E) remaining on the back surface is completely removed, and the buffered hydrofluoric acid solution is washed away with ultrapure water. The C terminal surface on the back surface of the SiC substrate 1 exposed in this way is a clean surface free from damage or contamination.
Such a surface greatly contributes to lowering the resistance of the ohmic contact.
Next, the epitaxial substrate 1 wetted with ultrapure water is dried, placed in a vapor deposition apparatus maintained at a high vacuum without a gap, and a desired ohmic contact matrix is vapor-deposited on the back surface of the substrate 1.
As the ohmic contact base material, for example, a Ni film having a thickness of 50 nm to 100 nm can be used, but is not limited thereto.
After the ohmic contact matrix is deposited, the resist on the surface of the substrate 1 is completely peeled off with a dedicated stripper solution, and the substrate 1 is thoroughly rinsed and dried, and immediately placed in a rapid heat treatment apparatus to be 100% highly pure. Contact annealing is performed at 1000 ° C. for 2 minutes in an Ar atmosphere. By this heat treatment, as shown in FIG. 11 (f), the Ni film is alloyed (silicided) with a low-resistance SiC substrate and exhibits an extremely low-resistance ohmic contact exhibiting a contact resistance of at least 10 −6 Ωcm 2 units. The electrode 17 is completed.

（ｇ）これ以降は、前記第１の実施の形態とまったく同じようにして、エピタキシャル基板１にゲートコンタクト窓１５と内部配線１６を設ける。そうすると、図８に示した本発明に基づく第２の実施の形態のＯＮＯゲート絶縁膜を含むＭＩＳ構造体が完成する。   (G) Thereafter, the gate contact window 15 and the internal wiring 16 are provided on the epitaxial substrate 1 in exactly the same manner as in the first embodiment. Then, the MIS structure including the ONO gate insulating film according to the second embodiment based on the present invention shown in FIG. 8 is completed.

このようにして作製した第２の実施の形態のＯＮＯゲート絶縁膜を含むＭＩＳ構造体は、図７に示した前記第１の実施の形態と同様の優れたＴＤＤＢ寿命を示した。すなわち、本発明の第１の実施の形態は、従来技術の前記第１の問題点であった「（非特許文献５）ＯＮＯゲート絶縁膜にあっては、ＴＤＤＢ寿命はＳｉ熱酸化膜のレベルまで大きく向上しているが、Ｓｉ（ＭＯＳ）デバイスの実用上限温度を超える温度で長時間動作させるには必ずしも十分ではない」という問題を解決できるという効果を有している。   The MIS structure including the ONO gate insulating film according to the second embodiment manufactured as described above showed excellent TDDB life similar to that of the first embodiment shown in FIG. That is, the first embodiment of the present invention is the first problem of the prior art. “(Non-Patent Document 5) In the ONO gate insulating film, the TDDB lifetime is the level of the Si thermal oxide film. However, it is not necessarily sufficient to operate at a temperature exceeding the practical upper limit temperature of the Si (MOS) device for a long time.

さらに、本発明の第１の実施の形態では、工程（ｃ３）と（ｃ４）を経由する場合には、酸化シリコン膜１０の形成はＳｉＣの熱酸化以外の手段で実施されるとともに、ＴＤＤＢ寿命は従来技術を桁で上回る値が達成される。すなわち、本発明の第１の実施の形態は、従来技術の前記第２の問題点であった「（非特許文献５）のＯＮＯゲート絶縁膜にあっては、ＳｉＣに接する第１の酸化シリコン膜をＳｉＣ熱酸化膜で形成する構成になっているため、デバイス構造上の制約等でＳｉＣ熱酸化膜を用いることができないある種のＭＯＳ（ＭＩＳ）構造デバイスでは、上記従来ゲート絶縁膜の高信頼化技術を適用できない」という問題を解決できるという効果を有している。 Furthermore, in the first embodiment of the present invention, when the steps (c 3 ) and (c 4 ) are passed, the formation of the silicon oxide film 10 is performed by means other than the thermal oxidation of SiC, The TDDB lifetime is achieved by orders of magnitude higher than the prior art. That is, according to the first embodiment of the present invention, the ONO gate insulating film of (non-patent document 5), which is the second problem of the prior art, is the first silicon oxide in contact with SiC. Since the film is formed of a SiC thermal oxide film, a certain type of MOS (MIS) structure device in which the SiC thermal oxide film cannot be used due to restrictions on the device structure or the like has a high level of the conventional gate insulating film. This has the effect of solving the problem that “the reliability technology cannot be applied”.

《第３の実施の形態》
本発明の第３の実施の形態は、標準的なｎチャネルタイプのプレーナ型パワーＭＯＳＦＥＴセルに本発明を適用した例である。なお、本発明は、方形セル、六方セル、円形セル、櫛歯（リニヤ）型セルなど、どのような形態のセルでも適用できる。
〈構造〉
図１２は、本発明の第３の実施の形態のパワーＭＯＳＦＥＴセルの要部断面図である。
同図において、１００はｎ＋型単結晶ＳｉＣ基板であり、表面（図中上面側主面）に厚み１０μｍ、窒素を１×１０１６／ｃｍ３添加した第１のｎ−型エピタキシャル層２００をホモエピタキシャルタキシャル成長させている（図１、図８においてはｎ−型エピタキシャル層は非表示であるが、図１２と同様の構造である）。４Ｈ、６Ｈ、３Ｃ、１５Ｒなど全ての晶系（Ｈは六方晶、Ｃは立方晶、Ｒは菱面体晶を意味する）の基板を用いることができる。ｎ−型エピタキシャル層２００の表層部における所定領域には、所定深さを有するｐ型不純物をわずかに添加したｐ型ベース領域５３ａ、５３ｂが形成されている。
ｐ型ベース領域５３ａ、５３ｂの表層部の所定領域には、ｐ型ベース領域５３ａ、５３ｂよりも浅いｎ＋型ソース領域５４ａ、５４ｂが、ｐ型ベース領域５３ａ、５３ｂの外縁境界から一定の距離になるように形成されている。ｐ型ベース領域５３ａ、５３ｂの中央の基板表層には、ｐ型ベース領域５３ａ、５３ｂよりも浅く、ｎ＋型ソース領域５４ａ、５４ｂに挟まれるようにｐ＋型ベースコンタクト領域５７が配設されている。 << Third Embodiment >>
The third embodiment of the present invention is an example in which the present invention is applied to a standard n-channel type planar power MOSFET cell. The present invention can be applied to any type of cell such as a square cell, a hexagonal cell, a circular cell, and a comb-type cell.
<Construction>
FIG. 12 is a cross-sectional view of a main part of a power MOSFET cell according to the third embodiment of the present invention.
In the figure, 100 is an n + type single crystal SiC substrate, and a first n − type epitaxial layer 200 having a thickness of 10 μm and nitrogen added at 1 × 10 16 / cm 3 on the surface (upper surface side main surface in the figure) is shown. The homoepitaxial growth is carried out (the n − type epitaxial layer is not shown in FIGS. 1 and 8 but has the same structure as FIG. 12). All crystal substrates such as 4H, 6H, 3C, and 15R (H is hexagonal, C is cubic, and R is rhombohedral) can be used. In predetermined regions in the surface layer portion of the n − -type epitaxial layer 200, p-type base regions 53a and 53b to which a p-type impurity having a predetermined depth is slightly added are formed.
In predetermined regions of the surface layer portions of the p-type base regions 53a and 53b, n + -type source regions 54a and 54b that are shallower than the p-type base regions 53a and 53b are a certain distance from the outer edge boundary of the p-type base regions 53a and 53b It is formed to become. A p + -type base contact region 57 is disposed on the substrate surface layer in the center of the p-type base regions 53a and 53b and is shallower than the p-type base regions 53a and 53b and is sandwiched between the n + -type source regions 54a and 54b. ing.

基板１００の表面に選択的に形成された９ａ、９ｂはＯＮＯゲート絶縁膜である。
ＯＮＯゲート絶縁膜９ａ、９ｂは３層構造からなり、下部（基板１００側）から酸化シリコン膜１０ａ、１０ｂ、ＳｉＮ膜１１ａ、１１ｂ、ＳｉＮ熱酸化膜１２ａ、１２ｂが順に積層されている。１０ａ、１０ｂが、基板１００との界面及びその界面近傍部分にＮを含有する薄い酸化シリコン膜であることは言うまでもない。この酸化シリコン膜１０の厚みは３．５ｎｍ〜２５ｎｍの範囲であり、特に４ｎｍ〜１０ｎｍの範囲では極めて良好な結果を与える。ＳｉＮ膜１１ａ、１１ｂの側壁には同膜を熱酸化することによって形成されたＳｉＮ側面熱酸化膜１３ａ、１３ｂが配設されている。
ＯＮＯゲート絶縁膜９ａ、９ｂの上には、導電性を付与した多結晶Ｓｉからなるゲート電極７ａ、７ｂが設けられている。多結晶Ｓｉゲート電極７ａ、７ｂの上部と側壁には多結晶Ｓｉ側面熱酸化膜８ａ、８ｂが置かれている。 9a and 9b selectively formed on the surface of the substrate 100 are ONO gate insulating films.
The ONO gate insulating films 9a and 9b have a three-layer structure, and silicon oxide films 10a and 10b, SiN films 11a and 11b, and SiN thermal oxide films 12a and 12b are stacked in this order from the bottom (substrate 100 side). Needless to say, 10a and 10b are thin silicon oxide films containing N at the interface with the substrate 100 and in the vicinity of the interface. The thickness of the silicon oxide film 10 is in the range of 3.5 nm to 25 nm, and particularly good results are obtained in the range of 4 nm to 10 nm. SiN side surface thermal oxide films 13a and 13b formed by thermally oxidizing the films are disposed on the side walls of the SiN films 11a and 11b.
On the ONO gate insulating films 9a and 9b, gate electrodes 7a and 7b made of polycrystalline Si having conductivity are provided. Polycrystalline Si side surface thermal oxide films 8a and 8b are placed on the upper and side walls of the polycrystalline Si gate electrodes 7a and 7b.

多結晶Ｓｉ側面熱酸化膜８ａ、８ｂを含むＳｉＣ基板１００上には層間絶縁膜１４ａ、１４ｂが成膜されている。６３は層間絶縁膜１４ａ、１４ｂに開けられたソース窓であり、ｎ＋型ソース領域５４ａ、５４ｂ／ｐ＋型ベースコンタクト領域５７に貫通するように開口されている。このソース窓６３の底部には、ソース電極６４が形成されている。このソース電極６４は、Ｎｉなどの薄い金属膜母材を、ソース窓６３の底部に選択的に配設した後、急速加熱処理でＳｉＣと合金化させて形成する。ソース電極６４は、ｎ＋型ソース領域５４ａ、５４ｂとｐ＋型ベースコンタクト領域５７とに同時にオーム性接触を実現している。基板１００の裏面の１７はソース電極６４と同様の方法で形成されたドレイン電極である。１６は、ソース窓６３を介してソース電極６４を同一基板上の他の回路要素や外部回路に接続させるための内部配線である。 Interlayer insulating films 14a and 14b are formed on SiC substrate 100 including polycrystalline Si side surface thermal oxide films 8a and 8b. Reference numeral 63 denotes a source window opened in the interlayer insulating films 14a and 14b, and is opened so as to penetrate the n + type source regions 54a and 54b / p + type base contact regions 57. A source electrode 64 is formed at the bottom of the source window 63. The source electrode 64 is formed by selectively disposing a thin metal film base material such as Ni on the bottom of the source window 63 and then alloying it with SiC by a rapid heating process. The source electrode 64 simultaneously realizes ohmic contact with the n + type source regions 54 a and 54 b and the p + type base contact region 57. A back electrode 17 of the substrate 100 is a drain electrode formed by the same method as the source electrode 64. Reference numeral 16 denotes an internal wiring for connecting the source electrode 64 to another circuit element or an external circuit on the same substrate through the source window 63.

〈製造方法〉
次に、本発明の第３の実施の形態のプレーナ型パワーＭＯＳＦＥＴセルの製造方法を、図１３（ａ）〜図１６（ｈ）の断面工程図を用いて説明する。
（ａ）まず、１主面にｎ−型エピタキシャル層２００をホモエピタキシャルタキシャル成長させたｎ＋型ＳｉＣ基板１００を用意し、ｎ−型エピタキシャル層２００の表面に厚み２０ｎｍ〜３０ｎｍのＣＶＤ酸化膜２０を堆積させる。その後、この上にイオン注入マスクとしての厚み約１．５μｍの多結晶Ｓｉ膜をＬＰＣＶＤ（減圧化学的気相成長法）で成膜する。多結晶Ｓｉ膜の他にＣＶＤで形成したＳｉＯ２膜やＰＳＧ（リン珪酸ガラス）膜などを用いることもできる。ＣＶＤ酸化膜２０は省略することもできるが、前記イオン注入マスクとして多結晶Ｓｉ膜を使用するときは、以下のような有用な効果と機能を有しているので形成することが推奨される。その効果と機能とは、（１）多結晶Ｓｉ膜とｎ−型エピタキシャル層２００が予期せぬ反応をするのを予防するための保護膜、（２）多結晶Ｓｉマスクを異方性エッチングする際の終点検出とエッチングストッパ膜、（３）ｐ型ベース不純物をイオン注入するときの表面保護膜である。
続いて、フォトリソグラフィーと反応性イオンエッチング（ＲＩＥ）などの異方性エッチングの手段を用いて、ｐ型ベース領域（５３ａ、５３ｂ）の形成予定領域の上部にある前記多結晶Ｓｉ膜を垂直に除去することによって、第１のイオン注入マスク２１ａ、２１ｂを形成する。多結晶Ｓｉ膜のＲＩＥには、ＳＦ６などのエッチャントガスを用いると、熱酸化膜に対して選択比の高いエッチングと終点検出が可能になり、基板１００の表面、特にチャネル領域へのプラズマダメージを回避することができる。 <Production method>
Next, a planar type power MOSFET cell manufacturing method according to a third embodiment of the present invention will be described with reference to cross-sectional process diagrams of FIGS. 13 (a) to 16 (h).
(A) First, an n + type SiC substrate 100 in which an n − type epitaxial layer 200 is homoepitaxially grown on one main surface is prepared, and a CVD oxide film 20 having a thickness of 20 nm to 30 nm is formed on the surface of the n − type epitaxial layer 200. To deposit. Thereafter, a polycrystalline Si film having a thickness of about 1.5 μm as an ion implantation mask is formed thereon by LPCVD (Low Pressure Chemical Vapor Deposition). In addition to the polycrystalline Si film, a SiO 2 film or a PSG (phosphosilicate glass) film formed by CVD can also be used. Although the CVD oxide film 20 can be omitted, it is recommended to use a polycrystalline Si film as the ion implantation mask because it has the following useful effects and functions. The effects and functions are (1) a protective film for preventing an unexpected reaction between the polycrystalline Si film and the n − type epitaxial layer 200, and (2) anisotropic etching of the polycrystalline Si mask. End point detection and etching stopper film, and (3) a surface protective film when ion implantation of p-type base impurities is performed.
Subsequently, the polycrystalline Si film on the upper part of the region where the p-type base region (53a, 53b) is to be formed is vertically aligned by using anisotropic etching means such as photolithography and reactive ion etching (RIE). By removing the first ion implantation masks 21a and 21b, the first ion implantation masks 21a and 21b are formed. When an etchant gas such as SF 6 is used for RIE of the polycrystalline Si film, etching with a high selectivity relative to the thermal oxide film and end point detection can be performed, and plasma damage to the surface of the substrate 100, particularly to the channel region, can be achieved. Can be avoided.

次いで、ｐ型不純物のイオン注入を行い、図１３（ａ）に示すように、ｐ型ベース領域５３ａ、５３ｂを形成する。実際には、基板１００の裏面にも多結晶Ｓｉ膜が付着しているが、同図では図示省略している。このときのイオン注入条件の一例を挙げると、
ｐ型ベース領域５３ａ、５３ｂの選択イオン注入条件の一例は、
不純物：Ａｌ＋イオン
基板温度：７５０℃
加速電圧／ドース：３６０ｋｅＶ／５×１０−１３ｃｍ−３
である。ｐ型ベースイオン注入が終了したら、ＣＶＤ酸化膜２０と第１のイオン注入マスク２１ａ、２１ｂをウェットエッチングで除去する。 Next, ion implantation of p-type impurities is performed to form p-type base regions 53a and 53b as shown in FIG. Actually, a polycrystalline Si film is also attached to the back surface of the substrate 100, but this is not shown in the figure. An example of ion implantation conditions at this time is as follows:
An example of selective ion implantation conditions for the p-type base regions 53a and 53b is as follows:
Impurity: Al + ion Substrate temperature: 750 ° C
Acceleration voltage / dose: 360 keV / 5 × 10 −13 cm −3
It is. When the p-type base ion implantation is completed, the CVD oxide film 20 and the first ion implantation masks 21a and 21b are removed by wet etching.

（ｂ）次に、上記ｐ型ベース領域５３ａ、５３ｂの選択イオン注入と同様の手続きをとって、図１３（ｂ）に示すように、ｎ＋型ソース領域５４ａ、５４ｂとｐ＋型ベースコンタクト領域５７を形成する。
ｎ＋型ソース領域５４ａ、５４ｂの選択イオン注入条件の一例は、
不純物：Ｐ＋イオン
基板温度：５００℃
加速電圧／ドース：
１６０ｋｅＶ／２．０×１０１５ｃｍ−２
１００ｋｅＶ／１．０×１０１５ｃｍ−２
７０ｋｅＶ／６．０×１０１４ｃｍ−２
４０ｋｅＶ／５．０×１０１４ｃｍ−２
である。
また、ｐ＋型ベースコンタクト領域５７の選択イオン注入条件の一例は、
不純物：Ａｌ＋イオン
基板温度：７５０℃
加速電圧／ドース
１００ｋｅＶ／３．０×１０１５ｃｍ−２
７０ｋｅＶ／２．０×１０１５ｃｍ−２
５０ｋｅＶ／１．０×１０１５ｃｍ−２
３０ｋｅＶ／１．０×１０１５ｃｍ−２
である。 (B) Next, a procedure similar to the selective ion implantation of the p-type base regions 53a and 53b is taken, and as shown in FIG. 13B, the n + -type source regions 54a and 54b and the p + -type base contact region 57 are obtained. Form.
An example of the selective ion implantation conditions for the n + -type source regions 54a and 54b is as follows:
Impurity: P + ion Substrate temperature: 500 ° C
Acceleration voltage / Dose:
160 keV / 2.0 × 10 15 cm −2
100 keV / 1.0 × 10 15 cm −2
70 keV / 6.0 × 10 14 cm −2
40 keV / 5.0 × 10 14 cm −2
It is.
An example of selective ion implantation conditions for the p + -type base contact region 57 is:
Impurity: Al + ion Substrate temperature: 750 ° C
Acceleration voltage / dose 100 keV / 3.0 × 10 15 cm −2
70 keV / 2.0 × 10 15 cm −2
50 keV / 1.0 × 10 15 cm −2
30 keV / 1.0 × 10 15 cm −2
It is.

すべてのイオン注入が終了したら、基板１００をフッ酸と硝酸の混合液に浸漬して、使用したすべてのマスク及び基板１００の裏面に付着した不要なマスク材を完全に除去する。マスクの除去には、基板１００を熱燐酸溶液とＢＨＦ溶液に交互に浸漬して多結晶Ｓｉ膜とＳｉＯ２膜を順次除く方法を用いてもよい。
次いで、マスクを除去した基板１００を洗浄、乾燥した後、高純度の常圧Ａｒ雰囲気で１７００℃、１分の熱処理を行い、ｐ型ベース領域５３ａ、５３ｂとｎ＋型ソース領域５４ａ、５４ｂ、ｐ＋型ベースコンタクト領域５７にイオン注入されたすべての伝導不純物を一挙に活性化させる。 When all ion implantations are completed, the substrate 100 is immersed in a mixed solution of hydrofluoric acid and nitric acid to completely remove all used masks and unnecessary mask material attached to the back surface of the substrate 100. For removing the mask, a method of sequentially removing the polycrystalline Si film and the SiO 2 film by alternately immersing the substrate 100 in a hot phosphoric acid solution and a BHF solution may be used.
Next, after cleaning and drying the substrate 100 from which the mask has been removed, heat treatment is performed at 1700 ° C. for 1 minute in a high-purity atmospheric pressure Ar atmosphere, and p-type base regions 53a and 53b and n + -type source regions 54a and 54b, All the conductive impurities ion-implanted into the p + type base contact region 57 are activated at once.

（ｃ）次に、ＲＣＡ洗浄などで十分洗浄した基板１００をドライ酸素雰囲気で熱酸化して、基板１００の表面並びに裏面に熱酸化膜を成長させ、緩衝フッ酸溶液を用いて直ちに取り除く。この犠牲酸化膜の厚みは５０ｎｍ未満、好ましくは５ｎｍ〜２０ｎｍが望ましい。犠牲酸化が終了した基板１００を再び、ＲＣＡ洗浄などで十分洗浄する。その後、基板１００の表面に熱酸化やＣＶＤなどの手段を用いて厚い絶縁膜を形成し、周知のフォトリソグラフィーとウェットエッチングまたはドライエッチングを用いて前記厚い酸化膜が存在するフィールド領域（図示せず）と厚い酸化膜が除去された素子領域（ユニットセル）７０（図１２参照）を形成する。なお、この段階での素子領域７０の形状は図１３（ｂ）と変らないが、素子領域７０の外の周辺部分にフィールド領域が形成されている点が相違している。
続いて、基板１００を再び、ＲＣＡ洗浄などで十分洗浄するとともに、この洗浄の最終段階において、素子領域７０の表面に生成した化学的酸化膜（ＳｉＯ２）を除去するために、希釈フッ酸溶液に５秒〜１０秒間浸漬し、超純水で希釈フッ酸溶液を完全にすすぎ落とした後、乾燥する。そして、直ちに素子領域７０の基板１００の表面にＯＮＯゲート絶縁膜９ａ、９ｂの第１層を構成する酸化シリコン膜１０ａ、１０ｂを形成する。酸化シリコン膜１０ａ、１０ｂの形成方法としては、前記第１の実施の形態の製造方法で説明した（ｃ１）〜（ｃ４）の方法の任意のひとつを用いることができる。 (C) Next, the substrate 100 that has been sufficiently cleaned by RCA cleaning or the like is thermally oxidized in a dry oxygen atmosphere, a thermal oxide film is grown on the front surface and the back surface of the substrate 100, and is immediately removed using a buffered hydrofluoric acid solution. The thickness of the sacrificial oxide film is less than 50 nm, preferably 5 nm to 20 nm. The substrate 100 after the sacrificial oxidation is sufficiently cleaned again by RCA cleaning or the like. Thereafter, a thick insulating film is formed on the surface of the substrate 100 using means such as thermal oxidation or CVD, and a field region (not shown) where the thick oxide film exists using well-known photolithography and wet etching or dry etching. And an element region (unit cell) 70 (see FIG. 12) from which the thick oxide film is removed. Note that the shape of the element region 70 at this stage is not different from that in FIG. 13B, but is different in that a field region is formed in the peripheral portion outside the element region 70.
Subsequently, the substrate 100 is again sufficiently cleaned by RCA cleaning or the like, and a diluted hydrofluoric acid solution is used to remove the chemical oxide film (SiO 2 ) generated on the surface of the element region 70 in the final stage of the cleaning. 5 seconds to 10 seconds, completely rinse the diluted hydrofluoric acid solution with ultrapure water, and then dry. Then, silicon oxide films 10a and 10b constituting the first layers of the ONO gate insulating films 9a and 9b are immediately formed on the surface of the substrate 100 in the element region 70. As a method of forming the silicon oxide films 10a and 10b, any one of the methods (c 1 ) to (c 4 ) described in the manufacturing method of the first embodiment can be used.

その後、その上にＬＰＣＶＤで第２層のＳｉＮ膜１１ａ、１１ｂを堆積させ、最後にＳｉＮ膜１１ａ、１１ｂを熱酸化（例えば、パイロジェニック酸化）させて第３層のＳｉＮ熱酸化膜１２ａ、１２ｂを表面に成長させ、図１３（ｃ）に示すような構造を得る。エピタキシャル基板１００の裏面にもＯＮＯ構造の膜が形成されるが、同図では図示省略している。各膜の成膜条件は前記本発明の実施の形態１と２に記載された条件と同じ条件を用いることができる。
ここで重要なポイントは、上記酸化シリコン膜１０ａ、１０ｂのＮＯｘ熱処理温度は、全ての後続工程のどの熱処理温度よりも高く設定するということである。ここでは後に、表側のソース接触電極６４と裏面ドレイン電極１７のオーム性接触を実現するために、温度１０００℃の急速加熱処理を実施するので、それより高い、例えば、１２７５℃という熱処理温度を選ぶとよい。 Thereafter, second-layer SiN films 11a and 11b are deposited thereon by LPCVD, and finally the SiN films 11a and 11b are thermally oxidized (for example, pyrogenic oxidation) to form third-layer SiN thermal oxide films 12a and 12b. Is grown on the surface to obtain a structure as shown in FIG. A film having an ONO structure is also formed on the back surface of the epitaxial substrate 100, but is not shown in the drawing. The same film forming conditions as those described in the first and second embodiments of the present invention can be used.
Here important point is, the silicon oxide film 10a, NO x annealing temperature 10b is that set higher than any other heat treatment temperature in the subsequent processes. Here, in order to realize ohmic contact between the source contact electrode 64 on the front side and the back drain electrode 17 later, a rapid heat treatment at a temperature of 1000 ° C. is performed, so a higher heat treatment temperature, for example, 1275 ° C. is selected. Good.

（ｄ）次に、基板１００の表面及び裏面の全面にシラン原料を用いた減圧ＣＶＤ法（成長温度６００℃〜７００℃）で厚み３００ｎｍ〜４００ｎｍの多結晶Ｓｉ膜を成膜する。その後、塩素酸リン（ＰＯＣｌ３）と酸素を用いた周知の熱拡散法（処理温度９００℃〜９５０℃）で多結晶Ｓｉ膜にｎ型の不純物Ｐ（リン）を添加し、導電性を付与する。Ｐ（リン）ではなくＢ（硼素）などのｐ型の不純物を添加してもよい。
続いて、基板１００の表面にフォトリソグラフィーと、Ｃ２Ｆ６と酸素をエッチャントとした反応性イオンエッチング（ＲＩＥ）を用いて、基板１００の表面側の多結晶Ｓｉ膜と、ＯＮＯゲート絶縁膜９ａ、９ｂのＳｉＮ熱酸化膜１２ａ、１２ｂとＳｉＮ膜１１ａ、１１ｂ、の不要な部分を連続的に取り除く。その後、フォトレジストを除去すると、図１４（ｄ）に示す構造になる。この工程でゲート電極７ａ、７ｂが定義（位置が特定）される。なお、エピタキシャル基板１００の裏面にも多結晶Ｓｉ膜が形成されるが、同図では図示省略されている。 (D) Next, a polycrystalline Si film having a thickness of 300 nm to 400 nm is formed on the entire front and back surfaces of the substrate 100 by a low pressure CVD method using a silane material (growth temperature: 600 ° C. to 700 ° C.). Thereafter, n-type impurity P (phosphorus) is added to the polycrystalline Si film by a well-known thermal diffusion method (treatment temperature: 900 ° C. to 950 ° C.) using phosphorus chlorate (POCl 3 ) and oxygen to impart conductivity. To do. A p-type impurity such as B (boron) may be added instead of P (phosphorus).
Subsequently, by using photolithography and reactive ion etching (RIE) using C 2 F 6 and oxygen as an etchant on the surface of the substrate 100, the polycrystalline Si film on the surface side of the substrate 100, and the ONO gate insulating film 9 a 9b, unnecessary portions of the SiN thermal oxide films 12a and 12b and the SiN films 11a and 11b are continuously removed. Thereafter, when the photoresist is removed, the structure shown in FIG. In this step, the gate electrodes 7a and 7b are defined (positions are specified). A polycrystalline Si film is also formed on the back surface of the epitaxial substrate 100, but is not shown in the figure.

（ｅ）次に、ＲＩＥが終了したＳｉＣエピタキシャル基板１００をＲＣＡ洗浄して、清浄化・乾燥した後、９５０℃でウェット酸化（パイロジェニック酸化）して、図１４（ｅ）に示すように、多結晶Ｓｉゲート電極７ａ、７ｂの側面及び上部とＳｉＮ膜１１の側面に、多結晶Ｓｉ熱酸化膜８ａ、８ｂとＳｉＮ側面熱酸化膜１３ａ、１３ｂを同時に成長させる。
本工程では上記（ｄ）のゲートエッチングで損傷を受けたリーク電流性ＳｉＮ膜の外縁部の側面を熱酸化膜１３ａ、１３ｂに転換することによって除去するとともに、図１４（ｅ）に示すごとく、多結晶Ｓｉゲート電極７ａ、７ｂの外縁端ＧをＳｉＮ膜の外縁端Ｎより僅かに内部に後退させて、ＳｉＮ膜１１の外縁のゲート電界を緩和させ、信頼性の向上を図っている。多結晶Ｓｉゲート電極７ａ、７ｂの外縁端Ｇを後退させるために、本発明の製造方法では、多結晶Ｓｉの酸化速度がＳｉＮ膜の酸化速度より高い性質を利用している。
また、本工程では、多結晶Ｓｉ熱酸化膜８ａ、８ｂ及びＳｉＮ側面熱酸化膜１３ａ、１３ｂを付加することによって、ゲート電極７ａ、７ｂの下に局在するＯＮＯゲート絶縁膜９ａ、９ｂを熱的に安定な材料、すなわち、多結晶ＳｉとＳｉＣと、熱酸化膜で包囲して保護する構造にしている。この構造は、後続の高温コンタクトアニール（１０００℃、２分）などで、ＯＮＯゲート絶縁膜９ａ、９ｂが周辺部材や環境と反応して劣化するのを防止するのに重要な役割を果たす。なお、多結晶Ｓｉ熱酸化膜８ａ、８ｂはゲート電極７ａ、７ｂの側壁だけでなく上面にも形成され、多結晶Ｓｉゲート電極７ａ、７ｂの厚みが目減りする。この目減り分を考慮して、結晶Ｓｉゲート電極７ａ、７ｂの初期の厚みは規定されているものとする。 (E) Next, the RIE-cleaned SiC epitaxial substrate 100 is RCA cleaned, cleaned and dried, and then wet-oxidized (pyrogenic oxidation) at 950 ° C., as shown in FIG. Polycrystalline Si thermal oxide films 8a and 8b and SiN side thermal oxide films 13a and 13b are grown simultaneously on the side surfaces and upper portions of the polycrystalline Si gate electrodes 7a and 7b and the side surfaces of the SiN film 11.
In this step, the side surface of the outer edge portion of the leakage current SiN film damaged by the gate etching of (d) is removed by converting to the thermal oxide films 13a and 13b, and as shown in FIG. The outer edge G of the polycrystalline Si gate electrodes 7a and 7b is slightly retreated from the outer edge N of the SiN film to relax the gate electric field at the outer edge of the SiN film 11, thereby improving the reliability. In order to retract the outer edge G of the polycrystalline Si gate electrodes 7a and 7b, the manufacturing method of the present invention utilizes the property that the oxidation rate of polycrystalline Si is higher than the oxidation rate of the SiN film.
In this step, the polycrystalline silicon thermal oxide films 8a and 8b and the SiN side surface thermal oxide films 13a and 13b are added to heat the ONO gate insulating films 9a and 9b located under the gate electrodes 7a and 7b. The material is protected by being surrounded by a thermally stable film, that is, polycrystalline Si and SiC, and a thermal oxide film. This structure plays an important role in preventing the ONO gate insulating films 9a and 9b from deteriorating due to reaction with peripheral members and the environment due to subsequent high-temperature contact annealing (1000 ° C., 2 minutes). The polycrystalline Si thermal oxide films 8a and 8b are formed not only on the sidewalls of the gate electrodes 7a and 7b but also on the upper surface, and the thickness of the polycrystalline Si gate electrodes 7a and 7b is reduced. Considering this reduction, the initial thickness of the crystalline Si gate electrodes 7a and 7b is defined.

（ｆ）次に、図１５（ｆ）に示すように、基板１００の表全面に層間絶縁膜１４を堆積する。この層間絶縁膜１４には、シランと酸素を原料とした常圧ＣＶＤで形成した約１μｍ厚のＳｉＯ２膜（ＮＳＧ）あるいはさらにリン（Ｐ）を添加したリン珪酸ガラス（ＰＳＧ）、さらにこれにホウ素を添加したホウ素リン珪酸ガラス（ＢＰＳＧ）などが適しているが、これに限定されるものではい。
この後、基板１００を通常の拡散炉に入れ、Ｎ２雰囲気で数１０分の穏やかな熱処理を行い、層間絶縁膜１４を高密度化する。このときの熱処理温度は、酸化シリコン膜１０ａ、１０ｂの形成（熱酸化）温度より低い温度（例えば９００℃〜１０００℃）になるように適宜選ばれる。 (F) Next, as shown in FIG. 15 (f), an interlayer insulating film 14 is deposited on the entire front surface of the substrate 100. The interlayer insulating film 14 includes a SiO 2 film (NSG) having a thickness of about 1 μm formed by atmospheric pressure CVD using silane and oxygen as raw materials, or phosphosilicate glass (PSG) to which phosphorus (P) is further added. Boron phosphosilicate glass (BPSG) to which boron is added is suitable, but is not limited to this.
Thereafter, the substrate 100 is put into a normal diffusion furnace, and a gentle heat treatment is performed for several tens of minutes in an N 2 atmosphere to increase the density of the interlayer insulating film 14. The heat treatment temperature at this time is appropriately selected so as to be a temperature (for example, 900 ° C. to 1000 ° C.) lower than the formation (thermal oxidation) temperature of the silicon oxide films 10a and 10b.

（ｇ）次に、周知のフォトリソグラフィーとドライ／ウェットエッチング手段を用いて、基板１００の表面側の層間絶縁膜１４と、ＯＮＯゲート絶縁膜のＳｉＣ熱酸化膜である酸化シリコン膜１０ａ、１０ｂとにソース窓６３を開口する。図示していないが、素子領域（図１２の７０）周辺に形成されているゲートコンタクト窓（図示せず）もこのとき、同時に開口される。エッチャント溶液またはガスが基板１００の裏に及ぶ場合には、裏面の一過性の多結晶Ｓｉ膜上の熱酸化膜（図示省略）も同時に除去される。
層間絶縁膜１４と酸化シリコン膜１０ａ、１０ｂのエッチングが終了したら、フォトレジスト・エッチングマスクが残ったままの基板１００の表全面にＤＣスパッタリングなどの成膜手段を用いてソース接触電極母材２５を全面蒸着する。ソース接触電極母材２５には、例えば、５０ｎｍ厚のＮｉ膜あるいはＣｏ膜などを用いることができる。
ソース接触電極母材２５の蒸着が終了したら、基板１００を専用のフォトレジスト・ストリッパに浸漬し、基板１００の表面に残されているフォトレジストを完全に除去する。それにより、図１５（ｇ）に示すように、ソース窓６３上と前記ゲートコンタクト窓（引出線と符号は非表示）の底面にのみソース接触電極母材２５が堆積した基板構造ができ上がる。 (G) Next, using well-known photolithography and dry / wet etching means, the interlayer insulating film 14 on the surface side of the substrate 100, and the silicon oxide films 10a and 10b which are SiC thermal oxide films of the ONO gate insulating film, A source window 63 is opened. Although not shown, a gate contact window (not shown) formed around the element region (70 in FIG. 12) is also opened at this time. When the etchant solution or gas reaches the back of the substrate 100, the thermal oxide film (not shown) on the back surface of the polycrystalline Si film is also removed.
After the etching of the interlayer insulating film 14 and the silicon oxide films 10a and 10b is completed, the source contact electrode base material 25 is formed on the entire surface of the substrate 100 with the photoresist / etching mask remaining by using a film forming means such as DC sputtering. Evaporate the entire surface. As the source contact electrode base material 25, for example, a Ni film or a Co film having a thickness of 50 nm can be used.
When the deposition of the source contact electrode base material 25 is completed, the substrate 100 is immersed in a dedicated photoresist stripper, and the photoresist remaining on the surface of the substrate 100 is completely removed. As a result, as shown in FIG. 15G, a substrate structure in which the source contact electrode base material 25 is deposited only on the source window 63 and on the bottom surface of the gate contact window (leading lines and symbols are not shown) is completed.

（ｈ）次に、基板１００を十分すすいで、乾燥させた後、表全面に厚み１μｍ以上の保護用レジスト材（フォトレジストでよい）を塗布して、基板１００の裏面側に残留している多結晶シリコン膜／ＳｉＮ熱酸化膜／ＳｉＮ膜（図示省略）をドライ・エッチングで順に除去する。このドライエッチング中に起きるプラズマダメージや帯電、汚染から接触電極母材２５とゲート絶縁膜１０ａ、１０ｂの劣化を防止するために、上記保護用レジストは使用される。
次に、基板１００を緩衝フッ酸溶液に浸漬して、前記酸化シリコン膜１０ａ、１０ｂの形成で生じた一過性のＳｉＣ熱酸化膜（図示なし）を除去し、エピタキシャル基板１００の裏面に清浄な結晶面を露出させる。緩衝フッ酸溶液を超純水で完全にすすぎ落して、乾燥させたところで、速やかに基板１００を高真空に維持された蒸着装置の中に据え付け、裏面に所望のドレイン接触電極母材（図示なし）を蒸着する。この裏面の電極母材としては、例えば、５０ｎｍ〜１００ｎｍ厚のＮｉ膜あるいはＣｏ膜を用いることができる。
次に、表面保護に使用したレジストを専用ストリッパ液で完全に剥離し、エピタキシャル基板１００を十分洗浄し、すすいでから乾燥させ、直ちに急速加熱処理装置に設置して、高純度のＡｒ雰囲気で１０００℃、２分間の急速加熱処理（コンタクト・アニール）を実施する。この熱処理によって、ソース窓６３の底（図１５（ｇ）の接触電極母材２５）と前記ゲートコンタクト窓の底ならびに裏面に堆積された各接触電極母材（Ｎｉ膜）はそれぞれ、ｎ＋型ソース領域５４ａ、５４ｂ（／ｐ＋型ベースコンタクト領域５７）（図１３（ｂ））、多結晶Ｓｉゲート電極接触領域（図示なし）、ｎ＋型ＳｉＣ基板１００の裏面と合金化して、極めて低抵抗を示すオーム性接触のソース電極６４、ゲート電極（図示なし）、ドレイン電極１７となり、図１６（ｈ）に示す基板構造が形成される。 (H) Next, after sufficiently rinsing and drying the substrate 100, a protective resist material (which may be a photoresist) having a thickness of 1 μm or more is applied to the entire front surface, and remains on the back side of the substrate 100. The polycrystalline silicon film / SiN thermal oxide film / SiN film (not shown) are sequentially removed by dry etching. The protective resist is used to prevent the contact electrode base material 25 and the gate insulating films 10a and 10b from deteriorating due to plasma damage, charging, and contamination that occur during the dry etching.
Next, the substrate 100 is immersed in a buffered hydrofluoric acid solution to remove the transient SiC thermal oxide film (not shown) generated by the formation of the silicon oxide films 10a and 10b, and the back surface of the epitaxial substrate 100 is cleaned. The crystal plane is exposed. When the buffered hydrofluoric acid solution is completely rinsed off with ultrapure water and dried, the substrate 100 is quickly installed in a vapor deposition apparatus maintained at a high vacuum, and a desired drain contact electrode base material (not shown) is provided on the back surface. ). As the electrode base material on the back surface, for example, a Ni film or a Co film having a thickness of 50 nm to 100 nm can be used.
Next, the resist used for the surface protection is completely stripped with a dedicated stripper solution, the epitaxial substrate 100 is sufficiently washed, rinsed and dried, and immediately installed in a rapid heat treatment apparatus, and 1000 in a high purity Ar atmosphere. A rapid heat treatment (contact annealing) is performed at 2 ° C. for 2 minutes. By this heat treatment, the contact electrode base material (Ni film) deposited on the bottom of the source window 63 (the contact electrode base material 25 in FIG. 15G) and the bottom and back surfaces of the gate contact window are respectively n + type. The source regions 54a and 54b (/ p + -type base contact region 57) (FIG. 13B), the polycrystalline Si gate electrode contact region (not shown), and the back surface of the n + -type SiC substrate 100 are alloyed and extremely low The source electrode 64, the gate electrode (not shown), and the drain electrode 17 having ohmic contact indicating resistance are formed, and the substrate structure shown in FIG. 16 (h) is formed.

（ｉ）最後に、コンタクト・アニールが済んだ基板１００を高真空に維持されたマグネトロンスパッタリング装置に据え付け、基板１００の表全面に所望の配線材料、例えばＡｌ膜を３μｍ厚に蒸着する。
この後、Ａｌ膜を成膜した基板１００の上面にフォトリソグラフィーでフォトレジストマスクを形成した後、基板１００の裏面に裏面電極保護用のフォトレジストを塗布して、このレジストを十分乾燥させてから、ＲＩＥでＡｌ膜をパターン化し、図１２に示すように、ソース接触電極６４に接続する内部配線１６とゲート電極接触に接続する内部配線（図示なし）を形成する。
最後に、レジストマスクを専用ストリッパ液で完全に除去し、基板１００を十分すすいでから乾燥させる。こうして、図１２に示した本発明に基づくプレーナ型パワーＭＯＳＦＥＴセルが完成する。 (I) Finally, the contact-annealed substrate 100 is installed in a magnetron sputtering apparatus maintained at a high vacuum, and a desired wiring material, for example, an Al film is deposited on the entire surface of the substrate 100 to a thickness of 3 μm.
Thereafter, a photoresist mask is formed by photolithography on the upper surface of the substrate 100 on which the Al film is formed, and then a photoresist for protecting the back electrode is applied to the back surface of the substrate 100, and the resist is sufficiently dried. Then, the Al film is patterned by RIE, and as shown in FIG. 12, internal wiring 16 connected to the source contact electrode 64 and internal wiring (not shown) connected to the gate electrode contact are formed.
Finally, the resist mask is completely removed with a dedicated stripper solution, and the substrate 100 is sufficiently rinsed and dried. Thus, the planar power MOSFET cell according to the present invention shown in FIG. 12 is completed.

このようにして作製した本発明に基づくＯＮＯ膜を含むＭＩＳ構造体を取り込んだプレーナ型パワーＭＯＳＦＥＴセルは、通常の単純なＳｉＣ熱酸化ゲート酸化膜を有するプレーナ型パワーＭＯＳＦＥＴセルより優れたトランジスタ特性を示した。
そのＯＮＯゲート絶縁膜を含むＭＩＳ構造体の部位は、前記第１の実施の形態と何ら変らない高いＴＤＤＢ寿命分布（図７参照）を示した。すなわち、本発明のＯＮＯ膜を含むＭＩＳ構造プレーナ型パワーＭＯＳＦＥＴセル及びその製造方法は、従来技術プレーナ型パワーＭＯＳＦＥＴの第１の問題点であった「（非特許文献５）ＯＮＯゲート絶縁膜にあっては、ＴＤＤＢ寿命はＳｉ熱酸化膜のレベルまで大きく向上しているが、Ｓｉ（ＭＯＳ）デバイスの実用上限温度を超える温度で長時間動作させるには必ずしも十分ではない」という問題を解決できるという効果を有している。
さらに、本発明の第３の実施の形態では、工程（ｃ３）と（ｃ４）を経由することによって、酸化シリコン膜１０ａ、１０ｂの形成をＳｉＣの熱酸化以外の手段で実施することを可能している。すなわち、本発明の第３の実施の形態は、従来技術のプレーナ型パワーＭＯＳＦＥＴの第２の問題点であった「（非特許文献５）のＯＮＯゲート絶縁膜にあっては、ＳｉＣに接する第１の酸化シリコン膜をＳｉＣ熱酸化膜で形成する構成になっているため、デバイス構造上の制約等でＳｉＣ熱酸化膜を用いることができないある種のＭＯＳ（ＭＩＳ）構造デバイスでは、上記従来ゲート絶縁膜の高信頼化技術を適用できない」という問題を解決できるという効果を有している。本効果はとくにＳｉＣ基板に設けたトレンチにＯＮＯゲート絶縁膜構造を形成するパワーＵＭＯＳＦＥＴの製作に極めて有効である。 The planar power MOSFET cell incorporating the MIS structure including the ONO film according to the present invention thus fabricated has superior transistor characteristics than the planar power MOSFET cell having a normal simple SiC thermal oxide gate oxide film. Indicated.
The portion of the MIS structure including the ONO gate insulating film showed a high TDDB life distribution (see FIG. 7) which is not different from that of the first embodiment. That is, the MIS structure planar type power MOSFET cell including the ONO film of the present invention and the manufacturing method thereof are the first problem of the prior art planar type power MOSFET. The TDDB life is greatly improved to the level of the Si thermal oxide film, but it is not always sufficient to operate at a temperature exceeding the practical upper limit temperature of the Si (MOS) device. ” Has an effect.
Furthermore, in the third embodiment of the present invention, the formation of the silicon oxide films 10a and 10b is performed by means other than the thermal oxidation of SiC through the steps (c 3 ) and (c 4 ). Is possible. In other words, the third embodiment of the present invention is the second problem of the planar power MOSFET of the prior art “In the ONO gate insulating film of (Non-patent Document 5), the first is in contact with SiC. In the case of a certain MOS (MIS) structure device in which the SiC thermal oxide film cannot be used due to restrictions on the device structure or the like, the conventional gate is formed by forming the silicon oxide film 1 with the SiC thermal oxide film. This has the effect of solving the problem that “the high reliability technology of the insulating film cannot be applied”. This effect is particularly effective for manufacturing a power UMOSFET in which an ONO gate insulating film structure is formed in a trench provided in a SiC substrate.

《第４の実施の形態》
上記第３の実施の形態は、本発明のＯＮＯ膜ゲート構造体を、プレーナ型パワーＭＯＳＦＥＴセルに適用したものであるが、類似の素子構造を有するＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）セルにも適用可能であることは言うまでもない。この場合も、第３の実施の形態のプレーナ型パワーＭＯＳＦＥＴセルとまったく同様の効果が得られる。
なお、以上説明した実施の形態は、本発明の理解を容易にするために記載されたものであって、本発明を限定するために記載されたものではない。したがって、上記実施の形態に開示された各要素は、本発明の技術的範囲に属する全ての設計変更や均等物をも含む趣旨である。
また、特許請求の範囲における各構成要素と、発明の実施の形態における各構成要素との対応について説明する。すなわち、実施の形態におけるＳｉＣエピタキシャル基板１（図１２においてはＳｉＣ基板１００及びエピタキシャル層２００）が、特許請求の範囲の炭化珪素基板に、酸化シリコン膜１０、１０ａ、１０ｂが第１の酸化シリコン膜に、ＳｉＮ膜１１、１１ａ、１１ｂが窒化シリコン膜に、ＳｉＮ熱酸化膜１２が窒化シリコン熱酸化膜に、ＯＮＯゲート絶縁膜９がＯＮＯ絶縁膜にそれぞれ対応する。 << Fourth Embodiment >>
In the third embodiment, the ONO film gate structure of the present invention is applied to a planar power MOSFET cell, but it is also applied to an IGBT (insulated gate bipolar transistor) cell having a similar element structure. It goes without saying that it is possible. In this case, the same effect as the planar type power MOSFET cell of the third embodiment can be obtained.
The embodiment described above is described in order to facilitate understanding of the present invention, and is not described in order to limit the present invention. Therefore, each element disclosed in the above embodiment includes all design changes and equivalents belonging to the technical scope of the present invention.
The correspondence between each component in the claims and each component in the embodiment of the invention will be described. That is, SiC epitaxial substrate 1 in the embodiment (SiC substrate 100 and epitaxial layer 200 in FIG. 12) is a silicon carbide substrate in claims, and silicon oxide films 10, 10a, and 10b are first silicon oxide films. Further, the SiN films 11, 11a, and 11b correspond to the silicon nitride film, the SiN thermal oxide film 12 corresponds to the silicon nitride thermal oxide film, and the ONO gate insulating film 9 corresponds to the ONO insulating film, respectively.

１…ＳｉＣエピタキシャル基板 ３…フィールド絶縁膜
４…下部絶縁膜 ５…上部絶縁膜
６…ゲート窓 ７、７ａ、７ｂ…ゲート電極
８、８ａ、８ｂ…多結晶Ｓｉ熱酸化膜
９、９ａ、９ｂ…ＯＮＯゲート絶縁膜
１０、１０ａ、１０ｂ…ＳｉＣ界面及び膜中にＮを含有する酸化シリコン膜
１１、１１ａ、１１ｂ…ＳｉＮ膜 １２、１２ａ、１２ｂ…ＳｉＮ熱酸化膜
１３、１３ａ、１３ｂ…ＳｉＮ側面熱酸化膜
１４、１４ａ、１４ｂ…層間絶縁膜
１５…ゲートコンタクト窓 １６…内部配線
１７…オーム性接触電極（ドレイン電極） ２０…ＣＶＤ酸化膜
２１ａ、２１ｂ…第１のイオン注入マスク ２５…ソース接触母材
５３ａ、５３ｂ…ｐ型ベース領域 ５４ａ、５４ｂ…ｎ＋型ソース領域
５７…ｐ＋型ベースコンタクト領域 ６３…ソース窓
６４…ソース電極 ７０…素子領域（ユニットセル）
１００…ＳｉＣ基板 ２００…ｎ−型エピタキシャル層
２０１…一過性ＳｉＣ熱酸化膜 ２０２…一過性酸化シリコン膜
２０３…一過性ＳｉＮ膜 ２０４…一過性ＳｉＣ熱酸化膜
Ｇ…ゲート電極の外縁端 Ｎ…ＳｉＮ膜の外縁端 DESCRIPTION OF SYMBOLS 1 ... SiC epitaxial substrate 3 ... Field insulating film 4 ... Lower insulating film 5 ... Upper insulating film 6 ... Gate window 7, 7a, 7b ... Gate electrode 8, 8a, 8b ... Polycrystalline Si thermal oxide film 9, 9a, 9b ... ONO gate insulating films 10, 10a, 10b ... SiC interfaces and silicon oxide films 11, 11a, 11b ... SiN films 12, 12a, 12b ... SiN thermal oxide films 13, 13a, 13b ... SiN side surface heat containing N in the film Oxide films 14, 14a, 14b ... interlayer insulating film 15 ... gate contact window 16 ... internal wiring 17 ... ohmic contact electrode (drain electrode) 20 ... CVD oxide film 21a, 21b ... first ion implantation mask 25 ... source contact mother Material 53a, 53b ... p-type base region 54a, 54b ... n + type source region 57 ... p + type base contact region 63 ... source window 64 ... Source electrode 70: Element region (unit cell)
DESCRIPTION OF SYMBOLS 100 ... SiC substrate 200 ... N - type epitaxial layer 201 ... Transient SiC thermal oxide film 202 ... Transient silicon oxide film 203 ... Transient SiN film 204 ... Transient SiC thermal oxide film G ... Outer edge of gate electrode Edge N ... Outer edge of SiN film

Claims (9)

炭化珪素基板の表面に形成されたフィールド絶縁膜に、フォトリソグラフィとウエットエッチングにより所定のゲート窓を炭化珪素基板に達する深さで形成する工程と、
前記ゲート窓が形成された炭化珪素基板の表面に、第１の酸化シリコン膜（Ｏ）を形成する工程と、
第１の酸化シリコン膜の上に、窒化シリコン膜（Ｎ）を積層する工程と、
前記窒化シリコン膜（Ｎ）を酸化させて、表面から所定の深さまで第２の酸化シリコン膜（Ｏ）を形成して、ＯＮＯ絶縁膜を形成する工程と、
前記ＯＮＯ絶縁膜の上にゲート電極を形成する工程と、
を備えた炭化珪素半導体装置の製造方法であって、
前記第１の酸化シリコン膜を形成する工程は、
前駆酸化シリコン膜を成膜する工程と、
該前駆酸化シリコン膜を酸化窒素（ＮＯｘ）ガス雰囲気で熱処理して前記第１の酸化シリコン膜とする工程と、を備え、
前記ゲート電極を形成する工程は、
前記ＯＮＯ絶縁膜の上に多結晶シリコン膜を成膜する工程と、
前記多結晶シリコン膜に不純物を添加して前記多結晶シリコン膜に導電性を付与する工程と、
前記多結晶シリコン膜の上に、所望のマスクを形成する工程と、
前記マスクを介して、前記多結晶シリコン膜、前記第２の酸化シリコン膜、前記窒化シリコン膜を連続的にエッチングし、前記ゲート電極と前記第２の酸化シリコン膜と前記窒化シリコン膜の外縁を定義する工程と、
前記ゲート電極の側面及び上部と前記窒化シリコン膜の外縁を酸化する工程と、
を備えたことを特徴とする炭化珪素半導体装置の製造方法。 Forming a predetermined gate window at a depth reaching the silicon carbide substrate by photolithography and wet etching in the field insulating film formed on the surface of the silicon carbide substrate;
Forming a first silicon oxide film (O) on the surface of the silicon carbide substrate on which the gate window is formed;
Laminating a silicon nitride film (N) on the first silicon oxide film;
Oxidizing the silicon nitride film (N) to form a second silicon oxide film (O) from the surface to a predetermined depth to form an ONO insulating film;
Forming a gate electrode on the ONO insulating film;
A method for manufacturing a silicon carbide semiconductor device comprising:
The step of forming the first silicon oxide film includes
Forming a precursor silicon oxide film;
Heat-treating the precursor silicon oxide film in a nitrogen oxide (NO x ) gas atmosphere to form the first silicon oxide film,
The step of forming the gate electrode includes:
Forming a polycrystalline silicon film on the ONO insulating film;
Adding impurities to the polycrystalline silicon film to impart conductivity to the polycrystalline silicon film;
Forming a desired mask on the polycrystalline silicon film;
The polycrystalline silicon film, the second silicon oxide film, and the silicon nitride film are continuously etched through the mask, and the outer edges of the gate electrode, the second silicon oxide film, and the silicon nitride film are formed. A process to define;
Oxidizing the side and upper portions of the gate electrode and the outer edge of the silicon nitride film;
A method for manufacturing a silicon carbide semiconductor device, comprising: 前記第１の酸化シリコン膜を形成する工程は、
前駆酸化シリコン膜上に、熱酸化以外の手段で他の酸化シリコン膜を堆積して形成する工程であることを特徴とする請求項１記載の炭化珪素半導体装置の製造方法。 The step of forming the first silicon oxide film includes
2. The method for manufacturing a silicon carbide semiconductor device according to claim 1, which is a step of depositing and forming another silicon oxide film on the precursor silicon oxide film by means other than thermal oxidation. 前記酸化窒素（ＮＯｘ）ガス雰囲気は、Ｎ２Ｏ（笑気）、ＮＯ（一酸化窒素）、ＮＯ２（二酸化窒素）、これらのうちの少なくとも２種の混合気体、または、前記１種の気体もしくは前記混合気体を希釈した気体を供給して形成することを特徴とする請求項１記載の炭化珪素半導体装置の製造方法。 The nitrogen oxide (NO x ) gas atmosphere is N 2 O (laughing gas), NO (nitrogen monoxide), NO 2 (nitrogen dioxide), a mixed gas of at least two of these, or the one kind of the above The method for manufacturing a silicon carbide semiconductor device according to claim 1, wherein the silicon carbide semiconductor device is formed by supplying a gas or a gas obtained by diluting the mixed gas. 前記酸化窒素（ＮＯｘ）ガス雰囲気での熱処理、再酸化、または熱酸化は、１０００℃〜１４００℃の温度範囲で実施することを特徴とする請求項１記載の炭化珪素半導体装置の製造方法。 2. The method of manufacturing a silicon carbide semiconductor device according to claim 1, wherein the heat treatment, re-oxidation, or thermal oxidation in the nitrogen oxide (NO x ) gas atmosphere is performed in a temperature range of 1000 ° C. to 1400 ° C. 3. 前記酸化窒素（ＮＯｘ）ガス雰囲気での熱処理、再酸化、または熱酸化は、１１００℃〜１３５０℃の温度範囲で実施することを特徴とする請求項４記載の炭化珪素半導体装置の製造方法。 The method for manufacturing a silicon carbide semiconductor device according to claim 4, wherein the heat treatment, reoxidation, or thermal oxidation in the nitrogen oxide (NO x ) gas atmosphere is performed in a temperature range of 1100 ° C. to 1350 ° C. 6. 前記前駆酸化シリコン膜は、熱酸化以外の成膜手段で堆積して形成することを特徴とする請求項１記載の炭化珪素半導体装置の製造方法。   2. The method of manufacturing a silicon carbide semiconductor device according to claim 1, wherein the precursor silicon oxide film is formed by deposition using a film forming means other than thermal oxidation. 前記熱酸化以外の成膜手段が、化学的気相成長法であることを特徴とする請求項６記載の炭化珪素半導体装置の製造方法。   The method for manufacturing a silicon carbide semiconductor device according to claim 6, wherein the film forming means other than the thermal oxidation is a chemical vapor deposition method. 前記前駆酸化シリコン膜は、化学的気相成長法で堆積した多結晶シリコンまたは無定形シリコン膜を熱酸化して形成することを特徴とする請求項１記載の炭化珪素半導体装置の製造方法。   2. The method of manufacturing a silicon carbide semiconductor device according to claim 1, wherein the precursor silicon oxide film is formed by thermally oxidizing a polycrystalline silicon or amorphous silicon film deposited by chemical vapor deposition. 前記第１の酸化シリコン膜を形成した後のすべての製造工程は、前記第１の酸化シリコン膜の酸化窒素（ＮＯｘ）ガス雰囲気での熱処理、再酸化または熱酸化の温度を超えない温度で処理することを特徴とする請求項１または請求項２記載の炭化珪素半導体装置の製造方法。 All the manufacturing steps after forming the first silicon oxide film are performed at a temperature not exceeding the temperature of the heat treatment, re-oxidation or thermal oxidation of the first silicon oxide film in a nitrogen oxide (NO x ) gas atmosphere. The method for manufacturing a silicon carbide semiconductor device according to claim 1, wherein the silicon carbide semiconductor device is processed.
JP2012063091A 2012-03-21 2012-03-21 Method for manufacturing silicon carbide semiconductor device Active JP5460768B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2012063091A JP5460768B2 (en) 2012-03-21 2012-03-21 Method for manufacturing silicon carbide semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012063091A JP5460768B2 (en) 2012-03-21 2012-03-21 Method for manufacturing silicon carbide semiconductor device

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2005247175A Division JP2007066944A (en) 2005-08-29 2005-08-29 Silicon carbide semiconductor device and its manufacturing method

Publications (2)

Publication Number Publication Date
JP2012142598A true JP2012142598A (en) 2012-07-26
JP5460768B2 JP5460768B2 (en) 2014-04-02

Family

ID=46678498

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012063091A Active JP5460768B2 (en) 2012-03-21 2012-03-21 Method for manufacturing silicon carbide semiconductor device

Country Status (1)

Country Link
JP (1) JP5460768B2 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015133392A (en) * 2014-01-10 2015-07-23 富士通セミコンダクター株式会社 Semiconductor device and method of manufacturing the same

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11505073A (en) * 1995-11-08 1999-05-11 クリー リサーチ インコーポレイテッド Method for reducing defects in an oxide layer on silicon carbide
JP2003031808A (en) * 2001-07-16 2003-01-31 Nissan Motor Co Ltd Semiconductor device and its manufacturing method
JP2003243653A (en) * 2002-02-19 2003-08-29 Nissan Motor Co Ltd Method for manufacturing silicon carbide semiconductor device
JP2003243654A (en) * 2001-12-11 2003-08-29 Nissan Motor Co Ltd Silicon carbide semiconductor device and method for manufacturing the same
WO2004097926A1 (en) * 2003-04-24 2004-11-11 Cree Inc. Silicon carbide power devices with self-aligned source and well regions and methods of fabricating same
JP2004537847A (en) * 2001-06-11 2004-12-16 クリー　インコーポレイテッド Capacitor and manufacturing method thereof
JP2005019951A (en) * 2003-06-06 2005-01-20 Japan Science & Technology Agency SiC SEMICONDUCTOR DEVICE AND ITS MANUFACTURING METHOD

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11505073A (en) * 1995-11-08 1999-05-11 クリー リサーチ インコーポレイテッド Method for reducing defects in an oxide layer on silicon carbide
JP2004537847A (en) * 2001-06-11 2004-12-16 クリー　インコーポレイテッド Capacitor and manufacturing method thereof
JP2003031808A (en) * 2001-07-16 2003-01-31 Nissan Motor Co Ltd Semiconductor device and its manufacturing method
JP2003243654A (en) * 2001-12-11 2003-08-29 Nissan Motor Co Ltd Silicon carbide semiconductor device and method for manufacturing the same
JP2003243653A (en) * 2002-02-19 2003-08-29 Nissan Motor Co Ltd Method for manufacturing silicon carbide semiconductor device
WO2004097926A1 (en) * 2003-04-24 2004-11-11 Cree Inc. Silicon carbide power devices with self-aligned source and well regions and methods of fabricating same
JP2005019951A (en) * 2003-06-06 2005-01-20 Japan Science & Technology Agency SiC SEMICONDUCTOR DEVICE AND ITS MANUFACTURING METHOD

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015133392A (en) * 2014-01-10 2015-07-23 富士通セミコンダクター株式会社 Semiconductor device and method of manufacturing the same

Also Published As

Publication number Publication date
JP5460768B2 (en) 2014-04-02

Similar Documents

Publication Publication Date Title
JP2007066944A (en) Silicon carbide semiconductor device and its manufacturing method
JP4793293B2 (en) Silicon carbide semiconductor device and manufacturing method thereof
JP4872217B2 (en) Method for manufacturing silicon carbide semiconductor element
WO2014054121A1 (en) Semiconductor device and method for manufacturing semiconductor device
JP4956783B2 (en) Method for manufacturing silicon carbide semiconductor device
KR20050084685A (en) Semiconductor device and power converter, driving inverter, general-purpose inverter and high-power high-frequency communication device using same
CN108417617B (en) Silicon carbide groove type MOSFETs and preparation method thereof
JP2005276978A (en) Ohmic electrode structure, manufacturing method thereof, semiconductor manufacturing device, and semiconductor device
US20060027833A1 (en) Silicon carbide semiconductor device and method of manufacturing the same
JP2009043880A (en) Method of manufacturing silicon carbide semiconductor device and silicon carbide semiconductor device
JP4013842B2 (en) Method for manufacturing silicon carbide semiconductor device
JP6041311B2 (en) Manufacturing method of silicon carbide semiconductor device
JP2006074024A (en) Silicon carbide semiconductor apparatus and method of manufacturing the same
JP5460768B2 (en) Method for manufacturing silicon carbide semiconductor device
CN109686792B (en) Normally-off SiC-based DMOSFET device and preparation method thereof
JP5360011B2 (en) Method for manufacturing silicon carbide semiconductor device
CN117438472A (en) Mixed gate silicon carbide field effect transistor device and preparation method thereof
JP2024039821A (en) Semiconductor device, semiconductor device manufacturing method, inverter circuit, drive device, vehicle, and elevator
JP2017168603A (en) Silicon carbide semiconductor element and silicon carbide semiconductor element manufacturing method
JP2013232563A (en) Silicon carbide semiconductor device manufacturing method

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130830

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130903

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20131030

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20131217

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140114

R150 Certificate of patent or registration of utility model

Ref document number: 5460768

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150