JP2012129573A - 半導体発光素子の製造方法 - Google Patents

Abstract

【課題】動作電圧を低減した半導体発光素子の製造方法を提供する。
【解決手段】実施形態に係る半導体発光素子の製造方法は、ｎ形の第１半導体層と、ｐ形の第２半導体層と、前記第１半導体層と前記第２半導体層との間に設けられ、前記第２半導体層から前記第１半導体層に向かう第１方向に沿って積層され窒化物半導体を含む複数の障壁層と、前記障壁層どうしの間に設けられＩｎを含む窒化物半導体を含む井戸層と、を含む発光層と、を備えた半導体発光素子の製造方法であって、前記障壁層の形成は、反応炉内を第１温度よりも低い第２温度に設定して第１低温度形成層を形成する工程と、前記第１低温度形成層を形成した後、前記反応炉内を前記第１温度に設定して高温度形成層を形成する工程と、を含む。
【選択図】図８

Description

本発明の実施形態は、半導体発光素子の製造方法に関する。

窒化物半導体は、紫外、青色、緑色の発光ダイオード（ＬＥＤ：Light Emitting Diode）や、青紫色、青色のレーザダイオード（ＬＤ：Laser Diode）などに応用されている。このような半導体発光素子において、発光効率や動作電圧などの動作特性の向上がさらに求められている。

M.J.Galtrey, R.A.Oliver, M.J.Kappers, C.J.Humphreys, P.H.Clifton, D.Larson, D.W.Saxey, and A.Cerezos, "Three-dimensional atom probe analysis of green- and blue-emitting InxG1-xN/GaN multiple quantum well structure", J. Appl. Phys. 104 (2008) 013524.

本発明の実施形態は、動作電圧を低減した半導体発光素子の製造方法を提供する。

実施形態に係る半導体発光素子の製造方法は、ｎ形の第１半導体層と、ｐ形の第２半導体層と、前記第１半導体層と前記第２半導体層との間に設けられ、前記第２半導体層から前記第１半導体層に向かう第１方向に沿って積層され窒化物半導体を含む複数の障壁層と、前記障壁層どうしの間に設けられＩｎを含む窒化物半導体を含む井戸層と、を含む発光層と、を備えた半導体発光素子の製造方法であって、前記障壁層の形成は、反応炉内を第１温度よりも低い第２温度に設定して第１低温度形成層を形成する工程と、前記第１低温度形成層を形成した後、前記反応炉内を前記第１温度に設定して高温度形成層を形成する工程と、を含む。

実施形態に係る半導体発光素子を示す模式的断面図である。 実施形態に係る半導体発光素子の一部を示す模式的断面図である。 実施形態に係る半導体発光素子の一部を拡大した模式的断面図である。 図４（ａ）及び図４（ｂ）は、半導体発光素子の特性を示す模式図である。 図５（ａ）及び図５（ｂ）は、半導体発光素子の特性を示す模式図である。 半導体発光素子の特性を示すグラフ図である。 半導体発光素子の特性を示すグラフ図である。 実施形態に係る半導体発光素子の製造方法を示す模式図である。

以下、実施形態を図に基づき説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。

図１は、実施形態に係る半導体発光素子の構成を例示する模式的断面図である。
図２は、実施形態に係る半導体発光素子の一部の構成を例示する模式的断面図である。 図３は、実施形態に係る半導体発光素子の一部を拡大した模式的断面図である。

図１に表したように、実施形態に係る半導体発光素子１１０は、ｎ形の第１半導体層１０と、ｐ形の第２半導体層２０と、第１半導体層１０と第２半導体層２０との間に設けられた発光層３０と、を有する。第１半導体層１０及び第２半導体層２０は、例えば窒化物半導体を含む。

ここで、第２半導体層２０から第１半導体層１０に向かう方向を＋Ｚ方向（第１方向）とする。＋Ｚ方向に対して垂直な１つの方向をＸ軸方向とする。＋Ｚ方向に対して垂直でＸ軸方向に対して垂直な方向をＹ軸方向とする。

図２に表したように、発光層３０は、＋Ｚ方向に沿って積層された複数の障壁層ＢＬと、障壁層ＢＬどうしの間に設けられた井戸層ＷＬと、を含む。井戸層ＷＬは、Ｉｎを含む。障壁層ＢＬ及び井戸層ＷＬは、窒化物半導体を含む。例えば障壁層ＢＬはＧａＮを含む。井戸層ＷＬは、ＩｎＧａＮを含む。障壁層ＢＬは、例えば実質的にＩｎを含まない。または、障壁層ＢＬがＩｎを含む場合は、障壁層ＢＬにおけるＩｎの濃度は、井戸層ＷＬにおけるＩｎの濃度よりも低い。

半導体発光素子１１０は、例えば窒化物半導体を用いたＬＥＤである。
図１に表したように、例えばｃ面サファイアの基板１の上に、バッファ層２が設けられる。バッファ層２の上に、例えば下地層１１が設けられる。下地層１１の上に、ｎ形コンタクト層１２が設けられる。ｎ形コンタクト層１２には、例えばＧａＮが用いられる。下地層１１には、例えばアンドープのＧａＮが用いられる。ｎ形コンタクト層１２は、第１半導体層１０に含まれる。便宜上、下地層１１が第１半導体層１０に含まれるものと見なしても良い。

本具体例では、ｎ形コンタクト層１２の上に、積層体４０が設けられている。積層体４０においては、例えば、複数の第１層４１と、複数の第２層４２と、が交互に積層されている。積層体４０は、例えば超格子構造を有する。積層体４０は必要に応じて設けられ省略しても良い。

積層体４０の上には、発光層３０（活性層）が設けられている。発光層３０は、例えば多重量子井戸（ＭＱＷ：Multiple Quantum Well）構造を有する。
図２に表したように、発光層３０は、複数の障壁層ＢＬ及び複数の井戸層ＷＬが、交互に積層された構造を有することができる。また、発光層３０は、井戸層ＷＬが１つのＳＱＷ（Single Quantum Well）構成を有していてもよい。

図１に表したように、発光層３０の上には、第２半導体層２０が設けられる。第２半導体層２０は、例えば、第１ｐ形層２１、第２ｐ形層２２及び第３ｐ形層２３を含む。第１ｐ形層２１は、第３ｐ形層２３と発光層３０との間に設けられる。第２ｐ形層２２は、第１ｐ形層２１と第３ｐ形層２３との間に設けられる。

第１ｐ形層２１には、例えばｐ形ＡｌＧａＮ層が用いられる。第２ｐ形層２２には、例えば、ｐ形ＧａＮ層２２が用いられる。第３ｐ形層２３には、例えばｐ形ＧａＮ層が用いられる。第３ｐ形層２３におけるｐ形不純物（例えばＭｇ）の濃度は、第２ｐ形層２２におけるｐ形不純物濃度よりも高い。第１ｐ形層２１は、例えば電子オーバーフロー防止（抑制）層の機能を有する。第３ｐ形層２３は、コンタクト層の機能を有する。

第３ｐ形層２３の上に、第２コンタクト電極部６１が設けられている。第２コンタクト電極部６１は、例えば、発光層３０から放出される光に対して透光性を有する透明電極である。第２コンタクト電極部６１の上の一部には、ｐ側パッド電極部６２ｐが設けられる。ｐ側パッド電極部６２ｐには、例えばＮｉ／Ａｕの積層構造が用いられる。

ｎ形コンタクト層１２の一部、ならびに、その一部に対応する積層体４０、発光層３０及び第２半導体層２０が除去されている。これにより、ｎ形コンタクト層１２の一部が露出する。第１コンタクト電極部５１が、ｎ形コンタクト層１２が露出した面１０ａ上に設けられている。

第１コンタクト電極部５１は、例えばＴｉ／Ａｌ／Ｔａ／Ｔｉ／Ｐｔの積層構造を有する。第１コンタクト電極部５１の上には、ｎ側パッド電極５２ｎが設けられる。ｎ側パッド電極５２ｎは、例えばＮｉ／Ａｕの積層構造を有する。ｎ側パッド電極５２ｎは、第１コンタクト電極部５１上の一部または全面の上に設けられる。

なお、第１コンタクト電極部５１、ｎ側パッド電極５２ｎ、第２コンタクト電極部６１及びｐ側パッド電極部６２ｐに関する上記の構造及び材料は一例であり、実施形態はこれに限定されない。

積層体４０の第１層４１は、例えばＩｎ_ｘＧａ_１−ｘＮ（０≦ｘ＜１）を含む。第２層４２は、例えばＩｎ_ｙＧａ_１−ｙＮ（０＜ｙ≦１、ｘ＜ｙ）を含む。

障壁層ＢＬは、Ｉｎ_ｂＧａ_１−ｂＮ（０≦ｂ＜１）を含む。井戸層ＷＬは、Ｉｎ_ｗＧａ_１−ｗＮ（０＜ｗ＜１、ｂ＜ｗ）を含む。なお、障壁層ＢＬ及び井戸層ＷＬは、微量のＡｌ等を含んでも良い。

障壁層ＢＬの厚さは、例えば５ナノメートル（ｎｍ）以上１０ｎｍ以下である。また、井戸層ＷＬの厚さは、例えば２ｎｍ以上４ｎｍ以下である。
例えば、発光のピーク波長が４５０ｎｍである場合は、障壁層ＢＬには、例えばＧａＮが用いられ、井戸層ＷＬには、例えばＩｎ_０．１５Ｇａ_０．８５Ｎが用いられる。

図３に表したように、発光層３０において、障壁層ＢＬ及び井戸層ＷＬが、例えば６〜９周期で積層されている。例えば、障壁層ＢＬの数は９であり、井戸層ＷＬの数は８である。実施形態において、井戸層ＷＬの数（及び障壁層ＢＬの数）は、任意である。

井戸層ＷＬは、例えば第１井戸層ＷＬ１〜第ｎ井戸層ＷＬｍを含む。ここで、「ｍ」は１以上の整数である。例えば、第（ｉ＋１）井戸層ＷＬ（ｉ＋１）は、第ｉ井戸層ＷＬｉと第１半導体層１０との間に配置されるものとする。ここで、「ｉ」は１以上の整数である。

複数の障壁層ＢＬは、例えば第１障壁層ＢＬ１〜第（ｍ＋１）障壁層ＢＬ（ｍ＋１）を含む。例えば第（ｉ＋１）障壁層ＢＬ（ｉ＋１）は、第ｉ障壁層ＢＬｉと第１半導体層１０との間に配置されるものとする。第ｉ井戸層ＷＬｉは、第ｉ障壁層ＢＬｉと第（ｉ＋１）障壁層ＢＬ（ｉ＋１）との間に配置されるものとする。

図３に表したように、井戸層ＷＬは、ｐ側界面部分ＰＳと、ｎ側界面部分ＮＳと、を有する。ｐ側界面部分ＰＳは、井戸層ＷＬからみて第２半導体層２０の側の障壁層ＢＬとの界面を含む部分である。ｎ側界面部分ＮＳは、井戸層ＷＬからみて第１半導体層１０の側の障壁層ＢＬとの界面を含む部分である。

ｐ側界面部分ＰＳは、第１ｐ側界面部分ＰＳ１〜第ｍｐ側界面部分ＰＳｍを含む。第ｉｐ側界面部分ＰＳｉは、第ｉ井戸層ＷＬｉの、第ｉ井戸層ＷＬｉと第ｉ障壁層ＢＬｉとの界面を含む部分である。

ｎ側界面部分ＮＳは、第１ｎ側界面部分ＮＳ１〜第ｍｎ側界面部分ＮＳｍを含む。第ｉｎ側界面部分ＮＳｉは、第ｉ井戸層ＷＬｉの、第ｉ井戸層ＷＬｉと第（ｉ＋１）障壁層ＢＬ（ｉ＋１）との界面を含む部分である。

本実施形態においては、ｐ側界面部分ＰＳの＋Ｚ方向に対して垂直な面内におけるＩｎの濃度のばらつきは、ｎ側界面部分ＮＳの＋Ｚ方向に対して垂直な面内におけるＩｎの濃度のばらつき以下である。

例えば、第ｉｐ側界面部分ＰＳｉの＋Ｚ方向に対して垂直な面内におけるＩｎの濃度のばらつきは、第ｉｎ側界面部分ＮＳｉの＋Ｚ方向に対して垂直な面内におけるＩｎの濃度のばらつき以下である。
これにより、動作電圧が低減する。

例えば、ｐ側界面部分ＰＳの＋Ｚ方向に対して垂直な面内におけるＩｎの濃度のばらつきは、ｐ側界面部分ＰＳにおける＋Ｚ方向に対して垂直な面内における等Ｉｎ濃度面の３次元凹凸の二乗平均平方根（ＲＭＳ：Root Mean Saquare）で表される。ｎ側界面部分ＮＳの＋Ｚ方向に対して垂直な面内におけるＩｎの濃度のばらつきは、ｎ側界面部分ＮＳにおける＋Ｚ方向に対して垂直な面内における等Ｉｎ濃度面の３次元凹凸の二乗平均平方根（ＲＭＳ）で表される。

すなわち、実施形態においては、例えば、第ｉｐ側界面部分ＰＳｉの＋Ｚ方向に対して垂直な面内における等Ｉｎ濃度面の３次元凹凸のＲＭＳは、第ｉｎ側界面部分ＮＳｉの＋Ｚ方向に対して垂直な面内における等Ｉｎ濃度面の３次元凹凸のＲＭＳ以下である。

本実施形態に係るこのような構成は、発明者が行った実験により見出された新たな知見に基づいている。以下、この実験について説明する。

ｃ面サファイヤの基板１をＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）装置の反応炉に導入する。反応炉のサセプタ上で、基板１を１１００℃に加熱する。これにより、基板１の表面の酸化膜を除去した。

基板１の上に、厚さ３０ｎｍのバッファ層２を形成した。バッファ層２の上に、下地層１１として、厚さ３マイクロメートル（μｍ）のアンドープのＧａＮ層を形成した。さらに、下地層１１の上に、ｎ形コンタクト層１２として、厚さ２μｍのＳｉドープＧａＮ層を形成した。

ｎ形コンタクト層１２の上に積層体４０を形成した。積層体４０の上に、障壁層ＢＬと井戸層ＷＬとを積層したＭＱＷ構造の発光層３０を形成した。障壁層ＢＬはＧａＮ層である。井戸層ＷＬは、Ｉｎ組成比が１５％のＩｎ_０．１５Ｇａ_０．８５Ｎ層である。この実験では、障壁層ＢＬと井戸層ＷＬとを交互に８周期積層し、最上の井戸層ＷＬ（第１井戸層ＷＬ１）の上に最終の障壁層ＢＬ（第１障壁層ＢＬ１）を形成した。障壁層ＢＬの厚さは５ｎｍである。井戸層ＷＬの厚さは２．５ｎｍである。

発光層３０の上に、第１ｐ形層２１として、２層のＡｌＧａＮ層を形成した。すなわち、発光層３０の上に、厚さが５ｎｍでＡｌ組成比が０．３％の、１層目のＡｌＧａＮ層を形成した。この上に、厚さが５ｎｍでＡｌ組成比が１０％の２層目のＡｌＧａＮ層を形成した。２層目のＡｌＧａＮ層は、５×１０^１９／ｃｍ^３でＭｇを含む。第１ｐ形層２１の上に、第２ｐ形層２２として、厚さが８０ｎｍのｐ形ＧａＮ層を形成した。第２ｐ形層２２におけるＭｇの濃度は２×１０^１９／ｃｍ^３である。第２ｐ形層２２の上に、第３ｐ形層２３として、厚さが１０ｎｍ程度のｐ形ＧａＮ層を形成した。第３ｐ形層２３におけるＭｇの濃度は１×１０^２１／ｃｍ^３である。その後、基板１をＭＯＣＶＤ装置の反応炉から取り出した。

上記の試料の一部をドライエッチングして、ｎ形コンタクト層１２の一部を露出させた。露出したｎ形コンタクト層１２の上に、Ｔｉ／Ｐｔ／Ａｕの多層構造の第１コンタクト電極部５１を形成した。また、第２半導体層２０（第３ｐ形層２３）の上に、第２コンタクト電極部６１として、透明電極(ＩＴＯ：Indium Tin Oxide）を形成した。さらに、その一部に、直径８０μｍのＮｉ／Ａｕの積層構造によるｐ側パッド電極部６２ｐを形成した。

これにより、半導体発光素子が得られる。
実験では、半導体層の形成条件を変えることで、複数の試料（後述する試料Ｓ１〜Ｓ５）を作製した。このようにして得られた試料の発光特性を評価した。その結果、動作電圧が高い試料と低い試料があった。発明者は、このような特性の違いと、半導体発光素子の発光層の状態と、の関係について各種の解析を行った。そして、井戸層ＷＬの面内におけるＩｎの濃度のばらつきの特性が、動作特性に関係していることを見出した。

以下では、発光層３０の面内のＩｎの濃度の変動の評価に関して説明する。発明者は、試料の発光層３０の面内のＩｎの濃度分布を、３次元アトムプローブ(３ＤＡＰ）法で測定し、３次元元素マップを得た。

図４（ａ）、図４（ｂ）、図５（ａ）及び図５（ｂ）は、半導体発光素子の特性を例示する模式図である。
すなわち、これらの図は、井戸層ＷＬのＩｎの等濃度面の３次元元素マップを例示する図である。

この３次元元素マップは、井戸層ＷＬの所定の測定範囲におけるＩｎの濃度の３ＤＡＰ方による測定値に基づき描かれている。測定範囲は、＋Ｚ方向に対して垂直な面（Ｘ−Ｙ平面）における直径が３０ｎｍの範囲である。この測定範囲におけるＩｎの濃度に基づいて等Ｉｎ濃度面が描かれている。この例では、等Ｉｎ濃度面は、Ｉｎの濃度が４．０原子パーセント（ａｔｏｍｉｃ％）である面である。

図４（ａ）及び図５（ａ）は、井戸層ＷＬのｐ側界面部分ＰＳ（この例は第１ｐ側界面部分ＰＳ１）におけるＩｎの等濃度面に対応する。図４（ｂ）及び図５（ｂ）は、井戸層ＷＬのｎ側界面部分ＮＳ（この例は第１ｎ側界面部分ＮＳ１）におけるＩｎの等濃度面に対応する。

これらの図において、ＸｐはＸ軸方向に沿った位置である。Ｙｐは、Ｙ軸方向に沿った位置である。Ｚｐは、＋Ｚ方向に沿った位置である。

図４（ａ）及び図４（ｂ）は、試料Ｓ１に関するものである。図５（ａ）及び図５（ｂ）は、試料Ｓ５に関するものである。試料Ｓ１と試料Ｓ５とでは、半導体層の形成条件が異なっている。試料Ｓ１の駆動電圧は、試料Ｓ５の駆動電圧よりも低い。

図４（ａ）に表したように、試料Ｓ１においては、第１ｐ側界面部分ＰＳ１のＩｎ等濃度面は、比較的平坦である。図４（ｂ）に表したように、第１ｎ側界面部分ＮＳ１におけるＩｎの濃度面には凹凸がある。このように、試料Ｓ１においては、第１ｐ側界面部分ＰＳ１におけるＩｎの濃度の面内ばらつきは、第１ｎ側界面部分ＮＳ１におけるＩｎの濃度の面内ばらつきよりも小さい。第１ｐ側界面部分ＰＳ１における等Ｉｎ濃度面のＲＭＳは、０．２４ｎｍであった。第１ｎ側界面部分ＮＳ１における等Ｉｎ濃度面のＲＭＳは、０．２５ｎｍであった。

図５（ｂ）及び図５（ｂ）に表したように、試料Ｓ５においては、第１ｐ側界面部分ＰＳ１及び第１ｎ側界面部分ＮＳ１のＩｎ等濃度面には、大きな凹凸がある。試料Ｓ５においては、第１ｐ側界面部分ＰＳ１における等Ｉｎ濃度面のＲＭＳは、０．２６ｎｍであった。第１ｎ側界面部分ＮＳ１における等Ｉｎ濃度面のＲＭＳは、０．２３ｎｍであった。このように、試料Ｓ５においては、第１ｐ側界面部分ＰＳ１におけるＩｎの濃度の面内ばらつきは、第１ｎ側界面部分ＮＳ１におけるＩｎの濃度の面内ばらつきよりも大きい。

発明者は、このように、動作電圧が低い試料Ｓ１と、動作電圧が高い試料Ｓ５と、において、井戸層ＷＬのＩｎの濃度の面内ばらつきに差異があることに着目した。そして、ｐ側界面部分ＰＳの面内のＩｎの濃度のばらつきが、ｎ側界面部分ＮＳの面内のＩｎの濃度のばらつき以下のときに、動作電圧が低減できることを見出した。この特性は、発明者が行った独自の実験により初めて見出されたものである。

図６は、半導体発光素子の特性を例示するグラフ図である。
同図は、実験で作製した各種の半導体発光素子の試料（試料Ｓ１〜試料Ｓ５）の特性を示している。図６の横軸は、第１井戸層ＷＬの第１ｐ側界面部分ＰＳ１における等Ｉｎ濃度面のＲＭＳ（ＲＭＳＰ１）と、第１ｎ側界面部分ＮＳ１における等Ｉｎ濃度面のＲＭＳ（ＲＭＳＮ１）との比ＲＲＭＳである。ＲＲＭＳは、ＲＭＳＰ１／ＲＭＳＮ１である。ＲＲＭＳが１以下であることは、第１ｐ側界面部分ＰＮ１のＩｎの濃度のばらつきが第１ｎ側界面部分ＮＳ１のＩｎの濃度のばらつき以下であることに対応する。図６の縦軸は、動作電圧Ｖｆである。

図６に表したように、ＲＲＭＳが小さいと、動作電圧Ｖｆが低くなる。特に、ＲＲＭＳが１以下の場合に動作電圧Ｖｆは小さい。
この特性に基づいて、本実施形態に係る半導体発光素子１１０では、ＲＲＭＳが１以下に設定される。

このように、本実施形態に係る半導体発光素子１１０においては、ｐ側界面部分ＰＳにおける面内の等Ｉｎ濃度面の３次元凹凸のＲＭＳが、ｎ側界面部分ＮＳにおける面内の等Ｉｎ濃度面の３次元凹凸のＲＭＳ以下に設定される。これにより、動作電圧Ｖｆが低減できる。

例えば、ｐ側界面部分ＰＳのＲＭＳが、ｎ側界面部分ＮＳのＲＭＳ以下であると、第２半導体層２０から発光層３０に注入されるホールの散乱を抑制することができると考えられる。

ホールは、第２半導体層２０から発光層３０に注入される。すなわち、ｐ側界面部分ＰＳから井戸層ＷＬにホールが注入される。ｐ側界面部分ＰＳのＲＭＳがｎ側界面部分ＮＳのＲＭＳ以下であると、注入されるホールがｐ側界面部分ＰＳで散乱しにくくなり、井戸層ＷＬにホールが効率良く注入されると考えられる。

なお、障壁層ＢＬ及び井戸層ＷＬは交互に積層されている。複数の井戸層ＷＬのうちで発光に寄与する程度が大きいのは、第２半導体層２０に最も近い井戸層ＷＬであると考えられる。したがって、最も第２半導体層２０に近い井戸層ＷＬ（第１井戸層ＷＬ１）において、第１ｐ側界面部分ＰＳ１のＲＭＳを第１ｎ側界面部分ＮＳ１のＲＭＳ以下にすることが特に望ましい。これにより、第２半導体層２０から発光層３０へのホールの注入効率の向上の程度が高まる。これにより、動作電圧Ｖｆの低減の効果がより効果的に発揮される。

本実施形態においては、井戸層ＷＬのｐ側界面部分ＰＳにおける面内のＩｎの濃度ばらつき（例えば等Ｉｎ濃度面のＲＭＳ）をｎ側界面部分ＮＳにおける面内のＩｎの濃度ばらつき（例えば等Ｉｎ濃度面のＲＭＳ）以下にしているが、この構成は、発明者の実験によって初めて見出された構成である。例えば、今までに、井戸層ＷＬのｐ側界面部分ＰＳの等Ｉｎ濃度面のＲＭＳ、及び、ｎ側界面部分ＮＳの等Ｉｎ濃度面のＲＭＳを測定した例が報告されている。しかし、今までの報告では、ｐ側界面部分ＰＳの等Ｉｎ濃度面のＲＭＳは、ｎ側界面部分ＮＳの等Ｉｎ濃度面のＲＭＳよりも大きい。例えば、ｐ側界面部分ＰＳの等Ｉｎ濃度面のＲＭＳが０．３４ｎｍであり、ｎ側界面部分ＮＳの等Ｉｎ濃度面のＲＭＳが０．１８ｎｍである。このように、本実施形態は、従来に知られていない特異な構成により、良好な動作特性を得ている。

さらに、半導体発光素子に用いる基板やｐ側コンタクト層の表面の物理的な構造の凹凸（例えば表面粗さ）に関するＲＭＳを工夫する技術がある。これに対し、本実施形態においては、物理的な構造の凹凸に着目するのではなく、井戸層ＷＬに含まれるＩｎの濃度の面内のばらつきに着目している。そして、井戸層ＷＬにおけるＩｎの濃度の面内のばらつきに関する指標として、例えば等Ｉｎ濃度面のＲＭＳを採用している。これにより、第２半導体層２０から発光層３０へのホールの注入効率を向上する。

図７は、半導体発光素子の特性を例示するグラフ図である。
同図は、試料Ｓ１の特性を示している。横軸は、第２半導体層２０の側から数えた井戸層ＷＬの順番の数「ｍ」である。縦軸は、井戸層ＷＬのそれぞれのｐ側界面部分ＰＳのＲＭＳ及びｎ側界面部分ＮＳのＲＭＳを示す。

図７に表したように、試料Ｓ１（すなわち、実施形態に係る半導体発光素子１１０）においては、複数の井戸層ＷＬのうちで最も第２半導体層２０に近い井戸層ＷＬ（第１井戸層ＷＬ）において、ｐ側界面部分ＰＳ（第１ｐ側界面部分ＰＳ１）のＲＭＳ（＋Ｚ方向に対して垂直な面内におけるＩｎの濃度のばらつき）は、ｎ側界面部分ＮＳ（第１ｎ側界面部分ＮＳ１）のＲＭＳ（＋Ｚ方向に対して垂直な面内におけるＩｎの濃度ばらつき）以下である。具体的には、既に説明したように、第１ｐ側界面部分ＰＳ１のＲＭＳは０．２４ｎｍであり、第１ｎ側界面部分ＮＳ１のＲＭＳは０．２５ｎｍである。

さらに、試料Ｓ１（半導体発光素子１１０）においては、第１井戸層ＷＬ１〜第８井戸層ＷＬ８の全ての井戸層ＷＬにおいて、ｐ側界面部分ＰＳのＲＭＳは、ｎ側界面部分ＮＳのＲＭＳ以下である。

すなわち、複数の井戸層ＷＬのそれぞれにおいて、ｐ側界面部分ＰＳのＲＭＳ（＋Ｚ方向に対して垂直な面内におけるＩｎの濃度のばらつき）は、ｎ側界面部分ＮＳのＲＭＳ（＋Ｚ方向に対して垂直な面内におけるＩｎの濃度ばらつき）以下である。すなわち、第ｉｐ側界面部分ＰＳｉのＲＭＳは、第ｉｎ側界面部分ＮＳｉのＲＭＳ以下である。本具体例では、第ｉｐ側界面部分ＰＳｉのＲＭＳは、第ｉｎ側界面部分ＮＳｉのＲＭＳよりも小さい。

さらに、第１ｐ側界面部分ＰＳ１のＲＭＳは、０．２５ｎｍである。
このように、複数の井戸層ＷＬのうちで最も第２半導体層２０に近い井戸層ＷＬ（第１井戸層ＷＬ）において、ｐ側界面部分ＰＳ（第１ｐ側界面部分ＰＳ１）のＲＭＳ（＋Ｚ方向に対して垂直な面内におけるＩｎの濃度のばらつき）は、０．２５ｎｍ以下であることが望ましい。

また、複数の井戸層ＷＬのそれぞれにおいて、ｐ側界面部分ＰＳのＲＭＳは、０．２５ｎｍ以下である。このように、複数の井戸層ＷＬのそれぞれにおいて、ｐ側界面部分ＰＳのＲＭＳ（＋Ｚ方向に対して垂直な面内におけるＩｎの濃度のばらつき）は、０．２５ｎｍ以下であることがさらに望ましい。

これにより、発光層３０の内部における量子効率がさらに向上できる。これによりウォールプラグ効率が向上できる。そして動作電圧Ｖｆがより低減できる。

なお、ｎ側界面部分ＮＳのＲＭＳは、小さいほうが望ましいが、ｐ側界面部分ＰＳのＲＭＳよりも大きいことを許容する。

図８は、実施形態に係る半導体発光素子の製造方法を例示する模式図である。
すなわち、図８は、ＭＯＣＶＤによって発光層３０を形成する際の温度プロファイル及び反応ガスの導入タイミングを例示している。同図において、横軸は時間ｔを示す。縦軸は、温度Ｔｇを示している。また、横軸に合わせて各反応ガスの導入の状態を示している。この例では、反応ガスとして、ＮＨ_３、ＴＭＧ（Trimethylgallium）及びＴＭＩ（Trimethylindium）を用いられている。

図８に表したように、この例では、障壁層ＢＬは、第１温度Ｔｇ１で形成される高温形成層３１ｂと、第１温度Ｔｇ１よりも低い第２温度Ｔｇ２で形成される低温形成層（ｎ側低温形成３１ａ及びｐ側低温形成層３１ｃの少なくともいずれか）と、を有している。低温形成層は、高温形成層３１ｂと井戸層ＷＬとの間に、設けられる。

井戸層ＷＬは、第１温度Ｔｇ１よりも低い第３温度Ｔｇ３で形成される。第３温度Ｔｇ３は、第２温度Ｔｇ２と同じでも良い。以下では、第３温度Ｔｇ３が第２温度Ｔｇ２と同じ場合である例について説明する。

温度Ｔｇを第２温度Ｔｇ２（この例では第３温度Ｔｇ３と同じ）に設定し、ＮＨ_３、ＴＭＧ及びＴＭＩを反応炉に導入する。これにより、井戸層ＷＬが形成される。所定の厚さで井戸層ＷＬを形成した後、タイミングｔ１においてＴＭＩの導入を停止する。

タイミングｔ１からタイミングｔ２の間、温度Ｔｇを第２温度Ｔｇ２に維持した状態で、反応炉内にＮＨ_３及びＴＭＧを導入する。これにより、井戸層ＷＬの上に、障壁層ＢＬの一部となるｎ側低温形成層３１ａが形成される。ｎ側低温形成層３１ａの厚さは、例えば１ｎｍ以上、２ｎｍ以下である。ＴＭＧの導入を停止し、ｎ側低温形成層３１ａの形成を終了する。

タイミングｔ２からタイミングｔ３の間、温度Ｔｇを第２温度Ｔｇ２から第１温度Ｔｇ１へ上昇させる。例えば、ｎ側低温形成層３１ａにより、この昇温過程における井戸層ＷＬからのＩｎの消失が抑制される。

温度Ｔｇが第１温度Ｔｇ１に達したタイミングｔ３においてＴＭＧの導入を再開する。タイミングｔ３からタイミングｔ４の間、第１温度Ｔｇ１で反応炉内にＮＨ_３及びＴＭＧを導入する。これにより、障壁層ＢＬの他の一部となる高温形成層３１ｂが形成される。所定の厚さで高温形成層３１ｂを形成した後、タイミングｔ４においてＴＭＧの導入を停止する。タイミングｔ４からタイミングｔ５の間、温度Ｔｇを第１温度Ｔｇ１から第２温度Ｔｇ２へ下降させる。

温度Ｔｇが第２温度Ｔｇ２に下降したタイミングｔ５において、ＴＭＧの導入を再開する。これにより、２つ目の低温形成層であるｐ側低温形成層３１ｃが形成される。

そして、ｐ側低温形成層３１ｃが所定の厚さになるタイミングｔ６においてＴＭＩの導入を再開する。タイミングｔ６からタイミングｔ７までの間、第２温度Ｔｇ２で、反応炉内にＮＨ_３、ＴＭＧ及びＴＭＩを導入する。これにより、井戸層ＷＬが形成される。

タイミングｔ７以降は、タイミングｔ１以降の処理を繰り返す。
なお、例えば、ｐ側低温形成層３１ｃは場合によっては省略しても良い。
このような処理を繰り返すことによって、井戸層ＷＬ及び障壁層ＢＬが交互に積層される。

ここで、第２温度Ｔｇ２は８３０℃以上が好ましい。また、第１温度Ｔｇ１と第２温度Ｔｇ２との差は、４０℃以上、１００℃未満が好ましく、４０℃以上、６０℃未満がより好ましい。これにより、ｐ側界面部分ＰＳ及びｎ側界面部分ＮＳにおけるＩｎの濃度の面内ばらつき、すなわち、ｐ側界面部分ＰＳ及びｎ側界面部分ＮＳにおける等Ｉｎ濃度面のＲＭＳを低減し易くできる。

第１温度Ｔｇ１、第２温度Ｔｇ２及び第２温度Ｔｇ３、並びに、反応ガスの導入タイミングなどの半導体層の形成条件を適正化することで、ｐ側界面部分ＰＳにおける面内のＩｎの濃度のばらつきをｎ側界面部分ＮＳにおける面内のＩｎの濃度のばらつき以下にできる。

なお、本実施形態においては、超格子構造を有する積層体４０の上にＭＱＷ構造の発光層３０を形成する場合、積層体４０の成膜条件が適正化される。これにより、井戸層ＷＬのうちで第１半導体層１０に最も近い井戸層ＷＬにおけるｎ側界面部分ＮＳのＩｎの濃度の面内ばらつきを抑制している。

例えば、第８ｎ側界面部分ＮＳ８のＲＭＳは０．４ｎｍ以下にすることが望ましい。また、第１ｎ側界面部分ＮＳ１における面内のＩｎの濃度のばらつきを第８ｎ側界面部分ＮＳ８における面内のＩｎのばらつきよりも小さくすることが望ましい。

これにより、第１ｐ側界面部分ＰＳ１及び第１ｎ側界面部分ＮＳ１における面内Ｉｎ濃度のばらつきを抑制しつつ、第１ｐ側界面部分ＰＳ１の面内のＩｎの濃度のばらつきを第１ｎ側界面部分ＮＳ１における面内のＩｎの濃度のばらつき以下にできる。

本実施形態において、半導体層の形成には、例えば、有機金属気相(ＭＯＣＶＤ）法、分子線エピタキシー(ＭＢＥ：Molecular Beam Epitaxy）法、ハライド気相成長(ＨＶＰＥ：Hydride vapor phase epitaxy）法などを用いることができる。

以上説明したように、実施形態に係る半導体発光素子によれば、動作電圧を低減した半導体発光素子が提供できる。

なお、本明細書において「窒化物半導体」とは、Ｂ_ｘＩｎ_ｙＡｌ_ｚＧａ_{１−ｘ−ｙ−ｚ}Ｎ（０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１，ｘ＋ｙ＋ｚ≦１）なる化学式において組成比ｘ、ｙ及びｚをそれぞれの範囲内で変化させた全ての組成の半導体を含むものとする。またさらに、上記化学式において、Ｎ（窒素）以外のＶ族元素もさらに含むもの、導電型などの各種の物性を制御するために添加される各種の元素をさらに含むもの、及び、意図せずに含まれる各種の元素をさらに含むものも、「窒化物半導体」に含まれるものとする。

以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明の実施形態は、これらの具体例に限定されるものではない。例えば、半導体発光素子に含まれる第１半導体層、第２半導体層、発光層、井戸層、障壁層、高温形成層、低温形成層、積層体及び電極などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。

また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。

その他、本発明の実施の形態として上述した半導体発光素子を基にして、当業者が適宜設計変更して実施し得る全ての半導体発光素子も、本発明の要旨を包含する限り、本発明の範囲に属する。

その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…基板、２…バッファ層、１０…第１半導体層、１１…下地層、１２…ｎ形コンタクト層、２０…第２半導体層、２１…第１ｐ形層、２２…第２ｐ形層、２３…第３ｐ形層、３０…発光層、３１ａ…ｎ側低温形成層（低温形成層）、３１ｂ…高温形成層、３１ｃ…ｐ側低温形成層（低温形成層）、３２…井戸層、４０…積層体、４１…第１層、４２…第２層、５１…第１コンタクト電極部、５２ｎ…ｎ側パッド電極、６１…第２コンタクト電極部、６２ｐ…ｐ側パッド電極部、１１０…半導体発光素子、ＢＬ…障壁層、ＢＬ１〜ＢＬｉ…第１〜第ｉ障壁層、ＮＳ…ｎ側界面部分、ＮＳ１〜ＮＳ８…ｎ側界面部分、Ｐｏ…光出力、ＰＳ…ｐ側界面、ＰＳ１〜ＰＳ８…ｐ側界面部分、ＲＲＭＳ…比、Ｓ１〜Ｓ５…試料、Ｔｇ１〜Ｔｇ３…第１〜第３温度、Ｖｆ…動作電圧、ＷＬ…井戸層、ＷＬ１〜ＷＬｉ…第１〜第ｉ井戸層、ｔ１〜ｔ７…タイミング

Claims (9)

1. ｎ形の第１半導体層と、ｐ形の第２半導体層と、前記第１半導体層と前記第２半導体層との間に設けられ、前記第２半導体層から前記第１半導体層に向かう第１方向に沿って積層され窒化物半導体を含む複数の障壁層と、前記障壁層どうしの間に設けられＩｎを含む窒化物半導体を含む井戸層と、を含む発光層と、を備えた半導体発光素子の製造方法であって、
   前記障壁層の形成は、
   反応炉内を第１温度よりも低い第２温度に設定して第１低温度形成層を形成する工程と、
   前記第１低温度形成層を形成した後、前記反応炉内を前記第１温度に設定して高温度形成層を形成する工程と、
   を含む半導体発光素子の製造方法。
2. 前記井戸層は、前記井戸層からみて前記第２半導体層の側の前記障壁層との界面を含むｐ側界面部分と、前記井戸層からみて前記第１半導体層の側の前記障壁層との界面を含むｎ側界面部分と、を有し、
   前記障壁層は、
   前記ｐ側界面部分における前記第１方向に対して垂直な前記面内における等Ｉｎ濃度面の３次元凹凸の二乗平均平方根が０．２５ナノメートル以下である請求項１記載の半導体発光素子の製造方法。
3. 前記障壁層の形成は、
   前記高温度形成層を形成した後、前記反応炉内を前記第２温度に設定して第２低温度形成層を形成する工程をさらに含む請求項１または２に記載の半導体発光素子の製造方法。
4. 前記井戸層の形成は、前記反応炉内を前記第２温度に設定して形成する工程を含み、
   前記低温度形成層を形成する工程は、前記井戸層を形成した後、前記反応炉内を前記第２温度に維持したまま前記井戸層の上に成膜を行うことを含む請求項１〜３のいずれか１つに記載の半導体発光素子の製造方法。
5. 前記井戸層を形成する工程は、前記反応炉内にＩｎを含む第１反応ガス及びＧａを含む第２反応ガスを導入することを含み、
   前記低温度形成層を形成する工程は、前記井戸層を形成する際に前記反応炉内に導入していた前記第１反応ガス及び前記第２反応ガスのうち前記第１反応ガスの導入を停止することを含む請求項４記載の半導体発光素子の製造方法。
6. 前記第２温度は、８３０℃以上である請求項１〜５のいずれか１つに記載の半導体発光素子の製造方法。
7. 前記第１温度と前記第２温度との差は、４０℃以上１００℃未満である請求項１〜６のいずれか１つに記載の半導体発光素子の製造方法。
8. 前記第１温度と前記第２温度との差は、４０℃以上６０℃未満である請求項１〜６のいずれか１つに記載の半導体発光素子の製造方法。
9. 前記障壁層は、
   前記ｐ側界面部分の前記第１方向に対して垂直な面内におけるＩｎの濃度のばらつきが、前記ｎ側界面部分の前記第１方向に対して垂直な面内におけるＩｎの濃度のばらつき以下である請求項１〜８のいずれか１つに記載の半導体発光素子の製造方法。