JP2012124270A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】ゲート電極の形状を精度良く形成すると共に、隣り合うゲート電極同士がショートすることを防止する。
【解決手段】開口部を有するマスク１６Ｍを用いて、導電膜１５にイオンを注入し、ミキシング膜２０Ｘを形成する。次に、マスクを除去した後、導電膜及びミキシング膜の上に、平面形状がライン形状のレジストパターン２１を形成する。次に、レジストパターンをマスクとして、導電膜及びミキシング膜をエッチングし、導電膜１５ａを有するゲート電極を形成すると共に、ゲート電極のゲート幅方向の側面の上に、ミキシング膜２０ｘを残存させる。次に、熱処理により、ミキシング膜に含まれるイオンと、元素（元素は、導電膜に由来する）とを反応させて、絶縁膜２４ｘを形成する。絶縁膜は、ゲート電極と一体に形成されている。絶縁膜により、ゲート電極と、該ゲート電極とゲート幅方向に沿って隣り合う他のゲート電極との間が電気的に分離されている。
【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関し、特に、ＳＲＡＭ（Static Random Access Memory）回路に含まれるトランジスタを備えた半導体装置及びその製造方法に関する。
近年、集積回路の高速信号処理技術及び高集積化技術の発展が目覚しい。集積回路の高速信号処理を目的に、高誘電率ゲート絶縁膜、及び高融点金属を含むゲート電極を用いて、トランジスタ性能を向上させることが提案されている。一方、集積回路の高集積化を目的に、トランジスタの微細化が要求され、特に、ＳＲＡＭ回路に含まれるトランジスタの高密度化が要求されている。
１回のパターニングによりゲート電極を形成するシングルパターニング技術の場合、図１８(a) に示すように、ゲート電極１０２ｘと、該ゲート電極１０２ｘとゲート幅方向に沿って隣り合う他のゲート電極との間隙Ｇｘを狭くすることが困難であり、トランジスタの高密度化が困難である。
そこで、２回のパターニングによりゲート電極を形成するダブルパターニング技術により、トランジスタを高密度化することが検討されている。ダブルパターニング技術の場合、図１８(b) に示すように、ゲート電極１０２ｙと、該ゲート電極１０２ｙとゲート幅方向に沿って隣り合う他のゲート電極との間隙Ｇｙを狭くすることが可能であり、トランジスタの高密度化が可能である。なお、図１８(a) 及び(b) において、１００ａ〜１００ｄは、活性領域であり、１０１は、素子分離領域である。
以下に、ハードマスクを用いたダブルパターニング技術により、半導体装置を製造する方法について、図１９(a) 及び(b) 〜図２３(a) 及び(b) を参照しながら説明する（例えば特許文献１参照）。図１９(a) 〜図２３(a) は、第１の従来の半導体装置の製造方法を工程順に示す平面図である。図１９(b) 〜図２３(b) は、第１の従来の半導体装置の製造方法を工程順に示すゲート幅方向の断面図である。
まず、図１９(a) 及び(b) に示すように、半導体基板２００の上部に、素子分離領域２０１を形成する。これにより、半導体基板２００に、素子分離領域２０１により区画された活性領域２００ａ〜２００ｄを形成する。
その後、半導体基板２００の上に、ゲート絶縁膜用膜２０２、ゲート電極用膜２０３及びハードマスク用膜２０４を順次形成する。ハードマスク用膜２０４は、窒化シリコン又は酸化シリコンからなる。
その後、ハードマスク用膜２０４の上に、第１のレジストパターン２０５を形成する。第１のレジストパターン２０５の平面形状は、図１９(a) に示すように、ライン形状であり、ゲート幅方向に沿って伸びている。
次に、図２０(a) 及び(b) に示すように、第１のレジストパターン２０５をマスクとして、ドライエッチングにより、ハードマスク用膜２０４をパターニングして、ハードマスク用膜２０４ａを形成する。その後、第１のレジストパターン２０５を除去する。
次に、図２１(a) 及び(b) に示すように、ゲート電極用膜２０３及びハードマスク用膜２０４ａの上に、開口部を有する第２のレジストパターン２０６を形成する。
次に、図２２(a) 及び(b) に示すように、第２のレジストパターン２０６をマスクとして、ドライエッチングにより、ハードマスク用膜２０４ａをパターニングして、ハードマスク２０４ｂを形成する。その後、第２のレジストパターン２０６を除去する。
次に、図２３(a) 及び(b) に示すように、ハードマスク２０４ｂを用いて、ドライエッチングにより、ゲート電極用膜２０３及びゲート絶縁膜用膜２０２を順次パターニングする。これにより、活性領域２００ａ〜２００ｄの上に、ゲート絶縁膜２０２ａ〜２０２ｄ及びゲート電極２０３ａ〜２０３ｄを順次形成する。その後、ハードマスク２０４ｂを除去する。
このようにして、高密度化されたトランジスタを含むＳＲＡＭ回路を備えた半導体装置を製造する。
以下に、ハードマスクを用いないダブルパターニング技術により、半導体装置を製造する方法について、図２４(a) 及び(b) 〜図２８(a) 〜(b) を参照しながら説明する。図２４(a) 〜図２８(a) は、第２の従来の半導体装置の製造方法を工程順に示す平面図である。図２４(b) 〜図２８(b) は、第２の従来の半導体装置の製造方法を工程順に示すゲート幅方向の断面図である。
まず、図２４(a) 及び(b) に示すように、半導体基板３００の上部に、素子分離領域３０１を形成する。これにより、半導体基板３００に、素子分離領域３０１により区画された活性領域３００ａ〜３００ｄを形成する。
その後、半導体基板３００の上に、ゲート絶縁膜用膜３０２及びゲート電極用膜３０３を順次形成する。
次に、図２５(a) 及び(b) に示すように、ゲート電極用膜３０３の上に、開口部を有する第１のレジストパターン３０４を形成する。
次に、図２６(a) 及び(b) に示すように、第１のレジストパターン３０４をマスクとして、ドライエッチングにより、ゲート電極用膜３０３及びゲート絶縁膜用膜３０２を順次パターニングする。これにより、開口部を有するゲート絶縁膜用膜３０２ｘ及び開口部を有するゲート電極用膜３０３ｘを形成する。その後、第１のレジストパターン３０４を除去する。
次に、図２７(a) 及び(b) に示すように、ゲート電極用膜３０３ｘの上に、開口部を埋め込むように、第２のレジストパターン３０５を形成する。第２のレジストパターン３０５の平面形状は、図２７(a) に示すように、ライン形状であり、ゲート幅方向に沿って伸びている。
次に、図２８(a) 及び(b) に示すように、第２のレジストパターン３０５をマスクとして、ドライエッチングにより、ゲート電極用膜３０３ｘ及びゲート絶縁膜用膜３０２ｘを順次パターニングする。これにより、活性領域３００ａ〜３００ｄの上に、ゲート絶縁膜３０２ａ〜３０２ｄ及びゲート電極３０３ａ〜３０３ｄを順次形成する。その後、第２のレジストパターン３０５を除去する。
このようにして、高密度化されたトランジスタを含むＳＲＡＭ回路を備えた半導体装置を製造する。
なお、第２の従来の半導体装置の製造方法では、開口部を有する第１のレジストパターン３０４をマスクとして、開口部を有するゲート電極用膜３０３ｘを形成した後、平面形状がライン形状の第２のレジストパターン３０５をマスクとして、ゲート電極３０３ａ〜３０３ｄを形成する場合を具体例に挙げて説明したが、これに限定されるものではない。
例えば、平面形状がライン形状の第２のレジストパターンをマスクとして、平面形状がライン形状のゲート電極用膜を形成した後、開口部を有する第１のレジストパターンをマスクとして、ゲート電極を形成してもよい。以下、この半導体装置の製造方法を、第２の従来の変形例の半導体装置の製造方法という。
米国特許出願公開第2010/0055617（US 2010/0055617 A1）
しかしながら、第１の従来の半導体装置の製造方法では、以下に示す問題がある。
窒化シリコン又は酸化シリコンからなるハードマスク２０４ｂを用いて、ドライエッチングにより、ゲート電極２０３ａ〜２０３ｄを形成する場合、通常、ドライエッチング用ガスとして、ハードマスク２０４ｂがエッチングされ難いＣｌ2又はＨＢｒ等のガスを用いる。
しかしながら、Ｃｌ2又はＨＢｒ等のガスを用いたドライエッチングは、ＣＦ4、ＳＦ6又はＮＦ3等のフッ素系ガスを用いたドライエッチングと比べて、ゲート電極２０３ａ〜２０３ｄの側面が半導体基板２００の主面に対して垂直となるように、ゲート電極用膜２０３をパターニングすることが難しく、ゲート電極２０３ａ〜２０３ｄの形状を精度良く形成することができないという問題がある。
特に、Ｃｌ2又はＨＢｒ等のガスを用いたドライエッチングにより、デュアルゲート型のトランジスタに含まれるｎ型ゲート電極及びｐ型ゲート電極を形成した場合、燐イオン等が注入されたｎ型ゲート電極と、ホウ素イオン等が注入されたｐ型ゲート電極との間に、形状差が生じる。
仮に、フッ素系ガスを用いたドライエッチングにより、ゲート電極を形成した場合、ハードマスクがエッチングされ易いため、ハードマスクを厚膜化する必要があり、ゲート電極の形状を、安定して精度良く形成することが困難である。
このように、第１の従来の半導体装置の製造方法では、ゲート電極の形状を精度良く形成することができないという問題がある。
一方、第２の従来の半導体装置の製造方法では、以下に示す問題がある。
図２７(b) に示すように、第２のレジストパターン３０５が、開口部を有するゲート電極用膜３０３ｘの上に形成される。言い換えれば、第２のレジストパターン３０５が、段差部を有するゲート電極用膜３０３ｘの上に形成される。このため、第２のレジストパターン３０５（特に、第２のレジストパターン３０５における開口部の近傍に位置する部分）の形状を精度良く形成することができない。このため、形状が精度良く形成されていない第２のレジストパターン３０５をマスクとして、ゲート電極３０３ａ〜３０３ｄを形成せざるを得ず、ゲート電極３０３ａ〜３０３ｄの形状を精度良く形成することができないという問題がある。
さらに、第２のレジストパターン３０５をマスクとしたドライエッチング時に、ゲート長方向に沿って隣り合うゲート電極同士の間の領域Ｒｌ（図２８(a) 参照）に、ゲート電極用膜の残渣が発生する懸念がある。領域Ｒｌに、ゲート電極用膜の残渣が発生した場合、ゲート電極と、該ゲート電極とゲート長方向に沿って隣り合う他のゲート電極とが、ショートするという問題がある。
なお、第２の従来の変形例の半導体装置の製造方法では、次に示す問題がある。第１のレジストパターンをマスクとしたドライエッチング時に、ゲート幅方向に沿って隣り合うゲート電極同士の間の領域Ｒｗ（図２８(a) 参照）に、ゲート電極用膜の残渣が発生する懸念がある。領域Ｒｗに、ゲート電極用膜の残渣が発生した場合、ゲート電極と、該ゲート電極とゲート幅方向に沿って隣り合う他のゲート電極とが、ショートするという問題がある。
このように、第２の従来の半導体装置の製造方法では、ゲート電極の形状を精度良く形成することができないという問題、及び隣り合うゲート電極同士がショートするという問題がある。
前記に鑑み、本発明の目的は、ゲート電極の形状を精度良く形成すると共に、隣り合うゲート電極同士がショートすることを防止することである。
前記の目的を達成するために、本発明に係る半導体装置の製造方法は、半導体基板の上に、導電膜を形成する工程（ａ）と、導電膜の上に、開口部を有するマスクを形成する工程（ｂ）と、マスクを用いて、導電膜にイオンを注入し、導電膜におけるマスクの開口部から露出する部分に、イオンを含むミキシング膜を形成する工程（ｃ）と、マスクを除去した後、導電膜及びミキシング膜の上に、平面形状がライン形状のレジストパターンを形成する工程（ｄ）と、レジストパターンをマスクとして、導電膜及びミキシング膜をエッチングし、導電膜を有するゲート電極を形成すると共に、ゲート電極のゲート幅方向の側面の上に、ミキシング膜を残存させる工程（ｅ）と、工程（ｅ）の後に、熱処理により、ミキシング膜に含まれるイオンと、導電膜に含まれる元素とを反応させて、絶縁膜を形成する工程（ｆ）とを備え、絶縁膜は、ゲート電極と一体に形成され、絶縁膜により、ゲート電極と、該ゲート電極とゲート幅方向に沿って隣り合う他のゲート電極との間が電気的に分離されていることを特徴とする。
本発明に係る半導体装置の製造方法によると、イオンが注入されたミキシング膜を形成した後、熱処理により、ミキシング膜に含まれるイオンと元素とを反応させて、ゲート幅方向に沿って隣り合うゲート電極同士の間を電気的に分離する絶縁膜を設ける。このため、１回のパターニングにより、ゲート電極を形成することができる。
加えて、導電膜及びミキシング膜の上に、レジストパターンを形成し、平坦面（段差部を有さない面）の上に、レジストパターンを形成することができる。このため、レジストパターンの形状を精度良く形成することができる。さらに、レジストパターンの平面形状は、ライン形状であり、レジストパターンと間隔とを、ゲート長方向に沿って、交互に繰り返して配列させることができる。このため、レジストパターンの形状を精度良く形成することができる。従って、形状が精度良く形成されたレジストパターンをマスクとして、導電膜を有するゲート電極を形成することができるため、ゲート電極の形状を精度良く形成することができる。
さらに、熱処理の前に、導電膜及びミキシング膜に対して、エッチングを行う。このため、互いにエッチング特性が実質的に同じ導電膜及びミキシング膜に対して、エッチングを行うことができる。このため、同一のエッチング条件で、導電膜及びミキシング膜を精度良くエッチングすることができる。
さらに、仮に、ミキシング膜の形成領域以外の領域に、ミキシング膜の残渣が発生することがあっても、その後に行う熱処理により、絶縁膜となるため、ゲート電極と、該ゲート電極とゲート長方向に沿って隣り合う他のゲート電極とが、ショートすることを防止することができる。
さらに、ゲート電極と、該ゲート電極とゲート幅方向に沿って隣り合う他のゲート電極との間隔、言い換えれば、絶縁膜のゲート幅方向の間隔を狭くすることができるため、トランジスタを高密度化することができる。
本発明に係る半導体装置の製造方法において、絶縁膜は、ゲート電極とゲート幅方向に沿って隣り合う他のゲート電極と一体に形成されることが好ましい。
本発明に係る半導体装置の製造方法において、工程（ａ）の前に、半導体基板に、素子分離領域を形成する工程（ｇ）をさらに備え、工程（ａ）は、半導体基板における素子分離領域により区画された活性領域、及び素子分離領域の上に、導電膜を形成する工程を含み、工程（ｂ）において、マスクの開口部から、導電膜における素子分離領域の上に形成された部分を露出し、工程（ｅ）は、活性領域の上に、ゲート電極を形成すると共に、素子分離領域の上に、ミキシング膜を残存させる工程を含み、工程（ｆ）において、絶縁膜は、素子分離領域の上に形成されることが好ましい。
本発明に係る半導体装置の製造方法において、工程（ａ）は、半導体基板の上に、高融点金属を含む第１の導電膜を形成する工程（ａ１）と、第１の導電膜の上に、シリコンを含む第２の導電膜を形成して、第１の導電膜及び第２の導電膜を有する導電膜を形成する工程（ａ２）とを含み、工程（ｃ）は、第１の導電膜にイオンを注入し、イオンを含む第１のミキシング膜を形成すると共に、第２の導電膜にイオンを注入し、イオンを含む第２のミキシング膜を形成して、第１のミキシング膜及び第２のミキシング膜を有するミキシング膜を形成する工程を含み、工程（ｆ）は、第１のミキシング膜に含まれるイオンと、高融点金属とを反応させて、第１の絶縁膜を形成すると共に、第２のミキシング膜に含まれるイオンと、シリコンとを反応させて、第２の絶縁膜を形成して、第１の絶縁膜及び第２の絶縁膜を有する絶縁膜を形成する工程を含むことが好ましい。
本発明に係る半導体装置の製造方法において、高融点金属は、Ａｌ、Ｆｅ、Ｃｕ、Ｎｉ、Ｃｏ、Ｔｉ、Ｔａ、Ｎｂ、Ｗ、Ｍｏ及びＶのうちの少なくとも１つであることが好ましい。
本発明に係る半導体装置の製造方法において、イオンは、酸素イオン及び窒素イオンのうちの少なくとも１つであることが好ましい。
前記の目的を達成するために、本発明に係る半導体装置は、半導体基板の上に形成された導電膜を有するゲート電極と、ゲート電極のゲート幅方向の側面の上に形成され、導電膜に含まれる元素を含む絶縁膜とを備え、絶縁膜は、ゲート電極と一体に形成され、絶縁膜により、ゲート電極と、該ゲート電極とゲート幅方向に沿って隣り合う他のゲート電極との間が電気的に分離されていることを特徴とする。
本発明に係る半導体装置によると、ゲート電極の形状を精度良く形成すると共に、隣り合うゲート電極同士がショートすることを防止することができる。さらに、トランジスタを高密度化することができる。
本発明に係る半導体装置において、絶縁膜は、ゲート電極とゲート幅方向に沿って隣り合う他のゲート電極と一体に形成されていることが好ましい。
本発明に係る半導体装置において、絶縁膜は、導電膜にイオンを注入した後、熱処理により、イオンと導電膜に含まれる元素とを反応させた絶縁膜であることが好ましい。
本発明に係る半導体装置において、イオンは、酸素イオン及び窒素イオンのうちの少なくとも１つであることが好ましい。
本発明に係る半導体装置において、半導体基板における素子分離領域により区画された活性領域をさらに備え、ゲート電極は、活性領域の上に形成され、絶縁膜は、素子分離領域の上に形成されていることが好ましい。
本発明に係る半導体装置において、導電膜は、高融点金属を含む第１の導電膜及び第１の導電膜の上に形成されたシリコンを含む第２の導電膜を有し、絶縁膜は、高融点金属を含む第１の絶縁膜及び第１の絶縁膜の上に形成されたシリコンを含む第２の絶縁膜を有していることが好ましい。
本発明に係る半導体装置において、第１の絶縁膜は、第１の導電膜のゲート幅方向の側面の上に形成され、第２の絶縁膜は、第２の導電膜のゲート幅方向の側面の上に形成され、第１の絶縁膜は、第１の導電膜と一体に形成され、第２の絶縁膜は、第２の導電膜と一体に形成されていることが好ましい。
本発明に係る半導体装置において、高融点金属は、Ａｌ、Ｆｅ、Ｃｕ、Ｎｉ、Ｃｏ、Ｔｉ、Ｔａ、Ｎｂ、Ｗ、Ｍｏ及びＶのうちの少なくとも１つであることが好ましい。
本発明に係る半導体装置及びその製造方法によると、ゲート電極の形状を精度良く形成すると共に、隣り合うゲート電極同士がショートすることを防止することができる。
図１(a) 及び(b) は、本発明の第１の実施形態に係る半導体装置の構成を示す図である。図１(a) は、平面図であり、図１(b) は、図１(a) に示すIb-Ib線における断面図である。 図２(a) 及び(b) は、本発明の第１の実施形態に係る半導体装置の製造方法を示す図である。図２(a) は、平面図であり、図２(b) は、図２(a) に示すIIb-IIb線における断面図である。 図３(a) 及び(b) は、本発明の第１の実施形態に係る半導体装置の製造方法を示す図である。図３(a) は、平面図であり、図３(b) は、図３(a) に示すIIIb-IIIb線における断面図である。 図４(a) 及び(b) は、本発明の第１の実施形態に係る半導体装置の製造方法を示す図である。図４(a) は、平面図であり、図４(b) は、図４(a) に示すIVb-IVb線における断面図である。 図５(a) 及び(b) は、本発明の第１の実施形態に係る半導体装置の製造方法を示す図である。図５(a) は、平面図であり、図５(b) は、図５(a) に示すVb-Vb線における断面図である。 図６(a) 及び(b) は、本発明の第１の実施形態に係る半導体装置の製造方法を示す図である。図６(a) は、平面図であり、図６(b) は、図６(a) に示すVIb-VIb線における断面図である。 図７(a) 及び(b) は、本発明の第１の実施形態に係る半導体装置の製造方法を示す図である。図７(a) は、平面図であり、図７(b) は、図７(a) に示すVIIb-VIIb線における断面図である。 図８(a) 及び(b) は、本発明の第１の実施形態に係る半導体装置の製造方法を示す図である。図８(a) は、平面図であり、図８(b) は、図８(a) に示すVIIIb-VIIIb線における断面図である。 加速電圧と注入深さとの関係を示す図である。 注入ドーズ量と膜厚との関係を示す図である。 図１１(a) 及び(b) は、本発明の第２の実施形態に係る半導体装置の製造方法を示す図である。図１１(a) は、平面図であり、図１１(b) は、図１１(a) に示すXIb-XIb線における断面図である。 図１２(a) 及び(b) は、本発明の第２の実施形態に係る半導体装置の製造方法を示す図である。図１２(a) は、平面図であり、図１２(b) は、図１２(a) に示すXIIb-XIIb線における断面図である。 図１３(a) 及び(b) は、本発明の第２の実施形態に係る半導体装置の製造方法を示す図である。図１３(a) は、平面図であり、図１３(b) は、図１３(a) に示すXIIIb-XIIIb線における断面図である。 図１４(a) 及び(b) は、本発明の第２の実施形態に係る半導体装置の製造方法を示す図である。図１４(a) は、平面図であり、図１４(b) は、図１４(a) に示すXIVb-XIVb線における断面図である。 図１５(a) 及び(b) は、本発明の第２の実施形態に係る半導体装置の製造方法を示す図である。図１５(a) は、平面図であり、図１５(b) は、図１５(a) に示すXVb-XVb線における断面図である。 図１６(a) 及び(b) は、本発明の第２の実施形態に係る半導体装置の製造方法を示す図である。図１６(a) は、平面図であり、図１６(b) は、図１６(a) に示すXVIb-XVIb線における断面図である。 図１７(a) 及び(b) は、本発明の第２の実施形態に係る半導体装置の製造方法を示す図である。図１７(a) は、平面図であり、図１７(b) は、図１７(a) に示すXVIIb-XVIIb線における断面図である。 図１８(a) は、シングルパターニング技術により得られたＳＲＡＭ回路の構成について示す平面図である。図１８(b) は、ダブルパターニング技術により得られたＳＲＡＭ回路の構成について示す平面図である。 図１９(a) 及び(b) は、第１の従来の半導体装置の製造方法を示す図である。図１９(a) は、平面図であり、図１９(b) は、図１９(a) に示すXIXb-XIXb線における断面図である。 図２０(a) 及び(b) は、第１の従来の半導体装置の製造方法を示す図である。図２０(a) は、平面図であり、図２０(b) は、図２０(a) に示すXXb-XXb線における断面図である。 図２１(a) 及び(b) は、第１の従来の半導体装置の製造方法を示す図である。図２１(a) は、平面図であり、図２１(b) は、図２１(a) に示すXXIb-XXIb線における断面図である。 図２２(a) 及び(b) は、第１の従来の半導体装置の製造方法を示す図である。図２２(a) は、平面図であり、図２２(b) は、図２２(a) に示すXXIIb-XXIIb線における断面図である。 図２３(a) 及び(b) は、第１の従来の半導体装置の製造方法を示す図である。図２３(a) は、平面図であり、図２３(b) は、図２３(a) に示すXXIIIb-XXIIIb線における断面図である。 図２４(a) 及び(b) は、第２の従来の半導体装置の製造方法を示す図である。図２４(a) は、平面図であり、図２４(b) は、図２４(a) に示すXXIVb-XXIVb線における断面図である。 図２５(a) 及び(b) は、第２の従来の半導体装置の製造方法を示す図である。図２５(a) は、平面図であり、図２５(b) は、図２５(a) に示すXXVb-XXVb線における断面図である。 図２６(a) 及び(b) は、第２の従来の半導体装置の製造方法を示す図である。図２６(a) は、平面図であり、図２６(b) は、図２６(a) に示すXXVIb-XXVIb線における断面図である。 図２７(a) 及び(b) は、第２の従来の半導体装置の製造方法を示す図である。図２７(a) は、平面図であり、図２７(b) は、図２７(a) に示すXXVIIb-XXVIIb線における断面図である。 図２８(a) 及び(b) は、第２の従来の半導体装置の製造方法を示す図である。図２８(a) は、平面図であり、図２８(b) は、図２８(a) に示すXXVIIIb-XXVIIIb線における断面図である。
（第１の実施形態）
以下に、本発明の第１の実施形態に係る半導体装置について、図１(a) 及び(b) を参照しながら説明する。図１(a) は、本発明の第１の実施形態に係る半導体装置の構成について示す平面図である。図１(b) は、本発明の第１の実施形態に係る半導体装置の構成について示すゲート幅方向の断面図である。図１(b) において、左側に、第１のトランジスタ領域Ｔｒ１を示し、右側に、第２のトランジスタ領域Ｔｒ２を示す。「第１のトランジスタ領域」とは、第１のトランジスタが形成される領域をいう。「第２のトランジスタ領域」とは、第２のトランジスタが形成される領域をいう。第１，第２のトランジスタは、例えばＳＲＡＭ回路に用いられるトランジスタである。
図１(a) 及び(b) に示すように、半導体基板１０の上部には、素子分離領域１１が形成されている。半導体基板１０には、素子分離領域１１により区画された活性領域１０ａ〜１０ｄが形成されている。
活性領域１０ａ〜１０ｄの上には、ゲート絶縁膜１２ａ〜１２ｄ、及び導電膜（後述の図８(a) 及び(b)：１５ａ〜１５ｄ参照）を有するゲート電極１５Ａ〜１５Ｄが順次形成されている。活性領域（図示省略）の上には、ゲート絶縁膜１２ｅ〜１２ｆ、及び導電膜を有するゲート電極１５Ｅ〜１５Ｆが順次形成されている。
素子分離領域１１の上には、導電膜に含まれる元素を含む絶縁膜２４ｘ〜２４ｚが形成されている。元素は、例えばシリコンである。
絶縁膜２４ｘ〜２４ｚは、導電膜にイオンを注入した後、熱処理により、イオンと導電膜に含まれる元素とを反応させた絶縁膜である。イオンは、例えば酸素イオン及び窒素イオンのうちの少なくとも１つである。
絶縁膜２４ｘは、ゲート電極１５Ｅのゲート幅方向の側面と、ゲート電極１５Ａのゲート幅方向の側面との間に形成されている。絶縁膜２４ｙは、ゲート電極１５Ｂのゲート幅方向の側面と、ゲート電極１５Ｃのゲート幅方向の側面との間に形成されている。絶縁膜２４ｚは、ゲート電極１５Ｄのゲート幅方向の側面と、ゲート電極１５Ｆのゲート幅方向の側面との間に形成されている。
絶縁膜２４ｘにより、ゲート電極１５Ｅとゲート電極１５Ａとの間が、電気的に分離されている。絶縁膜２４ｙにより、ゲート電極１５Ｂとゲート電極１５Ｃとの間が、電気的に分離されている。絶縁膜２４ｚにより、ゲート電極１５Ｄとゲート電極１５Ｆとの間が、電気的に分離されている。
ゲート絶縁膜１２ｅと、ゲート絶縁膜１２ａと、ゲート絶縁膜１２ｂと、ゲート絶縁膜１２ｃと、ゲート絶縁膜１２ｄと、ゲート絶縁膜１２ｆとは、一体に形成されている。一体に形成されたゲート絶縁膜１２ａ〜１２ｆの平面形状は、図１(a) に示すように、例えばライン形状であり、ゲート幅方向に沿って伸びている。
ゲート電極１５Ａとゲート電極１５Ｂとは、一体に形成されている。ゲート電極１５Ｃとゲート電極１５Ｄとは、一体に形成されている。
絶縁膜２４ｘは、ゲート電極１５Ｅ及びゲート電極１５Ａと一体に形成されている。絶縁膜２４ｙは、ゲート電極１５Ｂ及びゲート電極１５Ｃと一体に形成されている。絶縁膜２４ｚは、ゲート電極１５Ｄ及びゲート電極１５Ｆと一体に形成されている。
よって、ゲート電極１５Ｅと、絶縁膜２４ｘと、ゲート電極１５Ａと、ゲート電極１５Ｂと、絶縁膜２４ｙと、ゲート電極１５Ｃと、ゲート電極１５Ｄと、絶縁膜２４ｚと、ゲート電極１５Ｆとは、一体に形成されている。一体に形成されたゲート電極１５Ａ〜１５Ｆ及び絶縁膜２４ｘ〜２４ｚの平面形状は、図１(a) に示すように、例えばライン形状であり、ゲート幅方向に沿って伸びている。
なお、本実施形態では、ゲート電極１５Ａ、及びゲート電極１５Ａと一体に形成されたゲート電極１５Ｂを有するデュアルゲート型のトランジスタを用いた場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。
例えば、１コのゲート電極のみを有するシングルゲート型のトランジスタを用いてもよい。この場合、絶縁膜は、ゲート電極のゲート幅方向の側面のうち、両方の側面の上に形成されている。これに対し、本実施形態の場合、絶縁膜２４ｘは、ゲート電極１５Ａのゲート幅方向の側面のうち、一方の側面の上に形成されており、他方の側面は、ゲート電極１５Ｂのゲート幅方向の側面と接している。同様に、絶縁膜２４ｙは、ゲート電極１５Ｂのゲート幅方向の側面のうち、一方の側面の上に形成されており、他方の側面は、ゲート電極１５Ａのゲート幅方向の側面と接している。
同様に、本実施形態では、ゲート電極１５Ｃ、及びゲート電極１５Ｃと一体に形成されたゲート電極１５Ｄを有するデュアルゲート型のトランジスタを用いた場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、１コのゲート電極のみを有するシングルゲート型のトランジスタを用いてもよい。
以下に、本発明の第１の実施形態に係る半導体装置の製造方法について、図２(a) 及び(b) 〜図８(a) 及び(b) を参照しながら説明する。図２(a) 〜図８(a) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す平面図である。図２(b) 〜図８(b) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示すゲート幅方向の断面図である。
まず、図２(a) 及び(b) に示すように、例えばＳＴＩ（Shallow Trench Isolation）法により、例えばシリコン（Ｓｉ）からなる半導体基板１０の上部に、例えば酸化シリコン（ＳｉＯ2）からなる素子分離領域１１を形成する。これにより、半導体基板１０に、素子分離領域１１により区画された活性領域１０ａ〜１０ｄを形成する。
次に、図２(a) 及び(b) に示すように、例えばＰＶＤ（Physical Vapor Deposition）法又はＡＬＤ（Atomic Layer Deposition）法により、半導体基板１０の上に、例えば膜厚が２ｎｍのハフニウム（Ｈｆ）を含む酸化物からなるゲート絶縁膜用膜１２を形成する。
次に、図２(a) 及び(b) に示すように、例えばＬＰ−ＣＶＤ（Low Pressure Chemical Vapor Deposition）法により、ゲート絶縁膜用膜１２の上に、例えば膜厚が１２０ｎｍのポリシリコンからなる導電膜１５を形成する。
次に、図２(a) 及び(b) に示すように、例えばＣＶＤ法により、導電膜１５の上に、例えば膜厚が５００ｎｍの酸化シリコンからなるマスク用膜１６を形成する。
次に、図３(a) 及び(b) に示すように、例えば塗布法により、マスク用膜１６の上に、例えば膜厚が２５０ｎｍの第１のレジスト１７ａを形成する。その後、例えば塗布法により、第１のレジスト１７ａの上に、例えば膜厚が１００ｎｍのシリコンを含む第２のレジスト１７ｂを形成する。その後、例えばフォトリソグラフィ法により、第２のレジスト１７ｂの上に、第３のレジストパターン１７ｃを形成する。第３のレジストパターン１７ｃの第３の開口部の開口幅Ｗ17cは、例えば６０ｎｍである。
次に、図４(a) 及び(b) に示すように、第３のレジストパターン１７ｃをマスクとして、例えばＣＦ4とＣＨ2Ｆ2との混合ガスを用いたドライエッチングにより、第２のレジスト１７ｂに、開口幅が例えば５０ｎｍの第２の開口部を形成する。これにより、第２のレジストパターンを形成する。その後、第２のレジストパターンをマスクとして、例えばＯ2とＳＯ2との混合ガス又はＯ2とＣＯ2との混合ガスを用いたドライエッチングにより、第１のレジスト１７ａに、開口幅が例えば３５ｎｍの第１の開口部を形成する。これにより、第１のレジストパターンを形成する。
次に、図４(a) 及び(b) に示すように、第１のレジストパターンをマスクとして、例えばＣＦ4とＣ4Ｆ6とＯ2とＡｒとの混合ガスを用いたドライエッチングにより、マスク用膜１６に、開口幅Ｗ16Mが例えば２０ｎｍの開口部を形成する。これにより、開口部を有するマスク１６Ｍを形成する。マスク１６Ｍの開口部から、導電膜１５における素子分離領域１１の上に形成された部分を露出させる。
その後、例えばＯ2を用いたアッシング及び硫酸と過酸化水素水とを用いた薬液洗浄により、第１のレジストパターン、第２のレジストパターン及び第３のレジストパターン１７ｃを除去する。
このように、第２の開口部の開口幅（例えば５０ｎｍ）を、第３の開口部の開口幅（例えば６０ｎｍ）よりも１０ｎｍだけ縮小した後、第１の開口部の開口幅（例えば３５ｎｍ）を、第２の開口部の開口幅（例えば５０ｎｍ）よりも１５ｎｍだけ縮小する。即ち、開口幅を段階的に縮小する。これにより、シュリンク量（縮小量）を精度良く制御することができる。このため、開口幅が精度良く制御された第１のレジストパターンをマスクとして、マスク用膜１６に開口部を形成することができるため、マスク１６Ｍの開口部の開口幅を精度良く制御することができる。
次に、図５(a) 及び(b) に示すように、例えばイオン注入法により、マスク１６Ｍを用いて、導電膜１５にイオンを注入する。これにより、導電膜１５におけるマスク１６Ｍの開口部から露出する部分に、イオンを含むミキシング膜２０Ｘ〜２０Ｚを形成する。イオンは、例えば酸素イオン及び窒素イオンのうちの少なくとも１つである。ミキシング膜２０Ｘ〜２０Ｚは、導電膜１５に由来するシリコンを含む。
ミキシング膜２０Ｘ〜２０Ｚは、導電膜１５にイオンが注入された膜であるため、図５(b) に示すように、ミキシング膜２０Ｘ〜２０Ｚの上面は、導電膜１５の上面と面一である。
次に、図６(a) 及び(b) に示すように、例えばフッ酸を用いたウェットエッチングにより、マスク１６Ｍを除去する。
その後、例えばフォトリソグラフィ法により、導電膜１５及びミキシング膜２０Ｘ〜２０Ｚの上に、レジストパターン２１を形成する。レジストパターン２１は、図６(a) に示すように、平面形状がライン形状であり、ゲート幅方向に沿って伸びている。
本実施形態では、図６(b) に示すように、上面が互いに面一の導電膜１５及びミキシング膜２０Ｘ〜２０Ｚの上に、レジストパターン２１を形成する。このため、導電膜１５の上面及びミキシング膜２０Ｘ〜２０Ｚの上面からなる平坦面（段差部を有さない面）の上に、レジストパターン２１を形成することができる。このため、レジストパターン２１の形状を精度良く形成することができる。さらに、本実施形態では、図６(a) に示すように、レジストパターン２１の平面形状は、ライン形状であり、レジストパターン２１と間隔とを、ゲート長方向に沿って、同一のピッチで交互に繰り返して配列させることができる。このため、第２の従来の半導体装置の製造方法のように、複雑な形状のレジストパターン（図２５(a)：３０４参照）ではなく、単純な形状のレジストパターン２１を形成することができる。このため、レジストパターン２１の形状を精度良く形成することができる。
延いては、後述の通り、形状が精度良く形成されたレジストパターン２１をマスクとして、導電膜（図７(a) 及び(b)：１５ａ〜１５ｄ参照）を有するゲート電極を形成することができるため、ゲート電極の形状を精度良く形成することができる。
次に、図７(a) 及び(b) に示すように、レジストパターン２１をマスクとして、導電膜１５及びミキシング膜２０Ｘ〜２０Ｚ並びにゲート絶縁膜用膜１２に対して、例えばＣＦ4、ＳＦ6、ＨＢｒ、Ｃｌ2及びＯ2を含む混合ガスを用いたドライエッチングを段階的に行う。これにより、活性領域１０ａ〜１０ｄの上に、ゲート絶縁膜１２ａ〜１２ｄ、及び導電膜１５ａ〜１５ｄを有するゲート電極を順次形成する。それと共に、素子分離領域１１の上に、ミキシング膜２０ｘ〜２０ｚを残存させる。
その後、例えばアッシング及び洗浄により、レジストパターン２１を除去する。
本実施形態では、ミキシング膜２０Ｘ〜２０Ｚは、導電膜１５にイオンが注入された膜であるため、ミキシング膜２０Ｘ〜２０Ｚのエッチング特性を、導電膜１５のエッチング特性と実質的に同じにすることができる。このため、同一のエッチング条件で、導電膜１５及びミキシング膜２０Ｘ〜２０Ｚを精度良くエッチングすることができる。
本実施形態では、仮に、ミキシング膜２０ｘ〜２０ｚの形成領域以外の領域（図２８(a)：Ｒｌ参照）に、ミキシング膜２０Ｘ〜２０Ｚの残渣が発生することがあっても、その後に行う熱処理により、絶縁膜となるため、ゲート電極と、該ゲート電極とゲート長方向に沿って隣り合う他のゲート電極とが、ショートすることを防止することができる。
本実施形態では、前述の通り、形状が精度良く形成されたレジストパターン２１をマスクとして、導電膜１５ａ〜１５ｄを有するゲート電極を形成することができるため、ゲート電極の形状を精度良く形成することができる。
次に、図８(a) 及び(b) に示すように、熱処理を行う。これにより、ミキシング膜２０ｘ〜２０ｚに含まれるイオンと、シリコン（シリコンは、導電膜１５に由来する元素である）とを反応させて、例えばシリコンを含む絶縁膜２４ｘ〜２４ｚを形成する。第１に例えば、ミキシング膜２０ｘ〜２０ｚに含まれるイオンが、酸素イオンの場合、絶縁膜２４ｘ〜２４ｚは、酸化シリコンからなる。第２に例えば、ミキシング膜２０ｘ〜２０ｚに含まれるイオンが、窒素イオンの場合、絶縁膜２４ｘ〜２４ｚは、窒化シリコンからなる。第３に例えば、ミキシング膜２０ｘ〜２０ｚに含まれるイオンが、酸素イオン及び窒素イオンの場合、絶縁膜２４ｘ〜２４ｚは、酸窒化シリコンからなる。
以上のようにして、本実施形態に係る半導体装置を製造することができる。
以下に、導電膜１５にイオンを注入するイオン注入条件について、図９及び図１０を参照しながら説明する。図９は、加速電圧と注入深さとの関係を示す図である。図１０は、注入ドーズ量と膜厚との関係を示す図である。
図９の測定条件は、次の通りである。一定の注入ドーズ量及びある加速電圧のイオン注入条件で、例えばポリシリコン膜からなる導電膜に、酸素イオン又は窒素イオンを注入する。これにより、ある注入深さを有するミキシング膜を形成する。このときの加速電圧と注入深さとの関係を、図９に示す。
図１０の測定条件は、次の通りである。一定の加速電圧及びある注入ドーズ量のイオン注入条件で、例えばポリシリコン膜からなる導電膜に、酸素イオン又は窒素イオンを注入する。その後、例えば１１００℃で１０秒の熱処理及び例えば７００℃で３時間の熱処理を行う。これにより、ある膜厚を有する酸化シリコン又は窒化シリコンからなる絶縁膜を形成する。このときの注入ドーズ量と膜厚との関係を、図１０に示す。
図９及び図１０に示す太線は、導電膜に注入されるイオンとして、酸素イオンを用いた場合について示す。図９及び図１０に示す細線は、導電膜に注入されるイオンとして、窒素イオンを用いた場合について示す。
図９及び図１０から判るように、図５(a) 及び(b) に示す工程において、導電膜１５に注入するイオンとして、酸素イオンを用いた場合、最適なイオン注入条件は、例えば、次の通りである。まず、加速電圧５ｋｅＶ及び注入ドーズ量２．５×１０17（＝２．５Ｅ＋１７）ｉｏｎｓ／ｃｍ2のイオン注入条件で、導電膜１５に酸素イオンを注入する。続いて、加速電圧２０ｋｅＶ及び注入ドーズ量２．５×１０17ｉｏｎｓ／ｃｍ2のイオン注入条件で、導電膜１５に酸素イオンを注入する。続いて、加速電圧３５ｋｅＶ及び注入ドーズ量２．５×１０17ｉｏｎｓ／ｃｍ2のイオン注入条件で、導電膜１５に酸素イオンを注入する。これにより、酸素イオンを含むミキシング膜２０Ｘ〜２０Ｚを形成する。
その後、図６(a) 及び(b) に示す工程及び図７(a) 及び(b) に示す工程を順次行い、図８(a) 及び(b) に示す工程において、例えば１１００℃で１０秒の熱処理及び例えば７００℃で３時間の熱処理を行う。これにより、膜厚が例えば３０ｎｍの酸化シリコンからなる絶縁膜２４ｘ〜２４ｚを形成する。即ち、ゲート電極１５Ｅとゲート電極１５Ａとの間、ゲート電極１５Ｂとゲート電極１５Ｃとの間及びゲート電極１５Ｄとゲート電極１５Ｆとの間が、それぞれ順に、３０ｎｍ幅の酸化シリコンからなる絶縁膜２４ｘ，２４ｙ，２４ｚにより分離されることとなる。
一方、図９及び図１０から判るように、図５(a) 及び(b) に示す工程において、導電膜１５に注入するイオンとして、窒素イオンを用いた場合、最適なイオン注入条件は、例えば、次の通りである。まず、加速電圧５ｋｅＶ及び注入ドーズ量３．５×１０17ｉｏｎｓ／ｃｍ2のイオン注入条件で、導電膜１５に窒素イオンを注入する。続いて、加速電圧１５ｋｅＶ及び注入ドーズ量３．５×１０17ｉｏｎｓ／ｃｍ2のイオン注入条件で、導電膜１５に窒素イオンを注入する。続いて、加速電圧３５ｋｅＶ及び注入ドーズ量７．０×１０17ｉｏｎｓ／ｃｍ2のイオン注入条件で、導電膜１５に窒素イオンを注入する。これにより、窒素イオンを含むミキシング膜２０Ｘ〜２０Ｚを形成する。
その後、図６(a) 及び(b) に示す工程及び図７(a) 及び(b) に示す工程を順次行い、図８(a) 及び(b) に示す工程において、例えば１１００℃で１０秒の熱処理及び例えば７００℃で３時間の熱処理を行う。これにより、膜厚が例えば３０ｎｍの窒化シリコンからなる絶縁膜２４ｘ〜２４ｚを形成する。即ち、ゲート電極１５Ｅとゲート電極１５Ａとの間、ゲート電極１５Ｂとゲート電極１５Ｃとの間及びゲート電極１５Ｄとゲート電極１５Ｆとの間が、それぞれ順に、３０ｎｍ幅の窒化シリコンからなる絶縁膜２４ｘ，２４ｙ，２４ｚにより分離されることとなる。
本実施形態によると、イオンが注入されたミキシング膜２０ｘ〜２０ｚを形成した後、熱処理により、ミキシング膜２０ｘ〜２０ｚに含まれるイオンとシリコンとを反応させて、ゲート幅方向に沿って隣り合うゲート電極同士の間を電気的に分離する絶縁膜２４ｘ〜２４ｚを設ける。このため、１回のパターニングにより、ゲート電極を形成することができる。
これに対し、第１，第２の従来の半導体装置の製造方法では、ゲート幅方向に沿って隣り合うゲート電極同士の間を電気的に分離する為に、ゲート幅方向に沿って隣り合うゲート電極同士の間に、間隙（図１８(b)：Ｇｙ参照）を設ける。このため、ゲート電極を形成する為に、２回のパターニングが必要とされる。
本実施形態によると、図６(b) に示すように、導電膜１５及びミキシング膜２０Ｘ〜２０Ｚの上に、レジストパターン２１を形成し、平坦面（段差部を有さない面）の上に、レジストパターン２１を形成することができる。このため、レジストパターン２１の形状を精度良く形成することができる。さらに、図６(a) に示すように、レジストパターン２１の平面形状は、ライン形状であり、レジストパターン２１と間隔とを、ゲート長方向に沿って、交互に繰り返して配列させることができる。このため、レジストパターン２１の形状を精度良く形成することができる。従って、図７(a) 及び(b) に示すように、形状が精度良く形成されたレジストパターン２１をマスクとして、導電膜１５ａ〜１５ｄを有するゲート電極を形成することができるため、ゲート電極の形状を精度良く形成することができる。
さらに、本実施形態によると、熱処理の前に、図７(a) 及び(b) に示すように、導電膜１５及びミキシング膜２０Ｘ〜２０Ｚに対して、エッチングを行う。このため、互いにエッチング特性が実質的に同じ導電膜１５及びミキシング膜２０Ｘ〜２０Ｚに対して、エッチングを行うことができる。このため、同一のエッチング条件で、導電膜１５及びミキシング膜２０Ｘ〜２０Ｚを精度良くエッチングすることができる。
これに対し、仮に、熱処理により、ミキシング膜に含まれるイオンと、シリコンとを反応させて、絶縁膜を形成した後、導電膜及び絶縁膜に対して、エッチングを行った場合、次に示す不具合が生じる。導電膜と絶縁膜とは、エッチング特性が異なる。このため、同一のエッチング条件で、導電膜及び絶縁膜を精度良くエッチングすることが困難である。
さらに、本実施形態によると、仮に、ミキシング膜２０ｘ〜２０ｚの形成領域以外の領域（図２８(a)：Ｒｌ参照）に、ミキシング膜２０Ｘ〜２０Ｚの残渣が発生することがあっても、その後に行う熱処理により、絶縁膜となるため、ゲート電極と、該ゲート電極とゲート長方向に沿って隣り合う他のゲート電極とが、ショートすることを防止することができる。
さらに、本実施形態によると、ゲート電極と、該ゲート電極とゲート幅方向に沿って隣り合う他のゲート電極との間隔、言い換えれば、絶縁膜２４ｘ〜２４ｚのゲート幅方向の間隔を狭くすることができるため、ＳＲＡＭ回路に含まれるトランジスタを高密度化することができる。
以上のように、本実施形態によると、ゲート電極の形状を精度良く形成すると共に、隣り合うゲート電極同士がショートすることを防止することができる（即ち、本発明の目的を達成することができる）。さらに、ＳＲＡＭ回路に含まれるトランジスタを高密度化することができる。
なお、本実施形態では、ＳＲＡＭ回路に含まれるトランジスタを備えた半導体装置を製造する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、本実施形態と同様の製造方法により、ロジック回路に含まれるトランジスタを備えた半導体装置を製造することができる。
（第２の実施形態）
以下に、本発明の第２の実施形態に係る半導体装置の製造方法について、図１１(a) 及び(b) 〜図１７(a) 及び(b) を参照しながら説明する。図１１(a) 〜図１７(a) は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す平面図である。図１１(b) 〜図１７(b) は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示すゲート幅方向の断面図である。本実施形態では、第１の実施形態と同様の構成要素には、第１の実施形態と同一の符号を付す。従って、本実施形態では、第１の実施形態と同様の説明を適宜省略する。
まず、図１１(a) 及び(b) に示すように、半導体基板１０の上部に、素子分離領域１１を形成する。これにより、半導体基板１０に、素子分離領域１１により区画された活性領域１０ａ〜１０ｄを形成する。
次に、図１１(a) 及び(b) に示すように、例えばＰＶＤ法又はＡＬＤ法により、半導体基板１０の上に、ゲート絶縁膜用膜１２を形成する。
次に、図１１(a) 及び(b) に示すように、例えばＰＶＤ法又はＡＬＤ法により、ゲート絶縁膜用膜１２の上に、例えば膜厚が２０ｎｍの高融点金属（例えばチタン（Ｔｉ））を含む第１の導電膜３３を形成する。第１の導電膜３３は、例えば窒化チタン（ＴｉＮ）からなる。その後、例えばＬＰ−ＣＶＤ法により、第１の導電膜３３の上に、例えば膜厚が１００ｎｍのシリコンを含む第２の導電膜３４を形成する。第２の導電膜３４は、例えばポリシリコンからなる。このようにして、第１の導電膜３３及び第２の導電膜３４を有する導電膜３５を形成する。
第１の導電膜３３に含まれる高融点金属は、Ｔｉの他に、例えば、アルミニウム（Ａｌ）、鉄（Ｆｅ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、タングステン（Ｗ）、モリブデン（Ｍｏ）及びバナジウム（Ｖ）のうちの少なくとも１つである。第１の導電膜３３に含まれる高融点金属は、熱処理により、酸素イオン又は窒素イオンと反応して、高融点金属酸化物又は高融点金属窒化物となることが可能であり、該高融点金属酸化物又は高融点金属窒化物は、絶縁性であればよい。
次に、図１１(a) 及び(b) に示すように、例えばＣＶＤ法により、導電膜３５の上に、マスク用膜１６を形成する。
次に、図１２(a) 及び(b) に示すように、第１の実施形態における図３(a) 及び(b) に示す工程と同様の工程を行う。
次に、図１３(a) 及び(b) に示すように、第１の実施形態における図４(a) 及び(b) に示す工程と同様の工程を行う。
次に、図１４(a) 及び(b) に示すように、例えばイオン注入法により、マスク１６Ｍを用いて、導電膜３５にイオンを注入する。具体的には例えば、最適なイオン注入条件は、次の通りである。まず、加速電圧が５ｋｅＶ及び注入ドーズ量が２．５×１０17ｉｏｎｓ／ｃｍ2のイオン注入条件で、導電膜３５に酸素イオンを注入する。続いて、加速電圧が２０ｋｅＶ及び注入ドーズ量が２．５×１０17ｉｏｎｓ／ｃｍ2のイオン注入条件で、導電膜３５に酸素イオンを注入する。続いて、加速電圧が３５ｋｅＶ及び注入ドーズ量が２．５×１０17ｉｏｎｓ／ｃｍ2のイオン注入条件で、導電膜３５に酸素イオンを注入する。続いて、加速電圧が４５ｋｅＶ及び注入ドーズ量が２．５×１０17ｉｏｎｓ／ｃｍ2のイオン注入条件で、導電膜３５に酸素イオンを注入する。
これにより、第１の導電膜３３に酸素イオンを注入して、酸素イオンを含む第１のミキシング膜３８Ｘ〜３８Ｚを形成する。第１のミキシング膜３８Ｘ〜３８Ｚは、第１の導電膜３３に由来する高融点金属を含む。
それと共に、第２の導電膜３４に酸素イオンを注入して、酸素イオンを含む第２のミキシング膜３９Ｘ〜３９Ｚを形成する。第２のミキシング膜３９Ｘ〜３９Ｚは、第２の導電膜３４に由来するシリコンを含む。
このようにして、第１のミキシング膜３８Ｘ〜３８Ｚ及び第２のミキシング膜３９Ｘ〜３９Ｚを有するミキシング膜４０Ｘ〜４０Ｚを形成する。
第１のミキシング膜３８Ｘ〜３８Ｚは、第１の導電膜３３に酸素イオンが注入された膜であるため、図１４(b) に示すように、第１のミキシング膜３８Ｘ〜３８Ｚの上面は、第１の導電膜３３の上面と面一である。同様に、第２のミキシング膜３９Ｘ〜３９Ｚは、第２の導電膜３４に酸素イオンが注入された膜であるため、図１４(b) に示すように、第２のミキシング膜３９Ｘ〜３９Ｚの上面は、第２の導電膜３４の上面と面一である。よって、ミキシング膜４０Ｘ〜４０Ｚの上面は、導電膜３５の上面と面一である。
次に、図１５(a) 及び(b) に示すように、例えばウェットエッチングにより、マスク１６Ｍを除去する。
その後、例えばフォトリソグラフィ法により、導電膜３５及びミキシング膜４０Ｘ〜４０Ｚの上に、レジストパターン２１を形成する。
本実施形態では、図１５(b) に示すように、上面が互いに面一の導電膜３５及びミキシング膜４０Ｘ〜４０Ｚの上に、レジストパターン２１を形成する。このため、導電膜３５の上面及びミキシング膜４０Ｘ〜４０Ｚの上面からなる平坦面（段差部を有さない面）の上に、レジストパターン２１を形成することができる。このため、レジストパターン２１の形状を精度良く形成することができる。さらに、本実施形態では、図１５(a) に示すように、レジストパターン２１の平面形状は、ライン形状であり、レジストパターン２１と間隔とを、ゲート長方向に沿って、同一のピッチで交互に繰り返して配列させることができる。このため、レジストパターン２１の形状を精度良く形成することができる。
延いては、後述の通り、形状が精度良く形成されたレジストパターン２１をマスクとして、導電膜（図１６(a) 及び(b)：３５ａ〜３５ｄ参照）を有するゲート電極を形成することができるため、ゲート電極の形状を精度良く形成することができる。
次に、図１６(a) 及び(b) に示すように、レジストパターン２１をマスクとして、導電膜３５及びミキシング膜４０Ｘ〜４０Ｚ並びにゲート絶縁膜用膜１２に対して、例えばドライエッチングを行う。これにより、活性領域１０ａ〜１０ｄの上に、ゲート絶縁膜１２ａ〜１２ｄ、及び導電膜３５ａ〜３５ｄを有するゲート電極を順次形成する。それと共に、素子分離領域１１の上に、ミキシング膜４０ｘ〜４０ｚを残存させる。導電膜３５ａ〜３５ｄは、第１の導電膜３３ａ〜３３ｄと第２の導電膜３４ａ〜３４ｄとを有する。ミキシング膜４０ｘ〜４０ｚは、第１のミキシング膜３８ｘ〜３８ｚと第２のミキシング膜３９ｘ〜３９ｚとを有する。
その後、例えばアッシング及び洗浄により、レジストパターン２１を除去する。
本実施形態では、第１のミキシング膜３８Ｘ〜３８Ｚは、第１の導電膜３３に酸素イオンが注入された膜であるため、第１のミキシング膜３８Ｘ〜３８Ｚのエッチング特性を、第１の導電膜３３のエッチング特性と実質的に同じにすることができる。同様に、第２のミキシング膜３９Ｘ〜３９Ｚは、第２の導電膜３４に酸素イオンが注入された膜であるため、第２のミキシング膜３９Ｘ〜３９Ｚのエッチング特性を、第２の導電膜３４のエッチング特性と実質的に同じにすることができる。このため、同一のエッチング条件で、導電膜３５及びミキシング膜４０Ｘ〜４０Ｚを精度良くエッチングすることができる。
本実施形態では、仮に、ミキシング膜４０ｘ〜４０ｚの形成領域以外の領域に、ミキシング膜４０Ｘ〜４０Ｚの残渣が発生することがあっても、その後に行う熱処理により、絶縁膜となるため、ゲート電極と、該ゲート電極とゲート長方向に沿って隣り合う他のゲート電極とがショートすることを防止することができる。
本実施形態では、前述の通り、形状が精度良く形成されたレジストパターン２１をマスクとして、導電膜３５ａ〜３５ｄを有するゲート電極を形成することができるため、ゲート電極の形状を精度良く形成することができる。
次に、図１７(a) 及び(b) に示すように、例えば１１００℃で１０秒の熱処理及び例えば７００℃で３時間の熱処理を行う。
これにより、第１のミキシング膜３８ｘ〜３８ｚに含まれる酸素イオンと、高融点金属（高融点金属は、第１の導電膜３３に由来する元素である）とを反応させて、膜厚が例えば３０ｎｍの酸化チタンからなる第１の絶縁膜４２ｘ〜４２ｚを形成する。
それと共に、第２のミキシング膜３９ｘ〜３９ｚに含まれる酸素イオンと、シリコン（シリコンは、第２の導電膜３４に由来する元素である）とを反応させて、膜厚が例えば３０ｎｍの酸化シリコンからなる第２の絶縁膜４３ｘ〜４３ｚを形成する。
このようにして、第１の絶縁膜４２ｘ〜４２ｚ及び第２の絶縁膜４３ｘ〜４３ｚを有する絶縁膜４４ｘ〜４４ｚを形成する。即ち、導電膜３５ｂを有するゲート電極と導電膜３５ｃを有するゲート電極との間が、３０ｎｍ幅の酸化チタンと酸化シリコンとの積層膜からなる絶縁膜４４ｙにより分離されることとなる。
以上のようにして、本実施形態に係る半導体装置を製造することができる。
本実施形態によると、第１の実施形態と同様の効果を得ることができる。
なお、本実施形態では、導電膜３５に注入するイオンとして、酸素イオンを用いた場合を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、酸素イオンの代わりに、窒素イオン、又は酸素イオン及び窒素イオンを用いてもよい。
以下に、本発明の第２の実施形態に係る半導体装置の構成について、図１７(a) 及び(b) を参照しながら説明する。
活性領域１０ａ〜１０ｄの上には、ゲート絶縁膜１２ａ〜１２ｄ、及び導電膜３５ａ〜３５ｄを有するゲート電極が順次形成されている。導電膜３５ａ〜３５ｄは、第１の導電膜３３ａ〜３３ｄ及び第２の導電膜３４ａ〜３４ｄを有している。第１の導電膜３３ａ〜３３ｄは、高融点金属を含む膜であり、第２の導電膜３４ａ〜３４ｄは、シリコンを含む膜である。
素子分離領域１１の上には、絶縁膜４４ｘ〜４４ｚが形成されている。絶縁膜４４ｘ〜４４ｚは、第１の絶縁膜４２ｘ〜４２ｚ及び第２の絶縁膜４３ｘ〜４３ｚを有している。第１の絶縁膜４２ｘ〜４２ｚは、高融点金属を含む膜であり、第２の絶縁膜４３ｘ〜４３ｚは、シリコンを含む膜である。
第１の絶縁膜４２ｘは、第１の導電膜３３ａのゲート幅方向の側面の上に形成されている。第１の絶縁膜４２ｙは、第１の導電膜３３ｂのゲート幅方向の側面と、第１の導電膜３３ｃのゲート幅方向の側面との間に形成されている。第１の絶縁膜４２ｚは、第１の導電膜３３ｄのゲート幅方向の側面の上に形成されている。
第２の絶縁膜４３ｘは、第２の導電膜３４ａのゲート幅方向の側面の上に形成されている。第２の絶縁膜４３ｙは、第２の導電膜３４ｂのゲート幅方向の側面と、第２の導電膜３４ｃのゲート幅方向の側面との間に形成されている。第２の絶縁膜４３ｚは、第２の導電膜３４ｄのゲート幅方向の側面の上に形成されている。
第１の絶縁膜４２ｘは、第１の導電膜３３ａと一体に形成されている。第１の絶縁膜４２ｙは、第１の導電膜３３ｂ及び第１の導電膜３３ｃと一体に形成されている。第１の絶縁膜４２ｚは、第１の導電膜３３ｄと一体に形成されている。
第２の絶縁膜４３ｘは、第２の導電膜３４ａと一体に形成されている。第２の絶縁膜４３ｙは、第２の導電膜３４ｂ及び第２の導電膜３４ｃと一体に形成されている。第２の絶縁膜４３ｚは、第２の導電膜３４ｄと一体に形成されている。
以上説明したように、本発明は、ゲート電極の形状を精度良く形成すると共に、隣り合うゲート電極同士がショートすることを防止することができ、ＳＲＡＭ回路に含まれるトランジスタを備えた半導体装置及びその製造方法に有用である。
１０ 半導体基板
１０ａ〜１０ｄ 活性領域
１１ 素子分離領域
１２ ゲート絶縁膜用膜
１２ａ〜１２ｆ ゲート絶縁膜
３３，３３ａ〜３３ｄ 第１の導電膜
３４，３４ａ〜３４ｄ 第２の導電膜
１５，１５ａ〜１５ｄ，３５，３５ａ〜３５ｄ 導電膜
１５Ａ〜１５Ｆ ゲート電極
１６ マスク用膜
１６Ｍ マスク
１７ａ 第１のレジスト
１７ｂ 第２のレジスト
１７ｃ 第３のレジストパターン
３８Ｘ〜３８Ｚ，３８ｘ〜３８ｚ 第１のミキシング膜
３９Ｘ〜３９Ｚ，３９ｘ〜３９ｚ 第２のミキシング膜
２０Ｘ〜２０Ｚ，２０ｘ〜２０ｚ，４０Ｘ〜４０Ｚ，４０ｘ〜４０ｚ ミキシング膜
２１ レジストパターン
４２ｘ〜４２ｚ 第１の絶縁膜
４３ｘ〜４３ｚ 第２の絶縁膜
２４ｘ〜２４ｚ，４４ｘ〜４４ｚ 絶縁膜
Ｗ17c 第１の開口幅
Ｗ16M 開口幅

Claims (14)

  1. 半導体基板の上に、導電膜を形成する工程（ａ）と、
    前記導電膜の上に、開口部を有するマスクを形成する工程（ｂ）と、
    前記マスクを用いて、前記導電膜にイオンを注入し、前記導電膜における前記マスクの前記開口部から露出する部分に、前記イオンを含むミキシング膜を形成する工程（ｃ）と、
    前記マスクを除去した後、前記導電膜及び前記ミキシング膜の上に、平面形状がライン形状のレジストパターンを形成する工程（ｄ）と、
    前記レジストパターンをマスクとして、前記導電膜及び前記ミキシング膜をエッチングし、前記導電膜を有するゲート電極を形成すると共に、前記ゲート電極のゲート幅方向の側面の上に、前記ミキシング膜を残存させる工程（ｅ）と、
    前記工程（ｅ）の後に、熱処理により、前記ミキシング膜に含まれる前記イオンと、前記導電膜に含まれる元素とを反応させて、絶縁膜を形成する工程（ｆ）とを備え、
    前記絶縁膜は、前記ゲート電極と一体に形成され、
    前記絶縁膜により、前記ゲート電極と、該ゲート電極とゲート幅方向に沿って隣り合う他のゲート電極との間が電気的に分離されていることを特徴とする半導体装置の製造方法。
  2. 前記絶縁膜は、前記ゲート電極とゲート幅方向に沿って隣り合う他のゲート電極と一体に形成されることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記工程（ａ）の前に、前記半導体基板に、素子分離領域を形成する工程（ｇ）をさらに備え、
    前記工程（ａ）は、前記半導体基板における前記素子分離領域により区画された活性領域、及び前記素子分離領域の上に、前記導電膜を形成する工程を含み、
    前記工程（ｂ）において、前記マスクの前記開口部から、前記導電膜における前記素子分離領域の上に形成された部分を露出し、
    前記工程（ｅ）は、前記活性領域の上に、前記ゲート電極を形成すると共に、前記素子分離領域の上に、前記ミキシング膜を残存させる工程を含み、
    前記工程（ｆ）において、前記絶縁膜は、前記素子分離領域の上に形成されることを特徴とする請求項１に記載の半導体装置の製造方法。
  4. 前記工程（ａ）は、前記半導体基板の上に、高融点金属を含む第１の導電膜を形成する工程（ａ１）と、前記第１の導電膜の上に、シリコンを含む第２の導電膜を形成して、
    前記第１の導電膜及び前記第２の導電膜を有する前記導電膜を形成する工程（ａ２）とを含み、
    前記工程（ｃ）は、前記第１の導電膜に前記イオンを注入し、前記イオンを含む第１のミキシング膜を形成すると共に、前記第２の導電膜に前記イオンを注入し、前記イオンを含む第２のミキシング膜を形成して、前記第１のミキシング膜及び前記第２のミキシング膜を有する前記ミキシング膜を形成する工程を含み、
    前記工程（ｆ）は、前記第１のミキシング膜に含まれる前記イオンと、前記高融点金属とを反応させて、第１の絶縁膜を形成すると共に、前記第２のミキシング膜に含まれる前記イオンと、前記シリコンとを反応させて、第２の絶縁膜を形成して、前記第１の絶縁膜及び前記第２の絶縁膜を有する前記絶縁膜を形成する工程を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
  5. 前記高融点金属は、Ａｌ、Ｆｅ、Ｃｕ、Ｎｉ、Ｃｏ、Ｔｉ、Ｔａ、Ｎｂ、Ｗ、Ｍｏ及びＶのうちの少なくとも１つであることを特徴とする請求項４に記載の半導体装置の製造方法。
  6. 前記イオンは、酸素イオン及び窒素イオンのうちの少なくとも１つであることを特徴とする請求項１に記載の半導体装置の製造方法。
  7. 半導体基板の上に形成された導電膜を有するゲート電極と、
    前記ゲート電極のゲート幅方向の側面の上に形成され、前記導電膜に含まれる元素を含む絶縁膜とを備え、
    前記絶縁膜は、前記ゲート電極と一体に形成され、
    前記絶縁膜により、前記ゲート電極と、該ゲート電極とゲート幅方向に沿って隣り合う他のゲート電極との間が電気的に分離されていることを特徴とする半導体装置。
  8. 前記絶縁膜は、前記ゲート電極とゲート幅方向に沿って隣り合う他のゲート電極と一体に形成されていることを特徴とする請求項７に記載の半導体装置。
  9. 前記絶縁膜は、前記導電膜にイオンを注入した後、熱処理により、前記イオンと前記導電膜に含まれる元素とを反応させた絶縁膜であることを特徴とする請求項７に記載の半導体装置。
  10. 前記イオンは、酸素イオン及び窒素イオンのうちの少なくとも１つであることを特徴とする請求項９に記載の半導体装置。
  11. 前記半導体基板における素子分離領域により区画された活性領域をさらに備え、
    前記ゲート電極は、前記活性領域の上に形成され、
    前記絶縁膜は、前記素子分離領域の上に形成されていることを特徴とする請求項７に記載の半導体装置。
  12. 前記導電膜は、高融点金属を含む第１の導電膜及び前記第１の導電膜の上に形成されたシリコンを含む第２の導電膜を有し、
    前記絶縁膜は、前記高融点金属を含む第１の絶縁膜及び前記第１の絶縁膜の上に形成された前記シリコンを含む第２の絶縁膜を有していることを特徴とする請求項７に記載の半導体装置。
  13. 前記第１の絶縁膜は、前記第１の導電膜のゲート幅方向の側面の上に形成され、
    前記第２の絶縁膜は、前記第２の導電膜のゲート幅方向の側面の上に形成され、
    前記第１の絶縁膜は、前記第１の導電膜と一体に形成され、
    前記第２の絶縁膜は、前記第２の導電膜と一体に形成されていることを特徴とする請求項１２に記載の半導体装置。
  14. 前記高融点金属は、Ａｌ、Ｆｅ、Ｃｕ、Ｎｉ、Ｃｏ、Ｔｉ、Ｔａ、Ｎｂ、Ｗ、Ｍｏ及びＶのうちの少なくとも１つであることを特徴とする請求項１２に記載の半導体装置。
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