JP2012120255A - 電源制御装置およびそれを用いた電源装置 - Google Patents

Abstract

【課題】電源装置をデジタル制御する際に演算異常が生じても、電源出力状態を極力維持する。
【解決手段】演算手段１５は、制御周期ごとにＡ／Ｄ変換器１４から出力電圧値を入力し、マイクロプロセッサ２０によりＰＷＭデューティを演算する。演算確認回路１６は、各制御周期において規定時間内に演算手段１５からＰＷＭデューティが出力され、そのＰＷＭデューティとバッファ回路１７に保持されているＰＷＭデューティとの差分が判定値未満の場合には、そのＰＷＭデューティをバッファ回路１７に転送する。規定時間内にＰＷＭデューティが出力されない場合または差分が判定値以上の場合には、ＰＷＭデューティをバッファ回路１７に転送せず、演算手段１５に対し今回の演算を取り消して再度の演算を指令する。
【選択図】図１

Description

本発明は、スイッチング素子を駆動するパルス変調信号の波形指示データをマイクロプロセッサにより演算する電源制御装置およびそれを用いた電源装置に関する。

パルス変調信号の波形指示データ例えばＰＷＭ信号のデューティ比をマイクロプロセッサにより演算すると、以下のような利点がある。
(1) フィードバック制御に用いる制御パラメータをソフトパラメータ化することができるので、ソフトウェアの変更により仕様変更を容易に行うことができる。
(2) コンデンサや抵抗などにより設定される制御パラメータを用いた場合に避けられない経年変化がない。
(3) 位相補償器などのフィードバック系の部品を削減することができる。
(4) 単一のハードウェアで多種の電源を構成することができる。
(5) アナログ制御回路では実装が難しい非線形制御や複雑な制御を実装することができ、高効率で安定した電源を構成できる。
(6) フィードバック制御に用いる制御パラメータをリアルタイムに最適化することができ、高効率で安定した電源を構成できる。

その反面、例えばマイクロプロセッサの電源ラインにノイズが混入したり電源ラインの電圧が一時的に低下すると、マイクロプロセッサ内のレジスタ値が書き変わったりＡ／Ｄ変換値が真の検出値からずれる場合がある。その結果、波形指示データであるＰＷＭデューティ比が制御上誤った値に変更され、電源装置内の電圧や電流が異常となり、制御目標である電源装置の出力電圧が変動する虞がある。さらに、プログラムカウンタなどマイクロプロセッサの実行管理に必要なレジスタ等が書き変わると、マイクロプロセッサの暴走といった事態も生じ得る。

特許文献１記載のスイッチング電源回路は、マイクロプロセッサ内に異常判定のための電圧、電流のしきい値を有するとともに、別に設けた保護回路にこれよりも大きい値に設定されたしきい値を有している。これらしきい値相互の大小関係から、マイクロプロセッサが正常に動作しているときに保護回路は動作せず、マイクロプロセッサが暴走したときに保護回路がスイッチング素子を停止させるようになっている。

特開２００８−６７４４３号公報

従来の電源制御装置は、特許文献１記載の電源装置のように、演算結果に基づく駆動信号によりスイッチング素子を駆動し、その結果として電圧または電流に異常が生じた時に保護動作に移行する。しかし、この場合の保護動作はスイッチング素子の駆動停止であるため、電源装置や負荷を過電圧や過電流から保護することはできるが、電源出力の停止は避けられない。

本発明は上記事情に鑑みてなされたもので、その目的は、電源装置をデジタル制御する際に演算異常が生じても、電源出力状態を極力維持することができる電源制御装置およびそれを用いた電源装置を提供することにある。

請求項１に記載した電源制御装置は、電源主回路に設けられたスイッチング素子を駆動するパルス変調信号を出力し、電源主回路の出力電圧が指令電圧に一致するように制御する。パルス変調信号は、波形指示データにより定められる波形を持つ。バッファ回路は波形指示データを保持しており、パルス変調回路は、パルス変調周期に同期した制御周期ごとに、バッファ回路に保持された波形指示データに基づくパルス変調信号を生成して出力する。

電源制御装置は、電源主回路の出力電圧をデジタル値に変換するＡ／Ｄ変換器を備えている。演算手段は、制御周期ごとに、Ａ／Ｄ変換器から電源主回路の出力電圧値を入力し、マイクロプロセッサにより出力電圧値と指令電圧値に基づいてパルス変調信号の波形を指示する波形指示データを演算する。

演算確認手段は、各制御周期において規定時間内に演算手段から波形指示データが出力され、その波形指示データとバッファ回路に保持されている波形指示データとの差分が所定の判定値未満の場合には、演算が正常に実行されたと判定して演算手段から得た波形指示データをバッファ回路に転送する。一方、各制御周期において規定時間内に演算手段から波形指示データが出力されない場合または演算手段から得た波形指示データとバッファ回路に保持されている波形指示データとの差分が判定値以上の場合には、演算が異常に実行されたと判定して演算手段に対し今回の波形指示データの演算を取り消して再度の演算を指令する。

このように、本手段の電源制御装置は、演算が正常に実行されたときはその波形指示データをバッファ回路に転送し、演算が異常に実行されたとき（演算結果が得られない場合を含む）はバッファ回路内の波形指示データを前回値のまま保持する。これにより、異常演算に基づく誤ったパルス変調信号が出力されることがなくなり、電源装置内の電圧や電流に生じる異常を未然に防止できる。

また、指令した再度の演算が完了するまでは前回値に基づくパルス変調信号を用いてスイッチングすることになるが、異常演算が連続的に生じない限りは制御特性が極端に悪化することはない。その結果、たとえ演算異常が生じても、指令値通りの電源電圧の出力状態を極力維持することができる。

演算確認手段は、演算手段により演算された波形指示データとバッファ回路に保持されている波形指示データとの差分に基づいて、当該演算された波形指示データが正常か異常かを判定する。これにより、マイクロプロセッサの電源ラインへのノイズの混入、電源ラインの電圧低下などにより突発的に生じるレジスタやデータの書き変わり（データの異常な不連続）を高い確度で検出することができる。

請求項２に記載した手段によれば、波形指示データを保持するバッファ回路の他に、平均波形指示データを保持する平均値バッファ回路を備えている。演算手段は、制御周期ごとに、演算した波形指示データを加算平均した平均波形指示データを演算する。演算確認手段は、波形指示データの演算が正常に実行されたと判定した場合には、演算手段から得た波形指示データをバッファ回路に転送するとともに、演算手段から得た平均波形指示データを平均値バッファ回路に転送する。

パルス変調回路は、制御周期ごとに、波形指示データの演算が正常に実行されたと判定された場合には、バッファ回路に保持された波形指示データに基づくパルス変調信号を生成して出力し、波形指示データの演算が異常に実行されたと判定された場合には、平均値バッファ回路に保持された平均波形指示データに基づくパルス変調信号を生成して出力する。このように演算異常の際に平均波形指示データを用いることにより、波形指示データが制御周期ごとにばらつく場合でも、演算異常が生じたときの出力電圧の指令値からのずれを極力抑えることができる。

請求項３に記載した手段によれば、バッファ回路は、転送された直近のＮ個（Ｎ≧１）の波形指示データを保持し、制御周期ごとに、波形指示データの演算が正常に実行されたと判定された場合には、保持している最新の波形指示データを出力し、波形指示データの演算が異常に実行されたと判定された場合には、保持しているＮ個の波形指示データを古いものから順に繰り返し出力する。パルス変調回路は、バッファ回路から出力される波形指示データに基づくパルス変調信号を生成して出力する。

演算確認手段は、各制御周期において規定時間内に演算手段から波形指示データが出力され、その波形指示データとバッファ回路に保持されている最新の波形指示データとの差分が所定の判定値未満の場合には、演算が正常に実行されたと判定して演算手段から得た波形指示データをバッファ回路に転送し、各制御周期において規定時間内に演算手段から波形指示データが出力されない場合または演算手段から得た波形指示データとバッファ回路に保持されている最新の波形指示データとの差分が判定値以上の場合には、演算が異常に実行されたと判定して演算手段に対し今回の波形指示データの演算を取り消して再度の演算を指令する。

本手段によれば、電源主回路の負荷が周期的に変動する場合、その周期に応じたサイクル数Ｎを見積もり、演算異常の際に過去Ｎ回分の波形指示データを順次繰り返し用いることにより、負荷変動にもかかわらず出力電圧の指令値からのずれを極力抑えることができる。

請求項４に記載した手段によれば、演算確認手段は、連続してＭ回（Ｍ≧２）以上演算が異常に実行されたと判定した場合、パルス変調回路によるパルス変調信号の出力を停止させる。これにより、演算異常が連続して生じたとき、つまり電源ラインへのノイズの混入や電源ラインの電圧低下の要因ではなく電源装置に故障が生じたときに、電源装置のスイッチング動作を停止させることができる。

請求項５に記載した手段によれば、演算手段は、制御周期の第Ｎサイクルにおいて演算確認手段により再度の演算を指令された場合、第Ｎ＋１サイクルにおいて演算の取り消しのための初期化処理を実行し、第Ｎ＋２サイクル以降Ａ／Ｄ変換器からの入力と波形指示データの演算を実行する。これにより、書き変わったデータを用いた演算を取り消して、その前の状態に初期化してから再度の演算を実行することができる。

請求項６に記載した電源装置は、波形指示データにより定められる波形を持つパルス変調信号を出力する上記電源制御装置と、スイッチング素子をパルス変調信号で駆動することによりその波形指示データに応じた電圧を出力する電源主回路とを備えている。これにより、異常演算に基づくパルス変調信号によるスイッチングを回避でき、指令値通りの電源電圧の出力状態を極力維持することができる。

本発明の第１の実施形態を示すスイッチング電源装置の構成図 電源主回路の構成図 プロセッサが実行する電源制御プログラムのフローチャート ＰＷＭ信号生成部のロジック構成図 ＰＷＭ信号生成部のタイミングチャート（１） ＰＷＭ信号生成部のタイミングチャート（２） 本発明の第２の実施形態を示す図４相当図 図３相当図 ＰＷＭデューティがばらつく場合のＰＷＭ信号の波形図 本発明の第３の実施形態を示す図４相当図 電源装置の出力電圧または入力電圧とＰＷＭ信号の波形図

各実施形態において実質的に同一部分には同一符号を付して説明を省略する。
（第１の実施形態）
以下、第１の実施形態について図１ないし図６を参照しながら説明する。
図１は、車両用電子制御装置に搭載されるスイッチング電源装置の全体構成図である。この電源装置１は、バッテリ電圧ＶＢを入力電圧としてスイッチング素子（トランジスタ）をＰＷＭ信号で駆動し、出力端子２からＰＷＭデューティに応じた一定の電圧Ｖout（一例として５Ｖ）を出力する定電圧電源装置である。電源装置１は、スイッチング素子を具備した電源主回路３とＰＷＭ信号を出力する電源制御装置４とから構成されている。

図２は、電源主回路３を構成するスイッチング回路５と平滑回路６の具体的な構成を示している。（ａ）に示すスイッチング回路５では、バッテリ電圧ＶＢが供給される電源線７とグランド８との間に２つのスイッチング素子９（９ａ、９ｂ）が直列に接続されている。スイッチング素子９（９ａ、９ｂ）は、ＰＷＭ信号とそれを反転回路１０で反転したＰＷＭ信号とにより相補的に駆動されるようになっている。また、（ｂ）に示すスイッチング回路５では、電源線７とグランド８との間にスイッチング素子９と逆方向のダイオード１１が直列に接続されており、スイッチング素子９はＰＷＭ信号により駆動されるようになっている。平滑回路６は、（ａ）（ｂ）ともにコイル１２とコンデンサ１３とからなるＬＣフィルタである。

電源制御装置４は、図１に示すようにＡ／Ｄ変換器１４、演算手段１５、演算確認回路１６、バッファ回路１７およびＰＷＭ回路１８を備えたワンチップＩＣとして構成されている。破線で囲まれたＰＷＭ信号生成部１９は、従来のＰＷＭ信号生成部に置き替わるものであり、後述するようにロジック回路により構成されている。演算手段１５は、マイクロプロセッサ２０（以下、プロセッサ２０と称す）、ＲＯＭやフラッシュメモリなどの不揮発性のメモリ２１、出力レジスタ２２などを備えており、プロセッサ２０は、メモリ２１に記憶されている電源制御プログラムを読み出して実行する。

図３は、プロセッサ２０が実行する電源制御プログラムのフローチャートである。プロセッサ２０は、ＰＷＭ周期に同期し且つ後述するインターバル信号により作られる制御周期ごとに、Ａ／Ｄ変換器１４から出力電圧ＶoutのＡ／Ｄ変換値を入力し、その出力電圧値と指令電圧値に基づいてＰＷＭ信号（パルス変調信号）の波形を指示するＰＷＭデューティ（波形指示データ）を演算し出力レジスタ２２に書き込む。

すなわち、ステップＳ１で制御周期の開始（インターバル信号の立ち下がり）を待ち、ステップＳ２でＡ／Ｄ変換器１４に出力電圧ＶoutのＡ／Ｄ変換を実行させて出力電圧値を取り込む。続くステップＳ３で指令電圧値と出力電圧値の差分（電圧偏差）を演算し、ステップＳ４で電圧偏差を入力とするＰＩＤ演算またはＰＩ演算によりＰＷＭデューティを算出し出力レジスタ２２に書き込む。この算出したＰＷＭデューティをステップＳ５で演算確認回路１６に出力した後、再びステップＳ１の処理に戻る。

図１に示す演算確認回路１６（演算確認手段）は、各制御周期において演算手段１５から出力されたＰＷＭデューティが正常値か否かを判定し、正常値と判定した場合にはそのＰＷＭデューティをバッファ回路１７に転送し、異常値と判定した場合には演算手段１５に対し今回のＰＷＭデューティの演算を取り消して再度の演算を行うよう指令する。バッファ回路１７は、演算確認回路１６から転送されたＰＷＭデューティを保持するレジスタである。ＰＷＭ回路１８（パルス変調回路）は、各制御周期の開始時にバッファ回路１７が保持しているＰＷＭデューティを自らのＰＷＭレジスタ２３に読み出し、そのＰＷＭデューティに基づいてＰＷＭ信号を生成し、当該制御周期において出力する。

次に、ＰＷＭ信号生成部１９の構成と動作について、図４ないし図６を参照しながら説明する。図４はＰＷＭ信号生成部１９のロジック構成図であり、図５と図６はＰＷＭ信号生成部１９のタイミングチャートである。演算確認回路１６は、入力レジスタ２４、エッジ検出器２５、判定回路２６、ＡＮＤ回路２７、インバータ２８、カウンタ２９、セレクタ３０およびレジスタ３１から構成されている。

制御周期を作り出すインターバル信号は、ＰＷＭ周期（スイッチングサイクル）に同期した信号であり、演算手段１５とＰＷＭ信号生成部１９の同期タイミングをとるために用いられる。このインターバル信号は、図示しないクロック生成回路においてクロック信号、ＰＷＭキャリア信号などとともに生成されるが、演算手段１５内部で生成してもよい。制御周期は、インターバル信号がＨレベルからＬレベルに立ち下がった時点から開始される。

演算手段１５は、正常に動作していれば、制御周期の開始から規定時間Ｔ１以内に、図３に示すステップＳ２ないしＳ４の処理すなわちＡ／Ｄ変換器１４からの出力電圧値の入力とＰＷＭデューティの演算を終了する。演算手段１５から演算確認回路１６へのＰＷＭデューティの出力タイミングを作るため、インターバル信号は、立ち下がり時点から規定時間Ｔ１が経過した時にＬレベルからＨレベルに立ち上がる。この時、演算手段１５は、演算が終了していることを条件としてパルス波形を持つライト信号を出力する。

図５は、制御周期の第Ｎサイクルで演算手段１５による演算が正常に終了した後、第Ｎ＋１サイクルで規定時間Ｔ１以内に演算手段１５による演算が終了しなかったため、演算確認回路１６が演算手段１５に対し再計算を指令した場合のタイミングチャートである。このような事態は、プロセッサ２０の電源ラインへのノイズの混入、電源ラインの電圧低下などによりプログラムカウンタのビットが書き変わり、データを書き込むステップをスキップすることにより生じ得る。

なお、図５および図６のタイミングチャートでは、ＰＷＭ信号生成部１９の各要素は入出力間の遅延がないものと理想化しているので、各要素はインターバル信号のエッジに同期して変化する他の要素の出力信号を入力としつつ、同一のインターバル信号のエッジに同期して動作可能であるものとする。

はじめに、正常に演算が終了した第Ｎサイクルの動作を説明する。制御周期の開始とともに出力電圧ＶoutのＡ／Ｄ変換が実行され、演算手段１５は、その出力電圧値を用いて規定時間Ｔ１以内にＰＷＭデューティを演算し出力レジスタ２２に書き込む。時刻Ｔ１でインターバル信号がＨレベルに立ち上がると、演算手段１５は、その立ち上がりに同期してＨレベルのライト信号を出力する。

入力レジスタ２４は、ライト信号の立ち上がりで、演算手段１５の出力レジスタ２２にある新たに演算されたＰＷＭデューティを取り込む。判定回路２６は、入力レジスタ２４に取り込まれた新たなＰＷＭデューティと、バッファ回路１７に保持されているＰＷＭデューティとの差分（絶対値）を求め、その差分が所定の判定値未満の場合にはＨレベルの判定信号を出力し、判定値以上の場合にはＬレベルの判定信号を出力する。判定値は、正常な電源制御動作において制御周期の１サイクルの間に変化するＰＷＭデューティの最大変化量より大きく設定されている。

一方、エッジ検出器２５は、ライト信号の立ち上がりでエッジ検出信号をＨレベルにセットし、インターバル信号の立ち下がりでエッジ検出信号をＬレベルにリセットする。ＡＮＤ回路２７は、インターバル信号の立ち上がりでエッジ検出信号と判定信号の論理積を実行し、その結果をラッチ制御信号として出力する。エッジ検出信号と判定信号がともにＨレベルの場合、つまり規定時間Ｔ１内に演算手段１５から新たに演算したＰＷＭデューティのデータが出力され、そのＰＷＭデューティとバッファ回路１７に保持されているＰＷＭデューティとの差分が判定値未満の場合、ラッチ制御信号がＨレベルとなる。このラッチ制御信号は、インバータ２８により反転されて再計算要求信号となる。

バッファ回路１７は、ラッチ制御信号がＨレベルの期間においては入力レジスタ２４のＰＷＭデューティを入力し、ラッチ制御信号がＬレベルの期間においては当該Ｌレベルへの変化時点のＰＷＭデューティを保持する（ラッチ動作）。従って、演算手段１５が規定時間Ｔ１内に正常な値を持つＰＷＭデューティを演算した場合、バッファ回路１７にはそのＰＷＭデューティが転送される。

カウンタ２９は、インターバル信号の立ち上がりでカウント動作し、インバータ２８から出力された再計算要求信号がＨレベル（再計算要求）の場合にカウント値をインクリメントし、Ｌレベルの場合にカウント値を０にリセットする。カウント値が規定値より小さいとＬレベル（リセット要求なし）のリセット要求信号を出力し、カウント値が規定値以上になるとＨレベル（リセット要求あり）のリセット要求信号を出力する。第Ｎサイクルではリセット要求信号がＬレベルなので、カウント値は０のままとなる。

セレクタ３０は、リセット要求信号がＬレベルのときはバッファ回路１７を選択し、そのＰＷＭデューティをＰＷＭレジスタ２３に転送する。一方、リセット要求信号がＨレベルのときはレジスタ３１を選択する。レジスタ３１は全ビット０のデータを持つレジスタであり、このデータがＰＷＭレジスタ２３に転送されると、ＰＷＭ信号はＬレベルとなりスイッチング動作が停止する。ＰＷＭデューティは、例えば１６ビットの幅を持ち、全ビット０のときはデューティ０％、全ビット１のときはデューティ１００％となる。この第Ｎサイクルでは、ＰＷＭ回路１８は、第Ｎ−１サイクルでＰＷＭレジスタ２３に転送されたＰＷＭデューティに基づいてＰＷＭ信号を生成し出力する。

続いて、ライト信号が出力されない第Ｎ＋１サイクルと、初期化を行う第Ｎ＋２サイクルの動作を説明する。第Ｎ＋１サイクルでは、演算手段１５は、規定時間Ｔ１の経過時に演算を終了していないため、インターバル信号の立ち上がりでライト信号を出力しない。そのため、エッジ検出信号はＬレベルのままであり、ラッチ制御信号はＬレベル、再計算要求信号はＨレベルになる。従って、入力レジスタ２４、バッファ回路１７およびＰＷＭレジスタ２３のＰＷＭデューティは変化せず、カウンタ２９はカウント値をインクリメントする（カウント値＝１）。

再計算要求信号がＨレベルになるので、演算手段１５は、次の第Ｎ＋２サイクルにおいて、第Ｎ＋１サイクルの演算を取り消して第Ｎサイクルの状態に戻す初期化を実行する。この第Ｎ＋２サイクルでもエッジ検出信号およびラッチ制御信号はＬレベルのままであり、バッファ回路１７等のＰＷＭデューティは前回値のまま変化せず、カウンタ２９はカウント値をインクリメントする（カウント値＝２）。カウント値に対する規定値は３以上の値に設定されているので、リセット要求信号はＬレベルのままである。これら第Ｎ＋１サイクルおよび第Ｎ＋２サイクルでも、ＰＷＭ回路１８は、第ＮサイクルでＰＷＭレジスタ２３に転送されたＰＷＭデューティ（前回値）に基づいてＰＷＭ信号を生成し出力する。

続く第Ｎ＋３サイクルで、演算手段１５が規定時間Ｔ１内に正常な値を持つＰＷＭデューティを演算すると、インターバル信号の立ち上がりでライト信号、エッジ検出信号およびラッチ制御信号がＨレベルになる。これにより、本サイクルで演算した新たなＰＷＭデューティが、出力レジスタ２２から入力レジスタ２４、バッファ回路１７およびＰＷＭレジスタ２３に転送される。この第Ｎ＋３サイクルで得られたＰＷＭデューティは、次の第Ｎ＋４サイクルのＰＷＭ信号に反映される。

図６は、制御周期の第Ｎサイクルで演算手段１５による演算が正常に終了した後、第Ｎ＋１サイクルで演算した値が異常であったため、演算確認回路１６が演算手段１５に対し再計算を指令した場合のタイミングチャートである。このような事態は、プロセッサ２０の電源ラインへのノイズの混入、電源ラインの電圧低下などによりデータが書き変わることにより生じ得る。

第Ｎ＋１サイクルにおいて、演算手段１５は、規定時間Ｔ１内に演算を終了しているため、インターバル信号の立ち上がりでライト信号が出力される。しかし、判定回路２６は、演算されたＰＷＭデューティとバッファ回路１７に保持されているＰＷＭデューティとの差分（絶対値）が上記判定値以上と判定し、Ｌレベルの判定信号を出力している。そのため、ラッチ制御信号がＬレベル、再計算要求信号がＨレベルになる。従って、図５に示した第Ｎ＋１サイクルと同様に、入力レジスタ２４、バッファ回路１７およびＰＷＭレジスタ２３のＰＷＭデューティは変化せず、カウンタ２９はカウント値をインクリメントする。第Ｎ＋２サイクル以降の動作は、図５に示す第Ｎ＋２サイクル以降の動作と同じである。

規定時間Ｔ１以内に演算が終了しなかったまたは演算した値が異常であった制御周期（第Ｎ＋１サイクル）が存在すると、次の周期（第Ｎ＋２サイクル）が初期化周期となるので、その初期化周期でも演算が行われない。つまり、１つの制御周期で演算異常が生じると、カウンタ２９のカウント値は２だけ増加する。従って、連続してＭ回（Ｍ≧２）の演算異常が生じたことを検出するには、規定値を２Ｍ−１または２Ｍに設定すればよい。この設定によれば、連続してＭ回（Ｍ≧２）以上演算が異常に実行されたと判定した場合、ＰＷＭ信号がＬレベルとなりスイッチングが停止する。

以上説明したように、電源装置１は、ＰＷＭ信号を出力する電源制御装置４と、スイッチング素子９をＰＷＭ信号で駆動することによりＰＷＭデューティに応じた電圧を出力する電源主回路３とを備えている。電源制御装置４は、プロセッサ２０を具備した演算手段１５によりＰＷＭデューティをデジタル演算するので、背景技術で説明したような制御上の利点が得られる。

電源制御装置４は、演算確認回路１６を備えている。演算確認回路１６は、演算手段１５が規定時間Ｔ１内にＰＷＭデューティの演算を終了し且つ演算値が正常と判定したときは、そのＰＷＭデューティをバッファ回路１７に転送する。一方、演算手段１５が規定時間Ｔ１内にＰＷＭデューティの演算を終了できずまたは演算値が異常と判定したときは、演算手段１５に対し今回の演算を取り消して再度の演算を指令し、バッファ回路１７内のＰＷＭデューティを前回値のまま保持する。

これにより、異常なＰＷＭ信号を用いたスイッチングを回避でき、過電圧や過電流などの異常の発生を防止できる。指令した再度の演算が完了するまでは前回値に基づくＰＷＭ信号を用いてスイッチングすることになるが、異常演算が連続的に生じない限りは、制御特性例えば出力電圧Ｖoutの変動率が極端に悪化することはない。その結果、たとえデジタル演算に異常が生じても、指令値通りの電源電圧の出力状態を極力維持することができる。

演算確認回路１６は、演算手段１５により演算されたＰＷＭデューティとバッファ回路１７に保持されているＰＷＭデューティとの差分（絶対値）に基づいて、当該演算されたＰＷＭデューティが正常か異常かを判定する。これにより、プロセッサ２０の電源ラインへのノイズの混入、電源ラインの電圧低下などにより突発的に生じるレジスタ、データなどの書き変わりを高い確度で検出することができる。

連続して生じた演算異常を計数するカウンタ２９を備え、そのカウント値と規定値との比較に基づいてスイッチング動作を停止するように構成したので、電源装置に故障が生じたことにより演算異常が連続して生じる事態が発生したときに、電源装置を確実に停止することができる。

演算異常が生じたと判定されたとき、演算手段１５は、次の制御周期においてその演算を取り消して演算異常が生じる前の状態に戻す初期化を実行する。この初期化処理では、例えばデータの書き変わりにより異常値が加算された積分要素から当該加算値を減算し、演算異常が生じる前の積分値に戻すことが行われる。これにより、以降の演算に対する影響を排除することができる。

（第２の実施形態）
次に、図７ないし図９を参照しながら第２の実施形態について説明する。
図７はＰＷＭ信号生成部１９のロジック構成図であり、図８はプロセッサ２０が実行する電源制御プログラムのフローチャートである。演算手段１５は、制御周期ごとに、演算したＰＷＭデューティを加算平均した平均ＰＷＭデューティ（平均波形指示データ）を演算し（ステップＳ１０）、平均値出力レジスタ３２に書き込む（ステップＳ５）。加算平均は、過去Ｎ個（Ｎ≧１）のデータの算術平均、重み付け平均など種々の平均処理を用いることができる。

演算確認回路１６は、図４に示した構成の他に平均値入力レジスタ３３、平均値バッファ回路３４およびセレクタ３５を備えている。平均値入力レジスタ３３は、ライト信号の立ち上がりで、演算手段１５の平均値出力レジスタ３２にある平均ＰＷＭデューティを取り込む。平均値バッファ回路３４は、ラッチ制御信号がＨレベルの期間においては平均値入力レジスタ３３の平均ＰＷＭデューティを入力し、ラッチ制御信号がＬレベルの期間においては当該Ｌレベルへの変化時点の平均ＰＷＭデューティを保持する（ラッチ動作）。

セレクタ３５は、ラッチ制御信号がＨレベルの期間においては、バッファ回路１７に保持されたＰＷＭデューティを選択してセレクタ３０に転送し、ラッチ制御信号がＬレベルの期間においては、平均値バッファ回路３４に保持された平均ＰＷＭデューティを選択してセレクタ３０に転送する。従って、ＰＷＭ回路１８は、ＰＷＭデューティの演算が正常に実行されたと判定された場合には、バッファ回路１７に保持されたＰＷＭデューティに基づくＰＷＭ信号を生成して出力し、ＰＷＭデューティの演算が異常に実行されたと判定された場合には、平均値バッファ回路３４に保持された平均ＰＷＭデューティに基づくＰＷＭ信号を生成して出力する。

図９は、ＰＷＭデューティがばらつく場合のＰＷＭ回路１８が出力するＰＷＭ信号の波形を示している。制御周期の第Ｎサイクルから第Ｎ＋２サイクルまではＰＷＭデューティの演算が正常に実行され、そのＰＷＭデューティ４０％、３０％、５０％を持つＰＷＭ信号が出力される。第Ｎ＋３サイクルで演算異常が生じたため、これら３つのデータを加算平均したＰＷＭデューティ４０％のＰＷＭ信号が出力される。本実施形態によれば、演算異常の際に平均ＰＷＭデューティを用いることにより、ＰＷＭデューティが制御周期ごとにばらつく場合でも、演算異常のときに出力電圧Ｖoutの指令値からのずれを極力抑えることができる。

（第３の実施形態）
次に、図１０および図１１を参照しながら第３の実施形態について説明する。
図１０はＰＷＭ信号生成部１９のロジック構成図である。バッファ回路３６は、入力レジスタ２４から転送された直近のＮ個（Ｎ≧１）のＰＷＭデューティを保持することができる。このバッファ回路３６は、ラッチ制御信号がＨレベルの期間においては、保持している最新のＰＷＭデューティを出力し、ラッチ制御信号がＬレベルの期間においては、保持されたＮ個のＰＷＭデューティを古いものから順に繰り返し出力する。

判定回路２６は、入力レジスタ２４に取り込まれた新たなＰＷＭデューティと、バッファ回路３６に保持されている最新のＰＷＭデューティとの差分（絶対値）に基づいて、既述したように判定信号を出力する。ＰＷＭ回路１８は、バッファ回路３６から出力される波形指示データに基づくＰＷＭ信号を生成して出力する。従って、ＰＷＭ回路１８は、ＰＷＭデューティの演算が正常に実行されたと判定された場合には、バッファ回路３６に保持された最新のＰＷＭデューティに基づくＰＷＭ信号を生成して出力し、ＰＷＭデューティの演算が異常に実行されたと判定された場合には、バッファ回路３６に保持された過去Ｎ個のＰＷＭデューティに基づくＰＷＭ信号を生成して出力する。

図１１は、出力電圧Ｖout（または電源主回路３に入力されるバッテリ電圧ＶＢ）の波形と、ＰＷＭ回路１８が出力するＰＷＭ信号の波形を示している。出力電圧Ｖout（またはバッテリ電圧ＶＢ）が周期的に変動すると、ＰＷＭデューティはそれに従って増減する。演算異常が継続する間、過去６サイクル分（Ｎ＝６）のＰＷＭデューティに基づいてＰＷＭ信号を出力している。本実施形態によれば、電源主回路３の入力電圧または負荷が周期的に変動する場合、その周期に応じたサイクル数Ｎを見積もり、演算異常の際に過去Ｎ回分のＰＷＭデューティを順次繰り返し用いることにより、出力電圧Ｖoutの指令値からのずれを極力抑えることができる。

（その他の実施形態）
以上、本発明の好適な実施形態について説明したが、本発明は上述した実施形態に限定されるものではなく、発明の要旨を逸脱しない範囲内で種々の変形、拡張を行うことができる。
電源装置１は、ハイブリッド車両に搭載されるＤＣ−ＤＣコンバータにも適用できる。また、上記実施形態で示した降圧型シリーズレギュレータの他にも、例えば昇圧型シリーズレギュレータ、トランス絶縁型スイッチングレギュレータ、ＡＣ−ＤＣ電源、ＤＣ−ＡＣ電源など種々のスイッチング電源装置に適用できる。

電源主回路に設けられたスイッチング素子を駆動するパルス変調方式は、パルス幅変調（ＰＷＭ）に限られない。例えば、昇降圧チョッパ回路に対するデューティ比を波形指示データとするパルス振幅変調（ＰＡＭ）、スイッチング周波数を波形指示データとするパルス周波数変調（ＰＦＭ）、パルスの密度を波形指示データとするパルス密度変調（ＰＤＭ）など電源装置の出力電圧を制御可能なパルス変調方式であればよい。

図面中、１は電源装置、３は電源主回路、４は電源制御装置、９、９ａ、９ｂはスイッチング素子、１４はＡ／Ｄ変換器、１５は演算手段、１６は演算確認回路（演算確認手段）、１７はバッファ回路、１８はＰＷＭ回路（パルス変調回路）、２０はマイクロプロセッサ、３４は平均値バッファ回路である。

Claims (6)

1. 電源主回路に設けられたスイッチング素子を駆動するパルス変調信号を出力し、前記電源主回路の出力電圧を制御する電源制御装置において、
   前記電源主回路の出力電圧をデジタル値に変換するＡ／Ｄ変換器と、
   パルス変調周期に同期した制御周期ごとに、前記Ａ／Ｄ変換器から前記電源主回路の出力電圧値を入力し、マイクロプロセッサにより前記出力電圧値と指令電圧値に基づいて前記パルス変調信号の波形を指示する波形指示データを演算する演算手段と、
   波形指示データを保持するバッファ回路と、
   前記制御周期ごとに、前記バッファ回路に保持された波形指示データに基づくパルス変調信号を生成して出力するパルス変調回路と、
   各制御周期において規定時間内に前記演算手段から波形指示データが出力され、その波形指示データと前記バッファ回路に保持されている波形指示データとの差分が所定の判定値未満の場合には、前記演算が正常に実行されたと判定して前記演算手段から得た波形指示データを前記バッファ回路に転送し、各制御周期において前記規定時間内に前記演算手段から波形指示データが出力されない場合または前記演算手段から得た波形指示データと前記バッファ回路に保持されている波形指示データとの差分が前記判定値以上の場合には、前記演算が異常に実行されたと判定して前記演算手段に対し今回の波形指示データの演算を取り消して再度の演算を指令する演算確認手段とを備えたことを特徴とする電源制御装置。
2. 前記演算手段は、前記制御周期ごとに、前記演算した波形指示データを加算平均した平均波形指示データを演算し、
   前記バッファ回路の他に前記平均波形指示データを保持する平均値バッファ回路を備え、
   前記演算確認手段は、前記波形指示データの演算が正常に実行されたと判定した場合には、前記演算手段から得た波形指示データを前記バッファ回路に転送するとともに前記演算手段から得た平均波形指示データを前記平均値バッファ回路に転送し、
   前記パルス変調回路は、前記制御周期ごとに、前記波形指示データの演算が正常に実行されたと判定された場合には、前記バッファ回路に保持された波形指示データに基づくパルス変調信号を生成して出力し、前記波形指示データの演算が異常に実行されたと判定された場合には、前記平均値バッファ回路に保持された平均波形指示データに基づくパルス変調信号を生成して出力することを特徴とする請求項１記載の電源制御装置。
3. 前記バッファ回路は、転送された直近のＮ個（Ｎ≧１）の波形指示データを保持し、前記制御周期ごとに、波形指示データの演算が正常に実行されたと判定された場合には、保持している最新の波形指示データを出力し、波形指示データの演算が異常に実行されたと判定された場合には、保持しているＮ個の波形指示データを古いものから順に繰り返し出力し、
   前記パルス変調回路は、前記バッファ回路から出力される波形指示データに基づくパルス変調信号を生成して出力し、
   前記演算確認手段は、各制御周期において規定時間内に前記演算手段から波形指示データが出力され、その波形指示データと前記バッファ回路に保持されている最新の波形指示データとの差分が所定の判定値未満の場合には、前記演算が正常に実行されたと判定して前記演算手段から得た波形指示データを前記バッファ回路に転送し、各制御周期において前記規定時間内に前記演算手段から波形指示データが出力されない場合または前記演算手段から得た波形指示データと前記バッファ回路に保持されている最新の波形指示データとの差分が前記判定値以上の場合には、前記演算が異常に実行されたと判定して前記演算手段に対し今回の波形指示データの演算を取り消して再度の演算を指令することを特徴とする請求項１記載の電源制御装置。
4. 前記演算確認手段は、連続してＭ回（Ｍ≧２）以上前記演算が異常に実行されたと判定した場合、前記パルス変調回路によるパルス変調信号の出力を停止させることを特徴とする請求項１ないし３の何れかに記載の電源制御装置。
5. 前記演算手段は、前記制御周期の第Ｎサイクルにおいて前記演算確認手段により再度の演算を指令された場合、第Ｎ＋１サイクルにおいて演算の取り消しのための初期化処理を実行し、第Ｎ＋２サイクル以降前記Ａ／Ｄ変換器からの入力と前記波形指示データの演算を実行することを特徴とする請求項１ないし４の何れかに記載の電源制御装置。
6. 波形指示データにより定められる波形を持つパルス変調信号を出力する請求項１ないし５の何れかに記載の電源制御装置と、
   スイッチング素子を有し、そのスイッチング素子を前記パルス変調信号で駆動することによりその波形指示データに応じた電圧を出力する電源主回路とを備えたことを特徴とする電源装置。

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