JP2012098359A - 画素回路、電気光学装置及び電子機器 - Google Patents
画素回路、電気光学装置及び電子機器 Download PDFInfo
- Publication number
- JP2012098359A JP2012098359A JP2010243908A JP2010243908A JP2012098359A JP 2012098359 A JP2012098359 A JP 2012098359A JP 2010243908 A JP2010243908 A JP 2010243908A JP 2010243908 A JP2010243908 A JP 2010243908A JP 2012098359 A JP2012098359 A JP 2012098359A
- Authority
- JP
- Japan
- Prior art keywords
- type transistor
- circuit
- impurity region
- signal
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
【解決手段】画素回路はデータ信号をラッチするラッチ部と、バッファー回路を有し、ラッチ部からのラッチデータ信号に基づく駆動データ信号をバッファリングして画素に出力する出力回路30を含む。出力回路30は、バッファー回路の出力ノードNCQと画素回路出力ノードNQとの間に設けられる抵抗RPと、高電位側電源VDDのノードと画素回路出力ノードNQとの間に設けられ、画素回路出力ノードNCQから高電位側電源VDDのノードに向かう方向を順方向とする第1のダイオードDI1と、画素回路出力ノードNQと低電位側電源VSSのノードとの間に設けられ、低電位側電源VSSのノードから画素回路出力ノードNQに向かう方向を順方向とする第2のダイオードDI2を含む。
【選択図】図2
Description
図1に本実施形態の画素回路の構成例を示す。本実施形態の画素回路は、電気光学装置の画素を駆動する回路であり、ラッチ部10と出力回路30を含む。
さて、電気光学装置において極性反転駆動を行う場合には、画素回路のトランジスターに耐圧を超える電圧が印加される可能性がある。具体的には図3のクロックドインバーター回路CIVQのP型トランジスターTPQ3、TNQ3に対して、その耐圧を超える電圧が印加され、これらのトランジスターの特性等が劣化するおそれがある。
次に本実施形態の画素回路のレイアウト手法について説明する。なお本実施形態の画素回路のレイアウト手法は以下に説明する手法には限定されず、種々の変形実施が可能である。
次に本実施形態が適用される電気光学装置(電気光学パネル)の駆動手法の一例として、等間隔のサブフレーム駆動について説明する。
図13に本実施形態の画素回路が用いられる電気光学装置の構成例を示す。この電気光学装置は、電気光学パネル400(狭義には液晶表示パネル)、走査信号出力回路410、データ信号出力回路420、表示コントローラー430、波形信号供給回路440を含み、いわゆる面順次のデジタル駆動を実現する。なお本実施形態の電気光学装置は図13の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加したりする等の種々の変形実施が可能である。
図15に、本実施形態の電気光学装置が適用される電子機器の構成例を示す。この電子機器は、電気光学装置500、コントローラー510(ホストコントローラー)、処理部520、記憶部530、I/F部(外部インターフェース部)540を含む。なお、本実施形態の電子機器は図15の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
TG1、TG2、TGS1、TGS2、TGQ トランスファーゲート、
CIV1、CIV2、CIVQ クロックドインバーター回路、
IV1、IV2 インバーター回路、
SDA、SDA1〜SDAn データ信号、SG、XSG、SG1〜SGm 走査信号、
SDR、SDR1〜SDRk 駆動データ信号、
SON オン駆動用波形信号、SOFF オフ駆動用波形信号、
SF、XSF サブフレーム同期信号、
ST XST テスト信号、SHZ、XSHZ ハイインピーダンス制御信号、
10、10−1〜10−k ラッチ部、
11 第1のラッチ回路、12 第2のラッチ回路、
20、20−1〜20−k セレクター、30、30−1〜30−k 出力回路、
40 波形信号供給回路、50−1〜50−k 画素回路、60−1〜60−k 画素、
410 走査信号出力回路、420 データ信号出力回路、
430 表示コントローラー、440 波形信号供給回路、
500 電気光学装置、510 コントローラー、520 処理部、
530 記憶部、540 I/F部(外部インターフェース部)
Claims (14)
- 電気光学装置の画素を駆動する画素回路であって、
データ信号をラッチするラッチ部と、
バッファー回路を有し、前記ラッチ部からのラッチデータ信号に基づく駆動データ信号をバッファリングして前記画素に出力する出力回路を含み、
前記出力回路は、
前記バッファー回路の出力ノードと画素回路出力ノードとの間に設けられる抵抗と、
高電位側電源ノードと前記画素回路出力ノードとの間に設けられ、前記画素回路出力ノードから前記高電位側電源ノードに向かう方向を順方向とする第1のダイオードと、
前記画素回路出力ノードと低電位側電源ノードとの間に設けられ、前記低電位側電源ノードから前記画素回路出力ノードに向かう方向を順方向とする第2のダイオードと、
を含むことを特徴とする画素回路。 - 請求項1において、
前記出力回路の前記バッファー回路は、
直列接続されたP型トランジスターとN型トランジスターを含み、
前記抵抗は、
前記P型トランジスターのドレインを延在形成したP型不純物領域と前記N型トランジスターのドレインを延在形成したN型不純物領域により形成されることを特徴とする画素回路。 - 請求項2において、
前記第1のダイオードは、
前記P型不純物領域をアノードとし、前記P型不純物領域に対向し前記高電位側電源ノードに接続される電位安定化用N型不純物領域及び前記電位安定化用N型不純物領域が形成されるN型ウェルをカソードとするダイオードであり
前記第2のダイオードは、
前記N型不純物領域をカソードとし、前記N型不純物領域に対向し前記低電位側電源ノードに接続される電位安定化用P型不純物領域及び前記電位安定化用P型不純物領域が形成されるP型ウェルをアノードとするダイオードであることを特徴とする画素回路。 - 請求項3において、
前記P型不純物領域は、
第1の延在方向に沿って延在形成される第1のP型不純物領域と、前記第1のP型不純物領域の端部から前記第1の延在方向に交差する第2の延在方向に沿って延在形成される第2のP型不純物領域を有し、
前記N型不純物領域は、
前記第1の延在方向に沿って延在形成される第1のN型不純物領域と、前記第1のN型不純物領域の端部から前記第1の延在方向に交差する第3の延在方向に沿って延在形成される第2のN型不純物領域を有し、
前記電位安定化用N型不純物領域は、前記第2のP型不純物領域の前記第1の延在方向側であって、前記第2のP型不純物領域と対向する場所に配置され、
前記電位安定化用P型不純物領域は、前記第2のN型不純物領域の前記第1の延在方向側であって、前記第2のN型不純物領域と対向する場所に配置されることを特徴とする画素回路。 - 請求項2乃至4のいずれかにおいて、
前記出力回路は、
所与の信号が入力又は出力される信号ノードと前記出力回路の前記出力ノードとの間に設けられ、並列接続された第1のP型トランジスター及び第1のN型トランジスターにより構成されるトランスファーゲートと、
前記バッファー回路であるクロックドインバーター回路を含み、
前記クロックドインバーター回路は、
直列接続された第2のP型トランジスター、第3のP型トランジスター、第3のN型トランジスター及び第2のN型トランジスターにより構成され、
前記P型トランジスターは、前記クロックドインバーター回路の前記第3のP型トランジスターであり、
前記N型トランジスターは、前記クロックドインバーター回路の前記第3のN型トランジスターであることを特徴とする画素回路。 - 請求項5において、
前記クロックドインバーター回路を構成する前記第2のP型トランジスター及び前記第3のP型トランジスターと、前記トランスファーゲートを構成する前記第1のP型トランジスターが第1の方向に沿って配置され、
前記クロックドインバーター回路を構成する前記第2のN型トランジスター及び前記第3のN型トランジスターと、前記トランスファーゲートを構成する前記第1のN型トランジスターが前記第1の方向に沿って配置されることを特徴とする画素回路。 - 請求項6において、
前記第2のP型トランジスターのドレインと前記第3のP型トランジスターのソースが共通の不純物領域により形成され、前記第3のP型トランジスターのドレインと前記第1のP型トランジスターのソースが共通の不純物領域により形成され、
前記第2のN型トランジスターのドレインと前記第3のN型トランジスターのソースが共通の不純物領域により形成され、前記第3のN型トランジスターのドレインと前記第1のN型トランジスターのソースが共通の不純物領域により形成されることを特徴とする画素回路。 - 請求項5乃至7のいずれかにおいて、
テスト時において、前記トランスファーゲートの前記信号ノードに対してテスト信号が前記所与の信号として入力される、或いは前記トランスファーゲートの前記信号ノードから前記画素の検査結果信号が前記所与の信号として出力されることを特徴とする画素回路。 - 請求項8において、
通常動作時には、
前記トランスファーゲートの前記第1のP型トランジスター及び前記第1のN型トランジスターがオフになり、前記クロックドインバーター回路の前記第2のP型トランジスター及び前記第2のN型トランジスターがオンになり、
テスト時には、
前記トランスファーゲートの前記第1のP型トランジスター及び前記第1のN型トランジスターがオンになり、前記クロックドインバーター回路の前記第2のP型トランジスター及び前記第2のN型トランジスターがオフになることを特徴とする画素回路。 - 請求項1乃至9のいずれかにおいて、
前記ラッチ部は、
前記画素を駆動するためのデータ信号をラッチして記憶する第1のラッチ回路と、
前記第1のラッチ回路から転送される前記データ信号をラッチして記憶する第2のラッチ回路を含むことを特徴とする画素回路。 - 請求項10において、
前記第2のラッチ回路からの前記ラッチデータ信号に基づいて制御され、オン駆動用波形信号、オフ駆動用波形信号のいずれかを選択して出力するセレクターを含むことを特徴とする画素回路。 - 請求項10又は11のいずれかにおいて、
1フレームが複数のサブフレームに分割され、前記複数のサブフレームの各サブフレームにおいて、前記電気光学装置の複数の走査線の各走査線が順次選択される場合に、
前記第1のラッチ回路は、
前記複数の走査線のうちの画素回路に対応する走査線が選択される場合にアクティブになる走査信号に基づいて、前記データ信号をラッチし、
前記第2のラッチ回路は、
前記各サブフレームに同期してアクティブになるサブフレーム同期信号に基づいて、前記第1のラッチ回路から転送される前記データ信号をラッチすることを特徴とする画素回路。 - 複数の画素と、
各画素回路が請求項1乃至12のいずれかに記載の画素回路である複数の画素回路と、
を含むことを特徴とする電気光学装置。 - 請求項13に記載の電気光学装置を含むことを特徴とする電子機器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010243908A JP5614242B2 (ja) | 2010-10-29 | 2010-10-29 | 画素回路、電気光学装置及び電子機器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010243908A JP5614242B2 (ja) | 2010-10-29 | 2010-10-29 | 画素回路、電気光学装置及び電子機器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012098359A true JP2012098359A (ja) | 2012-05-24 |
JP5614242B2 JP5614242B2 (ja) | 2014-10-29 |
Family
ID=46390371
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010243908A Expired - Fee Related JP5614242B2 (ja) | 2010-10-29 | 2010-10-29 | 画素回路、電気光学装置及び電子機器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5614242B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2018025698A (ja) * | 2016-08-10 | 2018-02-15 | セイコーエプソン株式会社 | アクティブマトリクス回路基板、表示装置、表示装置の駆動方法および電子機器 |
JP2021192509A (ja) * | 2015-07-31 | 2021-12-16 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001356743A (ja) * | 2000-06-16 | 2001-12-26 | Hitachi Ltd | アクティブマトリックス形表示装置及び液晶表示装置 |
JP2002169503A (ja) * | 2000-12-05 | 2002-06-14 | Seiko Epson Corp | 電気光学装置、階調表示方法および電子機器 |
JP2004004216A (ja) * | 2002-05-31 | 2004-01-08 | Victor Co Of Japan Ltd | 液晶表示装置 |
JP2005506577A (ja) * | 2001-09-18 | 2005-03-03 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 電気泳動アクティブマトリックス表示装置 |
JP2010153779A (ja) * | 2008-12-24 | 2010-07-08 | Magnachip Semiconductor Ltd | 静電気放電保護回路 |
-
2010
- 2010-10-29 JP JP2010243908A patent/JP5614242B2/ja not_active Expired - Fee Related
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001356743A (ja) * | 2000-06-16 | 2001-12-26 | Hitachi Ltd | アクティブマトリックス形表示装置及び液晶表示装置 |
JP2002169503A (ja) * | 2000-12-05 | 2002-06-14 | Seiko Epson Corp | 電気光学装置、階調表示方法および電子機器 |
JP2005506577A (ja) * | 2001-09-18 | 2005-03-03 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 電気泳動アクティブマトリックス表示装置 |
JP2004004216A (ja) * | 2002-05-31 | 2004-01-08 | Victor Co Of Japan Ltd | 液晶表示装置 |
JP2010153779A (ja) * | 2008-12-24 | 2010-07-08 | Magnachip Semiconductor Ltd | 静電気放電保護回路 |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2021192509A (ja) * | 2015-07-31 | 2021-12-16 | 株式会社半導体エネルギー研究所 | 半導体装置 |
JP2018025698A (ja) * | 2016-08-10 | 2018-02-15 | セイコーエプソン株式会社 | アクティブマトリクス回路基板、表示装置、表示装置の駆動方法および電子機器 |
CN107731172A (zh) * | 2016-08-10 | 2018-02-23 | 精工爱普生株式会社 | 有源矩阵电路基板、显示装置及其驱动方法以及电子设备 |
CN107731172B (zh) * | 2016-08-10 | 2022-04-19 | 伊英克公司 | 有源矩阵电路基板、显示装置及其驱动方法以及电子设备 |
CN114464146A (zh) * | 2016-08-10 | 2022-05-10 | 伊英克公司 | 有源矩阵电路基板、显示装置及其驱动方法以及电子设备 |
CN114464146B (zh) * | 2016-08-10 | 2024-03-12 | 伊英克公司 | 有源矩阵电路基板、显示装置及其驱动方法以及电子设备 |
Also Published As
Publication number | Publication date |
---|---|
JP5614242B2 (ja) | 2014-10-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR101914925B1 (ko) | 반도체 장치 | |
US11087855B2 (en) | Shift register unit and driving method, gate drive circuit and display device | |
US9396682B2 (en) | Gate driving circuit, TFT array substrate, and display device | |
US10074330B2 (en) | Scan driver and display panel using the same | |
US9489879B2 (en) | Display device | |
US9786242B2 (en) | Gate driver on array circuit and display using the same | |
US10818260B2 (en) | Scan signal line driving circuit and display device including same | |
JP5398831B2 (ja) | シフトレジスタおよびそれを備えた表示装置、ならびにシフトレジスタの駆動方法 | |
KR101475243B1 (ko) | 디스플레이 패널의 게이트 구동 회로 및 이를 갖는 디스플레이 스크린 | |
KR102607402B1 (ko) | 게이트 구동 회로와 이를 이용한 표시장치 | |
WO2012008186A1 (ja) | シフトレジスタおよびこれを備えた表示装置 | |
US20110193831A1 (en) | Display device and electronic apparatus | |
JP5399555B2 (ja) | シフトレジスタ回路および表示装置ならびにシフトレジスタ回路の駆動方法 | |
JPWO2011162057A1 (ja) | 走査信号線駆動回路およびそれを備えた表示装置、ならびに走査信号線の駆動方法 | |
JP2004184985A (ja) | 有機電界発光デバイスディスプレイ駆動装置及びその駆動方法 | |
US20210201748A1 (en) | Shift register, driving method thereof, gate driving circuit, and display device | |
US20180040273A1 (en) | Shift register unit, driving method, gate driving circuit and display apparatus | |
JP2009181612A (ja) | シフトレジスタ回路及び液晶表示装置 | |
JP6650459B2 (ja) | 表示パネル及びその駆動回路 | |
US11049469B2 (en) | Data signal line drive circuit and liquid crystal display device provided with same | |
JP5614242B2 (ja) | 画素回路、電気光学装置及び電子機器 | |
US10482834B2 (en) | Pixel circuit, display device, display apparatus and driving method | |
JPWO2016080291A1 (ja) | 表示装置 | |
US10770003B2 (en) | Transfer circuit, shift register, gate driver, display panel, and flexible substrate | |
US20190197938A1 (en) | Liquid crystal display apparatus |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20131025 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140521 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140527 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140722 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140812 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140825 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5614242 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |