JP2012098314A - Semiconductor chip and image display device using the same - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor chip capable of improving the efficiency of a boosting circuit of an image display device, and to provide an image display device using the same.SOLUTION: In the mobile phone, a buffer 14 is provided in the front stage of a transistor 12 of a boosting circuit 8, the parasitic capacity value of the input node of the buffer 14 is set to be smaller than the parasitic capacity value of the gate of the transistor 12, and the transistor 12 and the buffer 14 are mounted on one semiconductor chip 21. Accordingly, the dullness of a level change of a PWM signal φP in the gate of the transistor 12 can be suppressed, and the efficiency of the boosting circuit can be improved.

Description

この発明は半導体チップおよびそれを用いた画像表示装置に関し、特に、画像表示装置に含まれる昇圧回路の一部を構成する半導体チップと、それを用いた画像表示装置に関する。   The present invention relates to a semiconductor chip and an image display device using the semiconductor chip, and more particularly to a semiconductor chip constituting a part of a booster circuit included in the image display device and an image display device using the semiconductor chip.

従来より、携帯電話機、ゲーム機、ＰＤＡ（Personal Digital Assistants）、カーオーディオなどには、液晶表示装置、有機ＥＬ（electrolumnescence)ディスプレイなどの画像表示装置が設けられている。このような画像表示装置には、バッテリなどからの直流電源電圧を昇圧して画像表示パネル用の直流電源電圧を発生する昇圧回路が設けられている。昇圧回路としては、リアクトル、トランジスタ、ダイオードなどを備え、トランジスタをオン／オフさせて高い直流電源電圧を発生するものがある（たとえば、特許文献１，２参照）。   Conventionally, cellular phones, game machines, PDAs (Personal Digital Assistants), car audios, and the like have been provided with image display devices such as liquid crystal display devices and organic EL (electrolumnescence) displays. Such an image display device is provided with a booster circuit that boosts a DC power supply voltage from a battery or the like to generate a DC power supply voltage for an image display panel. Some boosting circuits include a reactor, a transistor, a diode, and the like, and turn on / off the transistor to generate a high DC power supply voltage (see, for example, Patent Documents 1 and 2).

特開２００４−３６１７０９号公報JP 2004-361709 A 特開２００７−１４７６６６号公報JP 2007-147666 A

しかし、画像表示装置のうちの画像表示パネルおよび制御回路をガラス基板（透明基板）に搭載し、昇圧回路をガラス基板外に設け、制御回路と昇圧回路をガラス基板上の透明導電線で接続した場合（図１参照）、昇圧回路のトランジスタのゲートにおいて制御信号のレベル変化が鈍り、昇圧回路の効率が低くなると言う問題があった。   However, the image display panel and the control circuit of the image display device are mounted on a glass substrate (transparent substrate), the booster circuit is provided outside the glass substrate, and the control circuit and the booster circuit are connected by a transparent conductive line on the glass substrate. In this case (see FIG. 1), there has been a problem that the level change of the control signal becomes dull at the gate of the transistor of the booster circuit, and the efficiency of the booster circuit is lowered.

それゆえに、この発明の主たる目的は、画像表示装置の昇圧回路の高効率化を図ることが可能な半導体チップと、それを用いた画像表示装置を提供することである。   Therefore, a main object of the present invention is to provide a semiconductor chip capable of increasing the efficiency of a booster circuit of an image display device, and an image display device using the same.

この発明に係る半導体チップは、透明基板の表面に形成されて第１の電源電圧によって駆動され、画像を表示する画像表示回路と、透明基板外に設けられて制御信号によって制御され、第２の電源電圧を昇圧して第１の電源電圧を発生する昇圧回路と、透明基板に搭載され、第１の電源電圧が予め定められた目標電圧になるように制御信号を生成し、生成した制御信号を透明基板の表面に形成された透明導電線を介して昇圧回路に与える制御回路とを備えた画像表示装置において、昇圧回路の一部を構成する半導体チップである。昇圧回路は、リアクトルと、第２の電源電圧のラインと基準電圧のラインとの間にリアクトルと直列接続された第１のトランジスタと、制御回路から透明導電線を介して供給される制御信号を第１のトランジスタのゲートに伝達させるバッファと、リアクトルおよび第１のトランジスタ間の第１のノードと第１の電源電圧を出力するための第２のノードとの間に接続された整流回路とを含む。バッファの入力ノードの寄生容量値は第１のトランジスタのゲートの寄生容量値よりも小さい。半導体チップは、少なくとも第１のトランジスタおよびバッファを含む。   A semiconductor chip according to the present invention is formed on the surface of a transparent substrate and driven by a first power supply voltage, and displays an image, and is provided outside the transparent substrate and controlled by a control signal. A booster circuit that boosts the power supply voltage to generate the first power supply voltage, and a control signal that is mounted on the transparent substrate and generates the control signal so that the first power supply voltage becomes a predetermined target voltage. And a control circuit that supplies a voltage to the booster circuit via a transparent conductive line formed on the surface of the transparent substrate. The semiconductor chip forms a part of the booster circuit. The booster circuit includes a reactor, a first transistor connected in series with the reactor between the second power supply voltage line and the reference voltage line, and a control signal supplied from the control circuit via the transparent conductive line. A buffer to be transmitted to the gate of the first transistor, and a rectifier circuit connected between the first node between the reactor and the first transistor and the second node for outputting the first power supply voltage. Including. The parasitic capacitance value of the input node of the buffer is smaller than the parasitic capacitance value of the gate of the first transistor. The semiconductor chip includes at least a first transistor and a buffer.

好ましくは、整流回路は、第１および第２のノード間に接続され、第１のトランジスタが非導通にされている期間内に導通するスイッチング素子を含む。   Preferably, the rectifier circuit includes a switching element which is connected between the first and second nodes and is turned on during a period in which the first transistor is turned off.

また好ましくは、半導体チップはスイッチング素子も含む。
また好ましくは、整流回路は、第１および第２のノード間に接続されたダイオードを含む。 Preferably, the semiconductor chip also includes a switching element.
Preferably, the rectifier circuit includes a diode connected between the first and second nodes.

また好ましくは、半導体チップはダイオードも含む。
また好ましくは、昇圧回路は、さらに、第２の電源電圧のラインと基準電圧のラインとの間にリアクトルおよび第１のトランジスタと直列接続された抵抗素子を含む。制御回路は、さらに、抵抗素子の端子間電圧が予め定められたしきい値電圧を超えた場合は第１のトランジスタを非導通状態に固定する。 Preferably, the semiconductor chip also includes a diode.
Preferably, the booster circuit further includes a resistance element connected in series with the reactor and the first transistor between the second power supply voltage line and the reference voltage line. The control circuit further fixes the first transistor to a non-conductive state when the voltage between the terminals of the resistance element exceeds a predetermined threshold voltage.

また好ましくは、半導体チップは抵抗素子も含む。
また好ましくは、昇圧回路は、さらに、第１の電極が第２のノードに接続され、第２の電極が画像表示回路に接続された第２のトランジスタを含む。制御回路は、さらに、第２のトランジスタの第２の電極が予め定められた参照電圧になるように第２のトランジスタを制御する。 Preferably, the semiconductor chip also includes a resistance element.
Preferably, the booster circuit further includes a second transistor in which the first electrode is connected to the second node and the second electrode is connected to the image display circuit. The control circuit further controls the second transistor so that the second electrode of the second transistor becomes a predetermined reference voltage.

また好ましくは、半導体チップは第２のトランジスタも含む。
また好ましくは、バッファは、直列接続された偶数段のインバータを含む。最終段のインバータの電流駆動能力は初段のインバータの電流駆動能力よりも大きい。 Preferably, the semiconductor chip also includes a second transistor.
Preferably, the buffer includes an even number of inverters connected in series. The current drive capability of the last stage inverter is larger than the current drive capability of the first stage inverter.

また、この発明に係る画像表示装置は、上記半導体チップを備える。
また、この発明に係る他の画像表示装置は、透明基板の表面に形成されて第１の電源電圧によって駆動され、画像を表示する画像表示回路と、透明基板外に設けられて制御信号によって制御され、第２の電源電圧を昇圧して第１の電源電圧を発生する昇圧回路と、透明基板に搭載され、第１の電源電圧が予め定められた目標電圧になるように制御信号を生成し、生成した制御信号を透明基板の表面に形成された透明導電線を介して昇圧回路に与える制御回路とを備えたものである。昇圧回路は、リアクトルと、第２の電源電圧のラインと基準電圧のラインとの間にリアクトルと直列接続されたトランジスタと、制御回路から透明導電線を介して供給される制御信号をトランジスタのゲートに伝達させるバッファと、リアクトルおよびトランジスタ間の第１のノードと第１の電源電圧を出力するための第２のノードとの間に接続された整流回路とを含む。バッファの入力ノードの寄生容量値はトランジスタのゲートの寄生容量値よりも小さい。 An image display device according to the present invention includes the semiconductor chip.
Another image display device according to the present invention is formed on the surface of a transparent substrate and driven by a first power supply voltage to display an image, and is provided outside the transparent substrate and controlled by a control signal. And a booster circuit that boosts the second power supply voltage to generate the first power supply voltage, and is mounted on the transparent substrate, and generates a control signal so that the first power supply voltage becomes a predetermined target voltage. And a control circuit for supplying the generated control signal to the booster circuit via a transparent conductive line formed on the surface of the transparent substrate. The booster circuit includes a reactor, a transistor connected in series with the reactor between the second power supply voltage line and the reference voltage line, and a control signal supplied from the control circuit via the transparent conductive line to the gate of the transistor. And a rectifier circuit connected between the first node between the reactor and the transistor and the second node for outputting the first power supply voltage. The parasitic capacitance value of the input node of the buffer is smaller than the parasitic capacitance value of the gate of the transistor.

好ましくは、少なくともトランジスタおよびバッファは１つの半導体チップに搭載されている。   Preferably, at least the transistor and the buffer are mounted on one semiconductor chip.

また、この発明に係るさらに他の画像表示装置は、透明基板の表面に形成されて負の第１の電源電圧と正の第２の電源電圧によって駆動され、画像を表示する画像表示回路と、透明基板外に設けられて第１および第２の制御信号によって制御され、正の第３の電源電圧を昇圧して第１および第２の電源電圧を発生する昇圧回路と、透明基板に搭載され、第１の電源電圧が予め定められた第１の目標電圧になるように第１の制御信号を生成するとともに、第２の電源電圧が予め定められた第２の目標電圧になるように第２の制御信号を生成し、生成した第１および第２の制御信号をそれぞれ透明基板の表面に形成された第１および第２の透明導電線を介して昇圧回路に与える制御回路とを備えたものである。昇圧回路は、第３の電源電圧のラインと第１のノードとの間に接続された第１のトランジスタと、制御回路から第１の透明導電線を介して供給される第１の制御信号を第１のトランジスタのゲートに伝達させる第１のバッファと、第１のノードと第１の電源電圧を出力するための第２のノードとの間に接続され、第２のノードから第１のノードに電流を流す第１の整流回路と、第１のノードと第３のノードとの間に接続されたリアクトルと、第３のノードと基準電圧のラインとの間に接続された第２のトランジスタと、制御回路から第２の透明導電線を介して供給される第２の制御信号を第２のトランジスタのゲートに伝達させる第２のバッファと、第３のノードと第２の電源電圧を出力するための第４のノードとの間に接続され、第３のノードから第４のノードに電流を流す第２の整流回路とを含む。第１および第２のバッファの入力ノードの寄生容量値は、それぞれ第１および第２のトランジスタのゲートの寄生容量値よりも小さい。   Still another image display device according to the present invention is formed on the surface of a transparent substrate and driven by a negative first power supply voltage and a positive second power supply voltage, and displays an image. A booster circuit provided outside the transparent substrate and controlled by the first and second control signals to boost the positive third power supply voltage to generate the first and second power supply voltages, and mounted on the transparent substrate The first control signal is generated so that the first power supply voltage becomes a predetermined first target voltage, and the second power supply voltage is set so that the second power supply voltage becomes a predetermined second target voltage. A control circuit that generates two control signals and supplies the generated first and second control signals to the booster circuit via first and second transparent conductive lines formed on the surface of the transparent substrate, respectively. Is. The booster circuit includes a first transistor connected between the third power supply voltage line and the first node, and a first control signal supplied from the control circuit via the first transparent conductive line. A first buffer that is transmitted to the gate of the first transistor, and is connected between the first node and the second node for outputting the first power supply voltage, from the second node to the first node. A first rectifier circuit for passing a current through the first node, a reactor connected between the first node and the third node, and a second transistor connected between the third node and a reference voltage line A second buffer for transmitting a second control signal supplied from the control circuit via the second transparent conductive line to the gate of the second transistor, a third node, and a second power supply voltage are output. Connected to a fourth node for the third node And a second rectifier circuit for flowing a current from de to a fourth node. The parasitic capacitance values of the input nodes of the first and second buffers are smaller than the parasitic capacitance values of the gates of the first and second transistors, respectively.

好ましくは、少なくとも第１および第２のトランジスタと第１および第２のバッファは１つの半導体チップに搭載されている。   Preferably, at least the first and second transistors and the first and second buffers are mounted on one semiconductor chip.

以上のように、この発明に係る半導体チップおよび画像表示装置では、昇圧回路のトランジスタの前段にバッファが設けられ、バッファの入力ノードの寄生容量値はトランジスタのゲートの寄生容量値よりも小さい。したがって、トランジスタのゲートにおける制御信号のレベル変化の鈍りを抑制することができ、昇圧回路の高効率化を図ることができる。   As described above, in the semiconductor chip and the image display device according to the present invention, the buffer is provided in front of the transistor of the booster circuit, and the parasitic capacitance value of the input node of the buffer is smaller than the parasitic capacitance value of the gate of the transistor. Therefore, the level change of the control signal at the gate of the transistor can be suppressed, and the efficiency of the booster circuit can be increased.

この発明の実施の形態１による携帯電話機の要部を示すブロック図である。It is a block diagram which shows the principal part of the mobile telephone by Embodiment 1 of this invention. 図１に示した携帯電話機に用いられる画像表示モジュールの構成を示す図である。It is a figure which shows the structure of the image display module used for the mobile telephone shown in FIG. 図１に示したドライバＩＣの要部および昇圧回路の構成を示す回路ブロック図である。FIG. 2 is a circuit block diagram showing a configuration of a main part of the driver IC shown in FIG. 1 and a booster circuit. 図３に示したバッファの構成を模式的に示す図である。FIG. 4 is a diagram schematically illustrating a configuration of a buffer illustrated in FIG. 3. 図３に示したタイミングコントローラの動作を示すタイムチャートである。4 is a time chart illustrating an operation of the timing controller illustrated in FIG. 3. 実施の形態１の効果を説明するためのタイムチャートである。3 is a time chart for explaining the effect of the first embodiment. 実施の形態１の変更例を示す回路ブロック図である。FIG. 6 is a circuit block diagram illustrating a modification of the first embodiment. 実施の形態１の他の変更例を示す回路ブロック図である。FIG. 10 is a circuit block diagram illustrating another modification of the first embodiment. この発明の実施の形態２による携帯電話機の要部を示すブロック図である。It is a block diagram which shows the principal part of the mobile telephone by Embodiment 2 of this invention. 実施の形態２の変更例を示す回路ブロック図である。FIG. 10 is a circuit block diagram showing a modification of the second embodiment. 実施の形態２の他の変更例を示す回路ブロック図である。FIG. 10 is a circuit block diagram illustrating another modification of the second embodiment. 実施の形態２のさらに他の変更例を示す回路ブロック図である。FIG. 10 is a circuit block diagram showing still another modification of the second embodiment. この発明の実施の形態３による携帯電話機の要部を示すブロック図である。It is a block diagram which shows the principal part of the mobile telephone by Embodiment 3 of this invention. この発明の実施の形態４による携帯電話機の要部を示すブロック図である。It is a block diagram which shows the principal part of the mobile telephone by Embodiment 4 of this invention. 図１４に示したＰＷＭ信号φＰＮ，φＰを示すタイムチャートである。15 is a time chart showing PWM signals φPN and φP shown in FIG. 14.

［実施の形態１］
本発明の実施の形態１による携帯電話機は、図１に示すように、ＣＰＵ（Central Processing Unit：中央処理装置）１、ドライバＩＣ（Integrated Circuit）２、画像表示パネル３、昇圧回路８、およびバッテリ９を備える。画像表示パネル３は長方形のガラス基板７の表面に形成され、ドライバＩＣ２はガラス基板７の一端部に搭載され、ＣＰＵ１、昇圧回路８、およびバッテリ９はガラス基板７外に設けられている。 [Embodiment 1]
As shown in FIG. 1, a mobile phone according to Embodiment 1 of the present invention includes a CPU (Central Processing Unit) 1, a driver IC (Integrated Circuit) 2, an image display panel 3, a booster circuit 8, and a battery. 9 is provided. The image display panel 3 is formed on the surface of a rectangular glass substrate 7, the driver IC 2 is mounted on one end of the glass substrate 7, and the CPU 1, the booster circuit 8, and the battery 9 are provided outside the glass substrate 7.

ＣＰＵ１は、携帯電話機の使用者の操作などに従って、制御信号および表示データをドライバＩＣ２に与える。ドライバＩＣ２は、ＣＰＵ１からの制御信号に従って、画像表示パネル３および昇圧回路８を制御するとともに、画像表示パネル３に表示データを与える。   The CPU 1 gives a control signal and display data to the driver IC 2 according to the operation of the user of the mobile phone. The driver IC 2 controls the image display panel 3 and the booster circuit 8 according to a control signal from the CPU 1 and supplies display data to the image display panel 3.

画像表示パネル３は、複数行複数列に配置された複数の画素を含む画素アレイ４と、画素アレイ４の複数行を順次指定するゲート回路５と、ドライバＩＣ２からの表示データをゲート回路５によって指定された行の各画素に与えるマルチプレクサ６とを含む。画像表示パネル３は、たとえば有機ＥＬパネルである。昇圧回路８は、ドライバＩＣ２によって制御され、バッテリ９からの直流電源電圧ＶＣＣを昇圧して画像表示パネル３用の直流電源電圧ＶＰを生成する。   The image display panel 3 includes a pixel array 4 including a plurality of pixels arranged in a plurality of rows and columns, a gate circuit 5 that sequentially designates a plurality of rows of the pixel array 4, and display data from the driver IC 2 by the gate circuit 5. And a multiplexer 6 for supplying each pixel in a designated row. The image display panel 3 is an organic EL panel, for example. The booster circuit 8 is controlled by the driver IC 2 and boosts the DC power supply voltage VCC from the battery 9 to generate the DC power supply voltage VP for the image display panel 3.

図２は、この携帯電話機に用いられる画像表示モジュールの構成を示す図である。図２において、ガラス基板７の一端部にフレキシブルプリント基板１０が接続されている。プリント基板１０の一方端部には昇圧回路８が搭載され、プリント基板１０の他方端部にはコネクタ１０ａが設けられている。コネクタ１０ａは、ＣＰＵ１およびバッテリ９に接続される。   FIG. 2 is a diagram showing a configuration of an image display module used in the mobile phone. In FIG. 2, a flexible printed circuit board 10 is connected to one end of a glass substrate 7. A booster circuit 8 is mounted on one end of the printed circuit board 10, and a connector 10 a is provided on the other end of the printed circuit board 10. Connector 10 a is connected to CPU 1 and battery 9.

画像表示パネル３は、長方形のガラス基板７の表面に形成されている。ガラス基板７の表面には、複数の透明電極、複数の透明導電線、複数のＴＦＴ（Thin Film Transistor）などが形成されている。透明電極および透明導電線は、たとえばＩＴＯ（Indium Tin Oxide：酸化インジウムスズ）によって形成されている。   The image display panel 3 is formed on the surface of a rectangular glass substrate 7. A plurality of transparent electrodes, a plurality of transparent conductive wires, a plurality of TFTs (Thin Film Transistors), and the like are formed on the surface of the glass substrate 7. The transparent electrode and the transparent conductive line are made of, for example, ITO (Indium Tin Oxide).

ドライバＩＣ２は、ガラス基板７の１つの短辺に沿ってガラス基板７に搭載されており、ガラス基板７の表面の複数の透明導電線を介して画像表示パネル３に接続される。また、ドライバＩＣ２は、ガラス基板７の表面の複数の透明導電線とプリント基板１０の複数の金属配線を介してＣＰＵ１および昇圧回路８に接続される。   The driver IC 2 is mounted on the glass substrate 7 along one short side of the glass substrate 7 and is connected to the image display panel 3 via a plurality of transparent conductive lines on the surface of the glass substrate 7. The driver IC 2 is connected to the CPU 1 and the booster circuit 8 via a plurality of transparent conductive lines on the surface of the glass substrate 7 and a plurality of metal wirings of the printed board 10.

図３は、ドライバＩＣ２の要部および昇圧回路８の構成を示す回路ブロック図である。図３において、ドライバＩＣ２と昇圧回路８は、ガラス基板７の表面に形成された複数の透明導電線Ｌ１〜Ｌ６を介して互いに接続されている。透明導電線Ｌ１〜Ｌ６の各々は、プリント基板１０の金属配線よりもかなり大きな抵抗値を有する。   FIG. 3 is a circuit block diagram showing the main part of the driver IC 2 and the configuration of the booster circuit 8. In FIG. 3, the driver IC 2 and the booster circuit 8 are connected to each other via a plurality of transparent conductive lines L <b> 1 to L <b> 6 formed on the surface of the glass substrate 7. Each of the transparent conductive lines L <b> 1 to L <b> 6 has a considerably larger resistance value than the metal wiring of the printed board 10.

昇圧回路８は、リアクトル１１、ＮチャネルＭＯＳトランジスタ１２、抵抗素子１３、バッファ１４，１５、タイミングコントローラ１６、ＰチャネルＭＯＳトランジスタ１７，１８、およびコンデンサ１９，２０を含む。トランジスタ１２，１７，１８、バッファ１４，１５、およびタイミングコントローラ１６は、１つの半導体チップ２１に搭載されている。   Booster circuit 8 includes a reactor 11, an N channel MOS transistor 12, a resistance element 13, buffers 14 and 15, a timing controller 16, P channel MOS transistors 17 and 18, and capacitors 19 and 20. Transistors 12, 17, 18, buffers 14, 15 and timing controller 16 are mounted on one semiconductor chip 21.

リアクトル１１、ＮチャネルＭＯＳトランジスタ１２、および抵抗素子１３は、直流電源電圧ＶＣＣのラインと接地電圧ＧＮＤのラインとの間に直列接続される。抵抗素子１３の端子間電圧は、透明導電線Ｌ３，Ｌ４を介してドライバＩＣ２に与えられる。バッファ１４は、ドライバＩＣ２から透明導電線Ｌ２を介して与えられるＰＷＭ（Pulse Width Modulation）信号φＰをＮチャネルＭＯＳトランジスタ１２のゲートに伝達する。   Reactor 11, N channel MOS transistor 12, and resistance element 13 are connected in series between a line of DC power supply voltage VCC and a line of ground voltage GND. The voltage between the terminals of the resistance element 13 is given to the driver IC 2 through the transparent conductive lines L3 and L4. Buffer 14 transmits a PWM (Pulse Width Modulation) signal φP given from driver IC 2 through transparent conductive line L 2 to the gate of N-channel MOS transistor 12.

バッファ１４は、図４に示すように、直列接続された偶数段（図４では４段）のインバータ１４ａ〜１４ｄを含む。インバータ１４ａ〜１４ｄの各々のシンボルの大きさは、そのサイズを示している。インバータ１４ａ〜１４ｃのサイズ、すなわち電流駆動能力は、それぞれインバータ１４ｂ〜１４ｄよりも小さい。インバータ１４ａ〜１４ｃの入力ノードの寄生容量値は、それぞれインバータ１４ｂ〜１４ｄの入力ノードの寄生容量値よりも小さい。また、インバータ１４ａの入力ノードの寄生容量値は、ＮチャネルＭＯＳトランジスタ１２のゲートの寄生容量値よりも小さい。これにより、ＮチャネルＭＯＳトランジスタ１２のゲートにおけるＰＷＭ信号φＰのレベル変化の鈍りが抑制され、ＮチャネルＭＯＳトランジスタ１２における損失が低減される。   As shown in FIG. 4, the buffer 14 includes inverters 14a to 14d of even-numbered stages (four stages in FIG. 4) connected in series. The size of each symbol of the inverters 14a to 14d indicates the size. The sizes of the inverters 14a to 14c, that is, the current driving capability are smaller than those of the inverters 14b to 14d, respectively. The parasitic capacitance values of the input nodes of the inverters 14a to 14c are smaller than the parasitic capacitance values of the input nodes of the inverters 14b to 14d, respectively. The parasitic capacitance value of the input node of inverter 14 a is smaller than the parasitic capacitance value of the gate of N channel MOS transistor 12. Thereby, the level change of PWM signal φP at the gate of N channel MOS transistor 12 is suppressed, and loss in N channel MOS transistor 12 is reduced.

ＰチャネルＭＯＳトランジスタ１７，１８は、リアクトル１１およびＮチャネルＭＯＳトランジスタ１２間のノードＮ１１と昇圧回路８の出力ノードＮ１８との間に直列接続される。タイミングコントローラ１６は、バッファ１４の出力信号に同期した同期信号φＳを生成する。同期信号φＳは、バッファ１５を介してＰチャネルＭＯＳトランジスタ１７のゲートに与えられる。   P channel MOS transistors 17, 18 are connected in series between node N 11 between reactor 11 and N channel MOS transistor 12 and output node N 18 of booster circuit 8. The timing controller 16 generates a synchronization signal φS synchronized with the output signal of the buffer 14. Synchronization signal φS is applied to the gate of P channel MOS transistor 17 through buffer 15.

同期信号φＳは、図５（ａ）（ｂ）に示すように、ＰＷＭ信号φＰが「Ｈ」レベルの期間は「Ｈ」レベルになり、ＰＷＭ信号φＰが「Ｌ」レベルの期間内に「Ｌ」レベルになる信号である。すなわち、ＰＷＭ信号φＰが「Ｈ」レベルから「Ｌ」レベルに立ち下げられた後に同期信号φＳが「Ｈ」レベルから「Ｌ」レベルに立ち下げられ、同期信号φＳが「Ｌ」レベルから「Ｈ」レベルに立ち上げられた後にＰＷＭ信号φＰが「Ｌ」レベルから「Ｈ」レベルに立ち上げられる。   As shown in FIGS. 5A and 5B, the synchronization signal φS becomes “H” level when the PWM signal φP is “H” level, and “L” within the period when the PWM signal φP is “L” level. It is a signal that becomes a "level". That is, after the PWM signal φP falls from the “H” level to the “L” level, the synchronization signal φS falls from the “H” level to the “L” level, and the synchronization signal φS changes from the “L” level to the “H” level. The PWM signal φP is raised from the “L” level to the “H” level after being raised to the “H” level.

したがって、ＮチャネルＭＯＳトランジスタ１２がオンしている期間はＰチャネルＭＯＳトランジスタ１７がオフし、リアクトル１１に電磁エネルギーが蓄えられる。ＮチャネルＭＯＳトランジスタ１２がオフしてＰチャネルＭＯＳトランジスタ１７がオンすると、リアクトル１１に蓄えられた電磁エネルギーがＰチャネルＭＯＳトランジスタ１７を介してノードＮ１７に出力される。ノードＮ１７の電圧ＶＰＰは、電源電圧ＶＣＣにリアクトル１１の端子間電圧を加算した電圧になる。   Therefore, P channel MOS transistor 17 is turned off while N channel MOS transistor 12 is on, and electromagnetic energy is stored in reactor 11. When N channel MOS transistor 12 is turned off and P channel MOS transistor 17 is turned on, electromagnetic energy stored in reactor 11 is output to node N17 via P channel MOS transistor 17. The voltage VPP at the node N17 is a voltage obtained by adding the voltage across the terminals of the reactor 11 to the power supply voltage VCC.

コンデンサ１９は、ノードＮ１７と接地電圧ＧＮＤのラインとの間に接続され、ノードＮ１７の電圧を平滑化させる。ノードＮ１７の電圧ＶＰＰは、透明導電線Ｌ１を介してドライバＩＣ２にフィードバックされる。   Capacitor 19 is connected between node N17 and the ground voltage GND line, and smoothes the voltage at node N17. The voltage VPP at the node N17 is fed back to the driver IC2 through the transparent conductive line L1.

ＰチャネルＭＯＳトランジスタ１８は、ドライバＩＣ２から透明導電線Ｌ５を介してゲートに与えられる制御信号によって制御される。コンデンサ２０は、出力ノードＮ１８と接地電圧ＧＮＤのラインとの間に接続され、昇圧回路８の出力電圧ＶＰを安定化させる。電源電圧ＶＰは、透明導電線Ｌ６を介してドライバＩＣ２にフィードバックされる。   P-channel MOS transistor 18 is controlled by a control signal supplied from the driver IC2 to the gate through transparent conductive line L5. Capacitor 20 is connected between output node N18 and the ground voltage GND line, and stabilizes output voltage VP of booster circuit 8. The power supply voltage VP is fed back to the driver IC 2 through the transparent conductive line L6.

ドライバＩＣ２は、アンプ２２、三角波発生回路２３、ＰＷＭ信号発生回路２４、過電流検出回路２５、および出力電圧制御回路２６を含む。アンプ２２は、昇圧回路８から透明導電線Ｌ１を介して与えられるノードＮ１７の電圧ＶＰＰを増幅する。三角波発生回路２３は、所定の振幅および所定の周波数を有する三角波信号を発生する。ＰＷＭ信号発生回路２４は、アンプ２２の出力電圧と、三角波発生回路２３からの三角波信号のレベルとを比較し、比較結果に基づいて、所定周波数および所定デューティ比を有するＰＷＭ信号φＰを生成する。   The driver IC 2 includes an amplifier 22, a triangular wave generation circuit 23, a PWM signal generation circuit 24, an overcurrent detection circuit 25, and an output voltage control circuit 26. The amplifier 22 amplifies the voltage VPP of the node N17 given from the booster circuit 8 through the transparent conductive line L1. The triangular wave generation circuit 23 generates a triangular wave signal having a predetermined amplitude and a predetermined frequency. The PWM signal generation circuit 24 compares the output voltage of the amplifier 22 with the level of the triangular wave signal from the triangular wave generation circuit 23, and generates a PWM signal φP having a predetermined frequency and a predetermined duty ratio based on the comparison result.

ＰＷＭ信号φＰの活性化レベルは「Ｈ」レベルであり、その非活性化レベルは「Ｌ」レベルである。電圧ＶＰＰが目標電圧よりも低い場合はＰＷＭ信号φＰのデューティ比が大きくなり、電圧ＶＰＰが目標電圧よりも高い場合はＰＷＭ信号φＰのデューティ比が小さくなる。このため、電圧ＶＰＰは、目標電圧に一致する。   The activation level of PWM signal φP is “H” level, and its deactivation level is “L” level. When the voltage VPP is lower than the target voltage, the duty ratio of the PWM signal φP increases, and when the voltage VPP is higher than the target voltage, the duty ratio of the PWM signal φP decreases. For this reason, the voltage VPP matches the target voltage.

過電流検出回路２５は、昇圧回路８から透明導電線Ｌ３，Ｌ４を介して与えられる抵抗素子１３の端子間電圧をモニタする。何らかの原因でＮチャネルＭＯＳトランジスタ１２に過電流が流れ、抵抗素子１３の端子間電圧が所定のしきい値電圧を超えた場合、過電流検出回路２５はＰＷＭ信号発生回路２４を非活性化させる。これにより、ＰＷＭ信号φＰは「Ｌ」レベルに固定され、ＮチャネルＭＯＳトランジスタ１２がオフ状態に固定され、昇圧動作が停止される。出力電圧制御回路２６は、昇圧回路８の出力電圧ＶＰが参照電圧ＶＲに一致するように、ＰチャネルＭＯＳトランジスタ１８を制御する。   The overcurrent detection circuit 25 monitors the voltage between the terminals of the resistance element 13 provided from the booster circuit 8 via the transparent conductive lines L3 and L4. When an overcurrent flows through the N-channel MOS transistor 12 for some reason and the voltage across the resistance element 13 exceeds a predetermined threshold voltage, the overcurrent detection circuit 25 deactivates the PWM signal generation circuit 24. As a result, PWM signal φP is fixed at “L” level, N-channel MOS transistor 12 is fixed in the OFF state, and the boosting operation is stopped. The output voltage control circuit 26 controls the P-channel MOS transistor 18 so that the output voltage VP of the booster circuit 8 matches the reference voltage VR.

次に、ドライバＩＣ２および昇圧回路８の動作について簡単に説明する。ＣＰＵ１から昇圧動作が指令されると、ドライバＩＣ２はＰＷＭ信号φＰを生成する。ＰＷＭ信号φＰは、バッファ１４を介してＮチャネルＭＯＳトランジスタ１２のゲートに与えられるとともに、タイミングコントローラ１６に与えられる。タイミングコントローラ１６は、ＰＷＭ信号φＰに同期した同期信号φＳを生成する。同期信号φＳは、バッファ１５を介してＰチャネルＭＯＳトランジスタ１７にゲートに与えられる。   Next, operations of the driver IC 2 and the booster circuit 8 will be briefly described. When the boosting operation is commanded from the CPU 1, the driver IC 2 generates the PWM signal φP. PWM signal φP is supplied to the gate of N-channel MOS transistor 12 through buffer 14 and to timing controller 16. The timing controller 16 generates a synchronization signal φS that is synchronized with the PWM signal φP. Synchronization signal φS is applied to the gate of P channel MOS transistor 17 through buffer 15.

ＰＷＭ信号φＰおよび同期信号φＳによってトランジスタ１２と１７が交互にオンされる。トランジスタ１２がオンしてトランジスタ１７がオフしている期間は、電源電圧ＶＣＣのラインからリアクトル１１、トランジスタ１２、および抵抗素子１３を介して接地電圧ＧＮＤのラインに電流が流れ、リアクトル１１に電磁エネルギーが蓄えられる。   Transistors 12 and 17 are alternately turned on by PWM signal φP and synchronization signal φS. During the period when the transistor 12 is on and the transistor 17 is off, a current flows from the line of the power supply voltage VCC to the line of the ground voltage GND through the reactor 11, the transistor 12, and the resistance element 13, and the reactor 11 receives electromagnetic energy. Is stored.

トランジスタ１２がオフしてトランジスタ１７がオンしている期間は、リアクトル１１に蓄えられた電磁エネルギーがトランジスタ１７を介してノードＮ１７に放出され、コンデンサ１９が充電される。ノードＮ１７の電圧ＶＰＰが目標電圧になるようにＰＷＭ信号φＰのデューティ比が調整され、昇圧回路８の出力電圧ＶＰが参照電圧ＶＲに一致するようにトランジスタ１８が制御される。このようにして、画像表示パネル３用の電源電圧ＶＰが生成される。   During the period when the transistor 12 is off and the transistor 17 is on, the electromagnetic energy stored in the reactor 11 is released to the node N17 through the transistor 17 and the capacitor 19 is charged. The duty ratio of the PWM signal φP is adjusted so that the voltage VPP of the node N17 becomes the target voltage, and the transistor 18 is controlled so that the output voltage VP of the booster circuit 8 matches the reference voltage VR. In this way, the power supply voltage VP for the image display panel 3 is generated.

図６（ａ）〜（ｄ）は、本実施の形態の効果を模式的に示すタイムチャートである。図６（ａ）の信号φＰ０は、ＰＷＭ信号発生回路２４の出力ノードにおけるＰＷＭ信号を示している。信号φＰ０は、時刻ｔ０において「Ｌ」レベルから「Ｈ」レベルに立ち上げられ、時刻ｔ５において「Ｈ」レベルから「Ｌ」レベルに立ち下げられる。   6A to 6D are time charts schematically showing the effect of the present embodiment. A signal φP0 in FIG. 6A indicates a PWM signal at the output node of the PWM signal generation circuit 24. Signal φP0 rises from “L” level to “H” level at time t0, and falls from “H” level to “L” level at time t5.

図６（ｂ）の信号φＰＧ１は、従来の昇圧回路のＮチャネルＭＯＳトランジスタ１２のゲートにおけるＰＷＭ信号を示している。従来の昇圧回路では、バッファ１４は設けられておらず、ＰＷＭ信号発生回路２４の出力ノードとＮチャネルＭＯＳトランジスタ１２のゲートは透明導電線Ｌ２によって接続されていた。透明導電線Ｌ２は高い抵抗値を有し、トランジスタ１２のゲートの寄生容量値が大きいので、トランジスタ１２のゲートを充放電するための時間が長くなり、信号φＰＧ１のレベル変化が鈍っていた。   A signal φPG1 in FIG. 6B indicates a PWM signal at the gate of the N-channel MOS transistor 12 of the conventional booster circuit. In the conventional booster circuit, the buffer 14 is not provided, and the output node of the PWM signal generation circuit 24 and the gate of the N-channel MOS transistor 12 are connected by the transparent conductive line L2. Since the transparent conductive line L2 has a high resistance value and the parasitic capacitance value of the gate of the transistor 12 is large, it takes a long time to charge and discharge the gate of the transistor 12, and the level change of the signal φPG1 is slow.

図６（ｂ）では、信号φＰＧ１のレベルは時刻ｔ０から上昇して時刻ｔ４で「Ｈ」レベルになり、時刻ｔ５から下降して時刻ｔ９で「Ｌ」レベルになる。時刻ｔ０〜ｔ４，ｔ５〜ｔ９では、トランジスタ１２の抵抗値がオン抵抗値とオフ抵抗値の間の値になり、トランジスタ１２で損失が発生する。トランジスタ１２における損失の大きさは、図６（ｂ）中の斜線を施した領域の面積で表される。   In FIG. 6B, the level of the signal φPG1 rises from time t0 and becomes “H” level at time t4, falls from time t5 and becomes “L” level at time t9. At times t0 to t4 and t5 to t9, the resistance value of the transistor 12 becomes a value between the on-resistance value and the off-resistance value, and loss occurs in the transistor 12. The magnitude of the loss in the transistor 12 is represented by the area of the shaded area in FIG.

図６（ｃ）の信号φＰＢは、バッファ１４の入力ノードにおけるＰＷＭ信号を示している。本願の昇圧回路８では、バッファ１４が設けられており、バッファ１４の入力ノードの寄生容量値がトランジスタ１２のゲートの寄生容量値よりも小さく設定されている。このため、信号φＰＢのレベル変化は、信号φＰＧ１のレベル変化よりも速くなる。図６（ｃ）では、信号φＰＢのレベルは時刻ｔ０から上昇して時刻ｔ３で「Ｈ」レベルになり、時刻ｔ５から下降して時刻ｔ７で「Ｌ」レベルになる。   A signal φPB in FIG. 6C indicates a PWM signal at the input node of the buffer 14. In the booster circuit 8 of the present application, a buffer 14 is provided, and the parasitic capacitance value of the input node of the buffer 14 is set smaller than the parasitic capacitance value of the gate of the transistor 12. Therefore, the level change of signal φPB is faster than the level change of signal φPG1. In FIG. 6C, the level of the signal φPB rises from time t0 and becomes “H” level at time t3, and falls from time t5 and becomes “L” level at time t7.

図６（ｄ）の信号φＰＧ２は、本実施の形態１のＮチャネルＭＯＳトランジスタ１２のゲートにおけるＰＷＭ信号を示している。図６（ｃ）の信号φＰＢがバッファ１４のしきい値電圧ＶＴＨを超えると信号φＰＧ２はバッファ１４によって速やかに「Ｌ」レベルから「Ｈ」レベルに立ち上げられ、信号φＰＢがバッファ１４のしきい値電圧ＶＴＨよりも低下すると信号φＰＧ２はバッファ１４によって速やかに「Ｈ」レベルから「Ｌ」レベルに立ち下げられる。   A signal φPG2 in FIG. 6D indicates a PWM signal at the gate of the N-channel MOS transistor 12 of the first embodiment. When the signal φPB in FIG. 6C exceeds the threshold voltage VTH of the buffer 14, the signal φPG 2 is quickly raised from the “L” level to the “H” level by the buffer 14, and the signal φPB becomes the threshold of the buffer 14. When the voltage drops below the value voltage VTH, the signal φPG2 is quickly lowered from the “H” level to the “L” level by the buffer.

図６（ｄ）では、信号φＰＧ２のレベルは時刻ｔ１から上昇して時刻ｔ２で「Ｈ」レベルになり、時刻ｔ６から下降して時刻ｔ８で「Ｌ」レベルになる。時刻ｔ１〜ｔ２，ｔ６〜ｔ８では、トランジスタ１２の抵抗値がオン抵抗値とオフ抵抗値の間の値になり、トランジスタ１２で損失が発生する。トランジスタ１２における損失の大きさは、図６（ｄ）中の斜線を施した領域の面積で表される。図６（ｂ）（ｄ）から分かるように、トランジスタ１２で発生する損失は、従来よりも本願発明の方が明らかに小さくなっている。実際に効率を測定すると、従来の昇圧回路の効率は７８％であったのに対し、本実施の形態１の昇圧回路８の効率は８５％であった。   In FIG. 6D, the level of the signal φPG2 rises from time t1 and becomes “H” level at time t2, falls from time t6 and becomes “L” level at time t8. At times t1 to t2 and t6 to t8, the resistance value of the transistor 12 becomes a value between the on-resistance value and the off-resistance value, and loss occurs in the transistor 12. The magnitude of the loss in the transistor 12 is represented by the area of the shaded area in FIG. As can be seen from FIGS. 6B and 6D, the loss generated in the transistor 12 is clearly smaller in the present invention than in the prior art. When the efficiency was actually measured, the efficiency of the conventional booster circuit was 78%, whereas the efficiency of the booster circuit 8 of the first embodiment was 85%.

図７は、この実施の形態１の変更例を示す回路ブロック図であって、図３と対比される図である。図７において、この変更例では、抵抗素子１３も半導体チップ２１に搭載される。この変更例でも、実施の形態１と同じ効果が得られる。   FIG. 7 is a circuit block diagram showing a modification of the first embodiment, and is a diagram to be compared with FIG. In FIG. 7, in this modified example, the resistance element 13 is also mounted on the semiconductor chip 21. Even in this modified example, the same effect as in the first embodiment can be obtained.

また、図８は、この実施の形態１の他の変更例を示す回路ブロック図であって、図３と対比される図である。図８において、この変更例では、抵抗素子１３が除去され、ＮチャネルＭＯＳトランジスタ１２のソースが接地電圧ＧＮＤのラインに直接接続される。この変更例では、抵抗素子１３における損失がなくなるので、昇圧回路８の効率が実施の形態１よりも高くなる。ただし、過電流を検出することはできなくなる。なお、ドライバＩＣ２から過電流検出回路２５を除去してもよい。   FIG. 8 is a circuit block diagram showing another modification of the first embodiment, which is compared with FIG. In FIG. 8, in this modification, the resistance element 13 is removed, and the source of the N-channel MOS transistor 12 is directly connected to the line of the ground voltage GND. In this modified example, since the loss in the resistance element 13 is eliminated, the efficiency of the booster circuit 8 is higher than that in the first embodiment. However, overcurrent cannot be detected. The overcurrent detection circuit 25 may be removed from the driver IC2.

［実施の形態２］
図９は、この発明の実施の形態２による携帯電話機の要部を示す回路ブロック図であって、図３と対比される図である。図９において、この携帯電話機が実施の形態１の携帯電話機と異なる点は、昇圧回路８が昇圧回路３０で置換されている点である。昇圧回路３０は、昇圧回路８のバッファ１５、タイミングコントローラ１６およびＰチャネルＭＯＳトランジスタ１７をダイオード３１で置換したものである。ダイオード３１のアノードはノードＮ１１に接続され、そのカソードはノードＮ１７に接続される。トランジスタ１２，１８およびバッファ１４は、１つの半導体チップ３２に搭載される。 [Embodiment 2]
FIG. 9 is a circuit block diagram showing the main part of the mobile phone according to Embodiment 2 of the present invention, and is a diagram contrasted with FIG. In FIG. 9, this mobile phone is different from the mobile phone of the first embodiment in that the booster circuit 8 is replaced with a booster circuit 30. The booster circuit 30 is obtained by replacing the buffer 15, the timing controller 16 and the P-channel MOS transistor 17 of the booster circuit 8 with a diode 31. The anode of the diode 31 is connected to the node N11, and the cathode is connected to the node N17. The transistors 12 and 18 and the buffer 14 are mounted on one semiconductor chip 32.

ＰＷＭ信号φＰによってトランジスタ１２がオン／オフされる。トランジスタ１２がオンしている期間は、電源電圧ＶＣＣのラインからリアクトル１１、トランジスタ１２、および抵抗素子１３を介して接地電圧ＧＮＤのラインに電流が流れ、リアクトル１１に電磁エネルギーが蓄えられる。   The transistor 12 is turned on / off by the PWM signal φP. During the period in which the transistor 12 is on, a current flows from the power supply voltage VCC line to the ground voltage GND line through the reactor 11, the transistor 12, and the resistance element 13, and electromagnetic energy is stored in the reactor 11.

トランジスタ１２がオフしている期間は、リアクトル１１に蓄えられた電磁エネルギーがダイオード３１を介してノードＮ１７に放出され、コンデンサ１９が充電される。ノードＮ１７の電圧ＶＰＰが目標電圧になるようにＰＷＭ信号φＰのデューティ比が調整され、昇圧回路８の出力電圧ＶＰが参照電圧ＶＲに一致するようにトランジスタ１８が制御される。電圧ＶＰは、画像表示パネル３用の電源電圧ＶＰとなる。   During the period when the transistor 12 is off, the electromagnetic energy stored in the reactor 11 is released to the node N17 via the diode 31 and the capacitor 19 is charged. The duty ratio of the PWM signal φP is adjusted so that the voltage VPP of the node N17 becomes the target voltage, and the transistor 18 is controlled so that the output voltage VP of the booster circuit 8 matches the reference voltage VR. The voltage VP is the power supply voltage VP for the image display panel 3.

この実施の形態２でも、実施の形態１と同じ効果が得られる他、回路構成の簡単化を図ることができる。実際に効率を測定すると、従来の昇圧回路の効率は７８％であったのに対し、本実施の形態２の昇圧回路８の効率は８２％であった。   In the second embodiment, the same effect as in the first embodiment can be obtained, and the circuit configuration can be simplified. When the efficiency was actually measured, the efficiency of the conventional booster circuit was 78%, whereas the efficiency of the booster circuit 8 of the second embodiment was 82%.

図１０は、この実施の形態２の変更例を示す回路ブロック図であって、図９と対比される図である。図１０において、この変更例では、抵抗素子１３も半導体チップ３２に搭載される。この変更例でも、実施の形態２と同じ効果が得られる。   FIG. 10 is a circuit block diagram showing a modification of the second embodiment, and is a diagram to be compared with FIG. In FIG. 10, in this modified example, the resistance element 13 is also mounted on the semiconductor chip 32. Even in this modified example, the same effect as in the second embodiment can be obtained.

また、図１１は、この実施の形態２の他の変更例を示す回路ブロック図であって、図９と対比される図である。図１１において、この変更例では、抵抗素子１３が除去され、ＮチャネルＭＯＳトランジスタ１２のソースが接地電圧ＧＮＤのラインに直接接続される。この変更例では、抵抗素子１３における損失がなくなるので、昇圧回路３０の効率が実施の形態２よりも高くなる。ただし、過電流を検出することはできなくなる。なお、ドライバＩＣ２から過電流検出回路２５を除去してもよい。   FIG. 11 is a circuit block diagram showing another modification of the second embodiment, and is a diagram to be compared with FIG. In FIG. 11, in this modification, the resistance element 13 is removed, and the source of the N-channel MOS transistor 12 is directly connected to the line of the ground voltage GND. In this modified example, since the loss in the resistance element 13 is eliminated, the efficiency of the booster circuit 30 is higher than that in the second embodiment. However, overcurrent cannot be detected. The overcurrent detection circuit 25 may be removed from the driver IC2.

また、図１２は、この実施の形態２のさらに他の変更例を示す回路ブロック図であって、図９と対比される図である。図１２において、この変更例では、ダイオード３１も半導体チップ３２に搭載される。この変更例でも、実施の形態２と同じ効果が得られる。   FIG. 12 is a circuit block diagram showing still another modified example of the second embodiment, and is a diagram to be compared with FIG. In FIG. 12, in this modified example, the diode 31 is also mounted on the semiconductor chip 32. Even in this modified example, the same effect as in the second embodiment can be obtained.

［実施の形態３］
図１３は、この発明の実施の形態３による携帯電話機の要部を示す図である。図１３において、この携帯電話機では、実施の形態１で示した昇圧回路８または実施の形態２で示した昇圧回路３０の他に、電源電圧ＶＣＣを昇圧して負の電源電圧ＶＮを発生する昇圧回路４０が設けられる。昇圧回路４０もプリント基板１０に搭載されており、電源電圧ＶＮも画像表示パネル３で使用される。 [Embodiment 3]
FIG. 13 is a diagram showing a main part of a mobile phone according to Embodiment 3 of the present invention. In FIG. 13, in this cellular phone, in addition to the booster circuit 8 shown in the first embodiment or the booster circuit 30 shown in the second embodiment, the booster generates a negative power supply voltage VN by boosting the power supply voltage VCC. A circuit 40 is provided. The booster circuit 40 is also mounted on the printed circuit board 10, and the power supply voltage VN is also used in the image display panel 3.

図１３において、ドライバＩＣ２と昇圧回路４０は、ガラス基板７の表面に形成された複数の透明導電線Ｌ１１〜Ｌ１４を介して互いに接続されている。透明導電線Ｌ１１〜Ｌ１４の各々は、プリント基板１０の金属配線よりもかなり大きな抵抗値を有する。   In FIG. 13, the driver IC 2 and the booster circuit 40 are connected to each other through a plurality of transparent conductive lines L11 to L14 formed on the surface of the glass substrate 7. Each of the transparent conductive lines L11 to L14 has a considerably larger resistance value than the metal wiring of the printed board 10.

昇圧回路４０は、ＰチャネルＭＯＳトランジスタ４１、リアクトル４２、バッファ４３、ダイオード４４、ＮチャネルＭＯＳトランジスタ４５、およびコンデンサ４６，４７を含む。トランジスタ４１，４５およびバッファ４３は、１つの半導体チップ４８に搭載されている。   Boost circuit 40 includes a P-channel MOS transistor 41, a reactor 42, a buffer 43, a diode 44, an N-channel MOS transistor 45, and capacitors 46 and 47. The transistors 41 and 45 and the buffer 43 are mounted on one semiconductor chip 48.

ＰチャネルＭＯＳトランジスタ４１およびリアクトル４２は、直流電圧ＶＣＣのラインと接地電圧ＧＮＤのラインとの間に直列接続される。バッファ４３は、ドライバＩＣ２から透明導電線Ｌ１２を介して与えられるＰＷＭ信号φＰＮをＰチャネルＭＯＳトランジスタ４１のゲートに伝達する。ＰＷＭ信号φＰＮの活性化レベルは「Ｌ」レベルであり、非活性化レベルは「Ｈ」レベルである。   P-channel MOS transistor 41 and reactor 42 are connected in series between a line of DC voltage VCC and a line of ground voltage GND. Buffer 43 transmits PWM signal φPN provided from driver IC 2 through transparent conductive line L 12 to the gate of P-channel MOS transistor 41. The activation level of the PWM signal φPN is “L” level, and the inactivation level is “H” level.

バッファ４３は、図４で示したバッファ１４と同じ構成である。バッファ４３の入力ノードの寄生容量値は、ＰチャネルＭＯＳトランジスタ４１のゲートの寄生容量値よりも小さい。したがって、ＰチャネルＭＯＳトランジスタ４１のゲートにおけるＰＷＭ信号φＰＮのレベル変化の鈍りが抑制され、ＰチャネルＭＯＳトランジスタ４１における損失が低減されて昇圧回路４０の高効率化が図られる。   The buffer 43 has the same configuration as the buffer 14 shown in FIG. The parasitic capacitance value of the input node of buffer 43 is smaller than the parasitic capacitance value of the gate of P channel MOS transistor 41. Therefore, the level change of PWM signal φPN at the gate of P channel MOS transistor 41 is suppressed, the loss in P channel MOS transistor 41 is reduced, and the efficiency of booster circuit 40 is increased.

ダイオード４４のカソードはＰチャネルＭＯＳトランジスタ４１およびリアクトル４２間のノードＮ４１に接続され、そのアノードはコンデンサ４６を介して接地電圧ＧＮＤのラインに接続される。   The cathode of diode 44 is connected to node N41 between P channel MOS transistor 41 and reactor 42, and the anode thereof is connected to the line of ground voltage GND through capacitor 46.

ＰＷＭ信号φＰＮによってトランジスタ４１がオン／オフされる。トランジスタ４１がオンしている期間は、電源電圧ＶＣＣのラインからトランジスタ４１およびリアクトル４２を介して接地電圧ＧＮＤのラインに電流が流れ、リアクトル４２に電磁エネルギーが蓄えられる。   The transistor 41 is turned on / off by the PWM signal φPN. While the transistor 41 is on, a current flows from the power supply voltage VCC line to the ground voltage GND line via the transistor 41 and the reactor 42, and electromagnetic energy is stored in the reactor 42.

トランジスタ４１がオフしている期間は、リアクトル４２に蓄えられた電磁エネルギーにより、コンデンサ４６からダイオード４４およびリアクトル４２を介して接地電圧ＧＮＤのラインに電流が流れ、コンデンサ４６の端子間電圧（コンデンサ４６およびダイオード４４間のノードＮ４４の電圧）ＶＮＮは負電圧になる。電圧ＶＮＮは、透明導電線Ｌ１１を介してドライバＩＣ２にフィードバックされる。ドライバＩＣ２は、電圧ＶＮＮが負の目標電圧になるようにＰＷＭ信号φＰＮのデューティ比を調整する。   During the period when the transistor 41 is off, the electromagnetic energy stored in the reactor 42 causes a current to flow from the capacitor 46 to the ground voltage GND line through the diode 44 and the reactor 42, and the voltage across the capacitor 46 (capacitor 46 And the voltage at the node N44 between the diode 44) VNN becomes a negative voltage. The voltage VNN is fed back to the driver IC 2 through the transparent conductive line L11. The driver IC2 adjusts the duty ratio of the PWM signal φPN so that the voltage VNN becomes a negative target voltage.

ＮチャネルＭＯＳトランジスタ４５は、ノードＮ４４と昇圧回路４０の出力ノードＮ４５との間に接続される。ＮチャネルＭＯＳトランジスタ４５は、ドライバＩＣ２から透明導電線Ｌ１３を介してゲートに与えられる制御信号によって制御される。コンデンサ４７は、出力ノードＮ４５と接地電圧ＧＮＤのラインとの間に接続され、昇圧回路４０の出力電圧ＶＮを安定化させる。電源電圧ＶＮは、透明導電線Ｌ１４を介してドライバＩＣ２にフィードバックされる。   N channel MOS transistor 45 is connected between node N44 and output node N45 of booster circuit 40. N channel MOS transistor 45 is controlled by a control signal applied to the gate from driver IC 2 through transparent conductive line L13. Capacitor 47 is connected between output node N45 and the ground voltage GND line, and stabilizes output voltage VN of booster circuit 40. The power supply voltage VN is fed back to the driver IC 2 through the transparent conductive line L14.

次に、ドライバＩＣ２および昇圧回路４０の動作について簡単に説明する。ＣＰＵ１から昇圧動作が指令されると、ドライバＩＣ２はＰＷＭ信号φＰＮを生成する。ＰＷＭ信号φＰＮは、バッファ４３を介してＰチャネルＭＯＳトランジスタ４１のゲートに与えられる。   Next, operations of the driver IC 2 and the booster circuit 40 will be briefly described. When the boosting operation is commanded from the CPU 1, the driver IC 2 generates the PWM signal φPN. PWM signal φPN is applied to the gate of P channel MOS transistor 41 through buffer 43.

ＰＷＭ信号φＰＮによってトランジスタ４１がオン／オフされる。トランジスタ４１がオンしている期間は、電源電圧ＶＣＣのラインからトランジスタ４１およびリアクトル４２を介して接地電圧ＧＮＤのラインに電流が流れ、リアクトル４２に電磁エネルギーが蓄えられる。   The transistor 41 is turned on / off by the PWM signal φPN. While the transistor 41 is on, a current flows from the power supply voltage VCC line to the ground voltage GND line via the transistor 41 and the reactor 42, and electromagnetic energy is stored in the reactor 42.

トランジスタ４１がオフしている期間は、リアクトル１１に蓄えられた電磁エネルギーにより、ノードＮ４４からダイオード４４およびリアクトル４２を介して接地電圧ＧＮＤのラインに電流が流出し、コンデンサ４６に負の電荷が充電される。ノードＮ４４の電圧ＶＮＮが負の目標電圧になるようにＰＷＭ信号φＰＮのデューティ比が調整され、昇圧回路４０の出力電圧ＶＮが負の参照電圧ＶＲに一致するようにトランジスタ４５が制御される。このようにして、画像表示パネル３用の負の電源電圧ＶＮが生成される。   During the period when the transistor 41 is off, the electromagnetic energy stored in the reactor 11 causes a current to flow from the node N44 to the line of the ground voltage GND through the diode 44 and the reactor 42, and the capacitor 46 is charged with a negative charge. Is done. The duty ratio of the PWM signal φPN is adjusted so that the voltage VNN of the node N44 becomes a negative target voltage, and the transistor 45 is controlled so that the output voltage VN of the booster circuit 40 matches the negative reference voltage VR. In this way, the negative power supply voltage VN for the image display panel 3 is generated.

この実施の形態３では、トランジスタ４１の前段にバッファ４３が設けられ、バッファ４３の入力ノードの寄生容量値がトランジスタ４１のゲートの寄生容量値よりも小さく設定され、トランジスタ４１，４５およびバッファ４３が１つの半導体チップ４８に搭載される。したがって、トランジスタ４１のゲートにおけるＰＷＭ信号φＰＮのレベル変化が速やかに行われ、トランジスタ４１における損失が低減され、昇圧回路４０の高効率化が図られる。   In the third embodiment, a buffer 43 is provided in front of the transistor 41, the parasitic capacitance value of the input node of the buffer 43 is set smaller than the parasitic capacitance value of the gate of the transistor 41, and the transistors 41 and 45 and the buffer 43 are It is mounted on one semiconductor chip 48. Therefore, the level change of the PWM signal φPN at the gate of the transistor 41 is promptly performed, the loss in the transistor 41 is reduced, and the efficiency of the booster circuit 40 is increased.

なお、この実施の形態３でも、過電流検出用の抵抗素子を電源電圧ＶＣＣのラインとトランジスタ４１のソースとの間に介挿し、その抵抗素子の端子間電圧が所定のしき値電圧を超えた場合にＰＷＭ信号φＰＮを「Ｈ」レベルに固定してトランジスタ４１をオフ状態に固定してもよい。その抵抗素子は、半導体チップ４８に搭載してもよいし、半導体チップ４８と別個に設けてもよい。   In the third embodiment as well, a resistance element for detecting overcurrent is interposed between the line of the power supply voltage VCC and the source of the transistor 41, and the voltage across the terminals of the resistance element exceeds a predetermined threshold voltage. In this case, the PWM signal φPN may be fixed at the “H” level and the transistor 41 may be fixed in the off state. The resistance element may be mounted on the semiconductor chip 48 or may be provided separately from the semiconductor chip 48.

また、ダイオード４４をタイミングコントローラ１６、バッファ１５、およびＮチャネルＭＯＳトランジスタからなる同期整流回路で置換し、その同期整流回路を半導体チップ４８に搭載してもよい。   Alternatively, the diode 44 may be replaced with a synchronous rectifier circuit including the timing controller 16, the buffer 15, and an N-channel MOS transistor, and the synchronous rectifier circuit may be mounted on the semiconductor chip 48.

［実施の形態４］
図１４は、この発明の実施の形態４による携帯電話機の要部を示す図であって、図１３と対比される図である。図１４において、この携帯電話機では、電源電圧ＶＣＣを昇圧して負の電源電圧ＶＮと正の電源電圧ＶＰを発生する昇圧回路５０が設けられる。昇圧回路５０はプリント基板１０に搭載されている。 [Embodiment 4]
FIG. 14 is a diagram showing a main part of a mobile phone according to Embodiment 4 of the present invention, and is a diagram contrasted with FIG. In FIG. 14, this cellular phone is provided with a booster circuit 50 that boosts the power supply voltage VCC to generate a negative power supply voltage VN and a positive power supply voltage VP. The booster circuit 50 is mounted on the printed circuit board 10.

図１４において、ドライバＩＣ２と昇圧回路５０は、ガラス基板７の表面に形成された複数の透明導電線Ｌ１１〜Ｌ１４，Ｌ２１〜Ｌ２４を介して互いに接続されている。透明導電線Ｌ１１〜Ｌ１４，Ｌ２１〜Ｌ２４の各々は、プリント基板１０の金属配線よりもかなり大きな抵抗値を有する。   In FIG. 14, the driver IC 2 and the booster circuit 50 are connected to each other through a plurality of transparent conductive lines L11 to L14 and L21 to L24 formed on the surface of the glass substrate 7. Each of the transparent conductive lines L <b> 11 to L <b> 14 and L <b> 21 to L <b> 24 has a considerably larger resistance value than the metal wiring of the printed board 10.

昇圧回路５０は、昇圧回路４０にＮチャネルＭＯＳトランジスタ５１、バッファ５２、ダイオード５３、およびコンデンサ５５，５６を追加したものである。トランジスタ４１，４５，５１，５４およびバッファ４３，５２は、１つの半導体チップ５７に搭載されている。   The booster circuit 50 is obtained by adding an N-channel MOS transistor 51, a buffer 52, a diode 53, and capacitors 55 and 56 to the booster circuit 40. Transistors 41, 45, 51, 54 and buffers 43, 52 are mounted on one semiconductor chip 57.

ＰチャネルＭＯＳトランジスタ４１、リアクトル４２、およびＮチャネルＭＯＳトランジスタ５１は、直流電圧ＶＣＣのラインと接地電圧ＧＮＤのラインとの間に直列接続される。バッファ５２は、ドライバＩＣ２から透明導電線Ｌ２２を介して与えられるＰＷＭ信号φＰをＮチャネルＭＯＳトランジスタ５１のゲートに伝達する。ＰＷＭ信号φＰの活性化レベルは「Ｈ」レベルであり、非活性化レベルは「Ｌ」レベルである。   P-channel MOS transistor 41, reactor 42, and N-channel MOS transistor 51 are connected in series between a line of DC voltage VCC and a line of ground voltage GND. Buffer 52 transmits PWM signal φP applied from driver IC 2 through transparent conductive line L 22 to the gate of N-channel MOS transistor 51. The activation level of the PWM signal φP is “H” level, and the inactivation level is “L” level.

バッファ５２は、図４で示したバッファ１４と同じ構成である。バッファ５２の入力ノードの寄生容量値は、ＮチャネルＭＯＳトランジスタ５１のゲートの寄生容量値よりも小さい。したがって、ＮチャネルＭＯＳトランジスタ５１のゲートにおけるＰＷＭ信号φＰのレベル変化の鈍りが抑制され、ＮチャネルＭＯＳトランジスタ５１における損失が低減されて昇圧回路５０の高効率化が図られる。   The buffer 52 has the same configuration as the buffer 14 shown in FIG. The parasitic capacitance value of the input node of buffer 52 is smaller than the parasitic capacitance value of the gate of N channel MOS transistor 51. Therefore, the level change of PWM signal φP at the gate of N channel MOS transistor 51 is suppressed, and loss in N channel MOS transistor 51 is reduced, so that booster circuit 50 can be made highly efficient.

ダイオード５３のアノードはリアクトル４２およびＮチャネルＭＯＳトランジスタ５１間のノードＮ５１に接続され、そのカソードはコンデンサ５５を介して接地電圧ＧＮＤのラインに接続される。   Diode 53 has an anode connected to node N51 between reactor 42 and N-channel MOS transistor 51, and a cathode connected to a ground voltage GND line via capacitor 55.

正の電源電圧ＶＰを発生する期間は、ＰＷＭ信号φＰＮが「Ｌ」レベルに固定されるとともに、ＰＷＭ信号φＰによってトランジスタ５１がオン／オフされる。トランジスタ５１がオンしている期間は、電源電圧ＶＣＣのラインからトランジスタ４１、リアクトル４２およびトランジスタ５１を介して接地電圧ＧＮＤのラインに電流が流れ、リアクトル４２に電磁エネルギーが蓄えられる。   During the period in which positive power supply voltage VP is generated, PWM signal φPN is fixed at “L” level, and transistor 51 is turned on / off by PWM signal φP. While the transistor 51 is on, a current flows from the power supply voltage VCC line to the ground voltage GND line via the transistor 41, the reactor 42, and the transistor 51, and electromagnetic energy is stored in the reactor 42.

トランジスタ５１がオフしている期間は、リアクトル４２に蓄えられた電磁エネルギーがダイオード５３を介してコンデンサ５５に放出され、コンデンサ５５の端子間電圧（コンデンサ５５およびダイオード５３間のノードＮ５３の電圧）ＶＰＰは正の高電圧になる。高電圧ＶＰＰは、透明導電線Ｌ２１を介してドライバＩＣ２にフィードバックされる。ドライバＩＣ２は、電圧ＶＰＰが正の目標電圧になるようにＰＷＭ信号φＰのデューティ比を調整する。   During the period when the transistor 51 is off, the electromagnetic energy stored in the reactor 42 is released to the capacitor 55 via the diode 53, and the voltage between the terminals of the capacitor 55 (the voltage at the node N53 between the capacitor 55 and the diode 53) VPP. Becomes a positive high voltage. The high voltage VPP is fed back to the driver IC 2 through the transparent conductive line L21. The driver IC2 adjusts the duty ratio of the PWM signal φP so that the voltage VPP becomes a positive target voltage.

ＰチャネルＭＯＳトランジスタ５４は、ノードＮ５３と昇圧回路５０の正側の出力ノードＮ５４との間に接続される。ＰチャネルＭＯＳトランジスタ５４は、ドライバＩＣ２から透明導電線Ｌ２３を介してゲートに与えられる制御信号によって制御される。コンデンサ５６は、出力ノードＮ５４と接地電圧ＧＮＤのラインとの間に接続され、昇圧回路５０の正の出力電圧ＶＰを安定化させる。電源電圧ＶＰは、透明導電線Ｌ２４を介してドライバＩＣ２にフィードバックされる。ドライバＩＣ２は、電源電圧ＶＰが参照電圧に一致するようにトランジスタ５４を制御する。   P-channel MOS transistor 54 is connected between node N53 and output node N54 on the positive side of booster circuit 50. P-channel MOS transistor 54 is controlled by a control signal supplied to the gate from driver IC 2 through transparent conductive line L23. Capacitor 56 is connected between output node N54 and the line of ground voltage GND, and stabilizes positive output voltage VP of booster circuit 50. The power supply voltage VP is fed back to the driver IC 2 through the transparent conductive line L24. The driver IC 2 controls the transistor 54 so that the power supply voltage VP matches the reference voltage.

図１５（ａ）（ｂ）は、この昇圧回路５０に供給されるＰＷＭ信号φＰＮ，φＰを示すタイムチャートである。図１５（ａ）（ｂ）において、正の電源電圧ＶＰと負の電源電圧ＶＮとは、時分割方式により交互に生成される。すなわち、正の電源電圧ＶＰを生成する第１の期間Ｔ１では、ＰＷＭ信号φＰＮが「Ｌ」レベルに固定され、ＰＷＭ信号φＰが所定の周波数で「Ｈ」レベルおよび「Ｌ」レベルにされる。したがって、第１の期間Ｔ１では、トランジスタ４１がオン状態に固定され、トランジスタ５１が所定の周波数でオン／オフされて正の電源電圧ＶＰが生成される。   FIGS. 15A and 15B are time charts showing the PWM signals φPN and φP supplied to the booster circuit 50. FIG. 15A and 15B, the positive power supply voltage VP and the negative power supply voltage VN are alternately generated by a time division method. That is, in the first period T1 in which positive power supply voltage VP is generated, PWM signal φPN is fixed at “L” level, and PWM signal φP is set to “H” level and “L” level at a predetermined frequency. Therefore, in the first period T1, the transistor 41 is fixed in the on state, the transistor 51 is turned on / off at a predetermined frequency, and the positive power supply voltage VP is generated.

また、負の電源電圧ＶＮを生成する。第２の期間Ｔ２では、ＰＷＭ信号φＰが「Ｈ」レベルに固定され、ＰＷＭ信号φＰが所定の周波数で「Ｈ」レベルおよび「Ｌ」レベルにされる。したがって、第２の期間Ｔ２では、トランジスタ５１がオン状態に固定され、トランジスタ４１が所定の周波数でオン／オフされて負の電源電圧ＶＮが生成される。第１および第２の期間Ｔ１，Ｔ２は、交互に設定される。   Further, a negative power supply voltage VN is generated. In the second period T2, the PWM signal φP is fixed to the “H” level, and the PWM signal φP is set to the “H” level and the “L” level at a predetermined frequency. Therefore, in the second period T2, the transistor 51 is fixed in the on state, the transistor 41 is turned on / off at a predetermined frequency, and the negative power supply voltage VN is generated. The first and second periods T1, T2 are set alternately.

この実施の形態４では、トランジスタ４１，５１の前段にそれぞれバッファ４３，５２が設けられ、バッファ４３，５２の入力ノードの寄生容量値がそれぞれトランジスタ４１，５１のゲートの寄生容量値よりも小さく設定され、トランジスタ４１，４５，５１，５４およびバッファ４３，５２が１つの半導体チップ５７に搭載される。したがって、トランジスタ４１，５１のゲートにおけるＰＷＭ信号φＰＮ，φＰのレベル変化が速やかに行われ、トランジスタ４１，５１における損失が低減され、昇圧回路５０の高効率化が図られる。   In the fourth embodiment, buffers 43 and 52 are provided in front of the transistors 41 and 51, respectively, and the parasitic capacitance values of the input nodes of the buffers 43 and 52 are set smaller than the parasitic capacitance values of the gates of the transistors 41 and 51, respectively. Thus, the transistors 41, 45, 51, 54 and the buffers 43, 52 are mounted on one semiconductor chip 57. Therefore, the level change of the PWM signals φPN and φP at the gates of the transistors 41 and 51 is quickly performed, the loss in the transistors 41 and 51 is reduced, and the efficiency of the booster circuit 50 is increased.

なお、この実施の形態４でも、過電流検出用の抵抗素子をトランジスタ５１のソースと接地電圧ＧＮＤのラインとの間に介挿し、その抵抗素子の端子間電圧が所定のしき値電圧を超えた場合にＰＷＭ信号φＰＮ，φＰをそれぞれ「Ｈ」レベルおよび「Ｌ」レベルに固定してトランジスタ４１，５１をオフ状態に固定してもよい。その抵抗素子は、半導体チップ５７に搭載してもよいし、半導体チップ５７と別個に設けてもよい。   In the fourth embodiment as well, a resistance element for detecting overcurrent is inserted between the source of the transistor 51 and the line of the ground voltage GND, and the terminal voltage of the resistance element exceeds a predetermined threshold voltage. In this case, the PWM signals φPN and φP may be fixed to “H” level and “L” level, respectively, and the transistors 41 and 51 may be fixed to an off state. The resistance element may be mounted on the semiconductor chip 57 or may be provided separately from the semiconductor chip 57.

また、ダイオード４４をタイミングコントローラ１６、バッファ１５、およびＮチャネルＭＯＳトランジスタからなる同期整流回路で置換し、その同期整流回路を半導体チップ５７に搭載してもよい。また、ダイオード５３をタイミングコントローラ１６、バッファ１５、およびＰチャネルＭＯＳトランジスタ１７からなる同期整流回路で置換し、その同期整流回路を半導体チップ５７に搭載してもよい。   Alternatively, the diode 44 may be replaced with a synchronous rectifier circuit including the timing controller 16, the buffer 15, and an N-channel MOS transistor, and the synchronous rectifier circuit may be mounted on the semiconductor chip 57. Alternatively, the diode 53 may be replaced with a synchronous rectifier circuit including the timing controller 16, the buffer 15, and the P-channel MOS transistor 17, and the synchronous rectifier circuit may be mounted on the semiconductor chip 57.

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。   The embodiment disclosed this time should be considered as illustrative in all points and not restrictive. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.

１ ＣＰＵ、２ ドライバＩＣ、３ 画像表示パネル、４ 画素アレイ、５ ゲート回路、６ マルチプレクサ、７ ガラス基板、８，３０，４０，５０ 昇圧回路、９ バッテリ、１０ フレキシブルプリント基板、１０ａ コネクタ、１１，４２ リアクトル、１２，４５，５１ ＮチャネルＭＯＳトランジスタ、１３ 抵抗素子、１４，１５，４３，５２ バッファ、１４ａ〜１４ｄ インバータ、１６ タイミングコントローラ、１７，１８，４１，５４ ＰチャネルＭＯＳトランジスタ、１９，２０，４６，４７，５５，５６ コンデンサ、２１，３２，４８，５７ 半導体チップ、２２ アンプ、２３ 三角波発生回路、２４ ＰＷＭ信号発生回路、２５ 過電流検出回路、２６ 出力電圧制御回路、３１，４４，５３ ダイオード、Ｌ 透明導電線。   1 CPU, 2 driver IC, 3 image display panel, 4 pixel array, 5 gate circuit, 6 multiplexer, 7 glass substrate, 8, 30, 40, 50 booster circuit, 9 battery, 10 flexible printed circuit board, 10a connector, 11, 42 reactor, 12, 45, 51 N channel MOS transistor, 13 resistance element, 14, 15, 43, 52 buffer, 14a-14d inverter, 16 timing controller, 17, 18, 41, 54 P channel MOS transistor, 19, 20 , 46, 47, 55, 56 capacitor, 21, 32, 48, 57 semiconductor chip, 22 amplifier, 23 triangular wave generation circuit, 24 PWM signal generation circuit, 25 overcurrent detection circuit, 26 output voltage control circuit, 31, 44, 53 Diode, L Transparent conductive .

Claims (15)

透明基板の表面に形成されて第１の電源電圧によって駆動され、画像を表示する画像表示回路と、
前記透明基板外に設けられて制御信号によって制御され、第２の電源電圧を昇圧して前記第１の電源電圧を発生する昇圧回路と、
前記透明基板に搭載され、前記第１の電源電圧が予め定められた目標電圧になるように前記制御信号を生成し、生成した前記制御信号を前記透明基板の表面に形成された透明導電線を介して前記昇圧回路に与える制御回路とを備えた画像表示装置において、前記昇圧回路の一部を構成する半導体チップであって、
前記昇圧回路は、
リアクトルと、
前記第２の電源電圧のラインと基準電圧のラインとの間に前記リアクトルと直列接続された第１のトランジスタと、
前記制御回路から前記透明導電線を介して供給される前記制御信号を前記第１のトランジスタのゲートに伝達させるバッファと、
前記リアクトルおよび前記第１のトランジスタ間の第１のノードと前記第１の電源電圧を出力するための第２のノードとの間に接続された整流回路とを含み、
前記バッファの入力ノードの寄生容量値は前記第１のトランジスタのゲートの寄生容量値よりも小さく、
前記半導体チップは、少なくとも前記第１のトランジスタおよび前記バッファを含む、半導体チップ。 An image display circuit which is formed on the surface of the transparent substrate and is driven by the first power supply voltage to display an image;
A booster circuit provided outside the transparent substrate and controlled by a control signal to boost a second power supply voltage to generate the first power supply voltage;
Mounted on the transparent substrate, generates the control signal so that the first power supply voltage becomes a predetermined target voltage, and transmits the generated control signal to the transparent conductive line formed on the surface of the transparent substrate. An image display device comprising a control circuit for supplying to the booster circuit via a semiconductor chip constituting a part of the booster circuit,
The booster circuit includes:
Reactor,
A first transistor connected in series with the reactor between the second power supply voltage line and a reference voltage line;
A buffer for transmitting the control signal supplied from the control circuit via the transparent conductive line to the gate of the first transistor;
A rectifier circuit connected between a first node between the reactor and the first transistor and a second node for outputting the first power supply voltage;
The parasitic capacitance value of the input node of the buffer is smaller than the parasitic capacitance value of the gate of the first transistor,
The semiconductor chip includes at least the first transistor and the buffer. 前記整流回路は、前記第１および第２のノード間に接続され、前記第１のトランジスタが非導通にされている期間内に導通するスイッチング素子を含む、請求項１に記載の半導体チップ。   2. The semiconductor chip according to claim 1, wherein the rectifier circuit includes a switching element that is connected between the first and second nodes and is turned on during a period in which the first transistor is turned off. 前記半導体チップは前記スイッチング素子も含む、請求項２に記載の半導体チップ。   The semiconductor chip according to claim 2, wherein the semiconductor chip also includes the switching element. 前記整流回路は、前記第１および第２のノード間に接続されたダイオードを含む、請求項１に記載の半導体チップ。   The semiconductor chip according to claim 1, wherein the rectifier circuit includes a diode connected between the first and second nodes. 前記半導体チップは前記ダイオードも含む、請求項４に記載の半導体チップ。   The semiconductor chip according to claim 4, wherein the semiconductor chip also includes the diode. 前記昇圧回路は、さらに、前記第２の電源電圧のラインと前記基準電圧のラインとの間に前記リアクトルおよび前記第１のトランジスタと直列接続された抵抗素子を含み、
前記制御回路は、さらに、前記抵抗素子の端子間電圧が予め定められたしきい値電圧を超えた場合は前記第１のトランジスタを非導通状態に固定する、請求項１から請求項５までのいずれかに記載の半導体チップ。 The booster circuit further includes a resistive element connected in series with the reactor and the first transistor between the second power supply voltage line and the reference voltage line,
The control circuit further fixes the first transistor to a non-conductive state when a voltage between terminals of the resistance element exceeds a predetermined threshold voltage. The semiconductor chip in any one. 前記半導体チップは前記抵抗素子も含む、請求項６に記載の半導体チップ。   The semiconductor chip according to claim 6, wherein the semiconductor chip also includes the resistance element. 前記昇圧回路は、さらに、第１の電極が前記第２のノードに接続され、第２の電極が前記画像表示回路に接続された第２のトランジスタを含み、
前記制御回路は、さらに、前記第２のトランジスタの第２の電極が予め定められた参照電圧になるように前記第２のトランジスタを制御する、請求項１から請求項７までのいずれかに記載の半導体チップ。 The booster circuit further includes a second transistor having a first electrode connected to the second node and a second electrode connected to the image display circuit,
8. The control circuit according to claim 1, wherein the control circuit further controls the second transistor so that a second electrode of the second transistor becomes a predetermined reference voltage. 9. Semiconductor chip. 前記半導体チップは前記第２のトランジスタも含む、請求項８に記載の半導体チップ。   The semiconductor chip according to claim 8, wherein the semiconductor chip also includes the second transistor. 前記バッファは、直列接続された偶数段のインバータを含み、
最終段のインバータの電流駆動能力は初段のインバータの電流駆動能力よりも大きい、請求項１から請求項９までのいずれかに記載の半導体チップ。 The buffer includes an even number of inverters connected in series,
10. The semiconductor chip according to claim 1, wherein a current drive capability of the final-stage inverter is larger than a current drive capability of the first-stage inverter. 請求項１から請求項１０までのいずれかに記載の半導体チップを備える、画像表示装置。   An image display device comprising the semiconductor chip according to claim 1. 透明基板の表面に形成されて第１の電源電圧によって駆動され、画像を表示する画像表示回路と、
前記透明基板外に設けられて制御信号によって制御され、第２の電源電圧を昇圧して前記第１の電源電圧を発生する昇圧回路と、
前記透明基板に搭載され、前記第１の電源電圧が予め定められた目標電圧になるように前記制御信号を生成し、生成した前記制御信号を前記透明基板の表面に形成された透明導電線を介して前記昇圧回路に与える制御回路とを備え、
前記昇圧回路は、
リアクトルと、
前記第２の電源電圧のラインと基準電圧のラインとの間に前記リアクトルと直列接続されたトランジスタと、
前記制御回路から前記透明導電線を介して供給される前記制御信号を前記トランジスタのゲートに伝達させるバッファと、
前記リアクトルおよび前記トランジスタ間の第１のノードと前記第１の電源電圧を出力するための第２のノードとの間に接続された整流回路とを含み、
前記バッファの入力ノードの寄生容量値は前記トランジスタのゲートの寄生容量値よりも小さい、画像表示装置。 An image display circuit which is formed on the surface of the transparent substrate and is driven by the first power supply voltage to display an image;
A booster circuit provided outside the transparent substrate and controlled by a control signal to boost a second power supply voltage to generate the first power supply voltage;
Mounted on the transparent substrate, generates the control signal so that the first power supply voltage becomes a predetermined target voltage, and transmits the generated control signal to the transparent conductive line formed on the surface of the transparent substrate. A control circuit for supplying to the booster circuit via
The booster circuit includes:
Reactor,
A transistor connected in series with the reactor between the second power supply voltage line and a reference voltage line;
A buffer for transmitting the control signal supplied from the control circuit via the transparent conductive line to the gate of the transistor;
A rectifier circuit connected between a first node between the reactor and the transistor and a second node for outputting the first power supply voltage;
The image display device, wherein a parasitic capacitance value of an input node of the buffer is smaller than a parasitic capacitance value of a gate of the transistor. 少なくとも前記トランジスタおよび前記バッファは１つの半導体チップに搭載されている、請求項１２に記載の画像表示装置。   The image display device according to claim 12, wherein at least the transistor and the buffer are mounted on one semiconductor chip. 透明基板の表面に形成されて負の第１の電源電圧と正の第２の電源電圧によって駆動され、画像を表示する画像表示回路と、
前記透明基板外に設けられて第１および第２の制御信号によって制御され、正の第３の電源電圧を昇圧して前記第１および第２の電源電圧を発生する昇圧回路と、
前記透明基板に搭載され、前記第１の電源電圧が予め定められた第１の目標電圧になるように前記第１の制御信号を生成するとともに、前記第２の電源電圧が予め定められた第２の目標電圧になるように前記第２の制御信号を生成し、生成した前記第１および第２の制御信号をそれぞれ前記透明基板の表面に形成された第１および第２の透明導電線を介して前記昇圧回路に与える制御回路とを備え、
前記昇圧回路は、
前記第３の電源電圧のラインと第１のノードとの間に接続された第１のトランジスタと、
前記制御回路から前記第１の透明導電線を介して供給される前記第１の制御信号を前記第１のトランジスタのゲートに伝達させる第１のバッファと、
前記第１のノードと前記第１の電源電圧を出力するための第２のノードとの間に接続され、前記第２のノードから前記第１のノードに電流を流す第１の整流回路と、
前記第１のノードと第３のノードとの間に接続されたリアクトルと、
前記第３のノードと基準電圧のラインとの間に接続された第２のトランジスタと、
前記制御回路から前記第２の透明導電線を介して供給される前記第２の制御信号を前記第２のトランジスタのゲートに伝達させる第２のバッファと、
前記第３のノードと前記第２の電源電圧を出力するための第４のノードとの間に接続され、前記第３のノードから前記第４のノードに電流を流す第２の整流回路とを含み、
前記第１および第２のバッファの入力ノードの寄生容量値は、それぞれ前記第１および第２のトランジスタのゲートの寄生容量値よりも小さい、画像表示装置。 An image display circuit that is formed on the surface of the transparent substrate and is driven by a negative first power supply voltage and a positive second power supply voltage to display an image;
A booster circuit provided outside the transparent substrate and controlled by first and second control signals to boost a positive third power supply voltage to generate the first and second power supply voltages;
Mounted on the transparent substrate, the first control signal is generated so that the first power supply voltage becomes a predetermined first target voltage, and the second power supply voltage is determined in advance. The second control signal is generated so as to be a target voltage of 2, and the first and second transparent conductive lines formed on the surface of the transparent substrate are respectively generated from the generated first and second control signals. A control circuit for supplying to the booster circuit via
The booster circuit includes:
A first transistor connected between the third power supply voltage line and a first node;
A first buffer for transmitting the first control signal supplied from the control circuit via the first transparent conductive line to a gate of the first transistor;
A first rectifier circuit connected between the first node and a second node for outputting the first power supply voltage, and causing a current to flow from the second node to the first node;
A reactor connected between the first node and the third node;
A second transistor connected between the third node and a reference voltage line;
A second buffer for transmitting the second control signal supplied from the control circuit via the second transparent conductive line to the gate of the second transistor;
A second rectifier circuit connected between the third node and a fourth node for outputting the second power supply voltage, and for passing a current from the third node to the fourth node; Including
The image display device, wherein parasitic capacitance values of input nodes of the first and second buffers are smaller than parasitic capacitance values of gates of the first and second transistors, respectively. 少なくとも前記第１および第２のトランジスタと前記第１および第２のバッファは１つの半導体チップに搭載されている、請求項１４に記載の画像表示装置。   The image display device according to claim 14, wherein at least the first and second transistors and the first and second buffers are mounted on one semiconductor chip.
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