JP5719142B2 - Image display device - Google Patents
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Description
この発明は画像表示装置に関し、特に、昇圧回路を備えた画像表示装置に関する。 This invention relates to images display device, and more particularly to an image display device having a boost circuit.
従来より、携帯電話機、ゲーム機、PDA(Personal Digital Assistants)、カーオーディオなどには、液晶表示装置、有機EL(electrolumnescence)ディスプレイなどの画像表示装置が設けられている。このような画像表示装置には、バッテリなどからの直流電源電圧を昇圧して画像表示パネル用の直流電源電圧を発生する昇圧回路が設けられている。昇圧回路としては、リアクトル、トランジスタ、ダイオードなどを備え、トランジスタをオン/オフさせて高い直流電源電圧を発生するものがある(たとえば、特許文献1,2参照)。 Conventionally, cellular phones, game machines, PDAs (Personal Digital Assistants), car audios, and the like have been provided with image display devices such as liquid crystal display devices and organic EL (electrolumnescence) displays. Such an image display device is provided with a booster circuit that boosts a DC power supply voltage from a battery or the like to generate a DC power supply voltage for an image display panel. Some boosting circuits include a reactor, a transistor, a diode, and the like, and turn on / off the transistor to generate a high DC power supply voltage (see, for example, Patent Documents 1 and 2).
しかし、画像表示装置のうちの画像表示パネルおよび制御回路をガラス基板(透明基板)に搭載し、昇圧回路をガラス基板外に設け、制御回路と昇圧回路をガラス基板上の透明導電線で接続した場合(図1参照)、昇圧回路のトランジスタのゲートにおいて制御信号のレベル変化が鈍り、昇圧回路の効率が低くなると言う問題があった。 However, the image display panel and the control circuit of the image display device are mounted on a glass substrate (transparent substrate), the booster circuit is provided outside the glass substrate, and the control circuit and the booster circuit are connected by a transparent conductive line on the glass substrate. In this case (see FIG. 1), there has been a problem that the level change of the control signal becomes dull at the gate of the transistor of the booster circuit and the efficiency of the booster circuit is lowered.
それゆえに、この発明の主たる目的は、昇圧回路の高効率化を図ることが可能な画像表示装置を提供することである。 Another object of the present invention is to provide a picture image display device which can achieve high efficiency of the boost circuit.
この発明に係る画像表示装置は、透明基板の表面に形成されて負の第1の電源電圧と正の第2の電源電圧によって駆動され、画像を表示する画像表示回路と、透明基板外に設けられて第1および第2の制御信号によって制御され、正の第3の電源電圧を昇圧して第1および第2の電源電圧を発生する昇圧回路と、透明基板に搭載され、第1の電源電圧が予め定められた第1の目標電圧になるように第1の制御信号を生成するとともに、第2の電源電圧が予め定められた第2の目標電圧になるように第2の制御信号を生成し、生成した第1および第2の制御信号をそれぞれ透明基板の表面に形成された第1および第2の透明導電線を介して昇圧回路に与える制御回路とを備えたものである。昇圧回路は、第2の電源電圧のラインと第1のノードとの間に接続された第1のトランジスタと、制御回路から第1の透明導電線を介して供給される第1の制御信号を第1のトランジスタのゲートに伝達させる第1のバッファと、第1のノードと第1の電源電圧を出力するための第2のノードとの間に接続され、第2のノードから第1のノードに電流を流す第1の整流回路と、第1のノードと第3のノードとの間に接続されたリアクトルと、第3のノードと基準電圧のラインとの間に接続された第2のトランジスタと、制御回路から第2の透明導電線を介して供給される第2の制御信号を第2のトランジスタのゲートに伝達させる第2のバッファと、第3のノードと第2の電源電圧を出力するための第4のノードとの間に接続され、第3のノードから第4のノードに電流を流す第2の整流回路とを含む。第1および第2のバッファの入力ノードの寄生容量値は、それぞれ第1および第2のトランジスタのゲートの寄生容量値よりも小さい。
好ましくは、少なくとも第1および第2のトランジスタと第1および第2のバッファは1つの半導体チップに搭載されている。
An image display apparatus according to the present invention is formed on the surface of a transparent substrate and driven by a negative first power supply voltage and a positive second power supply voltage , and is provided outside the transparent substrate. And a booster circuit that is controlled by the first and second control signals and boosts the positive third power supply voltage to generate the first and second power supply voltages, and is mounted on the transparent substrate, and the first power supply to generate a first control signal such that the first target voltage to which the voltage predetermined, the second control signal so that the second target voltage in which the second power supply voltage reaches a predetermined produced is the generated first and second control signals which was a control circuit for applying to the booster circuit via the first and second transparent conductive lines formed on the surface of each transparent substrate. The booster circuit includes a first transistor connected between the second power supply voltage line and the first node, and a first control signal supplied from the control circuit via the first transparent conductive line. a first buffer for transmitting to the gate of the first transistor is connected between the second node for outputting the first node and the first power supply voltage, the first node from the second node A first rectifier circuit for passing a current through the first node, a reactor connected between the first node and the third node, and a second transistor connected between the third node and a reference voltage line A second buffer for transmitting a second control signal supplied from the control circuit via the second transparent conductive line to the gate of the second transistor, a third node, and a second power supply voltage are output. Connected to a fourth node for the third node And a second rectifier circuit for flowing a current from de to a fourth node. The parasitic capacitance values of the input nodes of the first and second buffers are smaller than the parasitic capacitance values of the gates of the first and second transistors , respectively .
Preferably, at least the first and second transistors and the first and second buffers are mounted on one semiconductor chip.
好ましくは、第1の整流回路は、第1および第2のノード間に接続され、第1のトランジスタが非導通にされている期間内に導通する第1のスイッチング素子を含み、第2の整流回路は、第3および第4のノード間に接続され、第2のトランジスタが非導通にされている期間内に導通する第2のスイッチング素子を含む。 Preferably, the first rectifier circuit is connected between the first and second node, seen including a first switching element a first transistor is rendered conductive in a period that is nonconductive, the second The rectifier circuit includes a second switching element that is connected between the third and fourth nodes and is turned on during a period in which the second transistor is turned off .
また好ましくは、半導体チップは第1および第2のスイッチング素子も含む。
また好ましくは、第1の整流回路は、第2および第1のノード間に接続された第1のダイオードを含み、第2の整流回路は、第3および第4のノード間に接続された第2のダイオードを含む。
Preferably, the semiconductor chip also includes first and second switching elements.
Also preferably, the first rectifier circuit, saw including a first diode connected between the second and first node, the second rectifier circuit, connected between third and fourth node including a second diode.
また好ましくは、半導体チップは第1および第2のダイオードも含む。
また好ましくは、昇圧回路は、さらに、第3の電源電圧のラインと基準電圧のラインとの間に第1のトランジスタ、リアクトルおよび第2のトランジスタと直列接続された抵抗素子を含む。制御回路は、さらに、抵抗素子の端子間電圧が予め定められたしきい値電圧を超えた場合は第1または第2のトランジスタを非導通状態に固定する。
Preferably, the semiconductor chip also includes first and second diodes.
Preferably, the booster circuit further includes a resistance element connected in series with the first transistor, the reactor, and the second transistor between the third power supply voltage line and the reference voltage line. The control circuit further fixes the first or second transistor to a non-conducting state when the voltage between the terminals of the resistance element exceeds a predetermined threshold voltage.
また好ましくは、半導体チップは抵抗素子も含む。
また好ましくは、昇圧回路は、さらに、第1の電極が第2のノードに接続され、第2の電極が画像表示回路の第1の電源ノードに接続された第3のトランジスタと、第1の電極が第4のノードに接続され、第2の電極が画像表示回路の第2の電源ノードに接続された第4のトランジスタとを含む。制御回路は、さらに、第1の電源ノードが予め定められた第1の参照電圧になるように第3のトランジスタを制御するとともに第2の電源ノードが予め定められた第2の参照電圧になるように第4のトランジスタを制御する。
Preferably, the semiconductor chip also includes a resistance element.
Also preferably, the step-up circuit further has a first electrode connected to the second node, a third transistor second electrode connected to the first power supply node of the image display circuit, a first And a fourth transistor having an electrode connected to the fourth node and a second electrode connected to a second power supply node of the image display circuit . The control circuit further controls the third transistor so that the first power supply node becomes a predetermined first reference voltage, and the second power supply node becomes a predetermined second reference voltage. Thus, the fourth transistor is controlled .
また好ましくは、半導体チップは第3および第4のトランジスタも含む。
また好ましくは、第1および第2のバッファの各々は、直列接続された偶数段のインバータを含む。最終段のインバータの電流駆動能力は初段のインバータの電流駆動能力よりも大きい。
Preferably, the semiconductor chip also includes third and fourth transistors.
Preferably, each of the first and second buffers includes an even number of inverters connected in series. The current drive capability of the last stage inverter is larger than the current drive capability of the first stage inverter.
以上のように、この発明に係る画像表示装置では、昇圧回路の第1および第2のトランジスタの前段にそれぞれ第1および第2のバッファが設けられ、第1および第2のバッファの入力ノードの寄生容量値はそれぞれ第1および第2のトランジスタのゲートの寄生容量値よりも小さい。したがって、第1および第2のトランジスタのゲートにおける第1および第2の制御信号のレベル変化の鈍りを抑制することができ、昇圧回路の高効率化を図ることができる。 As described above, in engagement Ru images display device according to the present invention, the first and each of the first and second buffers in front of the second transistor of the booster circuit is provided, the input of the first and second buffer The parasitic capacitance value of the node is smaller than the parasitic capacitance values of the gates of the first and second transistors, respectively . Therefore, the level change of the first and second control signals at the gates of the first and second transistors can be suppressed, and the efficiency of the booster circuit can be increased.
[実施の形態1]
本発明の実施の形態1による携帯電話機は、図1に示すように、CPU(Central Processing Unit:中央処理装置)1、ドライバIC(Integrated Circuit)2、画像表示パネル3、昇圧回路8、およびバッテリ9を備える。画像表示パネル3は長方形のガラス基板7の表面に形成され、ドライバIC2はガラス基板7の一端部に搭載され、CPU1、昇圧回路8、およびバッテリ9はガラス基板7外に設けられている。
[Embodiment 1]
As shown in FIG. 1, a mobile phone according to Embodiment 1 of the present invention includes a CPU (Central Processing Unit) 1, a driver IC (Integrated Circuit) 2, an image display panel 3, a
CPU1は、携帯電話機の使用者の操作などに従って、制御信号および表示データをドライバIC2に与える。ドライバIC2は、CPU1からの制御信号に従って、画像表示パネル3および昇圧回路8を制御するとともに、画像表示パネル3に表示データを与える。
The CPU 1 gives a control signal and display data to the
画像表示パネル3は、複数行複数列に配置された複数の画素を含む画素アレイ4と、画素アレイ4の複数行を順次指定するゲート回路5と、ドライバIC2からの表示データをゲート回路5によって指定された行の各画素に与えるマルチプレクサ6とを含む。画像表示パネル3は、たとえば有機ELパネルである。昇圧回路8は、ドライバIC2によって制御され、バッテリ9からの直流電源電圧VCCを昇圧して画像表示パネル3用の直流電源電圧VPを生成する。
The image display panel 3 includes a pixel array 4 including a plurality of pixels arranged in a plurality of rows and columns, a gate circuit 5 that sequentially designates a plurality of rows of the pixel array 4, and display data from the
図2は、この携帯電話機に用いられる画像表示モジュールの構成を示す図である。図2において、ガラス基板7の一端部にフレキシブルプリント基板10が接続されている。プリント基板10の一方端部には昇圧回路8が搭載され、プリント基板10の他方端部にはコネクタ10aが設けられている。コネクタ10aは、CPU1およびバッテリ9に接続される。
FIG. 2 is a diagram showing a configuration of an image display module used in the mobile phone. In FIG. 2, a flexible printed
画像表示パネル3は、長方形のガラス基板7の表面に形成されている。ガラス基板7の表面には、複数の透明電極、複数の透明導電線、複数のTFT(Thin Film Transistor)などが形成されている。透明電極および透明導電線は、たとえばITO(Indium Tin Oxide:酸化インジウムスズ)によって形成されている。
The image display panel 3 is formed on the surface of a
ドライバIC2は、ガラス基板7の1つの短辺に沿ってガラス基板7に搭載されており、ガラス基板7の表面の複数の透明導電線を介して画像表示パネル3に接続される。また、ドライバIC2は、ガラス基板7の表面の複数の透明導電線とプリント基板10の複数の金属配線を介してCPU1および昇圧回路8に接続される。
The driver IC 2 is mounted on the
図3は、ドライバIC2の要部および昇圧回路8の構成を示す回路ブロック図である。図3において、ドライバIC2と昇圧回路8は、ガラス基板7の表面に形成された複数の透明導電線L1〜L6を介して互いに接続されている。透明導電線L1〜L6の各々は、プリント基板10の金属配線よりもかなり大きな抵抗値を有する。
FIG. 3 is a circuit block diagram showing the main part of the
昇圧回路8は、リアクトル11、NチャネルMOSトランジスタ12、抵抗素子13、バッファ14,15、タイミングコントローラ16、PチャネルMOSトランジスタ17,18、およびコンデンサ19,20を含む。トランジスタ12,17,18、バッファ14,15、およびタイミングコントローラ16は、1つの半導体チップ21に搭載されている。
リアクトル11、NチャネルMOSトランジスタ12、および抵抗素子13は、直流電源電圧VCCのラインと接地電圧GNDのラインとの間に直列接続される。抵抗素子13の端子間電圧は、透明導電線L3,L4を介してドライバIC2に与えられる。バッファ14は、ドライバIC2から透明導電線L2を介して与えられるPWM(Pulse Width Modulation)信号φPをNチャネルMOSトランジスタ12のゲートに伝達する。
バッファ14は、図4に示すように、直列接続された偶数段(図4では4段)のインバータ14a〜14dを含む。インバータ14a〜14dの各々のシンボルの大きさは、そのサイズを示している。インバータ14a〜14cのサイズ、すなわち電流駆動能力は、それぞれインバータ14b〜14dよりも小さい。インバータ14a〜14cの入力ノードの寄生容量値は、それぞれインバータ14b〜14dの入力ノードの寄生容量値よりも小さい。また、インバータ14aの入力ノードの寄生容量値は、NチャネルMOSトランジスタ12のゲートの寄生容量値よりも小さい。これにより、NチャネルMOSトランジスタ12のゲートにおけるPWM信号φPのレベル変化の鈍りが抑制され、NチャネルMOSトランジスタ12における損失が低減される。
As shown in FIG. 4, the
PチャネルMOSトランジスタ17,18は、リアクトル11およびNチャネルMOSトランジスタ12間のノードN11と昇圧回路8の出力ノードN18との間に直列接続される。タイミングコントローラ16は、バッファ14の出力信号に同期した同期信号φSを生成する。同期信号φSは、バッファ15を介してPチャネルMOSトランジスタ17のゲートに与えられる。
P
同期信号φSは、図5(a)(b)に示すように、PWM信号φPが「H」レベルの期間は「H」レベルになり、PWM信号φPが「L」レベルの期間内に「L」レベルになる信号である。すなわち、PWM信号φPが「H」レベルから「L」レベルに立ち下げられた後に同期信号φSが「H」レベルから「L」レベルに立ち下げられ、同期信号φSが「L」レベルから「H」レベルに立ち上げられた後にPWM信号φPが「L」レベルから「H」レベルに立ち上げられる。 As shown in FIGS. 5A and 5B, the synchronization signal φS becomes “H” level when the PWM signal φP is “H” level, and “L” within the period when the PWM signal φP is “L” level. It is a signal that becomes a "level". That is, after the PWM signal φP falls from the “H” level to the “L” level, the synchronization signal φS falls from the “H” level to the “L” level, and the synchronization signal φS changes from the “L” level to the “H” level. The PWM signal φP is raised from the “L” level to the “H” level after being raised to the “H” level.
したがって、NチャネルMOSトランジスタ12がオンしている期間はPチャネルMOSトランジスタ17がオフし、リアクトル11に電磁エネルギーが蓄えられる。NチャネルMOSトランジスタ12がオフしてPチャネルMOSトランジスタ17がオンすると、リアクトル11に蓄えられた電磁エネルギーがPチャネルMOSトランジスタ17を介してノードN17に出力される。ノードN17の電圧VPPは、電源電圧VCCにリアクトル11の端子間電圧を加算した電圧になる。
Therefore, P
コンデンサ19は、ノードN17と接地電圧GNDのラインとの間に接続され、ノードN17の電圧を平滑化させる。ノードN17の電圧VPPは、透明導電線L1を介してドライバIC2にフィードバックされる。
PチャネルMOSトランジスタ18は、ドライバIC2から透明導電線L5を介してゲートに与えられる制御信号によって制御される。コンデンサ20は、出力ノードN18と接地電圧GNDのラインとの間に接続され、昇圧回路8の出力電圧VPを安定化させる。電源電圧VPは、透明導電線L6を介してドライバIC2にフィードバックされる。
P-
ドライバIC2は、アンプ22、三角波発生回路23、PWM信号発生回路24、過電流検出回路25、および出力電圧制御回路26を含む。アンプ22は、昇圧回路8から透明導電線L1を介して与えられるノードN17の電圧VPPを増幅する。三角波発生回路23は、所定の振幅および所定の周波数を有する三角波信号を発生する。PWM信号発生回路24は、アンプ22の出力電圧と、三角波発生回路23からの三角波信号のレベルとを比較し、比較結果に基づいて、所定周波数および所定デューティ比を有するPWM信号φPを生成する。
The
PWM信号φPの活性化レベルは「H」レベルであり、その非活性化レベルは「L」レベルである。電圧VPPが目標電圧よりも低い場合はPWM信号φPのデューティ比が大きくなり、電圧VPPが目標電圧よりも高い場合はPWM信号φPのデューティ比が小さくなる。このため、電圧VPPは、目標電圧に一致する。 The activation level of PWM signal φP is “H” level, and its deactivation level is “L” level. When the voltage VPP is lower than the target voltage, the duty ratio of the PWM signal φP increases, and when the voltage VPP is higher than the target voltage, the duty ratio of the PWM signal φP decreases. For this reason, the voltage VPP matches the target voltage.
過電流検出回路25は、昇圧回路8から透明導電線L3,L4を介して与えられる抵抗素子13の端子間電圧をモニタする。何らかの原因でNチャネルMOSトランジスタ12に過電流が流れ、抵抗素子13の端子間電圧が所定のしきい値電圧を超えた場合、過電流検出回路25はPWM信号発生回路24を非活性化させる。これにより、PWM信号φPは「L」レベルに固定され、NチャネルMOSトランジスタ12がオフ状態に固定され、昇圧動作が停止される。出力電圧制御回路26は、昇圧回路8の出力電圧VPが参照電圧VRに一致するように、PチャネルMOSトランジスタ18を制御する。
The
次に、ドライバIC2および昇圧回路8の動作について簡単に説明する。CPU1から昇圧動作が指令されると、ドライバIC2はPWM信号φPを生成する。PWM信号φPは、バッファ14を介してNチャネルMOSトランジスタ12のゲートに与えられるとともに、タイミングコントローラ16に与えられる。タイミングコントローラ16は、PWM信号φPに同期した同期信号φSを生成する。同期信号φSは、バッファ15を介してPチャネルMOSトランジスタ17にゲートに与えられる。
Next, operations of the
PWM信号φPおよび同期信号φSによってトランジスタ12と17が交互にオンされる。トランジスタ12がオンしてトランジスタ17がオフしている期間は、電源電圧VCCのラインからリアクトル11、トランジスタ12、および抵抗素子13を介して接地電圧GNDのラインに電流が流れ、リアクトル11に電磁エネルギーが蓄えられる。
トランジスタ12がオフしてトランジスタ17がオンしている期間は、リアクトル11に蓄えられた電磁エネルギーがトランジスタ17を介してノードN17に放出され、コンデンサ19が充電される。ノードN17の電圧VPPが目標電圧になるようにPWM信号φPのデューティ比が調整され、昇圧回路8の出力電圧VPが参照電圧VRに一致するようにトランジスタ18が制御される。このようにして、画像表示パネル3用の電源電圧VPが生成される。
During the period when the
図6(a)〜(d)は、本実施の形態の効果を模式的に示すタイムチャートである。図6(a)の信号φP0は、PWM信号発生回路24の出力ノードにおけるPWM信号を示している。信号φP0は、時刻t0において「L」レベルから「H」レベルに立ち上げられ、時刻t5において「H」レベルから「L」レベルに立ち下げられる。
6A to 6D are time charts schematically showing the effect of the present embodiment. A signal φP0 in FIG. 6A indicates a PWM signal at the output node of the PWM
図6(b)の信号φPG1は、従来の昇圧回路のNチャネルMOSトランジスタ12のゲートにおけるPWM信号を示している。従来の昇圧回路では、バッファ14は設けられておらず、PWM信号発生回路24の出力ノードとNチャネルMOSトランジスタ12のゲートは透明導電線L2によって接続されていた。透明導電線L2は高い抵抗値を有し、トランジスタ12のゲートの寄生容量値が大きいので、トランジスタ12のゲートを充放電するための時間が長くなり、信号φPG1のレベル変化が鈍っていた。
A signal φPG1 in FIG. 6B indicates a PWM signal at the gate of the N-
図6(b)では、信号φPG1のレベルは時刻t0から上昇して時刻t4で「H」レベルになり、時刻t5から下降して時刻t9で「L」レベルになる。時刻t0〜t4,t5〜t9では、トランジスタ12の抵抗値がオン抵抗値とオフ抵抗値の間の値になり、トランジスタ12で損失が発生する。トランジスタ12における損失の大きさは、図6(b)中の斜線を施した領域の面積で表される。
In FIG. 6B, the level of the signal φPG1 rises from time t0 and becomes “H” level at time t4, falls from time t5 and becomes “L” level at time t9. At times t0 to t4 and t5 to t9, the resistance value of the
図6(c)の信号φPBは、バッファ14の入力ノードにおけるPWM信号を示している。本願の昇圧回路8では、バッファ14が設けられており、バッファ14の入力ノードの寄生容量値がトランジスタ12のゲートの寄生容量値よりも小さく設定されている。このため、信号φPBのレベル変化は、信号φPG1のレベル変化よりも速くなる。図6(c)では、信号φPBのレベルは時刻t0から上昇して時刻t3で「H」レベルになり、時刻t5から下降して時刻t7で「L」レベルになる。
A signal φPB in FIG. 6C indicates a PWM signal at the input node of the
図6(d)の信号φPG2は、本実施の形態1のNチャネルMOSトランジスタ12のゲートにおけるPWM信号を示している。図6(c)の信号φPBがバッファ14のしきい値電圧VTHを超えると信号φPG2はバッファ14によって速やかに「L」レベルから「H」レベルに立ち上げられ、信号φPBがバッファ14のしきい値電圧VTHよりも低下すると信号φPG2はバッファ14によって速やかに「H」レベルから「L」レベルに立ち下げられる。
A signal φPG2 in FIG. 6D indicates a PWM signal at the gate of the N-
図6(d)では、信号φPG2のレベルは時刻t1から上昇して時刻t2で「H」レベルになり、時刻t6から下降して時刻t8で「L」レベルになる。時刻t1〜t2,t6〜t8では、トランジスタ12の抵抗値がオン抵抗値とオフ抵抗値の間の値になり、トランジスタ12で損失が発生する。トランジスタ12における損失の大きさは、図6(d)中の斜線を施した領域の面積で表される。図6(b)(d)から分かるように、トランジスタ12で発生する損失は、従来よりも本願発明の方が明らかに小さくなっている。実際に効率を測定すると、従来の昇圧回路の効率は78%であったのに対し、本実施の形態1の昇圧回路8の効率は85%であった。
In FIG. 6D, the level of the signal φPG2 rises from time t1 and becomes “H” level at time t2, falls from time t6 and becomes “L” level at time t8. At times t1 to t2 and t6 to t8, the resistance value of the
図7は、この実施の形態1の変更例を示す回路ブロック図であって、図3と対比される図である。図7において、この変更例では、抵抗素子13も半導体チップ21に搭載される。この変更例でも、実施の形態1と同じ効果が得られる。
FIG. 7 is a circuit block diagram showing a modification of the first embodiment, and is a diagram to be compared with FIG. In FIG. 7, in this modified example, the
また、図8は、この実施の形態1の他の変更例を示す回路ブロック図であって、図3と対比される図である。図8において、この変更例では、抵抗素子13が除去され、NチャネルMOSトランジスタ12のソースが接地電圧GNDのラインに直接接続される。この変更例では、抵抗素子13における損失がなくなるので、昇圧回路8の効率が実施の形態1よりも高くなる。ただし、過電流を検出することはできなくなる。なお、ドライバIC2から過電流検出回路25を除去してもよい。
FIG. 8 is a circuit block diagram showing another modification of the first embodiment, which is compared with FIG. In FIG. 8, in this modification, the
[実施の形態2]
図9は、この発明の実施の形態2による携帯電話機の要部を示す回路ブロック図であって、図3と対比される図である。図9において、この携帯電話機が実施の形態1の携帯電話機と異なる点は、昇圧回路8が昇圧回路30で置換されている点である。昇圧回路30は、昇圧回路8のバッファ15、タイミングコントローラ16およびPチャネルMOSトランジスタ17をダイオード31で置換したものである。ダイオード31のアノードはノードN11に接続され、そのカソードはノードN17に接続される。トランジスタ12,18およびバッファ14は、1つの半導体チップ32に搭載される。
[Embodiment 2]
FIG. 9 is a circuit block diagram showing the main part of the mobile phone according to
PWM信号φPによってトランジスタ12がオン/オフされる。トランジスタ12がオンしている期間は、電源電圧VCCのラインからリアクトル11、トランジスタ12、および抵抗素子13を介して接地電圧GNDのラインに電流が流れ、リアクトル11に電磁エネルギーが蓄えられる。
The
トランジスタ12がオフしている期間は、リアクトル11に蓄えられた電磁エネルギーがダイオード31を介してノードN17に放出され、コンデンサ19が充電される。ノードN17の電圧VPPが目標電圧になるようにPWM信号φPのデューティ比が調整され、昇圧回路8の出力電圧VPが参照電圧VRに一致するようにトランジスタ18が制御される。電圧VPは、画像表示パネル3用の電源電圧VPとなる。
During the period when the
この実施の形態2でも、実施の形態1と同じ効果が得られる他、回路構成の簡単化を図ることができる。実際に効率を測定すると、従来の昇圧回路の効率は78%であったのに対し、本実施の形態2の昇圧回路8の効率は82%であった。
In the second embodiment, the same effect as in the first embodiment can be obtained, and the circuit configuration can be simplified. When the efficiency was actually measured, the efficiency of the conventional booster circuit was 78%, whereas the efficiency of the
図10は、この実施の形態2の変更例を示す回路ブロック図であって、図9と対比される図である。図10において、この変更例では、抵抗素子13も半導体チップ32に搭載される。この変更例でも、実施の形態2と同じ効果が得られる。
FIG. 10 is a circuit block diagram showing a modification of the second embodiment, and is a diagram to be compared with FIG. In FIG. 10, in this modified example, the
また、図11は、この実施の形態2の他の変更例を示す回路ブロック図であって、図9と対比される図である。図11において、この変更例では、抵抗素子13が除去され、NチャネルMOSトランジスタ12のソースが接地電圧GNDのラインに直接接続される。この変更例では、抵抗素子13における損失がなくなるので、昇圧回路30の効率が実施の形態2よりも高くなる。ただし、過電流を検出することはできなくなる。なお、ドライバIC2から過電流検出回路25を除去してもよい。
FIG. 11 is a circuit block diagram showing another modification of the second embodiment, and is a diagram to be compared with FIG. In FIG. 11, in this modification, the
また、図12は、この実施の形態2のさらに他の変更例を示す回路ブロック図であって、図9と対比される図である。図12において、この変更例では、ダイオード31も半導体チップ32に搭載される。この変更例でも、実施の形態2と同じ効果が得られる。
FIG. 12 is a circuit block diagram showing still another modified example of the second embodiment, and is a diagram to be compared with FIG. In FIG. 12, in this modified example, the
[実施の形態3]
図13は、この発明の実施の形態3による携帯電話機の要部を示す図である。図13において、この携帯電話機では、実施の形態1で示した昇圧回路8または実施の形態2で示した昇圧回路30の他に、電源電圧VCCを昇圧して負の電源電圧VNを発生する昇圧回路40が設けられる。昇圧回路40もプリント基板10に搭載されており、電源電圧VNも画像表示パネル3で使用される。
[Embodiment 3]
FIG. 13 is a diagram showing a main part of a mobile phone according to Embodiment 3 of the present invention. In FIG. 13, in this cellular phone, in addition to the
図13において、ドライバIC2と昇圧回路40は、ガラス基板7の表面に形成された複数の透明導電線L11〜L14を介して互いに接続されている。透明導電線L11〜L14の各々は、プリント基板10の金属配線よりもかなり大きな抵抗値を有する。
In FIG. 13, the
昇圧回路40は、PチャネルMOSトランジスタ41、リアクトル42、バッファ43、ダイオード44、NチャネルMOSトランジスタ45、およびコンデンサ46,47を含む。トランジスタ41,45およびバッファ43は、1つの半導体チップ48に搭載されている。
Boost
PチャネルMOSトランジスタ41およびリアクトル42は、直流電圧VCCのラインと接地電圧GNDのラインとの間に直列接続される。バッファ43は、ドライバIC2から透明導電線L12を介して与えられるPWM信号φPNをPチャネルMOSトランジスタ41のゲートに伝達する。PWM信号φPNの活性化レベルは「L」レベルであり、非活性化レベルは「H」レベルである。
P-
バッファ43は、図4で示したバッファ14と同じ構成である。バッファ43の入力ノードの寄生容量値は、PチャネルMOSトランジスタ41のゲートの寄生容量値よりも小さい。したがって、PチャネルMOSトランジスタ41のゲートにおけるPWM信号φPNのレベル変化の鈍りが抑制され、PチャネルMOSトランジスタ41における損失が低減されて昇圧回路40の高効率化が図られる。
The
ダイオード44のカソードはPチャネルMOSトランジスタ41およびリアクトル42間のノードN41に接続され、そのアノードはコンデンサ46を介して接地電圧GNDのラインに接続される。
The cathode of
PWM信号φPNによってトランジスタ41がオン/オフされる。トランジスタ41がオンしている期間は、電源電圧VCCのラインからトランジスタ41およびリアクトル42を介して接地電圧GNDのラインに電流が流れ、リアクトル42に電磁エネルギーが蓄えられる。
The
トランジスタ41がオフしている期間は、リアクトル42に蓄えられた電磁エネルギーにより、コンデンサ46からダイオード44およびリアクトル42を介して接地電圧GNDのラインに電流が流れ、コンデンサ46の端子間電圧(コンデンサ46およびダイオード44間のノードN44の電圧)VNNは負電圧になる。電圧VNNは、透明導電線L11を介してドライバIC2にフィードバックされる。ドライバIC2は、電圧VNNが負の目標電圧になるようにPWM信号φPNのデューティ比を調整する。
During the period when the
NチャネルMOSトランジスタ45は、ノードN44と昇圧回路40の出力ノードN45との間に接続される。NチャネルMOSトランジスタ45は、ドライバIC2から透明導電線L13を介してゲートに与えられる制御信号によって制御される。コンデンサ47は、出力ノードN45と接地電圧GNDのラインとの間に接続され、昇圧回路40の出力電圧VNを安定化させる。電源電圧VNは、透明導電線L14を介してドライバIC2にフィードバックされる。
N
次に、ドライバIC2および昇圧回路40の動作について簡単に説明する。CPU1から昇圧動作が指令されると、ドライバIC2はPWM信号φPNを生成する。PWM信号φPNは、バッファ43を介してPチャネルMOSトランジスタ41のゲートに与えられる。
Next, operations of the
PWM信号φPNによってトランジスタ41がオン/オフされる。トランジスタ41がオンしている期間は、電源電圧VCCのラインからトランジスタ41およびリアクトル42を介して接地電圧GNDのラインに電流が流れ、リアクトル42に電磁エネルギーが蓄えられる。
The
トランジスタ41がオフしている期間は、リアクトル11に蓄えられた電磁エネルギーにより、ノードN44からダイオード44およびリアクトル42を介して接地電圧GNDのラインに電流が流出し、コンデンサ46に負の電荷が充電される。ノードN44の電圧VNNが負の目標電圧になるようにPWM信号φPNのデューティ比が調整され、昇圧回路40の出力電圧VNが負の参照電圧VRに一致するようにトランジスタ45が制御される。このようにして、画像表示パネル3用の負の電源電圧VNが生成される。
During the period when the
この実施の形態3では、トランジスタ41の前段にバッファ43が設けられ、バッファ43の入力ノードの寄生容量値がトランジスタ41のゲートの寄生容量値よりも小さく設定され、トランジスタ41,45およびバッファ43が1つの半導体チップ48に搭載される。したがって、トランジスタ41のゲートにおけるPWM信号φPNのレベル変化が速やかに行われ、トランジスタ41における損失が低減され、昇圧回路40の高効率化が図られる。
In the third embodiment, a
なお、この実施の形態3でも、過電流検出用の抵抗素子を電源電圧VCCのラインとトランジスタ41のソースとの間に介挿し、その抵抗素子の端子間電圧が所定のしき値電圧を超えた場合にPWM信号φPNを「H」レベルに固定してトランジスタ41をオフ状態に固定してもよい。その抵抗素子は、半導体チップ48に搭載してもよいし、半導体チップ48と別個に設けてもよい。
In the third embodiment as well, a resistance element for detecting overcurrent is interposed between the line of the power supply voltage VCC and the source of the
また、ダイオード44をタイミングコントローラ16、バッファ15、およびNチャネルMOSトランジスタからなる同期整流回路で置換し、その同期整流回路を半導体チップ48に搭載してもよい。
Alternatively, the
[実施の形態4]
図14は、この発明の実施の形態4による携帯電話機の要部を示す図であって、図13と対比される図である。図14において、この携帯電話機では、電源電圧VCCを昇圧して負の電源電圧VNと正の電源電圧VPを発生する昇圧回路50が設けられる。昇圧回路50はプリント基板10に搭載されている。
[Embodiment 4]
FIG. 14 is a diagram showing a main part of a mobile phone according to Embodiment 4 of the present invention, and is a diagram contrasted with FIG. In FIG. 14, this cellular phone is provided with a
図14において、ドライバIC2と昇圧回路50は、ガラス基板7の表面に形成された複数の透明導電線L11〜L14,L21〜L24を介して互いに接続されている。透明導電線L11〜L14,L21〜L24の各々は、プリント基板10の金属配線よりもかなり大きな抵抗値を有する。
In FIG. 14, the
昇圧回路50は、昇圧回路40にNチャネルMOSトランジスタ51、バッファ52、ダイオード53、およびコンデンサ55,56を追加したものである。トランジスタ41,45,51,54およびバッファ43,52は、1つの半導体チップ57に搭載されている。
The
PチャネルMOSトランジスタ41、リアクトル42、およびNチャネルMOSトランジスタ51は、直流電圧VCCのラインと接地電圧GNDのラインとの間に直列接続される。バッファ52は、ドライバIC2から透明導電線L22を介して与えられるPWM信号φPをNチャネルMOSトランジスタ51のゲートに伝達する。PWM信号φPの活性化レベルは「H」レベルであり、非活性化レベルは「L」レベルである。
P-
バッファ52は、図4で示したバッファ14と同じ構成である。バッファ52の入力ノードの寄生容量値は、NチャネルMOSトランジスタ51のゲートの寄生容量値よりも小さい。したがって、NチャネルMOSトランジスタ51のゲートにおけるPWM信号φPのレベル変化の鈍りが抑制され、NチャネルMOSトランジスタ51における損失が低減されて昇圧回路50の高効率化が図られる。
The
ダイオード53のアノードはリアクトル42およびNチャネルMOSトランジスタ51間のノードN51に接続され、そのカソードはコンデンサ55を介して接地電圧GNDのラインに接続される。
正の電源電圧VPを発生する期間は、PWM信号φPNが「L」レベルに固定されるとともに、PWM信号φPによってトランジスタ51がオン/オフされる。トランジスタ51がオンしている期間は、電源電圧VCCのラインからトランジスタ41、リアクトル42およびトランジスタ51を介して接地電圧GNDのラインに電流が流れ、リアクトル42に電磁エネルギーが蓄えられる。
During the period in which positive power supply voltage VP is generated, PWM signal φPN is fixed at “L” level, and
トランジスタ51がオフしている期間は、リアクトル42に蓄えられた電磁エネルギーがダイオード53を介してコンデンサ55に放出され、コンデンサ55の端子間電圧(コンデンサ55およびダイオード53間のノードN53の電圧)VPPは正の高電圧になる。高電圧VPPは、透明導電線L21を介してドライバIC2にフィードバックされる。ドライバIC2は、電圧VPPが正の目標電圧になるようにPWM信号φPのデューティ比を調整する。
During the period when the
PチャネルMOSトランジスタ54は、ノードN53と昇圧回路50の正側の出力ノードN54との間に接続される。PチャネルMOSトランジスタ54は、ドライバIC2から透明導電線L23を介してゲートに与えられる制御信号によって制御される。コンデンサ56は、出力ノードN54と接地電圧GNDのラインとの間に接続され、昇圧回路50の正の出力電圧VPを安定化させる。電源電圧VPは、透明導電線L24を介してドライバIC2にフィードバックされる。ドライバIC2は、電源電圧VPが参照電圧に一致するようにトランジスタ54を制御する。
P-
図15(a)(b)は、この昇圧回路50に供給されるPWM信号φPN,φPを示すタイムチャートである。図15(a)(b)において、正の電源電圧VPと負の電源電圧VNとは、時分割方式により交互に生成される。すなわち、正の電源電圧VPを生成する第1の期間T1では、PWM信号φPNが「L」レベルに固定され、PWM信号φPが所定の周波数で「H」レベルおよび「L」レベルにされる。したがって、第1の期間T1では、トランジスタ41がオン状態に固定され、トランジスタ51が所定の周波数でオン/オフされて正の電源電圧VPが生成される。
FIGS. 15A and 15B are time charts showing the PWM signals φPN and φP supplied to the
また、負の電源電圧VNを生成する。第2の期間T2では、PWM信号φPが「H」レベルに固定され、PWM信号φPが所定の周波数で「H」レベルおよび「L」レベルにされる。したがって、第2の期間T2では、トランジスタ51がオン状態に固定され、トランジスタ41が所定の周波数でオン/オフされて負の電源電圧VNが生成される。第1および第2の期間T1,T2は、交互に設定される。
Further, a negative power supply voltage VN is generated. In the second period T2, the PWM signal φP is fixed to the “H” level, and the PWM signal φP is set to the “H” level and the “L” level at a predetermined frequency. Therefore, in the second period T2, the
この実施の形態4では、トランジスタ41,51の前段にそれぞれバッファ43,52が設けられ、バッファ43,52の入力ノードの寄生容量値がそれぞれトランジスタ41,51のゲートの寄生容量値よりも小さく設定され、トランジスタ41,45,51,54およびバッファ43,52が1つの半導体チップ57に搭載される。したがって、トランジスタ41,51のゲートにおけるPWM信号φPN,φPのレベル変化が速やかに行われ、トランジスタ41,51における損失が低減され、昇圧回路50の高効率化が図られる。
In the fourth embodiment, buffers 43 and 52 are provided in front of the
なお、この実施の形態4でも、過電流検出用の抵抗素子をトランジスタ51のソースと接地電圧GNDのラインとの間に介挿し、その抵抗素子の端子間電圧が所定のしき値電圧を超えた場合にPWM信号φPN,φPをそれぞれ「H」レベルおよび「L」レベルに固定してトランジスタ41,51をオフ状態に固定してもよい。その抵抗素子は、半導体チップ57に搭載してもよいし、半導体チップ57と別個に設けてもよい。
In the fourth embodiment as well, a resistance element for detecting overcurrent is inserted between the source of the
また、ダイオード44をタイミングコントローラ16、バッファ15、およびNチャネルMOSトランジスタからなる同期整流回路で置換し、その同期整流回路を半導体チップ57に搭載してもよい。また、ダイオード53をタイミングコントローラ16、バッファ15、およびPチャネルMOSトランジスタ17からなる同期整流回路で置換し、その同期整流回路を半導体チップ57に搭載してもよい。
Alternatively, the
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。 The embodiment disclosed this time should be considered as illustrative in all points and not restrictive. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.
1 CPU、2 ドライバIC、3 画像表示パネル、4 画素アレイ、5 ゲート回路、6 マルチプレクサ、7 ガラス基板、8,30,40,50 昇圧回路、9 バッテリ、10 フレキシブルプリント基板、10a コネクタ、11,42 リアクトル、12,45,51 NチャネルMOSトランジスタ、13 抵抗素子、14,15,43,52 バッファ、14a〜14d インバータ、16 タイミングコントローラ、17,18,41,54 PチャネルMOSトランジスタ、19,20,46,47,55,56 コンデンサ、21,32,48,57 半導体チップ、22 アンプ、23 三角波発生回路、24 PWM信号発生回路、25 過電流検出回路、26 出力電圧制御回路、31,44,53 ダイオード、L 透明導電線。 1 CPU, 2 driver IC, 3 image display panel, 4 pixel array, 5 gate circuit, 6 multiplexer, 7 glass substrate, 8, 30, 40, 50 booster circuit, 9 battery, 10 flexible printed circuit board, 10a connector, 11, 42 reactor, 12, 45, 51 N channel MOS transistor, 13 resistance element, 14, 15, 43, 52 buffer, 14a-14d inverter, 16 timing controller, 17, 18, 41, 54 P channel MOS transistor, 19, 20 , 46, 47, 55, 56 capacitor, 21, 32, 48, 57 semiconductor chip, 22 amplifier, 23 triangular wave generation circuit, 24 PWM signal generation circuit, 25 overcurrent detection circuit, 26 output voltage control circuit, 31, 44, 53 Diode, L Transparent conductive .
Claims (11)
前記透明基板外に設けられて第1および第2の制御信号によって制御され、正の第3の電源電圧を昇圧して前記第1および第2の電源電圧を発生する昇圧回路と、
前記透明基板に搭載され、前記第1の電源電圧が予め定められた第1の目標電圧になるように前記第1の制御信号を生成するとともに、前記第2の電源電圧が予め定められた第2の目標電圧になるように前記第2の制御信号を生成し、生成した前記第1および第2の制御信号をそれぞれ前記透明基板の表面に形成された第1および第2の透明導電線を介して前記昇圧回路に与える制御回路とを備え、
前記昇圧回路は、
前記第3の電源電圧のラインと第1のノードとの間に接続された第1のトランジスタと、
前記制御回路から前記第1の透明導電線を介して供給される前記第1の制御信号を前記第1のトランジスタのゲートに伝達させる第1のバッファと、
前記第1のノードと前記第1の電源電圧を出力するための第2のノードとの間に接続され、前記第2のノードから前記第1のノードに電流を流す第1の整流回路と、
前記第1のノードと第3のノードとの間に接続されたリアクトルと、
前記第3のノードと基準電圧のラインとの間に接続された第2のトランジスタと、
前記制御回路から前記第2の透明導電線を介して供給される前記第2の制御信号を前記第2のトランジスタのゲートに伝達させる第2のバッファと、
前記第3のノードと前記第2の電源電圧を出力するための第4のノードとの間に接続され、前記第3のノードから前記第4のノードに電流を流す第2の整流回路とを含み、
前記第1および第2のバッファの入力ノードの寄生容量値は、それぞれ前記第1および第2のトランジスタのゲートの寄生容量値よりも小さい、画像表示装置。 An image display circuit that is formed on the surface of the transparent substrate and is driven by a negative first power supply voltage and a positive second power supply voltage to display an image;
A booster circuit provided outside the transparent substrate and controlled by first and second control signals to boost a positive third power supply voltage to generate the first and second power supply voltages;
Mounted on the transparent substrate, the first control signal is generated so that the first power supply voltage becomes a predetermined first target voltage, and the second power supply voltage is determined in advance. The second control signal is generated so as to be a target voltage of 2, and the first and second transparent conductive lines formed on the surface of the transparent substrate are respectively generated from the generated first and second control signals. Bei example a control circuit for applying to the booster circuit through,
The booster circuit includes :
A first transistor connected between the front Symbol third power supply voltage line and a first node,
A first buffer for transmitting the first control signal supplied through the first transparent conductive lines from the control circuit to the gate of said first transistor,
Is connected between the front Symbol first node and the first power supply voltage a second node for outputting a first rectifier circuit for supplying a current to said first node from said second node ,
A reactor connected between the first node and the third node;
A second transistor connected between the third node and a reference voltage line;
A second buffer for transmitting the second control signal supplied from the control circuit via the second transparent conductive line to the gate of the second transistor;
A second rectifier circuit connected between the third node and a fourth node for outputting the second power supply voltage, and for passing a current from the third node to the fourth node ; Including
The parasitic capacitance of the input node of the first and second buffers, not smaller than the parasitic capacitance of the gate of each of said first and second transistors, the image display device.
前記第2の整流回路は、前記第3および第4のノード間に接続され、前記第2のトランジスタが非導通にされている期間内に導通する第2のスイッチング素子を含む、請求項1または請求項2に記載の画像表示装置。 The first rectifier circuit is connected between the first and second node, seen including a first switching element which conducts in the period in which the first transistor is non-conductive,
Said second rectifier circuit, the third and connected between the fourth node, a second switching element including which conducts in the period in which the second transistor is nonconductive, claim 1 Or the image display apparatus of Claim 2 .
前記第2の整流回路は、前記第3および第4のノード間に接続された第2のダイオードを含む、請求項1または請求項2に記載の画像表示装置。 The first rectifier circuit, saw including a first diode connected between said second and first nodes,
Said second rectifier circuit, the third and fourth second diode including connected between the nodes of the image display apparatus according to claim 1 or claim 2.
前記制御回路は、さらに、前記抵抗素子の端子間電圧が予め定められたしきい値電圧を超えた場合は前記第1または第2のトランジスタを非導通状態に固定する、請求項1から請求項6までのいずれかに記載の画像表示装置。 The booster circuit further includes a resistance element connected in series with the first transistor, the reactor, and the second transistor between the third power supply voltage line and the reference voltage line,
2. The control circuit according to claim 1, wherein the control circuit further fixes the first or second transistor to a non-conducting state when a voltage between terminals of the resistance element exceeds a predetermined threshold voltage. 7. The image display device according to any one of 6 to 6 .
さらに、第1の電極が前記第2のノードに接続され、第2の電極が前記画像表示回路の第1の電源ノードに接続された第3のトランジスタと、
第1の電極が前記第4のノードに接続され、第2の電極が前記画像表示回路の第2の電源ノードに接続された第4のトランジスタとを含み、
前記制御回路は、さらに、前記第1の電源ノードが予め定められた第1の参照電圧になるように前記第3のトランジスタを制御するとともに前記第2の電源ノードが予め定められた第2の参照電圧になるように前記第4のトランジスタを制御する、請求項1から請求項8までのいずれかに記載の画像表示装置。 The booster circuit includes:
Et al is a third transistor having a first electrode connected to said second node, a second electrode connected to the first power supply node of said image display circuit,
A fourth transistor having a first electrode connected to the fourth node and a second electrode connected to a second power supply node of the image display circuit ;
The control circuit further controls the third transistor so that the first power supply node has a predetermined first reference voltage, and the second power supply node has a predetermined second reference voltage . controlling said fourth transistor so that the reference voltage, the image display apparatus according to any one of claims 1 to 8.
最終段のインバータの電流駆動能力は初段のインバータの電流駆動能力よりも大きい、請求項1から請求項10までのいずれかに記載の画像表示装置。 Each of the first and second buffers includes an even number of inverters connected in series,
The image display device according to any one of claims 1 to 10, wherein a current driving capability of the last-stage inverter is larger than a current driving capability of the first-stage inverter.
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