JP2012090317A - トランスポート・パケットの伝送装置 - Google Patents

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Abstract

【課題】 圧縮形式で得られるオーディオ、ビデオおよびデータの信号を、バスにより相互接続するシステムにおいて、ジッタがない状態で信号を送信できるようにする。
【解決手段】 バス・インターフェースを各信号処理装置に配設し、このインターフェースは、チャネルの１つに送信される制御信号に応答して、各インターフェースを制御するデコーダを有する。データは、スーパーパケット構造でチャネル中を送信される。バスに供給される信号を発生する処理装置、たとえばＭＰＥＧトランスポート・パケットを供給する受信機等はこのようなスーパーパケットを形成する装置を有する。各スーパーパケットは、トランスポート・パケットと、トランスポート・パケットの生起タイミングに関連するタイムスタンプとを少なくとも含んでいる。トランスポート・パケットとタイムスタンプとは、各スーパーパケット内の予め定められた位置に位置する。
【選択図】 図３

Description

本発明は、デジタル信号を処理する、オーディオ、ビデオ、およびデータの処理装置を結合するためのバス・インターフェースの方法／装置に関するものである。
なお、本明細書の記述は本件出願の優先権の基礎たる米国特許出願第０８／２９２，９０８号（１９９４年８月１９日出願）の明細書の記載に基づくものであって、当該米国特許出願の番号を参照することによって当該米国特許出願の明細書の記載内容が本明細書の一部分を構成するものとする。
オーディオ／ビデオ電子技術において、種々な消費者用の電子処理装置をバス構成上で相互接続し、ある１つの装置で得られた信号をバスに接続された他の装置で利用できるようにすることは知られている。たとえば、テレビジョン受像機から得られたオーディオ／ビデオ信号をビデオ・カセット・レコーダに供給して録画し、あるいはテレビジョン受像機からのオーディオ信号をコンポーネント・ステレオ・システムに供給して再生を行う等である。この種のオーディオ／ビデオ相互接続システムの例は、米国特許第４，５７５，７５９号、第４，５８１，６６４号、第４，６４７，９７３号および第４，５８１，６４５号に見いだせる。
これらアナログ・バス・システムで分配される信号は、比較的自己充足的である。すなわち、これら信号は、バスに接続されているそれぞれの装置においてそれぞれの信号を解読するのに必要な、タイミング情報のすべてを含んでいる。
現在、多数の圧縮されたオーディオおよびビデオ送信装置がある。たとえば、地上の高品位テレビ放送として提案されているグランド・アライアンスＨＤＴＶシステム（Ｇｒａｎｄ Ａｌｌｉａｎｃｅ ＨＤＴＶ ｓｙｓｔｅｍ）や、衛星を介して圧縮ＮＴＳＣ信号を現在放送しているＤｉｒｅｃＴＶシステム（ＤｉｒｅｃＴＶ ｓｙｓｔｅｍ）がある。双方のシステムは、トランスポート・パケットにプログラム材料をいれて、放送している。そして、異なるプログラムおよび／またはプログラム構成要素（コンポーネント）に対するパケットを、共通の周波数帯に時分割多重して送信している。それぞれのパケットは、送信前および受信後に、雑音検出／訂正符号化を受けており、その後に、トランスポート・パケットは受信機中で再構成される。他方、圧縮された信号に対する記録装置（たとえば、ＶＣＲやビデオ・ディスク）やオーサリング装置（ａｕｔｈｏｒｉｎｇ ａｐｐａｒａｔｕｓ）（たとえば、カメラやカムコーダ（ｃａｍｃｏｒｄｅｒ））は、同一パケット・フォーマットにおいて圧縮信号を処理することができるが、それら圧縮信号は同一雑音処理を必要としないでよい。その結果、処理コンポーネント間の信号の伝達はパケット形式で非常に好都合に行われる。
米国特許第４，５７５，７５９号
圧縮された信号を処理コンポーネント間で通信する場合に、処理コンポーネントの１つが記録装置であるときに特に問題が生じる。その問題は、圧縮されたデータのトランスポート・パケットの多くが、同期のための指標を何も含んでいないことである。それに加えて、トランスポート・パケットは一様なレートで到達したり、発生したりしないでもよい。たとえば、記録装置では、再生スピードを変化させることができるようにするために、比較的正確なタイミングが必要である。すなわち、記録装置が種々の再生機能を含んでいる場合は、圧縮データを記録媒体上に正確に位置づけすることが必要である。
本発明は、バスを介して相互接続されているオーディオ、ビデオおよびデータ処理コンポーネントに対してデータを圧縮された形式で供給することを指向する。ソース・データは、たとえばＭＰＥＧ２ビデオ標準のシステム・レベルのトランスポート・パケットのような、トランスポート・バケットに生じる。タイムスタンプは、それぞれのソース・トランスポート・パケットが生じたときに発生する。スーパーパケットは、タイムスタンプおよび関連するトランスポート・パケットとから構成されており、および処理コンポーネント間に分配するためにバスに供給される。処理コンポーネントの各々で、受信したスーパーパケットにおけるタイムスタンプは取り出され、スーパーパケットにおいて運ばれるトランスポート・パケットの処理のための同期クロックの発生に用いられる。トランスポート・パケットおよびタイムスタンプは各スーパーパケットの予め定められた位置に配置される。
多数のバス／装置間インターフェースを含む、本発明を実施するデージーチェーン接続のバス・ハードウェアのブロック図である。 バス・インターフェースの１つの一部分のブロック図である。 バス・スーパー・パケット波形的および絵画的表示図である。 スーパーパケットを形成するための装置のブロック図である。 スーパーパケットを形成するための装置のブロック図である。 各スーパーパケットに含まれているタイムスタンプを用いて、インターフェースに結合されている装置を同期させるクロック発生装置のブロック図である。
本発明の実施の形態を図面を参照して説明する。
図１を参照するに、図１には、ＡＮＤバスにより相互接続されたＡＶＤバス・インターフェース１０００，１００１，１００２，…の縦続接続を示している。各インターフェース１０００，１００１，１００２，…は双方向で、信号を装置コンポーネントに供給したり、装置コンポーネントから信号を受信したりすることができるように条件づけされ得る。インターフェース１０００，１００１，１００２，…は、これら双方を同時に行うことはできない。１つのセッションに対して、一方を行うかまたは他のことを行うように条件付けられている。各インターフェース１０００，１００１，１００２，…は、バスにより供給される信号でコンポーネント装置を駆動する出力バッファＯＢを有する。各インターフェース１０００，１００１，１００２，…は、コンポーネント装置により供給される信号でバスを駆動する入力バッファＩＢを有する。入力バッファおよび出力バッファの双方を、主制御装置（マスタ・コントローラ）で制御されるスイッチを介してバスに選択的に結合する。このように、信号をバスに供給し、信号をバスから受信する方向を、高度の柔軟性をもって決定することができる。
各インターフェース１０００，１００１，１００２，…は、ＡＶＤバスへの双方の接続点において、信号をＡＶＤバスからインターフェース１０００，１００１，１００２，…に結合する半二重送受信器ＤＴを設けてもよい。ＡＶＤバスは一対の制御線を有しており、この制御線上で主制御装置からのシリアル制御信号を通信している。この制御信号は、アドレスを含んで、インターフェース１０００，１００１，１００２，…の各々を選択的に制御できるようにしてもよい。
インターフェース１０００，１００１，１００２，…のスイッチ装置の例を、図２に示す。図２において、ＡＶＤバスは３対の信号線、すなわち６本の導線で構成されているものとする。すべての信号線対は、ビット・シリアルに信号を運んでいる。２本の導線（制御線対）には、制御信号を送ることが任されている。各デコーダ１００は、一意的なアドレスを付与されており、異なった制御信号を各インターフェースに供給することができる。特定のインターフェースに向けられた制御信号に応答して、デコーダ１００は各デマルチプレクサ０１，０２，０３および０４にステアリング信号を出力する。制御信号は、次のことを決定する。すなわち、出力バッファＯＢに導線されている出力ポートＯＵＴに各バス導線のうちのいずれを結合するか；入力バッファＩＢに結合されている入力ポートＩＮに各バス導線のうちのいずれを結合するか；および、いずれの導線が右と左の入力／出力ポート間で、インターフェースを乗り継ぐのかである。デージィ・チェーン接続を選択的に切断するデマルチプレクサ０１，０２，０３および０４を含めることにより、切断点の片側の装置が、同じ導線の切断点の他の側の装置コンポーネント間の通信とは独立に通信することができる。この結果、非常に多数の独自の通信が、バス構成中の比較的少数の導線を用いて、実施することができる。
（制御線対を除いて）バス導線は、各デマルチプレクサ０１および０２により、インターフェース・ノードＯＵＴに選択的に結合される。（制御線対を除いて）バス導線は、各デマルチプレクサ０３および０４により、インターフェース・ノードＩＮに選択的に結合される。インターフェースの右からまたは左からのすべての導線は、ノードＯＵＴまたはノードＩＮに結合するはできるが、同時にノードＯＵＴとＩＮの両方には結合できない。あるいはまた、導線のうち選択された各々のみを実際にＯＵＴまたはＩＮのノードに結合し、残余の導線は適切に終端するようにしてもよい。デジタル設計分野の当業者には、３つのデマルチプレクサにより、多数の相互接続の組合せが可能であることは理解できるであろう。しかしながら、制御線対は、ビット・シリアルにデータを通信しているので、制御ワード長は、デコーダの設計によってのみ制限される。従って、制御ワード長が８ビットに制限されている場合、選択され得る可能な相互接続の組合せの数は、２５６である。２５６の組合せは、図示した４つよりもっと本数の多い導線のスイッチングをできるようにする。デコーダ１００は、メモリ・アドレス・ポートに供給される異なる制御信号に対して、複数の制御機能をプログラムした読み出し専用メモリで構成することができる。
ＡＶＤバス・システムの重要な特徴は、データすなわち信号のフォーマットである。この例では、通信されるべき信号は、ＭＰＥＧ２ビデオ標準のシステム・レイヤまたはグランド・アライアンス信号フォーマットのトランスポート・レイヤで定義されている、トランスポート・パケットの形式で供給されることを前提としている。ＡＤＶバス上での送信において、トランスポート・パケットは、本発明においてスーパーパケットと名付けられているもう一つのパケット内にパッケージされる。スーパーパケットの内容には、タイムスタンプ、トランスポート・パケットおよび再生速度コード（ｐｌａｙｂａｃｋ
ｒａｔｅ ｃｏｄｅ）が含まれている。タイムスタンプはタイミング・コードで、トランスポート・パケットの受信の瞬間に取られたクロック・カウンタのサンプルである。再生速度コードは、記録装置で使用されるコードで、特定の記録された信号が再生されるべき速度を定めている。再生速度は、記録速度に対して相対的にコード化されている。再生速度コードは、ＡＶＤバスに接続されている装置のうちで記録装置以外の装置では読みとられない。
再生速度コードの目的は、比較的速いビット速度で記録を行い、かつ通常のビット速度で再生を行うことができるようにすることである。この特徴は、高速の複写、およびたとえばあるビデオ・ダイヤル・トーン・システム（Ｖｉｄｅｏ Ｄｉａｌ Ｔｏｎｅ Ｓｙｓｔｅｍ）で考えられているような高速バースト中のビデオ信号の受信をできるようにすることである。後者の応用においては、映画全体を超高速のビット速度で数分内に送信し、および記録し、その後通常の速度で再生することが期待されている。
図３は、ＡＶＤバス上で転送される信号を図示したものである。フレーム・クロックは導線の１つに供給されて、ＡＶＤバスの他の導線上にスーパーパケットが生じたことを示す。フレーム・クロックが高い状態のとき、スーパーパケットは高い状態内においてフレームされており、かつ高い状態と一致している。フレーム・クロックの高い状態、すなわちアクティブ間隔はすべてのパケットに対して一定であり、この例では、１９１バイト（１バイトは８ビット）の持続期間と等しい。これら１９１バイトは、２０ビットのタイムスタンプ、４ビットの再生速度コード、１８８バイトのトランスポート・バケットに分けられる。トランスポート・パケットが１８８バイトより少ない場合は、スーパーパケットのトランスポート・パケット部分の先頭部分にロードされる。好ましいデータの順序は、タイムスタンプ、再生速度コード、そしてそれからトランスポート・パケットであるが、他の構成も可能である。フレーム・クロックのアクティブ部分は一定期間であるが、アクティブでない部分は可変であることに注意されたい。このことは、スーパーパケットの形成に大きな柔軟性を与えている。
再生速度コードは、好都合であるが、必須のものではない。他方、タイムスタンプは、スイッチド・バス構造（ｓｗｉｔｃｈｅｄ ｂｕｓ ｓｔｒｕｃｔｕｒｅ）において、各装置コンポーネントにおけるトランスポート・パケットの受信時に、ジッタ（ゆらぎ）が導入される可能性があるために含められている。ジッタは、システムの性能、特に記録装置の性能に影響を及ぼす。タイムスタンプは記録装置により使用されて、ソースとなったトランスポート・パケットの発生タイミングに記録装置を同期させ、これによりタイミング・ジッタを除去する。
図４を参照して、スーパーパケットを生成するひとつの方法を説明する。この例では、ビデオ信号はカメラ４０から供給されている。この信号はＭＰＥＧエンコーダ４１により圧縮され、トランスポート・プロセッサ４２によりトランスポート・パケットにパッケージされる。ＭＰＥＧエンコーダ４１は、システム・クロック４５およびモジュロＭカウンタ４３と協働して、圧縮されたビデオ信号中にタイムスタンプを設ける。および、トランスポート・プロセッサ４２もまた、モジュロＭカウンタ４３と協働して、トランスポート・パケットの各々にプログラム・クロック・レファレンスを設ける。トランスポート・プロセッサ４２はビデオ信号のビット直列のトランスポート・パケットを１個の出力ポートに供給しており、そして、それと並列に、順次の出力トランスポート・パケットの開始を示すタイミング信号を供給している。
順次のトランスポート・パケットは、補償用の遅延要素５０で遅延され、それからフォーマット化装置４７に供給される。各新しいトランスポート・パケットの開始時に、モジュロＭカウンタのカウントは、ラッチ４４に取り込まれ、ラッチ４４の出力はフォーマット化装置４７に結合される。その上、再生速度制御コードＰＢは、システム・コントローラ４６からフォーマット化装置４７に供給される。この例では、カメラは、リアルタイムで、かつ通常の速度で動作するものとし、従って再生速度コードは、記録速度と同じ再生速度を反映している。カメラ動作の速度はユーザ入力４８により制御される。このユーザ入力は、多数の可変コーディングおよび圧縮パラメータを定義している。
トランスポート・プロセッサ４２から供給されるタイミング信号が、新しいトランスポート・パケットの発生を示している時、コントローラ４６はフォーマット化装置４７に条件づけを行って、まず、直列形式でタイムスタンプ（すなわち、ラッチ４４にラッチされているカウント）を出力し、次に直列形式で再生速度コードを出力し、および最後に直列形式で遅延されたトランスポート・パケットを出力して、スーパーパケットを形成する。遅延要素５０においてトランスポート・パケットが受けた遅延は、タイムスタンプと再生速度コードを読み出すのに必要な時間に等しい。
スーパーパケットは、インターフェースの制御線対の導線上に存在する制御信号の制御の下で、インターフェース４９の導線の所望の１つに供給される。それに加えて、コントローラは、フレーム・クロック信号を発生する。このフレーム・クロック信号はスーパーフレームと一致しており、インターフェース４９内のＡＶＤバスの第２の導線に供給される。
このコントローラ４６が全システムのコントローラである場合は、制御線対に供給される制御信号を発生し、信号がどこに送られるかの選択は、ユーザ入力４８の制御の下で行われる。そうではない場合は、コントローラ４６とインターフェースとのやりとりは、この例ではフレーム・クロックの発生のみである。
図５は、第２のスーパーパケット発生器の第２実施例を示す。図５において、図４と同じ符号を付与している要素は、同様のものであり、同じような機能を実行する。送信されたトランスポート・パケットは、モデムで受信され、パケット・ソース５１のリード・ソロモン・デコーダで誤り訂正される。パケット・ソースは、各トランスポート・パケットの生起と同時にパルスＰを出力してそれら存在を示す。パルスＰおよびトランスポート・パケットを逆トランスポート・プロセッサ５３に供給する。この実施例では、パケット・ソースに供給される信号は、異なるプログラムおよび異なるプログラム・コンポーネントに適した時分割多重のパケットを含んでいることを前提としている。各パケットは、プログラム識別子ＰＩＤを含んでおり、これにより、各パケットを各プログラムやプログラム・コンポーネントに関連づける。トランスポート・プロセッサは所望のプログラムと関連するパケットのみを選択するように条件づけられている。これらパケットのペイロードを、ダイレクト・メモリ・アクセスＤＭＡを介して、バッファ・メモリ５４に供給する。各プログラム・コンポーネントのペイロードをバッファ・メモリ５４の特定のエリアに供給する。各プログラム・コンポーネントのプロセッサ、すなわちオーディオ・プロセッサ５５，ビデオ・プロセッサ５６，補助プロセッサ５７およびスマート・カード５８がコンポーネント信号データを要求するときに、それらプロセッサはプロセッサ５３からも同じコンポーネント信号データを要求する。プロセッサ５３は、ＤＭＡ構成を介して適切なペイロードを読みとる。
トランスポート・パケットの各々は、プログラム・クロック・レファレンスＰＣＲを含んでおり、それによりトランスポート・パケットの生成をエンコーダのシステム・クロックに正確に関連づける。逆トランスポート・プロセッサ５３は、これらのＰＣＲを抽出し、そしてそれらＰＣＲをシステム・クロック発生器５２に供給する。ＰＣＲを使用して、クロック発生器５２はシステム・クロックを発生する。そのシステム・クロックの周波数は、エンコーダのシステム・クロックにロックしている。システム・クロックは逆トランスポート・プロセッサ５３およびパケット・ソース５１で用いられ、これにより、トランスポート・パケットは最初の生成と相対的に同期している。システム・クロックの発生は、図６に関連して、下記に記載されるクロックの同期化と同様である。
システム・クロックはモジュロＭカウンタ４３でカウントされ、そして、パルスＰが生起したときに、すなわち新規のトランスポート・パケットの開始がパケット・ソースにより出力されたときにカウンタにより提示されたカウント値が、パルスＰに応答してラッチ５０中に取り込まれる。さらに加えて、関連するトランスポート・パケットは補償用遅延要素５０に供給される。要素５０からの遅延されたトランスポート・パケット、ラッチ４４からのタイムスタンプ（カウント値）およびコントローラ４６０からの再生速度コードは、スーパーパケット・フォーマット化装置４７の各入力ポートに供給される。
コントローラ４６０は、ユーザ入力４８の制御の下で、逆トランスポート・プロセッサと交信して、どのプログラム・トランスポート・パケットをスーパーパケットにパッケージするかを指定する。各トランスポート・パケットの生起時に、受信したトランスポート・パケットが所望のものであるときにはいつでも、逆トランスポート・プロセッサよりパルスをコントローラ４６０にパルスを供給する。このパルスに応答して、コントローラ４６０は、フォーマット化装置を条件づけして、現在のタイムスタンプ、ＰＢおよびトランスポート・パケットで、スーパーパケットを形成するようにする。この例では、遅延要素５０は、最初の２つのスーパーパケットのデータ要素の形成時間だけではなく、逆プロセッサが、パケットが所望のパケットのうちのひとつであることを確認するのに必要な時間をも含むものとする。
前述の例において、タイムスタンプは、トランスポート・パケットの生起時に発生する。あるいはまた、タイムスタンプは、スーパーパケットの発生のタイミングに関連して発生してもよい。すなわち、タイムスタンプが、スーパーパケットが出力される瞬時を定義してもよいし、あるいはスーパーパケットの合成が開始される瞬間を定義してもよい。これらの瞬間において、タイムスタンプは、一般にフレーム・クロックの立ち上がり端縁に関連しているが、この遷移のタイミングを定義はしていない。タイムスタンプは特定のトランスポート・パケットに依然として関連している。それは、スーパーパケットは各トランスポート・パケットを運ぶために発生されているからである。
フレーム・クロックは固定された周波数の信号ではない。すなわち、フレーム・クロックの非アクティブ部分は可変である。タイム・クロックを固定された周波数のクロックとしないことによって、スーパーパケットは、トランスポート・パケットが利用可能であるときは何時でも形成されるようにすることが特に望ましい。固定された周波数のフレーム・クロックは望ましくない。その理由は、フレーム・クロックのアクティブ部分の開始後に生起したトランスポート・パケットに対するスーパーパケットの形成が、フレーム・クロックの次のサイクルまで強制的に遅延させられるからである。タイムスタンプがスーパーパケットまたはフレーム・クロックの形成に関連しているものとすると、図４および図５のラッチ４４は、フォーマット化装置４７、あるいはコントローラ４６または４６０のいずれかによりカウント値を取り込むように条件づけることができる。
図６は、記録装置中において用いられて、タイムスタンプを同期に用いる装置の例を示している。ＡＶＤバス・インターフェースの１本の導線からのスーパーパケットを信号ソータ２０２の入力ポートの１つに結合し、ＡＶＤバス・インターフェースの他方の導線上のフレーム・クロックを信号ソータ２０２の第２の入力ポートに結合する。エッジ検出器３１は、フレーム・クロックのアクティブな期間の開始を規定するフレーム・クロック信号の遷移を検出し、およびこの検出に応答して、システム・クロック発生器２０８中のカウンタ３６に表示されているカウントを、ラッチ３５中に取り込む。カウンタ３６は、電圧制御発振器３７からのパルスをカウントする。この電圧制御発振器３７は、スーパーパケットのタイムスタンプを発生するのに用いられる周波数に近い自走周波数を有する。
ラッチ３５にカウント値を取り込むのと同時に、エッジ検出器３１はデマルチプレクサ・コントローラ３３に警告を与えて、デマルチプレクサ３２を制御する一連の制御信号を供給してスーパーパケットのコンポーネントを分離する。スーパーパケット中に含まれるタイムスタンプは、クロック・コントローラ３９によってアクセスされるメモリ３４中に格納される。記録装置が取り扱うように配置されている形式の信号に依存して、デマルチプレクサ３２は種々のフォーマットで信号を供給するように設計することができる。すなわち、デマルチプレクサ３２はスーパーパケットをそっくり供給することができる。あるいはまた、デマルチプレクサを適切に構成して、再生速度コードＰＢを記録装置コントローラ回路２９によりアクセスされる１つのポートに供給し、およびトランスポート・パケットを記録回路２８によりアクセスされる他のポートに供給するようにしてもよい。
クロック・コントローラ３９は、ラッチ３５にラッチされた順次の値およびメモリ３４に格納された順次のタイムスタンプの値を格納する装置を有する。順次のタイムスタンプの値をＴＳnおよびＴＳn-1とする。ラッチ３５に格納されている対応する順次のカウント値をＬＣＲnおよびＬＣＲn-1とする。クロック・コントローラ３９はＴＳおよびＬＣＲの順次の値を読みとり、かつ差に比例する誤差信号Ｅを形成する。
Figure 2012090317
誤差信号Ｅは電圧制御発振器３７に制御信号として供給され、この発振器３７がタイムスタンプを発生したシステム・クロックと等しい周波数を発生するようにする。このようにして、システム・クロック発生器２０８の電圧制御発振器３７からスーパーパケット中のタイムスタンプと同期のとれたシステム・クロックが取り出される。クロック・コントローラ３９により発生した誤差信号はパルス幅変調信号の形式とすることができ、ローパス・フィルタ３８をアナログ部品で実施することにより、この誤差信号をアナログの誤差信号とすることができる。
このシステムの制約は、システムの両側にあるカウンタが同じ周波数かその偶数倍数をカウントしていることである。これには、電圧制御発振器３７の定格周波数がエンコーダにおけるシステム・クロックの周波数にかなり近いことが必要である。
図５に示した回路により発生したトランスポート・パケットの生起は、たとえば、エンコーダのクロックとＰＣＲを介して同期している、システム・クロックと同期していることに留意されたい。これらトランスポート・パケットの生起は、受信機の同期クロックと協働してタイムスタンプされ、そして、各トランスポート・パケットはタイムスタンプを付された後にＡＶＤバスに供給される。ＡＶＤバスの記録装置インターフェースにおいて、トランスポート・パケットを用いた記録装置は、タイムスタンプを用いて、トランスポート・パケットおよび受信機のシステム・クロックと同期している記録装置のシステム・クロックを発生させる。従って、記録装置で用いられる信号パケットは、実質的にジッタ無しとなる。
ＯＢ 出力バッファ
ＩＢ 入力バッファ
ＤＴ 半二重送受信器
０１，０２，０３，０４ デマルチプレクサ
ＩＮ 入力ポート（インターフェース・ノード）
ＯＵＴ 出力ポート（インターフェース・ノード）
２８ 記録回路
２９ 記録装置コントローラ
３１ フレーム・クロック・エッジ検出器
３２ デマルチプレクサ
３３ デマルチプレクサ・コントローラ
３４ メモリ
３５ ラッチ
３６ カウンタ
３７ 電圧制御発振器
３８ ローパス・フィルタ
３９ クロック・コントローラ
４０ カメラ
４１ ＭＰＥＧエンコーダ
４２ トランスポート・プロセッサ
４３ モジュロＭカウンタ
４４ ラッチ
４５ システム・クロック発生器
４６ システム・コントローラ
４７ フォーマット化装置
４８ ユーザ入力
４９ インターフェース
５０ 遅延要素
５１ パケット・ソース
５２ クロック発生器
５３ 逆トランスポート・プロセッサ
５４ バッファ・メモリ
５５ オーディオ・プロセッサ
５６ ビデオ・プロセッサ
５７ 補助プロセッサ
５８ スマート・カード
１００ デコーダ
２０２ 信号ソータ
２０８ システム・クロック発生器
４６０ コントローラ
１０００，１００１，１００２ インターフェース

Claims (1)

  1. トランスポート・パケットをデジタル・バスを介して接続される他の装置に伝送する装置であって、
    前記トランスポート・パケットを受信する手段であって、該トランスポート・パケットの各々がタイミング信号を抽出するためのプログラム・クロック・レファレンスを有している、該手段と、
    前記受信したトランスポート・パケットの受信と関連付けられたタイムスタンプを生成する手段と、
    前記タイムスタンプと、当該タイムスタンプと関連する前記プログラムを含むパケットとを含むスーパーパケットを形成するフォーマッタと、
    前記スーパーパケットを、前記デジタル・バスに出力するインターフェースと、
    を備える、前記装置。
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