JP2012084625A - Semiconductor device - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device that can inhibit reduction of current detection accuracy.SOLUTION: A gate electrode of a main Tr2 and a gate electrode of a sense Tr3 are connected to a common gate terminal which applies a gate voltage. And, a gate potential from the gate terminal is directly applied to the sense Tr3 while a potential obtained from dividing the gate potential by a first and a second resistances 31, 32 is applied to the main Tr2 such that a gate-source voltage of the main Tr2 and a gate-source voltage of the sense Tr3 become equal to each other.

Description

本発明は、負荷に負荷電流を供給する電流供給用トランジスタ（以下、単にメインＴｒという）と、このメインＴｒと並列接続され、メインＴｒと共にカレントミラー回路を構成する電流検出用トランジスタ（以下、単にセンスＴｒという）とを有する半導体装置に関する。   The present invention includes a current supply transistor (hereinafter simply referred to as a main Tr) that supplies a load current to a load, and a current detection transistor (hereinafter simply referred to as a main mirror) that is connected in parallel to the main Tr and forms a current mirror circuit. A sense device).

従来より、負荷に負荷電流を供給するメインＴｒと、メインＴｒに並列接続され、メインＴｒと共にカレントミラー回路を構成するセンスＴｒとを有し、センスＴｒに流れる検出電流から負荷電流を検出するようにした半導体装置が知られている。   Conventionally, it has a main Tr that supplies a load current to a load and a sense Tr that is connected in parallel to the main Tr and forms a current mirror circuit together with the main Tr, and detects the load current from the detection current flowing through the sense Tr. Such a semiconductor device is known.

図４は、従来の半導体装置の回路構成を示す図である。図４に示されるように、従来の半導体装置Ｊ１では、メインＴｒＪ２およびセンスＴｒＪ３は、それぞれゲート電極がゲート電圧印加用のゲート端子Ｇと共通接続されると共に、ドレイン端子Ｄが共通接続されている。また、メインＴｒＪ２のソースにはソース端子Ｓおよびケルビン端子Ｋが接続されており、センスＴｒＪ３のソースにはミラー端子Ｍが接続されている。ケルビン端子Ｋは電流検出回路Ｊ２０を構成するオペアンプＪ２２の非反転入力端子に接続され、ミラー端子ＭはオペアンプＪ２２の反転入力端子に接続される。   FIG. 4 is a diagram showing a circuit configuration of a conventional semiconductor device. As shown in FIG. 4, in the conventional semiconductor device J1, the main TrJ2 and the sense TrJ3 each have a gate electrode commonly connected to a gate terminal G for applying a gate voltage and a drain terminal D commonly connected. . The source terminal S and the Kelvin terminal K are connected to the source of the main TrJ2, and the mirror terminal M is connected to the source of the sense TrJ3. The Kelvin terminal K is connected to the non-inverting input terminal of the operational amplifier J22 constituting the current detection circuit J20, and the mirror terminal M is connected to the inverting input terminal of the operational amplifier J22.

このような半導体装置Ｊ１では、ドレイン端子Ｄから流れ込む電流がセル数の比に応じて分流される。例えば、メインＴｒＪ２とセンスＴｒＪ３のセル比が約１０００：１とされている場合には、センスＴｒＪ３にはメインＴｒＪ２に流れる負荷電流ＩＳの約１／１０００の検出電流ＩＭが流れる。このため、センスＴｒＪ３側に流れる検出電流ＩＭからメインＴｒＪ２側に流れる負荷電流ＩＳが検出される。具体的には、電流検出回路Ｊ２０を構成する電流検出抵抗Ｊ２１の両端電圧（電流検出抵抗Ｊ２１の電圧降下）からセンスＴｒＪ３に流れる検出電流ＩＭを検出し、この検出電流ＩＭに基づいて負荷電流ＩＳが検出される。   In such a semiconductor device J1, the current flowing from the drain terminal D is shunted according to the ratio of the number of cells. For example, when the cell ratio between the main TrJ2 and the sense TrJ3 is about 1000: 1, a detection current IM that is about 1/1000 of the load current IS that flows through the main TrJ2 flows through the sense TrJ3. Therefore, the load current IS flowing to the main TrJ2 side is detected from the detection current IM flowing to the sense TrJ3 side. Specifically, the detection current IM flowing through the sense TrJ3 is detected from the voltage across the current detection resistor J21 constituting the current detection circuit J20 (voltage drop of the current detection resistor J21), and the load current IS is based on the detection current IM. Is detected.

上記半導体装置Ｊ１では、メインＴｒＪ２とセンスＴｒＪ３とのセル比が約１０００：１とされている場合、メインＴｒＪ２のオン抵抗を１００ｍΩとすると、センスＴｒＪ３のオン抵抗が１００Ωとなる。また、メインＴｒＪ２の面積はセンスＴｒＪ３の面積より大きいため、メインＴｒＪ２の配線抵抗がセンスＴｒＪ３の配線抵抗より大きくなる。例えば、メインＴｒＪ２の配線抵抗が約５ｍΩになり、センスＴｒＪ３の配線抵抗が約１ｍΩになる。このため、メインＴｒＪ２のオン抵抗と配線抵抗との抵抗値比率と、センスＴｒＪ３のオン抵抗と配線抵抗との抵抗値比率とが異なる。   In the semiconductor device J1, when the cell ratio between the main TrJ2 and the sense TrJ3 is about 1000: 1, when the on-resistance of the main TrJ2 is 100 mΩ, the on-resistance of the sense TrJ3 is 100Ω. Further, since the area of the main TrJ2 is larger than the area of the sense TrJ3, the wiring resistance of the main TrJ2 is larger than the wiring resistance of the sense TrJ3. For example, the wiring resistance of the main TrJ2 is about 5 mΩ, and the wiring resistance of the sense TrJ3 is about 1 mΩ. For this reason, the resistance value ratio between the on-resistance and the wiring resistance of the main TrJ2 is different from the resistance value ratio between the on-resistance and the wiring resistance of the sense TrJ3.

そして、上記半導体装置Ｊ１では、一般的に、配線としてアルミニウム等の金属が用いられるため、配線と、メインＴｒＪ２およびセンスＴｒＪ３との温度特性とが異なる。このため、上記のように、メインＴｒＪ２のオン抵抗と配線抵抗の抵抗値比率と、センスＴｒＪ３のオン抵抗と配線抵抗の抵抗値比率とが異なっている場合には、温度によってメインＴｒＪ２とセンスＴｒＪ３とに流れる電流が変化することになり、電流検出精度が低下するという問題がある。   In the semiconductor device J1, since a metal such as aluminum is generally used as the wiring, the temperature characteristics of the wiring and the main TrJ2 and the sense TrJ3 are different. Therefore, as described above, when the resistance value ratio between the on-resistance and the wiring resistance of the main TrJ2 is different from the resistance value ratio between the sense TrJ3 and the resistance of the wiring resistance, the main TrJ2 and the sense TrJ3 depend on the temperature. As a result, the current flowing through the current changes, and there is a problem that the current detection accuracy decreases.

この問題を解決するため、例えば、センスＴｒＪ３のソース側の配線、つまり図４中のセンスＴｒＪ３のソースとミラー端子Ｍとの間に調整抵抗を挿入することにより、センスＴｒＪ３のソース側の配線抵抗をメインＴｒＪ２のソース側の配線抵抗より大きくし、メインＴｒＪ２とセンスＴｒＪ３とでオン抵抗と配線抵抗の抵抗値比率をほぼ等しくするようにした半導体装置が開示されている（例えば、特許文献１、２参照）。   In order to solve this problem, for example, a wiring resistance on the source side of the sense TrJ3 is inserted by inserting an adjustment resistor between the source side wiring of the sense TrJ3, that is, the source of the sense TrJ3 in FIG. Is made larger than the wiring resistance on the source side of the main TrJ2, and the resistance value ratio between the on-resistance and the wiring resistance is made substantially equal between the main TrJ2 and the sense TrJ3 (for example, Patent Document 1, 2).

特開２００９−３０２１８２号公報JP 2009-302182 A 特開平１０−２２８００号公報Japanese Patent Laid-Open No. 10-22800

しかしながら、上記半導体装置では、調整抵抗を備えることにより、メインＴｒとセンスＴｒとで単位面積あたりのチャネル抵抗が異なってしまい、電流検出精度が低下してしまうという問題がある。   However, in the semiconductor device, since the adjustment resistor is provided, the channel resistance per unit area differs between the main Tr and the sense Tr, and there is a problem that the current detection accuracy is lowered.

すなわち、上記図４の半導体装置Ｊ１では、ミラー端子Ｍとケルビン端子Ｋの電位はオペアンプＪ２２により同電位とされる。そして、メインＴｒＪ２とセンスＴｒＪ３のゲート電極にはゲート端子Ｇから同電位のゲート電位が印加される。このため、センスＴｒＪ３のソースとミラー端子Ｍとの間に調整抵抗を挿入した場合には、調整抵抗にもセンスＴｒＪ３に流れる電流が流れるため、調整抵抗の電圧降下により、センスＴｒＪ３のソース電位がメインＴｒＪ２のソース電位よりも高くなる。つまり、このような半導体装置では、メインＴｒＪ２のゲート−ソース間電圧とセンスＴｒＪ３のゲート−ソース間電圧とが異なることになる。したがって、メインＴｒＪ２とセンスＴｒＪ３とで単位面積あたりのチャネル抵抗が異なることになり、電流検出精度が低下してしまう。   That is, in the semiconductor device J1 shown in FIG. 4, the potentials of the mirror terminal M and the Kelvin terminal K are set to the same potential by the operational amplifier J22. The same gate potential is applied from the gate terminal G to the gate electrodes of the main TrJ2 and the sense TrJ3. For this reason, when an adjustment resistor is inserted between the source of the sense TrJ3 and the mirror terminal M, a current flowing through the sense TrJ3 also flows through the adjustment resistor, so that the source potential of the sense TrJ3 is reduced due to a voltage drop of the adjustment resistor. It becomes higher than the source potential of the main TrJ2. That is, in such a semiconductor device, the gate-source voltage of the main TrJ2 and the gate-source voltage of the sense TrJ3 are different. Therefore, the channel resistance per unit area is different between the main TrJ2 and the sense TrJ3, and the current detection accuracy is lowered.

本発明は上記点に鑑みて、電流検出精度が低下することを抑制することができる半導体装置を提供することを目的とする。   An object of this invention is to provide the semiconductor device which can suppress that a current detection precision falls in view of the said point.

上記目的を達成するため、請求項１に記載の発明では、メインＴｒ（２）のゲート電極およびセンスＴｒ（３）のゲート電極はゲート電圧を印加する共通のゲート端子と接続され、センスＴｒ（３）にはゲート端子からそのままゲート電位が印加されると共に、メインＴｒ（２）にはセンスＴｒ（３）に印加されるゲート電位が第１、第２抵抗（３１、３２）によって抵抗分割された電位が印加され、メインＴｒ（２）のゲート−ソース間電圧と、センスＴｒ（３）のゲート−ソース間電圧とが等しくされていることを特徴としている。   In order to achieve the above object, according to the first aspect of the present invention, the gate electrode of the main Tr (2) and the gate electrode of the sense Tr (3) are connected to a common gate terminal for applying a gate voltage, and the sense Tr ( In 3), the gate potential is applied as it is from the gate terminal, and in the main Tr (2), the gate potential applied to the sense Tr (3) is resistance-divided by the first and second resistors (31, 32). The gate-source voltage of the main Tr (2) and the gate-source voltage of the sense Tr (3) are equalized.

このような半導体装置では、メインＴｒ（２）のゲート−ソース間電圧と、センスＴｒ（３）のゲート−ソース間電圧とが等しくされている。このため、メインＴｒ（２）とセンスＴｒ（３）の単位面積あたりのチャネル抵抗が異なることを抑制することができ、電流検出精度が低下することを抑制することができる。   In such a semiconductor device, the gate-source voltage of the main Tr (2) and the gate-source voltage of the sense Tr (3) are made equal. For this reason, it can suppress that the channel resistance per unit area of main Tr (2) and sense Tr (3) differs, and can suppress that current detection accuracy falls.

例えば、請求項２に記載の発明のように、第１、第２抵抗（３１、３２）の抵抗値をセンスＴｒ（３）に流れる検出電流に基づいた値とすることができる。   For example, as in the invention described in claim 2, the resistance values of the first and second resistors (31, 32) can be values based on the detected current flowing through the sense Tr (3).

また、請求項３に記載の発明のように、第１、第２抵抗（３１、３２）をクロムシリコンを用いて構成することができる。このような半導体装置では、第１、第２抵抗（３１、３２）をクロムシリコンを用いて構成するため、第１、第２抵抗（３１、３２）の温度依存性を小さくすることができる。   Further, as in the third aspect of the present invention, the first and second resistors (31, 32) can be configured using chrome silicon. In such a semiconductor device, since the first and second resistors (31, 32) are made of chrome silicon, the temperature dependence of the first and second resistors (31, 32) can be reduced.

なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。   In addition, the code | symbol in the bracket | parenthesis of each means described in this column and the claim shows the correspondence with the specific means as described in embodiment mentioned later.

本発明の第１実施形態における半導体装置の回路構成を示す図である。It is a figure which shows the circuit structure of the semiconductor device in 1st Embodiment of this invention. 検出電流と、メインＴｒとセンスＴｒのゲート−ソース間電圧差を示した図である。It is the figure which showed the detection electric current and the gate-source voltage difference of main Tr and sense Tr. 図１に示す半導体装置の平面レイアウトである。2 is a planar layout of the semiconductor device shown in FIG. 従来の半導体装置の回路構成を示す図である。It is a figure which shows the circuit structure of the conventional semiconductor device.

（第１実施形態）
本発明の第１実施形態について説明する。図１は、本実施形態における半導体装置の回路構成を示す図である。 (First embodiment)
A first embodiment of the present invention will be described. FIG. 1 is a diagram illustrating a circuit configuration of a semiconductor device according to the present embodiment.

図１に示されるように、半導体装置１は、負荷１０に負荷電流ＩＳを供給するためのメインＴｒ２と、負荷電流ＩＳを検出するセンスＴｒ３とを有する構成とされている。これらメインＴｒ２とセンスＴｒ３は、同一の半導体基板に形成されており、メインＴｒ２およびセンスＴｒ３はそれぞれ複数のセルから構成されている。本実施形態では、メインＴｒ２およびセンスＴｒ３は、縦型ＭＯＳトランジスタ（ＶＤＭＯＳ）とされ、それぞれＮチャネル型トランジスタとされている。   As shown in FIG. 1, the semiconductor device 1 is configured to include a main Tr 2 for supplying a load current IS to a load 10 and a sense Tr 3 for detecting the load current IS. The main Tr2 and the sense Tr3 are formed on the same semiconductor substrate, and the main Tr2 and the sense Tr3 are each composed of a plurality of cells. In the present embodiment, the main Tr2 and the sense Tr3 are vertical MOS transistors (VDMOS), each of which is an N-channel transistor.

センスＴｒ３はメインＴｒ２に並列接続され、メインＴｒ２と共にカレントミラー回路を構成している。具体的には、メインＴｒ２およびセンスＴｒ３は、それぞれゲート電極がゲート電圧印加用の共通のゲート端子Ｇと接続され、ドレイン端子Ｄが共通接続されている。本実施形態では、メインＴｒ２とセンスＴｒ３のセル比は、約１０００：１とされており、センスＴｒ３にはメインＴｒ２に流れる負荷電流ＩＳの約１／１０００の検出電流ＩＭが流れる。   The sense Tr3 is connected in parallel to the main Tr2, and constitutes a current mirror circuit together with the main Tr2. Specifically, the main Tr2 and the sense Tr3 each have a gate electrode connected to a common gate terminal G for applying a gate voltage, and a drain terminal D connected in common. In the present embodiment, the cell ratio between the main Tr2 and the sense Tr3 is about 1000: 1, and a detection current IM that is about 1/1000 of the load current IS that flows through the main Tr2 flows through the sense Tr3.

メインＴｒ２のソースにはソース端子Ｓおよびケルビン端子Ｋが接続されており、センスＴｒ３のソースにはミラー端子Ｍが接続されている。そして、メインＴｒ２のソース端子Ｓには負荷１０が接続されている。また、ミラー端子Ｍおよびケルビン端子Ｋは、電流検出回路２０と接続されている。   The source terminal S and the Kelvin terminal K are connected to the source of the main Tr2, and the mirror terminal M is connected to the source of the sense Tr3. A load 10 is connected to the source terminal S of the main Tr2. Further, the mirror terminal M and the Kelvin terminal K are connected to the current detection circuit 20.

電流検出回路２０は、電流検出抵抗２１とオペアンプ２２にて構成されている。そして、ミラー端子Ｍはオペアンプ２２の反転入力端子に接続され、ケルビン端子Ｋはオペアンプ２２の非反転入力端子に接続されている。すなわち、オペアンプ２２により、ミラー端子Ｍおよびケルビン端子Ｋの電位が同電位とされている。また、オペアンプ２２の出力端子はゲート電圧を制御する制御回路２３に接続されている。そして、制御回路２３はゲート端子Ｇにゲート電圧を印加するためのゲート駆動回路２４に接続されている。   The current detection circuit 20 includes a current detection resistor 21 and an operational amplifier 22. The mirror terminal M is connected to the inverting input terminal of the operational amplifier 22, and the Kelvin terminal K is connected to the non-inverting input terminal of the operational amplifier 22. That is, the operational amplifier 22 makes the potential of the mirror terminal M and the Kelvin terminal K the same potential. The output terminal of the operational amplifier 22 is connected to a control circuit 23 that controls the gate voltage. The control circuit 23 is connected to a gate drive circuit 24 for applying a gate voltage to the gate terminal G.

また、センスＴｒ３のソース側の配線、つまり、センスＴｒ３のソースとミラー端子Ｍとを接続する配線との間には、調整抵抗４が備えられており、センスＴｒ３の配線抵抗をメインＴｒ２の配線抵抗より大きくすることにより、メインＴｒ２の配線抵抗とオン抵抗の抵抗値比率と、センスＴｒ３の配線抵抗とオン抵抗の抵抗値比率とがほぼ等しくなるようにしている。   Further, an adjustment resistor 4 is provided between the wiring on the source side of the sense Tr3, that is, the wiring connecting the source of the sense Tr3 and the mirror terminal M, and the wiring resistance of the sense Tr3 is connected to the wiring of the main Tr2. By making it larger than the resistance, the resistance value ratio between the wiring resistance and the on-resistance of the main Tr2 and the resistance value ratio between the wiring resistance and the on-resistance of the sense Tr3 are made substantially equal.

ゲート端子ＧとメインＴｒ２のソース端子Ｓとの間には第１、第２抵抗３１、３２が直列接続されている。そして、センスＴｒ３のゲート電極にはゲート端子Ｇからそのままゲート電位が印加されるようになっており、メインＴｒ２のゲート電極にはゲート端子Ｇから第１、第２抵抗３１、３２にて抵抗分割されたゲート電位が印加されるようになっている。つまり、メインＴｒ２のゲート電極には、センスＴｒ３のゲート電極に印加されるゲート電位より低いゲート電位が印加されるようになっている。そして、第１、第２抵抗３１、３２の抵抗値が検出電流ＩＭに基づいた値とされることにより、メインＴｒ２のゲート−ソース間電圧と、センスＴｒ３のゲート−ソース間電圧とが等しくされている。なお、本明細書において、ゲート−ソース間電圧が等しいとは、完全に等しい場合に加えてほぼ等しい場合も含むものであり、例えば、製造ばらつき等により生じる±５％のズレを含むものである。   First and second resistors 31 and 32 are connected in series between the gate terminal G and the source terminal S of the main Tr2. A gate potential is applied as it is from the gate terminal G to the gate electrode of the sense Tr3, and resistance division is performed by the first and second resistors 31, 32 from the gate terminal G to the gate electrode of the main Tr2. The applied gate potential is applied. That is, a gate potential lower than the gate potential applied to the gate electrode of the sense Tr3 is applied to the gate electrode of the main Tr2. The resistance values of the first and second resistors 31 and 32 are set to values based on the detection current IM, so that the gate-source voltage of the main Tr2 and the gate-source voltage of the sense Tr3 are equalized. ing. In this specification, “the gate-source voltage is equal” includes not only completely equal but also substantially equal, and includes, for example, a deviation of ± 5% caused by manufacturing variation.

図２は、検出電流ＩＭと、メインＴｒ２のゲート−ソース間電圧とセンスＴｒ３のゲート−ソース間電圧との差を示した図である。なお、図２では、調整抵抗４の抵抗値を４Ω、センスＴｒ３に印加されるゲート電位を１０Ｖ、第２抵抗３２の抵抗値を１ｋΩ、メインＴｒ２とセンスＴｒ３のセル比を約１０００：１としたときのものである。   FIG. 2 is a diagram showing the difference between the detection current IM and the gate-source voltage of the main Tr2 and the gate-source voltage of the sense Tr3. In FIG. 2, the resistance value of the adjustment resistor 4 is 4Ω, the gate potential applied to the sense Tr3 is 10V, the resistance value of the second resistor 32 is 1 kΩ, and the cell ratio of the main Tr2 and the sense Tr3 is about 1000: 1. It is a thing when I did it.

図２に示されるように、検出電流ＩＭが変化すると、調整抵抗４に流れる検出電流ＩＭが変化してセンスＴｒ３のソース電位が変化するため、メインＴｒ２のゲート−ソース間電圧とセンスＴｒ３のゲート−ソース間電圧との差が変動する。このため、例えば、検出電流ＩＭが１０ｍＡ流れたときの負荷電流ＩＳの検出を高精度に行う場合、つまり、メインＴｒ２のゲート−ソース間電圧とセンスＴｒ３のゲート−ソース間電圧とを等しくする場合には、第１抵抗３１を４Ωにすればよい。言い換えると、センスＴｒ３に流れる検出電流ＩＭが１０ｍＡのときには、第１抵抗３１を４Ω、第２抵抗３２を１ｋΩとすることにより、メインＴｒ２のゲート−ソース間電圧とセンスＴｒ３のゲート−ソース間電圧とを等しくすることができる。   As shown in FIG. 2, when the detection current IM changes, the detection current IM flowing through the adjustment resistor 4 changes, and the source potential of the sense Tr3 changes. Therefore, the gate-source voltage of the main Tr2 and the gate of the sense Tr3 -The difference from the source-to-source voltage varies. Therefore, for example, when the load current IS is detected with high accuracy when the detection current IM flows 10 mA, that is, when the gate-source voltage of the main Tr2 and the gate-source voltage of the sense Tr3 are equalized. For this, the first resistor 31 may be set to 4Ω. In other words, when the detection current IM flowing through the sense Tr3 is 10 mA, the first resistor 31 is set to 4Ω and the second resistor 32 is set to 1 kΩ, whereby the gate-source voltage of the main Tr2 and the gate-source voltage of the sense Tr3. Can be made equal.

次に、このような半導体装置１の構成について説明する。図３は、上記半導体装置１の平面レイアウトである。なお、図３は断面図ではないが、理解をし易くするためにハッチングを施してある。   Next, the configuration of such a semiconductor device 1 will be described. FIG. 3 is a plan layout of the semiconductor device 1. Although FIG. 3 is not a cross-sectional view, it is hatched for easy understanding.

図３に示されるように、上記半導体装置１は、半導体基板の表面に、メインＴｒ２を構成する各セルのソース電極間を接続してなる配線としてのメイン側ソース電極膜５が形成されている。そして、メイン側ソース電極膜５には、パッド状のソース端子Ｓと、パッド状のケルビン端子Ｋが形成されている。   As shown in FIG. 3, in the semiconductor device 1, a main-side source electrode film 5 is formed on the surface of a semiconductor substrate as a wiring that connects source electrodes of cells constituting the main Tr2. . A pad-shaped source terminal S and a pad-shaped Kelvin terminal K are formed on the main-side source electrode film 5.

また、半導体基板の外縁部には、センスＴｒ３を構成する各セルのソース電極間を接続してなる配線としてのセンス側ソース電極膜６が形成されている。そして、センス側ソース電極膜６の近傍には、パッド状のミラー端子Ｍが接続されている。   A sense-side source electrode film 6 is formed on the outer edge portion of the semiconductor substrate as a wiring formed by connecting the source electrodes of the cells constituting the sense Tr3. A pad-like mirror terminal M is connected in the vicinity of the sense-side source electrode film 6.

なお、図１中の調整抵抗４は、例えば、センスＴｒ３のソースとソース電極とのコンタクト面積をメインＴｒ２のソースとソース電極とのコンタクト面積より小さくすることで形成することができる。すなわち、センスＴｒ３のソースとソース電極とのコンタクト面積をメインＴｒ２のソースとソース電極とのコンタクト面積より小さくすることにより、配線としてのメイン側ソース電極膜５の配線抵抗より配線としてのセンス側ソース電極膜６の配線抵抗を高くすることができる。そして、メインＴｒ２のソースとメイン側ソース電極膜５とのコンタクト面積、およびセンスＴｒ３のソースとセンス側ソース電極膜６とのコンタクト面積を適切に設定することにより、メインＴｒ２の配線抵抗とセンスＴｒ３の配線抵抗を所望の値とすることができる。   The adjustment resistor 4 in FIG. 1 can be formed, for example, by making the contact area between the source and the source electrode of the sense Tr3 smaller than the contact area between the source and the source electrode of the main Tr2. That is, by making the contact area between the source and the source electrode of the sense Tr3 smaller than the contact area between the source and the source electrode of the main Tr2, the sense side source as the wiring is more than the wiring resistance of the main side source electrode film 5 as the wiring. The wiring resistance of the electrode film 6 can be increased. Then, by appropriately setting the contact area between the source of the main Tr2 and the main-side source electrode film 5, and the contact area between the source of the sense Tr3 and the sense-side source electrode film 6, the wiring resistance of the main Tr2 and the sense Tr3 The wiring resistance can be set to a desired value.

さらに、メイン側ソース電極膜５、センス側ソース電極膜６、ミラー端子Ｍの周囲には、メインＴｒ２およびセンスＴｒ３を構成する各セルのゲート電極間を共通接続してなるゲート電極膜（ゲートランナ）７が形成されている。特に限定されるものではないが、本実施形態では、ゲート電極膜７はＡｌを用いて構成されている。そして、ゲート電極膜７は、パッド状のゲート端子Ｇと接続されている。このゲート端子Ｇは、本実施形態では、センス側ソース電極膜６を挟んでミラー端子Ｍと反対側に形成されている。   Further, around the main side source electrode film 5, the sense side source electrode film 6, and the mirror terminal M, a gate electrode film (gate runner) formed by commonly connecting the gate electrodes of the cells constituting the main Tr2 and the sense Tr3. ) 7 is formed. Although not particularly limited, in this embodiment, the gate electrode film 7 is made of Al. The gate electrode film 7 is connected to a pad-like gate terminal G. In this embodiment, the gate terminal G is formed on the side opposite to the mirror terminal M with the sense-side source electrode film 6 interposed therebetween.

また、ゲート電極膜７とゲート端子Ｇとの間には第１抵抗３１が形成されている。そして、ゲート電極膜７とメイン側ソース電極膜５との間には、メイン側ソース電極膜５を囲むように第２抵抗３２が形成されている。本実施形態では、第１、第２抵抗３１、３２はそれぞれＰｏｌｙ−Ｓｉを用いて構成されている。そして、第１、第２抵抗３１、３２の抵抗値は、Ｐｏｌｙ−Ｓｉにドープされる不純物の濃度、幅、厚さ等が適宜調整されて検出電流ＩＭに応じてセンスＴｒ３のゲート−ソース間電圧とメインＴｒ２のゲート−ソース間電圧とが等しくなる値とされている。   A first resistor 31 is formed between the gate electrode film 7 and the gate terminal G. A second resistor 32 is formed between the gate electrode film 7 and the main-side source electrode film 5 so as to surround the main-side source electrode film 5. In the present embodiment, the first and second resistors 31 and 32 are each configured using Poly-Si. The resistance values of the first and second resistors 31 and 32 are adjusted between the concentration, width, thickness, and the like of impurities doped in Poly-Si as appropriate, and between the gate and source of the sense Tr3 according to the detection current IM. The voltage and the gate-source voltage of the main Tr2 are made equal.

そして、半導体基板の裏面には、メインＴｒ２およびセンスＴｒ３を構成する各セルのドレイン電極間を共通接続してなる図示しないドレイン電極膜が形成されている。そして、ドレイン電極膜には、ドレイン端子Ｄが接続されている。本実施形態では、メイン側ソース電極膜５、センス側ソース電極膜６およびドレイン電極膜は、それぞれＡｌ等によりベタ状に形成されている。   A drain electrode film (not shown) formed by commonly connecting the drain electrodes of the cells constituting the main Tr2 and the sense Tr3 is formed on the back surface of the semiconductor substrate. A drain terminal D is connected to the drain electrode film. In the present embodiment, the main-side source electrode film 5, the sense-side source electrode film 6, and the drain electrode film are each formed in a solid shape from Al or the like.

また、図示していないが、ミラー端子Ｍはボンディングワイヤを介して電流検出回路２０におけるオペアンプ２２の反転入力端子に接続され、ケルビン端子Ｋはボンディングワイヤを介してオペアンプ２２の非反転入力端子に接続される。   Although not shown, the mirror terminal M is connected to the inverting input terminal of the operational amplifier 22 in the current detection circuit 20 through a bonding wire, and the Kelvin terminal K is connected to the non-inverting input terminal of the operational amplifier 22 through a bonding wire. Is done.

以上説明したように、本実施形態の半導体装置１では、メインＴｒ２にはセンスＴｒ３に印加されるゲート電位が第１、第２抵抗３１、３２によって抵抗分割された電位が印加され、メインＴｒ２のゲート−ソース間電圧とセンスＴｒ３のゲート−ソース間電圧が等しくされている。このため、メインＴｒ２とセンスＴｒ３の単位面積あたりのチャネル抵抗が異なることを抑制することができ、電流検出精度が低下することを抑制することができる。   As described above, in the semiconductor device 1 of the present embodiment, the main Tr2 is applied with the potential obtained by dividing the gate potential applied to the sense Tr3 by the first and second resistors 31 and 32. The gate-source voltage is made equal to the gate-source voltage of the sense Tr3. For this reason, it can suppress that the channel resistance per unit area of main Tr2 and sense Tr3 differs, and it can suppress that a current detection precision falls.

（他の実施形態）
上記第１実施形態では、メインＴｒ２およびセンスＴｒ３をそれぞれＮチャネル型トランジスタとした例について説明したが、例えば、メインＴｒ２およびセンスＴｒ３をそれぞれＰチャネル型トランジスタとすることもできる。 (Other embodiments)
In the first embodiment, an example in which the main Tr2 and the sense Tr3 are N-channel transistors has been described. However, for example, the main Tr2 and the sense Tr3 can be P-channel transistors, respectively.

また、上記第１実施形態では、メインＴｒ２およびセンスＴｒ３として縦型ＮＯＳトランジスタを例に挙げて説明したが、例えば、横型ＭＯＳトランジスタ（ＬＤＭＯＳ）とすることもできる。   In the first embodiment, a vertical NOS transistor has been described as an example of the main Tr2 and the sense Tr3. However, for example, a horizontal MOS transistor (LDMOS) may be used.

さらに、上記第１実施形態では、第１、第２抵抗３１、３２をＰｏｌｙ−Ｓｉで形成した例について説明したが、例えば、第１、第２抵抗３１、３２をクロムシリコンで形成することもできる。このような半導体装置では、第１、第２抵抗３１、３２をＰｏｌｙ−Ｓｉで形成した場合と比較して、第１、第２抵抗３１、３２の温度依存性を小さくすることができ、さらに電流検出精度を向上させることができる。   Further, in the first embodiment, the example in which the first and second resistors 31 and 32 are formed of Poly-Si has been described. However, for example, the first and second resistors 31 and 32 may be formed of chrome silicon. it can. In such a semiconductor device, the temperature dependence of the first and second resistors 31 and 32 can be reduced as compared with the case where the first and second resistors 31 and 32 are formed of Poly-Si. Current detection accuracy can be improved.

また、上記第１実施形態では、メイン側ソース電極膜５を囲むように第２抵抗３２を形成した例について説明したが、第２抵抗３２を次のように形成することもできる。すなわち、本発明では、メインＴｒ２のゲート−ソース間電圧とセンスＴｒ３のゲート−ソース間電圧とが等しくなるように第１、第２抵抗３１、３２が形成されていればよく、例えば、ゲート端子Ｇ近傍部分のみに第２抵抗３２が形成されていてもよい。   In the first embodiment, the example in which the second resistor 32 is formed so as to surround the main-side source electrode film 5 has been described. However, the second resistor 32 may be formed as follows. That is, in the present invention, the first and second resistors 31 and 32 may be formed so that the gate-source voltage of the main Tr2 and the gate-source voltage of the sense Tr3 are equal. The second resistor 32 may be formed only in the vicinity of G.

１ 半導体装置
２ メインＴｒ
３ センスＴｒ
５ 調整抵抗
１０ 負荷
２０ 電流検出回路
２１ 検出抵抗
２２ オペアンプ
３１ 第１抵抗
３２ 第２抵抗 1 Semiconductor device 2 Main Tr
3 Sense Tr
5 Adjustment resistor 10 Load 20 Current detection circuit 21 Detection resistor 22 Operational amplifier 31 First resistor 32 Second resistor

Claims (3)

負荷に負荷電流を供給する電流供給用トランジスタ（２）と、
前記電流供給用トランジスタ（２）に並列接続されて前記電流供給用トランジスタ（２）と共にカレントミラー回路を構成し、前記負荷電流より小さい検出電流を流す電流検出用トランジスタ（３）と、を有し、
前記電流検出用トランジスタ（３）のソース側の配線抵抗が前記電流供給用トランジスタ（２）のソース側の配線抵抗より大きくされ、
前記検出電流が電流検出回路（２０）にて検出される半導体装置において、
前記電流供給用トランジスタ（２）のゲート電極および前記電流検出用トランジスタのゲート電極はゲート電圧を印加する共通のゲート端子と接続され、
前記電流検出用トランジスタ（３）には前記ゲート端子からそのままゲート電位が印加されると共に、前記電流供給用トランジスタ（２）には前記電流検出用トランジスタ（３）に印加されるゲート電位が第１、第２抵抗（３１、３２）によって抵抗分割された電位が印加され、
前記電流供給用トランジスタ（２）のゲート−ソース間電圧と、前記電流検出用トランジスタ（３）のゲート−ソース間電圧とが等しくされていることを特徴とする半導体装置。 A current supply transistor (2) for supplying a load current to the load;
A current detection transistor (3) connected in parallel to the current supply transistor (2) to form a current mirror circuit together with the current supply transistor (2), and to pass a detection current smaller than the load current; ,
The wiring resistance on the source side of the current detection transistor (3) is made larger than the wiring resistance on the source side of the current supply transistor (2);
In the semiconductor device in which the detection current is detected by the current detection circuit (20),
The gate electrode of the current supply transistor (2) and the gate electrode of the current detection transistor are connected to a common gate terminal for applying a gate voltage;
A gate potential is applied as it is from the gate terminal to the current detection transistor (3), and a gate potential applied to the current detection transistor (3) is first applied to the current supply transistor (2). The potential divided by the second resistor (31, 32) is applied,
A semiconductor device characterized in that a gate-source voltage of the current supply transistor (2) is equal to a gate-source voltage of the current detection transistor (3). 前記第１、第２抵抗（３１、３２）の抵抗値は前記電流検出用トランジスタ（３）に流れる前記検出電流に基づいた値とされることを特徴とする請求項１に記載の半導体装置。   2. The semiconductor device according to claim 1, wherein resistance values of the first and second resistors (31, 32) are values based on the detected current flowing through the current detecting transistor (3). 前記第１、第２抵抗（３１、３２）がクロムシリコンを用いて構成されていることを特徴とする請求項１または２に記載の半導体装置。   The semiconductor device according to claim 1 or 2, wherein the first and second resistors (31, 32) are made of chrome silicon.
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