JP2009295845A - Semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To reduce an error of an on-resistance ratio between main and sense DMOSs to improve current detection accuracy. <P>SOLUTION: Since a part 5a of an gate insulation film 5 enters in a main-side source electrode film 4, a drain current path 7 is lengthened, and the wiring resistance value (Ra+Rb) of the main-side electrode film 4 in the drain current path 7 is increased. Accordingly, the wiring resistance value (Ra+Rb) can be adjusted by adjusting the length of the part 5a. Accordingly the wiring resistance value Ra of a main VDMOS 2 and the wiring resistance value (Rc+Rd) of a sense VDMOS 3 can be set equal to each other, whereby the error of the on-resistance ratio between the main and sense DMOSs can be reduced to improve current detection accuracy. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

この発明は、負荷に負荷電流を供給するメイン半導体素子と、このメイン半導体素子と並列接続され、メイン半導体素子と共にカレントミラー回路を構成して負荷電流を検出するためのセンス半導体素子とを同一の半導体基板に備えた半導体装置に関する。   According to the present invention, a main semiconductor element that supplies a load current to a load, and a sense semiconductor element that is connected in parallel with the main semiconductor element and forms a current mirror circuit together with the main semiconductor element to detect the load current are the same. The present invention relates to a semiconductor device provided on a semiconductor substrate.

従来、この種の半導体装置においてメイン半導体素子およびセンス半導体素子には、両半導体素子のセル数の比に比例した電流が流れる。たとえば、メイン半導体素子のセル数が１００００、センス半導体素子のセル数が１０とすると、１０００：１のカレントミラー比で電流が流れる。   Conventionally, in this type of semiconductor device, a current proportional to the ratio of the number of cells of both semiconductor elements flows through the main semiconductor element and the sense semiconductor element. For example, if the number of main semiconductor elements is 10,000 and the number of sense semiconductor elements is 10, current flows at a current mirror ratio of 1000: 1.

上記の構成では、メイン半導体素子に電流が多く流れるため、そのオン抵抗はセンス半導体素子のオン抵抗に比べて抵抗値が非常に小さい。このため、配線抵抗とオン抵抗の抵抗値比率は、メイン半導体素子とセンス半導体素子とで異なってしまう。たとえば、メイン半導体素子のオン抵抗、配線抵抗の抵抗値をそれぞれ１１０ｍΩ、４０ｍΩとし、センス半導体素子のオン抵抗、配線抵抗の抵抗値をそれぞれ１１０Ω、４０ｍΩとすると、メイン半導体素子の方がセンス半導体素子に比べて配線抵抗の抵抗値比率が高くなる。   In the above configuration, since a large amount of current flows through the main semiconductor element, its on-resistance has a very small resistance value compared to the on-resistance of the sense semiconductor element. For this reason, the resistance value ratio between the wiring resistance and the on-resistance differs between the main semiconductor element and the sense semiconductor element. For example, if the on-resistance and wiring resistance of the main semiconductor element are 110 mΩ and 40 mΩ, respectively, and the on-resistance and wiring resistance of the sense semiconductor element are 110 and 40 mΩ, respectively, the main semiconductor element is the sense semiconductor element. The resistance ratio of the wiring resistance is higher than

また、ＭＯＳトランジスタなどの半導体素子における配線には、通常、金属配線、たとえばＡｌ配線が用いられる。Ａｌ配線とＭＯＳトランジスタの温度特性は、たとえば、前者が約３０００ｐｐｍ／Ｔ、後者が約４５００ｐｐｍ／Ｔと異なっている。このため、上述の抵抗値比率の相違により、カレントミラー回路比の精度は、温度によって変化し、電流検出精度が悪化するという問題があった。   Further, metal wiring, for example, Al wiring, is usually used for wiring in a semiconductor element such as a MOS transistor. For example, the temperature characteristics of the Al wiring and the MOS transistor are different from about 3000 ppm / T in the former and about 4500 ppm / T in the latter. For this reason, due to the difference in the resistance value ratio described above, the accuracy of the current mirror circuit ratio varies depending on the temperature, and there is a problem that the current detection accuracy deteriorates.

そこで、その問題を解決する半導体装置として、特許文献１に記載の二重拡散型電界効果トランジスタ（ＤＭＯＳ，Double-diffused MOSFET）が提案されている。このＤＭＯＳは、負荷に負荷電流を供給するメインＤＭＯＳと、負荷電流を検出するセンスＤＭＯＳとを同一半導体基板内に形成している。メインおよびセンスＤＭＯＳは、ドレイン端子およびゲート端子を共用しており、カレントミラー回路を構成している。   Therefore, as a semiconductor device that solves the problem, a double-diffused field effect transistor (DMOS, Double-diffused MOSFET) described in Patent Document 1 has been proposed. In this DMOS, a main DMOS that supplies a load current to a load and a sense DMOS that detects the load current are formed in the same semiconductor substrate. The main and sense DMOSs share a drain terminal and a gate terminal, and constitute a current mirror circuit.

メインＤＭＯＳのソースには、ソース端子およびケルビン端子が接続され、センスＤＭＯＳのソースには、電流検出用のミラー端子が接続されている。センスＤＭＯＳのソースおよびミラー端子間には、ｎ−型の拡散層による抵抗が接続されている。
そして、ドレイン領域の抵抗成分と抵抗の温度係数（温度に対する抵抗値の変化）を同じに設定することにより、オン抵抗比（カレントミラー比）のゲート電圧およびチャネル温度依存性を小さくする。 A source terminal and a Kelvin terminal are connected to the source of the main DMOS, and a mirror terminal for current detection is connected to the source of the sense DMOS. Between the source of the sense DMOS and the mirror terminal, a resistor by an n− type diffusion layer is connected.
Then, by setting the resistance component of the drain region and the temperature coefficient of resistance (change in resistance value with respect to temperature) to be the same, the dependence of the on-resistance ratio (current mirror ratio) on the gate voltage and channel temperature is reduced.

特許第３２３７６１２号公報（第２３段落、図１８）。Japanese Patent No. 3237612 (23rd paragraph, FIG. 18).

しかし、上記特許文献１に記載の半導体装置は、センスＤＭＯＳの配線抵抗と、ミラー端子およびオペアンプ間の配線抵抗と、ソース端子およびケルビン端子間の配線抵抗とを考慮していない構成であるため、メインおよびセンスＤＭＯＳ間でオン抵抗比（カレントミラー比）に誤差が存在するので、電流検出精度が低いという問題がある。また、ｎ−型の拡散層による抵抗値の設定は、誤差が大きいという問題もある。   However, the semiconductor device described in Patent Document 1 has a configuration that does not consider the wiring resistance of the sense DMOS, the wiring resistance between the mirror terminal and the operational amplifier, and the wiring resistance between the source terminal and the Kelvin terminal. Since there is an error in the on-resistance ratio (current mirror ratio) between the main and sense DMOS, there is a problem that the current detection accuracy is low. In addition, there is a problem that the setting of the resistance value by the n− type diffusion layer has a large error.

そこでこの発明は、上述の問題を解決するためになされたものであり、メインおよびセンスＤＭＯＳ間におけるオン抵抗比の誤差を小さくし、電流検出精度を高めることを目的とする。   Accordingly, the present invention has been made to solve the above-described problem, and an object of the present invention is to reduce the error of the on-resistance ratio between the main and sense DMOSs and increase the current detection accuracy.

この発明は、上記目的を達成するため、請求項１に記載の発明では、負荷に負荷電流を供給するメイン半導体素子（２）と、前記メイン半導体素子と並列接続され、前記メイン半導体素子と共にカレントミラー回路を構成するセンス半導体素子（３）と、を同一の半導体基板に備えており、前記メイン半導体素子は、前記半導体基板の表面に配置された第１電極およびゲート電極と、前記半導体基板の裏面に配置された第２電極とを有し、前記ゲート電極に電圧を印加することにより前記第１および第２電極間に電流を流すように構成された複数のセルから構成されており、前記センス半導体素子は、前記メイン半導体素子を構成するセルよりも少ない数のセルから構成されており、前記メイン半導体素子およびセンス半導体素子を構成する各セルのゲート電極および第２電極は、それぞれ共通接続されており、前記メイン半導体素子を構成する各セルの第１電極を接続して前記半導体基板の表面に形成されたメイン側第１電極膜（４）と、前記センス半導体素子を構成するセルの第１電極を接続して前記半導体基板の表面に形成されたセンス側第１電極膜（６）と、前記メイン側第１電極膜に接続されたメイン側端子（Ｓ）と、前記センス側第１電極膜に接続されたセンス側端子（Ｍ）と、前記メイン側第１電極膜において前記メイン側端子とは異なる箇所に接続された電圧検出端子（Ｋ）と、を備えており、前記センス側端子および電圧検出端子が、前記センス半導体素子に流れる電流を検出するための電流検出回路（２３）に接続可能に構成された半導体装置（１）において、前記センス半導体素子の配線抵抗値（Ｒｃ）と、前記センス側端子および前記電流検出回路間の配線抵抗値（Ｒｄ）とを加算した配線抵抗値（Ｒｃ＋Ｒｄ）が、前記メイン側端子および電圧検出端子間の配線抵抗値（Ｒｂ）を前記メイン側端子の配線抵抗値（Ｒａ＋Ｒｂ）から減算した配線抵抗値（Ｒａ）とほぼ等しくなるように構成されてなるという技術的手段を用いる。   In order to achieve the above object, according to the present invention, a main semiconductor element (2) for supplying a load current to a load is connected in parallel with the main semiconductor element, and the main semiconductor element is connected with the main semiconductor element. Sense semiconductor element (3) constituting a mirror circuit is provided on the same semiconductor substrate, and the main semiconductor element includes a first electrode and a gate electrode arranged on the surface of the semiconductor substrate, and A second electrode disposed on the back surface, and comprising a plurality of cells configured to cause a current to flow between the first and second electrodes by applying a voltage to the gate electrode, The sense semiconductor element is composed of a smaller number of cells than the cells constituting the main semiconductor element, and constitutes the main semiconductor element and the sense semiconductor element. The gate electrode and the second electrode of the cell are commonly connected to each other, and a main-side first electrode film formed on the surface of the semiconductor substrate by connecting the first electrode of each cell constituting the main semiconductor element ( 4) is connected to the first electrode film (6) formed on the surface of the semiconductor substrate by connecting the first electrodes of the cells constituting the sense semiconductor element, and to the first electrode film on the main side. Main-side terminal (S), sense-side terminal (M) connected to the sense-side first electrode film, and voltage detection connected to a location different from the main-side terminal in the main-side first electrode film A semiconductor device (1), wherein the sense side terminal and the voltage detection terminal are connectable to a current detection circuit (23) for detecting a current flowing through the sense semiconductor element. ) A wiring resistance value (Rc + Rd) obtained by adding the wiring resistance value (Rc) of the sense semiconductor element and the wiring resistance value (Rd) between the sense side terminal and the current detection circuit is the main side terminal and the voltage detection terminal. A technical means is used that is configured to be substantially equal to a wiring resistance value (Ra) obtained by subtracting a wiring resistance value (Rb) between them from a wiring resistance value (Ra + Rb) of the main terminal.

センス半導体素子（３）の配線抵抗値（Ｒｃ）と、センス側端子（Ｍ）および電流検出回路（２３）間の配線抵抗値（Ｒｄ）とを加算した配線抵抗値（以下、センス側配線抵抗値という）（Ｒｃ＋Ｒｄ）が、メイン側端子（Ｓ）および電圧検出端子（Ｋ）間の配線抵抗値（Ｒｂ）をメイン側端子の配線抵抗値（Ｒａ＋Ｒｂ）から減算した配線抵抗値（以下、電圧検出側配線抵抗値という）（Ｒａ）とほぼ等しくなるように構成されてなるため、メインおよびセンス半導体素子におけるオン抵抗比（カレントミラー比）を小さくすることができるので、センス半導体素子による電流検出精度を高めることができる。   A wiring resistance value (hereinafter referred to as sense-side wiring resistance) obtained by adding the wiring resistance value (Rc) of the sense semiconductor element (3) and the wiring resistance value (Rd) between the sense-side terminal (M) and the current detection circuit (23). (Rc + Rd) is a wiring resistance value obtained by subtracting the wiring resistance value (Rb) between the main side terminal (S) and the voltage detection terminal (K) from the wiring resistance value (Ra + Rb) of the main side terminal (hereinafter referred to as voltage). Since the on-resistance ratio (current mirror ratio) in the main and sense semiconductor elements can be reduced, current detection by the sense semiconductor element is possible. Accuracy can be increased.

請求項２に記載の発明では、請求項１に記載の半導体装置（１）において、前記各メインセルの各ゲート電極間を接続してなるゲート電極膜（５）が、前記半導体基板の表面において前記メイン側第１電極膜（４）の周囲に形成されており、前記ゲート電極膜の一部（５ａ）が、前記メイン側第１電極膜における前記メイン側端子（Ｓ）と前記電圧検出端子（Ｋ）とを結ぶ線（Ｌ）を遮るように前記メイン側第１電極膜に入り込んでなるという技術的手段を用いる。   According to a second aspect of the present invention, in the semiconductor device (1) according to the first aspect, the gate electrode film (5) formed by connecting the gate electrodes of the main cells is formed on the surface of the semiconductor substrate. A part (5a) of the gate electrode film is formed around the main side first electrode film (4), and the main side terminal (S) and the voltage detection terminal in the main side first electrode film The technical means of entering the main-side first electrode film so as to block the line (L) connecting (K) is used.

ゲート電極膜（５）の一部（５ａ）が、メイン側第１電極膜（４）におけるメイン側端子（Ｓ）と電圧検出端子（Ｋ）とを結ぶ線（Ｌ）を遮るようにメイン側第１電極膜に入り込んでなるため、その入り込む長さを変えることにより、メイン側第１電極膜のメイン側端子および電圧検出端子間における電流の経路（７）の長さを変えることができるので、その電流の経路におけるメイン側第１電極膜の配線抵抗値（Ｒａ＋Ｒｂ）を変えることができる。これにより、電圧検出側配線抵抗値（Ｒａ）を変えることができる。   A part (5a) of the gate electrode film (5) is on the main side so as to block a line (L) connecting the main side terminal (S) and the voltage detection terminal (K) in the main side first electrode film (4). Since the first electrode film enters the first electrode film, the length of the current path (7) between the main terminal and the voltage detection terminal of the main first electrode film can be changed by changing the length of the first electrode film. The wiring resistance value (Ra + Rb) of the main-side first electrode film in the current path can be changed. Thereby, the voltage detection side wiring resistance value (Ra) can be changed.

つまり、センス側配線抵抗値（Ｒｃ＋Ｒｄ）に応じて、ゲート電極膜（５）の一部（５ａ）がメイン側第１電極膜（４）に入り込む長さを調整することにより、電圧検出側配線抵抗値（Ｒａ）を調整することができる。
したがって、ゲート電極膜（５）の一部（５ａ）がメイン側第１電極膜（４）に入り込む長さを調整することにより、センス側配線抵抗値（Ｒｃ＋Ｒｄ）と、電圧検出側配線抵抗値（Ｒａ）とをほぼ等しくすることができる。 That is, the voltage detection-side wiring is adjusted by adjusting the length of the part (5a) of the gate electrode film (5) entering the main-side first electrode film (4) according to the sense-side wiring resistance value (Rc + Rd). The resistance value (Ra) can be adjusted.
Therefore, the sense-side wiring resistance value (Rc + Rd) and the voltage-detection-side wiring resistance value are adjusted by adjusting the length by which a part (5a) of the gate electrode film (5) enters the main-side first electrode film (4). (Ra) can be made substantially equal.

請求項３に記載の発明では、請求項１または請求項２に記載の半導体装置（１）において、前記メイン側第１電極膜（４）のうち、前記メイン側端子（Ｓ）および電圧検出端子（Ｋ）間の領域には、前記メイン側第１電極膜の形成されていない非形成領域（１ｂ）が、前記メイン側第１電極膜における前記メイン側端子と前記電圧検出端子とを結ぶ線（Ｌ）を遮るように前記メイン側第１電極膜に入り込んでなるという技術的手段を用いる。   According to a third aspect of the present invention, in the semiconductor device (1) according to the first or second aspect, the main-side terminal (S) and the voltage detection terminal of the main-side first electrode film (4). In the region between (K), the non-formation region (1b) where the main-side first electrode film is not formed is a line connecting the main-side terminal and the voltage detection terminal in the main-side first electrode film. The technical means of entering the main first electrode film so as to block (L) is used.

メイン側第１電極膜（４）の形成されていない非形成領域（１ｂ）が、メイン側第１電極膜におけるメイン側端子（Ｓ）と電圧検出端子（Ｋ）とを結ぶ線（Ｌ）を遮るようにメイン側第１電極膜に入り込んでなるため、その入り込む長さを変えることにより、メイン側第１電極膜のメイン側端子および電圧検出端子間における電流の経路（７）の長さを変えることができるので、その電流の経路におけるメイン側第１電極膜の配線抵抗値（Ｒａ＋Ｒｂ）を変えることができる。これにより、電圧検出側配線抵抗値（Ｒａ）を変えることができる。   The non-formation region (1b) where the main-side first electrode film (4) is not formed has a line (L) connecting the main-side terminal (S) and the voltage detection terminal (K) in the main-side first electrode film. Since it enters the main-side first electrode film so as to be blocked, the length of the current path (7) between the main-side terminal and the voltage detection terminal of the main-side first electrode film can be changed by changing the length of the penetration. Therefore, the wiring resistance value (Ra + Rb) of the main-side first electrode film in the current path can be changed. Thereby, the voltage detection side wiring resistance value (Ra) can be changed.

つまり、センス側配線抵抗値（Ｒｃ＋Ｒｄ）に応じて、メイン側第１電極膜（４）の形成されていない非形成領域（１ｂ）がメイン側第１電極膜に入り込む長さを調整することにより、電圧検出側配線抵抗値（Ｒａ）を調整することができる。
したがって、メイン側第１電極膜（４）の形成されていない非形成領域（１ｂ）がメイン側第１電極膜に入り込む長さを調整することにより、センス側配線抵抗値（Ｒｃ＋Ｒｄ）と、電圧検出側配線抵抗値（Ｒａ）とをほぼ等しくすることができる。 That is, by adjusting the length that the non-formation region (1b) where the main-side first electrode film (4) is not formed enters the main-side first electrode film according to the sense-side wiring resistance value (Rc + Rd). The voltage detection side wiring resistance value (Ra) can be adjusted.
Therefore, by adjusting the length that the non-formation region (1b) where the main-side first electrode film (4) is not formed enters the main-side first electrode film, the sense-side wiring resistance value (Rc + Rd) and the voltage The detection-side wiring resistance value (Ra) can be made substantially equal.

請求項４に記載の発明では、請求項１ないし請求項３のいずれか１つに記載の半導体装置（１）において、前記電圧検出端子（Ｋ）が前記メイン側第１電極膜（４）の複数箇所に配置されてなるという技術的手段を用いる。   According to a fourth aspect of the present invention, in the semiconductor device (1) according to any one of the first to third aspects, the voltage detection terminal (K) is formed on the main-side first electrode film (4). The technical means of being arranged in a plurality of places is used.

電圧検出端子（Ｋ）がメイン側第１電極膜（４）の複数箇所に配置されてなるため、どの電圧検出端子を選択するかによって、メイン側第１電極膜のメイン側端子（Ｓ）および電圧検出端子（Ｋ）間における電流の経路の長さを変えることができるので、その電流の経路におけるメイン側第１電極膜の配線抵抗値（Ｒａ＋Ｒｂ）を変えることができる。これにより、電圧検出側配線抵抗値（Ｒａ）を変えることができる。   Since the voltage detection terminals (K) are arranged at a plurality of locations on the main side first electrode film (4), depending on which voltage detection terminal is selected, the main side terminals (S) of the main side first electrode film and Since the length of the current path between the voltage detection terminals (K) can be changed, the wiring resistance value (Ra + Rb) of the main-side first electrode film in the current path can be changed. Thereby, the voltage detection side wiring resistance value (Ra) can be changed.

請求項５に記載の発明では、請求項４に記載の半導体装置（１）において、前記各電圧検出端子（Ｋ）間には、前記メイン側第１電極膜（４）の形成されていない非形成領域（１ｃ）が介在されてなるという技術的手段を用いる。   According to a fifth aspect of the present invention, in the semiconductor device (1) according to the fourth aspect, the main-side first electrode film (4) is not formed between the voltage detection terminals (K). The technical means that the formation region (1c) is interposed is used.

各電圧検出端子（Ｋ）間には、メイン側第１電極膜（４）の形成されていない非形成領域（１ｃ）が介在されてなるため、電圧検出端子間における電流の経路の長さを変えることができるので、その電流の経路におけるメイン側第１電極膜の配線抵抗値（Ｒａ＋Ｒｂ）を変えることができる。これにより、電圧検出側配線抵抗値（Ｒａ）を変えることができる。   Since the non-formation area | region (1c) in which the main side 1st electrode film (4) is not formed is interposed between each voltage detection terminal (K), the length of the path | route of the electric current between voltage detection terminals is made. Therefore, the wiring resistance value (Ra + Rb) of the main-side first electrode film in the current path can be changed. Thereby, the voltage detection side wiring resistance value (Ra) can be changed.

請求項６に記載の発明では、請求項４または請求項５に記載の半導体装置（１）において、前記各電圧検出端子（Ｋ）のうち所定の電圧検出端子間が、線材（１２，１３）によって短絡されてなるという技術的手段を用いる。   According to a sixth aspect of the present invention, in the semiconductor device (1) according to the fourth or fifth aspect, a wire rod (12, 13) is provided between predetermined voltage detection terminals among the voltage detection terminals (K). The technical means of being short-circuited by using is used.

各電圧検出端子（Ｋ）のうち所定の電圧検出端子間が、線材（１２，１３）によって短絡されてなるため、その線材の抵抗値によってメイン側第１電極膜の配線抵抗値（Ｒａ＋Ｒｂ）を変えることができる。これにより、電圧検出側配線抵抗値（Ｒａ）を変えることができる。   A predetermined voltage detection terminal among the voltage detection terminals (K) is short-circuited by the wire (12, 13), so that the wiring resistance value (Ra + Rb) of the main first electrode film is determined by the resistance value of the wire. Can be changed. Thereby, the voltage detection side wiring resistance value (Ra) can be changed.

請求項７に記載の発明では、請求項４ないし請求項６のいずれか１つに記載の半導体装置（１）において、前記電圧検出端子（Ｋ）の周囲は、前記メイン側第１電極膜（４）の形成されていない非形成領域（１ｄ）によって囲まれており、かつ、その非形成領域の一部には、前記メイン側第１電極膜の形成された形成領域（４ａ）が存在し、その形成領域によって前記電圧検出端子の周囲の外側と内側とが導通してなるという技術的手段を用いる。   According to a seventh aspect of the present invention, in the semiconductor device (1) according to any one of the fourth to sixth aspects, the periphery of the voltage detection terminal (K) is the main first electrode film ( 4) is surrounded by a non-formation region (1d) where no formation is formed, and a formation region (4a) where the main-side first electrode film is formed exists in a part of the non-formation region. The technical means that the outer side and the inner side of the periphery of the voltage detection terminal are electrically connected by the formation region is used.

電圧検出端子（Ｋ）の周囲は、メイン側第１電極膜（４）の形成されていない非形成領域（１ｄ）によって囲まれてなるため、電圧検出端子間における電流の経路の長さを変えることができるので、その電流の経路におけるメイン側第１電極膜の配線抵抗値（Ｒａ＋Ｒｂ）を変えることができる。これにより、電圧検出側配線抵抗値（Ｒａ）を変えることができる。
しかも、非形成領域の一部には、メイン側第１電極膜の形成された形成領域（４ａ）が存在し、その形成領域によって電圧検出端子の周囲の外側と内側とが導通してなるため、その形成領域の形成位置および形成面積の少なくとも一方を変えることにより、電圧検出側配線抵抗値（Ｒａ）を微調整することができる。 Since the periphery of the voltage detection terminal (K) is surrounded by the non-formation region (1d) where the main-side first electrode film (4) is not formed, the length of the current path between the voltage detection terminals is changed. Therefore, the wiring resistance value (Ra + Rb) of the main-side first electrode film in the current path can be changed. Thereby, the voltage detection side wiring resistance value (Ra) can be changed.
In addition, a formation region (4a) where the main-side first electrode film is formed exists in a part of the non-formation region, and the outer periphery and the inner periphery of the voltage detection terminal are electrically connected by the formation region. The voltage detection side wiring resistance value (Ra) can be finely adjusted by changing at least one of the formation position and the formation area of the formation region.

請求項８に記載の発明では、請求項７に記載の半導体装置（１）において、前記形成領域（４ａ）が、所定の除去手段によって除去可能に複数存在してなるという技術的手段を用いる。   According to an eighth aspect of the invention, in the semiconductor device (1) according to the seventh aspect, a technical means is used in which a plurality of the formation regions (4a) exist so as to be removable by a predetermined removal means.

形成領域（４ａ）が、所定の除去手段によって除去可能に複数存在してなるため、所定の除去手段によって所定の形成領域を除去することにより、電圧検出端子（Ｋ）間における電流の経路の長さを変えることができるので、その電流の経路におけるメイン側第１電極膜の配線抵抗値（Ｒａ＋Ｒｂ）を変えることができる。これにより、電圧検出側配線抵抗値（Ｒａ）を変えることができる。   Since a plurality of formation regions (4a) exist so as to be removable by a predetermined removal means, the length of the current path between the voltage detection terminals (K) is eliminated by removing the predetermined formation region by the predetermined removal means. Therefore, the wiring resistance value (Ra + Rb) of the main-side first electrode film in the current path can be changed. Thereby, the voltage detection side wiring resistance value (Ra) can be changed.

請求項９に記載の発明では、請求項３ないし請求項８のいずれか１つに記載の半導体装置（１）において、前記非形成領域（１ｂ）には、前記メイン側半導体素子（２）およびセンス側半導体素子（３）以外の半導体素子（１２）または回路が形成されてなるという技術的手段を用いる。   According to a ninth aspect of the present invention, in the semiconductor device (1) according to any one of the third to eighth aspects, the non-formation region (1b) includes the main-side semiconductor element (2) and A technical means is used in which a semiconductor element (12) or a circuit other than the sense-side semiconductor element (3) is formed.

非形成領域（１ｂ）には、メイン側半導体素子（２）およびセンス側半導体素子（３）以外の半導体素子（１２）または回路が形成されてなるため、非形成領域を有効活用することができるので、半導体装置（１）の集積度を高めることができる。   Since the semiconductor element (12) or circuit other than the main-side semiconductor element (2) and the sense-side semiconductor element (3) is formed in the non-formation region (1b), the non-formation region can be effectively used. Therefore, the integration degree of the semiconductor device (1) can be increased.

請求項１０に記載の発明では、請求項１ないし請求項９のいずれか１つに記載の半導体装置（１）において、前記第１および第２電極は、それぞれソース電極、ドレイン電極であり、前記メイン側半導体素子（２）およびセンス側半導体素子（３）は、それぞれＤＭＯＳであるという技術的手段を用いる。   According to a tenth aspect of the present invention, in the semiconductor device (1) according to any one of the first to ninth aspects, the first and second electrodes are a source electrode and a drain electrode, respectively. The technical means that each of the main-side semiconductor element (2) and the sense-side semiconductor element (3) is a DMOS is used.

第１および第２電極は、それぞれソース電極、ドレイン電極であり、メイン側半導体素子（２）およびセンス側半導体素子（３）は、それぞれＤＭＯＳである半導体装置（１）では、メイン側半導体素子およびセンス側半導体素子の配線抵抗差が大きく、オン抵抗が小さいため、メイン側半導体素子およびセンス側半導体素子間におけるオン抵抗比の誤差が大きくなり、電流検出精度が低下するおそれがある。
しかし、前述の請求項１ないし請求項９のいずれか１つに記載の技術的手段を用いれば、メイン側半導体素子およびセンス側半導体素子間におけるオン抵抗比の誤差を小さくすることができるため、電流検出精度を高めることができる。 The first and second electrodes are a source electrode and a drain electrode, respectively, and the main semiconductor element (2) and the sense semiconductor element (3) are each a DMOS in the semiconductor device (1), and the main semiconductor element and Since the wiring resistance difference between the sense-side semiconductor elements is large and the on-resistance is small, an error in the on-resistance ratio between the main-side semiconductor element and the sense-side semiconductor element increases, and current detection accuracy may be reduced.
However, if the technical means according to any one of claims 1 to 9 is used, an error in the on-resistance ratio between the main-side semiconductor element and the sense-side semiconductor element can be reduced. Current detection accuracy can be increased.

なお、上記各括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。   In addition, the code | symbol in each said parenthesis shows the correspondence with the specific means as described in embodiment mentioned later.

＜第１実施形態＞
この発明に係る第１実施形態について図を参照して説明する。以下の各実施形態では、この発明に係る半導体装置として、縦型ＭＯＳトランジスタ素子（ＶＤＭＯＳ，Vertical Diffused Metal Oxide Semiconductor）を説明する。図１は、ＶＤＭＯＳの適用例を示す回路図である。図２は、ＶＤＭＯＳの平面説明図である。 <First Embodiment>
A first embodiment according to the present invention will be described with reference to the drawings. In the following embodiments, a vertical MOS transistor element (VDMOS, Vertical Diffused Metal Oxide Semiconductor) will be described as a semiconductor device according to the present invention. FIG. 1 is a circuit diagram showing an application example of VDMOS. FIG. 2 is an explanatory plan view of the VDMOS.

図１に示すように、ＶＤＭＯＳ１は、負荷４０に負荷電流ＩＳを供給するためのメインＶＤＭＯＳ２と、負荷電流ＩＳを検出するためのセンスＶＤＭＯＳ３とが備えられている。メインＶＤＭＯＳ２およびセンスＶＤＭＯＳ３は、同一の半導体基板（たとえば、Ｓｉ基板）に形成されており、メインＶＤＭＯＳ２およびセンスＶＤＭＯＳ３は、それぞれＶＤＭＯＳとして機能する複数のセルから構成されている。図１に示す例では、メインＶＤＭＯＳ２およびセンスＶＤＭＯＳ３は、それぞれＮチャネル型ＶＤＭＯＳである。   As shown in FIG. 1, the VDMOS 1 includes a main VDMOS 2 for supplying a load current IS to a load 40 and a sense VDMOS 3 for detecting the load current IS. The main VDMOS 2 and the sense VDMOS 3 are formed on the same semiconductor substrate (for example, a Si substrate), and the main VDMOS 2 and the sense VDMOS 3 are each composed of a plurality of cells that function as VDMOSs. In the example shown in FIG. 1, the main VDMOS 2 and the sense VDMOS 3 are each an N-channel type VDMOS.

メインＶＤＭＯＳ２およびセンスＶＤＭＯＳ３は、ドレインＤおよびゲートＧがそれぞれ共通接続されており、カレントミラー回路を構成している。この実施形態では、両ＶＤＭＯＳのオン抵抗比（カレントミラー比）は、約１，０００に設定されている。したがって、両ＶＤＭＯＳを構成するセルのセル比も約１，０００であり、セル数は、メインＶＤＭＯＳ２が、約２０，０００であり、センスＶＤＭＯＳ３が、２０である。   The main VDMOS 2 and the sense VDMOS 3 have a drain D and a gate G connected in common, and constitute a current mirror circuit. In this embodiment, the on-resistance ratio (current mirror ratio) of both VDMOSs is set to about 1,000. Therefore, the cell ratio of the cells constituting both VDMOSs is also about 1,000, the number of cells is about 20,000 for the main VDMOS2, and 20 for the sense VDMOS3.

メインＶＤＭＯＳ２のソース端子Ｓには、負荷４０が接続されており、ドレイン端子Ｄには、電源（図示せず）が接続されている。また、ソース端子Ｓには、メインＶＤＭＯＳ２のソース電圧を検出するためのケルビン端子Ｋが接続されている。センスＶＤＭＯＳ３のソースには、ミラー端子Ｍが接続されている。ミラー端子Ｍはボンディングワイヤ１０（図２）によって検出回路２０のオペアンプ２３の反転入力端子２１に接続されており、ケルビン端子Ｋはボンディングワイヤ１１によってオペアンプ２３の非反転入力端子２２に接続されている。   A load 40 is connected to the source terminal S of the main VDMOS 2, and a power supply (not shown) is connected to the drain terminal D. The Kelvin terminal K for detecting the source voltage of the main VDMOS 2 is connected to the source terminal S. A mirror terminal M is connected to the source of the sense VDMOS 3. The mirror terminal M is connected to the inverting input terminal 21 of the operational amplifier 23 of the detection circuit 20 by the bonding wire 10 (FIG. 2), and the Kelvin terminal K is connected to the non-inverting input terminal 22 of the operational amplifier 23 by the bonding wire 11. .

メインＶＤＭＯＳ２およびセンスＶＤＭＯＳ３のオン抵抗比を等しくするため、メインＶＤＭＯＳ２の配線抵抗値Ｒａは、センスＶＤＭＯＳ３の配線抵抗値（Ｒｃ＋Ｒｄ）と等しくなるように設定する。この設定を行うための構成が、この発明の特徴であり、その詳細は後述する。
オペアンプ２３の出力は、ゲート電圧を制御するための制御回路３０に接続されており、制御回路３０は、ゲートＧにゲート電圧を印加するためのゲート駆動回路５０に接続されている。 In order to make the on-resistance ratios of the main VDMOS2 and the sense VDMOS3 equal, the wiring resistance value Ra of the main VDMOS2 is set to be equal to the wiring resistance value (Rc + Rd) of the sense VDMOS3. A configuration for performing this setting is a feature of the present invention, and details thereof will be described later.
The output of the operational amplifier 23 is connected to a control circuit 30 for controlling the gate voltage, and the control circuit 30 is connected to a gate drive circuit 50 for applying a gate voltage to the gate G.

上記の回路では、メインＶＤＭＯＳ２およびセンスＶＤＭＯＳ３が、ドレイン端子Ｄから流れ込む電流をそのオン抵抗比（カレントミラー比）に応じて分流し、ミラー端子Ｍ側に流れる電流ＩＭからソース端子Ｓ側に流れる電流ＩＳを検出する。抵抗Ｒ１の両端電圧（抵抗Ｒ１の電圧降下）からソース端子Ｓに流れる電流ＩＳを検出し、その検出した電流値に基づいて制御回路３０がゲート電圧を決定し、負荷電流を制御する。   In the above circuit, the main VDMOS 2 and the sense VDMOS 3 divide the current flowing from the drain terminal D according to the on-resistance ratio (current mirror ratio), and the current flowing from the current IM flowing to the mirror terminal M side to the source terminal S side. Detect IS. The current IS flowing to the source terminal S is detected from the voltage across the resistor R1 (voltage drop across the resistor R1), and the control circuit 30 determines the gate voltage based on the detected current value to control the load current.

両ＶＤＭＯＳの各セル（図示せず）は、半導体基板の表面に格子状に配置されている。図２に示すように、半導体基板の表面には、メインＶＤＭＯＳ２を構成する各セルのソース電極間を接続してなる配線としてのメイン側ソース電極膜４が形成されている。メイン側ソース電極膜４には、パッド状のソース端子Ｓが接続されている。また、半導体基板の表面角部には、センスＶＤＭＯＳ３を構成する各セルのソース電極間を接続してなる配線としてのセンス側ソース電極膜６が形成されている。センス側ソース電極膜６には、パッド状のミラー端子（センス側ソース端子）Ｍが接続されている。   The cells (not shown) of both VDMOSs are arranged in a lattice pattern on the surface of the semiconductor substrate. As shown in FIG. 2, on the surface of the semiconductor substrate, a main-side source electrode film 4 is formed as a wiring that connects source electrodes of cells constituting the main VDMOS 2. A pad-like source terminal S is connected to the main-side source electrode film 4. In addition, a sense-side source electrode film 6 as a wiring formed by connecting the source electrodes of the respective cells constituting the sense VDMOS 3 is formed at the surface corner portion of the semiconductor substrate. A pad-like mirror terminal (sense-side source terminal) M is connected to the sense-side source electrode film 6.

半導体基板の裏面には、メインＶＤＭＯＳ２およびセンスＶＤＭＯＳ３を構成する各セルのドレイン電極間を共通接続してなるドレイン電極膜（図示せず）が形成されている。ドレイン電極膜にはドレイン端子Ｄ（図１）が接続されている。この実施形態では、メイン側ソース電極膜４、センス側ソース電極膜６およびドレイン電極膜は、それぞれＡｌによりベタ状に形成されている。   On the back surface of the semiconductor substrate, a drain electrode film (not shown) is formed by commonly connecting the drain electrodes of the cells constituting the main VDMOS 2 and the sense VDMOS 3. A drain terminal D (FIG. 1) is connected to the drain electrode film. In this embodiment, the main-side source electrode film 4, the sense-side source electrode film 6, and the drain electrode film are each formed in a solid shape from Al.

メイン側ソース電極膜４およびセンス側ソース電極膜６の周囲には、メインＶＤＭＯＳ２およびセンスＶＤＭＯＳ３を構成する各セルのゲート電極間を共通接続してなるゲート電極膜（ゲートランナ）５が形成されている。ゲート電極膜５には、パッド状のゲート端子Ｇが接続されている。メイン側ソース電極膜４、センス側ソース電極膜６およびゲート電極膜５の境界には、電極膜が形成されていない絶縁領域１ａが形成されている。   Around the main-side source electrode film 4 and the sense-side source electrode film 6, a gate electrode film (gate runner) 5 is formed in which the gate electrodes of the cells constituting the main VDMOS 2 and the sense VDMOS 3 are connected in common. Yes. A pad-shaped gate terminal G is connected to the gate electrode film 5. At the boundary between the main-side source electrode film 4, the sense-side source electrode film 6 and the gate electrode film 5, an insulating region 1a where no electrode film is formed is formed.

ゲート電極膜５の一部５ａが、メイン側ソース電極膜４に入り込んでいる。この実施形態では、ゲート電極膜５の一部５ａは帯状に形成されており、その一端が、ほぼ矩形状に形成されたメイン側ソース電極膜４の内方に延出されている。
メイン側ソース電極膜４には、メインＶＤＭＯＳ２の電圧を検出するためのパッド状のケルビン端子Ｋが接続されている。ケルビン端子Ｋは、ドレイン電流の経路を極力長くするためにソース端子Ｓから極力離れた位置に配置されている。 A part 5 a of the gate electrode film 5 enters the main-side source electrode film 4. In this embodiment, a part 5a of the gate electrode film 5 is formed in a band shape, and one end of the gate electrode film 5 extends inward of the main-side source electrode film 4 formed in a substantially rectangular shape.
A pad-like Kelvin terminal K for detecting the voltage of the main VDMOS 2 is connected to the main-side source electrode film 4. The Kelvin terminal K is arranged at a position as far as possible from the source terminal S in order to make the drain current path as long as possible.

この実施形態では、ソース端子Ｓは、矩形状に形成されたＶＤＭＯＳ１の長手方向一端近傍に配置されており、ケルビン端子Ｋは、ＶＤＭＯＳ１の長手方向他端の一方の角部近傍に配置されている。ゲート電極膜５の一部５ａは、ソース端子Ｓとケルビン端子Ｋとを直線で結ぶ線Ｌを遮るように配置されている。   In this embodiment, the source terminal S is disposed in the vicinity of one end in the longitudinal direction of the VDMOS 1 formed in a rectangular shape, and the Kelvin terminal K is disposed in the vicinity of one corner of the other end in the longitudinal direction of the VDMOS 1. . A part 5a of the gate electrode film 5 is disposed so as to block a line L connecting the source terminal S and the Kelvin terminal K with a straight line.

ドレイン端子Ｄからソース端子Ｓに流れるドレイン電流のメイン側ソース電極膜４上の経路（以下、ドレイン電流経路という）７が、メイン側ソース電極膜４に設定された始点Ｐ１から終点Ｐ２であるとする。ゲート電極膜５の一部５ａが形成されていない場合は、ドレイン電流経路は線Ｌに沿った直線の経路となるが、その経路を遮るようにゲート電極膜５の一部５ａがメイン側ソース電極膜４に入り込んでいるため、ドレイン電流経路７は、図示のように迂回し、経路長が長くなっている。   A path (hereinafter referred to as a drain current path) 7 of the drain current flowing from the drain terminal D to the source terminal S on the main-side source electrode film 4 is from the start point P1 set to the main-side source electrode film 4 to the end point P2. To do. When the part 5a of the gate electrode film 5 is not formed, the drain current path is a straight line along the line L. However, the part 5a of the gate electrode film 5 is the main source so as to block the path. Since it has entered the electrode film 4, the drain current path 7 is detoured as shown in the figure, and the path length is long.

始点Ｐ１およびケルビン端子Ｋ間のドレイン電流経路７ａにおけるメイン側ソース電極膜４の配線抵抗値をＲａ、ケルビン端子Ｋおよびソース端子Ｓ間のドレイン電流経路７ｂにおけるメイン側ソース電極膜４の配線抵抗値をＲｂとする。また、センス側ソース電極膜６の配線抵抗値をＲｃ、ミラー端子Ｍおよびオペアンプ２３の反転入力端子２１間の配線抵抗値をＲｄとする。   The wiring resistance value of the main-side source electrode film 4 in the drain current path 7a between the starting point P1 and the Kelvin terminal K is Ra, and the wiring resistance value of the main-side source electrode film 4 in the drain current path 7b between the Kelvin terminal K and the source terminal S Is Rb. The wiring resistance value of the sense-side source electrode film 6 is Rc, and the wiring resistance value between the mirror terminal M and the inverting input terminal 21 of the operational amplifier 23 is Rd.

前述したように、メインＶＤＭＯＳ２およびセンスＶＤＭＯＳ３のオン抵抗比を等しくするためには、Ｒａ＝Ｒｃ＋Ｒｄに設定する必要がある。そこで、ゲート電極膜５の一部５ａのメイン側ソース電極４に入り込んでいる部分の長さを変えることにより、配線抵抗値Ｒａが変わるため、Ｒａ＝Ｒｃ＋Ｒｄとなるようにゲート電極膜５の一部５ａの長さを設定する。図２に示す例において、ゲート電極膜５の一部５ａを長くすると、配線抵抗値（Ｒａ＋Ｒｂ）が大きくなるため、配線抵抗値Ｒａを大きくすることができる。また、ゲート電極膜５の一部５ａを短くすると、配線抵抗値（Ｒａ＋Ｒｂ）が小さくなるため、配線抵抗値Ｒａを小さくすることができる。   As described above, Ra = Rc + Rd needs to be set in order to equalize the on-resistance ratio of the main VDMOS 2 and the sense VDMOS 3. Therefore, the wiring resistance value Ra is changed by changing the length of the portion of the gate electrode film 5 that enters the main-side source electrode 4, so that the resistance of the gate electrode film 5 is set so that Ra = Rc + Rd. The length of the part 5a is set. In the example shown in FIG. 2, when the part 5a of the gate electrode film 5 is lengthened, the wiring resistance value (Ra + Rb) increases, so that the wiring resistance value Ra can be increased. Further, when the part 5a of the gate electrode film 5 is shortened, the wiring resistance value (Ra + Rb) is reduced, so that the wiring resistance value Ra can be reduced.

上記のように、ＶＤＭＯＳ１は、ゲート電極膜５の一部５ａのメイン側ソース電極膜４に入り込む長さを調整することにより、メインＶＤＭＯＳ２の配線抵抗値Ｒａと、センスＶＤＭＯＳ３の配線抵抗値（Ｒｃ＋Ｒｄ）とを等しくすることができる。
図３は、メインＶＤＭＯＳ２およびセンスＶＤＭＯＳ３の単位面積当りのオン抵抗を示す説明図である。同図に示すように、メインＶＤＭＯＳ２における配線部を除くオン抵抗値と配線抵抗Ｒａとの比と、センスＶＤＭＯＳ３における配線部を除くオン抵抗値と配線抵抗（Ｒｃ＋Ｒｄ）との比が等しくなっている。 As described above, the VDMOS 1 adjusts the length of the part 5a of the gate electrode film 5 entering the main-side source electrode film 4, thereby adjusting the wiring resistance value Ra of the main VDMOS 2 and the wiring resistance value (Rc + Rd) of the sense VDMOS 3. ) Can be made equal.
FIG. 3 is an explanatory diagram showing the on-resistance per unit area of the main VDMOS 2 and the sense VDMOS 3. As shown in the figure, the ratio between the on-resistance value excluding the wiring portion in the main VDMOS 2 and the wiring resistance Ra is equal to the ratio between the on-resistance value excluding the wiring portion in the sense VDMOS 3 and the wiring resistance (Rc + Rd). .

したがって、メインＶＤＭＯＳ２およびセンスＶＤＭＯＳ３間でオン抵抗比（カレントミラー比）に誤差が存在しないので、電流検出精度を高めることができる。また、従来のようにｎ−型の拡散層によって配線抵抗値を調整しないため、高精度で調整することができる。   Therefore, since there is no error in the on-resistance ratio (current mirror ratio) between the main VDMOS 2 and the sense VDMOS 3, the current detection accuracy can be increased. Further, since the wiring resistance value is not adjusted by the n− type diffusion layer as in the prior art, it can be adjusted with high accuracy.

なお、図２に示す例では、ゲート電極膜５の一部５ａが、ゲート電極膜５の右端からメイン側ソース電極膜４の内方へ入り込んだ構成を示したが、ゲート電極膜５の左端からメイン側ソース電極膜４の内方へ入り込んだ構成でもよい。また、ゲート電極膜５の一部５ａは、複数形成することもできる。さらに、ゲート電極膜５の一部５ａの形状は、図２に示す帯状以外の形状、たとえば、円弧状でもよい。   In the example shown in FIG. 2, a configuration in which a part 5 a of the gate electrode film 5 enters the main source electrode film 4 from the right end of the gate electrode film 5 is shown. Alternatively, the main source electrode film 4 may enter the inside of the main source electrode film 4. Also, a plurality of part 5a of the gate electrode film 5 can be formed. Furthermore, the shape of the part 5a of the gate electrode film 5 may be a shape other than the strip shape shown in FIG. 2, for example, an arc shape.

＜第２実施形態＞
次に、この発明の第２実施形態について図を参照して説明する。図４は、この実施形態のＶＤＭＯＳの平面説明図である。 Second Embodiment
Next, a second embodiment of the present invention will be described with reference to the drawings. FIG. 4 is an explanatory plan view of the VDMOS of this embodiment.

図４に示すように、メイン側ソース電極膜４には、絶縁領域１ｂが形成されている。絶縁領域１ｂは、ソース端子Ｓおよびケルビン端子Ｋを結ぶ線Ｌを遮るように形成されている。この実施形態では、絶縁領域１ｂは、帯状に形成されており、メイン側ソース電極膜４の右端からメイン側ソース電極膜４の内方に入り込んでいる。   As shown in FIG. 4, the main-side source electrode film 4 is formed with an insulating region 1b. The insulating region 1b is formed so as to block a line L connecting the source terminal S and the Kelvin terminal K. In this embodiment, the insulating region 1 b is formed in a band shape, and enters the inside of the main side source electrode film 4 from the right end of the main side source electrode film 4.

この絶縁領域１ｂにより、ドレイン電流経路７が迂回された状態となるため、配線抵抗値（Ｒａ＋Ｒｂ）を大きくすることができる。そこで、絶縁領域１ｂのメイン側ソース電極膜４に入り込んでいる部分の長さを変えることにより、配線抵抗値Ｒａが変わるため、Ｒａ＝Ｒｃ＋Ｒｄとなるように絶縁領域１ｂの長さを設定する。図４に示す例において、絶縁領域１ｂを長くすると、配線抵抗値（Ｒａ＋Ｒｂ）が大きくなるため、配線抵抗値Ｒａを大きくすることができる。また、絶縁領域１ｂを短くすると、配線抵抗値（Ｒａ＋Ｒｂ）が小さくなるため、配線抵抗値Ｒａを小さくすることができる。   Since the insulating region 1b bypasses the drain current path 7, the wiring resistance value (Ra + Rb) can be increased. Therefore, since the wiring resistance value Ra is changed by changing the length of the portion of the insulating region 1b entering the main-side source electrode film 4, the length of the insulating region 1b is set so that Ra = Rc + Rd. In the example shown in FIG. 4, when the insulating region 1b is lengthened, the wiring resistance value (Ra + Rb) increases, so that the wiring resistance value Ra can be increased. In addition, when the insulating region 1b is shortened, the wiring resistance value (Ra + Rb) is reduced, so that the wiring resistance value Ra can be reduced.

上記のように、ＶＤＭＯＳ１は、絶縁領域１ｂのメイン側ソース電極膜４に入り込む長さを調整することにより、メインＶＤＭＯＳ２の配線抵抗値Ｒａと、センスＶＤＭＯＳ３の配線抵抗値（Ｒｃ＋Ｒｄ）とを等しくすることができる。
この絶縁領域１ｂを形成する構成でも、図３に示したように、メインＶＤＭＯＳ２における配線部を除くオン抵抗値と配線抵抗値Ｒａとの比と、センスＶＤＭＯＳ３における配線部を除くオン抵抗値と配線抵抗値（Ｒｃ＋Ｒｄ）との比を等しくすることができる。 As described above, the VDMOS 1 makes the wiring resistance value Ra of the main VDMOS 2 equal to the wiring resistance value (Rc + Rd) of the sense VDMOS 3 by adjusting the length that enters the main-side source electrode film 4 in the insulating region 1b. be able to.
Even in the configuration in which the insulating region 1b is formed, as shown in FIG. 3, the ratio between the on-resistance value excluding the wiring portion in the main VDMOS 2 and the wiring resistance value Ra, the on-resistance value excluding the wiring portion in the sense VDMOS 3, and the wiring The ratio with the resistance value (Rc + Rd) can be made equal.

したがって、メインＶＤＭＯＳ２およびセンスＶＤＭＯＳ３間でオン抵抗比（カレントミラー比）に誤差が存在しないので、電流検出精度を高めることができる。   Therefore, since there is no error in the on-resistance ratio (current mirror ratio) between the main VDMOS 2 and the sense VDMOS 3, the current detection accuracy can be increased.

なお、図４に示す例では、絶縁領域１ｂが、メイン側ソース電極膜４の右端からメイン側ソース電極膜４の内方へ入り込んだ構成を示したが、メイン側ソース電極膜４の左端からメイン側ソース電極膜４の内方へ入り込んだ構成でもよい。また、絶縁領域１ｂは、複数形成することもできる。さらに、絶縁領域１ｂの形状は、図４に示す帯状以外の形状でもよい。   In the example illustrated in FIG. 4, the insulating region 1 b is configured to enter the main side source electrode film 4 from the right end of the main side source electrode film 4, but from the left end of the main side source electrode film 4. It may be configured to enter the inside of the main-side source electrode film 4. A plurality of insulating regions 1b can also be formed. Furthermore, the shape of the insulating region 1b may be other than the band shape shown in FIG.

＜第３実施形態＞
次に、この発明の第３実施形態について図を参照して説明する。図５は、この実施形態のＶＤＭＯＳの平面説明図である。 <Third Embodiment>
Next, a third embodiment of the invention will be described with reference to the drawings. FIG. 5 is an explanatory plan view of the VDMOS of this embodiment.

図５に示すように、ＶＤＭＯＳ１のメイン側ソース電極４には、第１実施形態と同じように、ゲート電極膜５の一部５ａが入り込んでおり、配線抵抗値（Ｒａ＋Ｒｂ）の増大が図られている。また、メイン側ソース電極膜４において、ソース端子Ｓと対向する領域には、複数のケルビン端子Ｋが、ドレイン電流経路に沿って選択可能に配置されている。図５に示す例では、計４個の各ケルビン端子Ｋが配置されており、左から２番目のケルビン端子Ｋがボンディングワイヤ１１によってオペアンプ２３の非反転入力端子２２と接続されている。   As shown in FIG. 5, the main-side source electrode 4 of the VDMOS 1 contains a part 5a of the gate electrode film 5 as in the first embodiment, and the wiring resistance value (Ra + Rb) is increased. ing. In the main-side source electrode film 4, a plurality of Kelvin terminals K are arranged in a region facing the source terminal S so as to be selectable along the drain current path. In the example shown in FIG. 5, a total of four Kelvin terminals K are arranged, and the second Kelvin terminal K from the left is connected to the non-inverting input terminal 22 of the operational amplifier 23 by the bonding wire 11.

非反転入力端子２２と接続するケルビン端子Ｋとしてどのケルビン端子Ｋを選択するかによって配線抵抗値Ｒａが変化する。図５に示す例では、配線抵抗値Ｒａは、右端のケルビン端子Ｋを選択した場合に最小になり、左方へ移動する程大きくなり、左端のケルビン端子Ｋを選択した場合に最大になる。   The wiring resistance value Ra varies depending on which Kelvin terminal K is selected as the Kelvin terminal K connected to the non-inverting input terminal 22. In the example shown in FIG. 5, the wiring resistance value Ra becomes minimum when the rightmost Kelvin terminal K is selected, increases as it moves to the left, and becomes maximum when the leftmost Kelvin terminal K is selected.

つまり、ゲート電極膜５の一部５ａの長さの調整と、ケルビン端子Ｋの選択による調整とを組み合わせることにより、配線抵抗値Ｒａを微調整することができる。
したがって、メインＶＤＭＯＳ２およびセンスＶＤＭＯＳ３間におけるオン抵抗比（カレントミラー比）の誤差をより一層小さくすることができるので、電流検出精度をより一層高めることができる。 That is, the wiring resistance value Ra can be finely adjusted by combining the adjustment of the length of the part 5a of the gate electrode film 5 and the adjustment by the selection of the Kelvin terminal K.
Therefore, since the error of the on-resistance ratio (current mirror ratio) between the main VDMOS 2 and the sense VDMOS 3 can be further reduced, the current detection accuracy can be further increased.

＜第４実施形態＞
次に、この発明の第４実施形態について図を参照して説明する。図６は、この実施形態のＶＤＭＯＳの平面説明図である。 <Fourth embodiment>
Next, a fourth embodiment of the invention will be described with reference to the drawings. FIG. 6 is an explanatory plan view of the VDMOS of this embodiment.

図６に示すように、メイン側ソース電極４の内方に入り込んだゲート電極膜５の一部５ａを境界にして、その両側に複数のケルビン端子Ｋが選択可能に配置されている。また、ソース端子Ｓから最も遠い位置に配置された複数のケルビン端子Ｋにおいて、隣接するケルビン端子Ｋ間には絶縁領域１ｃがそれぞれ形成されている。また、隣接するケルビン端子Ｋ間または離れたケルビン端子Ｋ間は、ボンディングワイヤによって接続可能に構成されている。   As shown in FIG. 6, a plurality of Kelvin terminals K are selectably arranged on both sides of a part 5 a of the gate electrode film 5 entering the inside of the main-side source electrode 4. In addition, in a plurality of Kelvin terminals K arranged at positions farthest from the source terminal S, insulating regions 1c are formed between adjacent Kelvin terminals K, respectively. Further, the adjacent Kelvin terminals K or the separated Kelvin terminals K can be connected by bonding wires.

図６に示す例では、隣接する１組のケルビン端子Ｋがボンディングワイヤ１２によって接続されており、ゲート電極膜５の一部５ａの両側に配置されたケルビン端子Ｋ間がボンディングワイヤ１３によって接続されている。このように、メイン側ソース電極膜４に入り込んだゲート電極膜５の一部５ａの両側に複数のケルビン端子Ｋをそれぞれ配置し、さらに、隣接するケルビン端子Ｋ間に絶縁領域１ｃを形成し、任意のケルビン端子Ｋ間をボンディングワイヤによって接続可能にすることで、配線抵抗値Ｒａを微調整することができる。   In the example shown in FIG. 6, a pair of adjacent Kelvin terminals K are connected by bonding wires 12, and the Kelvin terminals K arranged on both sides of a part 5 a of the gate electrode film 5 are connected by bonding wires 13. ing. In this way, a plurality of Kelvin terminals K are arranged on both sides of the part 5a of the gate electrode film 5 that has entered the main-side source electrode film 4, and further, an insulating region 1c is formed between adjacent Kelvin terminals K. The wiring resistance value Ra can be finely adjusted by enabling connection between arbitrary Kelvin terminals K by bonding wires.

図７は、メインＶＤＭＯＳ２およびセンスＶＤＭＯＳ３の単位面積当りのオン抵抗を示す説明図である。図７に示すように、センスＶＤＭＯＳのボンディングワイヤ１０の材料や太さなどの変更により、ボンディングワイヤ１０の配線抵抗値ＲｄがΔＲ増加する場合がある。このような場合に、ケルビン端子Ｋの選択のみによっては、配線抵抗値Ｒａを増加できない場合は、図６に示すように、ボンディングワイヤ１２または１３を適宜追加接続することにより、配線抵抗値ＲａをΔＲ増加させることができる。   FIG. 7 is an explanatory diagram showing the on-resistance per unit area of the main VDMOS 2 and the sense VDMOS 3. As shown in FIG. 7, the wiring resistance value Rd of the bonding wire 10 may increase by ΔR due to a change in the material or thickness of the bonding wire 10 of the sense VDMOS. In such a case, if the wiring resistance value Ra cannot be increased only by selecting the Kelvin terminal K, the wiring resistance value Ra is set by appropriately connecting bonding wires 12 or 13 as shown in FIG. ΔR can be increased.

これにより、図７に示すように、配線抵抗値Ｒａと、配線抵抗値（Ｒｃ＋Ｒｄ）とを等しくすることができる。
したがって、メインＶＤＭＯＳ２およびセンスＶＤＭＯＳ３間におけるオン抵抗比（カレントミラー比）の誤差をより一層小さくすることができるので、電流検出精度をより一層高めることができる。 Thereby, as shown in FIG. 7, the wiring resistance value Ra and the wiring resistance value (Rc + Rd) can be made equal.
Therefore, since the error of the on-resistance ratio (current mirror ratio) between the main VDMOS 2 and the sense VDMOS 3 can be further reduced, the current detection accuracy can be further increased.

図８は、第４実施形態の変更例を示すＶＤＭＯＳの平面説明図である。図８に示すように、隣接するケルビン端子Ｋ間を１本のボンディングワイヤ１４によってステッチ状に接続することもできる。図８に示す例では、左から２番目および３番目のケルビン端子Ｋ間がボンディングワイヤ１４によってステッチ状に接続されている。このケルビン端子Ｋ間の接続方法によれば、ボンディングワイヤの数が１本で済むため、ワイヤボンディング工程時間を短縮することができる。   FIG. 8 is an explanatory plan view of a VDMOS showing a modification of the fourth embodiment. As shown in FIG. 8, adjacent Kelvin terminals K can be connected in a stitch shape by a single bonding wire 14. In the example shown in FIG. 8, the second and third Kelvin terminals K from the left are connected in a stitch shape by bonding wires 14. According to this connection method between the Kelvin terminals K, since only one bonding wire is required, the wire bonding process time can be shortened.

＜第５実施形態＞
次に、この発明の第５実施形態について図を参照して説明する。図９は、この実施形態のＶＤＭＯＳの平面説明図である。 <Fifth Embodiment>
Next, a fifth embodiment of the present invention will be described with reference to the drawings. FIG. 9 is an explanatory plan view of the VDMOS of this embodiment.

図９に示すように、ケルビン端子Ｋの周囲が絶縁領域１ｄによって囲まれている。絶縁領域１ｄによって囲まれた領域は、メイン側ソース電極膜４になっている。図９に示す例では、絶縁領域１ｄによって囲まれたメイン側ソース側電極４は、横長に形成されている。絶縁領域１ｄの一部には、絶縁領域１ｄの形成されていない領域４ａが形成されており、その領域４ａを介して、絶縁領域１ｄによって囲まれた領域の内外が導通している。   As shown in FIG. 9, the periphery of the Kelvin terminal K is surrounded by the insulating region 1d. A region surrounded by the insulating region 1 d is the main-side source electrode film 4. In the example shown in FIG. 9, the main-side source-side electrode 4 surrounded by the insulating region 1d is formed horizontally long. A region 4a in which the insulating region 1d is not formed is formed in a part of the insulating region 1d, and the inside and outside of the region surrounded by the insulating region 1d are conducted through the region 4a.

以上のように、領域４ａを形成する位置によって、ドレイン電流経路が変化するため、配線抵抗値Ｒａを調整することができる。また、ゲート電極膜５の一部５ａの長さの調整と、領域４ａの形成位置による調整とを組み合わせることができる。
したがって、メインＶＤＭＯＳ２およびセンスＶＤＭＯＳ３間におけるオン抵抗比（カレントミラー比）の誤差をより一層小さくすることができるので、電流検出精度をより一層高めることができる。 As described above, since the drain current path varies depending on the position where the region 4a is formed, the wiring resistance value Ra can be adjusted. Further, the adjustment of the length of the part 5a of the gate electrode film 5 and the adjustment by the formation position of the region 4a can be combined.
Therefore, since the error of the on-resistance ratio (current mirror ratio) between the main VDMOS 2 and the sense VDMOS 3 can be further reduced, the current detection accuracy can be further increased.

図１０は、第５実施形態の変更例を示すＶＤＭＯＳの平面説明図である。図１０に示すように、ケルビン端子Ｋの周囲を囲む絶縁領域１ｄには、上述した領域４ａが複数形成されている。また、各領域４ａは、レーザなどによる除去装置によって除去可能に形成されており、除去された領域は、絶縁領域１ｄと同じ機能を有する領域になる。   FIG. 10 is an explanatory plan view of a VDMOS showing a modification of the fifth embodiment. As shown in FIG. 10, a plurality of the above-described regions 4a are formed in the insulating region 1d surrounding the periphery of the Kelvin terminal K. Each region 4a is formed so as to be removable by a removal device such as a laser, and the removed region becomes a region having the same function as the insulating region 1d.

このように、除去可能な領域４ａを複数形成し、所望の領域４ａを除去することによって、ドレイン電流経路を変えることができるため、配線抵抗値Ｒａを調整することができる。また、ゲート電極膜５の一部５ａの長さの調整と、除去する領域４ａの選択による調整とを組み合わせることができる。
したがって、メインＶＤＭＯＳ２およびセンスＶＤＭＯＳ３間におけるオン抵抗比（カレントミラー比）の誤差をより一層小さくすることができるので、電流検出精度をより一層高めることができる。 In this way, by forming a plurality of removable regions 4a and removing the desired region 4a, the drain current path can be changed, so that the wiring resistance value Ra can be adjusted. Further, the adjustment of the length of the part 5a of the gate electrode film 5 and the adjustment by selecting the region 4a to be removed can be combined.
Therefore, since the error of the on-resistance ratio (current mirror ratio) between the main VDMOS 2 and the sense VDMOS 3 can be further reduced, the current detection accuracy can be further increased.

＜他の実施形態＞
（１）図１１は、他の実施形態に係るＶＤＭＯＳの平面説明図である。図１１に示すように、絶縁領域１ｂがメイン側ソース電極膜４に入り込んでいる。絶縁領域１ｂには、温度センサ１５が配置されている。温度センサ１５は、接続パッド１２ａ，１２ａによってＶＤＭＯＳ１の内部に配置された温度検出回路と接続されている。また、絶縁領域１ｂには、ゲート端子Ｇおよびミラー端子Ｍが配置されている。このように、絶縁領域１ｂに温度センサ１５、ゲート端子Ｇおよびミラー端子Ｍを配置することにより、絶縁領域１ｂを有効活用することができる。 <Other embodiments>
(1) FIG. 11 is an explanatory plan view of a VDMOS according to another embodiment. As shown in FIG. 11, the insulating region 1 b enters the main-side source electrode film 4. A temperature sensor 15 is disposed in the insulating region 1b. The temperature sensor 15 is connected to a temperature detection circuit disposed inside the VDMOS 1 by connection pads 12a and 12a. A gate terminal G and a mirror terminal M are disposed in the insulating region 1b. Thus, by arranging the temperature sensor 15, the gate terminal G, and the mirror terminal M in the insulating region 1b, the insulating region 1b can be effectively used.

なお、絶縁領域１ｂの図面下端からその内方へメイン側ソース電極膜４を延出形成し、その形成領域にケルビン端子Ｋを配置することもできる。また、絶縁領域１ｂに配置する素子は、温度センサ以外の素子または回路でもよい。   Alternatively, the main-side source electrode film 4 may be formed to extend from the lower end of the insulating region 1b to the inside thereof, and the Kelvin terminal K may be disposed in the formation region. Further, the element disposed in the insulating region 1b may be an element or a circuit other than the temperature sensor.

（２）前述の各実施形態では、この発明に係る半導体装置としてＶＤＭＯＳを例に挙げて説明したが、横型ＭＯＳトランジスタ素子（ＬＤＭＯＳ，Lateral Double Diffused MOS）にもこの発明を適用することができる。また、ゲート電極は、トレンチ型でもプレーナ型でもよい。さらに、Ｐチャネル型のＭＯＳにも適用することができる。 (2) In the above-described embodiments, the VDMOS has been described as an example of the semiconductor device according to the present invention. However, the present invention can also be applied to a lateral MOS transistor element (LDMOS, Lateral Double Diffused MOS). The gate electrode may be a trench type or a planar type. Furthermore, the present invention can also be applied to a P-channel type MOS.

（３）また、この発明は、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ，Insulated Gate Bipolar Transistor）にも適用することができる。この場合、ＶＤＭＯＳ１のソース電極に対応する部分がエミッタ電極になり、ドレイン電極に対応する部分がコレクタ電極になる。 (3) The present invention can also be applied to an insulated gate bipolar transistor (IGBT). In this case, a portion corresponding to the source electrode of the VDMOS 1 becomes an emitter electrode, and a portion corresponding to the drain electrode becomes a collector electrode.

なお、特許請求の範囲などで記載した「ほぼ等しい」とは、完全に等しくなる場合の他、実質的に等しくなる場合も含むことを意味する。   In addition, “substantially equal” described in the claims and the like means including not only completely equal but also substantially equal.

ＶＤＭＯＳの適用例を示す回路図である。It is a circuit diagram which shows the example of application of VDMOS. 第１実施形態のＶＤＭＯＳの平面説明図である。It is plane explanatory drawing of VDMOS of 1st Embodiment. メインＶＤＭＯＳ２およびセンスＶＤＭＯＳ３の単位面積当りのオン抵抗を示す説明図である。FIG. 6 is an explanatory diagram showing on-resistance per unit area of the main VDMOS2 and the sense VDMOS3. 第２実施形態のＶＤＭＯＳの平面説明図である。It is plane explanatory drawing of VDMOS of 2nd Embodiment. 第３実施形態のＶＤＭＯＳの平面説明図である。It is a plane explanatory view of VDMOS of a 3rd embodiment. 第４実施形態のＶＤＭＯＳの平面説明図である。It is a plane explanatory view of VDMOS of a 4th embodiment. メインＶＤＭＯＳ２およびセンスＶＤＭＯＳ３の単位面積当りのオン抵抗を示す説明図である。FIG. 6 is an explanatory diagram showing on-resistance per unit area of the main VDMOS2 and the sense VDMOS3. 第４実施形態の変更例を示すＶＤＭＯＳの平面説明図である。It is plane explanatory drawing of VDMOS which shows the example of a change of 4th Embodiment. 第５実施形態のＶＤＭＯＳの平面説明図である。It is plane explanatory drawing of VDMOS of 5th Embodiment. 第５実施形態の変更例を示すＶＤＭＯＳの平面説明図である。It is plane explanatory drawing of VDMOS which shows the example of a change of 5th Embodiment. 他の実施形態に係るＶＤＭＯＳの平面説明図である。It is plane explanatory drawing of VDMOS which concerns on other embodiment.

符号の説明Explanation of symbols

１・・ＶＤＭＯＳ（半導体装置）、２・・メインＶＤＭＯＳ（メイン半導体素子）、
３・・センスＶＤＭＯＳ（センス半導体素子）、
４・・メイン側ソース電極膜（メイン側第１電極膜）、５・・ゲート電極膜、
６・・センス側ソース電極膜（センス側第１電極膜）、７・・ドレイン電流経路、
Ｋ・・ケルビン端子（電圧検出端子）、Ｌ・・線、
Ｍ・・ミラー端子（センス側端子）、Ｓ・・ソース端子（メイン側端子）、
Ｒａ〜Ｒｄ・・配線抵抗。 1 .... VDMOS (semiconductor device), 2 .... main VDMOS (main semiconductor element),
3. Sense VDMOS (sense semiconductor element),
4 ..Main side source electrode film (main side first electrode film) 5 ..Gate electrode film,
6 ..Sense side source electrode film (sense side first electrode film), 7 ..drain current path,
K ·· Kelvin terminal (voltage detection terminal), L · · wire,
M ・ ・ Mirror terminal (Sense side terminal), S ・ ・ Source terminal (Main side terminal),
Ra to Rd .. Wiring resistance.

Claims (10)

負荷に負荷電流を供給するメイン半導体素子と、
前記メイン半導体素子と並列接続され、前記メイン半導体素子と共にカレントミラー回路を構成するセンス半導体素子と、を同一の半導体基板に備えており、
前記メイン半導体素子は、
前記半導体基板の表面に配置された第１電極およびゲート電極と、前記半導体基板の裏面に配置された第２電極とを有し、前記ゲート電極に電圧を印加することにより前記第１および第２電極間に電流を流すように構成された複数のセルから構成されており、
前記センス半導体素子は、
前記メイン半導体素子を構成するセルよりも少ない数のセルから構成されており、
前記メイン半導体素子およびセンス半導体素子を構成する各セルのゲート電極および第２電極は、それぞれ共通接続されており、
前記メイン半導体素子を構成する各セルの第１電極を接続して前記半導体基板の表面に形成されたメイン側第１電極膜と、
前記センス半導体素子を構成するセルの第１電極を接続して前記半導体基板の表面に形成されたセンス側第１電極膜と、
前記メイン側第１電極膜に接続されたメイン側端子と、
前記センス側第１電極膜に接続されたセンス側端子と、
前記メイン側第１電極膜において前記メイン側端子とは異なる箇所に接続された電圧検出端子と、を備えており、
前記センス側端子および電圧検出端子が、前記センス半導体素子に流れる電流を検出するための電流検出回路に接続可能に構成された半導体装置において、
前記センス半導体素子の配線抵抗値と、前記センス側端子および前記電流検出回路間の配線抵抗値とを加算した配線抵抗値が、前記メイン側端子および電圧検出端子間の配線抵抗値を前記メイン側端子の配線抵抗値から減算した配線抵抗値とほぼ等しくなるように構成されてなることを特徴とする半導体装置。 A main semiconductor element for supplying a load current to the load;
A sense semiconductor element that is connected in parallel with the main semiconductor element and forms a current mirror circuit together with the main semiconductor element, is provided on the same semiconductor substrate,
The main semiconductor element is
A first electrode and a gate electrode disposed on a surface of the semiconductor substrate; and a second electrode disposed on a back surface of the semiconductor substrate, and applying the voltage to the gate electrode causes the first and second electrodes to be applied. Consists of a plurality of cells configured to pass current between the electrodes,
The sense semiconductor element is
It is composed of a smaller number of cells than the cells constituting the main semiconductor element,
The gate electrode and the second electrode of each cell constituting the main semiconductor element and the sense semiconductor element are connected in common,
A main-side first electrode film formed on the surface of the semiconductor substrate by connecting the first electrodes of the cells constituting the main semiconductor element;
A sense-side first electrode film formed on the surface of the semiconductor substrate by connecting the first electrodes of the cells constituting the sense semiconductor element;
A main-side terminal connected to the main-side first electrode film;
A sense side terminal connected to the sense side first electrode film;
A voltage detection terminal connected to a location different from the main side terminal in the main side first electrode film,
In the semiconductor device configured such that the sense side terminal and the voltage detection terminal can be connected to a current detection circuit for detecting a current flowing in the sense semiconductor element.
The wiring resistance value obtained by adding the wiring resistance value of the sense semiconductor element and the wiring resistance value between the sense side terminal and the current detection circuit is the wiring resistance value between the main side terminal and the voltage detection terminal. A semiconductor device configured to be substantially equal to a wiring resistance value subtracted from a wiring resistance value of a terminal. 前記各メインセルの各ゲート電極間を接続してなるゲート電極膜が、前記半導体基板の表面において前記メイン側第１電極膜の周囲に形成されており、
前記ゲート電極膜の一部が、前記メイン側第１電極膜における前記メイン側端子と前記電圧検出端子とを結ぶ線を遮るように前記メイン側第１電極膜に入り込んでなることを特徴とする請求項１に記載の半導体装置。 A gate electrode film formed by connecting the gate electrodes of the main cells is formed around the main first electrode film on the surface of the semiconductor substrate;
A part of the gate electrode film enters the main-side first electrode film so as to block a line connecting the main-side terminal and the voltage detection terminal in the main-side first electrode film. The semiconductor device according to claim 1. 前記メイン側第１電極膜のうち、前記メイン側端子および電圧検出端子間の領域には、前記メイン側第１電極膜の形成されていない非形成領域が、前記メイン側第１電極膜における前記メイン側端子と前記電圧検出端子とを結ぶ線を遮るように前記メイン側第１電極膜に入り込んでなることを特徴とする請求項１または請求項２に記載の半導体装置。   Of the main side first electrode film, a region where the main side first electrode film is not formed is formed in the region between the main side terminal and the voltage detection terminal in the main side first electrode film. 3. The semiconductor device according to claim 1, wherein the semiconductor device enters the main-side first electrode film so as to block a line connecting the main-side terminal and the voltage detection terminal. 前記電圧検出端子が前記メイン側第１電極膜の複数箇所に配置されてなることを特徴とする請求項１ないし請求項３のいずれか１つに記載の半導体装置。   4. The semiconductor device according to claim 1, wherein the voltage detection terminals are arranged at a plurality of locations on the main-side first electrode film. 5. 前記各電圧検出端子間には、前記メイン側第１電極膜の形成されていない非形成領域が介在されてなることを特徴とする請求項４に記載の半導体装置。   The semiconductor device according to claim 4, wherein a non-formation region where the main-side first electrode film is not formed is interposed between the voltage detection terminals. 前記各電圧検出端子のうち所定の電圧検出端子間が、線材によって短絡されてなることを特徴とする請求項４または請求項５に記載の半導体装置。   6. The semiconductor device according to claim 4, wherein a predetermined voltage detection terminal among the voltage detection terminals is short-circuited by a wire. 前記電圧検出端子の周囲は、前記メイン側第１電極膜の形成されていない非形成領域によって囲まれており、かつ、その非形成領域の一部には、前記メイン側第１電極膜の形成された形成領域が存在し、その形成領域によって前記電圧検出端子の周囲の外側と内側とが導通してなることを特徴とする請求項４ないし請求項６のいずれか１つに記載の半導体装置。   The periphery of the voltage detection terminal is surrounded by a non-formation region where the main-side first electrode film is not formed, and the main-side first electrode film is formed in a part of the non-formation region. 7. The semiconductor device according to claim 4, wherein a formed region is formed, and the outer side and the inner side of the periphery of the voltage detection terminal are electrically connected by the formed region. . 前記形成領域が、所定の除去手段によって除去可能に複数存在してなることを特徴とする請求項７に記載の半導体装置。   8. The semiconductor device according to claim 7, wherein a plurality of the formation regions exist so as to be removable by a predetermined removing means. 前記非形成領域には、前記メイン側半導体素子およびセンス側半導体素子以外の半導体素子または回路が形成されてなることを特徴とする請求項３ないし請求項８のいずれか１つに記載の半導体装置。   9. The semiconductor device according to claim 3, wherein a semiconductor element or a circuit other than the main-side semiconductor element and the sense-side semiconductor element is formed in the non-formation region. . 前記第１および第２電極は、それぞれソース電極、ドレイン電極であり、前記メイン側半導体素子およびセンス側半導体素子は、それぞれＤＭＯＳであることを特徴とする請求項１ないし請求項９のいずれか１つに記載の半導体装置。   The first and second electrodes are a source electrode and a drain electrode, respectively, and the main semiconductor element and the sense semiconductor element are DMOSs, respectively. The semiconductor device described in one.
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