JP2012074505A - Substrate for semiconductor mounting devices, and semiconductor mounting device - Google Patents

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Hironori Sato
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Abstract

PROBLEM TO BE SOLVED: To provide a substrate for semiconductor mounting devices that is capable of obtaining a high reliability.SOLUTION: In a substrate 10 for semiconductor mounting devices, a semiconductor chip 21 can be surface-mounted on a semiconductor chip mounting region 23 of a first principal surface 12 of a multilayer wiring substrate 11 by a flip-chip connection method. A plurality of second principal surface side solder bumps 52 comprising a plate-like component mounting region 53 are formed at a position immediately under the semiconductor chip 21 on a second principal surface 13 of the multilayer wiring substrate 11. A plate-like component 101 formed of inorganic material mainly is surface-mounted on the multilayer wiring substrate 11 via the plurality of second principal surface side solder bumps 52 by the flip-chip connection method. The plurality of second principal surface side solder bumps 52 are sealed by second principal surface side underfill 107 provided in a gap S2 between the second principal surface 13 and the plate-like component 101.

Description

本発明は、多層配線基板の半導体チップ搭載領域に半導体チップがフリップチップ接続方式で表面実装された半導体搭載装置、及び半導体搭載装置用基板に関するものである。   The present invention relates to a semiconductor mounting device in which a semiconductor chip is surface-mounted by a flip chip connection method in a semiconductor chip mounting region of a multilayer wiring board, and a substrate for a semiconductor mounting device.

コンピュータのマイクロプロセッサ等として使用される半導体チップ（ＩＣチップ）は、近年ますます高速化、高機能化しており、これに付随して端子数が増え、端子間ピッチも狭くなる傾向にある。一般的にＩＣチップの底面には多数の端子が密集してアレイ状に配置されており、このような端子群はマザーボード側の端子群に対してフリップチップの形態で接続される。但し、ＩＣチップ側の端子群とマザーボード側の端子群とでは端子間ピッチに大きな差があることから、ＩＣチップをマザーボード上に直接的に接続することは困難である。そのため、通常はＩＣチップを半導体搭載装置用基板上に搭載してなる半導体搭載装置を作製し、その半導体搭載装置をマザーボード上に搭載するという手法が採用される。なお、半導体搭載装置用基板とＩＣチップとの隙間は、アンダーフィルにより封止されている。また、この種の半導体搭載装置においては、ＩＣチップのスイッチングノイズの低減や電源電圧の安定化を図るために、コンデンサ（「キャパシタ」とも言う）を設けることが提案されている。その一例として、特許文献１には、コア基板の表面及び裏面にビルドアップ層を形成してなる多層配線基板の表面にＩＣチップを搭載するとともに、多層配線基板の表面においてＩＣチップの側方となる箇所に複数のチップコンデンサを搭載した半導体搭載装置が提案されている。また、特許文献１には、多層配線基板の表面にＩＣチップを搭載するとともに、多層配線基板の裏面においてＩＣチップの直下となる箇所に複数のチップコンデンサを搭載した半導体搭載装置も提案されている。   In recent years, semiconductor chips (IC chips) used as computer microprocessors and the like have become increasingly faster and more functional, and accordingly, the number of terminals tends to increase and the pitch between terminals tends to narrow. In general, a large number of terminals are densely arranged on the bottom surface of an IC chip, and such a terminal group is connected to a terminal group on the motherboard side in the form of a flip chip. However, it is difficult to connect the IC chip directly on the mother board because there is a large difference in the pitch between the terminals of the terminal group on the IC chip side and the terminal group on the mother board side. For this reason, usually, a method is employed in which a semiconductor mounting device in which an IC chip is mounted on a substrate for a semiconductor mounting device is manufactured, and the semiconductor mounting device is mounted on a motherboard. The gap between the substrate for semiconductor mounting device and the IC chip is sealed with underfill. Further, in this type of semiconductor mounting device, it has been proposed to provide a capacitor (also referred to as “capacitor”) in order to reduce switching noise of the IC chip and stabilize the power supply voltage. As an example, Patent Document 1 discloses that an IC chip is mounted on the surface of a multilayer wiring board in which build-up layers are formed on the front surface and the back surface of the core substrate, and the side of the IC chip on the surface of the multilayer wiring board. A semiconductor mounting device in which a plurality of chip capacitors are mounted at a certain point has been proposed. Patent Document 1 also proposes a semiconductor mounting apparatus in which an IC chip is mounted on the front surface of a multilayer wiring board and a plurality of chip capacitors are mounted on the back surface of the multilayer wiring board immediately below the IC chip. .

ところで、近年では、ＩＣチップの高速化に伴い、使用される信号周波数が高周波帯域となってきている。この場合、コア基板を貫通する配線（即ち、表面及び裏面に形成されたビルドアップ層間の導通を図るための配線）が大きなインダクタンスとして寄与し、高周波信号の伝送ロスや回路誤動作の発生につながり、高速化の妨げとなってしまう。この問題を解決するために、薄型化したコア基板を有する多層配線基板を作製することや、コア基板を有さない多層配線基板（コアレス配線基板）を作製することが提案されている。これらの配線基板は、比較的厚いコア基板を薄型化または省略することにより全体の配線長を短くしたものであるため、高周波信号の伝送ロスが低減され、ＩＣチップを高速で動作させることが可能となる。   By the way, in recent years, with the increase in the speed of IC chips, the signal frequency used has become a high frequency band. In this case, the wiring penetrating the core substrate (that is, the wiring for establishing conduction between the build-up layers formed on the front surface and the back surface) contributes as a large inductance, leading to transmission loss of high-frequency signals and circuit malfunction. This will hinder speeding up. In order to solve this problem, it has been proposed to produce a multilayer wiring board having a thinned core substrate or to produce a multilayer wiring board (coreless wiring board) having no core substrate. These wiring boards are made by shortening the overall wiring length by thinning or omitting a relatively thick core substrate, so that the transmission loss of high-frequency signals is reduced and the IC chip can be operated at high speed. It becomes.

特開２００７−８０９７６号公報（図１，図３等）JP 2007-80976 A (FIG. 1, FIG. 3 etc.)

しかしながら、ＩＣチップ接合後の冷却時において、コア基板の裏面側に位置するビルドアップ層は収縮するが、コア基板の表面側に位置するビルドアップ層は、ＩＣチップ等があるために殆ど収縮しない。よって、多層配線基板は裏面側に反りやすくなる。なお、従来の多層配線基板は、コア基板の薄型化または省略に伴って薄くなっているため、多層配線基板の反りは顕著になる。このとき、コア基板やビルドアップ層よりもかなり熱膨張係数が小さいＩＣチップは、多層配線基板の反りに追従できないため、ＩＣチップと多層配線基板との間に接続不良が発生する可能性がある。しかも、ＩＣチップ−多層配線基板間の熱膨張係数差に起因して発生した応力が、ＩＣチップとビルドアップ層との接合部やＩＣチップ自身に集中するため、ＩＣチップやその接合部が破壊されやすくなる。また、チップコンデンサとビルドアップ層との接合部やチップコンデンサ自身にも応力が集中するため、チップコンデンサやその接合部が破壊されやすくなる。その結果、多層配線基板を備える半導体搭載装置用基板、ひいては半導体搭載装置の信頼性が低下してしまう。   However, during cooling after IC chip bonding, the buildup layer located on the back surface side of the core substrate shrinks, but the buildup layer located on the surface side of the core substrate hardly shrinks due to the presence of IC chips or the like. . Therefore, the multilayer wiring board tends to warp to the back side. In addition, since the conventional multilayer wiring board becomes thinner as the core board becomes thinner or omitted, the warpage of the multilayer wiring board becomes remarkable. At this time, an IC chip having a coefficient of thermal expansion considerably smaller than that of the core substrate or the buildup layer cannot follow the warp of the multilayer wiring board, so that a connection failure may occur between the IC chip and the multilayer wiring board. . In addition, the stress generated due to the difference in thermal expansion coefficient between the IC chip and the multilayer wiring board is concentrated on the joint between the IC chip and the buildup layer and the IC chip itself, so the IC chip and the joint are destroyed. It becomes easy to be done. Further, stress concentrates on the junction between the chip capacitor and the build-up layer and the chip capacitor itself, so that the chip capacitor and the junction are easily broken. As a result, the reliability of the substrate for a semiconductor mounting device including the multilayer wiring board, and thus the semiconductor mounting device, is lowered.

本発明は上記の課題に鑑みてなされたものであり、その目的は、高い信頼性を得ることができる半導体搭載装置用基板を提供することにある。また、本発明の別の目的は、上記の半導体搭載装置用基板を有する好適な半導体搭載装置を提供することにある。   The present invention has been made in view of the above problems, and an object of the present invention is to provide a substrate for a semiconductor mounting device capable of obtaining high reliability. Another object of the present invention is to provide a suitable semiconductor mounting device having the semiconductor mounting device substrate.

そして上記課題を解決するための手段（手段１）としては、第１主面及び第２主面を有する多層配線基板を備え、前記第１主面にて設定された半導体チップ搭載領域に半導体チップがフリップチップ接続方式で表面実装されうるとともに、前記第１主面と前記半導体チップとの隙間が第１主面側アンダーフィルにより封止されうる半導体搭載装置用基板において、前記第２主面において前記半導体チップの直下となる箇所に板状部品搭載領域をなす複数の第２主面側はんだバンプが形成され、前記複数の第２主面側はんだバンプを介して、無機材料を主体とする板状部品がフリップチップ接続方式で表面実装され、前記第２主面と前記板状部品との隙間に設けられた第２主面側アンダーフィルにより前記複数の第２主面側はんだバンプが封止されていることを特徴とする半導体搭載装置用基板がある。   As means for solving the above problems (means 1), a multilayer wiring board having a first main surface and a second main surface is provided, and a semiconductor chip is provided in a semiconductor chip mounting region set on the first main surface. Can be surface-mounted by a flip chip connection method, and a gap between the first main surface and the semiconductor chip can be sealed by a first main surface side underfill, in the second main surface, A plurality of second principal surface side solder bumps forming a plate-like component mounting region are formed immediately below the semiconductor chip, and a plate mainly composed of an inorganic material via the plurality of second principal surface side solder bumps. A plurality of second main surface side solder bumps are sealed by a second main surface side underfill provided in a gap between the second main surface and the plate-shaped component. There are mounting semiconductor device substrate, characterized by being.

従って、手段１に記載の半導体搭載装置用基板によると、多層配線基板の第２主面に板状部品が実装されているため、多層配線基板の第１主面に半導体チップを実装すれば、多層配線基板が板状部品と半導体チップとによって挟み込まれた状態となる。この場合、多層配線基板の反りが防止されるようになるため、半導体チップと多層配線基板との接続状態が確実に維持される。しかも、第１主面と半導体チップとの隙間を第１主面側アンダーフィルによって封止した場合に、半導体チップと多層配線基板との接合部にかかる応力を第１主面側アンダーフィルで緩和できるようになり、板状部品と多層配線基板との接合部にかかる応力を第２主面側アンダーフィルで緩和できるようになる。この場合、半導体チップや、半導体チップと多層配線基板との接合部が破壊されにくくなるとともに、板状部品や、板状部品と多層配線基板との接合部が破壊されにくくなる。従って、半導体搭載装置用基板の信頼性が高くなる。   Therefore, according to the substrate for a semiconductor mounting device described in the means 1, since the plate-like component is mounted on the second main surface of the multilayer wiring board, if the semiconductor chip is mounted on the first main surface of the multilayer wiring board, The multilayer wiring board is sandwiched between the plate-like component and the semiconductor chip. In this case, since the warp of the multilayer wiring board is prevented, the connection state between the semiconductor chip and the multilayer wiring board is reliably maintained. In addition, when the gap between the first main surface and the semiconductor chip is sealed by the first main surface side underfill, the stress applied to the joint portion between the semiconductor chip and the multilayer wiring board is relieved by the first main surface side underfill. As a result, the stress applied to the joint between the plate-like component and the multilayer wiring board can be relaxed by the second main surface side underfill. In this case, the semiconductor chip and the joint between the semiconductor chip and the multilayer wiring board are not easily broken, and the plate-like component or the joint between the plate-like part and the multilayer wiring board is not easily broken. Therefore, the reliability of the substrate for semiconductor mounting device is increased.

半導体搭載装置用基板は、第１主面及び第２主面を有する多層配線基板を備えている。多層配線基板を形成する材料は特に限定されず任意であるが、例えば、樹脂材料などが好適である。好適な樹脂材料としては、ＥＰ樹脂（エポキシ樹脂）、ＰＩ樹脂（ポリイミド樹脂）、ＢＴ樹脂（ビスマレイミド−トリアジン樹脂）、ＰＰＥ樹脂（ポリフェニレンエーテル樹脂）等が挙げられる。そのほか、これらの樹脂とガラス繊維（ガラス織布やガラス不織布）との複合材料を樹脂材料として用いてもよい。その具体例としては、ガラス−ＢＴ複合基板、高Ｔｇガラス−エポキシ複合基板（ＦＲ−４、ＦＲ−５等）等の高耐熱性積層板などがある。また、これらの樹脂とポリアミド繊維等の有機繊維との複合材料を樹脂材料として用いてもよい。あるいは、連続多孔質ＰＴＦＥ等の三次元網目状フッ素系樹脂基材にエポキシ樹脂などの熱硬化性樹脂を含浸させた樹脂−樹脂複合材料を樹脂材料として用いてもよい。他の多層配線基板を形成する材料として、例えば各種のセラミックなどを選択することもできる。なお、かかる多層配線基板の構造としては特に限定されないが、例えばコア基板の片面または両面にビルドアップ層を有するビルドアップ多層配線基板であってもよいし、コア基板を有さないコアレス配線基板であってもよい。   The substrate for a semiconductor mounting device includes a multilayer wiring board having a first main surface and a second main surface. The material for forming the multilayer wiring board is not particularly limited and is arbitrary. For example, a resin material is preferable. Suitable resin materials include EP resin (epoxy resin), PI resin (polyimide resin), BT resin (bismaleimide-triazine resin), PPE resin (polyphenylene ether resin), and the like. In addition, a composite material of these resins and glass fibers (glass woven fabric or glass nonwoven fabric) may be used as the resin material. Specific examples thereof include a highly heat-resistant laminate such as a glass-BT composite substrate and a high Tg glass-epoxy composite substrate (FR-4, FR-5, etc.). A composite material of these resins and organic fibers such as polyamide fibers may be used as the resin material. Alternatively, a resin-resin composite material obtained by impregnating a thermosetting resin such as an epoxy resin into a three-dimensional network fluorine-based resin base material such as continuous porous PTFE may be used as the resin material. As a material for forming another multilayer wiring board, for example, various ceramics can be selected. The structure of the multilayer wiring board is not particularly limited. For example, it may be a buildup multilayer wiring board having a buildup layer on one side or both sides of the core board, or a coreless wiring board having no core board. There may be.

また、第１主面にて設定された半導体チップ搭載領域には、半導体チップがフリップチップ接続方式で表面実装されうるようになっている。なお、半導体チップ（ＩＣチップ）としては、ＤＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ（Static Random Access Memory ）などを挙げることができる。ここで、「半導体チップ」とは、主としてコンピュータのマイクロプロセッサ等として使用される素子をいう。   Further, the semiconductor chip can be surface-mounted by the flip chip connection method in the semiconductor chip mounting region set on the first main surface. Examples of the semiconductor chip (IC chip) include a DRAM (Dynamic Random Access Memory) and an SRAM (Static Random Access Memory). Here, “semiconductor chip” refers to an element mainly used as a microprocessor of a computer.

一方、第２主面において半導体チップの直下となる箇所には、板状部品搭載領域をなす複数の第２主面側はんだバンプが形成され、複数の第２主面側はんだバンプを介して、無機材料を主体とする板状部品がフリップチップ接続方式で表面実装されている。ここで、板状部品搭載領域の面積は、半導体チップ搭載領域の面積よりも大きいことが好ましい。換言すると、板状部品搭載領域に搭載される板状部品の面積は、半導体チップ搭載領域に搭載される半導体チップの面積よりも大きいことが好ましい。このようにすれば、半導体チップが、多層配線基板によって直接的に支持されるだけではなく、板状部品によっても間接的に支持されるようになる。その結果、半導体チップと多層配線基板との接合部がよりいっそう破壊されにくくなるため、半導体搭載装置用基板の信頼性がよりいっそう向上する。   On the other hand, a plurality of second main surface side solder bumps forming a plate-like component mounting area are formed at a location directly below the semiconductor chip on the second main surface, and through the plurality of second main surface side solder bumps, A plate-like component mainly composed of an inorganic material is surface-mounted by a flip chip connection method. Here, the area of the plate-shaped component mounting area is preferably larger than the area of the semiconductor chip mounting area. In other words, the area of the plate-like component mounted on the plate-shaped component mounting area is preferably larger than the area of the semiconductor chip mounted on the semiconductor chip mounting area. In this way, the semiconductor chip is not only directly supported by the multilayer wiring board but also indirectly supported by the plate-like component. As a result, the joint between the semiconductor chip and the multilayer wiring board is more difficult to break, so that the reliability of the substrate for semiconductor mounting device is further improved.

また、板状部品は、多層配線基板よりも熱膨張係数が小さいものであることが好ましく、例えば、セラミック製板状部品や金属製板状部品などを挙げることができる。さらに、板状部品としては、例えば電気が流れる導体（回路など）を有するものを想定している。ここで、「熱膨張係数」とは、厚さ方向（Ｚ方向）に対して垂直な方向（ＸＹ方向）の熱膨張係数のことを意味し、０℃〜１００℃間のＴＭＡ（熱機械分析装置）にて測定した値のことをいう（以下、同じ）。「ＴＭＡ」とは、熱機械的分析をいい、例えばＪＰＣＡ−ＢＵ０１に規定されるものをいう。   Moreover, it is preferable that a plate-shaped component is a thing with a smaller thermal expansion coefficient than a multilayer wiring board, for example, a ceramic plate-shaped component, a metal plate-shaped component, etc. can be mentioned. Furthermore, as a plate-shaped component, what has the conductor (circuit etc.) through which electricity flows is assumed, for example. Here, the “thermal expansion coefficient” means a thermal expansion coefficient in a direction (XY direction) perpendicular to the thickness direction (Z direction), and TMA (thermomechanical analysis) between 0 ° C. and 100 ° C. Means the value measured in the apparatus) (hereinafter the same). “TMA” refers to thermomechanical analysis, such as that defined in JPCA-BU01.

なお、金属製板状部品を構成する金属材料としては、鉄、金、銀、銅、銅合金、鉄ニッケル合金、珪素、ガリウム砒素などがある。金属製板状部品としては、半導体チップ（ＩＣチップ）や、半導体製造プロセスで製造されたＭＥＭＳ（Micro Electro Mechanical Systems）素子などを挙げることができる。また、金属製板状部品としては、多層配線基板−マザーボード間に介在して両者の電気的な接続を図る中継基板（インターポーザ）などを挙げることもできる。中継基板は、基板主面−基板裏面間をつなぐ導体を複数有している。一方、セラミック製板状部品を構成するセラミック材料としては、例えばアルミナ、ガラスセラミック、結晶化ガラス等の低温焼成材料、窒化アルミニウム、炭化珪素、窒化珪素などがある。セラミック製板状部品としては、上記した中継基板や、複数のビア導体を有するビアアレイタイプの板状セラミックコンデンサなどを挙げることができる。なお、セラミックコンデンサは、チタン酸バリウムを主成分とする誘電体とニッケルを主体とする複数の内層電極とが積層配置され、複数の内層電極に対して接続する複数のビア導体が全体としてアレイ状に配置されているビアアレイタイプの板状積層セラミックコンデンサであることが好ましい。このような構造であれば、セラミックコンデンサのインダクタンスの低減化が図られ、ノイズ吸収や電源変動平滑化のための高速電源供給が可能となる。また、セラミックコンデンサ全体の小型化が図りやすくなり、ひいては半導体搭載装置用基板全体の小型化も図りやすくなる。しかも、小さい割に高静電容量が達成しやすく、より安定した電源供給が可能となる。   Examples of the metal material constituting the metal plate-like component include iron, gold, silver, copper, copper alloy, iron nickel alloy, silicon, and gallium arsenide. Examples of the metal plate-like component include a semiconductor chip (IC chip) and a MEMS (Micro Electro Mechanical Systems) element manufactured by a semiconductor manufacturing process. In addition, examples of the metal plate-like component include a relay board (interposer) that is interposed between the multilayer wiring board and the mother board so as to electrically connect them. The relay substrate has a plurality of conductors that connect between the substrate main surface and the substrate back surface. On the other hand, examples of the ceramic material constituting the ceramic plate-like component include low-temperature fired materials such as alumina, glass ceramic, and crystallized glass, aluminum nitride, silicon carbide, and silicon nitride. Examples of the ceramic plate-shaped component include the above-described relay substrate and a via array type plate-shaped ceramic capacitor having a plurality of via conductors. A ceramic capacitor has a dielectric arrangement mainly composed of barium titanate and a plurality of inner layer electrodes mainly composed of nickel, and a plurality of via conductors connected to the plurality of inner layer electrodes as an array as a whole. It is preferable to be a via-array type plate-shaped multilayer ceramic capacitor disposed in the. With such a structure, the inductance of the ceramic capacitor can be reduced, and high-speed power supply for noise absorption and power supply fluctuation smoothing can be performed. In addition, the entire ceramic capacitor can be easily reduced in size, and as a result, the entire substrate for a semiconductor mounting device can be easily reduced in size. In addition, a high electrostatic capacity is easily achieved for a small amount, and a more stable power supply can be achieved.

ビア導体としては特に限定されないが、同時焼成法によってビア導体及び誘電体を形成する場合、ビア導体中の金属粉末は、誘電体の焼成温度よりも高融点である必要がある。なお、誘電体は高誘電率セラミックであるチタン酸バリウムからなるため、ビア導体中の金属粉末として、ニッケル（Ｎｉ）、銅（Ｃｕ）、銀（Ａｇ）、パラジウム（Ｐｄ）、白金（Ｐｔ）等やそれらの合金が選択可能である。   The via conductor is not particularly limited, but when the via conductor and the dielectric are formed by the simultaneous firing method, the metal powder in the via conductor needs to have a higher melting point than the firing temperature of the dielectric. Since the dielectric is made of high dielectric constant barium titanate, the metal powder in the via conductor is nickel (Ni), copper (Cu), silver (Ag), palladium (Pd), platinum (Pt). Etc. and their alloys can be selected.

さらに、板状部品は、板状部品搭載領域側に向けて配置される部品第１主面と、その部品第１主面の反対に位置する部品第２主面と、部品第１主面及び部品第２主面に対して直交する部品側面とを有するとともに、少なくとも部品第１主面と部品側面とをつなぐ部分が面取り加工部とされており、第２主面側アンダーフィルが、面取り加工部を被覆していることが好ましい。このような構成であれば、板状部品を板状部品搭載領域に搭載した場合に第２主面側アンダーフィルに応力が加わったとしても、部品第１主面と部品側面とをつなぐ部分への応力集中が、面取り加工部を設けることによって緩和される。その結果、第２主面側アンダーフィルでのクラックの発生を確実に防止することができる。   Further, the plate-shaped component includes a component first main surface arranged toward the plate-shaped component mounting region, a component second main surface positioned opposite to the component first main surface, a component first main surface, It has a component side surface orthogonal to the component second main surface, and at least a portion connecting the component first main surface and the component side surface is a chamfered portion, and the second main surface side underfill is chamfered. It is preferable to cover the part. With such a configuration, even when a stress is applied to the second main surface side underfill when the plate-shaped component is mounted in the plate-shaped component mounting region, to the portion connecting the component first main surface and the component side surface. Is reduced by providing a chamfered portion. As a result, the occurrence of cracks in the second main surface side underfill can be reliably prevented.

なお、板状セラミックコンデンサにおける面取り加工部の表面粗さＲａは、例えば０．５μｍ以上であることが好ましい。このようにすれば、面取り加工部に微小な凹凸が形成されるため、第２主面側アンダーフィルが凹凸に入り込みやすくなる。その結果、板状セラミックコンデンサと第２主面側アンダーフィルとの接合強度が向上し、ひいては半導体搭載装置用基板の信頼性がよりいっそう向上する。   Note that the surface roughness Ra of the chamfered portion in the plate-like ceramic capacitor is preferably, for example, 0.5 μm or more. In this way, since minute irregularities are formed in the chamfered portion, the second main surface side underfill is likely to enter the irregularities. As a result, the bonding strength between the plate-like ceramic capacitor and the second main surface side underfill is improved, and as a result, the reliability of the substrate for semiconductor mounting device is further improved.

また、面取り加工部は、平面状の面取り加工部であってもよいし、曲面状の面取り加工部であってもよいが、平面状の面取り加工部であることが好ましい。このようにすれば、曲面状の面取り加工部を形成する場合よりも、面取り加工部を高精度にかつ容易に形成することができる。   Further, the chamfered portion may be a flat chamfered portion or a curved chamfered portion, but is preferably a planar chamfered portion. In this way, the chamfered portion can be formed with high accuracy and easily as compared with the case where the curved chamfered portion is formed.

さらに、部品第１主面を基準とした面取り加工部の面取り角度、及び、部品側面を基準とした面取り加工部の面取り角度は、それぞれ９０°未満であることが好ましい。このようにすれば、部品第１主面と面取り加工部とがなす角度、及び、部品側面と面取り加工部とがなす角度が鈍角となる。その結果、それぞれの面をつなぐ部分において応力集中が緩和されるため、面取り加工部を被覆する第２主面側アンダーフィルでのクラックの発生をより確実に防止することができる。   Furthermore, it is preferable that the chamfering angle of the chamfered portion based on the component first principal surface and the chamfered angle of the chamfered portion based on the side surface of the component are each less than 90 °. If it does in this way, the angle which a part 1st main surface and a chamfering part make, and the angle which a part side surface and a chamfering part make will become an obtuse angle. As a result, since the stress concentration is relaxed at the portions connecting the respective surfaces, the occurrence of cracks in the second main surface side underfill covering the chamfered portion can be more reliably prevented.

また、第１主面と半導体チップとの隙間は、第１主面側アンダーフィルにより封止されうるようになっている。さらに、第２主面と板状部品との隙間に設けられた第２主面側アンダーフィルにより、複数の第２主面側はんだバンプが封止されている。ここで、第１主面側アンダーフィル及び第２主面側アンダーフィルの形成材料の好適例としては、エポキシ樹脂、フェノール樹脂、ウレタン樹脂、シリコーン樹脂、ポリイミド樹脂などが挙げられる。   Further, the gap between the first main surface and the semiconductor chip can be sealed by the first main surface side underfill. Further, a plurality of second main surface side solder bumps are sealed by a second main surface side underfill provided in a gap between the second main surface and the plate-like component. Here, as a suitable example of the formation material of the 1st main surface side underfill and the 2nd main surface side underfill, an epoxy resin, a phenol resin, a urethane resin, a silicone resin, a polyimide resin, etc. are mentioned.

なお、半導体チップ搭載領域内に、半導体チップをフリップチップ接続方式で表面実装するための複数の第１主面側はんだバンプが形成されるとともに、複数の第２主面側はんだバンプの高さが、複数の第１主面側はんだバンプの高さよりも大きく、第２主面と板状部品との隙間が、第１主面と半導体チップとの隙間よりも大きい場合、第１主面と半導体チップとの隙間に充填される第１主面側アンダーフィルの体積よりも、第２主面と板状部品との隙間に充填される第２主面側アンダーフィルの体積のほうが大きくなる。この場合、熱膨張係数が相対的に大きい材料によって第１主面側アンダーフィルを形成するとともに、熱膨張係数が相対的に小さい材料によって第２主面側アンダーフィルを形成することが好ましい。このようにすれば、第１主面側の熱膨張係数と第２主面側の熱膨張係数とのバランスが良くなるため、多層配線基板が第１主面側にも第２主面側にも反りにくくなる。   In the semiconductor chip mounting region, a plurality of first main surface side solder bumps for surface mounting the semiconductor chip by a flip chip connection method are formed, and the heights of the plurality of second main surface side solder bumps are When the height of the plurality of first main surface side solder bumps is larger and the gap between the second main surface and the plate-like component is larger than the gap between the first main surface and the semiconductor chip, the first main surface and the semiconductor The volume of the second main surface side underfill filled in the gap between the second main surface and the plate-like component is larger than the volume of the first main surface side underfill filled in the gap with the chip. In this case, it is preferable to form the first main surface side underfill with a material having a relatively large thermal expansion coefficient and to form the second main surface side underfill with a material having a relatively small thermal expansion coefficient. In this way, since the balance between the thermal expansion coefficient on the first main surface side and the thermal expansion coefficient on the second main surface side is improved, the multilayer wiring board is placed on the first main surface side as well as on the second main surface side. It becomes difficult to warp.

ここで、第１主面側はんだバンプ及び第２主面側はんだバンプに使用されるはんだ材料としては特に限定されないが、例えば錫鉛共晶はんだ（Ｓｎ／３７Ｐｂ：融点１８３℃）が使用される。錫鉛共晶はんだ以外のＳｎ／Ｐｂ系はんだ、例えばＳｎ／３６Ｐｂ／２Ａｇという組成のはんだ（融点１９０℃）などを使用してもよい。また、上記のような鉛入りはんだ以外にも、Ｓｎ−Ａｇ系はんだ、Ｓｎ−Ａｇ−Ｃｕ系はんだ、Ｓｎ−Ａｇ−Ｂｉ系はんだ、Ｓｎ−Ａｇ−Ｂｉ−Ｃｕ系はんだ、Ｓｎ−Ｚｎ系はんだ、Ｓｎ−Ｚｎ−Ｂｉ系はんだ等の鉛フリーはんだを選択することも可能である。   Here, the solder material used for the first main surface side solder bump and the second main surface side solder bump is not particularly limited. For example, tin-lead eutectic solder (Sn / 37Pb: melting point 183 ° C.) is used. . Sn / Pb solder other than tin-lead eutectic solder, for example, solder having a composition of Sn / 36Pb / 2Ag (melting point 190 ° C.) may be used. In addition to the above lead-containing solder, Sn-Ag solder, Sn-Ag-Cu solder, Sn-Ag-Bi solder, Sn-Ag-Bi-Cu solder, Sn-Zn solder It is also possible to select lead-free solder such as Sn—Zn—Bi solder.

また、第２主面側アンダーフィルの広がり面積は、第１主面側アンダーフィルの広がり面積よりも大きいことが好ましい。換言すると、第２主面側アンダーフィルに接触する板状部品の面積（具体的には、上記した部品第１主面の面積）は、第１主面側アンダーフィルに接触する半導体チップの面積（具体的には、半導体チップ搭載領域に向けて配置される面の面積）よりも大きいことが好ましい。このようにすれば、半導体チップが、多層配線基板によって直接的に支持されるだけではなく、板状部品によっても間接的に支持されるようになる。その結果、半導体チップと多層配線基板との接合部がよりいっそう破壊されにくくなるため、半導体搭載装置用基板の信頼性がよりいっそう向上する。   Moreover, it is preferable that the expansion area of the 2nd main surface side underfill is larger than the expansion area of the 1st main surface side underfill. In other words, the area of the plate-like component that contacts the second main surface side underfill (specifically, the area of the component first main surface described above) is the area of the semiconductor chip that contacts the first main surface side underfill. It is preferably larger than (specifically, the area of the surface arranged toward the semiconductor chip mounting region). In this way, the semiconductor chip is not only directly supported by the multilayer wiring board but also indirectly supported by the plate-like component. As a result, the joint between the semiconductor chip and the multilayer wiring board is more difficult to break, so that the reliability of the substrate for semiconductor mounting device is further improved.

上記課題を解決するための別の解決手段（手段２）としては、手段１に記載の半導体搭載装置用基板と、前記半導体チップ搭載領域にフリップチップ接続方式で表面実装された半導体チップと、前記第１主面と前記半導体チップとの隙間に設けられた第１主面側アンダーフィルとを備えた半導体搭載装置がある。   As another solution means (means 2) for solving the above-mentioned problem, the substrate for semiconductor mounting device according to means 1, a semiconductor chip surface-mounted on the semiconductor chip mounting area by a flip chip connection method, There is a semiconductor mounting apparatus including a first main surface side underfill provided in a gap between a first main surface and the semiconductor chip.

従って、手段２に記載の半導体搭載装置によると、多層配線基板の第１主面に半導体チップが実装されるとともに、多層配線基板の第２主面に板状部品が実装されているため、多層配線基板が板状部品と半導体チップとによって挟み込まれた状態となる。その結果、多層配線基板の反りが防止されるため、半導体チップと多層配線基板との接続状態が確実に維持される。しかも、半導体チップと多層配線基板との接合部にかかる応力が第１主面側アンダーフィルによって緩和されるとともに、板状部品と多層配線基板との接合部にかかる応力が第２主面側アンダーフィルによって緩和される。その結果、半導体チップや、半導体チップと多層配線基板との接合部が破壊されにくくなるとともに、板状部品や、板状部品と多層配線基板との接合部が破壊されにくくなる。従って、半導体搭載装置の信頼性が高くなる。   Therefore, according to the semiconductor mounting apparatus described in the means 2, the semiconductor chip is mounted on the first main surface of the multilayer wiring board and the plate-shaped component is mounted on the second main surface of the multilayer wiring board. The wiring board is sandwiched between the plate-like component and the semiconductor chip. As a result, since the warp of the multilayer wiring board is prevented, the connection state between the semiconductor chip and the multilayer wiring board is reliably maintained. In addition, the stress applied to the joint between the semiconductor chip and the multilayer wiring board is alleviated by the first main surface side underfill, and the stress applied to the joint between the plate-shaped component and the multilayer wiring board is reduced to the second main surface side underfill. Relaxed by Phil. As a result, the semiconductor chip and the junction between the semiconductor chip and the multilayer wiring board are less likely to be destroyed, and the plate-like component and the junction between the plate-like component and the multilayer wiring board are less likely to be destroyed. Therefore, the reliability of the semiconductor mounting device is increased.

第１実施形態における半導体搭載装置を示す概略断面図。1 is a schematic cross-sectional view showing a semiconductor mounting device in a first embodiment. 半導体搭載装置の上面を示す概略平面図。The schematic plan view which shows the upper surface of a semiconductor mounting apparatus. 板状積層セラミックコンデンサと第２主面側アンダーフィルとの関係を示す概略断面図。The schematic sectional drawing which shows the relationship between a plate-shaped multilayer ceramic capacitor and a 2nd main surface side underfill. 板状積層セラミックコンデンサを示す概略断面図。The schematic sectional drawing which shows a plate-shaped multilayer ceramic capacitor. 板状積層セラミックコンデンサの内層における接続を説明するための概略説明図。The schematic explanatory drawing for demonstrating the connection in the inner layer of a plate-shaped multilayer ceramic capacitor. 板状積層セラミックコンデンサの内層における接続を説明するための概略説明図。The schematic explanatory drawing for demonstrating the connection in the inner layer of a plate-shaped multilayer ceramic capacitor. 第２実施形態における半導体搭載装置を示す概略断面図。The schematic sectional drawing which shows the semiconductor mounting apparatus in 2nd Embodiment. 他の実施形態の半導体搭載装置を示す概略断面図。The schematic sectional drawing which shows the semiconductor mounting apparatus of other embodiment. 他の実施形態の半導体搭載装置を示す概略断面図。The schematic sectional drawing which shows the semiconductor mounting apparatus of other embodiment.

［第１実施形態］
以下、本発明の半導体搭載装置を具体化した第１実施形態を図面に基づき詳細に説明する。 [First Embodiment]
Hereinafter, a first embodiment of a semiconductor mounting device according to the present invention will be described in detail with reference to the drawings.

図１に示される半導体搭載装置１は、半導体搭載装置用基板１０と、半導体チップであるＩＣチップ２１と、第１主面側アンダーフィル２０とを備えるＢＧＡ（ボールグリッドアレイ）である。半導体搭載装置用基板１０は、第１主面１２及び第２主面１３を有する多層配線基板１１を備えている。多層配線基板１１は、略矩形板上のコア基板１４と、コア基板１４のコア主面１５上に形成される第１ビルドアップ層３１と、コア基板１４のコア裏面１６上に形成される第２ビルドアップ層３２とからなるビルドアップ多層配線基板である。   A semiconductor mounting apparatus 1 shown in FIG. 1 is a BGA (ball grid array) including a semiconductor mounting apparatus substrate 10, an IC chip 21 that is a semiconductor chip, and a first main surface side underfill 20. The substrate 10 for semiconductor mounting device includes a multilayer wiring board 11 having a first main surface 12 and a second main surface 13. The multilayer wiring substrate 11 includes a core substrate 14 on a substantially rectangular plate, a first buildup layer 31 formed on the core main surface 15 of the core substrate 14, and a first substrate formed on the core back surface 16 of the core substrate 14. 2 is a build-up multilayer wiring board composed of two build-up layers 32.

本実施形態のコア基板１４は、縦５０ｍｍ×横５０ｍｍ×厚さ０．２ｍｍの平面視略矩形板状である。コア基板１４は、平面方向（ＸＹ方向）における熱膨張係数が１０〜３０ｐｐｍ／℃程度（具体的には１８ｐｐｍ／℃）となっている。なお、コア基板１４の熱膨張係数は、０℃〜ガラス転移温度（Ｔｇ）間の測定値の平均値をいう。コア基板１４は、ガラスエポキシからなる基材１６１と、基材１６１の上面及び下面に形成され、シリカフィラーなどの無機フィラーを添加したエポキシ樹脂からなるサブ基材１６４と、同じく基材１６１の上面及び下面に形成され、銅からなる導体層１６３とによって構成されている。また、コア基板１４における複数箇所にはスルーホール導体１７が形成されている。かかるスルーホール導体１７は、コア基板１４のコア主面１５側とコア裏面１６側とを接続導通するとともに、導体層１６３に電気的に接続している。なお、スルーホール導体１７の内部は、例えばエポキシ樹脂などの閉塞体１８で埋められている。スルーホール導体１７の上端は、コア主面１５上にパターン形成された導体層４１の一部に電気的に接続されており、スルーホール導体１７の下端は、コア裏面１６上にパターン形成された導体層４２の一部に電気的に接続されている。   The core substrate 14 of the present embodiment has a substantially rectangular plate shape in a plan view of 50 mm long × 50 mm wide × 0.2 mm thick. The core substrate 14 has a thermal expansion coefficient in the plane direction (XY direction) of about 10 to 30 ppm / ° C. (specifically, 18 ppm / ° C.). In addition, the thermal expansion coefficient of the core board | substrate 14 says the average value of the measured value between 0 degreeC-glass transition temperature (Tg). The core substrate 14 includes a base material 161 made of glass epoxy, a sub-base material 164 formed on an upper surface and a lower surface of the base material 161 and made of an epoxy resin to which an inorganic filler such as silica filler is added, and an upper surface of the base material 161. And a conductor layer 163 made of copper and formed on the lower surface. In addition, through-hole conductors 17 are formed at a plurality of locations on the core substrate 14. The through-hole conductor 17 connects and conducts the core main surface 15 side and the core back surface 16 side of the core substrate 14, and is electrically connected to the conductor layer 163. Note that the inside of the through-hole conductor 17 is filled with a closing body 18 such as an epoxy resin. The upper end of the through-hole conductor 17 is electrically connected to a part of the conductor layer 41 patterned on the core main surface 15, and the lower end of the through-hole conductor 17 is patterned on the core back surface 16. It is electrically connected to a part of the conductor layer 42.

図１に示されるように、第１ビルドアップ層３１は、エポキシ樹脂からなる樹脂絶縁層３３，３５と、銅からなる導体層４１とを交互に積層した構造を有している。本実施形態において、樹脂絶縁層３３，３５の熱膨張係数は、１０〜６０ｐｐｍ／℃程度（具体的には３０ｐｐｍ／℃）となっている。なお、樹脂絶縁層３３，３５の熱膨張係数は、３０℃〜ガラス転移温度（Ｔｇ）間の測定値の平均値をいう。また、第２層の樹脂絶縁層３５の表面上における複数箇所には、端子パッド４４がアレイ状に形成されている。さらに、樹脂絶縁層３５の表面は、ソルダーレジスト３７によってほぼ全体的に覆われている。ソルダーレジスト３７の所定箇所には、端子パッド４４を露出させる開口部４６が形成されている。また、樹脂絶縁層３３，３５内には、それぞれビア導体４３が設けられている。これらのビア導体４３は、導体層４１及び端子パッド４４を相互に電気的に接続している。   As shown in FIG. 1, the first buildup layer 31 has a structure in which resin insulating layers 33 and 35 made of epoxy resin and conductor layers 41 made of copper are alternately laminated. In this embodiment, the thermal expansion coefficients of the resin insulating layers 33 and 35 are about 10 to 60 ppm / ° C. (specifically, 30 ppm / ° C.). In addition, the thermal expansion coefficient of the resin insulating layers 33 and 35 means an average value of measured values between 30 ° C. and the glass transition temperature (Tg). In addition, terminal pads 44 are formed in an array at a plurality of locations on the surface of the second resin insulating layer 35. Further, the surface of the resin insulating layer 35 is almost entirely covered with a solder resist 37. An opening 46 for exposing the terminal pad 44 is formed at a predetermined position of the solder resist 37. In addition, via conductors 43 are provided in the resin insulating layers 33 and 35, respectively. These via conductors 43 electrically connect the conductor layer 41 and the terminal pads 44 to each other.

図１に示されるように、端子パッド４４の表面上には、高さ１００μｍ程度の第１主面側はんだバンプ４５が複数配置されている。各第１主面側はんだバンプ４５は、ＭＰＵとしての機能を有するＩＣチップ２１の面接続端子２２に電気的に接続されている。ここで、ＩＣチップ２１は、縦１２．０ｍｍ×横１２．０ｍｍ×厚さ０．６ｍｍの矩形平板状であって、熱膨張係数が３〜４ｐｐｍ／℃程度（具体的には３．５ｐｐｍ／℃）のシリコンからなっている。ＩＣチップ２１の下面側表層には、図示しない回路素子が形成されている。また、ＩＣチップ２１の下面側には、複数の面接続端子２２が約１５０μｍピッチで格子状に設けられている。   As shown in FIG. 1, a plurality of first main surface side solder bumps 45 having a height of about 100 μm are arranged on the surface of the terminal pad 44. Each first main surface side solder bump 45 is electrically connected to the surface connection terminal 22 of the IC chip 21 having a function as an MPU. Here, the IC chip 21 is a rectangular flat plate having a length of 12.0 mm, a width of 12.0 mm, and a thickness of 0.6 mm, and has a thermal expansion coefficient of about 3 to 4 ppm / ° C. (specifically, 3.5 ppm / ° C) silicon. Circuit elements (not shown) are formed on the lower surface layer of the IC chip 21. On the lower surface side of the IC chip 21, a plurality of surface connection terminals 22 are provided in a grid pattern at a pitch of about 150 μm.

なお、各端子パッド４４及び各第１主面側はんだバンプ４５が位置する領域は、ＩＣチップ２１をフリップチップ接続方式で表面実装可能なＩＣチップ搭載領域２３（半導体チップ搭載領域）である。ＩＣチップ搭載領域２３は、多層配線基板１１の第１主面１２に設定された領域である。また、ＩＣチップ搭載領域２３は、縦１２．０ｍｍ×横１２．０ｍｍの平面視正方形状の領域であり、面積が１４４ｍｍ２となっている。なお、ＩＣチップ搭載領域２３は、半導体搭載装置１においてＩＣチップ２１の下面の直下に配置された領域であって、ＩＣチップ２１の下面と同じ外形及び面積を有している。 The region where each terminal pad 44 and each first main surface side solder bump 45 is located is an IC chip mounting region 23 (semiconductor chip mounting region) where the IC chip 21 can be surface-mounted by a flip chip connection method. The IC chip mounting area 23 is an area set on the first main surface 12 of the multilayer wiring board 11. Further, the IC chip mounting area 23 is a square area in plan view of 12.0 mm in length × 12.0 mm in width, and has an area of 144 mm 2 . Note that the IC chip mounting region 23 is a region arranged immediately below the lower surface of the IC chip 21 in the semiconductor mounting device 1 and has the same outer shape and area as the lower surface of the IC chip 21.

図１，図２に示されるように、第１主面１２とＩＣチップ２１との隙間Ｓ１には、第１主面側アンダーフィル２０が充填されている。その結果、多層配線基板１１とＩＣチップ２１とが、隙間Ｓ１が封止された状態で互いに固定される。なお、本実施形態の隙間Ｓ１は８０μｍである。また、本実施形態の第１主面側アンダーフィル２０は、熱膨張係数が２０〜６０ｐｐｍ／℃程度（具体的には３４ｐｐｍ／℃）のエポキシ樹脂からなる。なお、半導体搭載装置用基板１０の厚さ方向から見た場合、ＩＣチップ２１を構成する４つの辺からの第１主面側アンダーフィル２０の突出量Ａ１（図２参照）は、それぞれ１ｍｍとなっている。よって、第１主面側アンダーフィル２０は、第１主面１２上における縦１４．０ｍｍ×横１４．０ｍｍの平面視略正方形状の領域内に存在しており、広がり面積が１９６ｍｍ２となっている。 As shown in FIGS. 1 and 2, the first main surface side underfill 20 is filled in the gap S <b> 1 between the first main surface 12 and the IC chip 21. As a result, the multilayer wiring board 11 and the IC chip 21 are fixed to each other with the gap S1 sealed. In this embodiment, the gap S1 is 80 μm. The first main surface side underfill 20 of the present embodiment is made of an epoxy resin having a thermal expansion coefficient of about 20 to 60 ppm / ° C. (specifically, 34 ppm / ° C.). When viewed from the thickness direction of the substrate 10 for a semiconductor mounting device, the protrusion amount A1 (see FIG. 2) of the first main surface side underfill 20 from the four sides constituting the IC chip 21 is 1 mm, respectively. It has become. Therefore, the first main surface side underfill 20 is present in a substantially square region in plan view of 14.0 mm in length × 14.0 mm in width on the first main surface 12, and the spread area is 196 mm 2. ing.

図１に示されるように、第２ビルドアップ層３２は、上述した第１ビルドアップ層３１とほぼ同じ構造を有している。即ち、第２ビルドアップ層３２は、エポキシ樹脂からなる樹脂絶縁層３４，３６と、導体層４２とを交互に積層した構造を有しており、熱膨張係数が１０〜６０ｐｐｍ／℃程度（具体的には３０ｐｐｍ／℃）となっている。第２層の樹脂絶縁層３６の下面上における複数箇所には、ビア導体４３を介して導体層４２に電気的に接続されるＢＧＡ用パッド４８及び端子パッド５１がそれぞれアレイ状に形成されている。また、樹脂絶縁層３６の下面は、ソルダーレジスト３８によってほぼ全体的に覆われている。ソルダーレジスト３８の所定箇所には、ＢＧＡ用パッド４８を露出させる開口部４０と、端子パッド５１を露出させる開口部４７とが形成されている。なお、ＢＧＡ用パッド４８の表面上には、高さ６００μｍ程度のはんだバンプ４９が複数配置されている。そして、各はんだバンプ４９により、図１に示される半導体搭載装置１は図示しないマザーボード上に実装される。   As shown in FIG. 1, the second buildup layer 32 has substantially the same structure as the first buildup layer 31 described above. That is, the second buildup layer 32 has a structure in which the resin insulating layers 34 and 36 made of epoxy resin and the conductor layer 42 are alternately laminated, and has a thermal expansion coefficient of about 10 to 60 ppm / ° C. (specifically Specifically, it is 30 ppm / ° C.). BGA pads 48 and terminal pads 51 that are electrically connected to the conductor layer 42 through via conductors 43 are formed in an array at a plurality of locations on the lower surface of the second resin insulation layer 36. . The lower surface of the resin insulating layer 36 is almost entirely covered with a solder resist 38. An opening 40 for exposing the BGA pad 48 and an opening 47 for exposing the terminal pad 51 are formed at predetermined locations of the solder resist 38. A plurality of solder bumps 49 having a height of about 600 μm are arranged on the surface of the BGA pad 48. The semiconductor mounting apparatus 1 shown in FIG. 1 is mounted on a mother board (not shown) by each solder bump 49.

図１に示されるように、端子パッド５１の表面上には、高さ２００μｍ程度の第２主面側はんだバンプ５２が複数配置されている。各第２主面側はんだバンプ５２の高さは、各第１主面側はんだバンプ４５の高さ（１００μｍ程度）よりも大きくなっている。また、各第２主面側はんだバンプ５２は、無機材料を主体とする板状積層セラミックコンデンサ１０１（板状部品）に電気的に接続されている。なお、各端子パッド５１及び各第２主面側はんだバンプ５２が位置する領域は、板状積層セラミックコンデンサ１０１をフリップチップ接続方式で表面実装可能なコンデンサ搭載領域５３（板状部品搭載領域）である。コンデンサ搭載領域５３は、多層配線基板１１の第２主面１３においてＩＣチップ２１の直下となる箇所に設定された領域である。また、コンデンサ搭載領域５３は、縦１５．０ｍｍ×横１５．０ｍｍの平面視正方形状の領域であり、面積が２２５ｍｍ２となっている。従って、コンデンサ搭載領域５３の面積は、ＩＣチップ搭載領域２３の面積（１４４ｍｍ２）よりも大きくなる。なお、コンデンサ搭載領域５３は、板状積層セラミックコンデンサ１０１のコンデンサ第１主面１０２の直上に配置された領域であって、コンデンサ第１主面１０２と同じ外形及び面積を有している。 As shown in FIG. 1, a plurality of second main surface side solder bumps 52 having a height of about 200 μm are arranged on the surface of the terminal pad 51. The height of each second main surface side solder bump 52 is greater than the height (about 100 μm) of each first main surface side solder bump 45. In addition, each second main surface side solder bump 52 is electrically connected to a plate-like multilayer ceramic capacitor 101 (plate-like component) mainly composed of an inorganic material. The region where each terminal pad 51 and each second main surface side solder bump 52 is located is a capacitor mounting region 53 (plate component mounting region) in which the plate-shaped multilayer ceramic capacitor 101 can be surface-mounted by the flip chip connection method. is there. The capacitor mounting area 53 is an area set at a location directly below the IC chip 21 on the second main surface 13 of the multilayer wiring board 11. The capacitor mounting area 53 is a square area in plan view of 15.0 mm in length × 15.0 mm in width, and has an area of 225 mm 2 . Therefore, the area of the capacitor mounting region 53 is larger than the area of the IC chip mounting region 23 (144 mm 2 ). The capacitor mounting region 53 is a region disposed immediately above the capacitor first main surface 102 of the plate-shaped multilayer ceramic capacitor 101 and has the same outer shape and area as the capacitor first main surface 102.

図１，図４〜図６に示されるように、本実施形態の板状積層セラミックコンデンサ１０１は、いわゆるビアアレイタイプのコンデンサである。板状積層セラミックコンデンサ１０１を構成するセラミック焼結体１０４は、縦１５．０ｍｍ×横１５．０ｍｍ×厚さ０．４ｍｍの平面視略矩形板状をなしている。本実施形態において、セラミック焼結体１０４の熱膨張係数は、１５ｐｐｍ／℃未満、具体的には１２〜１３ｐｐｍ／℃程度となっている。即ち、セラミック焼結体１０４の熱膨張係数は、コア基板１４の熱膨張係数（１８ｐｐｍ／℃）、及び、樹脂絶縁層３３〜３６の熱膨張係数（３０ｐｐｍ／℃）よりも小さい値となっている。一方、セラミック焼結体１０４の熱膨張係数は、ＩＣチップ２１の熱膨張係数（３．５ｐｐｍ／℃）よりも大きい値となっている。なお、セラミック焼結体１０４の熱膨張係数は、３０℃〜２５０℃間の測定値の平均値をいう。また、セラミック焼結体１０４は、部品第１主面である１つのコンデンサ第１主面１０２（図１では上面）、部品第２主面である１つのコンデンサ第２主面１０３（図１では下面）、及び、部品側面である４つのコンデンサ側面１０６を有する略矩形板状をなしている。コンデンサ第１主面１０２は、コンデンサ搭載領域５３側に向けて配置されている。コンデンサ第２主面１０３は、セラミック焼結体１０４の厚さ方向においてコンデンサ第１主面１０２の反対に位置している。コンデンサ側面１０６は、コンデンサ第１主面１０２及びコンデンサ第２主面１０３に対して直交している。   As shown in FIGS. 1 and 4 to 6, the plate-shaped multilayer ceramic capacitor 101 of this embodiment is a so-called via array type capacitor. The ceramic sintered body 104 constituting the plate-shaped multilayer ceramic capacitor 101 has a substantially rectangular plate shape in plan view of 15.0 mm in length, 15.0 mm in width, and 0.4 mm in thickness. In this embodiment, the thermal expansion coefficient of the ceramic sintered body 104 is less than 15 ppm / ° C., specifically about 12 to 13 ppm / ° C. That is, the thermal expansion coefficient of the ceramic sintered body 104 is smaller than the thermal expansion coefficient (18 ppm / ° C.) of the core substrate 14 and the thermal expansion coefficients (30 ppm / ° C.) of the resin insulating layers 33 to 36. Yes. On the other hand, the thermal expansion coefficient of the ceramic sintered body 104 is larger than the thermal expansion coefficient (3.5 ppm / ° C.) of the IC chip 21. The thermal expansion coefficient of the ceramic sintered body 104 refers to an average value of measured values between 30 ° C. and 250 ° C. Further, the ceramic sintered body 104 includes one capacitor first main surface 102 (upper surface in FIG. 1) which is a component first main surface and one capacitor second main surface 103 (in FIG. 1) which is a component second main surface. And a substantially rectangular plate shape having four capacitor side surfaces 106 which are component side surfaces. The capacitor first main surface 102 is arranged toward the capacitor mounting region 53 side. The capacitor second main surface 103 is located opposite to the capacitor first main surface 102 in the thickness direction of the ceramic sintered body 104. The capacitor side surface 106 is orthogonal to the capacitor first main surface 102 and the capacitor second main surface 103.

図３，図５，図６に示されるように、コンデンサ側面１０６には、セラミック焼結体１０４の厚さ方向に延びる凹部１８５が複数箇所に形成されている。各凹部１８５は、平面視半円状をなし、それぞれのコンデンサ側面１０６において等間隔で配置されている。また、各凹部１８５は、コンデンサ側面１０６におけるコンデンサ第１主面１０２側の端部及びコンデンサ第２主面１０３側の端部にて開口している。   As shown in FIGS. 3, 5, and 6, the capacitor side surface 106 is formed with a plurality of recesses 185 extending in the thickness direction of the ceramic sintered body 104. The recesses 185 have a semicircular shape in plan view and are arranged at equal intervals on each capacitor side surface 106. Each recess 185 is opened at the end on the capacitor first main surface 102 side and the end on the capacitor second main surface 103 side of the capacitor side surface 106.

図１，図４に示されるように、セラミック焼結体１０４は、複数の誘電体１０５と、複数の内層電極１４１，１４２とを備えている。具体的に言うと、セラミック焼結体１０４は、誘電体１０５を介して電源用内層電極１４１とグランド用内層電極１４２とを交互に積層配置した構造を有している。誘電体１０５は、高誘電率セラミックの一種であるチタン酸バリウムを主成分として形成された焼結体からなり、電源用内層電極１４１及びグランド用内層電極１４２間の絶縁体として機能する。電源用内層電極１４１及びグランド用内層電極１４２は、いずれもニッケルを主体として形成された電極である。   As shown in FIGS. 1 and 4, the ceramic sintered body 104 includes a plurality of dielectric bodies 105 and a plurality of inner layer electrodes 141 and 142. More specifically, the ceramic sintered body 104 has a structure in which power source inner layer electrodes 141 and ground inner layer electrodes 142 are alternately stacked via a dielectric 105. The dielectric 105 is made of a sintered body mainly composed of barium titanate, which is a kind of high dielectric constant ceramic, and functions as an insulator between the power inner layer electrode 141 and the ground inner layer electrode 142. The power inner layer electrode 141 and the ground inner layer electrode 142 are both electrodes formed mainly of nickel.

図４〜図６に示されるように、セラミック焼結体１０４には、多数のビア穴１３０が形成されている。これらのビア穴１３０は、セラミック焼結体１０４の厚さ方向に沿って延びてセラミック焼結体１０４を貫通するとともに、全体として格子状（アレイ状）に配置されている。本実施形態では、説明の便宜上、ビア穴１３０を４列×４列で図示したが、実際にはさらに多くの列が存在している。各ビア穴１３０内には、セラミック焼結体１０４のコンデンサ第１主面１０２及びコンデンサ第２主面１０３間を連通する複数のビア導体１３１，１３２が、ニッケルを主材料として形成されている。各電源用ビア導体１３１は、各電源用内層電極１４１を貫通しており、それら同士を互いに電気的に接続している（図４，図５参照）。各グランド用ビア導体１３２は、各グランド用内層電極１４２を貫通しており、それら同士を互いに電気的に接続している（図４，図６参照）。   As shown in FIGS. 4 to 6, a large number of via holes 130 are formed in the ceramic sintered body 104. These via holes 130 extend along the thickness direction of the ceramic sintered body 104 to penetrate the ceramic sintered body 104 and are arranged in a lattice shape (array shape) as a whole. In the present embodiment, for convenience of explanation, the via holes 130 are illustrated as 4 rows × 4 rows, but there are actually more rows. In each via hole 130, a plurality of via conductors 131 and 132 communicating with the capacitor first main surface 102 and the capacitor second main surface 103 of the ceramic sintered body 104 are formed using nickel as a main material. Each power supply via conductor 131 passes through each power supply inner layer electrode 141 and electrically connects them to each other (see FIGS. 4 and 5). Each ground via conductor 132 passes through each ground inner layer electrode 142 and electrically connects them to each other (see FIGS. 4 and 6).

図５，図６に示されるように、セラミック焼結体１０４は、四隅（隣接する２つのコンデンサ側面１０６をつなぐ部分）に平面状の側部面取り加工部１５１を有している。なお、隣接する２つのコンデンサ側面１０６のうち一方のコンデンサ側面１０６を基準とした側部面取り加工部１５１の面取り深さＣ１（図５参照）は、０．５５ｍｍ以上（本実施形態では０．６ｍｍ）となっている。また、コンデンサ側面１０６を基準とした側部面取り加工部１５１の面取り角度は４５°である。   As shown in FIGS. 5 and 6, the ceramic sintered body 104 has planar side chamfered portions 151 at four corners (portions connecting two adjacent capacitor side surfaces 106). In addition, the chamfering depth C1 (see FIG. 5) of the side chamfered processed portion 151 based on one capacitor side surface 106 of two adjacent capacitor side surfaces 106 is 0.55 mm or more (in this embodiment, 0.6 mm). ). Further, the chamfering angle of the side chamfered portion 151 with respect to the capacitor side surface 106 is 45 °.

図４に示されるように、コンデンサ第１主面１０２とコンデンサ側面１０６とをつなぐ部分、及び、コンデンサ第１主面１０２と側部面取り加工部１５１とをつなぐ部分には、平面状の面取り加工部１５２が形成されている。また、コンデンサ第２主面１０３とコンデンサ側面１０６とをつなぐ部分、及び、コンデンサ第２主面１０３と側部面取り加工部１５１とをつなぐ部分にも、平面状の面取り加工部１５３が形成されている。   As shown in FIG. 4, a planar chamfering process is provided at a portion connecting the capacitor first main surface 102 and the capacitor side surface 106 and a portion connecting the capacitor first main surface 102 and the side chamfered portion 151. A portion 152 is formed. Further, a planar chamfered portion 153 is also formed at a portion connecting the capacitor second main surface 103 and the capacitor side surface 106 and a portion connecting the capacitor second main surface 103 and the side chamfered portion 151. Yes.

なお、コンデンサ第１主面１０２を基準とした面取り加工部１５２の面取り深さＣ２（図４参照）は、０．１ｍｍとなっている。また、コンデンサ第２主面１０３を基準とした面取り加工部１５３の面取り深さＣ３（図４参照）も、面取り深さＣ２と同様に０．１ｍｍとなっている。さらに、コンデンサ第１主面１０２を基準とした面取り加工部１５２の面取り角度、及び、コンデンサ第２主面１０３を基準とした面取り加工部１５３の面取り角度は、それぞれ４５°である。また、コンデンサ側面１０６を基準とした面取り加工部１５２，１５３の面取り角度も、それぞれ４５°である。   Note that the chamfering depth C2 (see FIG. 4) of the chamfered portion 152 based on the capacitor first main surface 102 is 0.1 mm. Further, the chamfering depth C3 (see FIG. 4) of the chamfered portion 153 with respect to the capacitor second main surface 103 is also 0.1 mm, similar to the chamfering depth C2. Further, the chamfering angle of the chamfering portion 152 with respect to the capacitor first main surface 102 and the chamfering angle of the chamfering portion 153 with respect to the capacitor second main surface 103 are 45 °, respectively. In addition, the chamfering angles of the chamfered portions 152 and 153 with respect to the capacitor side surface 106 are also 45 °.

そして、図４に示されるように、セラミック焼結体１０４のコンデンサ第１主面１０２上には、複数の電源用電極１１１（表層電極）と複数のグランド用電極１１２（表層電極）とが突設されている。電源用電極１１１は、各電源用ビア導体１３１におけるコンデンサ第１主面１０２側の端面に対して直接接続されており、グランド用電極１１２は、各グランド用ビア導体１３２におけるコンデンサ第１主面１０２側の端面に対して直接接続されている。よって、電源用電極１１１は電源用ビア導体１３１及び電源用内層電極１４１に導通しており、グランド用電極１１２はグランド用ビア導体１３２及びグランド用内層電極１４２に導通している。   As shown in FIG. 4, a plurality of power supply electrodes 111 (surface layer electrodes) and a plurality of ground electrodes 112 (surface layer electrodes) protrude on the capacitor first main surface 102 of the ceramic sintered body 104. It is installed. The power supply electrode 111 is directly connected to the end face of each power supply via conductor 131 on the capacitor first main surface 102 side, and the ground electrode 112 is connected to the capacitor first main surface 102 of each ground via conductor 132. It is directly connected to the end face on the side. Therefore, the power supply electrode 111 is electrically connected to the power supply via conductor 131 and the power supply inner layer electrode 141, and the ground electrode 112 is electrically connected to the ground via conductor 132 and the ground inner layer electrode 142.

図１に示されるように、電極１１１，１１２は、スルーホール導体１７、導体層４１，４２、ビア導体４３、端子パッド４４、第１主面側はんだバンプ４５、端子パッド５１、第２主面側はんだバンプ５２及びＩＣチップ２１の面接続端子２２を介して、ＩＣチップ２１に電気的に接続される。   As shown in FIG. 1, the electrodes 111 and 112 include the through-hole conductor 17, the conductor layers 41 and 42, the via conductor 43, the terminal pad 44, the first main surface side solder bump 45, the terminal pad 51, and the second main surface. It is electrically connected to the IC chip 21 via the side solder bumps 52 and the surface connection terminals 22 of the IC chip 21.

図１，図４に示されるように、電極１１１，１１２は、ニッケルを主材料として形成され、表面が図示しない銅めっき層によって全体的に被覆されている。これら電極１１１，１１２及びビア導体１３１，１３２は、ＩＣチップ２１の略直下に配置されている。なお本実施形態では、電極１１１，１１２の直径が約５００μｍに設定されている。   As shown in FIGS. 1 and 4, the electrodes 111 and 112 are made of nickel as a main material, and the surface is entirely covered with a copper plating layer (not shown). The electrodes 111 and 112 and the via conductors 131 and 132 are disposed substantially immediately below the IC chip 21. In the present embodiment, the diameters of the electrodes 111 and 112 are set to about 500 μm.

例えば、マザーボード側から多層配線基板１１及び電極１１１，１１２を介して通電を行い、電源用内層電極１４１−グランド用内層電極１４２間に電圧を加えると、電源用内層電極１４１に例えばプラスの電荷が蓄積し、グランド用内層電極１４２に例えばマイナスの電荷が蓄積する。その結果、板状積層セラミックコンデンサ１０１がコンデンサとして機能する。また、板状積層セラミックコンデンサ１０１では、電源用ビア導体１３１及びグランド用ビア導体１３２がそれぞれ交互に隣接して配置され、かつ、電源用ビア導体１３１及びグランド用ビア導体１３２を流れる電流の方向が互いに逆向きになるように設定されている。このため、インダクタンス成分の低減化が図られるようになっている。   For example, when energization is performed from the mother board side through the multilayer wiring board 11 and the electrodes 111 and 112 and a voltage is applied between the power inner layer electrode 141 and the ground inner layer electrode 142, for example, a positive charge is applied to the power inner layer electrode 141. For example, negative charges accumulate in the ground inner layer electrode 142. As a result, the plate-shaped multilayer ceramic capacitor 101 functions as a capacitor. Further, in the plate-like multilayer ceramic capacitor 101, the power supply via conductors 131 and the ground via conductors 132 are alternately arranged adjacent to each other, and the direction of the current flowing through the power supply via conductor 131 and the ground via conductor 132 is changed. They are set to be opposite to each other. For this reason, the inductance component is reduced.

図１〜図３に示されるように、多層配線基板１１の第２主面１３と板状積層セラミックコンデンサ１０１との隙間Ｓ２には、第２主面側アンダーフィル１０７が充填されている。その結果、多層配線基板１１と板状積層セラミックコンデンサ１０１とが、隙間Ｓ２が封止された状態で互いに固定される。なお、本実施形態の隙間Ｓ２は１８０μｍである。よって、隙間Ｓ２は、上記した隙間Ｓ１（８０μｍ）よりも大きくなっている。また、第２主面側アンダーフィル１０７は、コンデンサ第１主面１０２と各コンデンサ側面１０６とを被覆している。さらに、第２主面側アンダーフィル１０７は、各側部面取り加工部１５１と各面取り加工部１５２とを被覆している。そして、第２主面側アンダーフィル１０７を構成するフィレット１０８（図３参照）は、コンデンサ側面１０６の面方向（即ち、セラミック焼結体１０４の厚さ方向）に沿って下方（コンデンサ第２主面１０３側）に延びている。さらに、フィレット１０８は、各コンデンサ側面１０６をほぼ全体的に被覆しており、フィレット１０８の先端は、コンデンサ側面１０６と面取り加工部１５３とをつなぐ部分に到達している。なお、コンデンサ第１主面１０２及びコンデンサ第２主面１０３の表面粗さＲａは、０．５μｍである。また、コンデンサ側面１０６の表面粗さＲａは、凹凸１５５や凹部１８５が存在するために５００μｍとなっている。さらに、側部面取り加工部１５１及び面取り加工部１５２，１５３の表面粗さＲａは、１．０μｍとなっている。   As shown in FIGS. 1 to 3, the second main surface side underfill 107 is filled in the gap S <b> 2 between the second main surface 13 of the multilayer wiring substrate 11 and the plate-like multilayer ceramic capacitor 101. As a result, the multilayer wiring board 11 and the plate-shaped multilayer ceramic capacitor 101 are fixed to each other with the gap S2 sealed. In this embodiment, the gap S2 is 180 μm. Therefore, the gap S2 is larger than the above-described gap S1 (80 μm). The second main surface side underfill 107 covers the capacitor first main surface 102 and each capacitor side surface 106. Further, the second main surface side underfill 107 covers each side chamfered portion 151 and each chamfered portion 152. And the fillet 108 (refer FIG. 3) which comprises the 2nd main surface side underfill 107 is below (capacitor 2nd main surface) along the surface direction (namely, thickness direction of the ceramic sintered compact 104) of the capacitor | condenser side surface 106. The surface 103 side). Further, the fillet 108 substantially entirely covers each capacitor side surface 106, and the tip of the fillet 108 reaches a portion connecting the capacitor side surface 106 and the chamfered portion 153. The surface roughness Ra of the capacitor first main surface 102 and the capacitor second main surface 103 is 0.5 μm. Further, the surface roughness Ra of the capacitor side surface 106 is 500 μm due to the presence of the unevenness 155 and the recess 185. Furthermore, the surface roughness Ra of the side chamfered portion 151 and the chamfered portions 152 and 153 is 1.0 μm.

また、本実施形態の第２主面側アンダーフィル１０７は、熱膨張係数が２０〜６０ｐｐｍ／℃程度（具体的には３４ｐｐｍ／℃）のエポキシ樹脂からなる。即ち、第２主面側アンダーフィル１０７の熱膨張係数は、第１主面側アンダーフィル２０の熱膨張係数と等しくなっている。このようにすれば、同じ材料を用いて第１主面側アンダーフィル２０及び第２主面側アンダーフィル１０７を形成できるため、製造コストを抑えることができる。なお、半導体搭載装置用基板１０の厚さ方向から見た場合、板状積層セラミックコンデンサ１０１を構成する４つの辺からの第２主面側アンダーフィル１０７の突出量Ａ２（図２参照）は、それぞれ１ｍｍとなっている。よって、第２主面側アンダーフィル１０７は、第２主面１３上における縦１７．０ｍｍ×横１７．０ｍｍの平面視略正方形状の領域内に存在しており、広がり面積が２８９ｍｍ２となっている。従って、第２主面側アンダーフィル１０７の広がり面積は、第１主面側アンダーフィル２０の広がり面積（１９６ｍｍ２）よりも大きくなっている。 The second main surface side underfill 107 of the present embodiment is made of an epoxy resin having a thermal expansion coefficient of about 20 to 60 ppm / ° C. (specifically, 34 ppm / ° C.). That is, the thermal expansion coefficient of the second main surface side underfill 107 is equal to the thermal expansion coefficient of the first main surface side underfill 20. If it does in this way, since the 1st main surface side underfill 20 and the 2nd main surface side underfill 107 can be formed using the same material, manufacturing cost can be held down. When viewed from the thickness direction of the substrate 10 for semiconductor mounting device, the protrusion amount A2 (see FIG. 2) of the second main surface side underfill 107 from the four sides constituting the plate-shaped multilayer ceramic capacitor 101 is Each is 1 mm. Therefore, the second main surface side underfill 107 exists in a region of a substantially square shape in a plan view of 17.0 mm in length × 17.0 mm in width on the second main surface 13, and the spread area becomes 289 mm 2. ing. Therefore, the spreading area of the second main surface side underfill 107 is larger than the spreading area (196 mm 2 ) of the first main surface side underfill 20.

次に、本実施形態の半導体搭載装置１の製造方法について述べる。   Next, a method for manufacturing the semiconductor mounting device 1 of the present embodiment will be described.

コンデンサ準備工程では、板状積層セラミックコンデンサ１０１を従来周知の手法により作製し、あらかじめ準備しておく。   In the capacitor preparation step, the plate-shaped multilayer ceramic capacitor 101 is prepared by a conventionally known technique and prepared in advance.

板状積層セラミックコンデンサ１０１は以下のように作製される。まず、セラミックのグリーンシートを形成する。なお、グリーンシートは、正方形状の製品部（誘電体１０５となるべき部分）が平面方向に沿って縦横に複数配列された構造を有する多数個取り用グリーンシートである。そして、グリーンシートの製品部内に、内層電極用ニッケルペーストをスクリーン印刷して乾燥させる。その結果、後に電源用内層電極１４１となる電源用内層電極部と、グランド用内層電極１４２となるグランド用内層電極部とが形成される。次に、電源用内層電極部が形成されたグリーンシート、及び、グランド用内層電極部が形成されたグリーンシートを積層し、シート積層方向に押圧力を付与する。その結果、各グリーンシートが積層一体化され、正方形状の製品領域（板状積層セラミックコンデンサ１０１となるべき部分）が平面方向に沿って縦横に複数配列された構造の多数個取り用積層体が作製される。   The plate-shaped multilayer ceramic capacitor 101 is manufactured as follows. First, a ceramic green sheet is formed. The green sheet is a multi-piece green sheet having a structure in which a plurality of square-shaped product parts (parts to be the dielectric 105) are arranged vertically and horizontally along the plane direction. And the nickel paste for inner layer electrodes is screen-printed and dried in the product part of the green sheet. As a result, a power inner layer electrode portion that later becomes the power inner layer electrode 141 and a ground inner layer electrode portion that becomes the ground inner layer electrode 142 are formed. Next, the green sheet on which the inner layer electrode portion for power supply is formed and the green sheet on which the inner layer electrode portion for ground is formed are stacked, and a pressing force is applied in the sheet stacking direction. As a result, each green sheet is laminated and integrated, and a multi-product laminate having a structure in which a plurality of square product regions (portions to be the plate-like multilayer ceramic capacitor 101) are arranged vertically and horizontally along the plane direction is obtained. Produced.

さらに、レーザー加工機を用いてレーザー加工を行うことにより、多数個取り用積層体にビア穴１３０を多数個貫通形成する。次に、図示しないペースト圧入充填装置を用いて、各ビア穴１３０内にビア導体用ニッケルペーストを充填する。その結果、後にビア導体１３１，１３２となる導体部が形成される。   Further, by performing laser processing using a laser processing machine, a large number of via holes 130 are formed through the multi-layer stack. Next, using a paste press-fitting and filling device (not shown), each via hole 130 is filled with a nickel paste for via conductors. As a result, conductor portions that will later become via conductors 131 and 132 are formed.

この後、シート積層方向に押圧力を付与することにより、多数個取り用積層体をより確実に一体化させる。次に、製品領域の外形線に沿ってレーザー加工を行う。その結果、多数個取り用積層体の上面（コンデンサ第１主面１０２）にて開口する第１溝部と、多数個取り用積層体の下面（コンデンサ第２主面１０３）にて開口する第２溝部とが形成される。第１溝部は、コンデンサ第１主面１０２とコンデンサ側面１０６とをつなぐ部分に面取り加工部１５２を形成するためのものであり、第２溝部は、コンデンサ第２主面１０３とコンデンサ側面１０６とをつなぐ部分に面取り加工部１５２を形成するためのものである。   After that, by applying a pressing force in the sheet stacking direction, the multi-layer stack is more reliably integrated. Next, laser processing is performed along the outline of the product area. As a result, the first groove opening at the upper surface (capacitor first main surface 102) of the multi-layered laminate and the second groove opening at the lower surface (capacitor second main surface 103) of the multi-layered laminate. A groove is formed. The first groove portion is for forming a chamfered portion 152 at a portion connecting the capacitor first main surface 102 and the capacitor side surface 106, and the second groove portion connects the capacitor second main surface 103 and the capacitor side surface 106. This is for forming the chamfered portion 152 at the connecting portion.

次に、多数個取り用積層体の上面（コンデンサ第１主面１０２）上にニッケルペーストを印刷し、多数個取り用積層体の上面側にて導体部の上端面を覆うように電源用電極１１１及びグランド用電極１１２となる表層電極部を形成する。この後、各表層電極部を乾燥してある程度固化させる。   Next, nickel paste is printed on the upper surface (capacitor first main surface 102) of the multi-layered laminate, and the power supply electrode is formed so as to cover the upper end surface of the conductor portion on the upper surface side of the multi-layered laminate. 111 and surface electrode portions to be the ground electrodes 112 are formed. Then, each surface layer electrode part is dried and solidified to some extent.

次に、第１溝部の底部に対してレーザー加工を行い、後に凹部１８５となるブレーク溝を形成する。なお、ブレーク溝は、第１溝部の底部及び第２溝部の底部にて開口しかつ製品領域の外形線に沿って配置され、ミシン目状をなしている。詳述すると、ブレーク溝は、外形線に沿って非連続的に配置された複数の穴部によって構成されている。さらに、製品領域の外形線同士が交差する部分（即ち製品領域の角部）に対してレーザー加工を行うことにより、板状積層セラミックコンデンサ１０１において隣接する２つのコンデンサ側面１０６をつなぐ部分に側部面取り加工部１５１を形成するための貫通孔を形成する。   Next, laser processing is performed on the bottom of the first groove to form a break groove that later becomes the recess 185. The break grooves open at the bottom of the first groove and the bottom of the second groove and are arranged along the outline of the product region, and have a perforated shape. More specifically, the break groove is constituted by a plurality of holes arranged discontinuously along the outline. Further, by performing laser processing on the portion where the outlines of the product region intersect (that is, the corner portion of the product region), the side portion of the plate-like multilayer ceramic capacitor 101 is connected to the two adjacent capacitor side surfaces 106. A through hole for forming the chamfered portion 151 is formed.

次に、多数個取り用積層体を脱脂し、さらに酸化雰囲気下にて所定温度で所定時間焼成を行う（焼成工程）。このときの焼成温度は、チタン酸バリウムが焼結しうる温度である１３００℃に設定される。その結果、グリーンシート中のチタン酸バリウムが焼結してセラミック焼結体１０４となる。それと同時に、電源用内層電極部中及びグランド用内層電極部中のニッケルが焼結して内層電極１４１，１４２となり、表層電極部中のニッケルが焼結して電極１１１，１１２となる。また、ビア導体ニッケルペースト中のニッケルが焼結してビア導体１３１，１３２となる。   Next, the multi-layered laminate is degreased and further fired at a predetermined temperature for a predetermined time in an oxidizing atmosphere (firing step). The firing temperature at this time is set to 1300 ° C., which is the temperature at which barium titanate can be sintered. As a result, the barium titanate in the green sheet is sintered and becomes a ceramic sintered body 104. At the same time, nickel in the inner layer electrode portion for power supply and the inner layer electrode portion for ground is sintered to become inner layer electrodes 141 and 142, and nickel in the surface layer electrode portion is sintered to become electrodes 111 and 112. Further, the nickel in the via conductor nickel paste is sintered to form via conductors 131 and 132.

次に、得られたセラミック焼結体１０４が有する各電極１１１，１１２に対して無電解銅めっき（厚さ１０μｍ程度）を行う。その結果、各電極１１１，１１２の上に銅めっき層が形成される。そして、多数個取り用積層体をブレーク溝に沿って切断する。その結果、製品領域同士が分割され、複数ピースの板状積層セラミックコンデンサ１０１となる（図４参照）。   Next, electroless copper plating (thickness of about 10 μm) is performed on the electrodes 111 and 112 included in the obtained ceramic sintered body 104. As a result, a copper plating layer is formed on each electrode 111,112. Then, the multi-layered laminate is cut along the break grooves. As a result, the product areas are divided into a plurality of pieces of the plate-like multilayer ceramic capacitor 101 (see FIG. 4).

また、基板準備工程では、多層配線基板１１を従来周知の手法により作製し、あらかじめ準備しておく。なお、樹脂絶縁層３５上に形成された端子パッド４４上には、第１主面側はんだバンプ４５が形成される。また、樹脂絶縁層３６上に形成されたＢＧＡ用パッド４８上にははんだバンプ４９が形成され、同じく樹脂絶縁層３６上に形成された端子パッド５１上は第２主面側はんだバンプ５２が形成される。   In the substrate preparation step, the multilayer wiring substrate 11 is prepared by a conventionally known method and prepared in advance. A first main surface side solder bump 45 is formed on the terminal pad 44 formed on the resin insulating layer 35. Also, solder bumps 49 are formed on the BGA pads 48 formed on the resin insulation layer 36, and second main surface side solder bumps 52 are formed on the terminal pads 51 also formed on the resin insulation layer 36. Is done.

次に、搭載工程を実施する。まず、多層配線基板１１のコンデンサ搭載領域５３に板状積層セラミックコンデンサ１０１を載置する。このとき、板状積層セラミックコンデンサ１０１側の電極１１１，１１２と、各第２主面側はんだバンプ５２とを位置合わせするようにする。そして、２３０℃〜２６０℃程度の温度に加熱して各第２主面側はんだバンプ５２をリフローすることにより、各第２主面側はんだバンプ５２と電極１１１，１１２とを接合し、多層配線基板１１側と板状積層セラミックコンデンサ１０１側とを電気的に接続する。さらに、多層配線基板１１の第２主面１３と板状積層セラミックコンデンサ１０１との隙間Ｓ２に第２主面側アンダーフィル１０７を充填して硬化処理を行い、隙間Ｓ２を樹脂封止する。なお、第２ビルドアップ層３２は、凹凸の少ないソルダーレジスト３８によって覆われているため、第２主面側アンダーフィル１０７はソルダーレジスト３８上をスムーズに流れる。また、コンデンサ側面１０６には凹部１８５や微小な凹凸１５５（図３参照）が形成されている。さらに、側部面取り加工部１５１及び面取り加工部１５２の表面粗さＲａが１．０μｍであるため、側部面取り加工部１５１及び面取り加工部１５２には微小な凹凸１５４（図３参照）が形成される。よって、第２主面側アンダーフィル１０７は、凹部１８５や凹凸１５４，１５５に入り込みやすくなる。その結果、板状積層セラミックコンデンサ１０１と第２主面側アンダーフィル１０７との接合強度が向上する。この時点で、所望構造の半導体搭載装置用基板１０が得られる。   Next, a mounting process is performed. First, the plate-shaped multilayer ceramic capacitor 101 is placed in the capacitor mounting region 53 of the multilayer wiring board 11. At this time, the electrodes 111 and 112 on the plate-shaped multilayer ceramic capacitor 101 side and the respective second main surface side solder bumps 52 are aligned. Then, the second main surface side solder bumps 52 are reflowed by heating to a temperature of about 230 ° C. to 260 ° C., thereby joining the second main surface side solder bumps 52 and the electrodes 111, 112, and multilayer wiring. The substrate 11 side and the plate-like multilayer ceramic capacitor 101 side are electrically connected. Further, the second main surface side underfill 107 is filled in the gap S2 between the second main surface 13 of the multilayer wiring board 11 and the plate-shaped multilayer ceramic capacitor 101, and a curing process is performed, and the gap S2 is sealed with resin. Since the second buildup layer 32 is covered with the solder resist 38 with less unevenness, the second main surface side underfill 107 flows smoothly on the solder resist 38. Further, a concave portion 185 and minute irregularities 155 (see FIG. 3) are formed on the capacitor side surface 106. Furthermore, since the surface roughness Ra of the side chamfered portion 151 and the chamfered portion 152 is 1.0 μm, minute unevenness 154 (see FIG. 3) is formed in the side chamfered portion 151 and the chamfered portion 152. Is done. Therefore, the second main surface side underfill 107 easily enters the recess 185 and the recesses 154 and 155. As a result, the bonding strength between the plate-shaped multilayer ceramic capacitor 101 and the second main surface side underfill 107 is improved. At this point, a semiconductor mounting device substrate 10 having a desired structure is obtained.

次に、多層配線基板１１のＩＣチップ搭載領域２３にＩＣチップ２１を載置する。このとき、ＩＣチップ２１側の面接続端子２２と、各第１主面側はんだバンプ４５とを位置合わせするようにする。そして、１９０℃〜２２０℃程度の温度に加熱して各第１主面側はんだバンプ４５をリフローすることにより、各第１主面側はんだバンプ４５と面接続端子２２とを接合し、多層配線基板１１側とＩＣチップ２１側とを電気的に接続する。さらに、多層配線基板１１の第１主面１２とＩＣチップ２１との隙間Ｓ１に第１主面側アンダーフィル２０を充填して硬化処理を行い、隙間Ｓ１を樹脂封止する。なお、第１ビルドアップ層３１は、凹凸の少ないソルダーレジスト３７によって覆われているため、第１主面側アンダーフィル２０はソルダーレジスト３７上をスムーズに流れる。その結果、図１に示す所望構造の半導体搭載装置１が完成する。   Next, the IC chip 21 is placed in the IC chip mounting area 23 of the multilayer wiring board 11. At this time, the surface connection terminals 22 on the IC chip 21 side and the respective first main surface side solder bumps 45 are aligned. Then, each first main surface side solder bump 45 is heated to a temperature of about 190 ° C. to 220 ° C. to reflow, thereby joining each first main surface side solder bump 45 and the surface connection terminal 22, and multilayer wiring. The substrate 11 side and the IC chip 21 side are electrically connected. Further, the first main surface side underfill 20 is filled in the gap S1 between the first main surface 12 of the multilayer wiring board 11 and the IC chip 21, and the hardening process is performed, and the gap S1 is sealed with resin. Since the first buildup layer 31 is covered with the solder resist 37 with less unevenness, the first main surface side underfill 20 flows smoothly on the solder resist 37. As a result, the semiconductor mounting device 1 having a desired structure shown in FIG. 1 is completed.

従って、本実施形態によれば以下の効果を得ることができる。   Therefore, according to the present embodiment, the following effects can be obtained.

（１）本実施形態の半導体搭載装置１によれば、多層配線基板１１の第１主面１２にＩＣチップ２１が実装されるとともに、多層配線基板１１の第２主面１３に板状積層セラミックコンデンサ１０１が実装されているため、多層配線基板１１が板状積層セラミックコンデンサ１０１とＩＣチップ２１とによって挟み込まれた状態となる。その結果、本実施形態のようにコア基板１４が薄い場合（具体的には、コア基板１４の厚さが０．２ｍｍである場合）に、第１主面１２や第２主面１３にスティフナ（補強材）を貼付したりしなくても、多層配線基板１１の反りを防止できるため、ＩＣチップ２１と多層配線基板１１との接続状態が確実に維持される。しかも、第１主面１２とＩＣチップ２１との隙間Ｓ１を第１主面側アンダーフィル２０で封止し、第２主面１３と板状積層セラミックコンデンサ１０１との隙間Ｓ２を第２主面側アンダーフィル１０７で封止している。このため、ＩＣチップ２１と多層配線基板１１との接合部（面接続端子２２付近）にかかる応力が第１主面側アンダーフィル２０によって緩和されるとともに、板状積層セラミックコンデンサ１０１と多層配線基板１１との接合部（電極１１１，１１２付近）にかかる応力が第２主面側アンダーフィル１０７によって緩和される。その結果、ＩＣチップ２１や、ＩＣチップ２１と多層配線基板１１との接合部が破壊されにくくなるとともに、板状積層セラミックコンデンサ１０１や、板状積層セラミックコンデンサ１０１と多層配線基板１１との接合部が破壊されにくくなる。従って、半導体搭載装置用基板１０の信頼性が高くなる。   (1) According to the semiconductor mounting apparatus 1 of the present embodiment, the IC chip 21 is mounted on the first main surface 12 of the multilayer wiring board 11 and the plate-shaped multilayer ceramic is formed on the second main surface 13 of the multilayer wiring board 11. Since the capacitor 101 is mounted, the multilayer wiring board 11 is sandwiched between the plate-shaped multilayer ceramic capacitor 101 and the IC chip 21. As a result, when the core substrate 14 is thin as in the present embodiment (specifically, when the thickness of the core substrate 14 is 0.2 mm), the first main surface 12 and the second main surface 13 have stiffeners. Even if the (reinforcing material) is not attached, warping of the multilayer wiring board 11 can be prevented, and the connection state between the IC chip 21 and the multilayer wiring board 11 is reliably maintained. Moreover, the gap S1 between the first main surface 12 and the IC chip 21 is sealed with the first main surface side underfill 20, and the gap S2 between the second main surface 13 and the plate-shaped multilayer ceramic capacitor 101 is defined as the second main surface. Sealed with side underfill 107. For this reason, the stress applied to the joint portion (in the vicinity of the surface connection terminal 22) between the IC chip 21 and the multilayer wiring substrate 11 is relieved by the first main surface side underfill 20, and the plate-shaped multilayer ceramic capacitor 101 and the multilayer wiring substrate 11 is relieved by the second main surface underfill 107 on the joints (near the electrodes 111 and 112). As a result, the IC chip 21 and the joint between the IC chip 21 and the multilayer wiring board 11 are not easily broken, and the plate-shaped multilayer ceramic capacitor 101 or the joint between the plate-shaped multilayer ceramic capacitor 101 and the multilayer wiring board 11 is prevented. Is less likely to be destroyed. Therefore, the reliability of the semiconductor mounting device substrate 10 is increased.

（２）特開２００７−８０９７６号公報に記載の従来技術では、多層配線基板の表面にＩＣチップを搭載するとともに、多層配線基板の裏面に複数のチップコンデンサを搭載した半導体搭載装置が提案されている。しかし近年では、コンデンサの容量を稼ぐためにチップコンデンサの搭載数が増える傾向にあるため、半導体搭載装置の小型化が困難になる場合がある。そこで本実施形態では、多層配線基板１１の裏面（第２主面１３）に板状積層セラミックコンデンサ１０１を搭載している。この場合、複数のチップコンデンサが１つの板状積層セラミックコンデンサ１０１に集積される形となるため、半導体搭載装置１の小型化が可能となる。   (2) In the prior art described in Japanese Patent Application Laid-Open No. 2007-80976, a semiconductor mounting apparatus is proposed in which an IC chip is mounted on the surface of a multilayer wiring board and a plurality of chip capacitors are mounted on the back surface of the multilayer wiring board. Yes. However, in recent years, the number of chip capacitors mounted tends to increase in order to increase the capacity of the capacitor, and it may be difficult to reduce the size of the semiconductor mounting device. Therefore, in the present embodiment, the plate-shaped multilayer ceramic capacitor 101 is mounted on the back surface (second main surface 13) of the multilayer wiring board 11. In this case, since a plurality of chip capacitors are integrated on one plate-shaped multilayer ceramic capacitor 101, the semiconductor mounting device 1 can be reduced in size.

（３）本実施形態では、一般的にアンダーフィルで封止される箇所（隙間Ｓ１）が第１主面側アンダーフィル２０により封止されるのに加え、通常アンダーフィルで封止されない箇所（隙間Ｓ２）も第２主面側アンダーフィル１０７により封止されている。その結果、第２主面側はんだバンプ５２が、第２主面側アンダーフィル１０７によって保護されて外部に露出しなくなるため、第２主面側はんだバンプ５２の耐食性が向上する。   (3) In this embodiment, in addition to being sealed with the first main surface side underfill 20 in general, the portion sealed with underfill (gap S1) is not normally sealed with underfill ( The gap S2) is also sealed with the second main surface side underfill 107. As a result, the second main surface side solder bumps 52 are protected by the second main surface side underfill 107 and are not exposed to the outside, so that the corrosion resistance of the second main surface side solder bumps 52 is improved.

（４）本実施形態では、板状積層セラミックコンデンサ１０１と多層配線基板１１との接合部に応力が加わった場合に、コンデンサ第１主面１０２とコンデンサ側面１０６とをつなぐ部分だけでなく、隣接する２つのコンデンサ側面１０６をつなぐ部分にも応力が集中してしまう。   (4) In the present embodiment, when stress is applied to the joint between the plate-shaped multilayer ceramic capacitor 101 and the multilayer wiring board 11, not only the portion connecting the capacitor first main surface 102 and the capacitor side surface 106 but also adjacent As a result, the stress is concentrated on the portion connecting the two capacitor side surfaces 106.

そこで本実施形態の板状積層セラミックコンデンサ１０１では、面取り加工部１５２に加えて側部面取り加工部１５１をセラミック焼結体１０４に形成している。このため、コンデンサ第１主面１０２とコンデンサ側面１０６とをつなぐ部分への応力集中が、面取り加工部１５２を設けることによって緩和される。しかも、板状積層セラミックコンデンサ１０１と多層配線基板１１との接合部に応力が加わった場合に、隣接する２つのコンデンサ側面１０６をつなぐ部分への応力集中が、側部面取り加工部１５１を設けることによって緩和される。その結果、第２主面側アンダーフィル１０７でのクラックの発生を確実に防止できるため、半導体搭載装置用基板１０の信頼性が向上する。   Therefore, in the plate-shaped multilayer ceramic capacitor 101 of the present embodiment, the side chamfered processed portion 151 is formed in the ceramic sintered body 104 in addition to the chamfered processed portion 152. For this reason, the stress concentration on the portion connecting the capacitor first main surface 102 and the capacitor side surface 106 is alleviated by providing the chamfered portion 152. In addition, when stress is applied to the joint between the plate-shaped multilayer ceramic capacitor 101 and the multilayer wiring board 11, the stress concentration on the portion connecting the two adjacent capacitor side surfaces 106 provides the side chamfered portion 151. Is alleviated by. As a result, since the generation of cracks in the second main surface side underfill 107 can be reliably prevented, the reliability of the substrate 10 for semiconductor mounting device is improved.

（５）本実施形態では、板状積層セラミックコンデンサ１０１がＩＣチップ搭載領域２３に搭載されたＩＣチップ２１の直下に配置されるとともに、板状積層セラミックコンデンサ１０１とＩＣチップ２１との間に介在するコア基板１４が薄く（０．２ｍｍに）なっている。このため、板状積層セラミックコンデンサ１０１とＩＣチップ２１とをつなぐ配線が短くなり、配線のインダクタンス成分の増加が防止される。従って、板状積層セラミックコンデンサ１０１によるＩＣチップ２１のスイッチングノイズを確実に低減できるとともに、電源電圧の確実な安定化を図ることができる。また、ＩＣチップ２１と板状積層セラミックコンデンサ１０１との間で侵入するノイズを極めて小さく抑えることができるため、誤動作等の不具合を生じることもなく高い信頼性を得ることができる。   (5) In the present embodiment, the plate-shaped multilayer ceramic capacitor 101 is disposed directly below the IC chip 21 mounted in the IC chip mounting region 23 and is interposed between the plate-shaped multilayer ceramic capacitor 101 and the IC chip 21. The core substrate 14 is thin (0.2 mm). For this reason, the wiring connecting the plate-shaped multilayer ceramic capacitor 101 and the IC chip 21 is shortened, and an increase in the inductance component of the wiring is prevented. Therefore, the switching noise of the IC chip 21 caused by the plate-shaped multilayer ceramic capacitor 101 can be reliably reduced, and the power supply voltage can be reliably stabilized. In addition, since noise entering between the IC chip 21 and the plate-shaped multilayer ceramic capacitor 101 can be suppressed to a very low level, high reliability can be obtained without causing problems such as malfunctions.

（６）本実施形態では、ＩＣチップ搭載領域２３が板状積層セラミックコンデンサ１０１の真上の領域内に位置しているため、ＩＣチップ搭載領域２３に搭載されるＩＣチップ２１は高剛性で熱膨張率が小さい板状積層セラミックコンデンサ１０１によって支持される。よって、上記ＩＣチップ搭載領域２３においては、第１ビルドアップ層３１が変形しにくくなるため、ＩＣチップ搭載領域２３に搭載されるＩＣチップ２１をより安定的に支持できる。   (6) In this embodiment, since the IC chip mounting area 23 is located in the area directly above the plate-like multilayer ceramic capacitor 101, the IC chip 21 mounted in the IC chip mounting area 23 is highly rigid and has a heat resistance. It is supported by a plate-like multilayer ceramic capacitor 101 having a small expansion coefficient. Therefore, in the IC chip mounting area 23, the first buildup layer 31 is not easily deformed, so that the IC chip 21 mounted in the IC chip mounting area 23 can be supported more stably.

［第２実施形態］
以下、本発明を具体化した第２実施形態を図面に基づき説明する。ここでは、第１実施形態と相違する部分を中心に説明する。本実施形態では、多層配線基板の構造などが上記第１実施形態とは異なっている。 [Second Embodiment]
Hereinafter, a second embodiment of the present invention will be described with reference to the drawings. Here, it demonstrates centering on the part which is different from 1st Embodiment. In the present embodiment, the structure of the multilayer wiring board is different from that of the first embodiment.

詳述すると、図７に示されるように、本実施形態の半導体搭載装置２００は、半導体搭載装置用基板２１０と、半導体チップであるＩＣチップ２２１と、第１主面側アンダーフィル２２０とを備えるＰＧＡ（ピングリッドアレイ）である。   Specifically, as shown in FIG. 7, the semiconductor mounting apparatus 200 of the present embodiment includes a semiconductor mounting apparatus substrate 210, an IC chip 221 that is a semiconductor chip, and a first main surface side underfill 220. PGA (pin grid array).

半導体搭載装置用基板２１０が備える多層配線基板２１１は、コア基板を有さず、銅からなる導体層２５１とエポキシ樹脂からなる４層の樹脂絶縁層２４３，２４４，２４５，２４６とを交互に積層した構造を有している。各樹脂絶縁層２４３〜２４６には、それぞれビア穴２７１及びビア導体２７２が設けられている。各ビア穴２７１は、円錐台形状をなし、各樹脂絶縁層２４３〜２４６に対してＹＡＧレーザーまたは炭酸ガスレーザーを用いた穴あけ加工を施すことで形成される。各ビア導体２７２は、多層配線基板２１１の第２主面２４２の方向（図７では下方向）に拡径した導体であって、各導体層２５１、端子パッド２３０，２５２及びＰＧＡ用パッド２５３を相互に電気的に接続している。   The multilayer wiring substrate 211 provided in the substrate for semiconductor mounting device 210 does not have a core substrate, and is formed by alternately laminating conductor layers 251 made of copper and four resin insulation layers 243, 244, 245, and 246 made of epoxy resin. It has the structure. Each resin insulating layer 243 to 246 is provided with a via hole 271 and a via conductor 272. Each via hole 271 has a truncated cone shape, and is formed by drilling each resin insulation layer 243 to 246 using a YAG laser or a carbon dioxide gas laser. Each via conductor 272 is a conductor whose diameter is increased in the direction of the second main surface 242 of the multilayer wiring substrate 211 (downward in FIG. 7), and each conductor layer 251, terminal pads 230 and 252, and PGA pad 253 are connected to each other. They are electrically connected to each other.

図７に示されるように、多層配線基板２１１の第１主面２４１上（第４層の樹脂絶縁層２４６の表面上）には、端子パッド２３０がアレイ状に配置されている。さらに、端子パッド２３０の表面上には、第１主面側はんだバンプ２５４が複数配置されている。各第１主面側はんだバンプ２５４には、ＩＣチップ２２１の面接続端子２２２が接続されている。なお、各端子パッド２３０及び各第１主面側はんだバンプ２５４が形成されている領域は、ＩＣチップ２２１を搭載可能なＩＣチップ搭載領域２２３（半導体チップ搭載領域）である。そして、第１主面２４１とＩＣチップ２２１との隙間には、第１主面側アンダーフィル２２０が充填されている。その結果、多層配線基板２１１とＩＣチップ２２１とが、隙間が封止された状態で互いに固定される。   As shown in FIG. 7, terminal pads 230 are arranged in an array on the first main surface 241 of the multilayer wiring board 211 (on the surface of the fourth resin insulating layer 246). Further, a plurality of first main surface side solder bumps 254 are arranged on the surface of the terminal pad 230. A surface connection terminal 222 of the IC chip 221 is connected to each first main surface side solder bump 254. The region where each terminal pad 230 and each first main surface side solder bump 254 is formed is an IC chip mounting region 223 (semiconductor chip mounting region) on which the IC chip 221 can be mounted. A gap between the first main surface 241 and the IC chip 221 is filled with the first main surface side underfill 220. As a result, the multilayer wiring board 211 and the IC chip 221 are fixed to each other with the gap sealed.

一方、図７に示されるように、多層配線基板２１１の第２主面２４２上（第１層の樹脂絶縁層２４３の下面上）には、ＰＧＡ用パッド２５３及び端子パッド２５２がそれぞれアレイ状に形成されている。また、樹脂絶縁層２４３の下面は、ソルダーレジスト２４７によってほぼ全体的に覆われている。なお、樹脂絶縁層２４６の上面は、ソルダーレジストによって覆われていない。ソルダーレジスト２４７の所定箇所には、ＰＧＡ用パッド２５３を露出させる開口部２４８と、端子パッド２５２を露出させる開口部２４９とが形成されている。なお、各ＰＧＡ用パッド２５３の表面上には、ピン２５５が複数配置されている。そして、各ピン２５５により、半導体搭載装置２００は図示しないマザーボード上に実装される。   On the other hand, as shown in FIG. 7, PGA pads 253 and terminal pads 252 are arranged in an array on the second main surface 242 of the multilayer wiring board 211 (on the lower surface of the first resin insulating layer 243). Is formed. The lower surface of the resin insulating layer 243 is almost entirely covered with the solder resist 247. Note that the upper surface of the resin insulating layer 246 is not covered with a solder resist. An opening 248 that exposes the PGA pad 253 and an opening 249 that exposes the terminal pad 252 are formed at predetermined locations on the solder resist 247. A plurality of pins 255 are arranged on the surface of each PGA pad 253. Then, the semiconductor mounting device 200 is mounted on a mother board (not shown) by each pin 255.

また、端子パッド２５２の表面上には、第２主面側はんだバンプ２５６が複数配置されている。各第２主面側はんだバンプ２５６は、板状積層セラミックコンデンサ２６１（板状部品）に電気的に接続されている。なお、各端子パッド２５２及び各第２主面側はんだバンプ２５６が位置する領域は、板状積層セラミックコンデンサ２６１をフリップチップ接続方式で表面実装可能なコンデンサ搭載領域２６２（板状部品搭載領域）である。そして、多層配線基板２１１の第２主面２４２と板状積層セラミックコンデンサ２６１との隙間には、第２主面側アンダーフィル２６７が充填されている。その結果、多層配線基板２１１と板状積層セラミックコンデンサ２６１とが、隙間が封止された状態で固定される。   A plurality of second main surface side solder bumps 256 are arranged on the surface of the terminal pad 252. Each second main surface side solder bump 256 is electrically connected to a plate-like multilayer ceramic capacitor 261 (plate-like component). The region where each terminal pad 252 and each second main surface side solder bump 256 is located is a capacitor mounting region 262 (plate component mounting region) in which the plate-shaped multilayer ceramic capacitor 261 can be surface-mounted by the flip chip connection method. is there. A second main surface side underfill 267 is filled in a gap between the second main surface 242 of the multilayer wiring board 211 and the plate-shaped multilayer ceramic capacitor 261. As a result, the multilayer wiring substrate 211 and the plate-shaped multilayer ceramic capacitor 261 are fixed with the gap sealed.

従って、本実施形態によれば、第１主面２４１にＩＣチップ２２１が実装されるとともに、第２主面２４２に板状積層セラミックコンデンサ２６１が実装されているため、多層配線基板２１１が板状積層セラミックコンデンサ２６１とＩＣチップ２２１とによって挟み込まれた状態となる。その結果、本実施形態のようにコア基板を有しない場合であったとしても、多層配線基板２１１の反りが防止されるため、ＩＣチップ２２１と多層配線基板２１１との接続状態が確実に維持される。しかも、ＩＣチップ２２１と多層配線基板２１１との接合部にかかる応力が第１主面側アンダーフィル２２０によって緩和されるとともに、板状積層セラミックコンデンサ２６１と多層配線基板２１１との接合部にかかる応力が第２主面側アンダーフィル２６７によって緩和される。従って、半導体搭載装置用基板２１０の信頼性が高くなる。   Therefore, according to the present embodiment, since the IC chip 221 is mounted on the first main surface 241 and the plate-shaped multilayer ceramic capacitor 261 is mounted on the second main surface 242, the multilayer wiring board 211 is plate-shaped. The state is sandwiched between the multilayer ceramic capacitor 261 and the IC chip 221. As a result, even if the core substrate is not provided as in the present embodiment, warpage of the multilayer wiring substrate 211 is prevented, so that the connection state between the IC chip 221 and the multilayer wiring substrate 211 is reliably maintained. The Moreover, the stress applied to the joint between the IC chip 221 and the multilayer wiring board 211 is relieved by the first main surface side underfill 220, and the stress applied to the joint between the plate-shaped multilayer ceramic capacitor 261 and the multilayer wiring board 211. Is alleviated by the second main surface side underfill 267. Accordingly, the reliability of the semiconductor mounting device substrate 210 is increased.

なお、本発明の実施形態を以下のように変更してもよい。   In addition, you may change embodiment of this invention as follows.

・上記第１実施形態の半導体搭載装置１では、第１主面１２とＩＣチップ２１との隙間Ｓ１が第１主面側アンダーフィル２０により封止されるとともに、第２主面１３と板状積層セラミックコンデンサ１０１との隙間Ｓ２が第２主面側アンダーフィル１０７により封止されていた。しかし、図８の半導体搭載装置４００に示されるように、多層配線基板１１とＩＣチップ２１とを異方導電性シート４０１を介して接続するようにしてもよい。なお、異方導電性シート４０１は、熱可塑性樹脂（例えばエポキシ樹脂）からなるバインダ中にフィラーである銀粒子（導電体）を含んだ組成を有している。また、異方導電性シート４０１は、端子パッド４４（図１参照）と面接続端子２２（図１参照）とを電気的に接続する導体部を有している。導体部は、異方導電性シート４０１を厚さ方向に加圧した際に内部の銀粒子がシート厚さ方向に連続的に繋がることにより形成される。このようにすれば、多層配線基板１１との接続が比較的困難なＩＣチップ２１を異方導電性シート４０１を用いて容易に接続できるため、信頼性の高い半導体搭載装置４００を得ることができる。   In the semiconductor mounting device 1 of the first embodiment, the gap S1 between the first main surface 12 and the IC chip 21 is sealed by the first main surface side underfill 20, and the second main surface 13 and the plate shape. The gap S <b> 2 with the multilayer ceramic capacitor 101 was sealed with the second main surface side underfill 107. However, as shown in the semiconductor mounting apparatus 400 of FIG. 8, the multilayer wiring board 11 and the IC chip 21 may be connected via an anisotropic conductive sheet 401. The anisotropic conductive sheet 401 has a composition in which silver particles (conductor) as a filler are contained in a binder made of a thermoplastic resin (for example, epoxy resin). The anisotropic conductive sheet 401 has a conductor portion that electrically connects the terminal pad 44 (see FIG. 1) and the surface connection terminal 22 (see FIG. 1). The conductor portion is formed by continuously connecting the inner silver particles in the sheet thickness direction when the anisotropic conductive sheet 401 is pressed in the thickness direction. In this way, since the IC chip 21 that is relatively difficult to connect to the multilayer wiring board 11 can be easily connected using the anisotropic conductive sheet 401, a highly reliable semiconductor mounting device 400 can be obtained. .

・上記実施形態では、多層配線基板１１に板状積層セラミックコンデンサ１０１を実装した後、ＩＣチップ２１を実装していたが、板状積層セラミックコンデンサ１０１とＩＣチップ２１とを同時に実装してもよい。このようにした場合、板状積層セラミックコンデンサ１０１及びＩＣチップ２１を実装した後の冷却時において、第２ビルドアップ層３２は、板状積層セラミックコンデンサ１０１があるために殆ど収縮することはない。また、第１ビルドアップ層３１も、ＩＣチップ２１があるために殆ど収縮することはない。よって、多層配線基板１１は、第１主面１２側にも第２主面１３側にも反りにくくなる。その結果、ＩＣチップ２１や、ＩＣチップ２１と多層配線基板１１との接合部の破壊がより確実に防止されるとともに、板状積層セラミックコンデンサ１０１や、板状積層セラミックコンデンサ１０１と多層配線基板１１との接合部の破壊がより確実に防止される。従って、半導体搭載装置用基板１０の信頼性がよりいっそう高くなる。   In the above embodiment, the IC chip 21 is mounted after the plate-shaped multilayer ceramic capacitor 101 is mounted on the multilayer wiring board 11, but the plate-shaped multilayer ceramic capacitor 101 and the IC chip 21 may be mounted simultaneously. . In this case, the second buildup layer 32 hardly shrinks due to the presence of the plate-shaped multilayer ceramic capacitor 101 during cooling after mounting the plate-shaped multilayer ceramic capacitor 101 and the IC chip 21. Also, the first buildup layer 31 hardly shrinks because of the presence of the IC chip 21. Therefore, the multilayer wiring board 11 is less likely to warp both on the first main surface 12 side and on the second main surface 13 side. As a result, breakage of the IC chip 21 and the joint between the IC chip 21 and the multilayer wiring board 11 can be prevented more reliably, and the plate-like multilayer ceramic capacitor 101 or the plate-like multilayer ceramic capacitor 101 and the multilayer wiring board 11 can be prevented. Breakage of the joint with is more reliably prevented. Therefore, the reliability of the semiconductor mounting device substrate 10 is further increased.

・上記第１実施形態の半導体搭載装置１は、ＩＣチップ搭載領域２３にＩＣチップ２１を表面実装するとともに、コンデンサ搭載領域５３に板状積層セラミックコンデンサ１０１を表面実装することにより構成されていた。しかし、図９に示されるように、板状積層セラミックコンデンサ１０１が搭載されたセラミック製のインターポーザ３０２をインターポーザ搭載領域３０３（板状部品搭載領域）に表面実装することにより、半導体搭載装置３００を構成してもよい。即ち、インターポーザ３０２を『板状部品』として用いてもよい。   The semiconductor mounting device 1 according to the first embodiment is configured by surface mounting the IC chip 21 on the IC chip mounting area 23 and surface mounting the plate-shaped multilayer ceramic capacitor 101 on the capacitor mounting area 53. However, as shown in FIG. 9, a semiconductor mounting device 300 is configured by surface-mounting a ceramic interposer 302 on which a plate-shaped multilayer ceramic capacitor 101 is mounted in an interposer mounting region 303 (plate-shaped component mounting region). May be. That is, the interposer 302 may be used as a “plate component”.

・上記実施形態では、第１主面側アンダーフィル２０，２２０及び第２主面側アンダーフィル１０７，２６７が、互いに熱膨張係数が同じ材料によって形成されていたが、異なる材料によって形成してもよい。   In the above embodiment, the first main surface side underfills 20 and 220 and the second main surface side underfills 107 and 267 are formed of the same material with the same thermal expansion coefficient, but may be formed of different materials. Good.

・上記実施形態の側部面取り加工部１５１及び面取り加工部１５２，１５３は、平面状の面取り加工部であったが、曲面状の面取り加工部であってもよい。このようにすれば、面取り加工部に「角」が存在しなくなるので、応力集中をより確実に緩和することができる。しかし、曲面状の面取り加工部を高精度に形成することは困難であるため、面取り加工部は上記実施形態のように平面状であることが好ましい。   The side chamfering processing unit 151 and the chamfering processing units 152 and 153 in the above embodiment are planar chamfering processing units, but may be curved chamfering processing units. In this way, since there is no “corner” in the chamfered portion, stress concentration can be more reliably alleviated. However, since it is difficult to form a curved chamfered portion with high accuracy, the chamfered portion is preferably flat as in the above embodiment.

・上記実施形態の板状積層セラミックコンデンサ１０１では、面取り加工部１５２に加えて、側部面取り加工部１５１や面取り加工部１５３が形成されていた。しかし、側部面取り加工部１５１及び面取り加工部１５３の少なくとも一方を省略してもよい。なお、この場合、応力が集中しやすい側部面取り加工部１５１を省略するよりも、応力集中がない面取り加工部１５３を省略する方が好ましい。   In the plate-shaped multilayer ceramic capacitor 101 of the above embodiment, in addition to the chamfered portion 152, the side chamfered portion 151 and the chamfered portion 153 are formed. However, at least one of the side chamfering part 151 and the chamfering part 153 may be omitted. In this case, it is preferable to omit the chamfered portion 153 without stress concentration rather than omit the side chamfered portion 151 where stress is likely to concentrate.

・上記第１実施形態では、樹脂絶縁層３５の上面がソルダーレジスト３７によって覆われるとともに、樹脂絶縁層３６の下面がソルダーレジスト３８によって覆われていたが、ソルダーレジスト３７は省略されていてもよい。   In the first embodiment, the upper surface of the resin insulating layer 35 is covered with the solder resist 37 and the lower surface of the resin insulating layer 36 is covered with the solder resist 38. However, the solder resist 37 may be omitted. .

・上記実施形態の板状積層セラミックコンデンサ１０１では、コンデンサ第１主面１０２側のみに表層電極（電極１１１，１１２）が形成されていたが、これに限定されるものではない。例えば、コンデンサ第１主面１０２及びコンデンサ第２主面１０３の両方に表層電極が形成された板状積層セラミックコンデンサであってもよい。   In the plate-shaped multilayer ceramic capacitor 101 of the above embodiment, the surface layer electrodes (electrodes 111 and 112) are formed only on the capacitor first main surface 102 side, but the present invention is not limited to this. For example, a plate-shaped multilayer ceramic capacitor in which surface layer electrodes are formed on both the capacitor first main surface 102 and the capacitor second main surface 103 may be used.

次に、前述した実施形態によって把握される技術的思想を以下に列挙する。   Next, the technical ideas grasped by the embodiment described above are listed below.

（１）上記手段１において、前記板状部品は、板状セラミックコンデンサであることを特徴とする半導体搭載装置用基板。   (1) In the above means 1, the plate-like component is a plate-like ceramic capacitor.

（２）技術的思想（１）において、前記板状部品は、前記板状部品搭載領域側に向けて配置される部品第１主面と、その部品第１主面の反対に位置する部品第２主面と、前記部品第１主面及び前記部品第２主面に対して直交する部品側面とを有するとともに、少なくとも前記部品第１主面と前記部品側面とをつなぐ部分が面取り加工部とされており、前記板状セラミックコンデンサにおける前記面取り加工部の表面粗さＲａは、０．５μｍ以上であることを特徴とする半導体搭載装置用基板。   (2) In the technical idea (1), the plate-shaped component includes a component first main surface arranged toward the plate-shaped component mounting region and a component first positioned opposite to the component first main surface. 2 main surfaces, a component side surface orthogonal to the component first main surface and the component second main surface, and at least a portion connecting the component first main surface and the component side surface is a chamfered portion. The semiconductor mounting device substrate, wherein the chamfered portion of the plate-like ceramic capacitor has a surface roughness Ra of 0.5 μm or more.

（３）上記手段１において、前記板状部品は、前記板状部品搭載領域側に向けて配置される部品第１主面と、その部品第１主面の反対に位置する部品第２主面と、前記部品第１主面及び前記部品第２主面に対して直交する部品側面とを有しており、前記第２主面側アンダーフィルを構成するフィレットは、前記部品側面の面方向に沿って前記部品第２主面側に延びており、前記フィレットが延びる長さは、前記板状部品の厚さの半分以上であることを特徴とする半導体搭載装置用基板。   (3) In said means 1, the said plate-shaped component is the component 1st main surface arrange | positioned toward the said plate-shaped component mounting area | region side, and the component 2nd main surface located in the opposite of the component 1st main surface And a component side surface orthogonal to the component first main surface and the component second main surface, and a fillet constituting the second main surface side underfill is in a surface direction of the component side surface. And a length of the fillet extending at least half of the thickness of the plate-like component.

（４）上記手段１において、前記多層配線基板は、コア基板の片面または両面にビルドアップ層を有するビルドアップ多層配線基板であることを特徴とする半導体搭載装置用基板。   (4) In the above means 1, the multilayer mounting board is a buildup multilayer wiring board having a buildup layer on one or both sides of the core substrate.

（５）上記手段１において、前記多層配線基板は、コア基板を有さないコアレス配線基板であることを特徴とする半導体搭載装置用基板。   (5) In the above means 1, the multilayer wiring board is a coreless wiring board that does not have a core board.

（６）上記手段１において、前記第２主面と前記板状部品との隙間は、前記第１主面と前記半導体チップとの隙間よりも大きく、前記第２主面側アンダーフィルの熱膨張係数は、前記第１主面側アンダーフィルの熱膨張係数よりも小さいことを特徴とする半導体搭載装置用基板。   (6) In the above means 1, the gap between the second main surface and the plate-like component is larger than the gap between the first main surface and the semiconductor chip, and the thermal expansion of the second main surface side underfill. The substrate for a semiconductor mounting device, wherein the coefficient is smaller than the thermal expansion coefficient of the first main surface side underfill.

（７）第１主面及び第２主面を有する多層配線基板を備え、前記第１主面にて設定された半導体チップ搭載領域に半導体チップが異方導電性シートを介して実装されうる半導体搭載装置用基板において、前記第２主面において前記半導体チップの直下となる箇所に板状部品搭載領域をなす複数の第２主面側はんだバンプが形成され、前記複数の第２主面側はんだバンプを介して、無機材料を主体とする板状部品がフリップチップ接続方式で表面実装され、前記第２主面と前記板状部品との隙間に設けられた第２主面側アンダーフィルにより前記複数の第２主面側はんだバンプが封止されていることを特徴とする半導体搭載装置用基板。   (7) A semiconductor including a multilayer wiring board having a first main surface and a second main surface, and a semiconductor chip that can be mounted on a semiconductor chip mounting region set on the first main surface via an anisotropic conductive sheet In the mounting apparatus substrate, a plurality of second main surface side solder bumps forming a plate-like component mounting region are formed at a location immediately below the semiconductor chip on the second main surface, and the plurality of second main surface side solders are formed. A plate-like component mainly composed of an inorganic material is surface-mounted by a flip chip connection method via a bump, and the second principal surface side underfill provided in a gap between the second principal surface and the plate-like component is used. A substrate for a semiconductor mounting device, wherein a plurality of second main surface side solder bumps are sealed.

１，２００，３００…半導体搭載装置
１０，２１０…半導体搭載装置用基板
１１，２１１…多層配線基板
１２，２４１…第１主面
１３，２４２…第２主面
２０，２２０…第１主面側アンダーフィル
２１，２２１…半導体チップとしてのＩＣチップ
２３，２２３…半導体チップ搭載領域としてのＩＣチップ搭載領域
４５，２５４…第１主面側はんだバンプ
５２，２５６…第２主面側はんだバンプ
５３，２６２…板状部品搭載領域としてのコンデンサ搭載領域
１０７，２６７…第２主面側アンダーフィル
１０１，２６１…板状部品としての板状積層セラミックコンデンサ
１０２…部品第１主面としてのコンデンサ第１主面
１０３…部品第２主面としてのコンデンサ第２主面
１０５…誘電体
１０６…部品側面としてのコンデンサ側面
１３１…ビア導体としての電源用ビア導体
１３２…ビア導体としてのグランド用ビア導体
１４１…内層電極としての電源用内層電極
１４２…内層電極としてのグランド用内層電極
１５２…面取り加工部
３０２…板状部品としてのインターポーザ
３０３…板状部品搭載領域としてのインターポーザ搭載領域
Ｓ１…（第１主面と半導体チップとの）隙間
Ｓ２…（第２主面と板状部品との）隙間 DESCRIPTION OF SYMBOLS 1,200,300 ... Semiconductor mounting apparatus 10,210 ... Semiconductor mounting apparatus substrate 11, 211 ... Multilayer wiring board 12,241 ... First main surface 13,242 ... Second main surface 20,220 ... First main surface side Underfill 21, 221... IC chip 23 as a semiconductor chip, 223... IC chip mounting region 45, 254... First main surface side solder bump 52, 256. 262... Capacitor mounting areas 107 and 267 as plate-shaped component mounting areas. Second main surface side underfills 101 and 261... Plate-shaped multilayer ceramic capacitors 102 as plate-shaped parts. Surface 103: Capacitor second main surface 105 as component second main surface ... Dielectric 106 ... Capacitor side surface 131 as component side surface ... Via conduction Via conductor 132 for power as ... Ground via conductor 141 as a via conductor ... Inner layer electrode 142 for power as inner layer electrode ... Inner layer electrode 152 as inner layer electrode ... Chamfered portion 302 ... Interposer 303 as plate-like part ... Interposer mounting area S1 as a plate-shaped component mounting area ... Clearance S2 (between first main surface and semiconductor chip) ... Clearance (between second main surface and plate-shaped component)

Claims (7)

第１主面及び第２主面を有する多層配線基板を備え、前記第１主面にて設定された半導体チップ搭載領域に半導体チップがフリップチップ接続方式で表面実装されうるとともに、前記第１主面と前記半導体チップとの隙間が第１主面側アンダーフィルにより封止されうる半導体搭載装置用基板において、
前記第２主面において前記半導体チップの直下となる箇所に板状部品搭載領域をなす複数の第２主面側はんだバンプが形成され、
前記複数の第２主面側はんだバンプを介して、無機材料を主体とする板状部品がフリップチップ接続方式で表面実装され、
前記第２主面と前記板状部品との隙間に設けられた第２主面側アンダーフィルにより前記複数の第２主面側はんだバンプが封止されている
ことを特徴とする半導体搭載装置用基板。 A multilayer wiring board having a first main surface and a second main surface, wherein a semiconductor chip can be surface-mounted by a flip chip connection method in a semiconductor chip mounting region set on the first main surface; In the substrate for a semiconductor mounting device in which the gap between the surface and the semiconductor chip can be sealed by the first main surface side underfill,
A plurality of second main surface side solder bumps forming a plate-like component mounting region are formed at a location directly below the semiconductor chip on the second main surface,
Through the plurality of second main surface side solder bumps, a plate-like component mainly composed of an inorganic material is surface-mounted by a flip chip connection method,
A plurality of second main surface side solder bumps are sealed by a second main surface side underfill provided in a gap between the second main surface and the plate-like component. substrate. 前記板状部品は、前記板状部品搭載領域側に向けて配置される部品第１主面と、その部品第１主面の反対に位置する部品第２主面と、前記部品第１主面及び前記部品第２主面に対して直交する部品側面とを有するとともに、少なくとも前記部品第１主面と前記部品側面とをつなぐ部分が面取り加工部とされており、
前記第２主面側アンダーフィルが、前記面取り加工部を被覆している
ことを特徴とする請求項１に記載の半導体搭載装置用基板。 The plate-shaped component includes a component first main surface disposed toward the plate-shaped component mounting region, a component second main surface positioned opposite to the component first main surface, and the component first main surface. And a component side surface orthogonal to the component second main surface, and at least a portion connecting the component first main surface and the component side surface is a chamfered portion,
The substrate for a semiconductor mounting device according to claim 1, wherein the second main surface side underfill covers the chamfered portion. 前記第２主面側アンダーフィルの広がり面積は、前記第１主面側アンダーフィルの広がり面積よりも大きいことを特徴とする請求項１または２に記載の半導体搭載装置用基板。   3. The substrate for a semiconductor mounting device according to claim 1, wherein a spread area of the second main surface side underfill is larger than a spread area of the first main surface side underfill. 4. 前記板状部品搭載領域の面積は、前記半導体チップ搭載領域の面積よりも大きいことを特徴とする請求項１乃至３のいずれか１項に記載の半導体搭載装置用基板。   4. The substrate for a semiconductor mounting device according to claim 1, wherein an area of the plate-shaped component mounting region is larger than an area of the semiconductor chip mounting region. 5. 前記半導体チップ搭載領域内には、前記半導体チップをフリップチップ接続方式で表面実装するための複数の第１主面側はんだバンプが形成されるとともに、
前記複数の第２主面側はんだバンプの高さは、前記複数の第１主面側はんだバンプの高さよりも大きく、
前記第２主面と前記板状部品との隙間は、前記第１主面と前記半導体チップとの隙間よりも大きい
ことを特徴とする請求項１乃至４のいずれか１項に記載の半導体搭載装置用基板。 In the semiconductor chip mounting area, a plurality of first main surface side solder bumps for surface mounting the semiconductor chip by a flip chip connection method are formed,
The height of the plurality of second main surface side solder bumps is greater than the height of the plurality of first main surface side solder bumps,
5. The semiconductor mounting according to claim 1, wherein a gap between the second main surface and the plate-like component is larger than a gap between the first main surface and the semiconductor chip. Device substrate. 前記板状部品は、チタン酸バリウムを主成分とする誘電体とニッケルを主体とする複数の内層電極とが積層配置され、前記複数の内層電極に対して接続する複数のビア導体が全体としてアレイ状に配置されているビアアレイタイプの板状積層セラミックコンデンサであることを特徴とする請求項１乃至４のいずれか１項に記載の半導体搭載装置用基板。   The plate-like component is formed by laminating a dielectric material mainly composed of barium titanate and a plurality of inner layer electrodes mainly composed of nickel, and a plurality of via conductors connected to the plurality of inner layer electrodes as an array as a whole. 5. The substrate for a semiconductor mounting device according to claim 1, wherein the substrate is a via array type plate-shaped multilayer ceramic capacitor arranged in a shape. 請求項１乃至６のいずれか１項に記載の半導体搭載装置用基板と、前記半導体チップ搭載領域にフリップチップ接続方式で表面実装された半導体チップと、前記第１主面と前記半導体チップとの隙間に設けられた第１主面側アンダーフィルとを備えた半導体搭載装置。   A substrate for a semiconductor mounting device according to any one of claims 1 to 6, a semiconductor chip surface-mounted by a flip chip connection method on the semiconductor chip mounting region, the first main surface, and the semiconductor chip The semiconductor mounting apparatus provided with the 1st main surface side underfill provided in the clearance gap.
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