JP2006190746A - Semiconductor device and its manufacturing method - Google Patents
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Abstract
Description
本発明は、半導体装置及びその製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof.
1つの配線基板の両面に半導体チップが搭載された半導体装置が知られている。当該半導体装置を製造する際及び当該半導体装置を回路基板等に実装する際に平坦性を確保することが可能になれば、実装性に優れた半導体装置を提供することができる。 A semiconductor device in which semiconductor chips are mounted on both surfaces of one wiring board is known. If flatness can be ensured when the semiconductor device is manufactured and when the semiconductor device is mounted on a circuit board or the like, a semiconductor device with excellent mountability can be provided.
本発明の目的は、実装性に優れた半導体装置及びその製造方法を提供することにある。
(1)本発明に係る半導体装置は、配線基板と、
前記配線基板の第1の面に搭載された第1の半導体チップと、
前記第1の面に形成されて前記配線基板と前記第1の半導体チップとを接着する、前記第1の半導体チップよりも大きい外形をなす第1の樹脂部と、
前記配線基板の第2の面に搭載された、前記第1の半導体チップよりも小さい第2の半導体チップと、
前記第2の面に形成されて前記配線基板と前記第2の半導体チップとを接着する、前記第2の半導体チップよりも大きい外形をなす第2の樹脂部と、
を有し、
前記第1の半導体チップの外周から前記第1の樹脂部の外周までの距離は、前記第2の半導体チップの外周から前記第2の樹脂部の外周までの距離よりも長い。本発明によると、実装する際や実装後に平坦性を確保することが可能な、信頼性の高い半導体装置を提供することができる。
(2)この半導体装置において、
前記第1の半導体チップの外周から前記第1の樹脂部の外周までの距離は、前記第1の半導体チップに前記第2の半導体チップを投影した投影面における前記第2の半導体チップの外周から前記第1の半導体チップの外周までの距離よりも長くてもよい。
(3)この半導体装置において、
前記配線基板の前記第2の面には外部端子が形成されてなり、
前記第1の樹脂部は、前記外部端子とオーバーラップするように形成されていてもよい。
(4)本発明に係る半導体装置の製造方法は、配線基板を用意すること、
前記配線基板の第1の面に第1の半導体チップを搭載すること、
前記第1の面に、前記第1の半導体チップよりも大きい外形をなし、前記配線基板と前記第1の半導体チップとを接着する第1の樹脂部を形成すること、
前記配線基板の第2の面に、前記第1の半導体チップよりも小さい第2の半導体チップを搭載すること、及び、
前記第2の面に、前記第2の半導体チップよりも大きい外形をなし、前記配線基板と前記第2の半導体チップとを接着する第2の樹脂部を形成することを含み、
前記第1及び第2の樹脂部を、前記第1の半導体チップの外周から前記第1の樹脂部の外周までの距離が、前記第2の半導体チップの外周から前記第2の樹脂部の外周までの距離よりも長くなるように形成する。本発明によれば、平坦性が高く、実装性に優れた半導体装置を製造することができる。
(5)この半導体装置の製造方法において、
前記第1及び第2の樹脂部を、前記第1の半導体チップの外周から前記第1の樹脂部の外周までの距離が、前記第1の半導体チップに前記第2の半導体チップを投影した投影面における前記第2の半導体チップの外周から前記第1の半導体チップの外周までの距離よりも長くなるように形成してもよい。
(6)この半導体装置の製造方法において、
前記配線基板の前記第2の面に外部端子を形成することをさらに含み、
前記第1の樹脂部を、前記外部端子を形成するための領域とオーバーラップするように形成してもよい。
(1) A semiconductor device according to the present invention includes a wiring board,
A first semiconductor chip mounted on a first surface of the wiring board;
A first resin portion formed on the first surface and bonding the wiring substrate and the first semiconductor chip, and having a larger outer shape than the first semiconductor chip;
A second semiconductor chip mounted on the second surface of the wiring board and smaller than the first semiconductor chip;
A second resin portion formed on the second surface and bonding the wiring substrate and the second semiconductor chip, and having a larger outer shape than the second semiconductor chip;
Have
The distance from the outer periphery of the first semiconductor chip to the outer periphery of the first resin portion is longer than the distance from the outer periphery of the second semiconductor chip to the outer periphery of the second resin portion. According to the present invention, it is possible to provide a highly reliable semiconductor device that can ensure flatness during and after mounting.
(2) In this semiconductor device,
The distance from the outer periphery of the first semiconductor chip to the outer periphery of the first resin portion is from the outer periphery of the second semiconductor chip on the projection plane obtained by projecting the second semiconductor chip onto the first semiconductor chip. The distance to the outer periphery of the first semiconductor chip may be longer.
(3) In this semiconductor device,
External terminals are formed on the second surface of the wiring board,
The first resin portion may be formed so as to overlap the external terminal.
(4) A method for manufacturing a semiconductor device according to the present invention comprises preparing a wiring board;
Mounting a first semiconductor chip on a first surface of the wiring board;
Forming a first resin portion on the first surface having a larger outer shape than the first semiconductor chip and bonding the wiring board and the first semiconductor chip;
Mounting a second semiconductor chip smaller than the first semiconductor chip on the second surface of the wiring board; and
Forming a second resin portion on the second surface that has a larger outer shape than the second semiconductor chip and bonds the wiring substrate and the second semiconductor chip;
The distance from the outer periphery of the first semiconductor chip to the outer periphery of the first resin portion is set so that the first and second resin portions have an outer periphery of the second resin portion from the outer periphery of the second semiconductor chip. It is formed to be longer than the distance up to. According to the present invention, a semiconductor device having high flatness and excellent mountability can be manufactured.
(5) In this method of manufacturing a semiconductor device,
A projection of the first and second resin portions projected from the outer periphery of the first semiconductor chip to the outer periphery of the first resin portion by projecting the second semiconductor chip onto the first semiconductor chip. You may form so that it may become longer than the distance from the outer periphery of the said 2nd semiconductor chip in the surface to the outer periphery of the said 1st semiconductor chip.
(6) In this method of manufacturing a semiconductor device,
Forming an external terminal on the second surface of the wiring board;
The first resin portion may be formed so as to overlap with a region for forming the external terminal.
以下、本発明を適用した実施の形態について図面を参照して説明する。ただし、本発明は以下の実施の形態に限定されるものではない。 Embodiments to which the present invention is applied will be described below with reference to the drawings. However, the present invention is not limited to the following embodiments.
図1は、本発明を適用した実施の形態に係る半導体装置について説明するための図である。なお、図1は、半導体装置1の断面図である。
FIG. 1 is a diagram for explaining a semiconductor device according to an embodiment to which the present invention is applied. FIG. 1 is a cross-sectional view of the
本実施の形態に係る半導体装置は、配線基板10を有する。配線基板10の材料や構造は特に限定されず、既に公知となっているいずれかの基板を利用してもよい。配線基板10は、フレキシブル基板であってもよく、リジッド基板であってもよい。あるいは、配線基板10は、テープ基板であってもよい。配線基板10は、積層型の基板であってもよく、あるいは、単層の基板であってもよい。また、配線基板10の外形も特に限定されるものではない。配線基板10は、配線パターン12を有していてもよい。配線パターン12は、配線基板10の表面、あるいは、配線基板10の層間に形成されていてもよい。配線パターン12の構造や材料は特に限定されず、既に公知となっているいずれかの配線を利用してもよい。例えば、配線パターン12は、銅(Cu)、クローム(Cr)、チタン(Ti)、ニッケル(Ni)、チタンタングステン(Ti−W)、金(Au)、アルミニウム(Al)、ニッケルバナジウム(NiV)、タングステン(W)のうちのいずれかを積層して、あるいはいずれかの一層で形成されていてもよい。配線パターン12は、配線基板10の表面(第1及び第2の面14,16)に設けられたランド13を有していてもよい。ランド13は、電子部品の電極(例えば半導体チップの電極)との電気的な接続に利用される部分であってもよい。また、配線パターン12は、外部端子を搭載するためのランド15をさらに含んでいてもよい。配線基板10は、第1の面14と、第1の面14と反対側の第2の面16とを有する。このとき、後述する第1の半導体チップ20が搭載される面を第1の面14と、第2の半導体チップ40が搭載される面を第2の面16と、それぞれ称してもよい。そして、ランド15は、第2の面14に設けられていてもよい。配線基板10は、図示しない保護膜をさらに有してもよい。なお、保護膜は、配線パターン12の一部を覆うように形成されていてもよい。
The semiconductor device according to the present embodiment has a
本実施の形態に係る半導体装置は、第1の半導体チップ20を有する。第1の半導体チップ20は、例えばシリコンチップであってもよい。第1の半導体チップ20は、集積回路22を有していてもよい。集積回路22の構成は特に限定されないが、例えば、トランジスタ等の能動素子や、抵抗、コイル、コンデンサ等の受動素子を含んでいてもよい。また、第1の半導体チップ20は、複数の電極24を有していてもよい。電極24は、第1の半導体チップ20の内部と電気的に接続されていてもよい。電極24は、集積回路22と電気的に接続されていてもよい。あるいは、集積回路22に電気的に接続されていないパッドを含めて、電極24と称してもよい。電極24は、薄く平らに形成されたパッドと、該パッド上に形成されたバンプとを含んでいてもよい。このとき、パッド及びバンプの材料は特に限定されないが、例えば、パッドとしてアルミニウムや銅を、バンプとして金を、それぞれ利用してもよい。
The semiconductor device according to the present embodiment has a
第1の半導体チップ20は、図1に示すように、配線基板10に搭載されてなる。このとき、配線基板10における第1の半導体チップ20が搭載された面を、第1の面14と称してもよい。すなわち、第1の半導体チップ20は、配線基板10の第1の面14に搭載されていてもよい。第1の半導体チップ20は、図1に示すように、電極24が配線パターン12(ランド13)と対向するように、配線基板10に搭載されていてもよい。このとき、電極24とランド13とが対向して電気的に接続されていてもよい。電極24とランド13とは、図1に示すように、接触して電気的に接続されていてもよい。このとき、電極24とランド13とは固着されていてもよい。例えば、電極24とランド13とは、共晶合金を介して接合(共晶合金接合)されていてもよい。ただし、これとは別に、電極24とランド13とは、導電粒子(図示せず)を介して電気的に接続されていてもよい。
As shown in FIG. 1, the
本実施の形態に係る半導体装置は、図1に示すように、配線基板10の第1の面14に形成されて、配線基板10と第1の半導体チップ20とを接着する第1の樹脂部30を有する。第1の樹脂部30は、図1に示すように、第1の半導体チップ20よりも大きい外形をなす。すなわち、第1の樹脂部30は、配線基板10と第1の半導体チップ20との間に(第1の半導体チップ20とオーバーラップするように)配置された中央部と、第1の半導体チップ20よりも外側に配置された側方部とを含んでいてもよい。第1の樹脂部30の材料は特に限定されないが、配線基板10よりも線膨張係数の大きい材料を利用してもよい。
As shown in FIG. 1, the semiconductor device according to the present embodiment is formed on the
本実施の形態に係る半導体装置は、配線基板10の第2の面16に搭載された、第1の半導体チップ20よりも小さい第2の半導体チップ40を有する。第2の半導体チップ40の構成は、第1の半導体チップ20の説明で挙げたいずれかの内容を適用してもよい。第2の半導体チップ40は、集積回路42を有していてもよい。また、第2の半導体チップ40は、電極44を有していてもよい。第2の半導体チップ40は、電極44が配線パターン12(ランド13)と対向するように、配線基板10に搭載されていてもよい。このとき、電極44とランド13とは固着されていてもよい。なお、第2の半導体チップ40は、第1の半導体チップ20とオーバーラップするように配置されていてもよい。このとき、第1及び第2の半導体チップ20,40は、中心が配線基板10の厚み方向に一致するように配置されていてもよい。すなわち、第1の半導体チップ20に第2の半導体チップ40を投影した投影面において、第1及び第2の半導体チップ20,40の中心が一致していてもよい。
The semiconductor device according to the present embodiment has a
本実施の形態に係る半導体装置は、図1に示すように、配線基板10の第2の面16に形成されて、配線基板10と第2の半導体チップ40とを接着する第2の樹脂部50を有する。第2の樹脂部50は、図1に示すように、第2の半導体チップ40よりも大きい外形をなす。すなわち、第2の樹脂部50は、配線基板10と第2の半導体チップ40との間に(第2の半導体チップ40とオーバーラップするように)配置された中央部と、第2の半導体チップ40よりも外側に配置された側方部とを含んでいてもよい。第2の樹脂部50の材料は特に限定されず、例えば、配線基板10又は第1の樹脂部30と同じ材料を利用してもよい。
As shown in FIG. 1, the semiconductor device according to the present embodiment is formed on the
本実施の形態に係る半導体装置では、第1の半導体チップ20の外周から第1の樹脂部30の外周までの距離は、第2の半導体チップ40の外周から第2の樹脂部50の外周までの距離よりも長くなっている。言い換えると、第1の樹脂部の側方部の幅は、第2の樹脂部の側方部の幅よりも広くなっている。このとき、第1の半導体チップ20の外周から第1の樹脂部30の外周までの距離は、第1の半導体チップ20に第2の半導体チップ40を投影した投影面における第2の半導体チップ40の外周から第1の半導体チップ20の外周までの距離よりも長くなっていてもよい。また、半導体装置が外部端子60(後述)を有する場合、第1の樹脂部30は、外部端子60とオーバーラップするように形成されていてもよい。
In the semiconductor device according to the present embodiment, the distance from the outer periphery of the
本実施の形態に係る半導体装置は、図1に示すように、外部端子60を有していてもよい。外部端子60は、配線基板10の第2の面16に設けられていてもよい。外部端子60が配置される領域は特に限定されない。外部端子60は、例えば、第1の半導体チップ20とオーバーラップする領域内のみに配置されていてもよい(Fan−Inタイプ)。あるいは、外部端子60は、第1の半導体チップ20とオーバーラップする領域よりも外側のみに配置されていてもよい(Fan−Outタイプ)。あるいは、外部端子60は、第1の半導体チップ20とオーバーラップする領域の内側及び外側に設けられていてもよい(Fan−In/Outタイプ)。なお、外部端子60は、配線パターン12のランド15上に設けられていてもよい。
The semiconductor device according to the present embodiment may have an
本実施の形態に係る半導体装置1は、以上のように構成されていてもよい。先に説明したように、半導体装置1では、1つの配線基板(配線基板10)の両面に、大きさの異なる半導体チップ(第1及び第2の半導体チップ20,40)が搭載されてなる。半導体装置は、通常、温度サイクル試験や、回路基板に実装される際、あるいは、実装後の環境の変化により、加熱・冷却されることがある。この加熱・冷却の影響を受けて、配線基板は膨張・収縮することがあった。ところで、半導体チップは、配線基板に較べて線膨張係数が低いことが多く、加熱・冷却された場合でも、配線基板に較べて大きさが変化しにくい。そのため、配線基板に半導体チップが搭載されている場合、配線基板の表面における半導体チップとオーバーラップする領域は、半導体チップに規制されるため大きさが変化しにくくなる。そして、1つの配線基板の両面のそれぞれに異なる大きさの半導体チップが搭載されている場合(図1参照)には、1つの配線基板の両面のそれぞれで膨張・収縮が規制される領域の面積が異なるため、配線基板の両面で、膨張・収縮による大きさの変化量が異なることがあった。具体的には、大きい半導体チップが搭載された面(第1の半導体チップ20が搭載された第1の面14)よりも、小さい半導体チップが搭載された面(第2の半導体チップ40が搭載された第2の面16)の方が、加熱・冷却による膨張・収縮量が大きくなることがあった。そして、膨張・収縮量の違いが原因となって、配線基板に反りが生じることがあった。ところで、半導体装置1では、先に説明したように、第1の半導体チップ20の外周から第1の樹脂部30の外周までの距離は、第2の半導体チップ40の外周から第2の樹脂部50の外周までの距離よりも長くなっている。言い換えると、大きい半導体チップが搭載された面には、広い領域で樹脂部が形成される。また、第1の樹脂部30として配線基板10よりも線膨張係数の大きい樹脂を利用すれば、第1の樹脂部30は、配線基板10よりも大きく膨張・収縮する。そのため、半導体装置1によれば、第1の樹脂部30の膨張・収縮の影響を受けて、配線基板10の第1の面14の膨張・収縮量が大きくなる。すなわち、半導体装置1によれば、第1及び第2の面14,16の、膨張・収縮量の差を小さくすることができる。そのため、半導体装置の反りが発生しにくい、実装性に優れた半導体装置を提供することができる。なお、第1の半導体チップ20の外周から第1の樹脂部30の外周までの距離が、第1の半導体チップ20に第2の半導体チップ40を投影した投影面における第2の半導体チップ40の外周から第1の半導体チップ20の外周までの距離よりも長くなっていてもよい。第1の半導体チップ20の外周から第1の樹脂部30の外周までの距離を第1及び第2の半導体チップ20,40の大きさの差よりも大きくすることで、さらに実装性に優れた半導体装置を提供することができる。また、第1の樹脂部30は、外部端子60とオーバーラップするように形成されていてもよい。これによると、外部端子60が形成された領域で、配線基板10を平坦にすることができるため、実装性に優れた半導体装置を提供することができる。なお、第1の樹脂部30は、配線基板10の側面に至るように形成してもよい(図示せず)。そして、図2には、半導体装置1が実装された回路基板1000を示す。また、半導体装置1を有する電子機器として、図3にはノート型パーソナルコンピュータ2000を、図4には携帯電話3000を、それぞれ示す。
The
以下、本発明を適用した実施の形態に係る半導体装置の製造方法について説明する。図5(A)〜図8は、本発明を適用した実施の形態に係る半導体装置の製造方法について説明するための図である。 A method for manufacturing a semiconductor device according to an embodiment to which the present invention is applied will be described below. FIGS. 5A to 8 are diagrams for explaining a method of manufacturing a semiconductor device according to the embodiment to which the present invention is applied.
本実施の形態に係る半導体装置の製造方法は、配線基板10を用意することを含む。配線基板10の構成は、既に説明したいずれかの内容を適用してもよい。
The manufacturing method of the semiconductor device according to the present embodiment includes preparing the
本実施の形態に係る半導体装置の製造方法は、配線基板10に、第1の半導体チップ20を搭載することを含む。以下、本工程について説明する。はじめに、配線基板10の第1の面14に、樹脂材料32を設けてもよい(図5(A)参照)。樹脂材料32は、ペースト状で設けてもよくフィルム状で設けてもよい。樹脂材料32は、内部に導電粒子が分散された異方性導電材料であってもよい。あるいは、樹脂材料32は、絶縁性の材料であってもよい。そして、図5(A)に示すように、配線基板10上に第1の半導体チップ20を配置してもよい。その後、図5(B)に示すように、配線基板10に第1の半導体チップ20を搭載する。第1の半導体チップ20を、樹脂材料32を押し広げながら配線基板10に向かって押圧して、配線基板10に搭載してもよい。このとき、電極24と配線パターン12(ランド13)とを対向させて電気的に接続してもよい。また、第1の半導体チップ20を搭載する工程は、配線基板10及び第1の半導体チップ20の少なくとも一方を加熱しながら行ってもよい。なお、本工程によって、電極24とランド13とを固着してもよい。例えば、電極24とランド13との間に共晶合金層を形成することによって、両者を接合(共晶合金接合)してもよい。
The method for manufacturing a semiconductor device according to the present embodiment includes mounting the
本実施の形態に係る半導体装置の製造方法は、図6に示すように、配線基板10の第1の面14に、配線基板10と第1の半導体チップ20とを接着する第1の樹脂部30を形成することを含む。第1の樹脂部30は、樹脂材料32を硬化させることによって形成してもよい。樹脂材料32を硬化させる方法は特に限定されず、樹脂材料32に適したいずれかの方法を選択してもよい。樹脂材料32は、例えば加熱により硬化させてもよい。第1の樹脂部30は、第1の半導体チップ20よりも大きい外形をなすように形成する。なお、第1の樹脂部30を、外部端子60を形成するための領域(ランド15)とオーバーラップするように形成してもよい。このとき、第1の樹脂部30を、配線基板10の側面に至るように形成してもよい(図示せず)。第1の樹脂部30の大きさは、樹脂材料32の量を調整し、あるいは、第1の面14の表面性を変化させることで制御してもよい。第1の樹脂部30の材料は特に限定されず、例えば、配線基板10よりも線膨張係数が大きい材料を利用してもよい。
As shown in FIG. 6, the method for manufacturing a semiconductor device according to the present embodiment includes a first resin portion that bonds the
本実施の形態に係る半導体装置の製造方法は、配線基板10の第2の面16に、第2の半導体チップ40を搭載することを含む。第2の半導体チップ40は、第1の半導体チップ20で説明した内容のいずれかを適用してもよい。第2の半導体チップ40は、集積回路42を有していてもよい。また、第2の半導体チップ40は、電極44を有していてもよい。また、第2の半導体チップ40は、第1の半導体チップ20よりも小さい半導体チップである。第2の半導体チップ40を搭載する方法は特に限定されない。例えば、第2の面16に樹脂材料52を設け(図7(A)参照)、その後、第2の半導体チップ40を、樹脂材料52を押し広げながら配線基板10に向かって押圧して、配線基板10に第2の半導体チップ40を搭載してもよい(図7(B)参照)。このとき、第2の半導体チップ40の電極44と配線基板10のランド13とを対向させて電気的に接続してもよい。なお、配線基板10及び第2の半導体チップ40の少なくとも一方を加熱しながら、第2の半導体チップ40を搭載してもよい。本工程によって、電極44とランド13とを固着してもよい。
The method for manufacturing a semiconductor device according to the present embodiment includes mounting the
本実施の形態に係る半導体装置の製造方法は、図8に示すように、配線基板10の第2の面16に、配線基板10と第2の半導体チップ40とを接着する第2の樹脂部50を形成することを含む。第2の樹脂部50は、樹脂材料52を硬化させることによって形成してもよい。第2の樹脂部50は、第2の半導体チップ40よりも大きい外形をなすように形成する。第2の樹脂部50の大きさは、樹脂材料52の量を調整し、あるいは、第2の面16の表面性を変化させることで制御してもよい。
As shown in FIG. 8, the method for manufacturing a semiconductor device according to the present embodiment has a second resin portion that bonds the
なお、配線基板10に第1及び第2の半導体チップ20,40を搭載する方法は上述の内容に限られるものではない。例えば、第1及び第2の半導体チップ20,40は、同時に搭載してもよい。また、第1及び第2の半導体チップ20,40を別々に搭載する場合には、第1及び第2の半導体チップ20,40のいずれを先に搭載してもよい。また、樹脂材料32,52についても、第1及び第2の半導体チップ20,40を搭載した後に設けてもよい。
Note that the method of mounting the first and
本実施の形態に係る半導体装置の製造方法では、第1及び第2の樹脂部30,50を、第1の半導体チップ20の外周から第1の樹脂部30の外周までの距離が、第2の半導体チップ40の外周から第2の樹脂部50の外周までの距離よりも長くなるように形成する。このとき、第1及び第2の樹脂部30,50を、第1の半導体チップ20の外周から第1の樹脂部30の外周までの距離が、第1の半導体チップ20に第2の半導体チップ40を投影した投影面における第2の半導体チップ40の外周から第1の半導体チップ20の外周までの距離よりも長くなるように形成してもよい。
In the semiconductor device manufacturing method according to the present embodiment, the first and
本実施の形態に係る半導体装置の製造方法は、配線基板10の第2の面16に外部端子60を形成することを含んでいてもよい。以上の工程によって、半導体装置1を製造してもよい(図1参照)。一般的に、半導体装置を製造する際には、配線基板に熱が加えられる。具体的には、配線基板10に第1及び第2の半導体チップ20,40を搭載する工程や、樹脂材料32,52を硬化させる工程は、加熱された環境で行われることがある。すなわち、半導体装置を製造する工程で、配線基板は加熱・冷却されることがある。そのため、半導体装置を製造する工程で、配線基板10が膨張・収縮することがあった。そして、配線基板のそれぞれの面に大きさの異なる半導体チップを搭載する場合、配線基板の両面で、膨張・収縮量が異なることがあった。具体的には、大きい半導体チップが搭載された面(第1の半導体チップ20が搭載された第1の面14)よりも、小さい半導体チップが搭載された面(第2の半導体チップ40が搭載された第2の面16)の方が、加熱・冷却による膨張・収縮量が大きくなることがあった。そして、膨張・収縮量の違いが原因となって、半導体装置を製造する工程で、配線基板10に反りが生じることがあった。ところで、本実施の形態に係る半導体装置の製造方法では、先に説明したように、第1及び第2の樹脂部30,50を、第1の半導体チップ20の外周から第1の樹脂部30の外周までの距離が、第2の半導体チップ40の外周から第2の樹脂部50の外周までの距離よりも長くなるように形成する。そのため、第1の面14の膨張・収縮量を大きくすることができ、配線基板10の第1及び第2の面14,16の膨張・収縮量の差を小さくすることができる。そのため、配線基板10が平坦な、実装性に優れた半導体装置を提供することができる。
The manufacturing method of the semiconductor device according to the present embodiment may include forming the
なお、本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成(例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成)を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。 In addition, this invention is not limited to embodiment mentioned above, A various deformation | transformation is possible. For example, the present invention includes configurations that are substantially the same as the configurations described in the embodiments (for example, configurations that have the same functions, methods, and results, or configurations that have the same objects and effects). In addition, the invention includes a configuration in which a non-essential part of the configuration described in the embodiment is replaced. In addition, the present invention includes a configuration that achieves the same effect as the configuration described in the embodiment or a configuration that can achieve the same object. Further, the invention includes a configuration in which a known technique is added to the configuration described in the embodiment.
10…配線基板、 12…配線パターン、 13…ランド、 15…ランド、 20…第1の半導体チップ、 22…集積回路、 24…電極、 30…第1の樹脂部、 32…樹脂材料、 40…第2の半導体チップ、 42…集積回路、 44…電極、 50…第2の樹脂部、 52…樹脂材料、 60…外部端子
DESCRIPTION OF
Claims (6)
前記配線基板の第1の面に搭載された第1の半導体チップと、
前記第1の面に形成されて前記配線基板と前記第1の半導体チップとを接着する、前記第1の半導体チップよりも大きい外形をなす第1の樹脂部と、
前記配線基板の第2の面に搭載された、前記第1の半導体チップよりも小さい第2の半導体チップと、
前記第2の面に形成されて前記配線基板と前記第2の半導体チップとを接着する、前記第2の半導体チップよりも大きい外形をなす第2の樹脂部と、
を有し、
前記第1の半導体チップの外周から前記第1の樹脂部の外周までの距離は、前記第2の半導体チップの外周から前記第2の樹脂部の外周までの距離よりも長い半導体装置。 A wiring board;
A first semiconductor chip mounted on a first surface of the wiring board;
A first resin portion formed on the first surface and bonding the wiring substrate and the first semiconductor chip, and having a larger outer shape than the first semiconductor chip;
A second semiconductor chip mounted on the second surface of the wiring board and smaller than the first semiconductor chip;
A second resin portion formed on the second surface and bonding the wiring substrate and the second semiconductor chip, and having a larger outer shape than the second semiconductor chip;
Have
The distance from the outer periphery of the first semiconductor chip to the outer periphery of the first resin part is longer than the distance from the outer periphery of the second semiconductor chip to the outer periphery of the second resin part.
前記第1の半導体チップの外周から前記第1の樹脂部の外周までの距離は、前記第1の半導体チップに前記第2の半導体チップを投影した投影面における前記第2の半導体チップの外周から前記第1の半導体チップの外周までの距離よりも長い半導体装置。 The semiconductor device according to claim 1,
The distance from the outer periphery of the first semiconductor chip to the outer periphery of the first resin portion is from the outer periphery of the second semiconductor chip on the projection plane obtained by projecting the second semiconductor chip onto the first semiconductor chip. A semiconductor device longer than the distance to the outer periphery of the first semiconductor chip.
前記配線基板の前記第2の面には外部端子が形成されてなり、
前記第1の樹脂部は、前記外部端子とオーバーラップするように形成されてなる半導体装置。 The semiconductor device according to claim 1 or 2,
External terminals are formed on the second surface of the wiring board,
The first resin portion is a semiconductor device formed so as to overlap the external terminal.
前記配線基板の第1の面に第1の半導体チップを搭載すること、
前記第1の面に、前記第1の半導体チップよりも大きい外形をなし、前記配線基板と前記第1の半導体チップとを接着する第1の樹脂部を形成すること、
前記配線基板の第2の面に、前記第1の半導体チップよりも小さい第2の半導体チップを搭載すること、及び、
前記第2の面に、前記第2の半導体チップよりも大きい外形をなし、前記配線基板と前記第2の半導体チップとを接着する第2の樹脂部を形成することを含み、
前記第1及び第2の樹脂部を、前記第1の半導体チップの外周から前記第1の樹脂部の外周までの距離が、前記第2の半導体チップの外周から前記第2の樹脂部の外周までの距離よりも長くなるように形成する半導体装置の製造方法。 Preparing a wiring board,
Mounting a first semiconductor chip on a first surface of the wiring board;
Forming a first resin portion on the first surface that has a larger outer shape than the first semiconductor chip and bonds the wiring substrate and the first semiconductor chip;
Mounting a second semiconductor chip smaller than the first semiconductor chip on the second surface of the wiring board; and
Forming a second resin portion on the second surface that has a larger outer shape than the second semiconductor chip and bonds the wiring substrate and the second semiconductor chip;
The distance between the first and second resin portions from the outer periphery of the first semiconductor chip to the outer periphery of the first resin portion is such that the outer periphery of the second semiconductor chip is the outer periphery of the second resin portion. The manufacturing method of the semiconductor device formed so that it may become longer than the distance to.
前記第1及び第2の樹脂部を、前記第1の半導体チップの外周から前記第1の樹脂部の外周までの距離が、前記第1の半導体チップに前記第2の半導体チップを投影した投影面における前記第2の半導体チップの外周から前記第1の半導体チップの外周までの距離よりも長くなるように形成する半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 4,
A projection of the first and second resin portions projected from the outer periphery of the first semiconductor chip to the outer periphery of the first resin portion by projecting the second semiconductor chip onto the first semiconductor chip. A method of manufacturing a semiconductor device, wherein the surface is formed to be longer than the distance from the outer periphery of the second semiconductor chip to the outer periphery of the first semiconductor chip.
前記配線基板の前記第2の面に外部端子を形成することをさらに含み、
前記第1の樹脂部を、前記外部端子を形成するための領域とオーバーラップするように形成する半導体装置の製造方法。
In the manufacturing method of the semiconductor device according to claim 4 or 5,
Forming an external terminal on the second surface of the wiring board;
A method of manufacturing a semiconductor device, wherein the first resin portion is formed so as to overlap with a region for forming the external terminal.
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JP2012074505A (en) * | 2010-09-28 | 2012-04-12 | Ngk Spark Plug Co Ltd | Substrate for semiconductor mounting devices, and semiconductor mounting device |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11312712A (en) * | 1998-04-30 | 1999-11-09 | Oki Electric Ind Co Ltd | Semiconductor device and its manufacture |
JP2001345418A (en) * | 2000-06-02 | 2001-12-14 | Matsushita Electric Ind Co Ltd | Double-sided packaging structure body and manufacturing method thereof |
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2005
- 2005-01-05 JP JP2005000465A patent/JP2006190746A/en active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11312712A (en) * | 1998-04-30 | 1999-11-09 | Oki Electric Ind Co Ltd | Semiconductor device and its manufacture |
JP2001345418A (en) * | 2000-06-02 | 2001-12-14 | Matsushita Electric Ind Co Ltd | Double-sided packaging structure body and manufacturing method thereof |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012074505A (en) * | 2010-09-28 | 2012-04-12 | Ngk Spark Plug Co Ltd | Substrate for semiconductor mounting devices, and semiconductor mounting device |
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