JP2006190746A - Semiconductor device and its manufacturing method - Google Patents

Semiconductor device and its manufacturing method Download PDF

Info

Publication number
JP2006190746A
JP2006190746A JP2005000465A JP2005000465A JP2006190746A JP 2006190746 A JP2006190746 A JP 2006190746A JP 2005000465 A JP2005000465 A JP 2005000465A JP 2005000465 A JP2005000465 A JP 2005000465A JP 2006190746 A JP2006190746 A JP 2006190746A
Authority
JP
Japan
Prior art keywords
semiconductor chip
outer periphery
wiring board
semiconductor device
resin portion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2005000465A
Other languages
Japanese (ja)
Inventor
Shingo Horii
真吾 堀井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2005000465A priority Critical patent/JP2006190746A/en
Publication of JP2006190746A publication Critical patent/JP2006190746A/en
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319Arrangement of the layer connectors prior to mounting
    • H01L2224/83192Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/0132Binary Alloys
    • H01L2924/01322Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/102Material of the semiconductor or solid state bodies
    • H01L2924/1025Semiconducting materials
    • H01L2924/10251Elemental semiconductors, i.e. Group IV
    • H01L2924/10253Silicon [Si]

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device exhibiting excellent packaging properties, and to provide its manufacturing method. <P>SOLUTION: The semiconductor device comprises a wiring board 10, a first semiconductor chip 20 mounted on the first surface 14 of the wiring board 10, a first resin portion 30 for bonding the wiring board 10 and the first semiconductor chip 20 and having an outline larger than that of the first semiconductor chip 20, a second semiconductor chip 40 mounted on the second surface 16 of the wiring board 10 and smaller than the first semiconductor chip 20, and a second resin portion 50 for bonding the wiring board 10 and the second semiconductor chip 40 and having an outline larger than that of the second semiconductor chip 40. A distance from the outer circumference of the first semiconductor chip 20 to the outer circumference of the first resin portion 30 is longer than a distance from the outer circumference of the second semiconductor chip 40 to the outer circumference of the second resin portion 50. <P>COPYRIGHT: (C)2006,JPO&amp;NCIPI

Description

本発明は、半導体装置及びその製造方法に関する。   The present invention relates to a semiconductor device and a manufacturing method thereof.

1つの配線基板の両面に半導体チップが搭載された半導体装置が知られている。当該半導体装置を製造する際及び当該半導体装置を回路基板等に実装する際に平坦性を確保することが可能になれば、実装性に優れた半導体装置を提供することができる。   A semiconductor device in which semiconductor chips are mounted on both surfaces of one wiring board is known. If flatness can be ensured when the semiconductor device is manufactured and when the semiconductor device is mounted on a circuit board or the like, a semiconductor device with excellent mountability can be provided.

本発明の目的は、実装性に優れた半導体装置及びその製造方法を提供することにある。
特開平10−284544号公報
An object of the present invention is to provide a semiconductor device excellent in mountability and a manufacturing method thereof.
Japanese Patent Laid-Open No. 10-284544

(1)本発明に係る半導体装置は、配線基板と、
前記配線基板の第1の面に搭載された第1の半導体チップと、
前記第1の面に形成されて前記配線基板と前記第1の半導体チップとを接着する、前記第1の半導体チップよりも大きい外形をなす第1の樹脂部と、
前記配線基板の第2の面に搭載された、前記第1の半導体チップよりも小さい第2の半導体チップと、
前記第2の面に形成されて前記配線基板と前記第2の半導体チップとを接着する、前記第2の半導体チップよりも大きい外形をなす第2の樹脂部と、
を有し、
前記第1の半導体チップの外周から前記第1の樹脂部の外周までの距離は、前記第2の半導体チップの外周から前記第2の樹脂部の外周までの距離よりも長い。本発明によると、実装する際や実装後に平坦性を確保することが可能な、信頼性の高い半導体装置を提供することができる。
(2)この半導体装置において、
前記第1の半導体チップの外周から前記第1の樹脂部の外周までの距離は、前記第1の半導体チップに前記第2の半導体チップを投影した投影面における前記第2の半導体チップの外周から前記第1の半導体チップの外周までの距離よりも長くてもよい。
(3)この半導体装置において、
前記配線基板の前記第2の面には外部端子が形成されてなり、
前記第1の樹脂部は、前記外部端子とオーバーラップするように形成されていてもよい。
(4)本発明に係る半導体装置の製造方法は、配線基板を用意すること、
前記配線基板の第1の面に第1の半導体チップを搭載すること、
前記第1の面に、前記第1の半導体チップよりも大きい外形をなし、前記配線基板と前記第1の半導体チップとを接着する第1の樹脂部を形成すること、
前記配線基板の第2の面に、前記第1の半導体チップよりも小さい第2の半導体チップを搭載すること、及び、
前記第2の面に、前記第2の半導体チップよりも大きい外形をなし、前記配線基板と前記第2の半導体チップとを接着する第2の樹脂部を形成することを含み、
前記第1及び第2の樹脂部を、前記第1の半導体チップの外周から前記第1の樹脂部の外周までの距離が、前記第2の半導体チップの外周から前記第2の樹脂部の外周までの距離よりも長くなるように形成する。本発明によれば、平坦性が高く、実装性に優れた半導体装置を製造することができる。
(5)この半導体装置の製造方法において、
前記第1及び第2の樹脂部を、前記第1の半導体チップの外周から前記第1の樹脂部の外周までの距離が、前記第1の半導体チップに前記第2の半導体チップを投影した投影面における前記第2の半導体チップの外周から前記第1の半導体チップの外周までの距離よりも長くなるように形成してもよい。
(6)この半導体装置の製造方法において、
前記配線基板の前記第2の面に外部端子を形成することをさらに含み、
前記第1の樹脂部を、前記外部端子を形成するための領域とオーバーラップするように形成してもよい。
(1) A semiconductor device according to the present invention includes a wiring board,
A first semiconductor chip mounted on a first surface of the wiring board;
A first resin portion formed on the first surface and bonding the wiring substrate and the first semiconductor chip, and having a larger outer shape than the first semiconductor chip;
A second semiconductor chip mounted on the second surface of the wiring board and smaller than the first semiconductor chip;
A second resin portion formed on the second surface and bonding the wiring substrate and the second semiconductor chip, and having a larger outer shape than the second semiconductor chip;
Have
The distance from the outer periphery of the first semiconductor chip to the outer periphery of the first resin portion is longer than the distance from the outer periphery of the second semiconductor chip to the outer periphery of the second resin portion. According to the present invention, it is possible to provide a highly reliable semiconductor device that can ensure flatness during and after mounting.
(2) In this semiconductor device,
The distance from the outer periphery of the first semiconductor chip to the outer periphery of the first resin portion is from the outer periphery of the second semiconductor chip on the projection plane obtained by projecting the second semiconductor chip onto the first semiconductor chip. The distance to the outer periphery of the first semiconductor chip may be longer.
(3) In this semiconductor device,
External terminals are formed on the second surface of the wiring board,
The first resin portion may be formed so as to overlap the external terminal.
(4) A method for manufacturing a semiconductor device according to the present invention comprises preparing a wiring board;
Mounting a first semiconductor chip on a first surface of the wiring board;
Forming a first resin portion on the first surface having a larger outer shape than the first semiconductor chip and bonding the wiring board and the first semiconductor chip;
Mounting a second semiconductor chip smaller than the first semiconductor chip on the second surface of the wiring board; and
Forming a second resin portion on the second surface that has a larger outer shape than the second semiconductor chip and bonds the wiring substrate and the second semiconductor chip;
The distance from the outer periphery of the first semiconductor chip to the outer periphery of the first resin portion is set so that the first and second resin portions have an outer periphery of the second resin portion from the outer periphery of the second semiconductor chip. It is formed to be longer than the distance up to. According to the present invention, a semiconductor device having high flatness and excellent mountability can be manufactured.
(5) In this method of manufacturing a semiconductor device,
A projection of the first and second resin portions projected from the outer periphery of the first semiconductor chip to the outer periphery of the first resin portion by projecting the second semiconductor chip onto the first semiconductor chip. You may form so that it may become longer than the distance from the outer periphery of the said 2nd semiconductor chip in the surface to the outer periphery of the said 1st semiconductor chip.
(6) In this method of manufacturing a semiconductor device,
Forming an external terminal on the second surface of the wiring board;
The first resin portion may be formed so as to overlap with a region for forming the external terminal.

以下、本発明を適用した実施の形態について図面を参照して説明する。ただし、本発明は以下の実施の形態に限定されるものではない。   Embodiments to which the present invention is applied will be described below with reference to the drawings. However, the present invention is not limited to the following embodiments.

図1は、本発明を適用した実施の形態に係る半導体装置について説明するための図である。なお、図1は、半導体装置1の断面図である。   FIG. 1 is a diagram for explaining a semiconductor device according to an embodiment to which the present invention is applied. FIG. 1 is a cross-sectional view of the semiconductor device 1.

本実施の形態に係る半導体装置は、配線基板10を有する。配線基板10の材料や構造は特に限定されず、既に公知となっているいずれかの基板を利用してもよい。配線基板10は、フレキシブル基板であってもよく、リジッド基板であってもよい。あるいは、配線基板10は、テープ基板であってもよい。配線基板10は、積層型の基板であってもよく、あるいは、単層の基板であってもよい。また、配線基板10の外形も特に限定されるものではない。配線基板10は、配線パターン12を有していてもよい。配線パターン12は、配線基板10の表面、あるいは、配線基板10の層間に形成されていてもよい。配線パターン12の構造や材料は特に限定されず、既に公知となっているいずれかの配線を利用してもよい。例えば、配線パターン12は、銅(Cu)、クローム(Cr)、チタン(Ti)、ニッケル(Ni)、チタンタングステン(Ti−W)、金(Au)、アルミニウム(Al)、ニッケルバナジウム(NiV)、タングステン(W)のうちのいずれかを積層して、あるいはいずれかの一層で形成されていてもよい。配線パターン12は、配線基板10の表面(第1及び第2の面14,16)に設けられたランド13を有していてもよい。ランド13は、電子部品の電極(例えば半導体チップの電極)との電気的な接続に利用される部分であってもよい。また、配線パターン12は、外部端子を搭載するためのランド15をさらに含んでいてもよい。配線基板10は、第1の面14と、第1の面14と反対側の第2の面16とを有する。このとき、後述する第1の半導体チップ20が搭載される面を第1の面14と、第2の半導体チップ40が搭載される面を第2の面16と、それぞれ称してもよい。そして、ランド15は、第2の面14に設けられていてもよい。配線基板10は、図示しない保護膜をさらに有してもよい。なお、保護膜は、配線パターン12の一部を覆うように形成されていてもよい。   The semiconductor device according to the present embodiment has a wiring board 10. The material and structure of the wiring substrate 10 are not particularly limited, and any substrate that is already known may be used. The wiring board 10 may be a flexible board or a rigid board. Alternatively, the wiring substrate 10 may be a tape substrate. The wiring substrate 10 may be a laminated substrate or a single layer substrate. Further, the outer shape of the wiring board 10 is not particularly limited. The wiring board 10 may have a wiring pattern 12. The wiring pattern 12 may be formed on the surface of the wiring substrate 10 or between the layers of the wiring substrate 10. The structure and material of the wiring pattern 12 are not particularly limited, and any known wiring may be used. For example, the wiring pattern 12 includes copper (Cu), chromium (Cr), titanium (Ti), nickel (Ni), titanium tungsten (Ti-W), gold (Au), aluminum (Al), nickel vanadium (NiV). , Any one of tungsten (W) may be laminated or formed in any one layer. The wiring pattern 12 may have lands 13 provided on the surface (first and second surfaces 14, 16) of the wiring substrate 10. The land 13 may be a portion used for electrical connection with an electrode of an electronic component (for example, an electrode of a semiconductor chip). The wiring pattern 12 may further include a land 15 for mounting an external terminal. The wiring board 10 has a first surface 14 and a second surface 16 opposite to the first surface 14. At this time, a surface on which a later-described first semiconductor chip 20 is mounted may be referred to as a first surface 14, and a surface on which the second semiconductor chip 40 is mounted may be referred to as a second surface 16. The land 15 may be provided on the second surface 14. The wiring board 10 may further include a protective film (not shown). The protective film may be formed so as to cover a part of the wiring pattern 12.

本実施の形態に係る半導体装置は、第1の半導体チップ20を有する。第1の半導体チップ20は、例えばシリコンチップであってもよい。第1の半導体チップ20は、集積回路22を有していてもよい。集積回路22の構成は特に限定されないが、例えば、トランジスタ等の能動素子や、抵抗、コイル、コンデンサ等の受動素子を含んでいてもよい。また、第1の半導体チップ20は、複数の電極24を有していてもよい。電極24は、第1の半導体チップ20の内部と電気的に接続されていてもよい。電極24は、集積回路22と電気的に接続されていてもよい。あるいは、集積回路22に電気的に接続されていないパッドを含めて、電極24と称してもよい。電極24は、薄く平らに形成されたパッドと、該パッド上に形成されたバンプとを含んでいてもよい。このとき、パッド及びバンプの材料は特に限定されないが、例えば、パッドとしてアルミニウムや銅を、バンプとして金を、それぞれ利用してもよい。   The semiconductor device according to the present embodiment has a first semiconductor chip 20. The first semiconductor chip 20 may be a silicon chip, for example. The first semiconductor chip 20 may have an integrated circuit 22. The configuration of the integrated circuit 22 is not particularly limited, and may include, for example, an active element such as a transistor or a passive element such as a resistor, a coil, or a capacitor. Further, the first semiconductor chip 20 may have a plurality of electrodes 24. The electrode 24 may be electrically connected to the inside of the first semiconductor chip 20. The electrode 24 may be electrically connected to the integrated circuit 22. Alternatively, a pad that is not electrically connected to the integrated circuit 22 may be referred to as the electrode 24. The electrode 24 may include a thin flat pad and a bump formed on the pad. At this time, the material of the pad and the bump is not particularly limited. For example, aluminum or copper may be used as the pad and gold may be used as the bump.

第1の半導体チップ20は、図1に示すように、配線基板10に搭載されてなる。このとき、配線基板10における第1の半導体チップ20が搭載された面を、第1の面14と称してもよい。すなわち、第1の半導体チップ20は、配線基板10の第1の面14に搭載されていてもよい。第1の半導体チップ20は、図1に示すように、電極24が配線パターン12(ランド13)と対向するように、配線基板10に搭載されていてもよい。このとき、電極24とランド13とが対向して電気的に接続されていてもよい。電極24とランド13とは、図1に示すように、接触して電気的に接続されていてもよい。このとき、電極24とランド13とは固着されていてもよい。例えば、電極24とランド13とは、共晶合金を介して接合(共晶合金接合)されていてもよい。ただし、これとは別に、電極24とランド13とは、導電粒子(図示せず)を介して電気的に接続されていてもよい。   As shown in FIG. 1, the first semiconductor chip 20 is mounted on the wiring board 10. At this time, a surface of the wiring substrate 10 on which the first semiconductor chip 20 is mounted may be referred to as a first surface 14. That is, the first semiconductor chip 20 may be mounted on the first surface 14 of the wiring substrate 10. As shown in FIG. 1, the first semiconductor chip 20 may be mounted on the wiring board 10 so that the electrode 24 faces the wiring pattern 12 (land 13). At this time, the electrode 24 and the land 13 may be opposed and electrically connected. The electrode 24 and the land 13 may be in contact and electrically connected as shown in FIG. At this time, the electrode 24 and the land 13 may be fixed. For example, the electrode 24 and the land 13 may be bonded via a eutectic alloy (eutectic alloy bonding). However, apart from this, the electrode 24 and the land 13 may be electrically connected via conductive particles (not shown).

本実施の形態に係る半導体装置は、図1に示すように、配線基板10の第1の面14に形成されて、配線基板10と第1の半導体チップ20とを接着する第1の樹脂部30を有する。第1の樹脂部30は、図1に示すように、第1の半導体チップ20よりも大きい外形をなす。すなわち、第1の樹脂部30は、配線基板10と第1の半導体チップ20との間に(第1の半導体チップ20とオーバーラップするように)配置された中央部と、第1の半導体チップ20よりも外側に配置された側方部とを含んでいてもよい。第1の樹脂部30の材料は特に限定されないが、配線基板10よりも線膨張係数の大きい材料を利用してもよい。   As shown in FIG. 1, the semiconductor device according to the present embodiment is formed on the first surface 14 of the wiring substrate 10, and a first resin portion that bonds the wiring substrate 10 and the first semiconductor chip 20. 30. As shown in FIG. 1, the first resin portion 30 has an outer shape larger than that of the first semiconductor chip 20. That is, the first resin portion 30 includes a central portion disposed between the wiring substrate 10 and the first semiconductor chip 20 (so as to overlap the first semiconductor chip 20), and the first semiconductor chip. 20 may be included on the outer side than 20. The material of the first resin part 30 is not particularly limited, but a material having a linear expansion coefficient larger than that of the wiring board 10 may be used.

本実施の形態に係る半導体装置は、配線基板10の第2の面16に搭載された、第1の半導体チップ20よりも小さい第2の半導体チップ40を有する。第2の半導体チップ40の構成は、第1の半導体チップ20の説明で挙げたいずれかの内容を適用してもよい。第2の半導体チップ40は、集積回路42を有していてもよい。また、第2の半導体チップ40は、電極44を有していてもよい。第2の半導体チップ40は、電極44が配線パターン12(ランド13)と対向するように、配線基板10に搭載されていてもよい。このとき、電極44とランド13とは固着されていてもよい。なお、第2の半導体チップ40は、第1の半導体チップ20とオーバーラップするように配置されていてもよい。このとき、第1及び第2の半導体チップ20,40は、中心が配線基板10の厚み方向に一致するように配置されていてもよい。すなわち、第1の半導体チップ20に第2の半導体チップ40を投影した投影面において、第1及び第2の半導体チップ20,40の中心が一致していてもよい。   The semiconductor device according to the present embodiment has a second semiconductor chip 40 that is smaller than the first semiconductor chip 20 and is mounted on the second surface 16 of the wiring substrate 10. As the configuration of the second semiconductor chip 40, any of the contents mentioned in the description of the first semiconductor chip 20 may be applied. The second semiconductor chip 40 may have an integrated circuit 42. Further, the second semiconductor chip 40 may have an electrode 44. The second semiconductor chip 40 may be mounted on the wiring board 10 so that the electrode 44 faces the wiring pattern 12 (land 13). At this time, the electrode 44 and the land 13 may be fixed. The second semiconductor chip 40 may be disposed so as to overlap the first semiconductor chip 20. At this time, the first and second semiconductor chips 20 and 40 may be arranged so that the centers thereof coincide with the thickness direction of the wiring board 10. That is, the centers of the first and second semiconductor chips 20, 40 may coincide with each other on the projection surface obtained by projecting the second semiconductor chip 40 onto the first semiconductor chip 20.

本実施の形態に係る半導体装置は、図1に示すように、配線基板10の第2の面16に形成されて、配線基板10と第2の半導体チップ40とを接着する第2の樹脂部50を有する。第2の樹脂部50は、図1に示すように、第2の半導体チップ40よりも大きい外形をなす。すなわち、第2の樹脂部50は、配線基板10と第2の半導体チップ40との間に(第2の半導体チップ40とオーバーラップするように)配置された中央部と、第2の半導体チップ40よりも外側に配置された側方部とを含んでいてもよい。第2の樹脂部50の材料は特に限定されず、例えば、配線基板10又は第1の樹脂部30と同じ材料を利用してもよい。   As shown in FIG. 1, the semiconductor device according to the present embodiment is formed on the second surface 16 of the wiring substrate 10, and a second resin portion that bonds the wiring substrate 10 and the second semiconductor chip 40. 50. As shown in FIG. 1, the second resin portion 50 has an outer shape larger than that of the second semiconductor chip 40. That is, the second resin portion 50 includes a central portion disposed between the wiring substrate 10 and the second semiconductor chip 40 (so as to overlap the second semiconductor chip 40), and the second semiconductor chip. Side portions disposed outside 40 may be included. The material of the 2nd resin part 50 is not specifically limited, For example, you may utilize the same material as the wiring board 10 or the 1st resin part 30. FIG.

本実施の形態に係る半導体装置では、第1の半導体チップ20の外周から第1の樹脂部30の外周までの距離は、第2の半導体チップ40の外周から第2の樹脂部50の外周までの距離よりも長くなっている。言い換えると、第1の樹脂部の側方部の幅は、第2の樹脂部の側方部の幅よりも広くなっている。このとき、第1の半導体チップ20の外周から第1の樹脂部30の外周までの距離は、第1の半導体チップ20に第2の半導体チップ40を投影した投影面における第2の半導体チップ40の外周から第1の半導体チップ20の外周までの距離よりも長くなっていてもよい。また、半導体装置が外部端子60(後述)を有する場合、第1の樹脂部30は、外部端子60とオーバーラップするように形成されていてもよい。   In the semiconductor device according to the present embodiment, the distance from the outer periphery of the first semiconductor chip 20 to the outer periphery of the first resin portion 30 is from the outer periphery of the second semiconductor chip 40 to the outer periphery of the second resin portion 50. Longer than the distance. In other words, the width of the side part of the first resin part is wider than the width of the side part of the second resin part. At this time, the distance from the outer periphery of the first semiconductor chip 20 to the outer periphery of the first resin portion 30 is the second semiconductor chip 40 on the projection plane in which the second semiconductor chip 40 is projected onto the first semiconductor chip 20. The distance from the outer periphery of the first semiconductor chip 20 to the outer periphery of the first semiconductor chip 20 may be longer. Further, when the semiconductor device has an external terminal 60 (described later), the first resin portion 30 may be formed so as to overlap the external terminal 60.

本実施の形態に係る半導体装置は、図1に示すように、外部端子60を有していてもよい。外部端子60は、配線基板10の第2の面16に設けられていてもよい。外部端子60が配置される領域は特に限定されない。外部端子60は、例えば、第1の半導体チップ20とオーバーラップする領域内のみに配置されていてもよい(Fan−Inタイプ)。あるいは、外部端子60は、第1の半導体チップ20とオーバーラップする領域よりも外側のみに配置されていてもよい(Fan−Outタイプ)。あるいは、外部端子60は、第1の半導体チップ20とオーバーラップする領域の内側及び外側に設けられていてもよい(Fan−In/Outタイプ)。なお、外部端子60は、配線パターン12のランド15上に設けられていてもよい。   The semiconductor device according to the present embodiment may have an external terminal 60 as shown in FIG. The external terminal 60 may be provided on the second surface 16 of the wiring board 10. The region where the external terminal 60 is disposed is not particularly limited. The external terminal 60 may be disposed only in a region overlapping with the first semiconductor chip 20 (Fan-In type), for example. Alternatively, the external terminal 60 may be disposed only outside the region overlapping with the first semiconductor chip 20 (Fan-Out type). Alternatively, the external terminal 60 may be provided inside and outside the region overlapping with the first semiconductor chip 20 (Fan-In / Out type). The external terminal 60 may be provided on the land 15 of the wiring pattern 12.

本実施の形態に係る半導体装置1は、以上のように構成されていてもよい。先に説明したように、半導体装置1では、1つの配線基板(配線基板10)の両面に、大きさの異なる半導体チップ(第1及び第2の半導体チップ20,40)が搭載されてなる。半導体装置は、通常、温度サイクル試験や、回路基板に実装される際、あるいは、実装後の環境の変化により、加熱・冷却されることがある。この加熱・冷却の影響を受けて、配線基板は膨張・収縮することがあった。ところで、半導体チップは、配線基板に較べて線膨張係数が低いことが多く、加熱・冷却された場合でも、配線基板に較べて大きさが変化しにくい。そのため、配線基板に半導体チップが搭載されている場合、配線基板の表面における半導体チップとオーバーラップする領域は、半導体チップに規制されるため大きさが変化しにくくなる。そして、1つの配線基板の両面のそれぞれに異なる大きさの半導体チップが搭載されている場合(図1参照)には、1つの配線基板の両面のそれぞれで膨張・収縮が規制される領域の面積が異なるため、配線基板の両面で、膨張・収縮による大きさの変化量が異なることがあった。具体的には、大きい半導体チップが搭載された面(第1の半導体チップ20が搭載された第1の面14)よりも、小さい半導体チップが搭載された面(第2の半導体チップ40が搭載された第2の面16)の方が、加熱・冷却による膨張・収縮量が大きくなることがあった。そして、膨張・収縮量の違いが原因となって、配線基板に反りが生じることがあった。ところで、半導体装置1では、先に説明したように、第1の半導体チップ20の外周から第1の樹脂部30の外周までの距離は、第2の半導体チップ40の外周から第2の樹脂部50の外周までの距離よりも長くなっている。言い換えると、大きい半導体チップが搭載された面には、広い領域で樹脂部が形成される。また、第1の樹脂部30として配線基板10よりも線膨張係数の大きい樹脂を利用すれば、第1の樹脂部30は、配線基板10よりも大きく膨張・収縮する。そのため、半導体装置1によれば、第1の樹脂部30の膨張・収縮の影響を受けて、配線基板10の第1の面14の膨張・収縮量が大きくなる。すなわち、半導体装置1によれば、第1及び第2の面14,16の、膨張・収縮量の差を小さくすることができる。そのため、半導体装置の反りが発生しにくい、実装性に優れた半導体装置を提供することができる。なお、第1の半導体チップ20の外周から第1の樹脂部30の外周までの距離が、第1の半導体チップ20に第2の半導体チップ40を投影した投影面における第2の半導体チップ40の外周から第1の半導体チップ20の外周までの距離よりも長くなっていてもよい。第1の半導体チップ20の外周から第1の樹脂部30の外周までの距離を第1及び第2の半導体チップ20,40の大きさの差よりも大きくすることで、さらに実装性に優れた半導体装置を提供することができる。また、第1の樹脂部30は、外部端子60とオーバーラップするように形成されていてもよい。これによると、外部端子60が形成された領域で、配線基板10を平坦にすることができるため、実装性に優れた半導体装置を提供することができる。なお、第1の樹脂部30は、配線基板10の側面に至るように形成してもよい(図示せず)。そして、図2には、半導体装置1が実装された回路基板1000を示す。また、半導体装置1を有する電子機器として、図3にはノート型パーソナルコンピュータ2000を、図4には携帯電話3000を、それぞれ示す。   The semiconductor device 1 according to the present embodiment may be configured as described above. As described above, in the semiconductor device 1, semiconductor chips (first and second semiconductor chips 20 and 40) having different sizes are mounted on both surfaces of one wiring board (wiring board 10). A semiconductor device is usually heated and cooled by a temperature cycle test, when mounted on a circuit board, or by a change in environment after mounting. Under the influence of this heating and cooling, the wiring board may expand and contract. By the way, the semiconductor chip often has a lower coefficient of linear expansion than the wiring board, and even when heated and cooled, the size of the semiconductor chip is less likely to change compared to the wiring board. For this reason, when a semiconductor chip is mounted on the wiring board, the area overlapping the semiconductor chip on the surface of the wiring board is restricted by the semiconductor chip, so that the size hardly changes. When semiconductor chips of different sizes are mounted on both surfaces of one wiring board (see FIG. 1), the area of the region where expansion / contraction is restricted on both surfaces of one wiring board Therefore, the amount of change in size due to expansion / contraction may be different on both sides of the wiring board. Specifically, the surface (the second semiconductor chip 40 is mounted) on which the smaller semiconductor chip is mounted than the surface (the first surface 14 on which the first semiconductor chip 20 is mounted) on which the large semiconductor chip is mounted. The formed second surface 16) may have a larger amount of expansion / contraction due to heating / cooling. Then, the wiring board may be warped due to the difference in expansion and contraction. Incidentally, in the semiconductor device 1, as described above, the distance from the outer periphery of the first semiconductor chip 20 to the outer periphery of the first resin portion 30 is the second resin portion from the outer periphery of the second semiconductor chip 40. It is longer than the distance to the outer periphery of 50. In other words, the resin portion is formed in a wide area on the surface on which the large semiconductor chip is mounted. Further, if a resin having a larger linear expansion coefficient than the wiring substrate 10 is used as the first resin portion 30, the first resin portion 30 expands and contracts more than the wiring substrate 10. Therefore, according to the semiconductor device 1, the amount of expansion / contraction of the first surface 14 of the wiring board 10 increases due to the influence of expansion / contraction of the first resin portion 30. That is, according to the semiconductor device 1, the difference between the expansion and contraction amounts of the first and second surfaces 14 and 16 can be reduced. Therefore, it is possible to provide a semiconductor device that is less likely to warp the semiconductor device and has excellent mountability. The distance from the outer periphery of the first semiconductor chip 20 to the outer periphery of the first resin portion 30 is such that the second semiconductor chip 40 on the projection plane where the second semiconductor chip 40 is projected onto the first semiconductor chip 20. The distance from the outer periphery to the outer periphery of the first semiconductor chip 20 may be longer. By making the distance from the outer periphery of the first semiconductor chip 20 to the outer periphery of the first resin portion 30 larger than the difference in size between the first and second semiconductor chips 20 and 40, the mountability is further improved. A semiconductor device can be provided. Further, the first resin portion 30 may be formed so as to overlap the external terminal 60. According to this, since the wiring substrate 10 can be flattened in the region where the external terminal 60 is formed, a semiconductor device having excellent mountability can be provided. The first resin portion 30 may be formed so as to reach the side surface of the wiring substrate 10 (not shown). FIG. 2 shows a circuit board 1000 on which the semiconductor device 1 is mounted. As an electronic device having the semiconductor device 1, FIG. 3 shows a notebook personal computer 2000 and FIG. 4 shows a mobile phone 3000.

以下、本発明を適用した実施の形態に係る半導体装置の製造方法について説明する。図5(A)〜図8は、本発明を適用した実施の形態に係る半導体装置の製造方法について説明するための図である。   A method for manufacturing a semiconductor device according to an embodiment to which the present invention is applied will be described below. FIGS. 5A to 8 are diagrams for explaining a method of manufacturing a semiconductor device according to the embodiment to which the present invention is applied.

本実施の形態に係る半導体装置の製造方法は、配線基板10を用意することを含む。配線基板10の構成は、既に説明したいずれかの内容を適用してもよい。   The manufacturing method of the semiconductor device according to the present embodiment includes preparing the wiring board 10. Any of the contents already described may be applied to the configuration of the wiring board 10.

本実施の形態に係る半導体装置の製造方法は、配線基板10に、第1の半導体チップ20を搭載することを含む。以下、本工程について説明する。はじめに、配線基板10の第1の面14に、樹脂材料32を設けてもよい(図5(A)参照)。樹脂材料32は、ペースト状で設けてもよくフィルム状で設けてもよい。樹脂材料32は、内部に導電粒子が分散された異方性導電材料であってもよい。あるいは、樹脂材料32は、絶縁性の材料であってもよい。そして、図5(A)に示すように、配線基板10上に第1の半導体チップ20を配置してもよい。その後、図5(B)に示すように、配線基板10に第1の半導体チップ20を搭載する。第1の半導体チップ20を、樹脂材料32を押し広げながら配線基板10に向かって押圧して、配線基板10に搭載してもよい。このとき、電極24と配線パターン12(ランド13)とを対向させて電気的に接続してもよい。また、第1の半導体チップ20を搭載する工程は、配線基板10及び第1の半導体チップ20の少なくとも一方を加熱しながら行ってもよい。なお、本工程によって、電極24とランド13とを固着してもよい。例えば、電極24とランド13との間に共晶合金層を形成することによって、両者を接合(共晶合金接合)してもよい。   The method for manufacturing a semiconductor device according to the present embodiment includes mounting the first semiconductor chip 20 on the wiring substrate 10. Hereinafter, this step will be described. First, the resin material 32 may be provided on the first surface 14 of the wiring board 10 (see FIG. 5A). The resin material 32 may be provided in a paste form or a film form. The resin material 32 may be an anisotropic conductive material in which conductive particles are dispersed. Alternatively, the resin material 32 may be an insulating material. Then, as shown in FIG. 5A, the first semiconductor chip 20 may be disposed on the wiring substrate 10. Thereafter, as shown in FIG. 5B, the first semiconductor chip 20 is mounted on the wiring substrate 10. The first semiconductor chip 20 may be mounted on the wiring board 10 by pressing toward the wiring board 10 while spreading the resin material 32. At this time, the electrode 24 and the wiring pattern 12 (land 13) may be opposed to each other and electrically connected. The step of mounting the first semiconductor chip 20 may be performed while heating at least one of the wiring substrate 10 and the first semiconductor chip 20. In addition, you may adhere the electrode 24 and the land 13 by this process. For example, by forming a eutectic alloy layer between the electrode 24 and the land 13, both may be joined (eutectic alloy joining).

本実施の形態に係る半導体装置の製造方法は、図6に示すように、配線基板10の第1の面14に、配線基板10と第1の半導体チップ20とを接着する第1の樹脂部30を形成することを含む。第1の樹脂部30は、樹脂材料32を硬化させることによって形成してもよい。樹脂材料32を硬化させる方法は特に限定されず、樹脂材料32に適したいずれかの方法を選択してもよい。樹脂材料32は、例えば加熱により硬化させてもよい。第1の樹脂部30は、第1の半導体チップ20よりも大きい外形をなすように形成する。なお、第1の樹脂部30を、外部端子60を形成するための領域(ランド15)とオーバーラップするように形成してもよい。このとき、第1の樹脂部30を、配線基板10の側面に至るように形成してもよい(図示せず)。第1の樹脂部30の大きさは、樹脂材料32の量を調整し、あるいは、第1の面14の表面性を変化させることで制御してもよい。第1の樹脂部30の材料は特に限定されず、例えば、配線基板10よりも線膨張係数が大きい材料を利用してもよい。   As shown in FIG. 6, the method for manufacturing a semiconductor device according to the present embodiment includes a first resin portion that bonds the wiring substrate 10 and the first semiconductor chip 20 to the first surface 14 of the wiring substrate 10. Forming 30. The first resin portion 30 may be formed by curing the resin material 32. The method for curing the resin material 32 is not particularly limited, and any method suitable for the resin material 32 may be selected. The resin material 32 may be cured by heating, for example. The first resin part 30 is formed so as to have an outer shape larger than that of the first semiconductor chip 20. The first resin portion 30 may be formed so as to overlap with a region (land 15) for forming the external terminal 60. At this time, the first resin portion 30 may be formed so as to reach the side surface of the wiring substrate 10 (not shown). The size of the first resin portion 30 may be controlled by adjusting the amount of the resin material 32 or changing the surface property of the first surface 14. The material of the 1st resin part 30 is not specifically limited, For example, you may utilize the material with a larger linear expansion coefficient than the wiring board 10. FIG.

本実施の形態に係る半導体装置の製造方法は、配線基板10の第2の面16に、第2の半導体チップ40を搭載することを含む。第2の半導体チップ40は、第1の半導体チップ20で説明した内容のいずれかを適用してもよい。第2の半導体チップ40は、集積回路42を有していてもよい。また、第2の半導体チップ40は、電極44を有していてもよい。また、第2の半導体チップ40は、第1の半導体チップ20よりも小さい半導体チップである。第2の半導体チップ40を搭載する方法は特に限定されない。例えば、第2の面16に樹脂材料52を設け(図7(A)参照)、その後、第2の半導体チップ40を、樹脂材料52を押し広げながら配線基板10に向かって押圧して、配線基板10に第2の半導体チップ40を搭載してもよい(図7(B)参照)。このとき、第2の半導体チップ40の電極44と配線基板10のランド13とを対向させて電気的に接続してもよい。なお、配線基板10及び第2の半導体チップ40の少なくとも一方を加熱しながら、第2の半導体チップ40を搭載してもよい。本工程によって、電極44とランド13とを固着してもよい。   The method for manufacturing a semiconductor device according to the present embodiment includes mounting the second semiconductor chip 40 on the second surface 16 of the wiring substrate 10. Any of the contents described in the first semiconductor chip 20 may be applied to the second semiconductor chip 40. The second semiconductor chip 40 may have an integrated circuit 42. Further, the second semiconductor chip 40 may have an electrode 44. Further, the second semiconductor chip 40 is a semiconductor chip smaller than the first semiconductor chip 20. The method for mounting the second semiconductor chip 40 is not particularly limited. For example, a resin material 52 is provided on the second surface 16 (see FIG. 7A), and then the second semiconductor chip 40 is pressed toward the wiring substrate 10 while spreading the resin material 52, thereby wiring. The second semiconductor chip 40 may be mounted on the substrate 10 (see FIG. 7B). At this time, the electrode 44 of the second semiconductor chip 40 and the land 13 of the wiring board 10 may be opposed to each other and electrically connected. The second semiconductor chip 40 may be mounted while heating at least one of the wiring substrate 10 and the second semiconductor chip 40. The electrode 44 and the land 13 may be fixed by this step.

本実施の形態に係る半導体装置の製造方法は、図8に示すように、配線基板10の第2の面16に、配線基板10と第2の半導体チップ40とを接着する第2の樹脂部50を形成することを含む。第2の樹脂部50は、樹脂材料52を硬化させることによって形成してもよい。第2の樹脂部50は、第2の半導体チップ40よりも大きい外形をなすように形成する。第2の樹脂部50の大きさは、樹脂材料52の量を調整し、あるいは、第2の面16の表面性を変化させることで制御してもよい。   As shown in FIG. 8, the method for manufacturing a semiconductor device according to the present embodiment has a second resin portion that bonds the wiring substrate 10 and the second semiconductor chip 40 to the second surface 16 of the wiring substrate 10. Forming 50. The second resin portion 50 may be formed by curing the resin material 52. The second resin portion 50 is formed to have a larger outer shape than the second semiconductor chip 40. The size of the second resin portion 50 may be controlled by adjusting the amount of the resin material 52 or changing the surface property of the second surface 16.

なお、配線基板10に第1及び第2の半導体チップ20,40を搭載する方法は上述の内容に限られるものではない。例えば、第1及び第2の半導体チップ20,40は、同時に搭載してもよい。また、第1及び第2の半導体チップ20,40を別々に搭載する場合には、第1及び第2の半導体チップ20,40のいずれを先に搭載してもよい。また、樹脂材料32,52についても、第1及び第2の半導体チップ20,40を搭載した後に設けてもよい。   Note that the method of mounting the first and second semiconductor chips 20 and 40 on the wiring board 10 is not limited to the above-described contents. For example, the first and second semiconductor chips 20 and 40 may be mounted simultaneously. Further, when the first and second semiconductor chips 20 and 40 are separately mounted, any of the first and second semiconductor chips 20 and 40 may be mounted first. Further, the resin materials 32 and 52 may be provided after the first and second semiconductor chips 20 and 40 are mounted.

本実施の形態に係る半導体装置の製造方法では、第1及び第2の樹脂部30,50を、第1の半導体チップ20の外周から第1の樹脂部30の外周までの距離が、第2の半導体チップ40の外周から第2の樹脂部50の外周までの距離よりも長くなるように形成する。このとき、第1及び第2の樹脂部30,50を、第1の半導体チップ20の外周から第1の樹脂部30の外周までの距離が、第1の半導体チップ20に第2の半導体チップ40を投影した投影面における第2の半導体チップ40の外周から第1の半導体チップ20の外周までの距離よりも長くなるように形成してもよい。   In the semiconductor device manufacturing method according to the present embodiment, the first and second resin portions 30 and 50 are separated from each other by the distance from the outer periphery of the first semiconductor chip 20 to the outer periphery of the first resin portion 30. It is formed to be longer than the distance from the outer periphery of the semiconductor chip 40 to the outer periphery of the second resin portion 50. At this time, the distance from the outer periphery of the first semiconductor chip 20 to the outer periphery of the first resin portion 30 between the first and second resin portions 30 and 50 is changed from the first semiconductor chip 20 to the second semiconductor chip. 40 may be formed so as to be longer than the distance from the outer periphery of the second semiconductor chip 40 to the outer periphery of the first semiconductor chip 20 on the projection surface onto which 40 is projected.

本実施の形態に係る半導体装置の製造方法は、配線基板10の第2の面16に外部端子60を形成することを含んでいてもよい。以上の工程によって、半導体装置1を製造してもよい(図1参照)。一般的に、半導体装置を製造する際には、配線基板に熱が加えられる。具体的には、配線基板10に第1及び第2の半導体チップ20,40を搭載する工程や、樹脂材料32,52を硬化させる工程は、加熱された環境で行われることがある。すなわち、半導体装置を製造する工程で、配線基板は加熱・冷却されることがある。そのため、半導体装置を製造する工程で、配線基板10が膨張・収縮することがあった。そして、配線基板のそれぞれの面に大きさの異なる半導体チップを搭載する場合、配線基板の両面で、膨張・収縮量が異なることがあった。具体的には、大きい半導体チップが搭載された面(第1の半導体チップ20が搭載された第1の面14)よりも、小さい半導体チップが搭載された面(第2の半導体チップ40が搭載された第2の面16)の方が、加熱・冷却による膨張・収縮量が大きくなることがあった。そして、膨張・収縮量の違いが原因となって、半導体装置を製造する工程で、配線基板10に反りが生じることがあった。ところで、本実施の形態に係る半導体装置の製造方法では、先に説明したように、第1及び第2の樹脂部30,50を、第1の半導体チップ20の外周から第1の樹脂部30の外周までの距離が、第2の半導体チップ40の外周から第2の樹脂部50の外周までの距離よりも長くなるように形成する。そのため、第1の面14の膨張・収縮量を大きくすることができ、配線基板10の第1及び第2の面14,16の膨張・収縮量の差を小さくすることができる。そのため、配線基板10が平坦な、実装性に優れた半導体装置を提供することができる。   The manufacturing method of the semiconductor device according to the present embodiment may include forming the external terminal 60 on the second surface 16 of the wiring substrate 10. The semiconductor device 1 may be manufactured through the above steps (see FIG. 1). Generally, when a semiconductor device is manufactured, heat is applied to the wiring board. Specifically, the process of mounting the first and second semiconductor chips 20 and 40 on the wiring substrate 10 and the process of curing the resin materials 32 and 52 may be performed in a heated environment. That is, the wiring board may be heated and cooled in the process of manufacturing the semiconductor device. Therefore, the wiring board 10 may expand and contract in the process of manufacturing the semiconductor device. When semiconductor chips having different sizes are mounted on the respective surfaces of the wiring board, the amount of expansion / contraction may be different on both surfaces of the wiring board. Specifically, the surface (the second semiconductor chip 40 is mounted) on which the smaller semiconductor chip is mounted than the surface (the first surface 14 on which the first semiconductor chip 20 is mounted) on which the large semiconductor chip is mounted. The formed second surface 16) may have a larger amount of expansion / contraction due to heating / cooling. Then, due to the difference in expansion and contraction, the wiring substrate 10 may be warped in the process of manufacturing the semiconductor device. By the way, in the manufacturing method of the semiconductor device according to the present embodiment, as described above, the first and second resin portions 30 and 50 are connected to the first resin portion 30 from the outer periphery of the first semiconductor chip 20. The distance to the outer periphery of the second semiconductor chip 40 is longer than the distance from the outer periphery of the second semiconductor chip 40 to the outer periphery of the second resin portion 50. Therefore, the amount of expansion / contraction of the first surface 14 can be increased, and the difference between the amount of expansion / contraction of the first and second surfaces 14, 16 of the wiring board 10 can be reduced. Therefore, it is possible to provide a semiconductor device having a flat wiring substrate 10 and excellent mountability.

なお、本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成(例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成)を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。   In addition, this invention is not limited to embodiment mentioned above, A various deformation | transformation is possible. For example, the present invention includes configurations that are substantially the same as the configurations described in the embodiments (for example, configurations that have the same functions, methods, and results, or configurations that have the same objects and effects). In addition, the invention includes a configuration in which a non-essential part of the configuration described in the embodiment is replaced. In addition, the present invention includes a configuration that achieves the same effect as the configuration described in the embodiment or a configuration that can achieve the same object. Further, the invention includes a configuration in which a known technique is added to the configuration described in the embodiment.

図1は、本発明を適用した実施の形態に係る半導体装置について説明するための図である。FIG. 1 is a diagram for explaining a semiconductor device according to an embodiment to which the present invention is applied. 図2は、本発明を適用した実施の形態に係る半導体装置が実装された回路基板を示す図である。FIG. 2 is a diagram showing a circuit board on which a semiconductor device according to an embodiment to which the present invention is applied is mounted. 図3は、本発明を適用した実施の形態に係る半導体装置を有する電子機器を示す図である。FIG. 3 is a diagram showing an electronic apparatus having a semiconductor device according to an embodiment to which the present invention is applied. 図4は、本発明を適用した実施の形態に係る半導体装置を有する電子機器を示す図である。FIG. 4 is a diagram showing an electronic apparatus having a semiconductor device according to an embodiment to which the present invention is applied. 図5(A)及び図5(B)は、本発明を適用した実施の形態に係る半導体装置の製造方法について説明するための図である。5A and 5B are diagrams for explaining a method for manufacturing a semiconductor device according to an embodiment to which the present invention is applied. 図6は、本発明を適用した実施の形態に係る半導体装置の製造方法について説明するための図である。FIG. 6 is a diagram for explaining a method of manufacturing a semiconductor device according to an embodiment to which the present invention is applied. 図7(A)及び図7(B)は、本発明を適用した実施の形態に係る半導体装置の製造方法について説明するための図である。7A and 7B are views for explaining a method for manufacturing a semiconductor device according to an embodiment to which the present invention is applied. 図8は、本発明を適用した実施の形態に係る半導体装置の製造方法について説明するための図である。FIG. 8 is a diagram for explaining a method of manufacturing a semiconductor device according to an embodiment to which the present invention is applied.

符号の説明Explanation of symbols

10…配線基板、 12…配線パターン、 13…ランド、 15…ランド、 20…第1の半導体チップ、 22…集積回路、 24…電極、 30…第1の樹脂部、 32…樹脂材料、 40…第2の半導体チップ、 42…集積回路、 44…電極、 50…第2の樹脂部、 52…樹脂材料、 60…外部端子   DESCRIPTION OF SYMBOLS 10 ... Wiring board, 12 ... Wiring pattern, 13 ... Land, 15 ... Land, 20 ... 1st semiconductor chip, 22 ... Integrated circuit, 24 ... Electrode, 30 ... 1st resin part, 32 ... Resin material, 40 ... 2nd semiconductor chip, 42 ... integrated circuit, 44 ... electrode, 50 ... 2nd resin part, 52 ... resin material, 60 ... external terminal

Claims (6)

配線基板と、
前記配線基板の第1の面に搭載された第1の半導体チップと、
前記第1の面に形成されて前記配線基板と前記第1の半導体チップとを接着する、前記第1の半導体チップよりも大きい外形をなす第1の樹脂部と、
前記配線基板の第2の面に搭載された、前記第1の半導体チップよりも小さい第2の半導体チップと、
前記第2の面に形成されて前記配線基板と前記第2の半導体チップとを接着する、前記第2の半導体チップよりも大きい外形をなす第2の樹脂部と、
を有し、
前記第1の半導体チップの外周から前記第1の樹脂部の外周までの距離は、前記第2の半導体チップの外周から前記第2の樹脂部の外周までの距離よりも長い半導体装置。
A wiring board;
A first semiconductor chip mounted on a first surface of the wiring board;
A first resin portion formed on the first surface and bonding the wiring substrate and the first semiconductor chip, and having a larger outer shape than the first semiconductor chip;
A second semiconductor chip mounted on the second surface of the wiring board and smaller than the first semiconductor chip;
A second resin portion formed on the second surface and bonding the wiring substrate and the second semiconductor chip, and having a larger outer shape than the second semiconductor chip;
Have
The distance from the outer periphery of the first semiconductor chip to the outer periphery of the first resin part is longer than the distance from the outer periphery of the second semiconductor chip to the outer periphery of the second resin part.
請求項1記載の半導体装置において、
前記第1の半導体チップの外周から前記第1の樹脂部の外周までの距離は、前記第1の半導体チップに前記第2の半導体チップを投影した投影面における前記第2の半導体チップの外周から前記第1の半導体チップの外周までの距離よりも長い半導体装置。
The semiconductor device according to claim 1,
The distance from the outer periphery of the first semiconductor chip to the outer periphery of the first resin portion is from the outer periphery of the second semiconductor chip on the projection plane obtained by projecting the second semiconductor chip onto the first semiconductor chip. A semiconductor device longer than the distance to the outer periphery of the first semiconductor chip.
請求項1又は請求項2記載の半導体装置において、
前記配線基板の前記第2の面には外部端子が形成されてなり、
前記第1の樹脂部は、前記外部端子とオーバーラップするように形成されてなる半導体装置。
The semiconductor device according to claim 1 or 2,
External terminals are formed on the second surface of the wiring board,
The first resin portion is a semiconductor device formed so as to overlap the external terminal.
配線基板を用意すること、
前記配線基板の第1の面に第1の半導体チップを搭載すること、
前記第1の面に、前記第1の半導体チップよりも大きい外形をなし、前記配線基板と前記第1の半導体チップとを接着する第1の樹脂部を形成すること、
前記配線基板の第2の面に、前記第1の半導体チップよりも小さい第2の半導体チップを搭載すること、及び、
前記第2の面に、前記第2の半導体チップよりも大きい外形をなし、前記配線基板と前記第2の半導体チップとを接着する第2の樹脂部を形成することを含み、
前記第1及び第2の樹脂部を、前記第1の半導体チップの外周から前記第1の樹脂部の外周までの距離が、前記第2の半導体チップの外周から前記第2の樹脂部の外周までの距離よりも長くなるように形成する半導体装置の製造方法。
Preparing a wiring board,
Mounting a first semiconductor chip on a first surface of the wiring board;
Forming a first resin portion on the first surface that has a larger outer shape than the first semiconductor chip and bonds the wiring substrate and the first semiconductor chip;
Mounting a second semiconductor chip smaller than the first semiconductor chip on the second surface of the wiring board; and
Forming a second resin portion on the second surface that has a larger outer shape than the second semiconductor chip and bonds the wiring substrate and the second semiconductor chip;
The distance between the first and second resin portions from the outer periphery of the first semiconductor chip to the outer periphery of the first resin portion is such that the outer periphery of the second semiconductor chip is the outer periphery of the second resin portion. The manufacturing method of the semiconductor device formed so that it may become longer than the distance to.
請求項4記載の半導体装置の製造方法において、
前記第1及び第2の樹脂部を、前記第1の半導体チップの外周から前記第1の樹脂部の外周までの距離が、前記第1の半導体チップに前記第2の半導体チップを投影した投影面における前記第2の半導体チップの外周から前記第1の半導体チップの外周までの距離よりも長くなるように形成する半導体装置の製造方法。
In the manufacturing method of the semiconductor device according to claim 4,
A projection of the first and second resin portions projected from the outer periphery of the first semiconductor chip to the outer periphery of the first resin portion by projecting the second semiconductor chip onto the first semiconductor chip. A method of manufacturing a semiconductor device, wherein the surface is formed to be longer than the distance from the outer periphery of the second semiconductor chip to the outer periphery of the first semiconductor chip.
請求項4又は請求項5記載の半導体装置の製造方法において、
前記配線基板の前記第2の面に外部端子を形成することをさらに含み、
前記第1の樹脂部を、前記外部端子を形成するための領域とオーバーラップするように形成する半導体装置の製造方法。
In the manufacturing method of the semiconductor device according to claim 4 or 5,
Forming an external terminal on the second surface of the wiring board;
A method of manufacturing a semiconductor device, wherein the first resin portion is formed so as to overlap with a region for forming the external terminal.
JP2005000465A 2005-01-05 2005-01-05 Semiconductor device and its manufacturing method Pending JP2006190746A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2005000465A JP2006190746A (en) 2005-01-05 2005-01-05 Semiconductor device and its manufacturing method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005000465A JP2006190746A (en) 2005-01-05 2005-01-05 Semiconductor device and its manufacturing method

Publications (1)

Publication Number Publication Date
JP2006190746A true JP2006190746A (en) 2006-07-20

Family

ID=36797690

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005000465A Pending JP2006190746A (en) 2005-01-05 2005-01-05 Semiconductor device and its manufacturing method

Country Status (1)

Country Link
JP (1) JP2006190746A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012074505A (en) * 2010-09-28 2012-04-12 Ngk Spark Plug Co Ltd Substrate for semiconductor mounting devices, and semiconductor mounting device

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11312712A (en) * 1998-04-30 1999-11-09 Oki Electric Ind Co Ltd Semiconductor device and its manufacture
JP2001345418A (en) * 2000-06-02 2001-12-14 Matsushita Electric Ind Co Ltd Double-sided packaging structure body and manufacturing method thereof

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11312712A (en) * 1998-04-30 1999-11-09 Oki Electric Ind Co Ltd Semiconductor device and its manufacture
JP2001345418A (en) * 2000-06-02 2001-12-14 Matsushita Electric Ind Co Ltd Double-sided packaging structure body and manufacturing method thereof

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012074505A (en) * 2010-09-28 2012-04-12 Ngk Spark Plug Co Ltd Substrate for semiconductor mounting devices, and semiconductor mounting device

Similar Documents

Publication Publication Date Title
US10685854B2 (en) 3DIC package comprising perforated foil sheet
JP3633559B2 (en) Semiconductor device and manufacturing method thereof, circuit board, and electronic apparatus
JP3838331B2 (en) Semiconductor device and manufacturing method thereof, circuit board, and electronic apparatus
KR20010104217A (en) Semiconductor device, method of manufacture thereof, circuit board, and electronic device
JP2001203319A (en) Laminated semiconductor device
TW200921821A (en) Manufacturing method of semiconductor apparatus and semiconductor apparatus
JP3565090B2 (en) Method for manufacturing semiconductor device
JP2586344B2 (en) Carrier film
TW201203500A (en) Semiconductor package and manufacturing method thereof
JP3835556B2 (en) Semiconductor device manufacturing method and semiconductor device manufacturing apparatus
JP3659133B2 (en) Manufacturing method of semiconductor device
JP4442426B2 (en) Semiconductor device and manufacturing method thereof
JP2000150560A (en) Bump forming method, bump forming bonding tool, semiconductor wafer, semiconductor chip, semiconductor device, manufacture thereof, circuit substrate and electronic machine
JP2006210566A (en) Semiconductor device
JP3736638B2 (en) Semiconductor device, electronic module and electronic device
JP2006190746A (en) Semiconductor device and its manufacturing method
JP4072693B2 (en) Manufacturing method of semiconductor device
JP2006237324A (en) Semiconductor device and manufacturing method thereof
JP4692720B2 (en) Wiring substrate, semiconductor device and manufacturing method thereof
JP4692719B2 (en) Wiring substrate, semiconductor device and manufacturing method thereof
JP2000307055A (en) Semiconductor device, its manufacture, circuit substrate, and electronics
JP2010114221A (en) Electronic apparatus, and method of manufacturing the same
JP3770321B2 (en) Semiconductor device and manufacturing method thereof, circuit board, and electronic apparatus
JP2005116881A (en) Semiconductor device, its manufacturing method, circuit board, and electronic equipment
JP7192523B2 (en) Semiconductor packages and electronic devices

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20071128

A977 Report on retrieval

Effective date: 20091029

Free format text: JAPANESE INTERMEDIATE CODE: A971007

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100630

A521 Written amendment

Effective date: 20100830

Free format text: JAPANESE INTERMEDIATE CODE: A523

A02 Decision of refusal

Effective date: 20111005

Free format text: JAPANESE INTERMEDIATE CODE: A02