JP2012064222A - 電子機器 - Google Patents

Abstract

【課題】不揮発性メモリ内のデータの漏洩を防ぐことができるセキュリティ性にすぐれた電子機器を提供する。
【解決手段】アドレスバス切替回路により、各第１アドレスバスと各第２アドレスバスとを接続するとともに、その接続に際しての互いの接続先を状況に応じて切替える。
【選択図】図１

Description

本発明の実施形態は、不揮発性メモリを備えた電子機器に関する。

高速のリード・ライトが可能、ランダムアクセスが可能、大容量、電源オフでもデータ保持、書込み回数の制限がないといった特長を併せ持つ次世代不揮発性メモリが開発され、製品化されつつある。

電子機器たとえばＭＦＰ等の画像処理装置では、上記のような不揮発性メモリを搭載することにより、制御に関するデータや画像データを電源オフ時に不揮発性メモリに保存（退避）しておき、その保存したデータを次の電源オン時にそのまま利用することができる。

特開２００２−１０３７３８号公報

上記の不揮発性メモリを採用することで、電源オフしても画像データが消えない、電源オン時の起動が速くなるなどのメリットが得られるが、反面、不揮発性メモリが不正に持ち出されると、大事なデータが外部に漏洩する可能性がある。

本発明の実施形態の目的は、不揮発性メモリ内のデータの漏洩を防ぐことができるセキュリティ性にすぐれた電子機器を提供することである。

本発明の実施形態の電子機器は、複数のアドレスポートおよび複数のデータポートを有し、各データポートへの入力データを各アドレスポートへの入力アドレス指定データに応じたアドレスへ記憶するととともに、各アドレスポートへの入力アドレス指定データに応じて指定されるアドレスの記憶データを各データポートから出力する不揮発性メモリと、前記アドレス指定データを出力する複数のアドレスポート、および前記不揮発性メモリへの記憶用データを出力し且つ同不揮発性メモリから出力されるデータを取込む複数のデータポートを有する制御部と、前記制御部の各アドレスポートに接続された複数の第１アドレスバスと、前記不揮発性メモリの各アドレスポートに接続された複数の第２アドレスバスと、前記制御部の各データポートと前記不揮発性メモリの各データポートとの間に接続されたデータバスと、前記各第１アドレスバスと前記各第２アドレスバスとを接続するとともにその接続に際しての互いの接続先を状況に応じて切替えるアドレスバス切替回路と、を備える。

一実施形態における回路基板の構成を示す図。 一実施形態における通常状態のアドレスバス切替回路の機能を示す図。 一実施形態における通常とは異なる状態のアドレスバス切替回路の機能を示す図。 一実施形態におけるメモリへのデータの書込み時の通常状態のデータバス切替回路の機能を示す図。 一実施形態におけるメモリへのデータの書込み時の通常とは異なる状態のデータバス切替回路の機能を示す図。 一実施形態におけるメモリからのデータの読込み時の通常状態のデータバス切替回路の機能を示す図。 一実施形態におけるメモリからのデータの読込み時の通常とは異なる状態のデータバス切替回路の機能を示す図。

以下、一実施形態について説明する。
図１に示すように、電子機器たとえばＭＦＰ等の画像処理装置の構成要素となる回路基板１に、制御部として機能するＣＰＵ２、および不揮発性メモリ３が搭載される。

ＣＰＵ２は、データ書込み・読出しを指定するための信号を出力するライト・リードポートＷＲ、データ書込み・読出しの対象となるチップをセレクトするための信号を出力するチップセレクトポートＣＳ、アドレス指定データを出力する複数のアドレスポートＡ０，Ａ１，…Ａｎ、およびデータ入出力用の複数のデータポートＤ０，Ｄ１，…Ｄｎを有する。

不揮発性メモリ３は、アドレス指定データが入力される複数のアドレスポートＡＸ０，ＡＸ１，…ＡＸｎ、およびデータ入出力用の複数のデータポートＤＸ０，ＤＸ１，…ＤＸｎを有し、データポートＤＸ０，ＤＸ１，…ＤＸｎへの入力データをアドレスポートＡＸ０，ＡＸ１，…ＡＸｎへの入力アドレス指定データに応じたアドレスへ記憶するととともに、アドレスポートＡＸ０，ＡＸ１，…ＡＸｎへの入力アドレス指定データに応じたアドレスの記憶データをデータポートＤＸ０，ＤＸ１，…ＤＸｎから出力する。

ＣＰＵ２のアドレスポートＡ０，Ａ１，…Ａｎに、複数の第１アドレスバス５ａ，５ｂ，…５ｎが接続される。不揮発性メモリ３のアドレスポートＡＸ０，ＡＸ１，…ＡＸｎに、複数の第２アドレスバス６ａ，６ｂ，…６ｎが接続される。また、ＣＰＵ２のデータポートＤ０，Ｄ１，…Ｄｎに、複数の第１データバス７ａ，７ｂ，…７ｎが接続される。不揮発性メモリ３のデータポートＤＸ０，ＤＸ１，…ＤＸｎに、複数の第２データバス８ａ，８ｂ，…８ｎが接続される。

回路基板１におけるＣＰＵ２と不揮発性メモリ３との間の位置に、ＡＳＩＣ１０が配置される。このＡＳＩＣ１０上に、アドレスバス切替回路１１、データバス切替回路１２、変換回路１３、およびレジスタ１４が構成される。

アドレスバス切替回路１１は、ＣＰＵ２からの第１アドレスバス５ａ，５ｂ，…５ｎと不揮発性メモリ３からの第２アドレスバス６ａ，６ｂ，…６ｎとを接続するとともに、その接続に際しての互いの接続先を状況に応じて切替える。

具体的には、電源がオフの場合、電源がオンでも後述の第１キーデータＫＥＹ−Ａを受けていない場合、電源がオンでかつ第１キーデータＫＥＹ−Ａを受けていてもその第１キーデータＫＥＹ−Ａが正規のものでない場合、第１アドレスバス５ａ，５ｂ，…５ｎを第２アドレスバス６ａ，６ｂ，…６ｎのどれに接続するかの接続パターンを図２に破線で示す通常状態（符号順）に設定する。すなわち、１番目の第１アドレスバス５ａを１番目の第２アドレスバス６ａに接続する。２番目の第１アドレスバス５ｂを２番目の第２アドレスバス６ｂに接続する。３番目の第１アドレスバス５ｃを３番目の第２アドレスバス６ｃに接続する。４番目からｎ番目の第１アドレスバス５ｄ〜５ｎについても、同様に４番目からｎ番目の第２アドレスバス６ｄ〜６ｎに接続する。

電源がオンで正規の第１キーデータＫＥＹ−Ａを受けている場合は、第１アドレスバス５ａ，５ｂ，…５ｎを第２アドレスバス６ａ，６ｂ，…６ｎのどれに接続するかの接続パターンを図３に破線で示すように通常とは異なる状態に設定する。すなわち、１番目の第１アドレスバス５ａを２番目の第２アドレスバス６ｂに接続する。２番目の第１アドレスバス５ｂを１番目の第２アドレスバス６ａに接続する。３番目の第１アドレスバス５ｃを４番目の第２アドレスバス６ｄに接続する。４番目の第１アドレスバス５ｄを３番目の第２アドレスバス６ｃに接続する。５番目からｎ番目の第１アドレスバス５ｅ〜５ｎについても、同様に５番目からｎ番目の第２アドレスバス６ｄ〜６ｎに対し交互に接続する。

これら２通りの接続パターンは、アドレスバス切替回路１１内の論理回路により選択的に構成される。

一方、データバス切替回路１２は、ＣＰＵ２からの第１データバス７ａ，７ｂ，…７ｎと不揮発性メモリ３からの第２データバス８ａ，８ｂ，…８ｎとを接続するとともに、その接続に際しての互いの接続先を状況に応じて切替える。

具体的には、電源がオフの場合、電源がオンでも後述の第２キーデータＫＥＹ−Ｄを受けていない場合、電源がオンでかつ第２キーデータＫＥＹ−Ｄを受けていてもその第２キーデータＫＥＹ−Ｄが正規のものでない場合、第１データバス７ａ，７ｂ，…７ｎを第２データバス８ａ，８ｂ，…８ｎのどれに接続するかの接続パターンを図４に破線で示す通常状態（符号順）に設定する。すなわち、１番目の第１データバス７ａを１番目の第２データバス８ａに接続する。２番目の第１データバス７ｂを２番目の第２データバス８ｂに接続する。３番目の第１データバス７ｃを３番目の第２データバス８ｃに接続する。４番目からｎ番目の第１データバス７ｄ〜７ｎについても、同様に４番目からｎ番目の第２データバス８ｄ〜８ｎに接続する。なお、図４の矢印は不揮発性メモリ３へのデータ書込み時のデータ流れ方向を示している。不揮発性メモリ３からのデータ読込み時は、図６の矢印で示すデータ流れ方向となる。図４の接続パターンと図６の接続パターンは互いに同じである。

電源がオンで正規の第２キーデータＫＥＹ−Ｄを受けている場合は、第１データバス７ａ，７ｂ，…７ｎを第２データバス８ａ，８ｂ，…８ｎのどれに接続するかの接続パターンを図５に破線で示すように通常とは異なる状態に設定する。すなわち、１番目の第１データバス７ａを２番目の第２データバス８ｂに接続する。２番目の第１データバス７ｂを１番目の第２データバス８ａに接続する。３番目の第１データバス７ｃを４番目の第２データバス８ｄに接続する。４番目の第１データバス７ｄを３番目の第２データバス８ｃに接続する。５番目からｎ番目の第１データバス７ｅ〜７ｎについても、同様に５番目からｎ番目の第２データバス８ｄ〜８ｎに対し交互に接続する。なお、図５の矢印は不揮発性メモリ３へのデータ書込み時のデータ流れ方向を示している。不揮発性メモリ３からのデータ読込み時は、図７の矢印で示すデータ流れ方向となる。図５の接続パターンと図７の接続パターンは互いに同じである。

これら２通りの接続パターンは、データバス切替回路１２内の論理回路により選択的に構成される。

上記変換回路１３は、回路基板１の外に存するデータ保持媒体たとえばＩＣチップ２０と電気的に接続されており、そのＩＣチップ２０に保持されているＩＤデータを、論理回路構成により、予め定められた第１キーデータＫＥＹ−Ａおよび第２キーデータＫＥＹ−Ｄに変換して出力する。第１キーデータＫＥＹ−Ａは、アドレスバス切替回路１１における接続パターンを指定するためのものである。第２キーデータＫＥＹ−Ｄは、データバス切替回路１２における接続パターンを指定するためのものである。上記ＩＣチップ２０は、当該画像処理装置の部品たとえば現像剤収容用のトナーボックスに装着されているもので、トナーボックスごとに固有のＩＤデータとして例えばシリアル番号データを記憶している。

上記レジスタ１４は、変換回路１３から出力される第１キーデータＫＥＹ−Ａおよび第２キーデータＫＥＹ−Ｄを保持する。このレジスタ１４に保持された第１キーデータＫＥＹ−Ａがアドレスバス切替回路１１に供給され、同保持された第２キーデータＫＥＹ−Ｄがデータバス切替回路１２に供給される。

作用を説明する。
まず、当該画像処理装置に回路基板１が装着されている場合、当該画像処理装置のトナーボックスに装着されているＩＣチップ２０内のシリアル番号が第１キーデータＫＥＹ−Ａおよび第２キーデータＫＥＹ−Ｄに変換される。変換された第１キーデータＫＥＹ−Ａはアドレスバス切替回路１１に供給され、同変換された第２キーデータＫＥＹ−Ｄはデータバス切替回路１２に供給される。

当該画像処理装置の電源がオンされると、アドレスバス切替回路１１およびデータバス切替回路１２が動作する。アドレスバス切替回路１１は、供給される第１キーデータＫＥＹ−Ａが正規のものであれば、第１アドレスバス５ａ，５ｂ，…５ｎをその第１キーデータＫＥＹ−Ａに応じた図３の接続パターンで第２アドレスバス６ａ，６ｂ，…６ｎに接続する。データバス切替回路１２は、供給される第２キーデータＫＥＹ−Ｄが正規のものであれば、第１データバス７ａ，７ｂ，…７ｎをその第２キーデータＫＥＹ−Ｄに応じた図５および図７の接続パターンで第２データバス８ａ，８ｂ，…８ｎに接続する。

ＣＰＵ２は、データの書込みが必要であれば、アドレス指定データをアドレスポートＡ０，Ａ１，…Ａｎから出力するとともに、記憶用のデータをデータポートＤ０，Ｄ１，…Ｄｎから出力する。また、ＣＰＵ２は、データの読込みが必要であれば、アドレス指定データをアドレスポートＡ０，Ａ１，…Ａｎから出力するとともに、データポートＤ０，Ｄ１，…Ｄｎに入力されるデータを取り込む。

ＣＰＵ２のアドレスポートＡ０，Ａ１，…Ａｎから出力されるアドレス指定データは、アドレスバス切替回路１１により通常とは異なる順序のビット配列に置き換えられた形で不揮発性メモリ３のアドレスポートＡＸ０，ＡＸ１，…ＡＸｎに入力される。ＣＰＵ２のデータポートＤ０，Ｄ１，…Ｄｎから出力されるデータは、データバス切替回路１２により通常とは異なる順序のビット配列に置き換えられた形で不揮発性メモリ３のデータポートＤＸ０，ＤＸ１，…ＤＸｎに入力される。

不揮発性メモリ３は、データポートＤＸ０，ＤＸ１，…ＤＸｎへの入力データを、アドレスポートＡＸ０，ＡＸ１，…ＡＸｎへの入力アドレス指定データに応じたアドレスに、記憶する。また、不揮発性メモリ３は、アドレスポートＡＸ０，ＡＸ１，…ＡＸｎへの入力アドレス指定データに応じたアドレスの記憶データを、データポートＤＸ０，ＤＸ１，…ＤＸｎから出力する。この出力データは、データバス切替回路１２により、通常の順序のビット配列に戻された状態でＣＰＵ２のデータポートＤ０，Ｄ１，…Ｄｎに入力される。

不揮発性メモリ３に記憶されるデータとして、例えば、ＣＰＵ２の制御に使用された制御用データ、ＣＰＵ２で画像処理された画像データ、回路基板１の外で画像処理された画像データなどがある。

一方、何者かによって回路基板１が当該画像処理装置から取り外されると、変換回路１３とＩＣチップ２０との電気的接続が解除される。この場合、変換回路１３から第１キーデータＫＥＹ−Ａおよび第２キーデータＫＥＹ−Ｄが出力されなくなり、それに伴い、レジスタ１４内の第１キーデータＫＥＹ−Ａおよび第２キーデータＫＥＹ−Ｄが消滅する。

レジスタ１４内の第１キーデータＫＥＹ−Ａおよび第２キーデータＫＥＹ−Ｄが消滅すると、たとえ回路基板１が外部電源によって電源オン状態となっても、アドレスバス切替回路１１の接続パターンは電源オフ時と同じ図２の通常状態となり、データバス切替回路１２の接続パターンも電源オフ時と同じ図４および図６の通常状態となる。

不揮発性メモリ３内のデータは、もともと通常とは異なる順序のビット配列でアドレス指定されたものであり、しかも通常とは異なる順序のビット配列で記憶されたものである。したがって、悪意を持った何者かが回路基板１を外部に持ち出し、その不揮発性メモリ３からデータを読出そうとしても、実際に読出されるデータは本来のデータとはまったく異なる意味不明のものとなる。すなわち、不揮発性メモリ３内の制御用データや画像データを適正な状態で読出すことは不可能であり、データの漏洩を未然に防ぐことができる。

アドレスバス切替回路１１による接続先の切替えだけでも高いセキュリティ性が得られるが、それにデータバス切替回路１２による接続先の切替えが加わることで、セキュリティ効果がさらに向上する。

しかも、第１キーデータＫＥＹ−Ａおよび第２キーデータＫＥＹ−Ｄの種となるシリアル番号データは、ＩＣチップ２０が装着されたトナーカセットに固有のものであるから、回路基板１を外部に持ち出した何者かが同様のシリアル番号データを得ようとしても、その実現は極めて困難である。この点でも高いセキュリティ効果が得られる。

なお、第１キーデータＫＥＹ−Ａおよび第２キーデータＫＥＹ−Ｄの種となるＩＤデータとしては、トナーカセットに限らず、画像処理装置の部品であればどの部品のものでもよい。

その他、上記実施形態および各変形例は、例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態および変形例は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、書き換え、変更を行うことができる。これら実施形態や変形は、発明の範囲は要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…回路基板、２…ＣＰＵ（制御部）、３…不揮発性メモリ、５ａ，５ｂ，…５ｎ……第１アドレスバス、６ａ，６ｂ，…６ｎ……第２アドレスバス、７ａ，７ｂ，…７ｎ……第１データバス、８ａ，８ｂ，…８ｎ……第２データバス、１１…アドレスバス切替回路、１２…データバス切替回路、１３…変換回路、１４…レジスタ、２０…ＩＣチップ

Claims (6)

1. 複数のアドレスポートおよび複数のデータポートを有し、各データポートへの入力データを各アドレスポートへの入力アドレス指定データに応じたアドレスへ記憶するととともに、各アドレスポートへの入力アドレス指定データに応じて指定されるアドレスの記憶データを各データポートから出力する不揮発性メモリと、
   前記アドレス指定データを出力する複数のアドレスポート、および前記不揮発性メモリへの記憶用データを出力し且つ同不揮発性メモリから出力されるデータを取込む複数のデータポートを有する制御部と、
   前記制御部の各アドレスポートに接続された複数の第１アドレスバスと、
   前記不揮発性メモリの各アドレスポートに接続された複数の第２アドレスバスと、
   前記制御部の各データポートと前記不揮発性メモリの各データポートとの間に接続されたデータバスと、
   前記各第１アドレスバスと前記各第２アドレスバスとを接続するとともに、その接続に際しての互いの接続先を状況に応じて切替えるアドレスバス切替回路と、
   を備えることを特徴とする電子機器。
2. 固有のデータを保持したデータ保持媒体と、
   前記データ保持媒体に保持されたデータを前記アドレスバス切替回路における接続先を指定するためのキーデータに変換する変換回路と、
   を備え、
   前記アドレスバス切替回路は、前記各第１アドレスバスと前記各第２アドレスバスとを接続するとともに、その接続に際しての互いの接続先を前記キーデータに応じて切替える、
   ことを特徴とする請求項１記載の電子機器。
3. 前記データバスは、前記制御部の各データポートに接続された複数の第１データバス、および前記不揮発性メモリの各データポートに接続された複数の第２データバスであり、
   前記各第１データバスと前記各第２データバスとを接続するとともに、その接続に際しての互いの接続先を状況に応じて切替えるデータバス切替回路、をさらに備える、
   ことを特徴とする請求項１記載の電子機器。
4. 固有のデータを保持したデータ保持媒体と、
   前記データ保持媒体に保持されたデータを、前記アドレスバス切替回路における接続先を指定するための第１キーデータおよび前記データバス切替回路における接続先を指定するための第２キーデータに変換する変換回路と、
   を備え、
   前記アドレスバス切替回路は、前記各第１アドレスバスと前記各第２アドレスバスとを接続するとともに、その接続に際しての互いの接続先を前記第１キーデータに応じて切替え、
   前記データバス切替回路は、前記各第１データバスと前記各第２データバスとを接続するとともに、その接続に際しての互いの接続先を前記第２キーデータに応じて切替える、
   ことを特徴とする請求項３記載の電子機器。
5. 前記保持媒体に保持されたデータは、当該電子機器の部品に固有のＩＤデータであることを特徴とする請求項２または請求項４記載の電子機器。
6. 前記不揮発性メモリ、前記制御部、前記各第１アドレスバス、前記各第２アドレスバス、前記各第１データバス、前記各第２データバス、前記アドレスバス切替回路、前記データバス切替回路、および前記変換回路が搭載された回路基板、をさらに備え、
   前記データ保持媒体は、前記回路基板の外に存する、
   ことを特徴とする請求項４記載の電子機器。

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