JP2012063849A

JP2012063849A - 負電源制御回路

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Publication number: JP2012063849A
Application number: JP2010205709A
Authority: JP
Inventors: Yoichi Takano; 陽一高野
Original assignee: Mitsumi Electric Co Ltd
Current assignee: Mitsumi Electric Co Ltd
Priority date: 2010-09-14
Filing date: 2010-09-14
Publication date: 2012-03-29
Anticipated expiration: 2030-09-14
Also published as: JP5516260B2

Abstract

【課題】ＣＭＯＳプロセスで構成される負電源制御回路を提供すること。
【解決手段】負電源制御回路１００は、正電圧の制御電圧入力端子ＶｃｏｎｔとＧＮＤ接続端子との間に接続された抵抗Ｒと、ソースを正電圧の制御電圧入力端子Ｖｃｏｎｔに接続し、ゲートをＧＮＤ接続端子に接続し、かつ、バックゲートをソース電位に接続するＰＭＯＳトランジスタＭ１とを備える。また、負電源制御回路１００は、ドレインをＰＭＯＳトランジスタＭ１のドレインに接続し、ゲート及びソースを負電圧入力端子Ｖｉｎ⁻に接続するＮＭＯＳトランジスタＭ２と、ＰＭＯＳトランジスタＭ１のドレインとＮＭＯＳトランジスタＭ２のドレインの接続点ａとＧＮＤ接続端子及び負電圧入力端子Ｖｉｎ⁻との間に接続され、前記接続点ａの電位をほぼＧＮＤ電位にクランプするクランプ回路１３０とを備える。
【選択図】図２

Description

本発明は、電子機器の負電源を制御する負電源制御回路に関する。

電子機器は、機器内の各部に安定な電源電圧を生成する電源装置を備える。電源電圧は１つとは限らず、ＬＣＤ（Liquid Crystal Display）やＣＣＤ（Charge Coupled Device）の駆動用電源には、正負２種類の電源電圧が必要である。携帯電話などの携帯端末機器は、電池などの単一電源であるため、負電源電圧を生成するには負電源回路が用いられる。例えば、電圧反転型のＤＣ／ＤＣコンバータによって負電圧を生成し、負電源を必要とするデバイスを駆動している。

このような負電圧を生成するための技術として、充電コンデンサと出力コンデンサ間で電荷の転送を繰り返す、電圧反転型のチャージポンプ回路が広く用いられている。

通常、負電源回路が単独で電源装置として構成されることはなく、他の正電圧の電源電圧を出力する降圧コンバータや昇圧コンバータのような電源回路とともに、多出力電源装置に内蔵される場合がほとんどである。なぜなら、単一電源電圧で動作する負荷回路に対し、わざわざ入力電源を逆極性に構成する必要がないからである。また、負電圧の電源電圧は、ＣＰＵなどの論理回路部等に電源供給し、初期状態を確定させた後に起動される場合が多い。

特許文献１には、負電源回路が起動前に正電圧を出力することのない、安全性に優れた負電源回路を有する電源装置が記載されている。特許文献１記載の負電源回路を有する電源装置は、正電圧の入力電圧から負電圧の出力電圧を出力する電圧変換部と、正電圧の基準電圧源と第１のスイッチと複数の抵抗との直列回路からなり前記出力電圧を検出する検出回路と、前記複数の抵抗の接続点電位及び接地電位をそれぞれ入力し、前記電圧変換部を制御する信号を出力する誤差増幅器とを備える。

図１は、負電源を制御する負電源制御回路のブロック図である。

図１に示すように、負電源を制御する負電源制御回路１０は、負電圧入力端子Ｖｉｎ⁻、制御端子Ｖｃｏｎｔ、ＧＮＤ接続端子、及び負電圧出力端子Ｖｏ⁻を備える。

上記負電源は、スイッチのスイッチング動作によりインダクタに発生する逆起電圧をダイオード及び出力コンデンサで整流平滑して出力する一般的な負電源回路である。また、上記負電源は、フライングコンデンサを同相／逆相でスイッチングする反転型チャージポンプである。

以上の構成において、負電源制御回路１０は、負電圧入力端子Ｖｉｎ⁻に負電圧が入力され、負電圧出力端子Ｖｏ⁻から負電圧を出力する。また、制御端子Ｖｃｏｎｔも負電圧の制御電圧が入力される。

特開２００８−８６１３５号公報

しかしながら、このような従来の負電源制御回路は、負電圧の制御電圧によりコントロールされるので、正電圧の制御電圧のマイクロコンピュータ等では、直接コントロールすることはできないという課題がある。

また、コントロール端子そのものがない場合には、電源Ｖｉｎ⁻のみによる動作とならざるを得ない。コントロール端子がないため、立上げシーケンスの制御が難しい課題がある。

本発明の目的は、ＣＭＯＳプロセスで構成される負電源制御回路を提供することである。

本発明の負電源制御回路は、負電源を正電圧の制御信号で制御する負電源制御回路であって、ソースを正電圧の制御電圧入力端子に接続し、ゲートをＧＮＤ接続端子に接続し、かつ、バックゲートをソース電位に接続するＰＭＯＳトランジスタと、ドレインを前記ＰＭＯＳトランジスタのドレインに接続し、ゲート及びソースを負電圧入力端子に接続するＮＭＯＳトランジスタと、前記ＰＭＯＳトランジスタのドレインと前記ＮＭＯＳトランジスタのドレインの接続点と前記ＧＮＤ接続端子及び前記負電圧入力端子との間に接続され、前記接続点の電位をＧＮＤ電位にクランプするクランプ回路と、を備える構成を採る。

本発明によれば、ＣＭＯＳプロセスで構成された正電圧制御の負電源制御回路を実現することできる。

従来の負電源を制御する負電源制御回路のブロック図本発明の実施の形態に係る負電源制御回路の構成を示す回路図上記実施の形態の負電源制御回路のコントロール特性を示す図

以下、本発明の実施の形態について、図面を参照して詳細に説明する。

（実施の形態）
図２は、本発明の一実施の形態に係る負電源制御回路の構成を示す回路図である。本実施の形態は、ＣＭＯＳプロセスにより構成された負電源制御回路に適用した例である。

図２に示すように、負電源制御回路１００は、正電圧の制御電圧入力端子Ｖｃｏｎｔ、ＧＮＤ接続端子、負電圧入力端子Ｖｉｎ⁻、及び負電圧出力端子Ｖｏ⁻を備える。

負電源制御回路１００は、入力端子ＶｃｏｎｔとＧＮＤ接続端子との間に接続された抵抗Ｒと、バックゲートをソース電位とし、ソースを抵抗Ｒ１を介して入力端子Ｖｃｏｎｔに接続し、ゲートをＧＮＤ接続端子に接続し、ドレインをデプレッションＮチャネルＭＯＳトランジスタＭ２（ＮＭＯＳトランジスタＭ２という）のドレインに接続するＰチャネルＭＯＳトランジスタＭ１（ＰＭＯＳトランジスタＭ１という）と、ドレインをＰＭＯＳトランジスタＭ１のドレインに接続し、ゲート及びソースを負電圧入力端子Ｖｉｎ⁻に接続するＮＭＯＳトランジスタＭ２と、ＰＭＯＳトランジスタＭ１のドレインとＮＭＯＳトランジスタＭ２のドレインの接続点ａとＧＮＤ接続端子及び負電圧入力端子Ｖｉｎ⁻との間に接続され、前記接続点ａの電位をほぼＧＮＤ電位にクランプするクランプ回路１３０と、前記接続点ａの電位を安定化して負電圧出力端子Ｖｏ⁻に出力するレギュレータアンプ１４０とを備える。

抵抗Ｒは、制御電圧Ｖｃｏｎｔをオフしたとき、負電圧入力端子Ｖｉｎ⁻の負電圧にＶｃｏｎｔが引き込まれることを防止する。また、抵抗Ｒは、ＰＭＯＳトランジスタＭ１を安定動作させる。

抵抗Ｒ１及びＰＭＯＳトランジスタＭ１は、ＧＮＤ電位以上の電圧において、制御電圧Ｖｃｏｎｔを電流Ｉ１に変換するＶ−Ｉ変換回路１１０を構成する。抵抗Ｒ１及びＰＭＯＳトランジスタＭ１は、制御電圧Ｖｃｏｎｔにほぼ比例した制御電流Ｉ１を流す。

ＰＭＯＳトランジスタＭ１は、ソースを正電圧である入力端子Ｖｃｏｎｔに接続し、ゲートをＧＮＤ接続端子に接続し、ドレインをＮＭＯＳトランジスタＭ２のドレインに接続する。また、ＰＭＯＳトランジスタＭ１は、バックゲートをソース電位とすることで、ＧＮＤ電位以上の電圧で動作させても寄生がおきない。言い換えれば、ＰＭＯＳトランジスタＭ１は、バックゲートをソース電位とすることで、寄生ダイオードが形成されず、ＧＮＤ電位以上の電圧で動作させることができる。

ＮＭＯＳトランジスタＭ２は、ＰＭＯＳトランジスタＭ１と直列に接続され、ゲートとソースを接続し、ドレイン電流Ｉ２を流してドレインの前記接続点ａに電位を現すＩ−Ｖ変換回路１２０を構成する。前記接続点ａの電位は、制御信号Ｖ_Ａとしてクランプ回路１３０に入力されるとともに、レギュレータアンプ１４０に供給される。

クランプ回路１３０は、共通ゲートに制御信号Ｖ_Ａが入力されるＰＭＯＳトランジスタＭ３とＮＭＯＳトランジスタＭ４からなるインバータ１３１と、ゲートとソースを接続し、インバータ１３１を駆動する定電流を流すデプレッションＮチャネルＭＯＳトランジスタＭ５（ＮＭＯＳトランジスタＭ５という）と、インバータ１３１の出力信号Ｖ_Ｂを基に、ＰＭＯＳトランジスタＭ１のソース−ドレイン電圧をＧＮＤ電位にクランプするＰＭＯＳトランジスタＭ６及びＭ７（第２のＰＭＯＳトランジスタ）とを備える。

インバータ１３１を構成するＰＭＯＳトランジスタＭ３のソースは、ＧＮＤ接続端子に接続され、ゲートはＮＭＯＳトランジスタＭ４のゲートと共通ゲートに接続され、ドレインはＮＭＯＳトランジスタＭ４のドレイン接続点ｂとなる。また、ＮＭＯＳトランジスタＭ４のソースは、ＮＭＯＳトランジスタＭ５のドレインに接続され、ゲートはＰＭＯＳトランジスタＭ３のゲートと共通ゲートに接続され、ドレインはＰＭＯＳトランジスタＭ３のドレイン接続点ｂとなる。

インバータ１３１は、ＧＮＤとＮＭＯＳトランジスタＭ５のドレイン間の動作電圧で、共通ゲートに接続された制御信号Ｖ_Ａを前記ドレイン接続点ｂに反転出力する。前記ドレイン接続点ｂの出力信号Ｖ_Ｂは、ＰＭＯＳトランジスタＭ６のドレインとＰＭＯＳトランジスタＭ７との共通ゲートに接続される。

ＮＭＯＳトランジスタＭ５は、ドレインをインバータ１３１に接続し、ゲートとソースを負電圧入力端子Ｖｉｎ⁻に接続し、インバータ１３１を動作させる。

ＰＭＯＳトランジスタＭ６のソースは、ＧＮＤ接続端子に接続され、ゲートはＰＭＯＳトランジスタＭ７のゲートと共に出力信号Ｖ_Ｂに接続され、ドレインは出力信号Ｖ_Ｂに接続される。ＰＭＯＳトランジスタＭ６のゲート−ソース電圧をＶ_ＧＳ６とする。

ＰＭＯＳトランジスタＭ７のソースは、ＰＭＯＳトランジスタＭ１のドレインに接続され、ゲートはＰＭＯＳトランジスタＭ６のゲートと共に出力信号Ｖ_Ｂに接続され、ドレインは負電圧入力端子Ｖｉｎ⁻に接続される。ＰＭＯＳトランジスタＭ７のゲート−ソース電圧をＶ_ＧＳ７とする。

以下、上述のように構成された負電源制御回路１００の動作を説明する。

ＰＭＯＳトランジスタＭ１のソース−ドレイン電流Ｉ１、ＮＭＯＳトランジスタＭ２のソース−ドレイン電流Ｉ２とする。ＰＭＯＳトランジスタＭ１のドレインとＮＭＯＳトランジスタＭ２のドレインの接続点ａの制御信号Ｖ_Ａは、クランプ回路１３０のインバータ１３１の入力、及びクランプ回路１３０のＰＭＯＳトランジスタＭ７のゲートに接続され、かつレギュレータアンプ１４０に供給される。

[Ｖｃｏｎｔ＝Ｌｏｗの場合]
Ｉ１＜Ｉ２となり、Ｖ_Ａ＝Ｌｏｗとなる。

インバータ１３１（ＰＭＯＳトランジスタＭ３及びＮＭＯＳトランジスタＭ４）は、ＰＭＯＳトランジスタＭ３オンにより、ＰＭＯＳトランジスタＭ３のスレッショルド電圧を無視すると、出力信号Ｖ_Ｂ＝ＧＮＤとなる。

Ｖ_Ｂ＝ＧＮＤにより、クランプ回路１３０のＰＭＯＳトランジスタＭ６及びＭ７はオフとなり、スタンバイ時の消費電流をゼロにすることができる。

[Ｖｃｏｎｔ＝Ｈｉｇｈの場合]
Ｉ１≧Ｉ２となり、Ｖ_Ａ＝Ｈｉｇｈとなる。

インバータ１３１（ＰＭＯＳトランジスタＭ３及びＮＭＯＳトランジスタＭ４）は、ＰＭＯＳトランジスタＭ４オンにより、Ｖ_Ｂ＝ＧＮＤ−Ｖ_ＧＳ６となる。Ｖ_ＧＳ６は、ＮＭＯＳトランジスタＭ５の定電流により決まる。

制御信号Ｖ_Ａは、Ｈｉｇｈになる。そして、制御信号Ｖ_Ａは、Ｖ_Ａ＝Ｖ_Ｂ＋Ｖ_ＧＳ７でクランプされる。

ここで、Ｖ_ＧＳ６≒Ｖ_ＧＳ７に設定すると、Ｖ_Ａ＝Ｖ_Ｂ＋Ｖ_ＧＳ７＝ＧＮＤ−Ｖ_ＧＳ６＋Ｖ_ＧＳ７≒ＧＮＤとなる。

Ｖ_Ａは、ほぼＧＮＤ電位にクランプされるため、各素子の標準耐圧を超えることなく動作する。

図３は、負電源制御回路１００の入出特性を示す図である。図３に示すように、正電圧のコントロール電圧から負電源をコントロールするコントロール出力電圧を線形に得ることができる。

以上詳細に説明したように、本実施の形態によれば、負電源制御回路１００は、正電圧の制御電圧入力端子ＶｃｏｎｔとＧＮＤ接続端子との間に接続された抵抗Ｒと、ソースを正電圧の制御電圧入力端子Ｖｃｏｎｔに接続し、ゲートをＧＮＤ接続端子に接続し、かつ、バックゲートをソース電位に接続するＰＭＯＳトランジスタＭ１とを備える。また、負電源制御回路１００は、ドレインをＰＭＯＳトランジスタＭ１のドレインに接続し、ゲート及びソースを負電圧入力端子Ｖｉｎ⁻に接続するＮＭＯＳトランジスタＭ２を備える。また、負電源制御回路１００は、ＰＭＯＳトランジスタＭ１のドレインとＮＭＯＳトランジスタＭ２のドレインの接続点ａとＧＮＤ接続端子及び負電圧入力端子Ｖｉｎ⁻との間に接続され、前記接続点ａの電位をほぼＧＮＤ電位にクランプするクランプ回路１３０と、前記接続点ａの電位を安定化して負電圧出力端子Ｖｏ⁻に出力するレギュレータアンプ１４０とを備える。

これにより、以下の効果を得ることができる。

（１）ＣＭＯＳプロセスを使用した負電源に対して、オンオフのコントロール機能を持たせることができる。

（２）負電源に対して、オンオフコントロールは、マイクロコンピュータ等の正電圧で制御可能である。正電圧制御のため、通常のマイコンポートでコントロールすることができる。

（３）コントロール電圧のスレッショルドは、ＴＴＬ（Transistor-Transistor Logic）レベルである。通常のマイコンポート等に汎用に適用することができる。

（４）ＣＭＯＳの標準プロセスで構成できるため、低コスト化を図ることができる。

（５）ＣＭＯＳプロセスで作製するので、低消費電流が可能である。

（６）高耐圧の素子を必要とせず、標準的耐圧のＣＭＯＳプロセスで構成することができる。特に、クランプ回路１３０のＰＭＯＳトランジスタＭ６の耐圧を用いることにより、ＰＭＯＳトランジスタＭ１の耐圧を特別高く設計する必要がなく、他のＭＯＳトランジスタと同程度の耐圧で構成することができる。これにより、低コスト化を図ることができる。

（７）スタンバイ時（図２のＶｃ＝０Ｖの場合）の消費電流をゼロにすることができる。

（８）Ｍ２とＭ１の電流を比較するため、Ｖｉｎ⁻の電源変動の影響を受けずにスレッショルドを設定することができる。

以上の説明は本発明の好適な実施の形態の例証であり、本発明の範囲はこれに限定されることはない。

例えば、負電源はどのような負電源回路でもよく、同様の効果を得ることができる。

また、上記実施の形態では、ＭＯＳトランジスタを使用した例について説明したが、どのようなトランジスタでもよい。例えば、ＭＩＳ（Metal Insulated Semiconductor）トランジスタであってもよい。またこのＭＩＳトランジスタは、ＳＯＩ（Silicon On Insulator）構造のシリコン基板上に形成されたＭＩＳトランジスタでもよい。さらに、Ｂｉ−ＣＭＯＳ、又はこれらの組み合わせであってもよい。但し、ＭＯＳトランジスタが消費電力の点で有利であることは言うまでもない。

また、上記実施の形態では負電源制御回路という名称を用いたが、これは説明の便宜上であり、負電源コントロール回路、負電源回路等であってもよいことは勿論である。

さらに、上記負電源制御回路を構成する各回路部、例えばクランプ回路のトランジスタ数、素子の種類などは前述した実施の形態に限られない。当然のことながら、本負電源制御回路に、各種補償用のトランジスタを付加してもよいことは言うまでもない。

本発明に係る負電源制御回路は、ＬＣＤやＣＣＤなど正負２種類の電源電圧が必要な電子機器の負電源を制御する電源装置全般に適用することが可能である。

１００負電源制御回路
１１０Ｖ−Ｉ変換回路
１２０Ｉ−Ｖ変換回路
１３０クランプ回路
Ｍ１，Ｍ３，Ｍ６，Ｍ７ＰチャネルＭＯＳトランジスタ
Ｍ２，Ｍ５デプレッションＮチャネルＭＯＳトランジスタ
Ｍ４ＮチャネルＭＯＳトランジスタ
Ｖｃｏｎｔ正電圧の制御電圧入力端子
ＧＮＤＧＮＤ接続端子
Ｖｉｎ⁻ 負電圧入力端子
Ｖｏ⁻ 負電圧出力端子

Claims

負電源を正電圧の制御信号で制御する負電源制御回路であって、
ソースを正電圧の制御電圧入力端子に接続し、ゲートをＧＮＤ接続端子に接続し、かつ、バックゲートをソース電位に接続するＰＭＯＳトランジスタと、
ドレインを前記ＰＭＯＳトランジスタのドレインに接続し、ゲート及びソースを負電圧入力端子に接続するＮＭＯＳトランジスタと、
前記ＰＭＯＳトランジスタのドレインと前記ＮＭＯＳトランジスタのドレインの接続点と前記ＧＮＤ接続端子及び前記負電圧入力端子との間に接続され、前記接続点の電位をＧＮＤ電位にクランプするクランプ回路と、
を備える負電源制御回路。
前記制御電圧入力端子と前記ＧＮＤ接続端子との間に接続された抵抗を備える、請求項１記載の負電源制御回路。
前記接続点の電位を安定化して負電圧出力端子に出力するレギュレータアンプを備える、請求項１記載の負電源制御回路。
前記クランプ回路は、前記ＧＮＤ接続端子と前記負電圧入力端子間の動作電圧で、共通ゲートに接続された制御信号を反転出力するインバータと、
前記インバータの出力信号を基に、前記ＰＭＯＳトランジスタのソース−ドレイン電圧をＧＮＤ電位にクランプする第２のＰＭＯＳトランジスタとを備える、請求項１記載の負電源制御回路。
前記ＮＭＯＳトランジスタは、デプレッションＮチャネルＭＯＳトランジスタである、請求項１記載の負電源制御回路。