JP2012054306A - Manufacturing method of semiconductor device - Google Patents
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Abstract
Description
この発明は、半導体装置の製造方法に関する。 The present invention relates to a method for manufacturing a semiconductor device.
近時、半導体装置、中でも半導体集積回路装置の動作の高速化が進展している。動作の高速化は、配線材料の低抵抗化などにより実現される。このため、配線材料は、従来のアルミニウムに代わり、より低抵抗な銅が用いられるようになってきている。 Recently, the operation speed of semiconductor devices, especially semiconductor integrated circuit devices, has been increasing. The speeding up of the operation is realized by reducing the resistance of the wiring material. For this reason, lower resistance copper has been used as a wiring material instead of conventional aluminum.
しかし、銅の加工には、既存のドライエッチング技術の転用が難しい。これは、エッチングの際に形成される銅の化合物は総じて蒸気圧が低く、蒸発し難いことに由来する。Arスパッタ法、ClガスRIE法などが試されたが、チャンバ内壁への銅の付着などの問題により実用化に至っていない。このため、銅を用いた配線は、もっぱらダマシン法を用いて形成される。ダマシン法は、あらかじめ配線パターンに応じた溝を層間絶縁膜に形成し、この溝を埋めるように銅薄膜を形成し、CMP法を用いて銅薄膜を化学的機械研磨し、溝の内部のみに銅を残す技術である。 However, diversion of existing dry etching technology is difficult for copper processing. This is because copper compounds formed during etching generally have a low vapor pressure and are difficult to evaporate. An Ar sputtering method, a Cl gas RIE method, and the like have been tried, but have not yet been put into practical use due to problems such as adhesion of copper to the inner wall of the chamber. For this reason, the wiring using copper is formed exclusively using the damascene method. In the damascene method, a groove corresponding to a wiring pattern is formed in an interlayer insulating film in advance, a copper thin film is formed so as to fill the groove, and the copper thin film is chemically and mechanically polished by using the CMP method, and only in the inside of the groove. This technology leaves copper.
しかし、ダマシン法では、層間絶縁膜に溝を形成する。このため、溝の形成、溝の形成に用いたマスク材のアッシング、アッシング後の洗浄、といった層間絶縁膜の比誘電率を上昇させるような工程が入ってしまう。 However, in the damascene method, a groove is formed in the interlayer insulating film. For this reason, steps for increasing the relative dielectric constant of the interlayer insulating film, such as groove formation, ashing of the mask material used to form the groove, and cleaning after ashing, are included.
ところで、特許文献1には、銅の異方性ドライエッチング方法が記載されている。 Incidentally, Patent Document 1 describes a method for anisotropic dry etching of copper.
銅は層間絶縁膜中へ拡散する。このため、銅膜を形成する前に、銅の拡散を抑制するCuバリア膜を形成しなくてはならない。ダマシン法では、層間絶縁膜に溝を形成した後、Cuバリア膜、銅膜の順で形成することで、Cuバリア膜を簡単で実用的に形成することができる。 Copper diffuses into the interlayer insulating film. For this reason, before forming a copper film, a Cu barrier film that suppresses copper diffusion must be formed. In the damascene method, a Cu barrier film can be easily and practically formed by forming a groove in an interlayer insulating film and then forming a Cu barrier film and a copper film in this order.
しかしながら、半導体装置の微細化に伴って溝も微細化している。このため、溝の中に、Cuバリア膜と銅膜とを形成することが困難になりつつある。 However, with the miniaturization of semiconductor devices, the grooves are also miniaturized. For this reason, it is becoming difficult to form a Cu barrier film and a copper film in the groove.
また、特許文献1には、銅膜上にマスクを形成し、このマスクを介して、銅膜への異方性酸化と、有機酸ガスによる酸化銅のエッチングとを繰り返すことで、銅を異方性エッチングすることが記載されている。 In Patent Document 1, a mask is formed on the copper film, and the copper is made different by repeating anisotropic oxidation of the copper film and etching of the copper oxide with an organic acid gas through the mask. Isotropic etching is described.
しかしながら、異方性エッチングされた銅膜の場合、どのようにしてCuバリア膜を形成するのかについては、特許文献1にも記載がないように、実用的なCuバリア膜の形成方法は現在のところ存在しない。 However, in the case of an anisotropically etched copper film, a practical Cu barrier film forming method is not currently described in Patent Document 1 as to how to form a Cu barrier film. However, it does not exist.
この発明は、上記事情に鑑みて為されたもので、異方的にエッチングされた銅膜に、実用的にCuバリア膜を形成できる半導体装置の製造方法を提供する。 The present invention has been made in view of the above circumstances, and provides a method for manufacturing a semiconductor device capable of practically forming a Cu barrier film on an anisotropically etched copper film.
また、この発明は、異方的にエッチングされた銅膜間の実効的な誘電率を、工程数が増加すること無く低下させることが可能な半導体装置の製造方法を提供する。 The present invention also provides a method of manufacturing a semiconductor device that can reduce the effective dielectric constant between anisotropically etched copper films without increasing the number of steps.
この発明の第1の態様に係る半導体装置の製造方法は、Cuバリア膜上に、銅膜を形成する工程と、前記銅膜上に、マスク材を形成する工程と、前記マスク材をマスクに用いて、前記銅膜を前記Cuバリア膜が露出するまで異方的にエッチングする工程と、前記マスク材を除去した後、前記異方的にエッチングされた銅膜上に、前記銅膜に対して触媒作用があり、前記Cuバリア膜には触媒作用がない選択析出現象を利用した無電解めっき法を用いて、銅の拡散を抑制する物質を含むめっき膜を形成する工程と、を具備する。 A method of manufacturing a semiconductor device according to a first aspect of the present invention includes a step of forming a copper film on a Cu barrier film, a step of forming a mask material on the copper film, and the mask material as a mask. A step of anisotropically etching the copper film until the Cu barrier film is exposed, and after removing the mask material, the copper film is anisotropically etched on the copper film. Forming a plating film containing a substance that suppresses copper diffusion using an electroless plating method utilizing a selective precipitation phenomenon that has a catalytic action and the Cu barrier film has no catalytic action. .
この発明の第2の態様に係る半導体装置の製造方法は、Cuバリア膜上に、銅膜を形成する工程と、前記銅膜上に、互いに離隔して配置されたマスク材を形成する工程と、前記マスク材をマスクに用いて、前記銅膜を前記Cuバリア膜が露出するまで異方的にエッチングする工程と、前記マスク材を除去した後、前記異方的にエッチングされた銅膜上に、絶縁物を、前記銅膜の上部でピンチオフするように堆積させ、前記異方的にエッチングされた銅膜間に空間を有する層間絶縁膜を形成する工程と、を具備する。 A method for manufacturing a semiconductor device according to a second aspect of the present invention includes a step of forming a copper film on a Cu barrier film, and a step of forming a mask material spaced apart from each other on the copper film, A step of anisotropically etching the copper film until the Cu barrier film is exposed using the mask material as a mask; and on the anisotropically etched copper film after removing the mask material And depositing an insulator so as to pinch off on the upper portion of the copper film, and forming an interlayer insulating film having a space between the anisotropically etched copper films.
この発明によれば、異方的にエッチングされた銅膜に、実用的にCuバリア膜を形成できる半導体装置の製造方法を提供できる。 According to the present invention, it is possible to provide a method for manufacturing a semiconductor device capable of practically forming a Cu barrier film on an anisotropically etched copper film.
また、異方的にエッチングされた銅膜間の実効的な誘電率を、工程数が増加すること無く低下させることが可能な半導体装置の製造方法を提供できる。 Further, it is possible to provide a method for manufacturing a semiconductor device capable of reducing the effective dielectric constant between anisotropically etched copper films without increasing the number of processes.
以下、この発明の実施形態を、図面を参照して説明する。なお、全図にわたり、共通の部分には共通の参照符号を付す。 Embodiments of the present invention will be described below with reference to the drawings. Note that common parts are denoted by common reference numerals throughout the drawings.
(第1の実施形態)
図1A〜図1Fは、この発明の第1の実施形態に係る半導体装置の製造方法の一例を示す断面図である。
(First embodiment)
1A to 1F are cross-sectional views showing an example of a semiconductor device manufacturing method according to the first embodiment of the present invention.
図1Aに示すように、図示せぬ半導体ウエハ上に形成されているほぼ平坦なCuバリア膜100上に、銅(Cu)膜101を成膜する。Cuバリア膜100の一例は、SiCN膜である。Cuバリア膜100は、銅の拡散を抑制できる膜であれば良く、SiC膜などでも良い。成膜方法は、必要とする膜厚が得られる方法であり、緻密な銅膜を成膜できることが望ましい。そのような成膜方法としては、例えば、銅のPVD成膜と銅の電気めっきとを組み合わせる方法、PVD成膜とCVD成膜を組み合わせる方法などが考えられる。次いで、銅膜101上に、互いに離隔して配置された複数のマスク材102を形成する。マスク材102を形成する方法は、微細なパターンを形成できることから、フォトリソグラフィ法が望ましい。
As shown in FIG. 1A, a copper (Cu)
次に、図1Bに示すように、銅膜101を、マスク材102をエッチングのマスクに用いて、異方的にエッチングする。
Next, as shown in FIG. 1B, the
次に、図1Cに示すように、マスク材102を除去する。
Next, as shown in FIG. 1C, the
次に、図1Dに示すように、選択析出現象を利用する無電解めっき法を用いて、銅膜101上にめっき膜を形成する。本例では、めっき膜として、コバルトタングステン(CoW)膜104を形成する。銅膜101上には、触媒作用により析出が始まりめっき膜(CoW膜104)が成膜されるが、Cuバリア膜100上では触媒作用がないために成膜されない。CoW膜104はリン酸系の還元剤を用いればCoWP膜に、ジメチルアミンボラン(DMAB)を用いればCoWB膜となる。これらの膜は、エレクトロマイグレーション抑制のために、銅膜上に選択析出させる目的で開発されたものである。コバルト自体は、銅の拡散を抑制するバリア性は低いが、タングステンを高濃度に合金化することで、銅の拡散を抑制するCuバリア膜として使うことができる。
Next, as shown in FIG. 1D, a plating film is formed on the
次に、図1Eに示すように、Cuバリア膜100及びCoW膜104上に、層間絶縁膜105を形成する。層間絶縁膜105には、半導体集積回路装置を高速に動作させるために、Low−k膜と呼ばれる低誘電率膜が用いられることが望ましい。本明細書では、低誘電率膜を、比誘電率が二酸化シリコン比誘電率よりも低い膜と定義する。本例では、層間絶縁膜105の一例として、埋め込み性に優れた回転塗布法を用いて形成された膜、例えば、有機ポリマー系の低誘電率膜を用いた。
Next, as illustrated in FIG. 1E, an
次に、図1Fに示すように、CMP法を用いて、層間絶縁膜105を機械的化学研磨し、機械的化学研磨の終点は、CoW膜104、あるいは銅膜101が露出した時点で、CMP装置のモータに流れる電流の変化を検出することでできる。本例では、CoW膜104が露出した時点を、機械的化学研磨の終点とした。
Next, as shown in FIG. 1F, the CMP method is used to mechanically polish the
このような第1の実施形態によれば、異方的にエッチングされた銅膜101上に、銅膜101に対して触媒作用があり、Cuバリア膜100には触媒作用がない選択析出現象を利用した無電解めっき法を用いて、銅の拡散を抑制する物質を含むめっき膜を、一回のプロセスで形成する。本例ではめっき膜として、コバルトに少なくともタングステンを含有させた合金、例えば、CoW膜104を一回のプロセスで形成する。上述したように、コバルトに少なくともタングステンが含有された合金は、銅の拡散を抑制するCuバリア膜として使うことが可能である。
According to the first embodiment as described above, the selective precipitation phenomenon in which the
従って、第1の実施形態によれば、異方的にエッチングされた銅膜101に、簡単で実用的にCuバリア膜を形成できる、という利点を得ることができる。
Therefore, according to the first embodiment, it is possible to obtain an advantage that a Cu barrier film can be easily and practically formed on the anisotropically etched
また、第1の実施形態によれば、ダマシン法では必要であった、層間絶縁膜105に対する内部配線のパターンに応じた溝の形成、溝の形成に用いたマスク材のアッシング、アッシング後の洗浄、といった層間絶縁膜105の比誘電率を上昇させるような工程がない。このため、層間絶縁膜105の、銅膜101の側面に接する部分にダメージ層が生じない。層間絶縁膜105にダメージ層が生じないことで、プロセス中に層間絶縁膜105の比誘電率が上昇することが抑制され、配線遅延の増大を防ぎ、半導体集積回路装置の動作の高速化に寄与する、という利点も得ることができる。
Further, according to the first embodiment, formation of grooves according to the pattern of the internal wiring with respect to the
さらに、銅膜101は、ほぼ平坦なCuバリア膜100上にメタライズされる。このため、第1の実施形態では、銅膜101を、ダマシン法のように、細い溝の中にメタライズする必要もないことから、さらなる半導体集積回路装置の微細化の進展に有利である、という利点も得ることができる。
Further, the
しかも、第1の実施形態によれば、異方的にエッチングされた銅膜101の表面に、選択的に銅の拡散を抑制するめっき膜、本例ではCoW膜が形成される。このため、溝内にCuバリア膜を形成せずに済む。この点からも、半導体集積回路装置の微細化の進展に有利である。
In addition, according to the first embodiment, a plating film that selectively suppresses copper diffusion, in this example, a CoW film, is formed on the surface of the anisotropically etched
(第2の実施形態)
第2の実施形態は、より高速動作の半導体集積回路装置を目指して開発されつつあるエアギャップ構造を、より少ないプロセス数で実施することが可能な半導体装置の製造方法に関する。
(Second Embodiment)
The second embodiment relates to a method of manufacturing a semiconductor device capable of implementing an air gap structure being developed with the aim of a semiconductor integrated circuit device operating at a higher speed with a smaller number of processes.
まず、図2Aに示すように、図1A〜図1Dを参照して説明した製造方法に従って、銅膜101上にコバルトタングステン(CoW)膜104を形成する。
First, as shown in FIG. 2A, a cobalt tungsten (CoW)
次に、図2Bに示すように、Cuバリア膜100及びCoW膜104上に、層間絶縁膜106を形成する。本例では、層間絶縁膜106の形成に、CVD法を用いる。また、本例においても、動作の高速化のために、層間絶縁膜106には、低誘電率膜が用いられることが望ましい。CVD法を用いて成膜できる低誘電率膜の一例は、SiOC膜である。
Next, as illustrated in FIG. 2B, an
CVD法は基本的にコンフォーマルな成膜法であるが、溝の底に比べて入り口では成膜レートが高い。このため、アスペクト比の高い溝では、溝の入り口でピンチオフして、絶縁物どうしがつながる。このように異方的にエッチングされた銅膜101上に、絶縁物を、銅膜101の上部でピンチオフするように堆積させることで、層間絶縁膜106の中に、空間107を形成することができる。つまり、エアギャップを形成することができる。空間107内においては、比誘電率は1である。このため、銅膜101間の実効誘電率を、さらに低下させることができる。
The CVD method is basically a conformal film formation method, but the film formation rate is higher at the entrance than at the bottom of the groove. For this reason, in the groove having a high aspect ratio, the insulator is connected by pinching off at the groove entrance. A
次に、図2Cに示すように、第1の実施形態と同様に、CMP法を用いて、層間絶縁膜106を機械的化学研磨し、層間絶縁膜106の表面を後退させる。
Next, as shown in FIG. 2C, as in the first embodiment, the
このような第2の実施形態によれば、エアギャップ構造を形成するにあたり、プロセス数を減らすことができる。 According to the second embodiment, the number of processes can be reduced when forming the air gap structure.
具体的には、例えば、ダマシン法を用いた場合には、
(1)薄膜を形成する。
(2)上記薄膜に溝を形成する。
(3)上記溝に銅を埋め込む。
(4)上記薄膜を剥離する。
(5)CVD法を用いて層間絶縁膜を形成する。
これらのようなプロセスを経ないと、エアギャップ構造を得ることができなかった。
Specifically, for example, when the damascene method is used,
(1) A thin film is formed.
(2) Grooves are formed in the thin film.
(3) Copper is embedded in the groove.
(4) The thin film is peeled off.
(5) An interlayer insulating film is formed using a CVD method.
The air gap structure could not be obtained without such a process.
対して、第2の実施形態によれば、銅膜101を直接にパターニングするので、上記(1)〜(4)のプロセスを省略することができる。
On the other hand, according to the second embodiment, since the
即ち、第2の実施形態によれば、第1の実施形態と同様の利点が得られるとともに、異方的にエッチングされた銅膜101上に、絶縁物を、銅膜101の上部でピンチオフするように堆積させることで、空間107を有した層間絶縁膜106を、工程数を削減して形成することができる。
That is, according to the second embodiment, the same advantages as those of the first embodiment can be obtained, and an insulator is pinched off on the
従って、異方的にエッチングされた銅膜101間の実効的な誘電率を、工程数が増加すること無く低下させることができ、半導体集積回路装置の製造にあたり、製造時間を短縮することができる、という利点を得ることができる。
Therefore, the effective dielectric constant between the anisotropically etched
以上、この発明を実施形態に従って説明したが、この発明は上記実施形態に限られるものではなく様々な変形が可能である。 The present invention has been described according to the embodiment. However, the present invention is not limited to the above embodiment, and various modifications can be made.
例えば、銅膜101を異方的にエッチングする方法としては、以下の3つを挙げることができる。
For example, there are the following three methods for anisotropically etching the
(I) マスク材102をマスクに用いて、有機酸ガス雰囲気中で酸素イオンを銅膜101に照射し、銅膜101をCuバリア膜100が露出するまで異方性ドライエッチングする方法
(II) マスク材102をマスクに用いて、銅膜101をCuバリア膜100に達するまで異方性酸化して酸化銅を形成し、Cuバリア膜100に達するまで形成された酸化銅をドライ又はウェットエッチングする方法
(III) マスク材102をマスクに用いて、銅膜101の表面を異方性酸化する工程と、この表面に形成された酸化銅を、有機酸ガスを用いてドライエッチングする工程とを、Cuバリア膜100が露出するまで繰り返す方法
上記有機酸ガスによるドライエッチングに使用される有機酸ガスの例としては、カルボキシル基(−COOH)を有するカルボン酸を含むガスを挙げることができる。
(I) Method of irradiating the
カルボン酸としては、式1で記述されるカルボン酸
R3−COOH …式1
(R3は水素、又は直鎖もしくは分枝鎖状のC1〜C20のアルキル基もしくはアルケニル基)を選ぶことができる。
As the carboxylic acid, the carboxylic acid R 3 —COOH described by Formula 1 Formula 1
(R 3 is hydrogen, or a linear or branched C 1 to C 20 alkyl group or alkenyl group).
また、(2)の方法では、酸化銅のエッチングに、有機酸ガスによるドライエッチングの他、有機酸を含む水溶液、又は弗化水素酸を含む水溶液によるウェットエッチングを用いることもできる。 In the method (2), the copper oxide can be etched by dry etching using an organic acid gas, or wet etching using an aqueous solution containing an organic acid or an aqueous solution containing hydrofluoric acid.
有機酸を含む水溶液によるウェットエッチングに使用される水溶液の例としては、
カルボキシル基を含むクエン酸
カルボキシル基を含むアスコルビン酸
カルボキシル基を含むマロン酸
カルボキシル基を含むリンゴ酸
の少なくともいずれか1つを含む水溶液から選ぶことができる。
As an example of an aqueous solution used for wet etching with an aqueous solution containing an organic acid,
Citric acid containing a carboxyl group Ascorbic acid containing a carboxyl group Malonic acid containing a carboxyl group Malic acid containing a carboxyl group can be selected from an aqueous solution containing at least one of the following:
なお、(I)、(II)の方法は(III)の方法に比較して、スループット良く銅膜101を異方性エッチングできる、という利点がある。なぜなら、(III)の方法は、Cuバリア膜100が露出するまで、半導体ウエハを酸化装置とドライエッチング装置との間で移動させ続けなければならない。
Note that the methods (I) and (II) have the advantage that the
これに対して、(I)の方法は、1つのチャンバ内で銅膜を異方性エッチングすることが可能である。 On the other hand, in the method (I), the copper film can be anisotropically etched in one chamber.
また、(II)の方法は、1つのチャンバで銅膜を異方性酸化した後、半導体ウエハを、別のチャンバに移動させて酸化銅をエッチングするだけでよい。 In the method (II), after the copper film is anisotropically oxidized in one chamber, the semiconductor wafer is moved to another chamber and the copper oxide is etched.
従って、(I)、(II)の方法は、(III)の方法に比較して、スループット良く銅膜101をCuバリア膜100が露出するまで異方性エッチングすることができる。
Therefore, in the methods (I) and (II), the
101…銅膜、102…マスク材、104…CoW膜(めっき膜)、105、106…層間絶縁膜、107…空間。
DESCRIPTION OF
Claims (13)
前記銅膜上に、マスク材を形成する工程と、
前記マスク材をマスクに用いて、前記銅膜を前記Cuバリア膜が露出するまで異方的にエッチングする工程と、
前記マスク材を除去した後、前記異方的にエッチングされた銅膜上に、前記銅膜に対して触媒作用があり、前記Cuバリア膜には触媒作用がない選択析出現象を利用した無電解めっき法を用いて、銅の拡散を抑制する物質を含むめっき膜を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。 Forming a copper film on the Cu barrier film;
Forming a mask material on the copper film;
Using the mask material as a mask and anisotropically etching the copper film until the Cu barrier film is exposed;
After removing the mask material, an electroless process using a selective precipitation phenomenon that has a catalytic action on the anisotropically etched copper film and has no catalytic action on the Cu barrier film. Using a plating method to form a plating film containing a substance that suppresses copper diffusion;
A method for manufacturing a semiconductor device, comprising:
前記銅膜上に、互いに離隔して配置されたマスク材を形成する工程と、
前記マスク材をマスクに用いて、前記銅膜を前記Cuバリア膜が露出するまで異方的にエッチングする工程と、
前記マスク材を除去した後、前記異方的にエッチングされた銅膜上に、絶縁物を、前記銅膜の上部でピンチオフするように堆積させ、前記異方的にエッチングされた銅膜間に空間を有する層間絶縁膜を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。 Forming a copper film on the Cu barrier film;
Forming a mask material spaced apart from each other on the copper film;
Using the mask material as a mask and anisotropically etching the copper film until the Cu barrier film is exposed;
After removing the mask material, an insulator is deposited on the anisotropically etched copper film so as to pinch off at the upper part of the copper film, and between the anisotropically etched copper films. Forming an interlayer insulating film having a space;
A method for manufacturing a semiconductor device, comprising:
前記異方的にエッチングされた銅膜上に、前記銅膜に対して触媒作用があり、前記Cuバリア膜には触媒作用がない選択析出現象を利用した無電解めっき法を用いて、銅の拡散を抑制する物質を含むめっき膜を形成する工程を、さらに具備することを特徴とする請求項4に記載の半導体装置の製造方法。 After removing the mask material and before forming the interlayer insulating film,
On the anisotropically etched copper film, there is a catalytic action on the copper film, and the Cu barrier film has no catalytic action. The method for manufacturing a semiconductor device according to claim 4, further comprising a step of forming a plating film containing a substance that suppresses diffusion.
前記マスク材をマスクに用いて、有機酸ガス雰囲気中で酸素イオンを前記銅膜に照射し、前記銅膜をCuバリア膜が露出するまで異方性エッチングする工程であることを特徴とする請求項1又は請求項4に記載の半導体装置の製造方法。 Etching the copper film anisotropically,
The step of irradiating the copper film with oxygen ions in an organic acid gas atmosphere using the mask material as a mask and anisotropically etching the copper film until the Cu barrier film is exposed. A method for manufacturing a semiconductor device according to claim 1 or 4.
前記マスク材をマスクに用いて、前記銅膜を前記Cuバリア膜に達するまで異方性酸化して酸化銅を形成し、前記Cuバリア膜に達するまで形成された前記酸化銅をエッチングする工程であることを特徴とする請求項1又は請求項4に記載の半導体装置の製造方法。 Etching the copper film anisotropically,
Using the mask material as a mask, anisotropically oxidizing the copper film until reaching the Cu barrier film to form copper oxide, and etching the formed copper oxide until reaching the Cu barrier film 5. The method of manufacturing a semiconductor device according to claim 1, wherein the semiconductor device is manufactured.
カルボキシル基を含むクエン酸
カルボキシル基を含むアスコルビン酸
カルボキシル基を含むマロン酸
カルボキシル基を含むリンゴ酸
の少なくともいずれか1つを含む水溶液から選ばれることを特徴とする請求項9に記載の半導体装置の製造方法。 An aqueous solution containing the organic acid is
The citric acid containing a carboxyl group Ascorbic acid containing a carboxyl group Malonic acid containing a carboxyl group Malonic acid containing a carboxyl group is selected from an aqueous solution containing at least one of the following: Production method.
R3−COOH …式1
(R3は水素、又は直鎖もしくは分枝鎖状のC1〜C20のアルキル基もしくはアルケニル基)
上記式1で記述されるカルボン酸から選ばれることを特徴とする請求項12に記載の半導体装置の製造方法。 The carboxylic acid is
R 3 —COOH Formula 1
(R 3 is hydrogen, or a linear or branched C 1 -C 20 alkyl group or alkenyl group)
The method for manufacturing a semiconductor device according to claim 12, wherein the semiconductor device is selected from carboxylic acids represented by the formula 1.
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- 2010-08-31 JP JP2010193985A patent/JP2012054306A/en active Pending
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