JP2012043800A - Manufacturing method of el display device - Google Patents

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JP2012043800A JP2011190293A JP2011190293A JP2012043800A JP 2012043800 A JP2012043800 A JP 2012043800A JP 2011190293 A JP2011190293 A JP 2011190293A JP 2011190293 A JP2011190293 A JP 2011190293A JP 2012043800 A JP2012043800 A JP 2012043800A
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康行 荒井
Hideomi Suzawa
英臣 須澤
Koji Ono
幸治 小野
Toru Takayama
徹 高山
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Abstract

PROBLEM TO BE SOLVED: To provide an EL display device with an opening ratio improved by optimizing a pixel structure.SOLUTION: An EL display device comprises: a semiconductor layer provided close to a gate electrode of a switching TFT; a semiconductor layer provided close to a gate electrode of a current control TFT; source wiring provided on the same plane as the gate electrode of the switching TFT and the gate electrode of the current control TFT; an insulation film covering the gate electrode of the switching TFT, the gate electrode of the current control TFT, and the source wiring; first connection wiring electrically connected to a semiconductor layer of the switching TFT and the source wiring; second connection wiring electrically connected to the semiconductor layer of the switching TFT and the gate electrode of the current control TFT; and an EL element including a pixel electrode electrically connected to a semiconductor layer of the current control TFT, a light-emitting layer, and an electrode facing the pixel electrode.

Description

本発明は、結晶構造を有する半導体膜を用いた半導体装置及びその作製方法に関する。
本明細書において半導体装置とは、半導体特性を利用した装置全般を指すものとし、薄膜
トランジスタ(以下、TFTと記す)を用いて作製される液晶表示装置やエレクトロルミ
ネッセンス(以下、ELと記す)材料などを用いた自発光型表示装置に代表される電気光
学装置及び該電気光学装置を部品として使用する電子装置を範疇に含むものとする。
The present invention relates to a semiconductor device using a semiconductor film having a crystal structure and a manufacturing method thereof.
In this specification, a semiconductor device refers to all devices utilizing semiconductor characteristics, such as a liquid crystal display device manufactured using a thin film transistor (hereinafter referred to as TFT), an electroluminescence (hereinafter referred to as EL) material, and the like. An electro-optical device typified by a self-luminous display device using the above and an electronic device using the electro-optical device as a component are included in the category.

ガラス基板または石英基板上の非晶質半導体膜を光や熱のエネルギーにより結晶化させ
て結晶構造を有する半導体膜(以下、結晶質半導体膜と記す)を作製する技術が開発され
ている。ファーネスアニール炉を用いた熱処理により結晶質半導体膜を得る方法の他に、
エキシマレーザー光やYAGレーザー光などのレーザー光を用いる方法はレーザーアニー
ル法が知られている。
A technique for producing a semiconductor film having a crystalline structure (hereinafter referred to as a crystalline semiconductor film) by crystallizing an amorphous semiconductor film on a glass substrate or a quartz substrate with light or heat energy has been developed. In addition to a method for obtaining a crystalline semiconductor film by heat treatment using a furnace annealing furnace,
As a method using laser light such as excimer laser light or YAG laser light, a laser annealing method is known.

非晶質シリコン膜を熱処理して結晶化させるためには、600℃以上の温度で10〜2
4時間程度加熱処理する必要がある。しかし、このような温度で長時間の熱処理が要求さ
れる製造プロセスはスループットが低下し、生産性が低下する難点がある。
In order to crystallize the amorphous silicon film by heat treatment, it is 10 to 2 at a temperature of 600 ° C. or higher.
Heat treatment is required for about 4 hours. However, a manufacturing process that requires heat treatment at such a temperature for a long time has a problem that throughput is lowered and productivity is lowered.

一方、レーザーアニール法は、200〜500mJ/cm2程度のエネルギー密度でレーザー
光を照射して、非晶質シリコン膜を結晶化させることができる。レーザー光は被照射面に
おいて線状または長方形状などの形状になるように光学系で集光し、被処理面上を走査(
レーザー光の位置を被照射面に対して相対的に移動させる)させることで、大面積基板の
結晶化も可能としている。
On the other hand, in the laser annealing method, the amorphous silicon film can be crystallized by irradiating laser light at an energy density of about 200 to 500 mJ / cm 2 . Laser light is condensed by the optical system so that the surface to be irradiated has a linear or rectangular shape, and the surface to be processed is scanned (
By moving the position of the laser light relative to the irradiated surface), it is possible to crystallize a large area substrate.

パルス発振する波長400nm以下のエキシマレーザー光やYAGレーザー光の第2高調
波(532nm)〜第4高調波(266nm)は非晶質シリコン膜で大部分が吸収されるので
、シリコンは瞬間的に加熱される。しかし、数十〜数百ナノ秒のパルス幅で照射されるた
め、基板自体は殆ど温度上昇することはない。しかし、結晶粒のサイズは1μm未満であ
り、粒界の影響によりTFTの特性は、単結晶半導体を用いたMOSトランジスタと比較
してかなり劣っている。
Since most of the second harmonic (532 nm) to fourth harmonic (266 nm) of excimer laser light or YAG laser light with a wavelength of 400 nm or less that pulsates is absorbed by the amorphous silicon film, silicon is instantaneously absorbed. Heated. However, since the irradiation is performed with a pulse width of several tens to several hundreds of nanoseconds, the temperature of the substrate itself hardly increases. However, the crystal grain size is less than 1 μm, and the TFT characteristics are considerably inferior to those of a MOS transistor using a single crystal semiconductor due to the influence of grain boundaries.

その他の結晶化技術として、触媒元素を用いた熱結晶化法が開発されている。
特開平7−130652号公報や特開平8−78329号公報などに開示された触媒元素
を用いた結晶化法は、非晶質シリコン膜にシリコンの結晶化温度を低温化させることが可
能な触媒元素を導入し、550℃で4時間の熱処理により結晶質シリコン膜を形成するこ
とを可能としている。
As another crystallization technique, a thermal crystallization method using a catalytic element has been developed.
The crystallization method using the catalytic element disclosed in Japanese Patent Application Laid-Open Nos. 7-130552 and 8-78329 is a catalyst capable of lowering the crystallization temperature of silicon in an amorphous silicon film. An element is introduced and a crystalline silicon film can be formed by heat treatment at 550 ° C. for 4 hours.

しかし、いずれにしてもガラス基板や石英基板上の非晶質半導体膜から作製される結晶
質半導体膜は、複数の結晶粒が集合した構造であり、その結晶粒の位置や大きさに規則性
を持たせることは不可能であった。結晶粒の界面(結晶粒界)
には結晶の不連続性や結晶欠陥に起因する欠陥準位、結晶粒界におけるポテンシャルの影
響によって電子・ホールのキャリアの輸送特性が低下することが知られている。
However, in any case, a crystalline semiconductor film manufactured from an amorphous semiconductor film on a glass substrate or a quartz substrate has a structure in which a plurality of crystal grains are aggregated, and the position and size of the crystal grains are regular. It was impossible to have Crystal grain interface (grain boundary)
It is known that the transport properties of electrons and holes are deteriorated by the influence of crystal discontinuities, defect levels caused by crystal defects, and potentials at grain boundaries.

ガラス基板や石英基板上の結晶質半導体膜から作製されるTFTで、画素部やその駆動
回路を形成するアクティブマトリクス型の液晶表示装置やEL表示装置は、画質の高精細
化が進むにつれ、必然的に画素一つ当たりのサイズは微細化する。その結果、画素部にお
いてTFT、ソース配線、ゲート配線などが占める面積の割合が大きくなり、開口率が低
下してしまう。そのために、TFTのサイズは制限され縮小を余儀なくされる。
TFTs manufactured from crystalline semiconductor films on glass substrates and quartz substrates, and the active matrix liquid crystal display devices and EL display devices that form pixel portions and their drive circuits, are inevitably getting higher in image quality. Therefore, the size per pixel is reduced. As a result, the ratio of the area occupied by the TFT, the source wiring, the gate wiring, and the like in the pixel portion increases, and the aperture ratio decreases. Therefore, the size of the TFT is limited and must be reduced.

しかし、TFTのサイズが小さくなると、チャネル形成領域における粒界の影響はます
ます大きくなり、粒界が占める面積の割合に応じてTFTの特性がばらついてしまうこと
が懸念される。
However, when the TFT size is reduced, the influence of the grain boundary in the channel formation region becomes larger, and there is a concern that the characteristics of the TFT may vary depending on the ratio of the area occupied by the grain boundary.

石英基板またはガラス基板上の非晶質シリコン膜を、熱処理やレーザーアニール法で結
晶化した結晶質シリコン膜は、下地とシリコン膜との界面エネルギーの影響で<111>
に優先的に配向し、その他の方向にもランダムな方位を持った結晶粒が多数存在してしま
うことが電子線回折の解析から知られている。一方、触媒元素を用いた結晶化法で作製さ
れる結晶質シリコン膜は、その結晶粒の大部分は<110>に配向する。しかしながら前
述のように下地膜とシリコン膜との界面エネルギーとの兼ね合いで<111>などのその
他の配向が若干混在してしまう。
A crystalline silicon film obtained by crystallizing an amorphous silicon film on a quartz substrate or a glass substrate by heat treatment or laser annealing is <111> due to the influence of the interface energy between the base and the silicon film.
It is known from the analysis of electron beam diffraction that there are a large number of crystal grains that are oriented preferentially to each other and have random orientations in other directions. On the other hand, in the crystalline silicon film manufactured by the crystallization method using the catalytic element, most of the crystal grains are oriented in <110>. However, as described above, other orientations such as <111> are slightly mixed in consideration of the interfacial energy between the base film and the silicon film.

複数の結晶粒から成る結晶質半導体膜において、結晶の配向がランダムになると粒界で
結晶の連続性が満足されないので不対結合手が多く形成される。その結果、キャリアが散
乱されたりトラップされたりするため、TFTを作製しても高い電界効果移動度を期待す
ることはできない。
In a crystalline semiconductor film composed of a plurality of crystal grains, if the crystal orientation is random, the crystal continuity is not satisfied at the grain boundary, so that many dangling bonds are formed. As a result, since carriers are scattered or trapped, high field-effect mobility cannot be expected even when a TFT is manufactured.

このような問題点を解決するには、結晶を大粒形化し、配向を揃えると共にその位置を
TFTを形成する位置に合わせることが必要となる。本発明はそのための手段を提供する
ことを目的とし、非晶質半導体膜から、熱結晶化法やレーザーアニール法を用いて作製さ
れる結晶質半導体膜の配向性を高めることを目的とする。さらに、そのような結晶質半導
体膜を用いることでTFTの特性を向上させ、特性バラツキを低減させることを第1の目
的とする。
In order to solve such a problem, it is necessary to make the crystal larger in size, align the orientation, and match the position with the position where the TFT is formed. An object of the present invention is to provide means for that purpose, and to improve the orientation of a crystalline semiconductor film produced from an amorphous semiconductor film by using a thermal crystallization method or a laser annealing method. Furthermore, it is a first object to improve TFT characteristics and reduce characteristic variations by using such a crystalline semiconductor film.

また、規定の画素サイズの中で高開口率を実現するためには、画素部の回路構成に必要
な要素を効率よく配置することが不可欠となる。そのために、画素部に形成される画素電
極やゲート配線及びソース配線の配置を適したものとして、かつ、マスク数及び工程数を
増加させることなく高い開口率を実現した画素構造を有するアクティブマトリクス型表示
装置を提供することを第1の目的とする。
In order to achieve a high aperture ratio within a specified pixel size, it is essential to efficiently arrange elements necessary for the circuit configuration of the pixel portion. Therefore, an active matrix type having a pixel structure that realizes a high aperture ratio without increasing the number of masks and the number of processes, with an appropriate arrangement of pixel electrodes, gate wirings, and source wirings formed in the pixel portion. A first object is to provide a display device.

上記問題点を解決するために、本発明の構成は、絶縁表面上に選択的に第1の絶縁膜を
形成する第1の工程と、前記絶縁表面上及び前記第1の絶縁膜上に第2の絶縁膜を形成す
る第2の工程と、前記第2の絶縁膜の表面をハロゲン元素で処理する第3の工程と、前記
第3の工程の後に、前記第2の絶縁膜上に非晶質構造を有する半導体膜を形成する第4の
工程と、前記非晶質構造を有する半導体膜中または前記非晶質半導体膜に接して該非晶質
構造を有する半導体膜の結晶化を助長する触媒元素を付加する第5の工程と、前記非晶質
構造を有する半導体膜に第1の熱処理を行い第1の結晶質半導体膜を形成する第6の工程
と、前記第1の結晶質半導体膜にレーザー光を照射して第2の結晶質半導体膜を形成する
第7の工程とを有することを特徴としている。
In order to solve the above problems, the configuration of the present invention includes a first step of selectively forming a first insulating film on an insulating surface, and a first step on the insulating surface and the first insulating film. A second step of forming a second insulating film, a third step of treating the surface of the second insulating film with a halogen element, and non-deposition on the second insulating film after the third step. A fourth step of forming a semiconductor film having a crystalline structure and crystallization of the semiconductor film having an amorphous structure in or in contact with the amorphous semiconductor film A fifth step of adding a catalytic element; a sixth step of forming a first crystalline semiconductor film by subjecting the semiconductor film having an amorphous structure to a first heat treatment; and the first crystalline semiconductor. And a seventh step of forming a second crystalline semiconductor film by irradiating the film with laser light. It is set to.

また、他の発明の構成は、絶縁表面上に選択的に第1の絶縁膜を形成する第1の工程と
、前記絶縁表面上及び前記第1の絶縁膜上に第2の絶縁膜を形成する第2の工程と、前記
第2の絶縁膜の表面をハロゲン元素で処理する第3の工程と、前記第3の工程の後に、前
記第2の絶縁膜上に非晶質構造を有する半導体膜を形成する第4の工程と、前記非晶質構
造を有する半導体膜中または前記非晶質半導体膜に接して該非晶質構造を有する半導体膜
の結晶化を助長する触媒元素を付加する第5の工程と、前記非晶質構造を有する半導体膜
にレーザー光を照射して結晶質半導体膜を形成する第6の工程とを有することを特徴とし
ている。
According to another aspect of the invention, there is provided a first step of selectively forming a first insulating film on an insulating surface, and forming a second insulating film on the insulating surface and on the first insulating film. A second step of processing, a third step of treating the surface of the second insulating film with a halogen element, and a semiconductor having an amorphous structure on the second insulating film after the third step. A fourth step of forming a film and a catalyst element for adding a catalytic element for promoting crystallization of the semiconductor film having the amorphous structure in the semiconductor film having the amorphous structure or in contact with the amorphous semiconductor film And a sixth step of forming a crystalline semiconductor film by irradiating the semiconductor film having an amorphous structure with laser light.

また、他の発明の構成は、絶縁表面上に選択的に第1の絶縁膜を形成する第1の工程と
、前記絶縁表面上及び前記第1の絶縁膜上に第2の絶縁膜を形成する第2の工程と、前記
第2の絶縁膜の表面をハロゲン元素で処理する第3の工程と、前記第2の絶縁膜の表面に
該非晶質構造を有する半導体膜の結晶化を助長する触媒元素を添加する第4の工程と、前
記第3の工程の後に、前記第2の絶縁膜上に非晶質構造を有する半導体膜を形成する第5
の工程と、前記非晶質構造を有する半導体膜に第1の熱処理を行い第1の結晶質半導体膜
を形成する第6の工程と、前記第1の結晶質半導体膜にレーザー光を照射して第2の結晶
質半導体膜を形成する第7の工程とを有することを特徴としている。
According to another aspect of the invention, there is provided a first step of selectively forming a first insulating film on an insulating surface, and forming a second insulating film on the insulating surface and on the first insulating film. A second step of processing, a third step of treating the surface of the second insulating film with a halogen element, and crystallization of a semiconductor film having the amorphous structure on the surface of the second insulating film. A fifth step of forming a semiconductor film having an amorphous structure on the second insulating film after the fourth step of adding a catalytic element and the third step;
A sixth step of forming a first crystalline semiconductor film by subjecting the semiconductor film having an amorphous structure to a first heat treatment, and irradiating the first crystalline semiconductor film with laser light. And a seventh step of forming a second crystalline semiconductor film.

また、他の発明の構成は、絶縁表面上に選択的に第1の絶縁膜を形成する第1の工程と
、前記絶縁表面上及び前記第1の絶縁膜上に第2の絶縁膜を形成する第2の工程と、前記
第2の絶縁膜の表面をハロゲン元素で処理する第3の工程と、前記第3の工程の後に、前
記第2の絶縁膜上に非晶質構造を有する半導体膜を形成する第4の工程と、前記非晶質構
造を有する半導体膜中または前記非晶質半導体膜に接して該非晶質構造を有する半導体膜
の結晶化を助長する触媒元素を付加する第5の工程と、前記非晶質構造を有する半導体膜
に第1の熱処理を行い第1の結晶質半導体膜を形成する第6の工程と、前記第1の結晶質
半導体膜にレーザー光を照射して第2の結晶質半導体膜を形成する第7の工程と、前記第
2の結晶質半導体膜上にゲート絶縁膜を形成する第8の工程と、前記ゲート絶縁膜上に第
1の導電膜と第2の導電膜を形成する第9の工程と、前記第1の導電膜と第2の導電膜を
第1のエッチング処理により第1の形状の導電層を形成する第10の工程と、前記第1の
形状の導電層の外側に第1の不純物領域を形成する第11の工程と、前記第1の形状の導
電層を第2のエッチング処理により第2の形状の導電層を形成する第12の工程と、前記
第2の形状の導電層と重なる第2の不純物領域を形成する第13の工程と、前記第2の形
状の導電層を第3のエッチング処理により第3の形状の導電層を形成する第14の工程と
を有することを特徴としている。
According to another aspect of the invention, there is provided a first step of selectively forming a first insulating film on an insulating surface, and forming a second insulating film on the insulating surface and on the first insulating film. A second step of processing, a third step of treating the surface of the second insulating film with a halogen element, and a semiconductor having an amorphous structure on the second insulating film after the third step. A fourth step of forming a film and a catalyst element for adding a catalytic element for promoting crystallization of the semiconductor film having the amorphous structure in the semiconductor film having the amorphous structure or in contact with the amorphous semiconductor film Step 6, a sixth step of forming a first crystalline semiconductor film by performing a first heat treatment on the semiconductor film having an amorphous structure, and irradiating the first crystalline semiconductor film with laser light A seventh step of forming a second crystalline semiconductor film, and a gate on the second crystalline semiconductor film An eighth step of forming an edge film; a ninth step of forming a first conductive film and a second conductive film on the gate insulating film; and the first conductive film and the second conductive film. A tenth step of forming a first shape conductive layer by a first etching process; an eleventh step of forming a first impurity region outside the first shape conductive layer; A twelfth step of forming a second shape conductive layer by a second etching process on the conductive layer of the shape of, and a thirteenth step of forming a second impurity region overlapping the conductive layer of the second shape. And a fourteenth step of forming a third shape conductive layer by performing a third etching process on the second shape conductive layer.

また、他の発明の構成は、絶縁表面上に選択的に第1の絶縁膜を形成する第1の工程と
、前記絶縁表面上及び前記第1の絶縁膜上に第2の絶縁膜を形成する第2の工程と、前記
第2の絶縁膜の表面をハロゲン元素で処理する第3の工程と、前記第3の工程の後に、前
記第2の絶縁膜上に非晶質構造を有する半導体膜を形成する第4の工程と、前記非晶質構
造を有する半導体膜中または前記非晶質半導体膜に接して該非晶質構造を有する半導体膜
の結晶化を助長する触媒元素を付加する第5の工程と、前記非晶質構造を有する半導体膜
にレーザー光を照射して結晶質半導体膜を形成する第6の工程と、前記結晶質半導体膜上
にゲート絶縁膜を形成する第7の工程と、前記ゲート絶縁膜上に第1の導電膜と第2の導
電膜を形成する第8の工程と、前記第1の導電膜と第2の導電膜を第1のエッチング処理
により第1の形状の導電層を形成する第9の工程と、前記第1の形状の導電層の外側に第
1の不純物領域を形成する第10の工程と、前記第1の形状の導電層を第2のエッチング
処理により第2の形状の導電層を形成する第11の工程と、前記第2の形状の導電層と重
なる第2の不純物領域を形成する第12の工程と、前記第2の形状の導電層を第3のエッ
チング処理により第3の形状の導電層を形成する第13の工程とを有することを特徴とし
ている。
According to another aspect of the invention, there is provided a first step of selectively forming a first insulating film on an insulating surface, and forming a second insulating film on the insulating surface and on the first insulating film. A second step of processing, a third step of treating the surface of the second insulating film with a halogen element, and a semiconductor having an amorphous structure on the second insulating film after the third step. A fourth step of forming a film and a catalyst element for adding a catalytic element for promoting crystallization of the semiconductor film having the amorphous structure in the semiconductor film having the amorphous structure or in contact with the amorphous semiconductor film Step 5, a sixth step of forming a crystalline semiconductor film by irradiating the semiconductor film having an amorphous structure with a laser beam, and a seventh step of forming a gate insulating film on the crystalline semiconductor film An eighth step of forming a first conductive film and a second conductive film on the gate insulating film; A ninth step of forming a first shape conductive layer by first etching treatment of the first conductive film and the second conductive film, and a first impurity outside the first shape conductive layer A tenth step of forming a region; an eleventh step of forming a second shape conductive layer on the first shape conductive layer by a second etching process; and a second shape conductive layer; A twelfth step of forming an overlapping second impurity region; and a thirteenth step of forming a third shape conductive layer by performing a third etching process on the second shape conductive layer. It is said.

また、他の発明の構成は、絶縁表面上に選択的に第1の絶縁膜を形成する第1の工程と
、前記絶縁表面上及び前記第1の絶縁膜上に第2の絶縁膜を形成する第2の工程と、前記
第2の絶縁膜の表面をハロゲン元素で処理する第3の工程と、前記第2の絶縁膜の表面に
該非晶質構造を有する半導体膜の結晶化を助長する触媒元素を添加する第4の工程と、前
記第3の工程の後に、前記第2の絶縁膜上に非晶質構造を有する半導体膜を形成する第5
の工程と、前記非晶質構造を有する半導体膜に第1の熱処理を行い第1の結晶質半導体膜
を形成する第6の工程と、前記第1の結晶質半導体膜にレーザー光を照射して第2の結晶
質半導体膜を形成する第7の工程と、前記第2の結晶質半導体膜上にゲート絶縁膜を形成
する第8の工程と、前記ゲート絶縁膜上に第1の導電膜と第2の導電膜を形成する第9の
工程と、前記第1の導電膜と第2の導電膜を第1のエッチング処理により第1の形状の導
電層を形成する第10の工程と、前記第1の形状の導電層の外側に第1の不純物領域を形
成する第11の工程と、前記第1の形状の導電層を第2のエッチング処理により第2の形
状の導電層を形成する第12の工程と、前記第2の形状の導電層と重なる第2の不純物領
域を形成する第13の工程と、前記第2の形状の導電層を第3のエッチング処理により第
3の形状の導電層を形成する第14の工程とを有することを特徴としている。
According to another aspect of the invention, there is provided a first step of selectively forming a first insulating film on an insulating surface, and forming a second insulating film on the insulating surface and on the first insulating film. A second step of processing, a third step of treating the surface of the second insulating film with a halogen element, and crystallization of a semiconductor film having the amorphous structure on the surface of the second insulating film. A fifth step of forming a semiconductor film having an amorphous structure on the second insulating film after the fourth step of adding a catalytic element and the third step;
A sixth step of forming a first crystalline semiconductor film by subjecting the semiconductor film having an amorphous structure to a first heat treatment, and irradiating the first crystalline semiconductor film with laser light. A seventh step of forming a second crystalline semiconductor film, an eighth step of forming a gate insulating film on the second crystalline semiconductor film, and a first conductive film on the gate insulating film And a ninth step of forming a second conductive film, a tenth step of forming a first-shaped conductive layer by first etching the first conductive film and the second conductive film, An eleventh step of forming a first impurity region outside the first-shaped conductive layer; and a second-shaped conductive layer is formed by performing a second etching process on the first-shaped conductive layer. A twelfth step and a thirteenth step of forming a second impurity region overlapping the conductive layer having the second shape; It is characterized by having a first 14 step of forming a conductive layer of the third shape conductive layers of the second shape by the third etching treatment.

本発明を用いることにより非晶質半導体膜をレーザーアニール法を用いて作製される結
晶質半導体膜の配向性を高めることができる。さらに、そのような結晶質半導体膜を用い
ることでTFTの特性を向上させることができる。
By using the present invention, the orientation of a crystalline semiconductor film manufactured using a laser annealing method for an amorphous semiconductor film can be improved. Furthermore, TFT characteristics can be improved by using such a crystalline semiconductor film.

本発明の結晶化方法の工程を示す図。The figure which shows the process of the crystallization method of this invention. 本発明の結晶化方法にデュアルビームレーザーアニール法を適用する場合の工程図。FIG. 5 is a process diagram in the case of applying a dual beam laser annealing method to the crystallization method of the present invention. レーザーアニール法における核生成領域及び結晶成長方向を説明する上面図。The top view explaining the nucleation area | region and crystal growth direction in a laser annealing method. 本発明の結晶化方法に適用するクラスターツール型装置の構成図。The block diagram of the cluster tool type | mold apparatus applied to the crystallization method of this invention. クラスターツール型装置に付随する反応室の一例を説明する図。The figure explaining an example of the reaction chamber accompanying a cluster tool type | mold apparatus. クラスターツール型装置に付随するレーザー処理室の一例を説明する図。The figure explaining an example of the laser processing chamber accompanying a cluster tool type | mold apparatus. 画素TFT、駆動回路のTFTの作製工程を説明する断面図。9 is a cross-sectional view illustrating a manufacturing process of a pixel TFT and a TFT of a driver circuit. 画素TFT、駆動回路のTFTの作製工程を説明する断面図。9 is a cross-sectional view illustrating a manufacturing process of a pixel TFT and a TFT of a driver circuit. 画素TFT、駆動回路のTFTの作製工程を説明する断面図。9 is a cross-sectional view illustrating a manufacturing process of a pixel TFT and a TFT of a driver circuit. 液晶表示装置における画素の構成を説明する上面図。FIG. 6 is a top view illustrating a structure of a pixel in a liquid crystal display device. アクティブマトリクス型表示装置の断面図。FIG. 14 is a cross-sectional view of an active matrix display device. アクティブマトリクス型液晶表示装置の斜視図。1 is a perspective view of an active matrix liquid crystal display device. フロントライトを用いた反射型液晶表示装置の構成を説明する図。FIG. 6 illustrates a configuration of a reflective liquid crystal display device using a front light. EL表示装置の画素部の構成を説明する断面図。FIG. 10 is a cross-sectional view illustrating a structure of a pixel portion of an EL display device. EL表示装置の画素部の構成を説明する上面図。FIG. 10 is a top view illustrating a structure of a pixel portion of an EL display device. 半導体装置の一例を示す図。FIG. 11 illustrates an example of a semiconductor device. 半導体装置の一例を示す図。FIG. 11 illustrates an example of a semiconductor device. プロジェクターの一例を示す図。FIG. 3 is a diagram illustrating an example of a projector.

(実施の形態1)
図1(A)において、基板101はバリウムホウケイ酸ガラスやアルミノホウケイ酸ガ
ラスなどのガラス基板を用いている。この基板101から成るの絶縁表面上に絶縁膜を2
0〜200nmの厚さに形成し、エッチング処理により島状絶縁膜102を形成する。絶縁
膜の材料に限定はないが、好適には酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン
膜から選択する。島状絶縁膜102の形状は任意なものとすれば良いが、例えば、短辺が
1〜20μmのストライプ状に形成する。また、端部はテーパー状にエッチングすること
が好ましく、その角度は基板面に対して5〜50度程度として、この上に形成する薄膜の
ステップカバレージを確保する。
(Embodiment 1)
In FIG. 1A, a substrate 101 is a glass substrate such as barium borosilicate glass or alumino borosilicate glass. An insulating film 2 is formed on the insulating surface of the substrate 101.
The island-shaped insulating film 102 is formed by etching to a thickness of 0 to 200 nm. The material of the insulating film is not limited, but is preferably selected from a silicon oxide film, a silicon nitride film, and a silicon oxynitride film. The shape of the island-like insulating film 102 may be arbitrary, but for example, it is formed in a stripe shape having a short side of 1 to 20 μm. Further, it is preferable to etch the end portion in a tapered shape, and the angle is set to about 5 to 50 degrees with respect to the substrate surface, so that the step coverage of the thin film formed thereon is ensured.

下地絶縁膜103は酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜などで形成
する。下地絶縁膜103はこれらの絶縁膜から成る一層で形成しても良いし、二層以上重
ねた積層構造としても良い。下地絶縁膜103は必ずしも必要でないが、基板101から
アルカリ金属などの不純物が下地絶縁膜103上に形成する半導体膜に拡散することを防
ぐために形成することが望ましい。
The base insulating film 103 is formed using a silicon oxide film, a silicon nitride film, a silicon oxynitride film, or the like. The base insulating film 103 may be formed of a single layer including these insulating films, or may have a stacked structure in which two or more layers are stacked. Although the base insulating film 103 is not necessarily required, it is preferable to form the base insulating film 103 in order to prevent impurities such as alkali metals from diffusing from the substrate 101 into the semiconductor film formed over the base insulating film 103.

下地絶縁膜103を形成した後、図1(B)で示すようにハロゲン元素による表面処理
を行う。好適には、原子状フッ素またはフッ素ラジカル104の雰囲気中に下地絶縁膜1
03が形成された基板曝し、その表面をフッ素で被覆することを目的としている。ハロゲ
ン元素には塩素や臭素などを用いても良い。
After the base insulating film 103 is formed, surface treatment with a halogen element is performed as illustrated in FIG. Preferably, the base insulating film 1 is formed in an atmosphere of atomic fluorine or fluorine radical 104.
The object is to expose the substrate on which 03 is formed and to coat the surface with fluorine. Chlorine or bromine may be used as the halogen element.

具体的な一例は、四フッ化珪素(SiF4)または三フッ化窒素(NF3)を導入して、
グロー放電分解によりプラズマ化し、原子状フッ素またはフッ素ラジカル104を生成し
、下地絶縁膜103の表面に供給する方法である。原子状フッ素またはフッ素ラジカルの
生成は、非晶質半導体膜の堆積に使うプラズマCVD装置で代用することができる。プラ
ズマCVD装置には、容量結合型または誘導結合型のものをはじめ、ECR(電子サイク
ロトン共鳴)プラズマCVD装置やマイクロ波CVD装置などいずれの形式の装置を適用
しても良い。特に、ECRプラズマやマイクロ波プラズマはガスの分解効率が高いので、
フッ素ラジカルを効率良く生成することができる。
As a specific example, silicon tetrafluoride (SiF 4 ) or nitrogen trifluoride (NF 3 ) is introduced,
In this method, plasma is generated by glow discharge decomposition, atomic fluorine or fluorine radicals 104 are generated, and supplied to the surface of the base insulating film 103. Generation of atomic fluorine or fluorine radicals can be replaced by a plasma CVD apparatus used for depositing an amorphous semiconductor film. As the plasma CVD apparatus, any type of apparatus such as a capacitively coupled type or an inductively coupled type, an ECR (electron cycloton resonance) plasma CVD apparatus, or a microwave CVD apparatus may be applied. Especially, ECR plasma and microwave plasma have high gas decomposition efficiency.
Fluorine radicals can be generated efficiently.

この表面処理で、下地絶縁膜103はフッ素で表面の不対結合手(ダングリングボンド
)が終端される。フッ素は電気陰性度が大きいので酸化シリコン膜、窒化シリコン膜、酸
化窒化シリコン膜の表面の不対結合手を終端することができる。また、酸素、窒素と置換
して結合し、その表面を被覆することができる。
By this surface treatment, the base insulating film 103 is terminated with dangling bonds on the surface with fluorine. Since fluorine has a high electronegativity, dangling bonds on the surfaces of the silicon oxide film, the silicon nitride film, and the silicon oxynitride film can be terminated. Further, it can be bonded by substitution with oxygen and nitrogen to coat the surface.

そして、図1(C)に示すように非晶質構造を有する半導体膜105を25〜100nm
の厚さで形成する。非晶質構造を有する半導体膜の代表例は、非晶質シリコン(a−Si
)膜であるが、その他にも非晶質シリコン・ゲルマニウム(a−SiGe)膜、非晶質シ
リコン・カーバイト(a−SiC)膜,非晶質シリコン・スズ(a−SiSn)膜などが
適用できる。非晶質構造を有する半導体膜はプラズマCVD法やスパッタ法、或いは減圧
CVD法などにより作製する。代表的には、シリコンを含む上記非晶質構造を有する半導
体膜はシリコンやゲルマニウム、炭素、スズの水素化物を用いて作製する。
Then, as shown in FIG. 1C, a semiconductor film 105 having an amorphous structure is formed at 25 to 100 nm.
The thickness is formed. A typical example of a semiconductor film having an amorphous structure is amorphous silicon (a-Si
In addition, amorphous silicon / germanium (a-SiGe) film, amorphous silicon / carbite (a-SiC) film, amorphous silicon / tin (a-SiSn) film, etc. Applicable. A semiconductor film having an amorphous structure is formed by a plasma CVD method, a sputtering method, a low pressure CVD method, or the like. Typically, the semiconductor film having an amorphous structure containing silicon is formed using a hydride of silicon, germanium, carbon, or tin.

そして、非晶質構造を有する半導体膜に対し、結晶化温度を低温化させる効果のある触
媒元素を含む層106を形成する。触媒元素はニッケル(Ni)、鉄(Fe)、パラジウ
ム(Pd)、スズ(Sn)、鉛(Pb)、コバルト(Co)、白金(Pt)、銅(Cu)
、金(Au)などである。例えば、重量換算で10ppmの触媒元素を含む水溶液をスピナ
ーで塗布して触媒元素を含有する層106を形成する。その他の手法として、印刷法やス
プレー法、バーコーター法、或いはスパッタ法や真空蒸着法によって上記触媒元素の層を
1〜5nmの厚さに形成しても良い。
Then, a layer 106 containing a catalytic element having an effect of lowering the crystallization temperature is formed on the semiconductor film having an amorphous structure. Catalyst elements are nickel (Ni), iron (Fe), palladium (Pd), tin (Sn), lead (Pb), cobalt (Co), platinum (Pt), copper (Cu)
, Gold (Au), and the like. For example, an aqueous solution containing 10 ppm of the catalyst element in terms of weight is applied by a spinner to form the layer 106 containing the catalyst element. As another method, the catalyst element layer may be formed to a thickness of 1 to 5 nm by a printing method, a spray method, a bar coater method, a sputtering method or a vacuum deposition method.

非晶質構造を有する半導体膜105が含有する水素量は、結晶化の前に放出させ、膜中
に残留する濃度を5atomic%以下にしておくことが望ましい。そのために400〜500
℃で1時間程度の熱処理を行い、非晶質構造を有する半導体膜の含有水素を放出させる。
その後、窒素雰囲気中において550〜600℃で1〜8時間、好ましくは550℃で4
時間の熱処理を行い非晶質構造を有する半導体膜105の結晶化を行う。この熱処理には
ファーネスアニール炉などを用いる。こうして第1の結晶質半導体膜107を得る(図1
(D))。触媒元素は第1の結晶質半導体膜中に拡散し結晶化に寄与するが、この状態で
表面に残存する3×1010〜2×1011atoms/cm2である。
The amount of hydrogen contained in the semiconductor film 105 having an amorphous structure is desirably released before crystallization, and the concentration remaining in the film is preferably 5 atomic% or less. 400-500 for that
Heat treatment is performed at about 1 hour for about 1 hour to release hydrogen contained in the semiconductor film having an amorphous structure.
Thereafter, in a nitrogen atmosphere at 550 to 600 ° C. for 1 to 8 hours, preferably at 550 ° C. for 4 hours.
The semiconductor film 105 having an amorphous structure is crystallized by performing heat treatment for a time. A furnace annealing furnace or the like is used for this heat treatment. Thus, the first crystalline semiconductor film 107 is obtained (FIG. 1).
(D)). The catalytic element diffuses into the first crystalline semiconductor film and contributes to crystallization, but is 3 × 10 10 to 2 × 10 11 atoms / cm 2 remaining on the surface in this state.

しかし、第1の結晶質半導体膜107は、光学顕微鏡による観察で局所的に非晶質領域
が残存していることが確認されることがある。このような状況を、ラマン分光法で解析す
ると、非晶質構造の存在が確認される。シリコン膜の場合は、480cm-1にブロードなピ
ークをもつスペクトルが観測される。熱処理の後に行うレーザーアニール法はこのように
残存する非晶質領域を結晶化させる目的において適した方法である。
However, the first crystalline semiconductor film 107 may be confirmed to have a local amorphous region by observation with an optical microscope. When such a situation is analyzed by Raman spectroscopy, the presence of an amorphous structure is confirmed. In the case of a silicon film, a spectrum having a broad peak at 480 cm −1 is observed. The laser annealing method performed after the heat treatment is a method suitable for the purpose of crystallizing the remaining amorphous region.

レーザーアニール法のレーザー光源にはエキシマレーザー、YAGレーザー、YVO4
レーザー、YAlO3レーザー、YLFレーザーなどの固体レーザーを用いることができ
る。エキシマレーザーは400nm以下の波長の光を高出力で取り出すことができるので半
導体膜の結晶化に好適に用いることができる。一方、YAGレーザー、YVO4レーザー
、YAlO3レーザー、YLFレーザーなどの固体レーザーではその第2高調波(532n
m)、第3高調波(355nm)、第4高調波(266nm)を用いる。光の侵入長により、
第2高調波(532nm)を用いる場合には半導体膜の表面及び内部から、第3高調波(3
55nm)や第4高調波(266nm)の場合にはエキシマレーザーと同様に半導体膜の表面
から加熱して結晶化を行うことができる。
Laser light source for laser annealing method is excimer laser, YAG laser, YVO 4
A solid laser such as a laser, a YAlO 3 laser, or a YLF laser can be used. An excimer laser can take out light with a wavelength of 400 nm or less with high output, and can be suitably used for crystallization of a semiconductor film. On the other hand, solid lasers such as YAG laser, YVO 4 laser, YAlO 3 laser, and YLF laser have their second harmonic (532n).
m), third harmonic (355 nm), and fourth harmonic (266 nm) are used. Due to the penetration depth of light,
In the case of using the second harmonic (532 nm), the third harmonic (3
In the case of 55 nm) or the fourth harmonic (266 nm), crystallization can be performed by heating from the surface of the semiconductor film as in the case of the excimer laser.

図1(E)はレーザーアニールの工程を示し、例えば、Nd:YAGレーザーのパルス
発振周波数を1〜10kHzとし、レーザーエネルギー密度を100〜500mJ/cm2(代表的
には200〜400mJ/cm2)として、シリンドリカルレンズなどを含む光学系にて形成し
た線状レーザー光108をその長手方向に対し垂直な方向に走査する(或いは、相対的に
基板を移動させて)。線状レーザー光108の線幅は100〜1000μm、例えば40
0μmとする。
Figure 1 (E) shows a step of laser annealing, for example, Nd: a pulse oscillation frequency of the YAG laser and 1-10 kHz, and the laser energy density to 100 to 500 mJ / cm 2 (typically 200 to 400 mJ / cm 2 ), The linear laser beam 108 formed by an optical system including a cylindrical lens is scanned in a direction perpendicular to the longitudinal direction (or the substrate is moved relatively). The line width of the linear laser beam 108 is 100 to 1000 μm, for example 40
0 μm.

結晶質半導体膜107は島状絶縁膜102に沿って形成されている領域Aと、それ以外
の領域Bとにかけて連続して形成されている。また、領域Cは領域Aと領域Bとの境界部
とする。図3は図1(E)の上面図であり、基板101の一部を示している。結晶質半導
体膜107内に一点差線で示す範囲は後の工程で島状半導体膜110が形成される領域で
あり、島状絶縁膜102と交差するように形成される。線状レーザー光108の長手方向
は島状絶縁膜102と図に示すように交差させ、その端部は島状半導体膜110の外側に
位置するようにする。そして図3で示す矢印の方向に移動させて基板全面を処理する。
The crystalline semiconductor film 107 is continuously formed in the region A formed along the island-like insulating film 102 and the other region B. Region C is the boundary between region A and region B. FIG. 3 is a top view of FIG. 1E and shows a part of the substrate 101. A range indicated by a one-dotted line in the crystalline semiconductor film 107 is a region where the island-shaped semiconductor film 110 is formed in a later process, and is formed so as to intersect with the island-shaped insulating film 102. The longitudinal direction of the linear laser beam 108 intersects with the island-shaped insulating film 102 as shown in the figure, and its end is positioned outside the island-shaped semiconductor film 110. Then, the entire surface of the substrate is processed by moving in the direction of the arrow shown in FIG.

10〜100nsecのパルス幅で線状レーザー光108が照射されると、第1の結晶質半
導体膜107は瞬間的に加熱され溶融状態に達するが、パルスの終了と共に冷却され再び
固相状態に変化する。1〜10kHzのパルス発振周波数に比較してパルス幅は非常に短い
ので、この時の冷却速度及び冷却温度の制御がレーザーアニールでは非常に重要な要素と
なる。
When the linear laser beam 108 is irradiated with a pulse width of 10 to 100 nsec, the first crystalline semiconductor film 107 is instantaneously heated and reaches a molten state, but is cooled at the end of the pulse and changed to a solid state again. To do. Since the pulse width is very short compared to a pulse oscillation frequency of 1 to 10 kHz, the control of the cooling rate and the cooling temperature at this time is a very important factor in laser annealing.

結晶化の過程で結晶核は溶融状態から固相状態へ移る冷却過程で生成形成されるものと
考えられているが、その核発生密度は、溶融状態の温度と冷却速度とに相関があり、高温
から急冷されると核発生密度が高くなる傾向が経験的知見として得られている。島状絶縁
膜102が形成されている領域Aは相対的に体積が増し熱容量が増えるので温度上昇が抑
制され、冷却速度も他の領域と比較して緩やかなものとなる。また、領域Cは下方と横方
向に存在する島状絶縁膜102の両側に熱が伝播するので、他の領域と比較して最も早く
冷却される。従って、領域Cで最初に核生成が始まり、領域Cより遅れて固相化の始まる
領域Aはこの結晶核を中心として領域Aに向かって基板面に対し水平方向に結晶成長また
は再結晶化が起こる。一方、領域Bでは結晶核の発生はランダムであり複数の結晶核から
の結晶成長が相互作用することにより結晶粒の大粒形化は期待できない。
It is believed that crystal nuclei are formed and formed during the crystallization process during the cooling process that moves from the molten state to the solid state, but the nucleation density is related to the temperature of the molten state and the cooling rate. An empirical finding has shown that the nucleation density tends to increase when quenched from high temperatures. The region A in which the island-shaped insulating film 102 is formed has a relatively large volume and a large heat capacity, so that the temperature rise is suppressed and the cooling rate is moderate compared to other regions. In addition, since the heat propagates to both sides of the island-like insulating film 102 existing in the lower and lateral directions in the region C, it is cooled earliest compared to other regions. Therefore, in the region A, nucleation starts first in the region C, and solidification starts after the region C, and the crystal growth or recrystallization is performed in a direction parallel to the substrate surface toward the region A around the crystal nucleus. Occur. On the other hand, in the region B, the generation of crystal nuclei is random, and crystal growth from a plurality of crystal nuclei interacts, so that the crystal grains cannot be expected to be large.

ファーネスアニール炉を用いた熱処理や、レーザーアニール法で作製される結晶質シリ
コン膜は、下地絶縁膜として形成した酸化シリコンや酸化窒化シリコンとシリコン膜との
界面エネルギーが低いため、結晶は<111>に優先的に配向し、その他にランダムな方
位を持った結晶粒が多数混在していることが電子線回折の解析から知られている。このよ
うな場合、結晶粒界には多数の不対結合手(ダングリングボンド)が形成されてしまう。
一方、ニッケルなどの触媒元素を用いた熱処理で作製した結晶質シリコン膜は、微視的に
見れば複数の針状または棒状の結晶が集合した構造を有していが、隣接する結晶粒の連続
性が高く不対結合手(ダングリングボンド)が殆ど形成されていないと見ることができる
。また、その結晶粒の大部分は<110>に配向している。その理由の一つとして、ニッ
ケルなどの触媒元素を用いた場合の結晶成長過程は、触媒元素のシリサイド化物が関与し
ているものと考えられ、シリコン膜の膜厚が25〜100nmと薄いのでその初期核のうち
(111)面が基板表面とほぼ垂直なものが優先的に成長するため、実質的に<110>
の配向性が高くなると考えられる。しかしながら前述のように酸化シリコンとシリコンと
の界面エネルギーが低いと<111>晶帯に含まれる他の面方位をとることも可能となる
。従って、その他の配向が若干混在してしまう。
A crystalline silicon film manufactured by a heat treatment using a furnace annealing furnace or a laser annealing method has a low interfacial energy between silicon oxide or silicon oxynitride formed as a base insulating film and a silicon film. It is known from the analysis of electron beam diffraction that a large number of crystal grains having a preferential orientation and other random orientations are mixed. In such a case, a number of dangling bonds (dangling bonds) are formed at the crystal grain boundaries.
On the other hand, a crystalline silicon film produced by heat treatment using a catalytic element such as nickel has a structure in which a plurality of needle-like or rod-like crystals are aggregated when viewed microscopically, but a continuous series of adjacent crystal grains. It can be seen that there is almost no unpaired bond (dangling bond) formed. Most of the crystal grains are oriented to <110>. One reason is that the crystal growth process using a catalyst element such as nickel is considered to involve the silicide of the catalyst element, and the silicon film is as thin as 25 to 100 nm. Among the initial nuclei, those whose (111) plane is substantially perpendicular to the substrate surface preferentially grow, so that it is substantially <110>.
It is considered that the orientation of is increased. However, as described above, when the interface energy between silicon oxide and silicon is low, other plane orientations included in the <111> crystal zone can be taken. Accordingly, other orientations are mixed slightly.

しかし、下地絶縁膜として形成した酸化シリコン膜、窒化シリコン膜、酸化窒化シリコ
ン膜などの表面をフッ素で終端させておくことにより、界面エネルギーの影響を低減させ
ることができ、実質的にその影響を無視することができる。その結果、結晶の配向性は表
面エネルギーのみに影響されることになり、触媒元素を用いた結晶成長では<110>の
配向性が高まる。このような効果は通常の熱処理やレーザーアニール法などでも実現する
ことができるが、触媒元素を用いた熱熱処理による結晶化法においてより顕著に得ること
ができる。
However, if the surface of the silicon oxide film, silicon nitride film, silicon oxynitride film, etc. formed as the base insulating film is terminated with fluorine, the influence of the interfacial energy can be reduced. Can be ignored. As a result, the orientation of the crystal is affected only by the surface energy, and the <110> orientation is enhanced in crystal growth using a catalytic element. Such an effect can be realized by a normal heat treatment or a laser annealing method, but can be obtained more remarkably in a crystallization method by a heat treatment using a catalytic element.

こうして作製された結晶質半導体膜109はTFTの活性層として利用することができ
る。例えば、図1(F)に示すように所定の形状にエッチングして島状半導体膜110を
形成する。島状絶縁膜102上の島状半導体膜110は結晶粒の大粒形化が実現されてい
るので、この部分でチャネル形成領域を形成すると、結晶粒界の影響が少ないことに起因
してTFTの動作速度を高めることができる。また、本発明を用いることにより配向性が
揃った結晶質半導体膜を使用することにより電気的特性及びそのバラツキの少ないTFT
を作製することを可能とする。
The crystalline semiconductor film 109 thus manufactured can be used as an active layer of a TFT. For example, the island-shaped semiconductor film 110 is formed by etching into a predetermined shape as shown in FIG. Since the island-shaped semiconductor film 110 on the island-shaped insulating film 102 has a large crystal grain size, if a channel formation region is formed in this portion, the influence of the crystal grain boundary is small, and thus the TFT has a small effect. The operation speed can be increased. Further, by using a crystalline semiconductor film having a uniform orientation by using the present invention, a TFT having less electrical characteristics and variations thereof.
Can be produced.

(実施の形態2)
実施形態1と同様にして島状絶縁膜102、下地絶縁膜103を形成しハロゲン元素に
よる表面処理を行う。そして、非晶質構造を有する半導体膜105を形成した後、パルス
発振するエキシマレーザーやYAGレーザーなどの固体レーザーを光源とするレーザーア
ニール法で結晶化を行う。
(Embodiment 2)
In the same manner as in Embodiment Mode 1, the island-shaped insulating film 102 and the base insulating film 103 are formed, and surface treatment with a halogen element is performed. After the semiconductor film 105 having an amorphous structure is formed, crystallization is performed by a laser annealing method using a solid laser such as a pulsed excimer laser or a YAG laser as a light source.

図2(A)はこのレーザーアニール法において、第1のレーザー光111と第2のレー
ザー光112とを非晶質構造を有する半導体膜105に照射する様子を示している。第1
のレーザー光は基板101の非晶質構造を有する半導体膜105が形成されている面から
、第2のレーザー光112はその反対の面から照射する。勿論、どちらか一方の側からレ
ーザー光を照射すれば結晶化をすることができるが、非晶質構造を有する半導体膜の両面
からレーザー光を照射する方法は、結晶の大粒形化を可能とする。これらのレーザー光は
光学系にて線状或いは長方形状に形成されたものであっても良い。
FIG. 2A shows a state in which the semiconductor film 105 having an amorphous structure is irradiated with the first laser beam 111 and the second laser beam 112 in this laser annealing method. First
The second laser beam 112 is emitted from the surface of the substrate 101 where the semiconductor film 105 having an amorphous structure is formed, and the second laser beam 112 is irradiated from the opposite surface. Of course, it is possible to crystallize by irradiating laser light from either side, but the method of irradiating laser light from both sides of the semiconductor film having an amorphous structure makes it possible to increase the crystal size. To do. These laser beams may be formed in a linear or rectangular shape by an optical system.

レーザーアニール法は用いるレーザー光の波長により若干異なる。KrFやXeClな
どの波長400nm以下のエキシマレーザー光を用いた場合、第1のレーザー光111は半
導体膜の表面近傍で吸収され加熱する。また、第2のレーザー光112は、石英基板の場
合90%以上透過して半導体膜の反対側の表面から極浅い領域で吸収される。しかし、ア
ルミノホウケイ酸ガラス基板の場合、透過率は50%程度であり、下地絶縁膜が形成され
ているとさらに低下する場合がある。一方、YAGレーザー、YVO4レーザーなどの第
2高調波(532nm)を用いる場合には、石英基板及びガラス基板共に80%以上の透過
率を有している。
この波長の光は、吸収係数からみて半導体膜の内部に達し、膜の内部から加熱される。従
って、レーザー光の選択により照射条件は若干異なるものとなる。しかし、溶融状態から
冷却過程を経て固化する過渡状態において、下地層の下地絶縁膜103と島状絶縁膜10
2の積層構造により、結晶核の発生密度を制御する原理は実施形態1と同様である。
下地絶縁膜103の表面に被覆されたハロゲン元素は、半導体膜と下地絶縁膜103との
界面の相互作用を低減するのに効果的である。
The laser annealing method is slightly different depending on the wavelength of the laser beam used. When excimer laser light having a wavelength of 400 nm or less, such as KrF or XeCl, is used, the first laser light 111 is absorbed near the surface of the semiconductor film and heated. In the case of a quartz substrate, the second laser beam 112 is transmitted by 90% or more and is absorbed in a very shallow region from the opposite surface of the semiconductor film. However, in the case of an aluminoborosilicate glass substrate, the transmittance is about 50%, and it may be further reduced if a base insulating film is formed. On the other hand, when the second harmonic (532 nm) such as YAG laser or YVO 4 laser is used, both the quartz substrate and the glass substrate have a transmittance of 80% or more.
The light of this wavelength reaches the inside of the semiconductor film as seen from the absorption coefficient, and is heated from the inside of the film. Therefore, the irradiation conditions are slightly different depending on the selection of the laser beam. However, in the transient state where the molten state solidifies through the cooling process, the base insulating film 103 and the island-shaped insulating film 10 of the base layer are used.
The principle of controlling the generation density of crystal nuclei by the stacked structure of 2 is the same as in the first embodiment.
The halogen element coated on the surface of the base insulating film 103 is effective in reducing the interaction at the interface between the semiconductor film and the base insulating film 103.

このように、レーザーアニール法だけを用いても、結晶の大粒形化とその配向性を高め
ることが可能となる。図2(B)で示すように、結晶質半導体膜113はTFTの活性層
として利用することができる。
As described above, even if only the laser annealing method is used, it is possible to increase the crystal grain size and the orientation thereof. As shown in FIG. 2B, the crystalline semiconductor film 113 can be used as an active layer of a TFT.

(実施の形態3)
実施形態1または2で示すレーザーアニール法を行うのに適した製造装置の一例を図4
〜6を用いて説明する。図4は本発明に適した製造装置の構成を示す図であり、排気手段
408が備えられた共通室401の周りに複数の反応室または処理室が設けられている。
(Embodiment 3)
An example of a manufacturing apparatus suitable for performing the laser annealing method shown in Embodiment 1 or 2 is shown in FIG.
This will be described with reference to. FIG. 4 is a diagram showing a configuration of a manufacturing apparatus suitable for the present invention, and a plurality of reaction chambers or processing chambers are provided around a common chamber 401 provided with an exhaust means 408.

基板を出し入れするロード/アンロード室402には排気手段409が設けられ、基板
400はカセット410に装填されている。反応室403は、排気手段411、基板加熱
手段412、グロー放電発生手段413、ガス導入手段414が設けられ、プラズマCV
D法で下地絶縁膜や非晶質構造を有する半導体膜を形成することができる。これらの被膜
は、反応室に導入する反応ガスを適宣選択することにより連続して形成することができる
The loading / unloading chamber 402 for loading and unloading the substrate is provided with exhaust means 409, and the substrate 400 is loaded in the cassette 410. The reaction chamber 403 is provided with an exhaust means 411, a substrate heating means 412, a glow discharge generating means 413, and a gas introducing means 414, and a plasma CV
A base insulating film or a semiconductor film having an amorphous structure can be formed by the D method. These films can be continuously formed by appropriately selecting the reaction gas introduced into the reaction chamber.

洗浄室415は、表面をウエット洗浄するところであり、416から供給される洗浄液
や純水を用いた処理をするために常圧とし、ガス供給手段417により窒素でパージされ
ている。洗浄液や純水はスピナーで基板を回転させて塗布する。従って、共通室401と
は搬送ロボットが設けられた中間室404を介して連結されている。中間室404は排気
手段445により真空排気が可能となっている。ガラス基板や下地絶縁膜に対する洗浄液
はフッ酸含有水溶液であり、表面を極僅かエッチングして、表面に付着した有機物やボロ
ン、リンといったクリーンルーム中で付着する汚染物質を除去する。
The cleaning chamber 415 is used to wet-clean the surface. The cleaning chamber 415 is at a normal pressure for performing processing using the cleaning liquid or pure water supplied from 416 and is purged with nitrogen by the gas supply means 417. The cleaning liquid and pure water are applied by rotating the substrate with a spinner. Accordingly, the common chamber 401 is connected via the intermediate chamber 404 provided with the transfer robot. The intermediate chamber 404 can be evacuated by an exhaust means 445. The cleaning solution for the glass substrate and the base insulating film is a hydrofluoric acid-containing aqueous solution, and the surface is slightly etched to remove contaminants adhering to the surface in a clean room such as organic substances, boron, and phosphorus.

レーザーアニールを行う処理室405には排気手段418、ガス導入手段418、基板
を移動させるX−θステージ420、およびレーザー発振器419などが備えられている
A treatment chamber 405 for performing laser annealing is provided with an exhaust unit 418, a gas introduction unit 418, an X-θ stage 420 for moving the substrate, a laser oscillator 419, and the like.

その詳細を図6で説明する。図6において、処理室601には排気手段602、ガス導
入手段603が設けられている。レーザーアニールは常圧下若しくは減圧下のどちらでも
行うことが可能である。雰囲気は大気雰囲気中でも可能であるが、好ましくは窒素または
不活性雰囲気中か還元雰囲気中で行うこと良い。そのため、ガス導入手段603では窒素
、水素、アルゴンなどのガスを導入できるようにしておく。レーザー発振器609及びそ
の光学系は処理室601の外側に設けられている。レーザー発振器609にはKrF、X
eCl、ArFなどのエキシマレーザーまたはYAG、YVO4、YAlO3、YLFレー
ザーなどが適用される。光学系にはシリンドリカルレンズアレイから成るビームホモジナ
イザ610、シリンドリカルレンズ611、ダブレットシリンドリカルレンズ616、6
17の光学レンズとミラー613〜615、ビームスプリッタ612から成っている。こ
れらの光学系によりレーザー光は線状に形成され処理室601に設けられた石英製の窓6
07、608を通してステージ604に保持された基板600に照射される。ステージ6
04はレール618上を移動し、ステッピングモーターにより数十〜数百μmの精度で移
動させることができる。ビームスプリッタ612ではレーザー光619を2分割し、第1
の線状レーザー光620と第2の線状レーザー光621とに分割しているが、レーザーア
ニールの他の実施形態として、片側一方から照射するようにしても良い。
The details will be described with reference to FIG. In FIG. 6, a processing chamber 601 is provided with an exhaust unit 602 and a gas introduction unit 603. Laser annealing can be performed under normal pressure or reduced pressure. Although the atmosphere can be an air atmosphere, it is preferably performed in nitrogen or an inert atmosphere or a reducing atmosphere. For this reason, the gas introduction means 603 is configured so that a gas such as nitrogen, hydrogen, or argon can be introduced. The laser oscillator 609 and its optical system are provided outside the processing chamber 601. The laser oscillator 609 includes KrF, X
An excimer laser such as eCl or ArF or a YAG, YVO 4 , YAlO 3 , or YLF laser is applied. The optical system includes a beam homogenizer 610 comprising a cylindrical lens array, a cylindrical lens 611, and a doublet cylindrical lens 616, 6
17 optical lenses, mirrors 613 to 615, and a beam splitter 612. A laser beam is linearly formed by these optical systems, and a quartz window 6 provided in the processing chamber 601 is used.
The substrate 600 held on the stage 604 is irradiated through 07 and 608. Stage 6
04 moves on the rail 618 and can be moved with an accuracy of several tens to several hundreds μm by a stepping motor. The beam splitter 612 divides the laser beam 619 into two parts, and the first
The linear laser beam 620 and the second linear laser beam 621 are divided, but as another embodiment of laser annealing, irradiation may be performed from one side.

反応室406は、触媒元素を含有する層をグロー放電法で形成するための部屋であり、
排気手段423、ガス導入手段426、基板加熱手段424、グロー放電発生手段425
が設けられている。グロー放電発生手段には高周波電源と反応室406中で放電を発生さ
せるための高周波電極を含んでいる。高周波電極は触媒元素として作用するNi、Fe、
Pd、Sn、Pb、Co、Pt、Cu、Auから選ばれた一種または複数種の元素を含む
材料で形成しておく。このような高周波電極を用い、Ar、Kr、Xeなどの不活性ガス
雰囲気中でグロー放電を発生させると、生成されるイオン種により高周波電極がスパッタ
され対向側に置かれた基板表面に付着させることができる。その密度は1×1010〜1×
1012/cm2となるようにグロー放電の電力密度や処理時間を制御する。
The reaction chamber 406 is a chamber for forming a layer containing a catalytic element by a glow discharge method.
Exhaust means 423, gas introduction means 426, substrate heating means 424, glow discharge generation means 425
Is provided. The glow discharge generating means includes a high frequency power source and a high frequency electrode for generating discharge in the reaction chamber 406. The high frequency electrode is Ni, Fe, acting as a catalytic element,
It is made of a material containing one or more elements selected from Pd, Sn, Pb, Co, Pt, Cu, and Au. When such a high-frequency electrode is used and glow discharge is generated in an inert gas atmosphere such as Ar, Kr, or Xe, the high-frequency electrode is sputtered by the generated ion species and attached to the substrate surface placed on the opposite side. be able to. Its density is 1 × 10 10 -1 ×
The power density and processing time of the glow discharge are controlled so as to be 10 12 / cm 2 .

反応室407は非晶質構造を有する半導体膜の形成及びハロゲン元素による表面処理を
行うものである。反応室407には排気手段427、基板加熱手段428、グロー放電発
生手段429、ガス導入手段430が備えられ、さらにマイクロ波プラズマを用いてハロ
ゲン元素を供給する手段が設けられている。これは、マイクロ波発振器(代表的には2.
45GHz)431、導波管432、キャビティー433、ガス導入手段435、排気手段
434、導入管436が備えられている。
The reaction chamber 407 performs formation of a semiconductor film having an amorphous structure and surface treatment with a halogen element. The reaction chamber 407 includes an exhaust unit 427, a substrate heating unit 428, a glow discharge generation unit 429, and a gas introduction unit 430, and further includes a unit for supplying a halogen element using microwave plasma. This is a microwave oscillator (typically 2.
45 GHz) 431, a waveguide 432, a cavity 433, a gas introduction means 435, an exhaust means 434, and an introduction pipe 436.

これらの反応室または処理室は共通室401と仕切弁439〜444で分離されていて
、共通室401に設けられたロボットアーム437により基板400を搬送する。反応室
のガス系及び排気系が分離独立しているために、コンピュータ制御によりそれぞれ独立し
て同時に処理及び反応を行うことも可能である。
These reaction chambers or processing chambers are separated by a common chamber 401 and gate valves 439 to 444, and the substrate 400 is transferred by a robot arm 437 provided in the common chamber 401. Since the gas system and the exhaust system in the reaction chamber are separated and independent, it is also possible to carry out processing and reaction independently and independently by computer control.

図5は反応室407の構成を詳細に説明する図である。反応室501には排気手段50
2、ガス導入手段511が設けられている。ガス導入手段は反応ガスや希釈用ガスが充填
されたシリンダーやガスの流量を制御するマスフローコントローラーなどが備えられてい
る。反応ガスには非晶質半導体膜を堆積するためにSiH4、Si26、GeH4、SiF
4、GeF4、CH4などを用い、希釈用ガスにはHe、H2などを用いる。これらの反応ガ
スを分解して被膜を形成するためにグロー放電を発生させるための高周波電極505は、
インピーダンス整合をとるマッチング回路504を介して高周波電源(13.56〜75
MHz)503と接続している。基板500はヒーター514及びヒターコントローラー5
13を備えたステージ512上に保持されている。また、プッシャーピン515により持
ち上げる機構があり、ロボットアームによる基板の搬送に対応している。ハロゲン元素に
よる表面処理はSiF4、NF3、CF4などのフッ素系ガスを反応室に導入し、同様に高
周波電力を印加してグロー放電を発生させて原子状フッ素またはフッ素ラジカルを生成す
る。より効率よくガスを分解するためにはマイクロ波電力を印加する方法も採用できる。
図5で示す一例は、ガス供給手段509、キャビティー510、整合器508、導波管5
07、マイクロ波発振器506が備えられていて、キャビティー内でマイクロ波プラズマ
を発生させ、そこで生成された原子状フッ素またはフッ素ラジカルを反応室内に導入する
FIG. 5 is a diagram illustrating the configuration of the reaction chamber 407 in detail. The reaction chamber 501 has an exhaust means 50.
2. Gas introducing means 511 is provided. The gas introduction means includes a cylinder filled with a reaction gas and a dilution gas, a mass flow controller for controlling the gas flow rate, and the like. The reactive gas is SiH 4 , Si 2 H 6 , GeH 4 , SiF for depositing an amorphous semiconductor film.
4 , GeF 4 , CH 4 or the like is used, and He, H 2 or the like is used as the dilution gas. A high-frequency electrode 505 for generating glow discharge in order to decompose these reaction gases to form a film,
A high-frequency power source (13.56 to 75) is passed through a matching circuit 504 for impedance matching.
MHz) 503. The substrate 500 includes a heater 514 and a hitter controller 5
13 is held on a stage 512 with 13. Further, there is a mechanism for lifting by the pusher pin 515, which corresponds to the transfer of the substrate by the robot arm. In the surface treatment with a halogen element, a fluorine-based gas such as SiF 4 , NF 3 , or CF 4 is introduced into the reaction chamber, and similarly, high-frequency power is applied to generate glow discharge to generate atomic fluorine or fluorine radicals. In order to decompose gas more efficiently, a method of applying microwave power can also be adopted.
One example shown in FIG. 5 is a gas supply means 509, a cavity 510, a matching unit 508, and a waveguide 5.
07, a microwave oscillator 506 is provided to generate a microwave plasma in the cavity and introduce the generated atomic fluorine or fluorine radical into the reaction chamber.

図4に示すような装置を用いた作製方法の一例は、図1で示す工程において下地絶縁膜
103から第2の結晶質半導体膜109までの作業を大気雰囲気に基板を晒すことなく連
続して行うことができる。その工程の一例を、図1と図4を参照しながら説明する。
An example of a manufacturing method using an apparatus as shown in FIG. 4 is a series of operations from the base insulating film 103 to the second crystalline semiconductor film 109 in the step shown in FIG. 1 without exposing the substrate to the air atmosphere. It can be carried out. An example of the process will be described with reference to FIGS.

まず、島状絶縁膜102が形成された基板101をロード/アンロード室402にセッ
トし真空排気する。ロード/アンロード室402が共通室401と同程度の圧力になった
ら下地絶縁膜を形成する反応室403へ搬送手段437を用いて搬送する。反応室403
では、プラズマCVD法により酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜な
どの下地絶縁膜103を形成する。反応ガスはSiH4、TEOS、N2O、NH3などを
選択する。
First, the substrate 101 on which the island-like insulating film 102 is formed is set in the load / unload chamber 402 and evacuated. When the load / unload chamber 402 has the same pressure as the common chamber 401, the load / unload chamber 402 is transferred to the reaction chamber 403 for forming the base insulating film using the transfer means 437. Reaction chamber 403
Then, the base insulating film 103 such as a silicon oxide film, a silicon nitride film, or a silicon oxynitride film is formed by a plasma CVD method. As the reaction gas, SiH 4 , TEOS, N 2 O, NH 3 or the like is selected.

次に、ハロゲン元素による表面処理を行うために基板101を反応室407に移動させ
る。表面処理はマイクロ波プラズマにより生成された原子状フッ素またはフッ素ラジカル
を生成して行う。下地絶縁膜表面にフッ素を吸着させ反応させるためには、基板温度は然
程高くする必要はなく100〜250℃の範囲とする。原子状フッ素またはフッ素ラジカ
ルはSiF4やNF3から解離したフッ素を用いる。マイクロ波でプラズマを形成した場合
、基板にはセルフバイアスがかからないので、イオン種による基板のダメージを低減する
ことができる。
Next, the substrate 101 is moved to the reaction chamber 407 in order to perform surface treatment with a halogen element. The surface treatment is performed by generating atomic fluorine or fluorine radicals generated by microwave plasma. In order to cause fluorine to be adsorbed and reacted on the surface of the base insulating film, the substrate temperature does not need to be so high and is set in the range of 100 to 250 ° C. As the atomic fluorine or fluorine radical, fluorine dissociated from SiF 4 or NF 3 is used. When plasma is formed by microwaves, the substrate is not self-biased, so that damage to the substrate due to ion species can be reduced.

触媒元素を含有する層の形成は、ハロゲン元素による表面処理が施された基板を反応室
406に搬送して行う。グロー放電発生手段425は、図5で示すような容量結合型の平
行平板電極である。陰極または陰極の表面を触媒元素を含む材料で形成する。ハロゲン元
素による表面処理が施された基板表面に触媒元素を含む層106を形成するためには、H
e、Arなどの不活性ガスでグロー放電を形成し、陰極からスパッタされ放出される触媒
元素を利用する。
Formation of the layer containing the catalyst element is performed by transporting the substrate that has been surface-treated with a halogen element to the reaction chamber 406. The glow discharge generating means 425 is a capacitively coupled parallel plate electrode as shown in FIG. The cathode or the surface of the cathode is formed of a material containing a catalytic element. In order to form the layer 106 containing a catalytic element on the surface of a substrate that has been surface-treated with a halogen element, H
A glow discharge is formed with an inert gas such as e or Ar, and a catalytic element sputtered and released from the cathode is used.

表面処理が終わったら続けて非晶質半導体膜105の形成をプラズマCVD法で行う。
図5に示す構成は容量結合型の平行平板方式の反応室であるが、基板温度を400℃とし
てSiH4とXeの混合ガスで非晶質シリコン膜を形成すると、励起状態のXeによりS
iH4の分解と表面反応が促進され、膜中の水素量を5atomic%以下にすることができる
。基板温度が400℃以下でも結晶化するのに適した非晶質半導体膜を形成することがで
きるが、含有水素量が5atomic%以上の場合には減圧下で300〜450℃の熱処理を必
要とする。減圧下で熱処理を行うことにより、400℃程度でも十分膜中の水素を放出さ
せることが可能となる。
After the surface treatment is finished, the amorphous semiconductor film 105 is formed by plasma CVD.
The structure shown in FIG. 5 is a capacitively coupled parallel plate type reaction chamber. However, when an amorphous silicon film is formed with a mixed gas of SiH 4 and Xe at a substrate temperature of 400 ° C., S is generated by Xe in an excited state.
The decomposition of iH 4 and the surface reaction are promoted, and the amount of hydrogen in the film can be reduced to 5 atomic% or less. An amorphous semiconductor film suitable for crystallization can be formed even when the substrate temperature is 400 ° C. or lower. However, when the hydrogen content is 5 atomic% or higher, heat treatment at 300 to 450 ° C. is required under reduced pressure. To do. By performing the heat treatment under reduced pressure, hydrogen in the film can be sufficiently released even at about 400 ° C.

レーザーアニールは処理室405で行う。レーザー発振器はNd:YAGレーザーを用
い、そのパルス発振周波数を1〜10kHzとし、レーザーエネルギー密度を100〜50
0mJ/cm2(代表的には100〜400mJ/cm2)として、シリンドリカルレンズなどを含む光
学系にて形成した線状レーザー光をその長手方向に対し垂直な方向に走査して(或いは、
相対的に基板を移動させて)する。重ね合せ率は80〜99%(好ましくは、95〜99
%)として行う。線状レーザー光1107の線幅は100〜1000μm、例えば400
μmとする。
Laser annealing is performed in the treatment chamber 405. The laser oscillator uses an Nd: YAG laser, the pulse oscillation frequency is 1 to 10 kHz, and the laser energy density is 100 to 50.
0 mJ / cm 2 (typically 100 to 400 mJ / cm 2 ), and scanning a linear laser beam formed by an optical system including a cylindrical lens in a direction perpendicular to the longitudinal direction (or
Relatively moving the substrate). The overlapping rate is 80 to 99% (preferably 95 to 99).
%). The line width of the linear laser beam 1107 is 100 to 1000 μm, for example 400
μm.

レーザーアニールを行った基板は、搬送ロボットにより再びロード/アンロード室40
2に戻される。こうして、図4示す構成の製造装置によって、図1(A)〜(E)までの
工程を連続して行うことができる。ここで着目すべき点は、図4に示すような、共通室と
反応室が仕切弁を介して連結したマルチチャンバ方式の装置を用いることにより、下地絶
縁膜や非晶質半導体膜の表面を大気に晒すことなくレーザーアニールの工程まで行うこと
ができる点にある。その結果、表面の有機物汚染や酸化反応を防ぐことができる。特に非
晶質半導体膜の表面に形成される自然酸化膜は、レーザーアニールによって作製される結
晶質半導体膜の表面を凹凸化させる原因となる。
The substrate subjected to laser annealing is again loaded / unloaded by the transfer robot 40.
Returned to 2. In this way, the steps from FIGS. 1A to 1E can be continuously performed by the manufacturing apparatus having the configuration shown in FIG. The point to be noted here is that the surface of the base insulating film or the amorphous semiconductor film is formed by using a multi-chamber apparatus in which a common chamber and a reaction chamber are connected via a gate valve as shown in FIG. The laser annealing process can be performed without being exposed to the atmosphere. As a result, surface organic contamination and oxidation reaction can be prevented. In particular, the natural oxide film formed on the surface of the amorphous semiconductor film causes unevenness of the surface of the crystalline semiconductor film formed by laser annealing.

図4では実施形態1または2で示すレーザーアニール法を行うのに適した製造装置の一
例を示したが、製造装置の構成はこれに限定されるものではない。反応室の数やその連結
方法、また、基板の搬送方法やその手順などに格段の限定事項はない。
Although FIG. 4 shows an example of a manufacturing apparatus suitable for performing the laser annealing method shown in Embodiment 1 or 2, the configuration of the manufacturing apparatus is not limited to this. There are no particular limitations on the number of reaction chambers, the method of connecting them, the method of transporting substrates, and the procedure thereof.

(実施の形態4)
実施形態1では非晶質構造を有する半導体膜105をシリコンやゲルマニウムの水素化
物から作製する方法を示した。本実施形態ではハロゲン元素を含むガスを用いて作製する
例について示す。
(Embodiment 4)
In Embodiment Mode 1, a method for manufacturing the semiconductor film 105 having an amorphous structure from a hydride of silicon or germanium is shown. In this embodiment, an example in which a gas containing a halogen element is used is described.

本実施形態の作製方法の特徴は、非晶質構造を有する半導体膜105はハロゲン元素と
水素を含む反応ガスで形成することにある。具体的には、非晶質構造を有する半導体膜と
して例えば非晶質シリコン膜を作製する時にハロゲン元素と水素とを混合させる。ハロゲ
ン元素としては特にフッ素を用いると良く、フッ素はシリコンに対しエッチングする作用
があり、膜の堆積過程において結合の弱い部分を優先的にエッチングする。また、水素を
供給することにより膜中に残存してしまうフッ素濃度を低減させることができる。そして
、フッ素と水素の作用を利用してボイドや空孔の少ない緻密な非晶質シリコン膜を作製す
ることができる。
このような効果は非晶質シリコン膜の他に非晶質シリコン・ゲルマニウム(a−SiGe
)膜、非晶質炭化シリコン(a−SiC)膜、非晶質シリコン・スズ(a−SiSn)膜
などにも適用することができる。
A feature of the manufacturing method of this embodiment is that the semiconductor film 105 having an amorphous structure is formed using a reaction gas containing a halogen element and hydrogen. Specifically, for example, when an amorphous silicon film is formed as a semiconductor film having an amorphous structure, a halogen element and hydrogen are mixed. Fluorine is particularly preferably used as the halogen element. Fluorine has an action of etching silicon, and preferentially etches weakly bonded portions in the film deposition process. Further, the concentration of fluorine remaining in the film can be reduced by supplying hydrogen. A dense amorphous silicon film with few voids and voids can be produced by utilizing the action of fluorine and hydrogen.
Such an effect is obtained by using amorphous silicon / germanium (a-SiGe) in addition to the amorphous silicon film.
) Film, amorphous silicon carbide (a-SiC) film, amorphous silicon-tin (a-SiSn) film, and the like.

フッ素と水素の供給方法は、非晶質半導体膜として非晶質シリコン膜を作製する場合に
は、反応ガスとして四フッ化珪素(SiF4)と水素(H2)、またはSiF4とSiH4
またはSiF4とSiH4とH2の組み合わせを選択することができる。SiF4の代わりに
トリフロロシラン(SiHF3)、ジフロロシラン(SiH22)、モノフロロシラン(
SiH3F)を適用することもできる。また、SiH4とF2を直接反応させても良い。さ
らに、非晶質シリコン・ゲルマニウム膜を作製する場合にはゲルマン(GeH4)や四フ
ッ化ゲルマニウム(GeF4)を、非晶質炭化シリコンを作製する場合にはメタン(CH4
)や四フッ化メタン(CF4)などを、非晶質シリコン・スズ膜を形成する場合には水素
化スズ(SnH4)を適宣添加すれば良い。
As a method for supplying fluorine and hydrogen, when an amorphous silicon film is formed as an amorphous semiconductor film, silicon tetrafluoride (SiF 4 ) and hydrogen (H 2 ) or SiF 4 and SiH 4 are used as reaction gases. ,
Alternatively, a combination of SiF 4 , SiH 4 and H 2 can be selected. Instead of SiF 4 , trifluorosilane (SiHF 3 ), difluorosilane (SiH 2 F 2 ), monofluorosilane (
SiH 3 F) can also be applied. Further, SiH 4 and F 2 may be directly reacted. Further, germanium (GeH 4 ) or germanium tetrafluoride (GeF 4 ) is used when an amorphous silicon / germanium film is formed, and methane (CH 4 ) is used when amorphous silicon carbide is formed.
), Tetrafluoromethane (CF 4 ), etc., to form an amorphous silicon tin film, tin hydride (SnH 4 ) may be added appropriately.

非晶質構造を有する半導体膜105の厚さは25〜100nmの厚さで形成する。膜の堆
積初期の段階ではフッ素の効果により下地膜103の表面をフッ素化することができる。
The semiconductor film 105 having an amorphous structure is formed with a thickness of 25 to 100 nm. In the initial stage of film deposition, the surface of the base film 103 can be fluorinated by the effect of fluorine.

このようにフッ素と水素とを含む反応ガスで作製された非晶質構造を有する半導体膜1
05には、成膜時の基板温度にも依存するが、膜中に水素が0.1〜20atomic%、フッ
素が0.1〜10atomic%含有するように形成する。膜中に残存するフッ素や水素はその
後の熱結晶化の工程で膜中から放出されて膜中に残存する濃度はさらに低下するが、緻密
化した非晶質半導体膜と、最表面をフッ素で終端した下地膜との相互作用により<110
>の配向性をより高めることができる。
Thus, the semiconductor film 1 having an amorphous structure made of a reaction gas containing fluorine and hydrogen
05 depends on the substrate temperature during film formation, but is formed so that the film contains 0.1 to 20 atomic% hydrogen and 0.1 to 10 atomic% fluorine. Fluorine and hydrogen remaining in the film are released from the film in the subsequent thermal crystallization process, and the concentration remaining in the film is further reduced, but the dense amorphous semiconductor film and the outermost surface are made of fluorine. <110 due to interaction with the terminated underlayer
> Orientation can be further enhanced.

本発明の結晶質半導体膜を用いてTFTを作製する方法の一例について示す。
本実施例で示すのは表示装置の一例であり、画素部の画素TFT及び保持容量と、表示領
域の周辺に設ける駆動回路のTFTを同時に作製する方法について説明する。
An example of a method for manufacturing a TFT using the crystalline semiconductor film of the present invention will be described.
This embodiment shows an example of a display device, and a method for simultaneously manufacturing a pixel TFT and a storage capacitor of a pixel portion and a TFT of a driver circuit provided around a display region will be described.

図7(A)において、基板701にはコーニング社の#7059ガラスや#1737ガ
ラスなどに代表されるバリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラ
ス基板などを用いる。このようなガラス基板は加熱温度により僅かながら収縮するので、
ガラス歪み点よりも10〜20℃程度低い温度であらかじめ熱処理しておく。
In FIG. 7A, a glass substrate such as barium borosilicate glass or alumino borosilicate glass typified by Corning # 7059 glass or # 1737 glass or the like is used for the substrate 701. Since such a glass substrate shrinks slightly depending on the heating temperature,
Heat treatment is performed in advance at a temperature lower by about 10 to 20 ° C. than the glass strain point.

基板701で形成される絶縁表面上には、プラズマCVD法でTEOSとO2を用いて
酸化シリコン膜を200nmの厚さに形成する。そして、この酸化シリコン膜からTFTの
チャネル形成領域を形成する位置に合わせて島状絶縁膜702a〜702eを形成する。
島状絶縁膜702a〜702eの端部には5〜50度のテーパー部を形成するためにCH
3を用いてドライエッチング法で行う。その上に、基板701からの不純物汚染を防ぐ
ために、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成
る下地絶縁膜703を形成する。例えば、プラズマCVD法でSiH4、N2Oから作製さ
れる酸化窒化シリコン膜102を50〜200nm(好ましくは100〜150nm)の厚
さに形成する。
On the insulating surface formed of the substrate 701, a silicon oxide film is formed to a thickness of 200 nm using TEOS and O 2 by a plasma CVD method. Then, island-like insulating films 702a to 702e are formed from the silicon oxide film in accordance with the position where the channel formation region of the TFT is formed.
In order to form a taper portion of 5 to 50 degrees at the end portions of the island-like insulating films 702a to 702e, CH
A dry etching method is performed using F 3 . A base insulating film 703 made of an insulating film such as a silicon oxide film, a silicon nitride film, or a silicon oxynitride film is formed thereon in order to prevent impurity contamination from the substrate 701. For example, the silicon oxynitride film 102 made of SiH 4 and N 2 O is formed to a thickness of 50 to 200 nm (preferably 100 to 150 nm) by plasma CVD.

その後、下地絶縁膜として形成した酸化窒化シリコン膜703の表面処理を行いその表
面をフッ素化する。例えば、SiF4ガスまたはNF3ガスを導入し、高周波電力を印加し
て前記ガスをプラズマ化し、原子状フッ素またはフッ素ラジカル704を生成させる。或
いは、実施形態3で示すようなマイクロ波プラズマを用いても良い。こうして形成した原
子状フッ素またはフッ素ラジカル704に酸化窒化シリコン膜703の表面を晒すことに
より、表面にフッ素またはフッ素ラジカルが供給され、表面をフッ素で被覆することがで
きる。フッ素は電気陰性度が酸素よりも大きいので、酸素を置換してフッ素で表面の結合
手を終端させることができる。
After that, surface treatment is performed on the silicon oxynitride film 703 formed as the base insulating film to fluorinate the surface. For example, SiF 4 gas or NF 3 gas is introduced, high frequency power is applied, and the gas is turned into plasma to generate atomic fluorine or fluorine radicals 704. Alternatively, microwave plasma as shown in Embodiment 3 may be used. By exposing the surface of the silicon oxynitride film 703 to the atomic fluorine or fluorine radical 704 thus formed, fluorine or fluorine radical is supplied to the surface, and the surface can be covered with fluorine. Since fluorine has an electronegativity greater than that of oxygen, oxygen can be substituted to terminate the surface bond with fluorine.

そして、図7(B)に示すように下地絶縁膜703上に非晶質シリコン膜705をプラ
ズマCVD法または減圧CVD法で形成する。プラズマCVD法では、SiH4またはS
26、或いは、SiF4とH2、またはSiF4とSiH4、またはSiF4とSiH4とH
2の組み合わせを選択することもできる。基板温度は200〜400℃、電力密度0.1
〜1W/cm2で放電させ、堆積速度0.1〜5nm/secで55nmの厚さに非晶質シリコン膜7
05を形成する。
Then, as shown in FIG. 7B, an amorphous silicon film 705 is formed over the base insulating film 703 by a plasma CVD method or a low pressure CVD method. In the plasma CVD method, SiH 4 or S
i 2 H 6 , or SiF 4 and H 2 , or SiF 4 and SiH 4 , or SiF 4 and SiH 4 and H
Two combinations can also be selected. Substrate temperature is 200-400 ° C., power density 0.1
The amorphous silicon film 7 is discharged at a rate of ˜1 W / cm 2 to a thickness of 55 nm at a deposition rate of 0.1 to 5 nm / sec.
05 is formed.

また、実施形態3で説明したように、図4に示す構成の装置を用いれば下地絶縁膜、ハ
ロゲン元素による表面処理、非晶質シリコン膜の形成までを大気に晒すことなく減圧下で
連続して行うことができる。その結果、有機物汚染やボロン、リンといった環境からの汚
染が防止され、各界面を清浄な状態に保持することができる。
Further, as described in Embodiment 3, if the apparatus having the configuration shown in FIG. 4 is used, the base insulating film, the surface treatment with the halogen element, and the formation of the amorphous silicon film are continuously performed under reduced pressure without being exposed to the atmosphere. Can be done. As a result, contamination from the environment such as organic matter contamination, boron and phosphorus can be prevented, and each interface can be kept clean.

結晶化は実施形態1で示す触媒元素を用いた結晶化法、または実施形態2で示すレーザ
ーアニール法のどちらでも採用可能である。いずれにしても、表質シリコン膜の結晶化に
必要なエネルギー706を与えて結晶化させる。例えば、100Hzでパルス発振するX
eClエキシマレーザー(308nm)を用い、線幅300μmの線状レーザー光(長手方
向は任意とする)として、エネルギー密度300mJ/cm2で重ね合わせ率95%にて基板全
面を走査する。このとき、図6で示すような構成の処理室において半導体膜705の両面
からレーザー光を照射しても良い。こうして、結晶質シリコン膜707を形成する。表面
処理を行うことで、<110>の配向性を高めることができる。
For crystallization, either the crystallization method using the catalytic element shown in the first embodiment or the laser annealing method shown in the second embodiment can be employed. In any case, crystallization is performed by applying energy 706 necessary for crystallization of the surface silicon film. For example, X oscillates at 100 Hz
An eCl excimer laser (308 nm) is used to scan the entire surface of the substrate as linear laser light having a line width of 300 μm (the longitudinal direction is arbitrary) at an energy density of 300 mJ / cm 2 and an overlay ratio of 95%. At this time, laser light may be irradiated from both surfaces of the semiconductor film 705 in a treatment chamber having a structure as shown in FIG. Thus, a crystalline silicon film 707 is formed. By performing the surface treatment, the orientation of <110> can be enhanced.

次に、図8(A)で示すように結晶質シリコン膜707を、下地絶縁膜702a〜70
2eに合わせてエッチング処理して島状半導体膜708〜712を形成する。島状半導体
膜は下地絶縁膜の上部及び端部を覆い、さらにその周辺に延在するように形成する。
Next, as illustrated in FIG. 8A, the crystalline silicon film 707 is formed using base insulating films 702 a to 70.
The island-shaped semiconductor films 708 to 712 are formed by etching according to 2e. The island-shaped semiconductor film is formed so as to cover the upper part and the end part of the base insulating film and further extend to the periphery thereof.

ゲート絶縁膜713はプラズマCVD法またはスパッタ法を用い、膜厚を40〜150
nmの厚さで形成する。例えば、120nmの厚さで酸化窒化シリコン膜から形成する。
また、SiH4とN2OにO2を添加させて作製する酸化窒化シリコン膜は膜中の固定電荷
密度を低減させることが可能となり、ゲート絶縁膜として好ましい材料である。勿論、ゲ
ート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、酸化シリコン膜や
酸化タンタル膜などの絶縁膜を単層または積層構造として用いても良い。
The gate insulating film 713 is formed by using a plasma CVD method or a sputtering method and has a thickness of 40 to 150.
It is formed with a thickness of nm. For example, it is formed from a silicon oxynitride film with a thickness of 120 nm.
In addition, a silicon oxynitride film formed by adding O 2 to SiH 4 and N 2 O can reduce the fixed charge density in the film and is a preferable material for the gate insulating film. Needless to say, the gate insulating film is not limited to such a silicon oxynitride film, and an insulating film such as a silicon oxide film or a tantalum oxide film may be used as a single layer or a stacked structure.

また、ゲート絶縁膜の形成に先立って、図4に示す構成の装置を用いれば、島状半導体
膜の表面に付着した汚染物の除去を洗浄室415で行うことができる。
島状半導体膜の洗浄は、オゾン含有の純水で表面を酸化させ、その酸化膜をフッ酸含有水
溶液で除去する方法が効果的である。
Prior to formation of the gate insulating film, contaminants attached to the surface of the island-shaped semiconductor film can be removed in the cleaning chamber 415 by using the apparatus having the structure shown in FIG.
The cleaning of the island-shaped semiconductor film is effective by oxidizing the surface with pure water containing ozone and removing the oxide film with an aqueous solution containing hydrofluoric acid.

そして、ゲート絶縁膜713上にゲート電極を形成するための第1の導電膜714と第
2の導電膜715とを形成する。本実施例では、第1の導電膜714を窒化タンタルまた
はチタンで50〜100nmの厚さに形成し、第2の導電膜715をタングステンで100
〜300nmの厚さに形成する。これらの材料は、窒素雰囲気中における400〜600℃
の熱処理でも安定であり、抵抗率が著しく増大することがない。
Then, a first conductive film 714 and a second conductive film 715 for forming a gate electrode are formed over the gate insulating film 713. In this embodiment, the first conductive film 714 is formed from tantalum nitride or titanium to a thickness of 50 to 100 nm, and the second conductive film 715 is formed from tungsten.
Form a thickness of ˜300 nm. These materials are 400 to 600 ° C. in a nitrogen atmosphere.
The heat treatment is stable and the resistivity does not increase significantly.

次に図8(B)に示すように、レジストによるマスク716を形成し、ゲート電極を形
成するための第1のエッチング処理を行う。エッチング方法に限定はないが、好適にはI
CP(Inductively Coupled Plasma:誘導結合型プラズマ)エッチング法を用いる。エッ
チング用ガスにCF4とCl2を混合し、0.5〜2Pa、好ましくは1Paの圧力でコイル型
の電極に500WのRF(13.56MHz)電力を投入してプラズマを生成して行う。基板側(
試料ステージ)にも100WのRF(13.56MHz)電力を投入し、実質的に負の自己バイア
ス電圧を印加する。CF4とCl2を混合した場合にはタングステン膜、窒化タンタル膜及
びチタン膜の場合でも、それぞれ同程度の速度でエッチングすることができる。
Next, as shown in FIG. 8B, a resist mask 716 is formed, and a first etching process for forming a gate electrode is performed. The etching method is not limited, but preferably I
A CP (Inductively Coupled Plasma) etching method is used. CF 4 and Cl 2 are mixed in an etching gas, and 500 W of RF (13.56 MHz) power is supplied to the coil-type electrode at a pressure of 0.5 to 2 Pa, preferably 1 Pa, to generate plasma. Board side (
100 W RF (13.56 MHz) power is also applied to the sample stage), and a substantially negative self-bias voltage is applied. When CF 4 and Cl 2 are mixed, etching can be performed at a similar rate even in the case of a tungsten film, a tantalum nitride film, and a titanium film.

上記エッチング条件では、レジストによるマスクの形状と、基板側に印加するバイアス
電圧の効果により端部をテーパー形状とすることができる。テーパー部の角度は15〜4
5°となるようにする。また、ゲート絶縁膜上に残渣を残すことなくエッチングするため
には、10〜20%程度の割合でエッチング時間を増加させると良い。W膜に対する酸化
窒化シリコン膜の選択比は2〜4(代表的には3)であるので、オーバーエッチング処理
により、酸化窒化シリコン膜が露出した面は20〜50nm程度エッチングされる。こうし
て、第1のエッチング処理により第1の導電膜と第2の導電膜から成る第1の形状の導電
層718、719720、722(第1の導電層718a、719a、720a、722
aと第2の導電層718b、719b、720b722b)を形成する。第1の形状の導
電層717、721は同時に島状半導体膜の外側に形成する配線であり、第1の形状の導
電層721は画素部においてソース配線を形成する。また、第1の形状の導電層723は
各画素に設ける保持容量を形成するための一方の電極であり、この工程で同時に形成され
る。724はゲート絶縁膜であり、第1の形状の導電層で覆われない領域は20〜50nm
程度エッチングされ薄くなる。
Under the above etching conditions, the end portion can be tapered by the shape of the resist mask and the effect of the bias voltage applied to the substrate side. The angle of the taper part is 15-4
Set to 5 °. In order to etch without leaving a residue on the gate insulating film, it is preferable to increase the etching time at a rate of about 10 to 20%. Since the selection ratio of the silicon oxynitride film to the W film is 2 to 4 (typically 3), the surface where the silicon oxynitride film is exposed is etched by about 20 to 50 nm by the over-etching process. In this manner, the first shape conductive layers 718, 719720, and 722 (first conductive layers 718a, 719a, 720a, and 722) including the first conductive film and the second conductive film are formed by the first etching treatment.
a and second conductive layers 718b, 719b, and 720b 722b). The first shape conductive layers 717 and 721 are wirings formed outside the island-shaped semiconductor film at the same time, and the first shape conductive layers 721 form source wirings in the pixel portion. The first shape conductive layer 723 is one electrode for forming a storage capacitor provided in each pixel, and is formed at the same time in this step. Reference numeral 724 denotes a gate insulating film, and a region not covered with the first shape conductive layer is 20 to 50 nm.
It is etched and thinned.

そして、第1のドーピング処理を行いn型を付与する不純物元素を添加する。
ドーピングの方法はイオンドープ法若しくはイオン注入法で行う。イオンドープ法の条件
はドーズ量を1×1013〜5×1014atoms/cm2として行う。n型を付与する不純物元素
として15族に属する元素、典型的にはリン(P)または砒素(As)を用いる。この場
合、第1の形状の導電層718、719、720、722はドーピングする元素に対して
マスクとなり、加速電圧を適宣調節(例えば、20〜60keV)して、ゲート絶縁膜72
1の薄くなっている部分を通過した不純物元素により第1の不純物領域722〜726を
形成する。例えば、第1の不純物領域725〜729おけるリン(P)濃度は1×1020
〜1×1021atomic/cm3の範囲となるようにする。
Then, an impurity element imparting n-type is added by performing a first doping process.
Doping is performed by ion doping or ion implantation. The condition of the ion doping method is that the dose is 1 × 10 13 to 5 × 10 14 atoms / cm 2 . As the impurity element imparting n-type, an element belonging to Group 15, typically phosphorus (P) or arsenic (As) is used. In this case, the first shape conductive layers 718, 719, 720, and 722 serve as a mask for the element to be doped, and the acceleration voltage is appropriately adjusted (for example, 20 to 60 keV), and the gate insulating film 72
First impurity regions 722 to 726 are formed by the impurity element that has passed through the thinned portion of 1. For example, the phosphorus (P) concentration in the first impurity regions 725 to 729 is 1 × 10 20.
It should be in the range of ˜1 × 10 21 atomic / cm 3 .

さらに図8(C)に示すように第2のエッチング処理を行う。エッチングはICPエッ
チング法を用い、エッチングガスにCF4とCl2とO2を混合して、1Paの圧力でコイル
型の電極に500WのRF電力(13.56MHz)を供給してプラズマを生成する。基板側(試料
ステージ)には50WのRF(13.56MHz)電力を投入し、第1のエッチング処理に比べ低
い自己バイアス電圧を印加する。このような条件によりタングステン膜を異方性エッチン
グし、第1の導電層である窒化タンタル膜またはチタン膜を残存させるようにする。こう
して、第2の形状の導電層730〜737(第1の導電膜730a〜737aと第2の導
電膜730b〜737b)を形成する。738はゲート絶縁膜であり、第2の形状の導電
層727〜730で覆われない領域はさらに20〜50nm程度エッチングされて膜厚が薄
くなる。
Further, a second etching process is performed as shown in FIG. The etching uses an ICP etching method, and CF 4 , Cl 2, and O 2 are mixed in an etching gas, and 500 W of RF power (13.56 MHz) is supplied to a coil-type electrode at a pressure of 1 Pa to generate plasma. 50 W RF (13.56 MHz) power is applied to the substrate side (sample stage), and a lower self-bias voltage is applied than in the first etching process. Under such conditions, the tungsten film is anisotropically etched to leave the tantalum nitride film or titanium film as the first conductive layer. Thus, second shape conductive layers 730 to 737 (first conductive films 730a to 737a and second conductive films 730b to 737b) are formed. Reference numeral 738 denotes a gate insulating film, and a region not covered with the second shape conductive layers 727 to 730 is further etched by about 20 to 50 nm to be thinned.

タングステン膜や窒化タンタル膜のCF4とCl2の混合ガスによるエッチング反応は、
生成されるラジカルまたはイオン種と反応生成物の蒸気圧から推測することができる。タ
ングステンとタンタルのフッ化物と塩化物の蒸気圧を比較すると、タングステンのフッ化
物であるWF6が極端に高く、その他のWCl5、TaF5、TaCl5は同程度である。従
って、CF4とCl2の混合ガスではタングステン膜及び窒化タンタル膜共にエッチングさ
れる。しかし、この混合ガスに適量のO2を添加するとCF4とO2が反応してCOとFに
なり、FラジカルまたはFイオンが多量に発生する。その結果、フッ化物の蒸気圧が高い
タングステン膜のエッチング速度が増大する。一方、窒化タンタルはFが増大しても相対
的にエッチング速度の増加は少ない。また、窒化タンタルはタングステンに比較して酸化
されやすいので、O2を添加することで窒化タンタルの表面が酸化される。窒化タンタル
の酸化物はフッ素や塩素と反応しないためさらに窒化タンタル膜のエッチング速度は低下
する。従って、タングステン膜と窒化タンタル膜とのエッチング速度に差を作ることが可
能となりタングステン膜のエッチング速度を窒化タンタル膜よりも大きくすることが可能
となる。
Etching reaction of tungsten film or tantalum nitride film with mixed gas of CF 4 and Cl 2
It can be inferred from the generated radical or ionic species and the vapor pressure of the reaction product. Comparing the vapor pressures of tungsten and tantalum fluoride and chloride, the tungsten fluoride WF 6 is extremely high, and the other WCl 5 , TaF 5 and TaCl 5 are comparable. Therefore, both the tungsten film and the tantalum nitride film are etched with a mixed gas of CF 4 and Cl 2 . However, when an appropriate amount of O 2 is added to this mixed gas, CF 4 and O 2 react to become CO and F, and a large amount of F radicals or F ions are generated. As a result, the etching rate of the tungsten film having a high fluoride vapor pressure is increased. On the other hand, tantalum nitride has a relatively small increase in etching rate even when F increases. Further, since tantalum nitride is more easily oxidized than tungsten, the surface of tantalum nitride is oxidized by adding O 2 . Since the tantalum nitride oxide does not react with fluorine or chlorine, the etching rate of the tantalum nitride film is further reduced. Therefore, it is possible to make a difference in the etching rate between the tungsten film and the tantalum nitride film, and the etching rate of the tungsten film can be made larger than that of the tantalum nitride film.

そして、図9(A)に示すように第2のドーピング処理を行う。第1のドーピング処理
よりもドーズ量を下げ高加速電圧の条件でn型を付与する不純物元素をドーピングする。
例えば、加速電圧を70〜120keVとし、1×1013/cm2のドーズ量で行い、図8(
B)で島状半導体膜に形成された第1の不純物領域の内側に不純物領域を形成する。ドー
ピングは、第2の形状の導電層731b、732b、733b、736bを不純物元素に
対するマスクとして用い、第2の導電層731a、732a、733a、736aの下側
の領域に不純物元素が添加されるようにドーピングする。こうして、第2の導電層731
a、732a、733a、736aと重なる第2の不純物領域738〜742が形成され
る。この不純物領域は、第2の導電層731a、732a、733a、736aがほぼ同
じ膜厚で残存していることから、第2の導電層に沿った方向における濃度差は小さく、1
×1017〜1×1019atoms/cm3の濃度で形成する。
Then, a second doping process is performed as shown in FIG. The impurity element imparting n-type conductivity is doped under a condition of a high acceleration voltage with a dose amount lower than that in the first doping treatment.
For example, the acceleration voltage is 70 to 120 keV, and the dose is 1 × 10 13 / cm 2 .
In B), an impurity region is formed inside the first impurity region formed in the island-shaped semiconductor film. Doping is performed using the second shape conductive layers 731b, 732b, 733b, and 736b as masks against the impurity elements, and the impurity elements are added to the regions below the second conductive layers 731a, 732a, 733a, and 736a. Doping. Thus, the second conductive layer 731
Second impurity regions 738 to 742 overlapping with a, 732a, 733a, and 736a are formed. In this impurity region, since the second conductive layers 731a, 732a, 733a, and 736a remain with substantially the same film thickness, the concentration difference in the direction along the second conductive layer is small.
It is formed at a concentration of × 10 17 to 1 × 10 19 atoms / cm 3 .

そして、図9(A)に示すように、第3のエッチング処理を行い、ゲート絶縁膜738
のエッチング処理を行う。その結果、第2の導電層730a〜737aもエッチングされ
、端部が後退して小さくなり、第3の形状の導電層743〜749が形成される。図中で
750〜756は残存するゲート絶縁膜である。
Then, as shown in FIG. 9A, a third etching process is performed to form a gate insulating film 738.
Etching process is performed. As a result, the second conductive layers 730a to 737a are also etched, and the end portions recede and become small, so that third shape conductive layers 743 to 749 are formed. In the drawing, reference numerals 750 to 756 denote remaining gate insulating films.

そして図9(B)に示すように、レジストマスク757を形成し、pチャネル型TFT
を形成する島状半導体層708にp型を付与する不純物元素をドーピングする。p型を付
与する不純物元素として13族に属する元素であり、典型的にはボロン(B)を用いる。
第3の不純物領域758の不純物濃度は2×1020〜2×1021atoms/cm3となるように
する。不純物領域758にはリンが添加されているが、その1.5〜3倍の濃度でボロン
を添加して導電型を反転させておく。
Then, as shown in FIG. 9B, a resist mask 757 is formed and a p-channel TFT is formed.
An impurity element imparting p-type conductivity is doped into the island-shaped semiconductor layer 708 that forms the layers. It is an element belonging to Group 13 as an impurity element imparting p-type, and boron (B) is typically used.
The impurity concentration of the third impurity region 758 is set to 2 × 10 20 to 2 × 10 21 atoms / cm 3 . Phosphorus is added to the impurity region 758, but boron is added at a concentration 1.5 to 3 times that of the impurity region 758 to reverse the conductivity type.

以上までの工程でそれぞれの島状半導体層に不純物領域が形成される。第3の導電層7
44、745、746、748はゲート電極となり、第3の導電層750、754は配線
として利用する。特に、第3の導電層754は画素部においてソース配線となる。また、
第3の導電層749は各画素毎に形成する保持容量の一方の電極となる。
Through the above steps, impurity regions are formed in each island-like semiconductor layer. Third conductive layer 7
Reference numerals 44, 745, 746, and 748 serve as gate electrodes, and the third conductive layers 750 and 754 are used as wirings. In particular, the third conductive layer 754 serves as a source wiring in the pixel portion. Also,
The third conductive layer 749 serves as one electrode of a storage capacitor formed for each pixel.

その後、図9(C)に示すように、窒化シリコン膜または酸化窒化シリコン膜から成る
保護絶縁膜759をプラズマCVD法で形成する。そして導電型の制御を目的としてそれ
ぞれの島状半導体層に添加された不純物元素を活性化する工程を行う。活性化はファーネ
スアニール炉を用いる熱アニール法で行うことが好ましい。その他に、レーザーアニール
法、またはラピッドサーマルアニール法(RTA法)を適用することもできる。熱アニー
ル法では酸素濃度が1ppm以下、好ましくは0.1ppm以下の窒素雰囲気中で400
〜700℃、代表的には500〜600℃で行うものであり、本実施例では500℃で4
時間の熱処理を行う。その結果、保護絶縁膜759中の水素が放出させ、島状半導体膜中
に拡散させることで水素化を同時に行うことができる。
After that, as shown in FIG. 9C, a protective insulating film 759 made of a silicon nitride film or a silicon oxynitride film is formed by a plasma CVD method. Then, a process of activating the impurity element added to each island-like semiconductor layer is performed for the purpose of controlling the conductivity type. Activation is preferably performed by a thermal annealing method using a furnace annealing furnace. In addition, a laser annealing method or a rapid thermal annealing method (RTA method) can also be applied. In the thermal annealing method, the oxygen concentration is 400 ppm in a nitrogen atmosphere of 1 ppm or less, preferably 0.1 ppm or less.
˜700 ° C., typically 500 ° C. to 600 ° C., and in this example, 500 ° C. and 4 ° C.
Heat treatment for hours. As a result, hydrogen in the protective insulating film 759 is released and diffused into the island-shaped semiconductor film, whereby hydrogenation can be performed simultaneously.

触媒元素を用いた結晶化法で作製された島状半導体膜には、触媒元素が残留する。しか
し、この触媒元素はリンによるゲッタリング作用を用いて除去することができる。図8(
B)で示す工程において、島状半導体層708〜712にはリンが添加された第1の不純
物領域725〜729が一旦形成される。活性化のための熱処理で、触媒元素をリンが添
加されている領域にゲッタリングすることが可能である。即ち、チャネル形成領域から触
媒元素を除去することができる。
The catalyst element remains in the island-like semiconductor film manufactured by the crystallization method using the catalyst element. However, this catalytic element can be removed using the gettering action by phosphorus. FIG.
In the step shown in B), first impurity regions 725 to 729 to which phosphorus is added are once formed in the island-shaped semiconductor layers 708 to 712. In the heat treatment for activation, the catalytic element can be gettered to a region where phosphorus is added. That is, the catalyst element can be removed from the channel formation region.

水素化は3〜100%の水素を含む雰囲気中で、300〜450℃で1〜12時間の熱
処理を行っても良い。いずれにしても、水素により半導体層のダングリングボンドを終端
する工程である。水素化の他の手段として、プラズマ水素化(プラズマにより励起された
水素を用いる)を行うことも可能である。
Hydrogenation may be performed by heat treatment at 300 to 450 ° C. for 1 to 12 hours in an atmosphere containing 3 to 100% hydrogen. In any case, this is a step of terminating dangling bonds in the semiconductor layer with hydrogen. As another means for hydrogenation, plasma hydrogenation (using hydrogen excited by plasma) can be performed.

層間絶縁膜760は、ポリイミド、アクリルなどの有機絶縁物材料で形成し表面を平坦
化する。勿論、プラズマCVD法でTEOS(Tetraethyl Ortho silicate)を用いて形
成される酸化シリコン膜を適用しても良いが、平坦性を高める観点からは前記有機物材料
を用いることが望ましい。
The interlayer insulating film 760 is formed of an organic insulating material such as polyimide or acrylic to flatten the surface. Of course, a silicon oxide film formed using TEOS (Tetraethyl Ortho silicate) by a plasma CVD method may be applied, but from the viewpoint of improving flatness, it is desirable to use the organic material.

次いで、コンタクトホールを形成し、アルミニウム(Al)、チタン(Ti)
、タンタル(Ta)などを用いて、接続電極761、767、ソースまたはドレイン配線
762〜766を形成する。また、画素電極768、ゲート配線770、容量配線769
を形成する。
Next, contact holes are formed, aluminum (Al), titanium (Ti)
The connection electrodes 761 and 767 and the source or drain wirings 762 to 766 are formed using tantalum (Ta) or the like. In addition, the pixel electrode 768, the gate wiring 770, the capacitor wiring 769
Form.

以上の様にして、pチャネル型TFT803、nチャネル型TFT804、nチャネル
型TFT805を有する駆動回路801と、画素TFT806、保持容量807とを有す
る画素部802を同一基板上に形成することができる。本明細書中ではこのような基板を
便宜上アクティブマトリクス基板と呼ぶ。
As described above, the driver circuit 801 including the p-channel TFT 803, the n-channel TFT 804, and the n-channel TFT 805, and the pixel portion 802 including the pixel TFT 806 and the storage capacitor 807 can be formed over the same substrate. In this specification, such a substrate is referred to as an active matrix substrate for convenience.

駆動回路801のnチャネル型TFT804はチャネル形成領域810、第3の導電層
745から成るゲート電極と重なる第2の不純物領域811(Gate Overlapped Drain:
GOLD領域)、ゲート電極の外側に形成される第2の不純物領域812(Lightly Dope
d Drain:LDD領域)とソース領域またはドレイン領域として機能する第1の不純物領
域813を有している。nチャネル型TFT805も同様な構成とし、チャネル形成領域
814、第3の導電層746から成るゲート電極と重なる第2の不純物領域815、ゲー
ト電極の外側に形成される第2の不純物領域816とソース領域またはドレイン領域とし
て機能する第1の不純物領域817を有している。pチャネル型TFT803にはチャネ
ル形成領域808、ソース領域またはドレイン領域として機能する第3の不純物領域80
9を有している。
The n-channel TFT 804 of the driver circuit 801 includes a channel formation region 810 and a second impurity region 811 (Gate Overlapped Drain: overlapping with a gate electrode including the third conductive layer 745).
GOLD region), a second impurity region 812 (Lightly Dope formed outside the gate electrode)
d Drain: LDD region) and a first impurity region 813 which functions as a source region or a drain region. The n-channel TFT 805 has the same structure, a channel formation region 814, a second impurity region 815 that overlaps with the gate electrode formed of the third conductive layer 746, a second impurity region 816 formed outside the gate electrode, and a source The first impurity region 817 functioning as a region or a drain region is provided. The p-channel TFT 803 includes a channel formation region 808 and a third impurity region 80 that functions as a source region or a drain region.
9.

画素部802の画素TFT806にはチャネル形成領域818、ゲート電極を形成する
第3の導電層748と重なる第2の不純物領域819(GOLD領域)
、ゲート電極の外側に形成される第2の不純物領域820(LDD領域)とソース領域ま
たはドレイン領域として機能する第1の不純物領域821、822、823を有している
。また、保持容量807の一方の電極として機能する半導体層712には第1の不純物領
域825、第2の不純物領域824が形成されている。保持容量は容量配線749とその
間の絶縁層(ゲート絶縁膜と同じ層)と半導体層712で形成されている。
A pixel TFT 806 in the pixel portion 802 includes a channel formation region 818 and a second impurity region 819 (GOLD region) that overlaps with the third conductive layer 748 forming a gate electrode.
, A second impurity region 820 (LDD region) formed outside the gate electrode and first impurity regions 821, 822, and 823 functioning as a source region or a drain region. Further, a first impurity region 825 and a second impurity region 824 are formed in the semiconductor layer 712 functioning as one electrode of the storage capacitor 807. The storage capacitor is formed of a capacitor wiring 749, an insulating layer therebetween (the same layer as a gate insulating film), and a semiconductor layer 712.

このように、チャネル形成領域は島状半導体層が島状絶縁膜と重なる領域に形成される
ようにする。島状絶縁膜上の島状半導体膜は結晶粒の大粒形化が実現されているので、こ
の部分でチャネル形成領域を形成すると、結晶粒界の影響が少ないことに起因してTFT
の動作速度を高めることができる。
Thus, the channel formation region is formed in a region where the island-shaped semiconductor layer overlaps with the island-shaped insulating film. Since the island-shaped semiconductor film on the island-shaped insulating film has a large crystal grain size, if a channel formation region is formed in this part, the TFT is not affected by the grain boundary.
Can increase the operation speed.

図10は、図9(C)で示す画素部802の上面図を示す。図10において、A−A'
線が図9(C)で示す断面図に対応している。本実施例で示す画素構造は、ソース配線7
47が層間絶縁膜760の下に形成される構造であり、層間絶縁膜760上に形成される
画素電極768をソース配線747とオーバーラップさせて形成している。また、島状半
導体層711は、ゲート電極748との交差部(チャネル形成領域)上にゲート配線77
0が形成され、遮光性を持たせている。このような構成とすることにより、画素電極の面
積を大きくすることが可能であり、開口率を向上させることができる。
FIG. 10 is a top view of the pixel portion 802 shown in FIG. In FIG. 10, AA ′
The line corresponds to the cross-sectional view shown in FIG. The pixel structure shown in this embodiment has a source wiring 7
Reference numeral 47 denotes a structure formed below the interlayer insulating film 760, and the pixel electrode 768 formed on the interlayer insulating film 760 is formed so as to overlap the source wiring 747. In addition, the island-shaped semiconductor layer 711 has a gate wiring 77 on the intersection (channel formation region) with the gate electrode 748.
0 is formed to provide light shielding properties. With such a structure, the area of the pixel electrode can be increased and the aperture ratio can be improved.

また、本実施例で示す工程に従えば、アクティブマトリクス基板の作製に必要なフォト
マスクの数を6枚(島状絶縁膜パターン、島状半導体層パターン、第1配線パターン(ゲ
ート配線、島状のソース配線、容量配線)、nチャネル領域のマスクパターン、コンタク
トホールパターン、第2配線パターン(画素電極、接続電極含む))とすることができる
。その結果、工程を短縮し、製造コストの低減及び歩留まりの向上に寄与することができ
る。
Further, according to the steps shown in this embodiment, the number of photomasks necessary for manufacturing the active matrix substrate is six (an island-like insulating film pattern, an island-like semiconductor layer pattern, a first wiring pattern (a gate wiring, an island-like shape). Source wiring, capacitor wiring), n-channel region mask pattern, contact hole pattern, second wiring pattern (including pixel electrode and connection electrode)). As a result, the process can be shortened, and the manufacturing cost can be reduced and the yield can be improved.

本実施例では、実施例1で作製したアクティブマトリクス基板から、アクティブマトリ
クス型液晶表示装置を作製する工程を以下に説明する。まず、実施例1に従い、図9(C
)の状態のアクティブマトリクス基板を得た後、図11で示すように柱状のスペーサ90
1を形成する。このような柱状スペーサは、感光性の樹脂膜を形成し、露光及び現像処理
して所定の位置に形成する。感光性の樹脂膜の材料に限定はないが、例えば、JSR社製
のNN700を用い、スピナーで塗布し、クリーンオーブンを用い150〜200℃で加
熱して硬化させて形成する。このようにして作製されるスペーサは露光と現像処理の条件
によって形状を異ならせることができるが、好ましくは、柱状スペーサ901の高さは2
〜7μm、好ましくは4〜6μmとし、その形状は柱状で頂部が平坦な形状となるようにす
ると、対向側の基板を合わせたときに液晶表示パネルとしての機械的な強度を確保するこ
とができる。その上に配向膜902を形成しラビング処理をする。
In this embodiment, a process for manufacturing an active matrix liquid crystal display device from the active matrix substrate manufactured in Embodiment 1 will be described below. First, according to Example 1, FIG.
After obtaining the active matrix substrate in the state of), columnar spacers 90 as shown in FIG.
1 is formed. Such a columnar spacer is formed at a predetermined position by forming a photosensitive resin film, exposing and developing. The material of the photosensitive resin film is not limited. For example, NN700 manufactured by JSR is used, applied with a spinner, and cured by heating at 150 to 200 ° C. using a clean oven. The spacers thus produced can have different shapes depending on the conditions of exposure and development processing. Preferably, the height of the columnar spacer 901 is 2
When the shape is columnar and the top is flat, the mechanical strength as a liquid crystal display panel can be ensured when the opposite substrates are combined. . An alignment film 902 is formed thereon and a rubbing process is performed.

対向基板904には対向電極905を形成し、配向膜906を形成した後ラビング処理
を行う。そして、アクティブマトリクス基板と対向基板とをシール剤903で貼り合わせ
る。シール剤903にはフィラーが混入されていて、このフィラーとスペーサ901によ
って均一な間隔を持って2枚の基板が貼り合わせることができる。その後、両基板の間に
液晶材料907を注入し、封止剤(図示せず)によって完全に封止する。液晶材料には公
知の液晶材料を用いれば良い。このようにして図11に示すアクティブマトリクス型液晶
表示装置が完成する。
A counter electrode 905 is formed on the counter substrate 904, an alignment film 906 is formed, and then a rubbing process is performed. Then, the active matrix substrate and the counter substrate are bonded together with a sealant 903. A filler is mixed in the sealant 903, and two substrates can be bonded to each other with a uniform interval by the filler and the spacer 901. Thereafter, a liquid crystal material 907 is injected between both substrates and completely sealed with a sealant (not shown). A known liquid crystal material may be used as the liquid crystal material. Thus, the active matrix type liquid crystal display device shown in FIG. 11 is completed.

このようなアクティブマトリクス型液晶表示装置の構成を図12の斜視図を用いて説明
する。図12では、図9〜図11との関連を明確にするため、共通する符号を用いて説明
する。図12においてアクティブマトリクス基板は、ガラス基板701上に形成された、
画素部802と、駆動回路801とその他の信号処理回路913とで構成される。駆動回
路はゲート配線770に接続するものと、ソース配線747に接続するものとで構成がこ
となり、それぞれ別々に形成される。画素部802には画素TFT806と保持容量80
7が設けられ、画素部の周辺に設けられる駆動回路はCMOS回路を基本として構成され
ている。画素TFT806はゲート配線770とソース配線747の交点に応じて設けら
れている。また、フレキシブルプリント配線板(Flexible Printed Circuit:FPC)9
10が外部入力端子911に接続していて画像信号などを入力するのに用いる。
そして接続配線912でそれぞれの駆動回路に接続している。また、対向基板904には
図示していないが透明電極が設けられている。
The structure of such an active matrix liquid crystal display device will be described with reference to the perspective view of FIG. In FIG. 12, in order to clarify the relationship with FIGS. In FIG. 12, the active matrix substrate is formed on the glass substrate 701.
A pixel portion 802, a drive circuit 801, and other signal processing circuits 913 are included. The driver circuit is different in structure from that connected to the gate wiring 770 and that connected to the source wiring 747, and is formed separately. The pixel portion 802 includes a pixel TFT 806 and a storage capacitor 80
7 and a drive circuit provided around the pixel portion is configured based on a CMOS circuit. The pixel TFT 806 is provided in accordance with the intersection of the gate wiring 770 and the source wiring 747. In addition, flexible printed circuit (FPC) 9
10 is connected to the external input terminal 911 and used for inputting an image signal or the like.
The connection wiring 912 is connected to each drive circuit. The counter substrate 904 is provided with a transparent electrode (not shown).

このようにして作製されるアクティブマトリクス型液晶表示装置は反射型であり、携帯
型情報端末の表示装置として好適に用いることができる。特に、本発明のレーザーアニー
ル法を採用することにより、作製されるTFTは高速動作が可能となり、駆動回路を一体
形成したアクティブマトリクス型液晶表示装置の高精細化やデジタル駆動などを可能とす
ることができる。
The active matrix liquid crystal display device thus manufactured is a reflection type and can be suitably used as a display device for a portable information terminal. In particular, by adopting the laser annealing method of the present invention, the fabricated TFT can operate at high speed, and the active matrix type liquid crystal display device in which the drive circuit is integrally formed can be made high definition and digitally driven. Can do.

図9(C)または図10において(実施例1)、画素電極768を透明導電膜で形成す
れば、透過型の表示装置を形成することができる。透明導電膜の材料は、酸化インジウム
(In2O3)や酸化インジウム酸化スズ合金(In2O3―SnO2;ITO)などをスパ
ッタ法や真空蒸着法などを用いて形成する。このような材料のエッチング処理は塩酸系の
溶液により行う。また、ITOのエッチングは残渣が発生しやすいので、エッチング加工
性を改善するために酸化インジウム酸化亜鉛合金(In2O3―ZnO)を用いても良い。
酸化インジウム酸化亜鉛合金は表面平滑性に優れ、ITOに対して熱安定性にも優れてい
る。同様に、酸化亜鉛(ZnO)も適した材料であり、さらに可視光の透過率や導電率を
高めるためにガリウム(Ga)を添加した酸化亜鉛(ZnO:Ga)などを用いることが
できる。
In FIG. 9C or FIG. 10 (Example 1), when the pixel electrode 768 is formed using a transparent conductive film, a transmissive display device can be formed. As a material for the transparent conductive film, indium oxide (In 2 O 3), indium tin oxide alloy (In 2 O 3 —SnO 2; ITO), or the like is formed by a sputtering method, a vacuum evaporation method, or the like. Etching treatment of such a material is performed with a hydrochloric acid based solution. In addition, since ITO easily generates residues, an indium oxide-zinc oxide alloy (In2O3-ZnO) may be used to improve etching processability.
Indium oxide-zinc oxide alloy has excellent surface smoothness and thermal stability with respect to ITO. Similarly, zinc oxide (ZnO) is also a suitable material, and zinc oxide (ZnO: Ga) to which gallium (Ga) is added in order to increase visible light transmittance and conductivity can be used.

図13は本発明の画素構造を用いて作製される反射型液晶表示装置のアクティブマトリ
クス型液晶表示装置を直視型の表示装置として用いる例を示す。アクティブマトリクス基
板1303には画素部1301及び駆動回路部1302が形成され、シール材1306に
より対向基板1304が接着され、その間に液晶層1305が形成されている。
FIG. 13 shows an example in which an active matrix liquid crystal display device of a reflective liquid crystal display device manufactured using the pixel structure of the present invention is used as a direct-view display device. A pixel portion 1301 and a driver circuit portion 1302 are formed on the active matrix substrate 1303, a counter substrate 1304 is bonded with a sealant 1306, and a liquid crystal layer 1305 is formed therebetween.

図13の構成は、フロントライトを用いた反射型液晶表示装置の例であり、偏光板13
07上にフロントライトシステム1308を設ける。反射型液晶表示装置は、昼間明るい
場所では外光を利用して画像の表示を行うが、夜間など十分な外光を導入できない場合に
は、フロントライトを用いて表示を行う方式を採用することができる。いずれにしても、
本発明の画素構造とすることにより、画素部における画素電極の占める割合が大きくなり
、明るい画像表示を実現することができる。また、フロントライトを用いる場合には、照
射する光の強度を小さくすることができ、このような液晶表示装置を組み込んだ電子装置
の消費電力を少なくすることができる。
The configuration of FIG. 13 is an example of a reflective liquid crystal display device using a front light.
A front light system 1308 is provided on 07. Reflective liquid crystal display devices use external light to display images in bright places in the daytime, but if sufficient external light cannot be introduced, such as at night, use a system that uses the front light to display. Can do. In any case,
With the pixel structure of the present invention, the ratio of the pixel electrode in the pixel portion is increased, and a bright image display can be realized. In addition, when a front light is used, the intensity of light to be irradiated can be reduced, and the power consumption of an electronic device incorporating such a liquid crystal display device can be reduced.

本実施例では、実施例1で示したアクティブマトリクス基板を、エレクトロルミネッセ
ンス(EL:Electro Luminescence)材料を用いた自発光型の表示装置(以下、EL表示
装置と記す)に適用する場合について説明する。
In this embodiment, the case where the active matrix substrate shown in Embodiment 1 is applied to a self-luminous display device using an electroluminescence (EL) material (hereinafter referred to as an EL display device) will be described. .

図14は画素部の断面図を示し、スイッチング用TFT901、電流制御用TFT90
2、保持容量903が形成されている様子を示す。これらのTFTは実施例1と同様の工
程で作製される。スイッチング用TFT901はnチャネル型TFTであり、ゲート電極
951の下の半導体層955にチャネル形成領域904、LDD領域となる第2の不純物
領域905、ソースまたはドレイン領域となる第1の不純物領域906を有している。そ
して、半導体層955はソース配線953と接続電極961により接続されている。
FIG. 14 is a cross-sectional view of the pixel portion, and includes a switching TFT 901 and a current control TFT 90.
2 shows a state in which a storage capacitor 903 is formed. These TFTs are manufactured in the same process as in the first embodiment. The switching TFT 901 is an n-channel TFT, and a channel formation region 904, a second impurity region 905 serving as an LDD region, and a first impurity region 906 serving as a source or drain region are formed in a semiconductor layer 955 below the gate electrode 951. Have. The semiconductor layer 955 is connected to the source wiring 953 by the connection electrode 961.

電流制御用TFT902はpチャネル型TFTであり、ゲート電極952の下の半導体
層956にチャネル形成領域907、ソースまたはドレイン領域となる第3の不純物領域
908を有している。そして、電流制御用TFT902のソース側は電源線964と接続
し、ドレイン側はドレイン電極965と接続している。さらに、ドレイン電極965には
透明導電膜で形成される画素電極966が接続している。また、容量配線952と半導体
層956とが重なる領域において保持容量903が形成される。また、保護絶縁膜959
、層間絶縁膜960は実施例1と同様のものとする。
The current control TFT 902 is a p-channel TFT and includes a channel formation region 907 and a third impurity region 908 to be a source or drain region in the semiconductor layer 956 below the gate electrode 952. The source side of the current control TFT 902 is connected to the power supply line 964, and the drain side is connected to the drain electrode 965. Further, a pixel electrode 966 formed of a transparent conductive film is connected to the drain electrode 965. In addition, a storage capacitor 903 is formed in a region where the capacitor wiring 952 and the semiconductor layer 956 overlap. In addition, the protective insulating film 959
The interlayer insulating film 960 is the same as that in the first embodiment.

図14の断面図は、図15の画素部の上面図で示すB−B’線に対応したものである。
ソース配線953は、画素電極967及び隣接する画素電極971の下側に形成され、端
部がソース配線753と重なり部を形成することにより遮光性を高めている。
The cross-sectional view of FIG. 14 corresponds to the BB ′ line shown in the top view of the pixel portion of FIG.
The source wiring 953 is formed below the pixel electrode 967 and the adjacent pixel electrode 971, and has an end portion that overlaps with the source wiring 753, thereby improving light shielding properties.

画素部には、絶縁膜でなるバンク967が形成され、溶液塗布によりポリビニルカルバ
ゾールなどの材料でなる発光層968が形成される。その上にはカリウムアセチルアセト
ネート(acacKと表記される)でなる電子注入層969、アルミニウム合金でなる陰
極970が形成される。この場合、陰極970がパッシベーション膜としても機能する。
こうして自発光型のEL素子が形成される。
本実施例の場合、発光層968で発生した光はアクティブマトリクス基板の方に向かって
放射される。
In the pixel portion, a bank 967 made of an insulating film is formed, and a light emitting layer 968 made of a material such as polyvinyl carbazole is formed by solution application. An electron injection layer 969 made of potassium acetylacetonate (denoted as acacK) and a cathode 970 made of an aluminum alloy are formed thereon. In this case, the cathode 970 also functions as a passivation film.
Thus, a self-luminous EL element is formed.
In this embodiment, light generated in the light emitting layer 968 is emitted toward the active matrix substrate.

このように、本発明の画素構造とすることにより、アクティブマトリクス型の自発光表
示装置において開口率を向上させることができる。その結果、明るく鮮明な画像表示を可
能とする。
As described above, with the pixel structure of the present invention, the aperture ratio can be improved in an active matrix self-luminous display device. As a result, a bright and clear image can be displayed.

本実施例では、本発明の表示装置を組み込んだ半導体装置について示す。このような半
導体装置には、携帯情報端末(電子手帳、モバイルコンピュータ、携帯電話等)、ビデオ
カメラ、スチルカメラ、パーソナルコンピュータ、テレビ等が挙げられる。それらの一例
を図16と図17に示す。
In this embodiment, a semiconductor device incorporating the display device of the present invention is shown. Examples of such a semiconductor device include a portable information terminal (electronic notebook, mobile computer, mobile phone, etc.), a video camera, a still camera, a personal computer, a television, and the like. Examples of these are shown in FIGS. 16 and 17.

図16(A)は携帯電話であり、本体2901、音声出力部9002、音声入力部29
03、表示装置2904、操作スイッチ2905、アンテナ2906から構成されている
。本発明は表示装置2904に適用することができ、特に、実施例4で示す反射型の液晶
表示装置は低消費電力化の観点から適している。
FIG. 16A illustrates a mobile phone, which includes a main body 2901, an audio output unit 9002, and an audio input unit 29.
03, a display device 2904, an operation switch 2905, and an antenna 2906. The present invention can be applied to the display device 2904. In particular, the reflective liquid crystal display device shown in Embodiment 4 is suitable from the viewpoint of reducing power consumption.

図16(B)はビデオカメラであり、本体9101、表示装置9102、音声入力部9
103、操作スイッチ9104、バッテリー9105、受像部9106から成っている。
本発明は表示装置9102に適用することができる。特に、実施例4で示す反射型の液晶
表示装置は低消費電力化の観点から適している。
FIG. 16B shows a video camera, which includes a main body 9101, a display device 9102, and an audio input unit 9.
103, an operation switch 9104, a battery 9105, and an image receiving unit 9106.
The present invention can be applied to the display device 9102. In particular, the reflective liquid crystal display device shown in Example 4 is suitable from the viewpoint of reducing power consumption.

図16(C)はモバイルコンピュータ或いは携帯型情報端末であり、本体9201、カ
メラ部9202、受像部9203、操作スイッチ9204、表示装置9205で構成され
ている。本発明は表示装置9205に適用することができる。
特に、実施例4で示す反射型の液晶表示装置は低消費電力化の観点から適している。
FIG. 16C illustrates a mobile computer or a portable information terminal, which includes a main body 9201, a camera portion 9202, an image receiving portion 9203, operation switches 9204, and a display device 9205. The present invention can be applied to the display device 9205.
In particular, the reflective liquid crystal display device shown in Example 4 is suitable from the viewpoint of reducing power consumption.

図16(D)はテレビ受像器であり、本体9401、スピーカー9402、表示装置9
403、受信装置9404、増幅装置9405等で構成される。本発明は表示装置940
3に適用することができる。特に、実施例4で示す反射型の液晶表示装置は低消費電力化
の観点から適している。
FIG. 16D illustrates a television receiver, which includes a main body 9401, a speaker 9402, and a display device 9.
403, a receiving device 9404, an amplifying device 9405, and the like. The present invention provides a display device 940.
3 can be applied. In particular, the reflective liquid crystal display device shown in Example 4 is suitable from the viewpoint of reducing power consumption.

図16(E)は携帯書籍であり、本体9501、表示装置9502、9503、記憶媒
体9504、操作スイッチ9505、アンテナ9506から構成されており、ミニディス
ク(MD)やDVDに記憶されたデータや、アンテナで受信したデータを表示するもので
ある。直視型の表示装置9502、9503は特に、実施例4で示す反射型の液晶表示装
置は低消費電力化の観点から適している。
FIG. 16E illustrates a portable book, which includes a main body 9501, display devices 9502 and 9503, a storage medium 9504, operation switches 9505, and an antenna 9506, and data stored in a minidisc (MD) or DVD, The data received by the antenna is displayed. The direct-view display devices 9502 and 9503 are particularly suitable for the reflective liquid crystal display device shown in Embodiment 4 from the viewpoint of reducing power consumption.

図17(A)はパーソナルコンピュータであり、本体9601、画像入力部9602、
表示装置9603、キーボード9604で構成される。本発明は表示装置9603に適用
することができる。特に、実施例4で示す反射型の液晶表示装置は低消費電力化の観点か
ら適している。
FIG. 17A illustrates a personal computer, which includes a main body 9601, an image input portion 9602,
A display device 9603 and a keyboard 9604 are included. The present invention can be applied to the display device 9603. In particular, the reflective liquid crystal display device shown in Example 4 is suitable from the viewpoint of reducing power consumption.

図17(B)はプログラムを記録した記録媒体(以下、記録媒体と呼ぶ)を用いるプレ
ーヤーであり、本体9701、表示装置9702、スピーカ部9703、記録媒体970
4、操作スイッチ9705で構成される。なお、この装置は記録媒体としてDVD(Di
gtial Versatile Disc)、CD等を用い、音楽鑑賞や映画鑑賞やゲー
ムやインターネットを行うことができる。本発明は表示装置9702に適用することがで
きる。特に、実施例4で示す反射型の液晶表示装置は低消費電力化の観点から適している
FIG. 17B shows a player using a recording medium (hereinafter referred to as a recording medium) on which a program is recorded. The main body 9701, a display device 9702, a speaker unit 9703, and a recording medium 970 are shown.
4 and operation switch 9705. This apparatus uses a DVD (Di as a recording medium).
gial Versatile Disc), CD, etc. can be used for music appreciation, movie appreciation, games, and the Internet. The present invention can be applied to the display device 9702. In particular, the reflective liquid crystal display device shown in Example 4 is suitable from the viewpoint of reducing power consumption.

図17(C)はデジタルカメラであり、本体9801、表示装置9802、接眼部98
03、操作スイッチ9804、受像部(図示しない)で構成される。本発明は表示装置9
802に適用することができる。特に、実施例4で示す反射型の液晶表示装置は低消費電
力化の観点から適している。
FIG. 17C illustrates a digital camera, which includes a main body 9801, a display device 9802, and an eyepiece unit 98.
03, an operation switch 9804, and an image receiving unit (not shown). The present invention provides a display device 9
802 can be applied. In particular, the reflective liquid crystal display device shown in Example 4 is suitable from the viewpoint of reducing power consumption.

図18(A)はフロント型プロジェクターであり、投射装置3601、スクリーン36
02で構成される。本発明は投射装置3601やその他の信号制御回路に適用することが
できる。
FIG. 18A shows a front type projector, which includes a projection device 3601 and a screen 36.
02. The present invention can be applied to the projection device 3601 and other signal control circuits.

図18(B)はリア型プロジェクターであり、本体3701、投射装置3702、ミラ
ー3703、スクリーン3704で構成される。本発明は投射装置3702やその他の信
号制御回路に適用することができる。
FIG. 18B shows a rear projector, which includes a main body 3701, a projection device 3702, a mirror 3703, and a screen 3704. The present invention can be applied to the projection device 3702 and other signal control circuits.

尚、図18(C)は、図18(A)及び図18(B)中における投射装置3601、3
702の構造の一例を示した図である。投射装置3601、3702は、光源光学系38
01、ミラー3802、3804〜3806、ダイクロイックミラー3803、プリズム
3807、液晶表示装置3808、位相差板3809、投射光学系3810で構成される
。投射光学系3810は、投射レンズを含む光学系で構成される。本実施例は三板式の例
を示したが、特に限定されず、例えば単板式であってもよい。また、図18(C)中にお
いて矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位
相差を調節するためのフィルム、IRフィルム等の光学系を設けてもよい。
Note that FIG. 18C shows the projection devices 3601, 3 in FIGS. 18A and 18B.
It is the figure which showed an example of the structure of 702. FIG. The projection devices 3601 and 3702 are light source optical systems 38.
01, mirrors 3802, 3804 to 3806, a dichroic mirror 3803, a prism 3807, a liquid crystal display device 3808, a phase difference plate 3809, and a projection optical system 3810. The projection optical system 3810 is composed of an optical system including a projection lens. Although the present embodiment shows a three-plate type example, it is not particularly limited, and for example, a single-plate type may be used. Further, the practitioner may appropriately provide an optical system such as an optical lens, a film having a polarization function, a film for adjusting a phase difference, or an IR film in the optical path indicated by an arrow in FIG. Good.

また、図18(D)は、図18(C)中における光源光学系3801の構造の一例を示
した図である。本実施例では、光源光学系3801は、リフレクター3811、光源38
12、レンズアレイ3813、3814、偏光変換素子3815、集光レンズ3816で
構成される。なお、図18(D)に示した光源光学系は一例であって特に限定されない。
例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相
差を調節するフィルム、IRフィルム等の光学系を設けてもよい。
FIG. 18D illustrates an example of the structure of the light source optical system 3801 in FIG. In this embodiment, the light source optical system 3801 includes a reflector 3811 and a light source 38.
12, lens arrays 3813 and 3814, a polarization conversion element 3815, and a condenser lens 3816. Note that the light source optical system illustrated in FIG. 18D is an example and is not particularly limited.
For example, the practitioner may appropriately provide an optical system such as an optical lens, a film having a polarization function, a film for adjusting a phase difference, or an IR film in the light source optical system.

Claims (2)

スイッチング用TFTのゲート電極と、
電流制御用TFTのゲート電極と、
前記スイッチング用TFTのゲート電極に近接して設けられた前記スイッチング用TFTの半導体層と、
前記電流制御用TFTのゲート電極に近接して設けられた前記電流制御用TFTの半導体層と、
前記スイッチング用TFTのゲート電極および前記電流制御用TFTのゲート電極と同一面上に設けられたソース配線と、
前記スイッチング用TFTのゲート電極、前記電流制御用TFTのゲート電極、および前記ソース配線を覆う絶縁膜と、
前記絶縁膜の上方に設けられ、前記スイッチング用TFTのゲート電極と電気的に接続されたゲート配線と、
前記絶縁膜の上方に設けられ、前記ソース配線および前記スイッチング用TFTの半導体層に電気的に接続された第1の接続配線と、
前記絶縁膜の上方に設けられ、前記電流制御用TFTのゲート電極および前記スイッチング用TFTの半導体層に電気的に接続された第2の接続配線と、
前記絶縁膜の上方に設けられ、前記電流制御用TFTに電気的と接続された電源線と、
前記絶縁膜の上方に設けられ、前記電流制御用TFTの半導体層と電気的に接続された画素電極と、発光層と、前記画素電極と対向する電極を有するEL素子と、
を有する画素を有し、
前記画素電極と前記ソース配線は重なって配置されているEL表示装置の作製方法であって、
前記スイッチング用TFTの半導体層および前記電流制御用TFTの半導体層の半導体層を形成する工程と、
前記スイッチング用TFTのゲート電極、前記電流制御用TFTのゲート電極、前記ソース配線を同時に形成する工程と、
前記絶縁膜を形成する工程と、
前記絶縁膜の上方に、前記ゲート配線、前記第1の接続配線、前記第2の接続配線、前記電源線を同時に形成する工程と、
前記画素電極を形成する工程と、
を有することを特徴とするEL表示装置の作製方法。
A switching TFT gate electrode;
A gate electrode of a current control TFT;
A semiconductor layer of the switching TFT provided close to the gate electrode of the switching TFT;
A semiconductor layer of the current control TFT provided close to the gate electrode of the current control TFT;
A source wiring provided on the same plane as the gate electrode of the switching TFT and the gate electrode of the current control TFT;
An insulating film covering the gate electrode of the switching TFT, the gate electrode of the current control TFT, and the source wiring;
A gate wiring provided above the insulating film and electrically connected to the gate electrode of the switching TFT;
A first connection wiring provided above the insulating film and electrically connected to the semiconductor layer of the source wiring and the switching TFT;
A second connection wiring provided above the insulating film and electrically connected to the gate electrode of the current control TFT and the semiconductor layer of the switching TFT;
A power line provided above the insulating film and electrically connected to the current control TFT;
An EL element provided above the insulating film and electrically connected to the semiconductor layer of the current control TFT, a light emitting layer, and an EL element having an electrode facing the pixel electrode;
A pixel having
The pixel electrode and the source line overlap each other in a method for manufacturing an EL display device,
Forming a semiconductor layer of the switching TFT and a semiconductor layer of the semiconductor layer of the current control TFT;
Simultaneously forming the gate electrode of the switching TFT, the gate electrode of the current control TFT, and the source wiring;
Forming the insulating film;
Forming the gate wiring, the first connection wiring, the second connection wiring, and the power supply line simultaneously on the insulating film;
Forming the pixel electrode;
A method for manufacturing an EL display device, comprising:
請求項1において、前記EL表示装置は、保持容量を有し、前記保持容量の一方の電極は前記スイッチング用TFTのゲート電極、前記電流制御用TFTのゲート電極、前記ソース配線と同時に形成されることを特徴とするEL表示装置の作製方法。   2. The EL display device according to claim 1, wherein the EL display device has a storage capacitor, and one electrode of the storage capacitor is formed simultaneously with the gate electrode of the switching TFT, the gate electrode of the current control TFT, and the source wiring. A manufacturing method of an EL display device.
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