JP2012037664A - Integrated circuit device and electronic equipment - Google Patents
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Abstract
Description
本発明は、ＥＰＤ（electrophoretic display）パネル（電気泳動表示パネル）等の電気光学パネルを駆動する集積回路装置、及び、そのような集積回路装置を搭載した電子機器等に関する。 The present invention relates to an integrated circuit device that drives an electro-optical panel such as an EPD (electrophoretic display) panel (electrophoretic display panel), and an electronic device or the like equipped with such an integrated circuit device.
例えば、ＥＰＤパネルは、トッププレーン電極と複数のセグメント電極との間に設けられた電気泳動層を含んでおり、セグメント電極とトッププレーン電極との間に駆動電圧を印加することによって、そのセグメント電極に対応する画素の色が変化する。そのような電気光学パネルを駆動するために、表示ドライバーと呼ばれる集積回路装置が用いられている。 For example, an EPD panel includes an electrophoretic layer provided between a top plane electrode and a plurality of segment electrodes. By applying a driving voltage between the segment electrode and the top plane electrode, the segment electrode The color of the pixel corresponding to. In order to drive such an electro-optical panel, an integrated circuit device called a display driver is used.
また、大きさの異なる電気光学パネルに対応するために、複数の表示ドライバーを組み合わせて使用することも考えられる。例えば、小さいサイズの電気光学パネル（例えば、６４セグメント）を駆動するためには、１つの表示ドライバーのみを用い、大きいサイズの電気光学パネル（例えば、３２０セグメント）を駆動するためには、複数の表示ドライバーを組み合わせて用いることが考えられる。 In addition, in order to cope with electro-optical panels having different sizes, it is conceivable to use a combination of a plurality of display drivers. For example, to drive a small size electro-optic panel (eg, 64 segments), only one display driver is used, and to drive a large size electro-optic panel (eg, 320 segments), a plurality of A combination of display drivers can be considered.
ところで、電気光学パネルを駆動するための駆動電圧は、表示ドライバー内の昇圧回路が電源電圧を昇圧することによって生成する昇圧電源電圧を用いて生成される。従って、複数の表示ドライバーを組み合わせて１つの電気光学パネルを駆動する場合に、それらの表示ドライバーにおいて個別に昇圧電源電圧を生成すると、複数の表示ドライバーから出力される駆動電圧の間に差が生じて、複数の表示ドライバーによってそれぞれ駆動される複数の表示領域の間に輝度差が発生してしまう。 By the way, the drive voltage for driving the electro-optical panel is generated using the boosted power supply voltage generated by the booster circuit in the display driver boosting the power supply voltage. Therefore, when a plurality of display drivers are combined to drive one electro-optical panel, if the boosted power supply voltage is generated individually in those display drivers, a difference occurs between the drive voltages output from the plurality of display drivers. As a result, a luminance difference occurs between a plurality of display areas respectively driven by a plurality of display drivers.
関連する技術として、特許文献１には、液晶表示装置において、複数の駆動回路を連携させて１つの液晶表示パネルを駆動する場合に、表示品質の低下を防ぐことが可能な技術が開示されている。この液晶表示装置は、複数の画素がマトリクス状に配置された表示パネルと、表示パネルに接続されたプリント配線板と、表示パネル又はプリント配線板に搭載された第１の駆動回路部品及び第２の駆動回路部品とを有し、複数の画素が、第１の電極及び第２の電極を有し、第１の駆動回路部品及び第２の駆動回路部品が、階調基準電圧に基づいて画素の第１の電極に加える階調電圧を生成する階調電圧生成回路と、階調基準電圧を生成する基準階調電圧回路とを有し、第２の駆動回路部品の階調電圧生成回路が、第１の駆動回路部品の基準階調電圧回路に接続されており、第１の駆動回路部品の階調電圧生成回路及び第２の駆動回路部品の階調電圧生成回路が、第１の駆動回路部品の基準階調電圧回路で生成した階調基準電圧に基づいて階調電圧をそれぞれ生成する。 As a related technique, Patent Document 1 discloses a technique capable of preventing deterioration in display quality when a liquid crystal display device drives a single liquid crystal display panel in cooperation with a plurality of drive circuits. Yes. The liquid crystal display device includes a display panel in which a plurality of pixels are arranged in a matrix, a printed wiring board connected to the display panel, a first drive circuit component and a second mounted on the display panel or the printed wiring board. A plurality of pixels having a first electrode and a second electrode, and the first drive circuit component and the second drive circuit component are pixels based on a gradation reference voltage A gradation voltage generation circuit for generating a gradation voltage to be applied to the first electrode and a reference gradation voltage circuit for generating a gradation reference voltage, and the gradation voltage generation circuit of the second drive circuit component is Are connected to the reference gradation voltage circuit of the first drive circuit component, and the gradation voltage generation circuit of the first drive circuit component and the gradation voltage generation circuit of the second drive circuit component are connected to the first drive circuit component. Based on the gradation reference voltage generated by the reference gradation voltage circuit of the circuit component, To generate a voltage, respectively.
特許文献１によれば、複数の駆動回路を連携させて１つの液晶表示パネルを駆動する場合に、それらの駆動回路が同一の階調基準電圧に基づいて階調電圧を生成するので、複数の駆動回路によってそれぞれ駆動される複数の表示領域の間で輝度を揃えることができる。しかしながら、特許文献１には、複数の集積回路装置が昇圧電源電圧を用いて駆動信号を生成する場合に、それらの集積回路装置間において昇圧電源電圧をどのようにして揃えるかについては開示されていない。 According to Patent Document 1, when a plurality of drive circuits are linked to drive one liquid crystal display panel, the drive circuits generate grayscale voltages based on the same grayscale reference voltage. The luminance can be made uniform among a plurality of display areas respectively driven by the drive circuit. However, Patent Document 1 discloses how boosted power supply voltages are made uniform among a plurality of integrated circuit devices when a plurality of integrated circuit devices generate a drive signal using the boosted power supply voltage. Absent.
複数の集積回路装置を組み合わせて１つの電気光学パネルを駆動する場合に、複数の集積回路装置によってそれぞれ駆動される複数の表示領域の間に輝度差を発生させないために、特定の集積回路装置の昇圧回路によって生成される昇圧電源電圧を複数の集積回路装置において共通に用いることも考えられる。しかし、その場合には、駆動できる電気光学パネルの大きさが特定の集積回路装置の昇圧回路の能力によって制限されてしまい、また、他の集積回路装置の昇圧回路において無駄な消費電力が発生するという問題がある。 When a single electro-optical panel is driven by combining a plurality of integrated circuit devices, in order not to generate a luminance difference between a plurality of display areas respectively driven by the plurality of integrated circuit devices, It is also conceivable to use the boosted power supply voltage generated by the booster circuit in a plurality of integrated circuit devices. However, in this case, the size of the electro-optical panel that can be driven is limited by the ability of the booster circuit of a specific integrated circuit device, and wasteful power consumption occurs in the booster circuit of another integrated circuit device. There is a problem.
本発明の１つの観点に係る集積回路装置は、電気光学パネルを駆動する表示ドライバーの機能を有すると共に、他の少なくとも１つの表示ドライバーと組み合わせて使用可能な集積回路装置であって、電気光学パネルに供給される複数の駆動信号を出力する駆動信号出力部と、第１の電源電位及び第２の電源電位が供給され、第１の電源電位を昇圧して、駆動信号出力部において使用される複数の昇圧電源電位を生成する昇圧回路と、昇圧回路によって生成された複数の昇圧電源電位をそれぞれ出力し、又は、他の少なくとも１つの表示ドライバーの昇圧動作によって生成された複数の昇圧電源電位をそれぞれ入力する複数の昇圧電源端子と、昇圧回路の昇圧動作をオン／オフする昇圧制御回路と、昇圧回路の昇圧動作をオン／オフするように昇圧制御回路を制御すると共に、インターフェースを介して接続された他の少なくとも１つの表示ドライバーの昇圧動作をオン／オフ制御する制御部とを具備する。 An integrated circuit device according to one aspect of the present invention is an integrated circuit device that has a function of a display driver for driving an electro-optical panel and can be used in combination with at least one other display driver. A drive signal output unit that outputs a plurality of drive signals supplied to the first power supply potential and a first power supply potential and a second power supply potential are supplied, and the first power supply potential is boosted and used in the drive signal output unit A booster circuit that generates a plurality of boosted power supply potentials and outputs a plurality of boosted power supply potentials generated by the booster circuit, or a plurality of boosted power supply potentials generated by a boosting operation of at least one other display driver. A plurality of boosting power supply terminals respectively input, a boosting control circuit for turning on / off the boosting operation of the boosting circuit, and a boosting operation of the boosting circuit being turned on / off Controls the step-up control circuit, and a control unit which on / off control other connected step-up operation of at least one display driver through the interface.
本発明の１つの観点によれば、上記集積回路装置の複数の昇圧電源端子と他の表示ドライバーの複数の昇圧電源端子とをそれぞれ接続し、上記集積回路装置の昇圧動作と他の表示ドライバーの昇圧動作との内の一方又は両方を選択することにより、電子光学パネルの負荷等に適した昇圧電力を得ることができるので、昇圧回路における無駄な消費電力が低減される。また、上記集積回路装置の駆動信号出力部に供給される昇圧電源電位と他の表示ドライバーの駆動信号出力部に供給される昇圧電源電位とを等しくすることができるので、上記集積回路装置と他の表示ドライバーとを組み合わせて１つの電気光学パネルを駆動する場合の輝度差が解消される。 According to one aspect of the present invention, a plurality of boosting power supply terminals of the integrated circuit device and a plurality of boosting power supply terminals of another display driver are respectively connected, and the boosting operation of the integrated circuit device and other display drivers are connected. By selecting one or both of the boosting operations, it is possible to obtain boosted power suitable for the load of the electro-optical panel and the like, and thus wasteful power consumption in the booster circuit is reduced. In addition, since the boosted power supply potential supplied to the drive signal output unit of the integrated circuit device can be made equal to the boosted power supply potential supplied to the drive signal output unit of another display driver, The luminance difference when driving one electro-optical panel in combination with the display driver is eliminated.
ここで、昇圧回路が、第１の電源電位を昇圧して第１の昇圧電源電位を生成すると共に、第１の昇圧電源電位をさらに昇圧して第２の昇圧電源電位を生成し、駆動信号出力部が、レジスター値及び／又は表示データに基づいて生成される複数の駆動信号のハイレベルの電位を、第１の電源電位によって規定される値から第１の昇圧電源電位によって規定される値にそれぞれシフトする第１群のレベルシフターと、第１群のレベルシフターから出力される複数の駆動信号のハイレベルの電位を、第１の昇圧電源電位によって規定される値から第２の昇圧電源電位によって規定される値にそれぞれシフトする第２群のレベルシフターとを含むようにしても良い。その場合には、第１群及び第２群のレベルシフターにおいてそれぞれ用いられる第１及び第２の昇圧電源電位を、上記集積回路装置と他の表示ドライバーとの間で共通にすることができる。 Here, the booster circuit boosts the first power supply potential to generate a first boosted power supply potential, further boosts the first boosted power supply potential to generate a second boosted power supply potential, and generates a drive signal. The output unit outputs a high level potential of the plurality of drive signals generated based on the register value and / or display data from a value specified by the first power supply potential to a value specified by the first boosted power supply potential The first group level shifter and the high level potentials of the plurality of drive signals output from the first group level shifter from the value specified by the first boost power source potential to the second boost power source. And a second group of level shifters each shifted to a value defined by the potential. In this case, the first and second boosted power supply potentials used in the first and second group level shifters can be made common between the integrated circuit device and the other display drivers.
また、制御部が、昇圧回路の昇圧動作をオフするように昇圧制御回路を制御すると共に、インターフェースを介して接続された他の少なくとも１つの表示ドライバーの昇圧動作をオンするように制御したときに、他の少なくとも１つの表示ドライバーから複数の昇圧電源端子にそれぞれ入力された複数の昇圧電源電位が駆動信号出力部に供給されるようにしても良い。これにより、上記集積回路装置の駆動信号出力部が、他の表示ドライバーから入力された複数の昇圧電源電位を用いて駆動信号を生成し、上記集積回路装置の昇圧回路における無駄な消費電力が低減される。 In addition, when the control unit controls the boost control circuit to turn off the boost operation of the boost circuit and controls to turn on the boost operation of at least one other display driver connected through the interface. A plurality of boosted power supply potentials respectively input to the plurality of boosted power supply terminals from at least one other display driver may be supplied to the drive signal output unit. Accordingly, the drive signal output unit of the integrated circuit device generates a drive signal using a plurality of boosted power supply potentials input from other display drivers, thereby reducing wasteful power consumption in the booster circuit of the integrated circuit device. Is done.
さらに、本発明の１つの観点に係る電子機器は、複数のセグメント電極を有する電気光学パネルと、電気光学パネルの第１群のセグメント電極に複数の駆動信号をそれぞれ供給する本発明のいずれかの観点に係る集積回路装置と、電気光学パネルの第２群のセグメント電極に複数の駆動信号をそれぞれ供給する少なくとも１つの表示ドライバーとを具備する。 Furthermore, an electronic apparatus according to an aspect of the present invention is any one of the present invention in which an electro-optical panel having a plurality of segment electrodes and a plurality of drive signals are respectively supplied to the first group of segment electrodes of the electro-optical panel. And an at least one display driver for supplying a plurality of drive signals to the second group of segment electrodes of the electro-optical panel.
以下、本発明の実施形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照符号を付して、重複する説明を省略する。
図１は、本発明の一実施形態に係る電子機器の構成例を示すブロック図である。本発明の一実施形態によれば、電子カード（クレジットカード、ポイントカード等）、電子ペーパー、リモコン、時計、携帯電話機、携帯情報端末、電卓等の様々な電子機器を実現することができる。
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In addition, the same referential mark is attached | subjected to the same component and the overlapping description is abbreviate | omitted.
FIG. 1 is a block diagram illustrating a configuration example of an electronic apparatus according to an embodiment of the present invention. According to an embodiment of the present invention, various electronic devices such as an electronic card (credit card, point card, etc.), electronic paper, a remote control, a clock, a mobile phone, a portable information terminal, and a calculator can be realized.
図１に示すように、この電子機器は、ＥＰＤ（electrophoretic display）パネル（電気泳動表示パネル）等の電気光学パネル１０と、ＣＰＵ（中央演算装置）を内蔵すると共に電気光学パネル１０を駆動する表示ドライバーの機能を有するＭＣＵ（マイクロコントローラーユニット）としての集積回路装置（以下、「ホストドライバー」ともいう）２０と、ホストドライバー２０と組み合わされて電気光学パネル１０を駆動する拡張用の表示ドライバー（以下、「セグメントドライバー」ともいう）３０と、ユーザーが各種の情報を入力するために用いる操作部４０と、各種の情報を格納する格納部５０と、外部機器との通信を行う通信部６０と、電子機器の各部に電源電圧を供給する電源部７０とを含んでいる。 As shown in FIG. 1, the electronic apparatus includes an electro-optical panel 10 such as an EPD (electrophoretic display) panel (electrophoretic display panel) and a CPU (central processing unit), and a display that drives the electro-optical panel 10. An integrated circuit device (hereinafter also referred to as “host driver”) 20 as an MCU (microcontroller unit) having a driver function, and an expansion display driver (hereinafter referred to as “driver”) that drives the electro-optical panel 10 in combination with the host driver 20. , Also referred to as a “segment driver”) 30, an operation unit 40 used by a user to input various information, a storage unit 50 that stores various types of information, a communication unit 60 that communicates with external devices, And a power supply unit 70 for supplying a power supply voltage to each unit of the electronic device.
ここで、ホストドライバー２０〜電源部７０は、バスラインによって互いに接続されている。なお、図１においては１つのセグメントドライバーが示されているが、複数のセグメントドライバーを用いるようにしても良い。また、上記の構成要素の一部を省略したり、他の構成要素を追加して、様々な変形が可能である。 Here, the host driver 20 to the power supply unit 70 are connected to each other by a bus line. Although one segment driver is shown in FIG. 1, a plurality of segment drivers may be used. In addition, various modifications can be made by omitting some of the above-described components or adding other components.
ＥＰＤパネルは、例えば、透明なトッププレーン電極が形成された透明シートと、複数のセグメント電極が形成されたモジュール基板と、透明シートとモジュール基板との間に設けられた電気泳動層（電気泳動シート）とを含んでいる。電気泳動層は、電気泳動物質を有する多数のマイクロカプセルを含んでいる。各々のマイクロカプセルは、例えば、正に帯電した黒色の正帯電粒子（電気泳動粒子）と、負に帯電した白色の負帯電粒子（電気泳動粒子）とを分散液中に分散させ、この分散液を微小なカプセルに封入することによって作製される。 The EPD panel includes, for example, a transparent sheet on which a transparent top plane electrode is formed, a module substrate on which a plurality of segment electrodes are formed, and an electrophoretic layer (electrophoretic sheet) provided between the transparent sheet and the module substrate. ). The electrophoretic layer includes a number of microcapsules having an electrophoretic material. Each microcapsule, for example, disperses positively charged black positively charged particles (electrophoretic particles) and negatively charged white negatively charged particles (electrophoretic particles) in a dispersion liquid. Is encapsulated in a microcapsule.
トッププレーン電極は、全ての画素に共通に形成され、複数のセグメント電極は、個々の画素に対応して形成される。セグメント電極とトッププレーン電極との間に電圧を印加すると、マイクロカプセルに封入された黒色の正帯電粒子及び白色の負帯電粒子に、その帯電の正負に応じた方向に静電気力が作用する。例えば、セグメント電極がトッププレーン電極よりも高電位である場合には、トッププレーン電極側に黒色の正帯電粒子が移動するので、その画素は黒表示となる。一方、セグメント電極がトッププレーン電極よりも低電位である場合には、トッププレーン電極側に白色の負帯電粒子が移動するので、その画素は白表示となる。 The top plane electrode is formed in common for all pixels, and the plurality of segment electrodes are formed corresponding to individual pixels. When a voltage is applied between the segment electrode and the top plane electrode, an electrostatic force acts on the black positively charged particles and the white negatively charged particles encapsulated in the microcapsule in a direction corresponding to the positive / negative of the charge. For example, when the segment electrode has a higher potential than the top plane electrode, the black positively charged particles move to the top plane electrode side, so that the pixel displays black. On the other hand, when the segment electrode is at a lower potential than the top plane electrode, white negatively charged particles move to the top plane electrode side, so that the pixel displays white.
ＥＰＤパネルにおいては、トッププレーン電極の電位を固定してセグメント電極の電位を変化させても良いし、セグメント電極の電位とトッププレーン電極の電位との両方を変化させても良いが、以下においては、後者の場合について説明する。なお、モジュール基板において、セグメント電極が形成されていない領域（背景領域）に、バックプレーン電極を形成するようにしても良い。バックプレーン電極をセグメント電極と同様に駆動することにより、背景領域の色を変化させることができる。 In the EPD panel, the potential of the segment electrode may be changed by fixing the potential of the top plane electrode, or both the potential of the segment electrode and the potential of the top plane electrode may be changed. The latter case will be described. In the module substrate, the backplane electrode may be formed in a region (background region) where the segment electrode is not formed. By driving the backplane electrode in the same manner as the segment electrode, the color of the background region can be changed.
電気光学パネル１０としては、ＥＰＤパネルの他に、ＥＣＤ（electrochromic display）パネル（電界により変色する素子を用いた表示パネル）を用いても良い。ＥＣＤパネルは、セグメント電極とトッププレーン電極との間に電圧を印加すると、酸化還元反応によって物質に色がついたり、光透過率が変化したりする現象を利用して表示を行うパネルである。 As the electro-optical panel 10, in addition to the EPD panel, an ECD (electrochromic display) panel (a display panel using an element that changes color by an electric field) may be used. The ECD panel is a panel that performs display using a phenomenon in which, when a voltage is applied between the segment electrode and the top plane electrode, a substance is colored or a light transmittance is changed by an oxidation-reduction reaction.
ホストドライバー２０及びセグメントドライバー３０は、電源部７０から第１の電源電位ＶＤＤ（例えば、１．８Ｖ〜５．５Ｖ）及び第２の電源電位ＶＳＳ（本実施形態においては、接地電位とする）が供給されて動作する。 The host driver 20 and the segment driver 30 receive a first power supply potential V DD (for example, 1.8 V to 5.5 V) and a second power supply potential V SS (in this embodiment, the ground potential from the power supply unit 70. ) Is supplied to operate.
ホストドライバー２０は、クロック信号生成回路２１と、表示コントローラー２２と、駆動信号出力部２３と、昇圧回路２４と、複数の昇圧電源端子（パッド）Ｐ１及びＰ２と、昇圧制御回路２５と、ＣＰＵ２６と、シリアルインターフェース（Ｉ／Ｆ）２７とを含んでいる。 The host driver 20 includes a clock signal generation circuit 21, a display controller 22, a drive signal output unit 23, a booster circuit 24, a plurality of boost power supply terminals (pads) P1 and P2, a boost control circuit 25, and a CPU 26. And a serial interface (I / F) 27.
クロック信号生成回路２１は、発振回路及び分周回路を有し、各種のクロック信号を生成する。表示コントローラー２２は、ＣＰＵ２６から順次供給される表示データを格納すると共に、クロック信号生成回路２１から供給されるクロック信号に同期して、表示状態が変化する際に電気光学パネル１０の第１群のセグメント電極及びトッププレーン電極にそれぞれ供給される複数の駆動波形をそれぞれ表す複数の駆動波形信号を生成する。 The clock signal generation circuit 21 includes an oscillation circuit and a frequency dividing circuit, and generates various clock signals. The display controller 22 stores the display data sequentially supplied from the CPU 26, and also synchronizes with the clock signal supplied from the clock signal generation circuit 21, and changes the first group of the electro-optical panel 10 when the display state changes. A plurality of drive waveform signals representing a plurality of drive waveforms respectively supplied to the segment electrode and the top plane electrode are generated.
駆動信号出力部２３は、複数チャンネルの回路を有しており、表示コントローラー２２から供給される表示データ及び複数の駆動波形信号に基づいて、電気光学パネル１０の第１群のセグメント電極及びトッププレーン電極にそれぞれ供給される複数の駆動信号を生成して出力する。ただし、駆動信号出力部２３の回路のチャンネル数と電気光学パネル１０のサイズとの関係により、駆動信号出力部２３における全てのチャンネルの回路が電気光学パネル１０を駆動するために使用されるとは限らない。また、セグメントドライバー３０がトッププレーン電極に駆動信号を供給する場合には、ホストドライバー２０はトッププレーン電極に駆動信号を供給しなくても良い。なお、図１には、駆動信号出力部２３における１チャンネル分の回路（模式図）のみが示されている。 The drive signal output unit 23 has a circuit of a plurality of channels, and based on display data and a plurality of drive waveform signals supplied from the display controller 22, the first group of segment electrodes and the top plane of the electro-optical panel 10. A plurality of drive signals respectively supplied to the electrodes are generated and output. However, depending on the relationship between the number of channels of the circuit of the drive signal output unit 23 and the size of the electro-optical panel 10, the circuits of all the channels in the drive signal output unit 23 are used to drive the electro-optical panel 10. Not exclusively. When the segment driver 30 supplies a drive signal to the top plane electrode, the host driver 20 does not need to supply a drive signal to the top plane electrode. Note that FIG. 1 shows only a circuit (schematic diagram) for one channel in the drive signal output unit 23.
昇圧回路２４は、少なくとも１つの外付けのコンデンサーＣ１を用いて昇圧動作を行うことにより、外部から供給される電源電位ＶＤＤを昇圧して、駆動信号出力部２３において使用される複数の昇圧電源電位Ｖ１及びＶ２を生成する。複数の昇圧電源端子Ｐ１及びＰ２は、昇圧回路２４によって生成された複数の昇圧電源電位Ｖ１及びＶ２をそれぞれ出力し、又は、少なくとも１つのセグメントドライバー３０の昇圧動作によって生成された複数の昇圧電源電位Ｖ３及びＶ４をそれぞれ入力する。 The booster circuit 24 boosts the power supply potential V DD supplied from the outside by performing a boosting operation using at least one external capacitor C1, and a plurality of boosted power supplies used in the drive signal output unit 23 Potentials V1 and V2 are generated. The plurality of boosted power supply terminals P1 and P2 respectively output the plurality of boosted power supply potentials V1 and V2 generated by the booster circuit 24, or the plurality of boosted power supply potentials generated by the boosting operation of at least one segment driver 30. Input V3 and V4, respectively.
昇圧制御回路２５は、昇圧回路２４の昇圧動作をオン／オフする。ＣＰＵ２６は、電子機器の各部を制御する制御部であり、昇圧回路２４の昇圧動作をオン／オフするように昇圧制御回路２５を制御すると共に、シリアルインターフェース２７を介して接続された少なくとも１つのセグメントドライバー３０の昇圧動作をオン／オフ制御することができる。シリアルインターフェース２７は、ＣＰＵ２６から出力される各種の制御信号や設定値等を、シリアル信号としてセグメントドライバー３０に伝送する。 The step-up control circuit 25 turns on / off the step-up operation of the step-up circuit 24. The CPU 26 is a control unit that controls each unit of the electronic device. The CPU 26 controls the boost control circuit 25 so as to turn on / off the boost operation of the boost circuit 24 and at least one segment connected via the serial interface 27. The boosting operation of the driver 30 can be controlled on / off. The serial interface 27 transmits various control signals and setting values output from the CPU 26 to the segment driver 30 as serial signals.
セグメントドライバー３０は、表示コントローラー３２と、駆動信号出力部３３と、昇圧回路３４と、複数の昇圧電源端子（パッド）Ｐ３及びＰ４と、昇圧制御回路３５と、デコーダーインターフェース（Ｉ／Ｆ）３７とを含んでいる。 The segment driver 30 includes a display controller 32, a drive signal output unit 33, a booster circuit 34, a plurality of booster power supply terminals (pads) P3 and P4, a booster control circuit 35, and a decoder interface (I / F) 37. Is included.
表示コントローラー３２は、ＣＰＵ２６からシリアルインターフェース２７及びデコーダーインターフェース３７を介して順次供給される表示データを格納すると共に、クロック信号生成回路２１から供給されるクロック信号に同期して、表示状態が変化する際に電気光学パネル１０の第２群のセグメント電極及びトッププレーン電極にそれぞれ供給される複数の駆動波形をそれぞれ表す複数の駆動波形信号を生成する。 The display controller 32 stores display data sequentially supplied from the CPU 26 via the serial interface 27 and the decoder interface 37, and changes the display state in synchronization with the clock signal supplied from the clock signal generation circuit 21. A plurality of drive waveform signals representing a plurality of drive waveforms respectively supplied to the second group of segment electrodes and the top plane electrode of the electro-optical panel 10 are generated.
駆動信号出力部３３は、複数チャンネルの回路を有しており、表示コントローラー３２から供給される表示データ及び複数の駆動波形信号に基づいて、電気光学パネル１０の第２群のセグメント電極及びトッププレーン電極にそれぞれ供給される複数の駆動信号を生成する。ただし、駆動信号出力部３３の回路のチャンネル数と電気光学パネル１０のサイズとの関係により、駆動信号出力部３３における全てのチャンネルの回路が電気光学パネル１０を駆動するために使用されるとは限らない。また、ホストドライバー２０がトッププレーン電極に駆動信号を供給する場合には、セグメントドライバー３０がトッププレーン電極に駆動信号を供給しなくても良い。なお、図１には、駆動信号出力部３３における１チャンネル分の回路（模式図）のみが示されている。 The drive signal output unit 33 has a circuit of a plurality of channels, and based on the display data supplied from the display controller 32 and the plurality of drive waveform signals, the second group of segment electrodes and the top plane of the electro-optical panel 10. A plurality of drive signals respectively supplied to the electrodes are generated. However, depending on the relationship between the number of channels of the circuit of the drive signal output unit 33 and the size of the electro-optical panel 10, the circuits of all the channels in the drive signal output unit 33 are used for driving the electro-optical panel 10. Not exclusively. When the host driver 20 supplies a drive signal to the top plane electrode, the segment driver 30 does not have to supply a drive signal to the top plane electrode. Note that FIG. 1 shows only a circuit (schematic diagram) for one channel in the drive signal output unit 33.
昇圧回路３４は、少なくとも１つの外付けのコンデンサーＣ２を用いて昇圧動作を行うことにより、外部から供給される電源電位ＶＤＤを昇圧して、駆動信号出力部３３において使用される複数の昇圧電源電位Ｖ３及びＶ４を生成する。なお、セグメントドライバー３０は表示専用の集積回路装置であるので、昇圧回路３４の電力容量が、ホストドライバー２０の昇圧回路２４の電力容量よりも大きく設定されている。複数の昇圧電源端子Ｐ３及びＰ４は、昇圧回路３４によって生成された複数の昇圧電源電位Ｖ３及びＶ４をそれぞれ出力し、又は、ホストドライバー２０の昇圧動作によって生成された複数の昇圧電源電位Ｖ１及びＶ２をそれぞれ入力する。 The booster circuit 34 boosts the power supply potential V DD supplied from the outside by performing a boosting operation using at least one external capacitor C2, and a plurality of boosted power supplies used in the drive signal output unit 33. Potentials V3 and V4 are generated. Since the segment driver 30 is a display-only integrated circuit device, the power capacity of the booster circuit 34 is set larger than the power capacity of the booster circuit 24 of the host driver 20. The plurality of boosted power supply terminals P3 and P4 respectively output the plurality of boosted power supply potentials V3 and V4 generated by the booster circuit 34, or the plurality of boosted power supply potentials V1 and V2 generated by the boosting operation of the host driver 20. Enter each.
昇圧制御回路３５は、昇圧回路３４の昇圧動作をオン／オフする。デコーダーインターフェース（Ｉ／Ｆ）３７は、ホストドライバー２０のシリアルインターフェース（Ｉ／Ｆ）２７から伝送されたシリアル信号をデコードして得られた各種の制御信号や設定値等を、セグメントドライバー３０の各部に供給する。 The step-up control circuit 35 turns on / off the step-up operation of the step-up circuit 34. The decoder interface (I / F) 37 sends various control signals and setting values obtained by decoding the serial signal transmitted from the serial interface (I / F) 27 of the host driver 20 to each part of the segment driver 30. To supply.
大きさの異なる電気光学パネル１０に対応するために、ホストドライバー２０は、単独で、又は、少なくとも１つのセグメントドライバー３０と組み合わせて使用することが可能である。セグメントドライバー３０も、単独で、又は、ホストドライバー２０と組み合わせて使用することが可能である。ただし、セグメントドライバー３０は表示専用の集積回路装置であるので、セグメントドライバー３０を単独で使用する場合には、汎用のＭＣＵが別途必要になる。 In order to accommodate the electro-optical panels 10 having different sizes, the host driver 20 can be used alone or in combination with at least one segment driver 30. The segment driver 30 can also be used alone or in combination with the host driver 20. However, since the segment driver 30 is a display-only integrated circuit device, when the segment driver 30 is used alone, a general-purpose MCU is required separately.
例えば、ホストドライバー２０が６４個のセグメント電極に駆動信号を供給するための回路を有している場合には、６４セグメント以下のサイズの電気光学パネルを駆動するためには、ホストドライバー２０のみが用いられ、それよりも大きいサイズの電気光学パネルを駆動するためには、ホストドライバー２０とセグメントドライバー３０とが組み合わされて用いられる。 For example, when the host driver 20 has a circuit for supplying drive signals to 64 segment electrodes, only the host driver 20 can drive an electro-optical panel having a size of 64 segments or less. In order to drive an electro-optical panel having a size larger than that, the host driver 20 and the segment driver 30 are used in combination.
ホストドライバー２０とセグメントドライバー３０とを組み合わせて用いる場合には、ホストドライバー２０が、表示開始タイミングやパネル駆動用の昇圧電源電位等を生成して、それらをセグメントドライバー３０に受け渡すことが考えられる。特に、パネル駆動用の昇圧電源電位については、ホストドライバー２０とセグメントドライバー３０とにおいて個別に昇圧電源電位を生成すると、それらの昇圧電源電位の間に差が生じた場合に、ホストドライバー２０によって駆動される表示領域とセグメントドライバー３０によって駆動される表示領域との間に輝度差が発生してしまう。 When the host driver 20 and the segment driver 30 are used in combination, it can be considered that the host driver 20 generates display start timing, a boosted power supply potential for panel driving, and the like, and delivers them to the segment driver 30. . In particular, when the boosted power supply potential for driving the panel is generated by the host driver 20 and the segment driver 30 individually, the host driver 20 drives the difference when the boosted power supply potential is generated. A luminance difference occurs between the display area to be displayed and the display area driven by the segment driver 30.
しかしながら、一般に、ＭＣＵに搭載される昇圧回路は電力容量が小さいので、ホストドライバー２０がセグメントドライバー３０にパネル駆動用の昇圧電源電位を供給すると、駆動できる電気光学パネル１０の大きさがホストドライバー２０の昇圧回路の能力によって制限されてしまう。そこで、本実施形態においては、電気光学パネル１０の負荷（消費電力）や電子機器の使用状態等に応じて、パネル駆動用の昇圧電源電位を生成する昇圧回路を選択可能としている。 However, since the booster circuit mounted on the MCU generally has a small power capacity, when the host driver 20 supplies the segment driver 30 with a boost power supply potential for driving the panel, the size of the electro-optical panel 10 that can be driven is the host driver 20. This is limited by the capacity of the booster circuit. Therefore, in the present embodiment, a booster circuit that generates a boosted power supply potential for driving the panel can be selected according to the load (power consumption) of the electro-optical panel 10 and the usage state of the electronic device.
例えば、比較的小さいサイズの電気光学パネル（例えば、１２８セグメント）を駆動する場合には、ホストドライバー２０の昇圧回路２４のみが用いられる。その場合には、セグメントドライバー３０の昇圧回路３４に外付けされるコンデンサーＣ２は不要となる。一方、比較的大きいサイズの電気光学パネル（例えば、２５６セグメント）を駆動する場合には、セグメントドライバー３０の昇圧回路３４のみが用いられる。その場合には、ホストドライバー２０の昇圧回路２４に外付けされるコンデンサーＣ１は不要となる。 For example, when driving a relatively small electro-optical panel (for example, 128 segments), only the booster circuit 24 of the host driver 20 is used. In that case, the capacitor C2 externally attached to the booster circuit 34 of the segment driver 30 is not necessary. On the other hand, when driving a relatively large electro-optical panel (for example, 256 segments), only the booster circuit 34 of the segment driver 30 is used. In that case, the capacitor C1 externally attached to the booster circuit 24 of the host driver 20 is not necessary.
また、さらに大きいサイズの電気光学パネル（例えば、３２０セグメント）を駆動する場合には、ホストドライバー２０の昇圧回路２４とセグメントドライバー３０の昇圧回路３４との両方が用いられる。このように、使用される昇圧回路が予め決定されている場合には、集積回路装置の１つの端子をハイレベルに接続するかローレベルに接続するかによって、その集積回路装置の昇圧回路を使用するか否かを設定するようにしても良い。あるいは、外付けコンデンサーの有無を検出して検出信号を生成する検出回路を集積回路装置に設け、検出回路から出力される検出信号に基づいて、その集積回路装置の昇圧回路を使用するか否かを決定するようにしても良い。 When driving an electro-optical panel having a larger size (eg, 320 segments), both the booster circuit 24 of the host driver 20 and the booster circuit 34 of the segment driver 30 are used. Thus, when the booster circuit to be used is determined in advance, the booster circuit of the integrated circuit device is used depending on whether one terminal of the integrated circuit device is connected to a high level or a low level. Whether or not to do so may be set. Alternatively, a detection circuit that detects the presence or absence of an external capacitor and generates a detection signal is provided in the integrated circuit device, and whether or not the booster circuit of the integrated circuit device is used based on the detection signal output from the detection circuit May be determined.
以下においては、ホストドライバー２０のＣＰＵ２６が、格納部５０等に格納されている設定情報（ＩＣコマンド設定）や、電子機器の使用状態（スリープモード／通常動作モード）等に基づいて、使用する昇圧回路を選択する場合について説明する。 In the following, the CPU 26 of the host driver 20 uses a boost based on setting information (IC command setting) stored in the storage unit 50 or the like, a use state of the electronic device (sleep mode / normal operation mode), or the like. A case where a circuit is selected will be described.
ホストドライバー２０の昇圧回路２４のみが用いられる場合には、ＣＰＵ２６は、昇圧回路２４の昇圧動作をオンするように昇圧制御回路２５を制御すると共に、昇圧回路３４の昇圧動作をオフするようにセグメントドライバー３の昇圧制御回路３５を制御する。その場合には、ホストドライバー２０の昇圧電源端子Ｐ１及びＰ２からセグメントドライバー３０の昇圧電源端子Ｐ３及びＰ４にそれぞれ入力された昇圧電源電位Ｖ１及びＶ２が、駆動信号出力部３３に供給される。 When only the booster circuit 24 of the host driver 20 is used, the CPU 26 controls the booster control circuit 25 so as to turn on the booster operation of the booster circuit 24 and the segment so as to turn off the booster operation of the booster circuit 34. The boost control circuit 35 of the driver 3 is controlled. In that case, the boosted power supply potentials V1 and V2 respectively input from the boosted power supply terminals P1 and P2 of the host driver 20 to the boosted power supply terminals P3 and P4 of the segment driver 30 are supplied to the drive signal output unit 33.
一方、セグメントドライバー３０の昇圧回路３４のみが用いられる場合には、ＣＰＵ２６は、昇圧回路２４の昇圧動作をオフするように昇圧制御回路２５を制御すると共に、昇圧回路３４の昇圧動作をオンするようにセグメントドライバー３の昇圧制御回路３５を制御する。その場合には、セグメントドライバー３０の昇圧電源端子Ｐ３及びＰ４からホストドライバー２０の昇圧電源端子Ｐ１及びＰ２にそれぞれ入力された昇圧電源電位Ｖ３及びＶ４が、駆動信号出力部２３に供給される。 On the other hand, when only the booster circuit 34 of the segment driver 30 is used, the CPU 26 controls the booster control circuit 25 to turn off the booster operation of the booster circuit 24 and turns on the booster operation of the booster circuit 34. The step-up control circuit 35 of the segment driver 3 is controlled. In that case, boosted power supply potentials V3 and V4 respectively input from the boosted power supply terminals P3 and P4 of the segment driver 30 to the boosted power supply terminals P1 and P2 of the host driver 20 are supplied to the drive signal output unit 23.
また、ホストドライバー２０の昇圧回路２４とセグメントドライバー３０の昇圧回路３４との両方が用いられる場合には、ＣＰＵ２６は、昇圧回路２４の昇圧動作をオンするように昇圧制御回路２５を制御すると共に、昇圧回路３４の昇圧動作をオンするようにセグメントドライバー３０の昇圧制御回路３５を制御する。その場合には、昇圧回路２４から供給される電力と昇圧回路３４から供給される電力との両方が、電気光学パネル１０を駆動するために用いられる。 When both the booster circuit 24 of the host driver 20 and the booster circuit 34 of the segment driver 30 are used, the CPU 26 controls the booster control circuit 25 to turn on the booster operation of the booster circuit 24, and The boost control circuit 35 of the segment driver 30 is controlled so that the boost operation of the boost circuit 34 is turned on. In that case, both the power supplied from the booster circuit 24 and the power supplied from the booster circuit 34 are used to drive the electro-optical panel 10.
図２は、図１に示すホストドライバーの構成の一部を詳細に示す図である。以下においては、ホストドライバーの構成要素について詳しく説明するが、それらの説明は、セグメントドライバーの対応する構成要素にも適用される。図２に示すように、表示コントローラー２２は、表示データ格納部２２１と、駆動波形生成部２２２と、タイミング制御部２２３とを含んでいる。 FIG. 2 is a diagram showing a part of the configuration of the host driver shown in FIG. 1 in detail. In the following, the constituent elements of the host driver will be described in detail, but those descriptions also apply to the corresponding constituent elements of the segment driver. As shown in FIG. 2, the display controller 22 includes a display data storage unit 221, a drive waveform generation unit 222, and a timing control unit 223.
表示データ格納部２２１は、例えば、複数のフリップフロップ等を含むレジスター、又は、ＳＲＡＭ等のメモリーによって構成される。表示データ格納部２２１は、ＣＰＵ２６から供給される第１の表示データ（前回表示データ）ＤＬを格納する前回表示データ格納部２２１ａと、ＣＰＵ２６から第１の表示データの次に供給される第２の表示データ（今回表示データ）ＤＰを格納する今回表示データ格納部２２１ｂとを含んでおり、ＣＰＵ２６から供給される一連の表示データを順次格納することにより、第１及び第２の表示データＤＬ及びＤＰを更新する。 The display data storage unit 221 includes, for example, a register including a plurality of flip-flops or a memory such as an SRAM. The display data storage unit 221 stores the first display data storage unit 221a that stores the first display data (previous display data) DL supplied from the CPU 26, and the second display data supplied from the CPU 26 next to the first display data. A display data storage unit 221b for storing display data (current display data) DP, and sequentially storing a series of display data supplied from the CPU 26, whereby the first and second display data DL and DP are stored. Update.
例えば、ホストドライバー２０が６４個のセグメント電極に６４個の駆動信号を出力する場合には、６４個のセグメントデータを含む表示データが今回表示データ格納部２２１ｂに入力されて保持（ラッチ）される。今回表示データ格納部２２１ｂに格納された６４個のセグメントデータは、クロック信号生成回路２１から供給されるクロック信号ＣＫ１に同期して、駆動信号出力部２３におけるそれぞれのチャンネルの回路にパラレルに供給される。その表示データに基づく表示が終了すると、今回表示データ格納部２２１ｂに保持されていた６４個のセグメントデータを含む表示データは、前回表示データ格納部２２１ａに転送されて保持（ラッチ）される。 For example, when the host driver 20 outputs 64 drive signals to 64 segment electrodes, display data including 64 segment data is input to the current display data storage unit 221b and held (latched). . The 64 segment data stored in the display data storage unit 221b this time is supplied in parallel to the circuits of the respective channels in the drive signal output unit 23 in synchronization with the clock signal CK1 supplied from the clock signal generation circuit 21. The When the display based on the display data is finished, the display data including the 64 segment data held in the display data storage unit 221b this time is transferred to the previous display data storage unit 221a and held (latched).
駆動波形生成部２２２は、ＣＰＵ２６から供給される波形情報に基づいて、駆動波形信号ＳＷＶ（１、１）〜ＳＷＶ（Ｎ、Ｎ）及びＴＰを出力する。ここで、Ｎは、表示データの階調数を表しており、２以上の整数である。以下においては、例として、Ｎ＝２の場合について説明する。 The drive waveform generator 222 outputs drive waveform signals SWV (1, 1) to SWV (N, N) and TP based on the waveform information supplied from the CPU 26. Here, N represents the number of gradations of the display data, and is an integer of 2 or more. In the following, a case where N = 2 is described as an example.
電気光学パネルにおいては、１つのセグメント電極における表示状態（階調）が、第１の表示データ（セグメントデータ）ＤＬに対応する第１の表示状態から第２の表示データ（セグメントデータ）ＤＰに対応する第２の表示状態に変化する際に、全てのセグメント電極とトッププレーン電極との間に印加される電圧を所定の規則に従って変化させることにより、表示状態を安定化させることが行われている。駆動波形信号は、そのための駆動波形を表している。 In the electro-optic panel, the display state (gradation) in one segment electrode corresponds to the second display data (segment data) DP from the first display state corresponding to the first display data (segment data) DL. When the display state changes to the second display state, the display state is stabilized by changing the voltage applied between all the segment electrodes and the top plane electrode according to a predetermined rule. . The drive waveform signal represents a drive waveform for that purpose.
例えば、表示データの階調数が２である場合には、第１の表示タイミングにおける第１の表示状態として黒表示と白表示という２つの状態があり、第１の表示タイミングの次の第２の表示タイミングにおける第２の表示状態として黒表示と白表示という２つの状態がある。 For example, when the number of gradations of the display data is 2, there are two states of black display and white display as the first display state at the first display timing, and the second after the first display timing. There are two states of black display and white display as the second display state at the display timing.
そこで、駆動波形信号ＳＷＶ（１、１）は、第１及び第２の表示状態が共に黒表示である場合に、セグメント電極に供給される駆動波形を表している。駆動波形信号ＳＷＶ（１、２）は、第１の表示状態が黒表示であり、第２の表示状態が白表示である場合に、セグメント電極に供給される駆動波形を表している。駆動波形信号ＳＷＶ（２、１）は、第１の表示状態が白表示であり、第２の表示状態が黒表示である場合に、セグメント電極に供給される駆動波形を表している。駆動波形信号ＳＷＶ（２、２）は、第１及び第２の表示状態が共に白表示である場合に、セグメント電極に供給される駆動波形を表している。また、駆動波形信号ＴＰは、第１の表示状態と第２の表示状態との間に、トッププレーン電極に供給される駆動波形を表している。 Therefore, the drive waveform signal SWV (1, 1) represents the drive waveform supplied to the segment electrode when the first and second display states are both black display. The drive waveform signal SWV (1, 2) represents a drive waveform supplied to the segment electrode when the first display state is black display and the second display state is white display. The drive waveform signal SWV (2, 1) represents a drive waveform supplied to the segment electrode when the first display state is white display and the second display state is black display. The drive waveform signal SWV (2, 2) represents the drive waveform supplied to the segment electrode when the first and second display states are both white display. The drive waveform signal TP represents a drive waveform supplied to the top plane electrode between the first display state and the second display state.
駆動波形生成部２２２は、複数のレジスターＲＴ１〜ＲＴＭと（Ｍは、２以上の整数）、レジスター選択回路ＲＳＥＬとを含んでいる。レジスターＲＴ１〜ＲＴＭは、期間Ｔ１〜ＴＭのそれぞれにおける駆動波形信号ＳＷＶ（１、１）〜ＳＷＶ（２、２）及びＴＰの信号レベルを特定するレジスター値を格納する。例えば、レジスターＲＴ１は、期間Ｔ１における駆動波形信号ＳＷＶ（１、１）〜ＳＷＶ（２、２）及びＴＰの信号レベルを特定する１組のレジスター値を格納し、レジスターＲＴ２は、期間Ｔ２における駆動波形信号ＳＷＶ（１、１）〜ＳＷＶ（２、２）及びＴＰの信号レベルを特定する１組のレジスター値を格納する。レジスターＲＴ３〜ＲＴＭも同様である。これらのレジスター値は、ＣＰＵ２６から供給される。 The drive waveform generator 222 includes a plurality of registers RT1 to RTM (M is an integer of 2 or more) and a register selection circuit RSEL. The registers RT1 to RTM store register values that specify the drive waveform signals SWV (1, 1) to SWV (2, 2) and the signal level of TP in the periods T1 to TM, respectively. For example, the register RT1 stores a set of register values that specify the signal levels of the drive waveform signals SWV (1, 1) to SWV (2, 2) and TP in the period T1, and the register RT2 drives in the period T2. A set of register values that specify the signal levels of the waveform signals SWV (1, 1) to SWV (2, 2) and TP are stored. The same applies to the registers RT3 to RTM. These register values are supplied from the CPU 26.
レジスター選択回路ＲＳＥＬは、タイミング制御部２２３が生成する選択信号ＳＲＳＥＬに従って、レジスターＲＴ１〜ＲＴＭに格納されている複数組のレジスター値の内から１組のレジスター値を選択する。例えば、タイミング制御部２２３は、クロック信号生成回路２１から供給されるクロック信号ＣＫ２に含まれているパルスの数をカウントしてカウント値を生成し、カウント値が所定の値と等しくなったときに選択信号ＳＲＳＥＬの値を１つずつインクリメントして、カウント値をゼロにリセットする。レジスター選択回路ＲＳＥＬは、期間Ｔ１においてレジスターＲＴ１の１組のレジスター値を選択し、期間Ｔ２においてレジスターＲＴ２の１組のレジスター値を選択する。期間Ｔ３〜ＴＭにおいても同様である。 The register selection circuit RSEL selects one set of register values from among a plurality of sets of register values stored in the registers RT1 to RTM in accordance with the selection signal SRSEL generated by the timing control unit 223. For example, the timing control unit 223 generates a count value by counting the number of pulses included in the clock signal CK2 supplied from the clock signal generation circuit 21, and when the count value becomes equal to a predetermined value The value of the selection signal SRSEL is incremented by 1 to reset the count value to zero. The register selection circuit RSEL selects one set of register values of the register RT1 in the period T1, and selects one set of register values of the register RT2 in the period T2. The same applies to the periods T3 to TM.
これにより、駆動波形生成部２２２は、期間Ｔ１〜ＴＭにおいてレジスターＲＴ１〜ＲＴＭのレジスター値をそれぞれ出力する。なお、レジスターＲＴ１〜ＲＴＭには、駆動信号出力部２３の出力端子をハイインピーダンス状態に設定するためのレジスター値を、駆動波形信号の一部として格納しても良い。例えば、第ｋ番目の期間Ｔｋ（１≦ｋ≦Ｍ）において駆動信号出力部２３の出力端子をハイインピーダンス状態に設定する場合には、第ｋ番目のレジスターＲＴｋにおけるハイインピーダンス状態設定ビットを「１」に設定する。これにより、期間Ｔｋにおいて、ハイインピーダンス状態設定信号ＳＨＺがアクティブになる。 Thereby, the drive waveform generation unit 222 outputs the register values of the registers RT1 to RTM in the periods T1 to TM, respectively. In the registers RT1 to RTM, register values for setting the output terminal of the drive signal output unit 23 to the high impedance state may be stored as a part of the drive waveform signal. For example, when the output terminal of the drive signal output unit 23 is set to the high impedance state in the kth period Tk (1 ≦ k ≦ M), the high impedance state setting bit in the kth register RTk is set to “1”. To "". Thereby, in the period Tk, the high impedance state setting signal SHZ becomes active.
また、レジスターＲＴ１〜ＲＴＭには、駆動波形信号ＳＷＶ（１、１）〜ＳＷＶ（２、２）及びＴＰの信号レベルを特定するレジスター値以外にも、期間Ｔ１〜ＴＭの長さを設定するための期間長レジスター値を格納しても良い。例えば、レジスターＲＴｋは、期間Ｔｋにおける駆動波形信号ＳＷＶ（１、１）〜ＳＷＶ（２、２）及びＴＰの信号レベルを特定する１組のレジスター値の他に、期間Ｔｋの長さを設定するための期間長レジスター値ＳＴｋを格納する。その場合に、タイミング制御部２２３は、レジスターＲＴｋから読み出された期間長レジスター値ＳＴｋに基づいて、期間Ｔｋの長さを設定する。 Further, in addition to the register values that specify the drive waveform signals SWV (1, 1) to SWV (2, 2) and the signal level of TP, the lengths of the periods T1 to TM are set in the registers RT1 to RTM. The period length register value may be stored. For example, the register RTk sets the length of the period Tk in addition to a set of register values that specify the signal levels of the drive waveform signals SWV (1, 1) to SWV (2, 2) and TP in the period Tk. A period length register value STk is stored. In that case, the timing control unit 223 sets the length of the period Tk based on the period length register value STk read from the register RTk.
駆動信号出力部２３は、表示データ格納部２２１から供給される第１及び第２の表示データＤＬ及びＤＰ、及び、駆動波形生成部２２２から供給される駆動波形信号ＳＷＶ（１、１）〜ＳＷＶ（２、２）及びＴＰ等に基づいて、電気光学パネルの第１群のセグメント電極に供給される複数の駆動信号ＶＤｍ、及び、トッププレーン電極に供給される駆動信号ＶＤＴを生成して出力する。 The drive signal output unit 23 includes first and second display data DL and DP supplied from the display data storage unit 221 and drive waveform signals SWV (1, 1) to SWV supplied from the drive waveform generation unit 222. Based on (2, 2), TP, etc., a plurality of drive signals VDm supplied to the first group of segment electrodes of the electro-optical panel and a drive signal VDT supplied to the top plane electrodes are generated and output. .
駆動信号出力部２３は、１つのセグメント電極を駆動するための１チャンネル分の回路において、第１のセレクター２３１と、第２のセレクター２３２と、バッファー２３３と、第１のレベルシフター２３４と、第２のレベルシフター２３５と、トライステートバッファー２３６とを含んでいる。一方、トッププレーン電極を駆動するための１チャンネル分の回路においては、第１のセレクター２３１が不要となる。以下においては、１つのセグメント電極を駆動するための１チャンネル分の回路について説明する。 In the circuit for one channel for driving one segment electrode, the drive signal output unit 23 includes a first selector 231, a second selector 232, a buffer 233, a first level shifter 234, 2 level shifters 235 and a tri-state buffer 236. On the other hand, the first selector 231 is not required in the circuit for one channel for driving the top plane electrode. A circuit for one channel for driving one segment electrode will be described below.
セレクター２３１は、表示データ格納部２２１から供給される第１及び第２の表示データＤＬ及びＤＰに基づいて、駆動波形生成部２２２から供給される駆動波形信号ＳＷＶ（１、１）〜ＳＷＶ（２、２）の内から１つの駆動波形信号ＳＷＱを選択し、選択された駆動波形信号ＳＷＱをセレクター２３２に出力する。 The selector 231 is driven by the drive waveform signals SWV (1, 1) to SWV (2) supplied from the drive waveform generator 222 based on the first and second display data DL and DP supplied from the display data storage unit 221. 2), one drive waveform signal SWQ is selected, and the selected drive waveform signal SWQ is output to the selector 232.
セレクター２３２は、ＣＰＵ２６から供給されるダイレクトモード選択信号ＳＤＩＲに従って、シーケンシャルモードとダイレクトモードとの切換を行う。セレクター２３２は、シーケンシャルモードにおいて、駆動波形生成部２２２によって生成され、セレクター２３１によって選択された駆動波形信号ＳＷＱを駆動信号として選択し、ダイレクトモードにおいて、今回表示データ格納部２２１ｂに格納されている表示データを駆動信号として選択する。従って、ダイレクトモードにおいては、ＣＰＵ２６が、駆動波形信号を生成して今回表示データ格納部２２１ｂに格納する必要がある。 The selector 232 switches between the sequential mode and the direct mode according to the direct mode selection signal SDIR supplied from the CPU 26. The selector 232 selects the drive waveform signal SWQ generated by the drive waveform generation unit 222 in the sequential mode and selected by the selector 231 as a drive signal, and in the direct mode, the display stored in the current display data storage unit 221b. Data is selected as a drive signal. Therefore, in the direct mode, the CPU 26 needs to generate a drive waveform signal and store it in the current display data storage unit 221b.
セレクター２３２から出力される駆動信号は、バッファー２３３を介して、レベルシフター２３４及び２３５に順次入力される。レベルシフター２３４は、駆動信号のハイレベルの電位を、外部から供給される電源電位ＶＤＤによって規定される値から第１の昇圧電源電位Ｖ１によって規定される値にシフトする。さらに、レベルシフター２３５は、駆動信号のハイレベルの電位を、昇圧電源電位Ｖ１によって規定される値から第２の昇圧電源電位Ｖ２によって規定される値にシフトする。ここでは、２段のレベルシフターを用いる場合について説明したが、レベルシフターの段数は３段以上でも良い。 The drive signal output from the selector 232 is sequentially input to the level shifters 234 and 235 via the buffer 233. The level shifter 234 shifts the high-level potential of the drive signal from a value defined by the externally supplied power supply potential V DD to a value defined by the first boosted power supply potential V1. Further, the level shifter 235 shifts the high level potential of the drive signal from a value defined by the boosted power supply potential V1 to a value defined by the second boosted power supply potential V2. Here, the case of using two level shifters has been described, but the number of level shifters may be three or more.
レベルシフター２３５から出力された駆動信号は、トライステートバッファー２３６に供給される。トライステートバッファー２３６は、昇圧電源電位Ｖ２及び電源電位ＶＳＳが供給されて動作し、ハイインピーダンス状態設定信号ＳＨＺがノンアクティブであるときに、レベルシフター２３５から入力される駆動信号を反転して、出力端子から駆動信号ＶＤｍを出力し、ハイインピーダンス状態設定信号ＳＨＺがアクティブであるときに、出力端子をハイインピーダンス状態とする。これにより、複数のセグメント電極及びトッププレート電極の駆動のオン／オフ制御が可能となる。このような駆動のオン／オフ制御機能を持たせているのは、電気光学パネルの種類によっては、駆動シーケンスの過程において、特定の信号レベルのみならずハイインピーダンス状態が必要になる場合もあるからである。 The drive signal output from the level shifter 235 is supplied to the tristate buffer 236. Tristate buffer 236 operates boosted power supply potential V2 and the power source potential V SS is supplied, when the high impedance state setting signal SHZ is inactive, inverts the driving signal inputted from the level shifter 235, When the drive signal VDm is output from the output terminal and the high impedance state setting signal SHZ is active, the output terminal is set to the high impedance state. Thereby, on / off control of driving of the plurality of segment electrodes and the top plate electrode can be performed. The reason for having such a drive on / off control function is that depending on the type of electro-optical panel, not only a specific signal level but also a high impedance state may be required in the process of the drive sequence. It is.
図３は、図２に示す昇圧回路の構成例を示す図である。昇圧回路２４は、第１の電圧レギュレーター２４１と、１次昇圧回路２４２と、第２の電圧レギュレーター２４３と、２次昇圧回路２４４とを含んでおり、外部から供給される電源電圧（ＶＤＤ−ＶＳＳ）に基づいて、電気光学パネルの駆動に必要な電源電圧を生成する。 FIG. 3 is a diagram showing a configuration example of the booster circuit shown in FIG. The booster circuit 24 includes a first voltage regulator 241, a primary booster circuit 242, a second voltage regulator 243, and a secondary booster circuit 244, and supplies a power supply voltage (V DD − Based on V SS ), a power supply voltage necessary for driving the electro-optical panel is generated.
例えば、電気光学パネルに対して０Ｖ／１５Ｖの２値駆動を行う場合には、電源電位ＶＤＤ（例えば、１．８Ｖ〜５．５Ｖ）及び電源電位ＶＳＳ（０Ｖ）が供給される第１の電圧レギュレーター２４１が、基準電位ＶＲＥＦ１に基づいて安定化電源電位ＶＤＣ１を生成し、１次昇圧回路２４２が、安定化電源電位ＶＤＣ１を電源電位ＶＳＳに対して昇圧して昇圧電源電位Ｖ１（例えば、５Ｖ〜６Ｖ）を生成する。 For example, when binary driving of 0V / 15V is performed on the electro-optical panel, a power supply potential V DD (for example, 1.8V to 5.5V) and a power supply potential V SS (0V) are supplied. The voltage regulator 241 generates the stabilized power supply potential V DC 1 based on the reference potential V REF 1, and the primary booster circuit 242 boosts the stabilized power supply potential V DC 1 with respect to the power supply potential VSS . A boosted power supply potential V1 (for example, 5V to 6V) is generated.
さらに、昇圧電源電位Ｖ１及び電源電位ＶＳＳが供給される第２の電圧レギュレーター２４３が、基準電位ＶＲＥＦ２に基づいて安定化電源電位ＶＤＣ２を生成し、２次昇圧回路２４４が、安定化電源電位ＶＤＣ２を電源電位ＶＳＳに対して昇圧して昇圧電源電位Ｖ２（１５Ｖ）を生成する。 Further, the second voltage regulator 243 which boosted power supply potential V1 and the power supply voltage V SS is supplied, on the basis of the reference potential V REF 2 generates a stabilized power supply voltage V DC 2, 2 primary booster circuit 244, stable boosted to generate a boosted power supply potential V2 (15V) with respect to power supply potential V DC 2 power supply potential V SS.
図２に示す駆動信号出力部２３は、電源電位ＶＳＳ（０Ｖ）と、昇圧電源電位Ｖ１（例えば、５Ｖ〜６Ｖ）と、昇圧電源電位Ｖ２（１５Ｖ）とを用いて、駆動信号ＶＤｍを生成する。駆動信号出力部２３におけるレベルシフターの段数が３段以上である場合には、昇圧回路２４において、レベルシフターの段数に応じた数の電圧レギュレーター及び昇圧段が設けられ、図１に示すホストドライバー２０及びセグメントドライバー３０の各々には、レベルシフターの段数に応じた数の昇圧電源端子が設けられる。 The drive signal output unit 23 illustrated in FIG. 2 generates the drive signal VDm using the power supply potential V SS (0 V), the boost power supply potential V1 (for example, 5 V to 6 V), and the boost power supply potential V2 (15 V). To do. When the number of level shifter stages in the drive signal output unit 23 is three or more, the booster circuit 24 is provided with a number of voltage regulators and booster stages corresponding to the number of level shifter stages, and the host driver 20 shown in FIG. Each of the segment drivers 30 is provided with a number of boosting power supply terminals corresponding to the number of level shifter stages.
図４は、図３に示す１次昇圧回路又は２次昇圧回路の構成例を昇圧制御回路と共に示す図である。図４に示す昇圧回路は、３倍の昇圧率を実現することが可能であり、図３に示す１次昇圧回路２４２としても、２次昇圧回路２４４としても用いることができる。 FIG. 4 is a diagram showing a configuration example of the primary booster circuit or the secondary booster circuit shown in FIG. 3 together with the boost control circuit. The booster circuit shown in FIG. 4 can realize a triple boosting rate, and can be used as both the primary booster circuit 242 and the secondary booster circuit 244 shown in FIG.
図４に示すように、この昇圧回路は、第１のインバーターを構成するＰチャネルＭＯＳトランジスターＱＰ１１及びＮチャネルＭＯＳトランジスターＱＮ１１と、第２のインバーターを構成するＰチャネルＭＯＳトランジスターＱＰ１２及びＮチャネルＭＯＳトランジスターＱＮ１２と、チャージポンプ動作を行うＰチャネルＭＯＳトランジスターＱＰ２１〜ＱＰ２３と、これらのトランジスターに接続された外付けのコンデンサーＣ１１及びＣ１２と、トランジスターＱＰ２１〜ＱＰ２３にゲート電圧Ｇ１〜Ｇ３をそれぞれ供給するためのレベルシフター１〜３とを含んでいる。 As shown in FIG. 4, the booster circuit includes a P-channel MOS transistor QP11 and an N-channel MOS transistor QN11 constituting the first inverter, and a P-channel MOS transistor QP12 and an N-channel MOS transistor QN12 constituting the second inverter. P channel MOS transistors QP21 to QP23 that perform charge pump operation, external capacitors C11 and C12 connected to these transistors, and level shifters for supplying gate voltages G1 to G3 to the transistors QP21 to QP23, respectively. 1 to 3 are included.
この昇圧回路は、クロック信号生成回路２１（図１）からクロック信号ＣＬ１及びＣＬ２が供給されてチャージポンプ動作を行うことにより、電源電位ＶＤＣを昇圧して昇圧電源電位ＶＯＵＴを生成する。ここでは、説明を簡単にするために、電源電位ＶＤＣがＶボルトであり、昇圧電源電位ＶＯＵＴが３×Ｖボルトになるものとする。 The booster circuit is supplied with clock signals CL1 and CL2 from the clock signal generation circuit 21 (FIG. 1) and performs a charge pump operation to boost the power supply potential VDC to generate a boosted power supply potential VOUT . Here, to simplify the explanation, it is assumed that the power supply potential V DC is V volts and the boosted power supply potential VOUT is 3 × V volts.
第１及び第２のインバーターの反転動作と、トランジスターＱＰ２１〜ＱＰ２３のスイッチング動作とによって、コンデンサーＣ１１及びＣ１２の充放電が繰り返され、それに伴って電荷が移動してチャージポンプ動作が行われる。その結果、昇圧電源端子ＰＸにおける昇圧電源電位ＶＯＵＴが次第に立ち上がり、定常状態において電源電位ＶＤＣ（Ｖボルト）の約３倍（３×Ｖボルト）に達する。 The charging and discharging of the capacitors C11 and C12 are repeated by the inversion operation of the first and second inverters and the switching operation of the transistors QP21 to QP23, and accordingly, the charge moves and the charge pump operation is performed. As a result, the boosted power supply potential VOUT at the boosted power supply terminal PX gradually rises and reaches about three times (3 × V volts) of the power supply potential V DC (V volts) in a steady state.
図５は、図４に示す昇圧回路における各部の電圧波形を示す波形図である。図５においては、定常状態に達した後の電圧波形が示されている。クロック信号ＣＬ１及びＣＬ２は、互いに逆相の信号であり、０ボルトとＶボルトとの間で変移する。レベルシフター１〜３によって、クロック信号ＣＬ１及びＣＬ２のハイレベルをシフトすることにより、０ボルトと３×Ｖボルトとの間で偏移するゲート電圧Ｇ１〜Ｇ３が得られる。これらのゲート電圧Ｇ１〜Ｇ３が、トランジスターＱＰ２１〜ＱＰ２３のゲートにそれぞれ印加されて、トランジスターＱＰ２１〜ＱＰ２３がスイッチング動作を行う。これにより、コンデンサーＣ１１の両端電位Ｐ１及びＭ１と、コンデンサーＣ１２の両端電位Ｐ２及びＭ２とが、図５に示すように変化する。 FIG. 5 is a waveform diagram showing voltage waveforms at various parts in the booster circuit shown in FIG. In FIG. 5, the voltage waveform after reaching the steady state is shown. The clock signals CL1 and CL2 are opposite in phase to each other and change between 0 volt and V volt. By shifting the high level of the clock signals CL1 and CL2 by the level shifters 1 to 3, gate voltages G1 to G3 that shift between 0 volts and 3 × V volts are obtained. These gate voltages G1 to G3 are applied to the gates of the transistors QP21 to QP23, respectively, and the transistors QP21 to QP23 perform a switching operation. As a result, both-end potentials P1 and M1 of the capacitor C11 and both-end potentials P2 and M2 of the capacitor C12 change as shown in FIG.
再び図４を参照すると、セレクター回路ＳＬ１及びＳＬ２は、昇圧制御回路２５（図１）の一部を構成している。セレクター回路ＳＬ１は、ＣＰＵ２６（図１）から供給される制御信号ＣＯに従って、クロック信号ＣＬ１と電源電位ＶＤＣとの内の一方を選択してレベルシフター２に入力する。また、セレクター回路ＳＬ２は、制御信号ＣＯに従って、クロック信号ＣＬ２と電源電位ＶＤＣとの内の一方を選択してレベルシフター１及び３に入力する。 Referring to FIG. 4 again, the selector circuits SL1 and SL2 constitute a part of the boost control circuit 25 (FIG. 1). The selector circuit SL1 selects one of the clock signal CL1 and the power supply potential VDC according to the control signal CO supplied from the CPU 26 (FIG. 1) and inputs it to the level shifter 2. Further, the selector circuit SL2 selects one of the clock signal CL2 and the power supply potential VDC in accordance with the control signal CO and inputs the selected one to the level shifters 1 and 3.
図１に示すＣＰＵ２６は、ホストドライバー２０の昇圧回路２４を動作させるときに、セレクター回路ＳＬ１及びＳＬ２がクロック信号ＣＬ１及びＣＬ２をそれぞれ選択するように、制御信号ＣＯをアクティブにする。一方、ＣＰＵ２６は、ホストドライバー２０の昇圧回路２４を停止させてセグメントドライバー３０の昇圧回路３４を動作させるときに、セレクター回路ＳＬ１及びＳＬ２が電源電位ＶＤＣを選択するように、制御信号ＣＯをインアクティブにする。これにより、トランジスターＱＰ２１〜ＱＰ２３がカットオフして、昇圧回路２４が昇圧動作を停止する。その際に、セグメントドライバー３０の昇圧回路３４から昇圧電源端子ＰＸに昇圧電源電位が印加されるが、トランジスターＱＰ２１はカットオフ状態を保つので、図４に示す昇圧回路において無駄な電力が消費されることがない。 The CPU 26 shown in FIG. 1 activates the control signal CO so that the selector circuits SL1 and SL2 select the clock signals CL1 and CL2 when operating the booster circuit 24 of the host driver 20, respectively. On the other hand, when the CPU 26 stops the booster circuit 24 of the host driver 20 and operates the booster circuit 34 of the segment driver 30, the CPU 26 inputs the control signal CO so that the selector circuits SL1 and SL2 select the power supply potential VDC. Activate. Thereby, the transistors QP21 to QP23 are cut off, and the booster circuit 24 stops the boosting operation. At this time, the boosted power supply potential is applied from the booster circuit 34 of the segment driver 30 to the boosted power supply terminal PX. However, since the transistor QP21 maintains the cut-off state, useless power is consumed in the booster circuit shown in FIG. There is nothing.
また、ＣＰＵ２６は、ホストドライバー２０の昇圧回路２４とセグメントドライバー３０の昇圧回路３４との両方を動作させるときにも、セレクター回路ＳＬ１及びＳＬ２がクロック信号ＣＬ１及びＣＬ２をそれぞれ選択するように、制御信号ＣＯをアクティブにする。その際に、ホストドライバー２０の昇圧電源端子ＰＸと、セグメントドライバー３０の昇圧電源端子ＰＸとが配線により接続されているので、両者の昇圧電源電圧を等しくすることができる。 The CPU 26 also controls the control signals so that the selector circuits SL1 and SL2 select the clock signals CL1 and CL2, respectively, when both the booster circuit 24 of the host driver 20 and the booster circuit 34 of the segment driver 30 are operated. Activate CO. At this time, the boosted power supply terminal PX of the host driver 20 and the boosted power supply terminal PX of the segment driver 30 are connected by wiring, so that the boosted power supply voltages of both can be made equal.
次に、図６〜図９を参照しながら、図２に示すホストドライバーにおける駆動波形の生成手法の具体例について説明する。電気光学パネルにおいては、セグメント電極とトッププレーン電極との間に印加される駆動バイアスの極性により、黒表示又は白表示が行われる。なお、カラーフィルターを挿入して、白表示に特定の色を持たせることも可能であり、その場合には、白表示の白は、カラーフィルターの色に置き換えることができる。 Next, a specific example of a drive waveform generation method in the host driver shown in FIG. 2 will be described with reference to FIGS. In the electro-optical panel, black display or white display is performed depending on the polarity of the drive bias applied between the segment electrode and the top plane electrode. It is also possible to insert a color filter so that the white display has a specific color. In that case, the white of the white display can be replaced with the color of the color filter.
電気光学パネルの表示品質を高品位に維持するためには、単に黒表示又は白表示に必要な駆動極性のバイアスを電気光学パネルに印加するだけでは十分でない。例えば、電気光学パネルの表示状態を変化させる際に、表示状態が変化するセグメントに対して、黒表示から白表示、又は、白表示から黒表示となるために必要なバイアスを印加するだけでなく、表示状態が変化しないセグメントを含む全セグメントに対して、正極性バイアスと負極性バイアスとを混在させたシーケンシャルな駆動バイアスパターン（駆動波形）を印加することが望ましい。 In order to maintain the display quality of the electro-optical panel with high quality, it is not sufficient to simply apply a bias having a driving polarity necessary for black display or white display to the electro-optical panel. For example, when changing the display state of the electro-optical panel, not only the bias necessary for changing the display state from black display to white display or from white display to black display is applied. It is desirable to apply a sequential drive bias pattern (drive waveform) in which a positive polarity bias and a negative polarity bias are mixed to all segments including a segment whose display state does not change.
図６は、図２に示すホストドライバーにおいて用いられる駆動波形の例を示す波形図である。図６において、「ＴＰ」は、全セグメントに共通なトッププレーン電極に印加される駆動波形を表している。また、「ＢＢ」、「ＢＷ」、「ＷＢ」、「ＷＷ」は、セグメント電極に印加される駆動波形を表しており、それぞれ、黒表示から黒表示に移行する場合の駆動波形信号ＳＷＶ（１、１）、黒表示から白表示に移行する場合の駆動波形信号ＳＷＶ（１、２）、白表示から黒表示に移行する場合の駆動波形信号ＳＷＶ（２、１）、白表示から白表示に移行する場合の駆動波形信号ＳＷＶ（２、２）に対応している。なお、「０」は０Ｖの信号レベルを表しており、「１」は１５Ｖの信号レベルを表している。 FIG. 6 is a waveform diagram showing an example of drive waveforms used in the host driver shown in FIG. In FIG. 6, “TP” represents a driving waveform applied to the top plane electrode common to all segments. “BB”, “BW”, “WB”, and “WW” represent drive waveforms applied to the segment electrodes, and drive waveform signals SWV (1) when shifting from black display to black display, respectively. 1) Drive waveform signal SWV (1, 2) when shifting from black display to white display, Drive waveform signal SWV (2, 1) when shifting from white display to black display, from white display to white display This corresponds to the drive waveform signal SWV (2, 2) in the case of transition. Note that “0” represents a signal level of 0V, and “1” represents a signal level of 15V.
図６を参照しながら、駆動波形ＢＢについて説明する。第１の表示データに従う表示が行われた後、第１の表示状態に対応するアイドル状態Ａ０においては、トッププレーン電極及びセグメント電極がハイインピーダンス状態に設定されている。次に、電荷抜き期間Ａ１においては、ＴＰ＝０、ＢＢ＝０であるので、トッププレーン電極及びセグメント電極がノンバイアス状態となって電荷抜きが行われ、黒表示が維持される（Hold）。全白表示期間Ａ２においては、ＴＰ＝１、ＢＢ＝０であるので、セグメント電極に対してトッププレーン電極が正極性バイアス状態となり、黒表示から白表示に変化する（Write）。全黒表示期間Ａ３においては、ＴＰ＝０、ＢＢ＝１であるので、セグメント電極に対してトッププレーン電極が負極性バイアス状態となり、白表示から黒表示に変化する（Write）。 The drive waveform BB will be described with reference to FIG. After the display according to the first display data is performed, in the idle state A0 corresponding to the first display state, the top plane electrode and the segment electrode are set to the high impedance state. Next, in the charge removal period A1, since TP = 0 and BB = 0, the top plane electrode and the segment electrode are brought into a non-bias state, the charge is removed, and the black display is maintained (Hold). In the all white display period A2, since TP = 1 and BB = 0, the top plane electrode is in a positive bias state with respect to the segment electrode, and changes from black display to white display (Write). In the all black display period A3, since TP = 0 and BB = 1, the top plane electrode is in a negative polarity bias state with respect to the segment electrode, and changes from white display to black display (Write).
全白表示期間Ａ４においては、ＴＰ＝１、ＢＢ＝０であるので、セグメント電極に対してトッププレーン電極が正極性バイアス状態となり、黒表示から白表示に変化する（Write）。メモリー内容表示期間Ａ５においては、ＴＰ＝０、ＢＢ＝１であるので、セグメント電極に対してトッププレーン電極が負極性バイアス状態となり、白表示から黒表示に変化する（Write）。これにより、第２の表示データに従う表示が行われる。電荷抜き期間Ａ６において、ＴＰ＝０、ＢＢ＝０となって電荷抜きが行われ（Hold）、その後、第２の表示状態に対応するアイドル状態Ａ７に移行する。 In the all white display period A4, since TP = 1 and BB = 0, the top plane electrode is in a positive bias state with respect to the segment electrode, and changes from black display to white display (Write). In the memory content display period A5, since TP = 0 and BB = 1, the top plane electrode is in a negative bias state with respect to the segment electrode, and changes from white display to black display (Write). Thereby, the display according to 2nd display data is performed. In the charge removal period A6, TP = 0 and BB = 0 and the charge removal is performed (Hold). Thereafter, the state shifts to the idle state A7 corresponding to the second display state.
同様に、駆動波形ＢＷについても、アイドル状態Ｂ０、電荷抜き期間Ｂ１、全白表示期間Ｂ２、全黒表示期間Ｂ３、全白表示期間Ｂ４が設定され、メモリー内容表示期間Ｂ５において、ＴＰ＝０、ＢＷ＝０であるので、トッププレーン電極及びセグメント電極がノンバイアス状態となって電荷抜きが行われ、白表示が維持される（Hold）。これにより、第２の表示データに従う表示が行われる。電荷抜き期間Ｂ６において、ＴＰ＝０、ＢＷ＝０が維持され（Hold）、その後、第２の表示状態に対応するアイドル状態Ｂ７に移行する。 Similarly, for the drive waveform BW, the idle state B0, the charge removal period B1, the all white display period B2, the all black display period B3, and the all white display period B4 are set. In the memory content display period B5, TP = 0, Since BW = 0, the top plane electrode and the segment electrode are in a non-bias state, the charge is removed, and white display is maintained (Hold). Thereby, the display according to 2nd display data is performed. In the charge removal period B6, TP = 0 and BW = 0 are maintained (Hold), and then the state shifts to the idle state B7 corresponding to the second display state.
また、図２に示すレジスターＲＴ１〜ＲＴＭから読み出された期間長レジスター値に基づいて各期間の長さを設定する場合には、図６に示すように、期間長レジスター値ＳＫ１〜ＳＫ６に基づいて期間Ｔ１〜Ｔ６の長さが設定される（タイミングセット）。この場合には、信号レベルを変化させるタイミングが、レジスターから読み出された期間長レジスター値に基づいて設定される。 Further, when the length of each period is set based on the period length register values read from the registers RT1 to RTM shown in FIG. 2, as shown in FIG. 6, based on the period length register values SK1 to SK6. The lengths of the periods T1 to T6 are set (timing set). In this case, the timing for changing the signal level is set based on the period length register value read from the register.
図６に示すように、メモリー内容の表示を行う前に、所定の長さに設定された複数の期間において黒表示や白表示を繰り返し行うことによって、電気光学パネルの高品位な表示品質を実現することができる。即ち、液晶表示パネルとは異なり、電気光学パネルにおいては、第１の表示データに対応する第１の表示状態から第２の表示データに対応する第２の表示状態に移行する際に、複数の期間に亘って信号レベルをシーケンシャルに変化させることによって、表示品質を向上させることが可能である。 As shown in Fig. 6, high-quality display quality of the electro-optical panel is realized by repeatedly displaying black and white for a plurality of periods set to a predetermined length before displaying the memory contents. can do. That is, unlike the liquid crystal display panel, in the electro-optical panel, when the first display state corresponding to the first display data is shifted to the second display state corresponding to the second display data, a plurality of Display quality can be improved by changing the signal level sequentially over a period of time.
図７は、図２に示す駆動波形生成部における駆動波形生成用のレジスター値の設定例を示す図である。図７の（Ａ）は、駆動波形を設定するためにレジスターＲＴ１〜ＲＴＭに格納されるレジスター値の例を示しており、図７の（Ｂ）は、駆動期間の長さ（ウエイト時間）を設定するための期間長レジスター値と実際の時間との関係を示している。 FIG. 7 is a diagram illustrating a setting example of register values for generating a drive waveform in the drive waveform generating unit illustrated in FIG. FIG. 7A shows an example of register values stored in the registers RT1 to RTM in order to set the drive waveform, and FIG. 7B shows the length (wait time) of the drive period. The relationship between the period length register value for setting and the actual time is shown.
図７の（Ａ）において、アドレスの欄には、図２に示す駆動波形生成部２２２のレジスターにおけるアドレスが表示されており、期間の欄には、期間Ｔ１〜Ｔ１２及び対応するレジスターＲＴ１〜ＲＴ１２が表示されている。各レジスターには、１６ビット幅のレジスター値が格納される。レジスター値の第１２〜８ビットは、それぞれの期間における駆動波形ＴＰ、ＢＢ、ＢＷ、ＷＢ、ＷＷの信号レベルを表しており、レジスター値の第７〜０ビットは、それぞれの期間の長さを表している。レジスター値の第１５ビットは、ＥＯＷビットであり、駆動波形の終了を表している。図７の（Ａ）においては、期間Ｔ６に対応するレジスターＲＴ６に格納されているレジスター値のＥＯＷビットが、駆動波形の終了を表す「１」に設定されている。従って、この例によれば、期間Ｔ６で駆動波形が終了する。 7A, addresses in the registers of the drive waveform generator 222 shown in FIG. 2 are displayed in the address column, and periods T1 to T12 and corresponding registers RT1 to RT12 are displayed in the period column. Is displayed. Each register stores a 16-bit register value. The 12th to 8th bits of the register value represent the signal levels of the driving waveforms TP, BB, BW, WB, and WW in each period, and the 7th to 0th bits of the register value indicate the length of each period. Represents. The 15th bit of the register value is an EOW bit and represents the end of the drive waveform. In FIG. 7A, the EOW bit of the register value stored in the register RT6 corresponding to the period T6 is set to “1” indicating the end of the drive waveform. Therefore, according to this example, the drive waveform ends in the period T6.
図７の（Ａ）において、期間Ｔ１に対応するレジスターＲＴ１に格納されているレジスター値の第１２〜８ビットは、全て「０」に設定されている。従って、図６に示すように、期間Ｔ１において、ＴＰ＝ＢＢ＝ＢＷ＝ＷＢ＝ＷＷ＝０となり、電荷抜きが行われる。また、期間Ｔ１の長さ（ウエイト時間）を表すレジスターＲＴ１の第７〜０ビットは、「０００００１０１」に設定されている。従って、図７の（Ｂ）に示すように、期間Ｔ１の長さが４．８８ｍｓに設定される。 In FIG. 7A, the 12th to 8th bits of the register value stored in the register RT1 corresponding to the period T1 are all set to “0”. Accordingly, as shown in FIG. 6, in the period T1, TP = BB = BW = WB = WW = 0, and charge removal is performed. In addition, the seventh to 0th bits of the register RT1 indicating the length (wait time) of the period T1 are set to “00000101”. Accordingly, as shown in FIG. 7B, the length of the period T1 is set to 4.88 ms.
また、期間Ｔ２に対応するレジスターＲＴ２に格納されているレジスター値の第１２〜８ビットは、「１００１１」に設定されている。従って、図６に示すように、期間Ｔ２において、ＴＰ＝１、ＢＢ＝０、ＢＷ＝０、ＷＢ＝１、ＷＷ＝１となり、全白表示が行われる。また、期間Ｔ２の長さ（ウエイト時間）を表すレジスターＲＴ２の第７〜０ビットは、「１０００００１１」に設定されている。従って、図７の（Ｂ）に示すように、期間Ｔ２の長さが１２７．９３ｍｓに設定される。 Further, the 12th to 8th bits of the register value stored in the register RT2 corresponding to the period T2 are set to “10011”. Therefore, as shown in FIG. 6, in the period T2, TP = 1, BB = 0, BW = 0, WB = 1, WW = 1, and all white display is performed. The seventh to 0th bits of the register RT2 indicating the length (wait time) of the period T2 are set to “10000011”. Accordingly, as shown in FIG. 7B, the length of the period T2 is set to 127.93 ms.
以上説明した駆動波形は一例であり、電子光学パネル１０の種類や動作環境に応じ、レジスターに格納されるレジスター値やクロック信号の周波数を選択することによって、駆動波形を任意に変更することができる。図８に、図２に示すホストドライバーにおいて用いられる駆動波形の他の例を示し、図９に、図８に示す駆動波形に対応するレジスター値の設定例を示す。 The drive waveform described above is an example, and the drive waveform can be arbitrarily changed by selecting the register value stored in the register and the frequency of the clock signal in accordance with the type and operating environment of the electro-optical panel 10. . FIG. 8 shows another example of the drive waveform used in the host driver shown in FIG. 2, and FIG. 9 shows an example of register value setting corresponding to the drive waveform shown in FIG.
本実施形態によれば、図１に示すＣＰＵ２６が、格納部５０等に格納されている設定情報や電子機器の使用状態等に基づいて、ホストドライバー２０の昇圧回路２４とセグメントドライバー３０の昇圧回路３４との内の一方又は両方を選択することにより、電子光学パネル１０の負荷に適した昇圧電力を得ることができるので、昇圧回路における無駄な消費電力が低減される。また、ホストドライバー２０の駆動信号出力部２３に供給される昇圧電源電位とセグメントドライバー３０の駆動信号出力部３３に供給される昇圧電源電位とを等しくすることができるので、ホストドライバー２０とセグメントドライバー３０とを組み合わせて１つの電気光学パネル１０を駆動する場合の輝度差が解消される。 According to the present embodiment, the CPU 26 shown in FIG. 1 performs the booster circuit 24 of the host driver 20 and the booster circuit of the segment driver 30 based on the setting information stored in the storage unit 50 and the use state of the electronic device. By selecting one or both of 34, it is possible to obtain boosted power suitable for the load of the electro-optical panel 10, thereby reducing wasteful power consumption in the booster circuit. Further, since the boosted power supply potential supplied to the drive signal output unit 23 of the host driver 20 and the boosted power supply potential supplied to the drive signal output unit 33 of the segment driver 30 can be made equal, the host driver 20 and the segment driver The luminance difference when driving one electro-optical panel 10 in combination with 30 is eliminated.
また、図２に示すように、第１及び第２の表示データＤＬ及びＤＰに基づいて、複数の駆動波形信号ＳＷＶ（１、１）〜ＳＷＶ（２、２）の内から駆動波形信号ＳＷＱが選択され、選択された駆動波形信号ＳＷＱに基づいて、電子光学パネル１０に供給される複数の駆動信号ＶＤｍが生成される。従って、第１の表示データＤＬに対応する第１の表示状態から第２の表示データＤＰに対応する第２の表示状態に移行する際に、シーケンシャルに変化する複数の駆動信号ＶＤｍによって電子光学パネル１０の複数のセグメント電極を駆動することができる。その結果、高品質な表示特性を実現すると共に、ＣＰＵ２６の処理負荷を軽減することが可能である。 In addition, as shown in FIG. 2, the drive waveform signal SWQ is selected from the plurality of drive waveform signals SWV (1, 1) to SWV (2, 2) based on the first and second display data DL and DP. Based on the selected drive waveform signal SWQ, a plurality of drive signals VDm supplied to the electro-optical panel 10 are generated. Accordingly, the electro-optical panel is driven by the plurality of drive signals VDm that sequentially change when the first display state corresponding to the first display data DL is shifted to the second display state corresponding to the second display data DP. Ten segment electrodes can be driven. As a result, high quality display characteristics can be realized and the processing load on the CPU 26 can be reduced.
１０ 電気光学パネル、 ２０ ホストドライバー、 ２１ クロック信号生成回路、 ２２ 表示コントローラー、 ２３ 駆動信号出力部、 ２４ 昇圧回路、 ２５ 昇圧制御回路、 ２６ ＣＰＵ、 ２７ シリアルインターフェース（Ｉ／Ｆ）、 ３０ セグメントドライバー、 ３２ 表示コントローラー、 ３３ 駆動信号出力部、 ３４ 昇圧回路、 ３５ 昇圧制御回路、 ３７ デコーダーインターフェース（Ｉ／Ｆ）、 ４０ 操作部、 ５０ 格納部、 ６０ 通信部、 ７０ 電源部、 ２２１ 表示データ格納部、 ２２１ａ 前回表示データ格納部、 ２２１ｂ 今回表示データ格納部、 ２２２ 駆動波形生成部、 ２２３ タイミング制御部、 ２３１、２３２ セレクター、 ２３３ バッファー、 ２３４、２３５、１〜３ レベルシフター、 ２３６ トライステートバッファー、 ２４１、２４３ 電圧レギュレーター、 ２４２、２４４ 昇圧回路、 Ｐ１〜Ｐ４、ＰＸ 昇圧電源端子（パッド）、 Ｃ１、Ｃ２、Ｃ１１、Ｃ１２ コンデンサー、 ＱＰ１〜ＱＰ２３ ＰチャネルＭＯＳトランジスター、 ＱＮ１〜ＱＮ１２ ＮチャネルＭＯＳトランジスター、 ＳＬ１、ＳＬ２ セレクター回路 10 electro-optical panel, 20 host driver, 21 clock signal generation circuit, 22 display controller, 23 drive signal output unit, 24 boost circuit, 25 boost control circuit, 26 CPU, 27 serial interface (I / F), 30 segment driver, 32 display controller, 33 drive signal output unit, 34 booster circuit, 35 booster control circuit, 37 decoder interface (I / F), 40 operation unit, 50 storage unit, 60 communication unit, 70 power supply unit, 221 display data storage unit, 221a Previous display data storage unit, 221b Current display data storage unit, 222 Drive waveform generation unit, 223 Timing control unit, 231 and 232 selector, 233 buffer, 234, 235, 1-3 Level shifter -, 236 Tristate buffer, 241, 243 Voltage regulator, 242, 244 Boost circuit, P1-P4, PX Boost power supply terminal (pad), C1, C2, C11, C12 capacitor, QP1-QP23 P-channel MOS transistor, QN1- QN12 N-channel MOS transistor, SL1, SL2 selector circuit
Claims (4)
前記電気光学パネルに供給される複数の駆動信号を出力する駆動信号出力部と、
第１の電源電位及び第２の電源電位が供給され、前記第１の電源電位を昇圧して、前記駆動信号出力部において使用される複数の昇圧電源電位を生成する昇圧回路と、
前記昇圧回路によって生成された複数の昇圧電源電位をそれぞれ出力し、又は、他の少なくとも１つの表示ドライバーの昇圧動作によって生成された複数の昇圧電源電位をそれぞれ入力する複数の昇圧電源端子と、
前記昇圧回路の昇圧動作をオン／オフする昇圧制御回路と、
前記昇圧回路の昇圧動作をオン／オフするように前記昇圧制御回路を制御すると共に、インターフェースを介して接続された他の少なくとも１つの表示ドライバーの昇圧動作をオン／オフ制御する制御部と、
を具備する集積回路装置。 An integrated circuit device having a function of a display driver for driving an electro-optic panel and usable in combination with at least one other display driver,
A drive signal output unit that outputs a plurality of drive signals supplied to the electro-optical panel;
A booster circuit that is supplied with a first power supply potential and a second power supply potential, boosts the first power supply potential, and generates a plurality of boosted power supply potentials used in the drive signal output unit;
A plurality of boosted power supply terminals that respectively output a plurality of boosted power supply potentials generated by the booster circuit or input a plurality of boosted power supply potentials generated by a boosting operation of at least one other display driver;
A step-up control circuit for turning on / off the step-up operation of the step-up circuit;
A control unit that controls the boost control circuit to turn on / off the boost operation of the boost circuit, and controls on / off of the boost operation of at least one other display driver connected through the interface;
An integrated circuit device comprising:
前記駆動信号出力部が、レジスター値及び／又は表示データに基づいて生成される複数の駆動信号のハイレベルの電位を、前記第１の電源電位によって規定される値から前記第１の昇圧電源電位によって規定される値にそれぞれシフトする第１群のレベルシフターと、前記第１群のレベルシフターから出力される複数の駆動信号のハイレベルの電位を、前記第１の昇圧電源電位によって規定される値から前記第２の昇圧電源電位によって規定される値にそれぞれシフトする第２群のレベルシフターとを含む、
請求項１記載の集積回路装置。 The booster circuit boosts the first power supply potential to generate a first boosted power supply potential, and further boosts the first boosted power supply potential to generate a second boosted power supply potential;
The drive signal output unit converts a high level potential of a plurality of drive signals generated based on a register value and / or display data from the value specified by the first power supply potential to the first boosted power supply potential. A first group level shifter that shifts to a value defined by each of the first group level shifter and a high level potential of a plurality of drive signals output from the first group level shifter are defined by the first boosted power supply potential. A second group of level shifters each shifting from a value to a value defined by the second boosted power supply potential,
The integrated circuit device according to claim 1.
前記電気光学パネルの第１群のセグメント電極に複数の駆動信号をそれぞれ供給する請求項１〜３のいずれか１項記載の集積回路装置と、
前記電気光学パネルの第２群のセグメント電極に複数の駆動信号をそれぞれ供給する少なくとも１つの表示ドライバーと、
を具備する電子機器。 An electro-optic panel having a plurality of segment electrodes;
The integrated circuit device according to claim 1, wherein a plurality of drive signals are respectively supplied to the first group of segment electrodes of the electro-optical panel.
At least one display driver for supplying a plurality of drive signals to the second group of segment electrodes of the electro-optic panel;
An electronic device comprising:
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