JP2012033641A - ポリシリコン抵抗の設計方法及び半導体装置の製造方法 - Google Patents
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Abstract
【課題】半導体装置のサイズの大型化を抑制しつつ、ポリシリコン抵抗の抵抗値が設計値からずれた場合に補正できるようにする。
【解決手段】ポリシリコン抵抗の設計方法は、シリサイド領域1bが両端にそれぞれ形成されたポリシリコンにより構成され、シリサイド領域1bがコンタクト3へ接続されるポリシリコン抵抗1の、抵抗値を判定する工程を有する。抵抗値が設計値よりも大きい場合には、コンタクト3の位置とポリシリコン抵抗1の形成範囲とを変更せずに、シリサイドブロック膜の形成範囲を狭める補正を行うことによって、ポリシリコン抵抗1の抵抗値を減少させる工程を行う。抵抗値が設計値よりも小さい場合には、コンタクト3の位置を変更せずに、ポリシリコン(シリサイドブロック領域1a)の幅を狭める補正を行うことによって、ポリシリコン抵抗1の抵抗値を増大させる工程を行う。
【選択図】図1
【解決手段】ポリシリコン抵抗の設計方法は、シリサイド領域1bが両端にそれぞれ形成されたポリシリコンにより構成され、シリサイド領域1bがコンタクト3へ接続されるポリシリコン抵抗1の、抵抗値を判定する工程を有する。抵抗値が設計値よりも大きい場合には、コンタクト3の位置とポリシリコン抵抗1の形成範囲とを変更せずに、シリサイドブロック膜の形成範囲を狭める補正を行うことによって、ポリシリコン抵抗1の抵抗値を減少させる工程を行う。抵抗値が設計値よりも小さい場合には、コンタクト3の位置を変更せずに、ポリシリコン(シリサイドブロック領域1a)の幅を狭める補正を行うことによって、ポリシリコン抵抗1の抵抗値を増大させる工程を行う。
【選択図】図1
Description
本発明は、ポリシリコン抵抗の設計方法及び半導体装置の製造方法に関する。
LSI(Large Scale Integration)等の半導体装置には、ポリシリコン抵抗が形成されることがある。ポリシリコン抵抗は、ポリシリコン膜により構成され、該ポリシリコン膜の両端がそれぞれシリサイド化されて使われることが多い(例えば、特許文献1)。
ポリシリコン抵抗の抵抗値は、ポリシリコン膜の膜厚、導入される不純物の種類及び濃度、不純物の活性化の程度など、いくつもの製造条件によって複合的に決まる。
そのため、製造工場を変更したり、維持管理や生産性向上のために一部工程の装置条件をわずかに変更したりすると、所望の抵抗値が得られなくなることが容易に起こりやすい。
ポリシリコン抵抗の抵抗値が所望の設計値からはずれた場合に、設計データを変更せずに製造の過程で補正するためにいくつかの提案がされている。
例えば特許文献2では所望の抵抗値が得られるようにポリシリコン抵抗の不純物濃度をイオン注入によって調整する方法が記載されている。同文献の技術では、ポリシリコン抵抗を調整するためだけに新たに製造工程を追加して、他の素子に影響を与えずに抵抗値の変動を補正できるため再設計の必要がない。
他に、特許文献3、4には、出来上がったポリシリコン抵抗の抵抗値から、所望の抵抗値に必要な分だけ長さ方向にコンタクト位置を調整する方法が記載されている。コンタクト位置はフォトマスクを変更することによって調整するか、電子ビーム露光によって調整することとし再設計を必要としないようにしている。また、特許文献5にはポリシリコン抵抗の両端がシリサイド化された場合の提案がされている。この場合は特許文献3、4とは異なり、所望の抵抗値とするために必要な長さ(抵抗素子においてシリサイド化される部分の長さ)の調整を、シリサイドブロック層によって行う。この場合、シリサイドブロック層を形成するために用いられるフォトマスクを変更することによって、調節が行われる。
しかしながら、特許文献2の方法では、対象となるポリシリコン抵抗部分だけをパターニングするためのフォトリソグラフィに複数の工程とイオン注入工程を追加する必要が生じる。
また、特許文献3〜5の技術では、出来上がった抵抗値が所望の値よりも大きい場合には、ポリシリコン抵抗の両端のコンタクト間の距離が短くなるようにコンタクトの位置を調整するか、或いは、シリサイドブロック層が長手方向において短くなるようにシリサイドブロック層の位置を調整すればよいが、逆に抵抗値が所望の値よりも小さい場合には、ポリシリコン抵抗の両端のコンタクト間の距離が長くなるようにコンタクトの位置を調整するか、或いは、シリサイドブロック層が長手方向において長くなるようにシリサイドブロック層の位置を調整しなければならない。結果的に予めポリシリコン抵抗素子の長さを長く設定しておかなければならないため、半導体装置の大型化が避けられなくなる。またコンタクトの位置を変更する場合は、それに接続するための配線の位置についてまで設計上の考慮が必要である。
このように、製造条件に敏感なポリシリコン抵抗が所望の抵抗値からはずれてしまっても、設計データを変更しないで済ませるようにしようとすると、製造工程を追加するか、抵抗の長さが長めに変更されても構わない冗長な設計をするしかなかった。
そこで、本発明は、シリサイド領域が両端にそれぞれ形成されたポリシリコンにより構成され、前記シリサイド領域がコンタクトへ接続されるポリシリコン抵抗の抵抗値が設計値よりも大きい場合には、前記コンタクトの位置と前記ポリシリコン抵抗の形成範囲とを変更せずに、前記ポリシリコン抵抗となるポリシリコン膜上に形成されるシリサイドブロック膜の形成範囲を狭める補正を行うことによって、前記ポリシリコン抵抗の抵抗値を減少させる工程を行い、
前記ポリシリコン抵抗の前記抵抗値が前記設計値よりも小さい場合には、前記コンタクトの位置を変更せずに、前記ポリシリコンの幅を狭める補正を行うことによって、前記ポリシリコン抵抗の抵抗値を増大させる工程を行うことを特徴とするポリシリコン抵抗の設計方法を提供する。
前記ポリシリコン抵抗の前記抵抗値が前記設計値よりも小さい場合には、前記コンタクトの位置を変更せずに、前記ポリシリコンの幅を狭める補正を行うことによって、前記ポリシリコン抵抗の抵抗値を増大させる工程を行うことを特徴とするポリシリコン抵抗の設計方法を提供する。
この設計方法によれば、抵抗値が設計値よりも大きい場合には、コンタクトの位置とポリシリコン抵抗の形成範囲とを変更せずに、ポリシリコン抵抗となるポリシリコン膜上に形成されるシリサイドブロック膜の形成範囲を狭める補正を行うことによって、ポリシリコン抵抗の抵抗値を減少させる工程を行い、抵抗値が設計値よりも小さい場合には、コンタクトの位置を変更せずに、ポリシリコンの幅を狭める補正を行うことによって、ポリシリコン抵抗の抵抗値を増大させる工程を行う。
このように、コンタクトの位置を変更せずに、シリサイドブロック膜の形成範囲の調整又はポリシリコンの幅の調整によってポリシリコン抵抗の抵抗値を補正するため、該補正を配線レイアウトに影響を与えずに行うことができる。
また、抵抗値が設計値よりも小さい場合には、ポリシリコンの幅を狭めることによって、ポリシリコン抵抗の抵抗値を増大させるので、ポリシリコン抵抗となるポリシリコン膜(シリサイド化されない領域)の長さを抵抗値の増大のために長くする必要がない。このため、当初設計時において、シリサイド化されない領域の長大化を許容するためのマージンをシリサイド領域の寸法に設定する必要がない。よって、当初設計時におけるシリサイド領域の寸法を必要最小限の寸法に設定することが可能である。つまり、半導体装置のサイズの大型化を抑制しつつ、ポリシリコン抵抗の抵抗値が設計値からずれた場合に補正できるようにすることが可能である。
このように、コンタクトの位置を変更せずに、シリサイドブロック膜の形成範囲の調整又はポリシリコンの幅の調整によってポリシリコン抵抗の抵抗値を補正するため、該補正を配線レイアウトに影響を与えずに行うことができる。
また、抵抗値が設計値よりも小さい場合には、ポリシリコンの幅を狭めることによって、ポリシリコン抵抗の抵抗値を増大させるので、ポリシリコン抵抗となるポリシリコン膜(シリサイド化されない領域)の長さを抵抗値の増大のために長くする必要がない。このため、当初設計時において、シリサイド化されない領域の長大化を許容するためのマージンをシリサイド領域の寸法に設定する必要がない。よって、当初設計時におけるシリサイド領域の寸法を必要最小限の寸法に設定することが可能である。つまり、半導体装置のサイズの大型化を抑制しつつ、ポリシリコン抵抗の抵抗値が設計値からずれた場合に補正できるようにすることが可能である。
また、本発明は、シリサイド領域が両端にそれぞれ形成されたポリシリコンにより構成され、前記シリサイド領域がコンタクトへ接続されるポリシリコン抵抗を有する第1の半導体装置を製造する工程と、
前記第1の半導体装置の前記ポリシリコン抵抗の抵抗値が設計値よりも大きい場合には、前記コンタクトの位置と前記ポリシリコン抵抗の形成範囲とを変更せずに、前記ポリシリコン抵抗となるポリシリコン膜上に形成されるシリサイドブロック膜の形成範囲を狭める補正を行うことによって、前記ポリシリコン抵抗の抵抗値を減少させ、前記ポリシリコン抵抗の前記抵抗値が前記設計値よりも小さい場合には、前記コンタクトの位置を変更せずに、前記ポリシリコンの幅を狭める補正を行うことによって、前記ポリシリコン抵抗の抵抗値を増大させる工程と、
前記補正された前記ポリシリコン抵抗を有する第2の半導体装置を製造する工程と、
を有することを特徴とする半導体装置の製造方法を提供する。
前記第1の半導体装置の前記ポリシリコン抵抗の抵抗値が設計値よりも大きい場合には、前記コンタクトの位置と前記ポリシリコン抵抗の形成範囲とを変更せずに、前記ポリシリコン抵抗となるポリシリコン膜上に形成されるシリサイドブロック膜の形成範囲を狭める補正を行うことによって、前記ポリシリコン抵抗の抵抗値を減少させ、前記ポリシリコン抵抗の前記抵抗値が前記設計値よりも小さい場合には、前記コンタクトの位置を変更せずに、前記ポリシリコンの幅を狭める補正を行うことによって、前記ポリシリコン抵抗の抵抗値を増大させる工程と、
前記補正された前記ポリシリコン抵抗を有する第2の半導体装置を製造する工程と、
を有することを特徴とする半導体装置の製造方法を提供する。
本発明によれば、半導体装置のサイズの大型化を抑制しつつ、ポリシリコン抵抗の抵抗値が設計値からずれた場合に補正できるようにすることが可能である。
以下、本発明の実施形態について、図面を用いて説明する。なお、すべての図面において、同様の構成要素には同一の符号を付し、適宜に説明を省略する。
〔第1の実施形態〕
図1は第1の実施形態に係るポリシリコン抵抗の設計方法、並びに、第1の実施形態に係る半導体装置の製造方法を説明するための平面図である。なお、図1では、シリサイドブロック膜2を透視させて、ポリシリコン抵抗1(斜線部)においてシリサイドブロック膜2に隠れている部分(シリサイドブロック領域1a)も見えるようにしている。
図1は第1の実施形態に係るポリシリコン抵抗の設計方法、並びに、第1の実施形態に係る半導体装置の製造方法を説明するための平面図である。なお、図1では、シリサイドブロック膜2を透視させて、ポリシリコン抵抗1(斜線部)においてシリサイドブロック膜2に隠れている部分(シリサイドブロック領域1a)も見えるようにしている。
本実施形態に係る半導体装置の製造方法は、本実施形態に係るポリシリコン抵抗の設計方法を包含する。このため、以下では、本実施形態に係る半導体装置の製造方法を説明する。
図1(a)は、当初の設計のポリシリコン抵抗1及びシリサイドブロック膜2と、コンタクト3と、を有する半導体装置100を示す平面図である。図1(b)は、補正によりシリサイドブロック領域1aの幅が狭められたポリシリコン抵抗1と、シリサイドブロック膜2と、コンタクト3と、を有する半導体装置100Aを示す平面図である。図1(c)は、補正によりシリサイドブロック領域1aの長手寸法が狭められたポリシリコン抵抗1と、シリサイドブロック膜2と、コンタクト3と、を有する半導体装置100Bを示す平面図である。
ポリシリコン抵抗1は、ポリシリコン膜により構成され、該ポリシリコン膜の両端は、それぞれシリサイド化されたシリサイド領域1bとなっている。本実施形態の場合、ポリシリコン抵抗1において、シリサイド領域1b以外の領域は、シリサイド化されていないシリサイドブロック領域1aである。
本実施形態の場合、ポリシリコン抵抗1の平面形状は、例えば、直線状に延在する長尺な矩形状である。ポリシリコン抵抗1の両端部(シリサイド領域1b)を除く部分であるシリサイドブロック領域1aの平面形状も、例えば、直線状に延在する長尺な矩形状である。
また、シリサイドブロック膜2の平面形状は、矩形状であり、該シリサイドブロック膜2がシリサイドブロック領域1aを覆う。
コンタクト3は、ポリシリコン抵抗1の両端のシリサイド領域1bにそれぞれ接続される。図1では、両端のシリサイド領域1bのそれぞれに、2つずつのコンタクト3を接続する例を示している。
本実施形態の製造方法では、先ず、図1(a)に示すような、当初の設計のポリシリコン抵抗1を有する半導体装置100を製造する。
ポリシリコン抵抗1を形成するには、先ず、ポリシリコン膜を下地膜の上に成膜する。この下地膜は、例えば、半導体基板(例えばシリコン基板)の表層に形成された素子分離膜などの絶縁膜である。
次に、このポリシリコン膜上に、フォトリソグラフィーによりマスクパターンを形成する。このマスクパターンは、ポリシリコン膜においてポリシリコン抵抗1となる部分を覆うように形成する。次に、このマスクパターンを用いたエッチングによって、このポリシリコン膜をポリシリコン抵抗1の形状に加工する。つまり、ポリシリコン膜においてマスクパターンから露出している部位をエッチングにより除去する。その後、マスクパターンを除去する。
次に、加工後のポリシリコン膜の所定の領域(つまり、シリサイド化されずにポリシリコンのままとなる領域)の上にシリサイドブロック膜2を形成する。ここで、ポリシリコン膜の両端部(シリサイド領域1bとなる部分)がそれぞれシリサイドブロック膜2から露出するように、シリサイドブロック膜2を形成する。また、このシリサイドブロック膜2の形状(寸法)は、当初の設計通り(図1(a)の形状)である。
ここで、シリサイドブロック膜2は、例えば、SiO2膜或いはSiN膜などの膜により構成することができる。シリサイドブロック膜2を形成するには、例えば、この膜を全面に成膜した後、フォトリソグラフィによって、この膜の上にマスクパターン(図示略)を形成する。このマスクパターンは、この膜において、シリサイドブロック膜2となる部分の上を選択的に覆うように形成される。次に、このマスクパターンをマスクとして、この膜をエッチングすることにより、この膜においてマスクパターンにより覆われた部位を選択的に残留させ、その他の露出した部位を除去する。こうして、シリサイドブロック膜2を形成することができる。
次に、ポリシリコン膜上及びシリサイドブロック膜2上に金属膜をスパッタ等により形成する。次に、熱処理を行うことによって、ポリシリコン膜においてシリサイドブロック膜2から露出している部分を金属膜中の金属と反応させてシリサイド化する。これにより、シリサイドブロック領域1aと、このシリサイドブロック領域1aの両端にそれぞれ形成されたシリサイド領域1bと、を有するポリシリコン抵抗1を形成することができる。
その後、未反応の(シリサイド化していない)金属膜を除去する。
こうして、図1(a)に示すように当初の設計のポリシリコン抵抗1を形成することができ、このポリシリコン抵抗1を有する半導体装置100を製造することができる。
次に、当初の設計のポリシリコン抵抗1の抵抗値を計測し、この抵抗値を判定する。この判定では、計測した抵抗値が所望の値であるか否か、並びに、計測した抵抗値が所望の値よりも大きいか、或いは小さいかを判定する。更に、計測した抵抗値と所望の抵抗値とのずれ量(差)を判定することが好ましい。
ポリシリコン抵抗1の抵抗値が設計値よりも小さい場合には、図1(b)に示すように、コンタクト3の位置を変更せずに、シリサイドブロック領域1aの幅を狭める補正を行うことによって、ポリシリコン抵抗1の抵抗値を増大させる。この補正では、例えば、シリサイドブロック領域1aの幅方向における一対の外形線L1、L2の位置を均等にシリサイドブロック領域1aの幅方向における中心側へシフトさせる。つまり、補正によるシリサイドブロック領域1aの幅の減少量をΔWとすると、一対の外形線L1、L2をそれぞれΔW/2だけシリサイドブロック領域1aの幅方向における中心側へシフトさせる。
このようにシリサイドブロック領域1aの幅を狭める補正は、ポリシリコン膜をエッチングにより加工する際に用いられるマスクパターンの幅を狭めることによって行う。
この補正は、例えば、ポリシリコン抵抗1の全体(シリサイドブロック領域1a及びシリサイド領域1bを含む)の幅を一括して狭めることにより行う。この場合、補正によりシリサイド領域1bの幅が狭められてもコンタクト3がシリサイド領域1bからはみ出さないように、当初の設計のポリシリコン抵抗1の幅、並びにコンタクト3の配置を予め適切に設定すると良い。すなわち、補正によるポリシリコン抵抗1の幅の減少量の最大値をΔWMAXとすると、シリサイド領域1bの幅方向端部から、該端部に近いコンタクト3までの距離を、ΔWMAX/2以上に設定する。なお、半導体装置のサイズの大型化を抑制できるように、この距離は、ΔWMAX/2に設定することが好ましい。このように、ポリシリコン抵抗1の全体の幅を一括して調整することにより、ポリシリコン膜をエッチングによってポリシリコン抵抗1の形状に加工する際に用いられるマスクパターンの平面形状を補正後も矩形状にすることができるため、補正の計算アルゴリズムを簡素化することができる。
なお、シリサイドブロック領域1aの幅の減少量と、ポリシリコン抵抗1の抵抗値の増大量との関係を予め求めておき、設計値からの抵抗値のずれの量に応じて、シリサイドブロック領域1aの幅の減少量を適宜に設定すると良い。これにより、設計値からの抵抗値のずれの量に応じて、ポリシリコン抵抗1の抵抗値を適切に補正することができ、該抵抗値を所望の値にすることができる。
このような補正を行った後に、この補正後のポリシリコン抵抗1を有する半導体装置100Aを製造する(図1(b))。これにより、所望の抵抗値のポリシリコン抵抗1を有する半導体装置100Aを得ることができる。
一方、ポリシリコン抵抗1の抵抗値が設計値よりも大きい場合には、図1(c)に示すように、コンタクト3の位置とポリシリコン抵抗1の形成範囲とを変更せずに、ポリシリコン抵抗となるポリシリコン膜上に形成されるシリサイドブロック膜2の形成範囲を狭める(シリサイドブロック領域1aの長さを短くする)補正を行うことによって、ポリシリコン抵抗1の抵抗値を減少させる。すなわち、シリサイドブロック領域1aの長手方向におけるシリサイドブロック膜2の寸法を当初の設計よりも小さくする。この補正では、例えば、シリサイドブロック膜2の長手方向(シリサイドブロック領域1aの長手方向と同じ)における一対の外形線L3、L4の位置を均等にシリサイドブロック領域1aの長手方向における中心側へシフトさせる。つまり、補正によるシリサイドブロック領域1aの長さの減少量をΔLとすると、一対の外形線L3、L4をそれぞれΔL/2だけシリサイドブロック領域1aの長手方向における中心側へシフトさせる。従って、補正後においても、シリサイドブロック膜2の平面形状は矩形状である。なお、シリサイドブロック膜2の形成範囲を狭めるには、シリサイドブロック膜2となる膜の上に形成される上記マスクパターンの形状を変更する。
シリサイドブロック膜2の長さ(シリサイドブロック領域1aの長さ)の減少量と、ポリシリコン抵抗1の抵抗値の減少量との関係を予め求めておき、設計値からの抵抗値のずれの量に応じて、シリサイドブロック膜2の長さ(シリサイドブロック領域1aの長さ)の減少量を適宜に設定すると良い。これにより、設計値からの抵抗値のずれの量に応じて、ポリシリコン抵抗1の抵抗値を適切に補正することができ、該抵抗値を所望の値にすることができる。
このように補正を行った後に、この補正後のポリシリコン抵抗1を有する半導体装置100Bを製造する(図1(c))。これにより、所望の抵抗値のポリシリコン抵抗1を有する半導体装置100Bを得ることができる。
このように、本実施形態では、ポリシリコン抵抗1の抵抗値が設計値よりも大きい場合、並びに、小さい場合の何れの場合にも、シリサイドブロック領域1aの長さを長くする必要がない(シリサイドブロック領域1aの長手方向におけるシリサイドブロック膜2の寸法を長くする必要がない)。このため、当初の設計のシリサイド領域1bの寸法(シリサイドブロック領域1aの長手方向におけるシリサイド領域1bの寸法)を必要最低限の寸法に設定することができる。よって、半導体装置100(100A、100B)のサイズの大型化を抑制しつつ、ポリシリコン抵抗1の抵抗値が設計値からずれた場合に補正できるようにすることが可能である。
なお、当初の設計のポリシリコン抵抗1の抵抗値を計測し、この抵抗値を判定する工程は、例えば、半導体装置100を製造する製造ラインを変更する場合、或いは、何らかの製造条件を変更する場合などに行われ、補正された条件で、複数の半導体基板上にそれぞれポリシリコン抵抗1を形成することができる。つまり、補正された条件で、ポリシリコン抵抗1を含む半導体装置を量産することができる。
ここで、比較例1に係るポリシリコン抵抗の設計方法、並びに、比較例1に係る半導体装置の製造方法を説明する。
図3は比較例1に係るポリシリコン抵抗の設計方法、並びに、比較例1に係る半導体装置の製造方法を説明するための平面図である。図3でも、図1と同様に、ポリシリコン抵抗1(斜線部)においてシリサイドブロック膜2に隠れている部分(シリサイドブロック領域1a)も見えるようにしている。
比較例1に係る半導体装置の製造方法は、比較例1に係るポリシリコン抵抗の設計方法を包含する。このため、以下では、比較例1に係る半導体装置の製造方法を説明する。
比較例1に係る半導体装置の製造方法は、以下に説明する点でのみ、第1の実施形態に係る半導体装置の製造方法と相違し、その他の点は、第1の実施形態に係る半導体装置の製造方法と同様である。
図3(a)は、当初の設計のポリシリコン抵抗1及びシリサイドブロック膜2と、コンタクト3と、を有する半導体装置1000を示す平面図である。図3(b)は、補正によりシリサイドブロック領域1aの長さが長くなったポリシリコン抵抗1と、シリサイドブロック膜2と、コンタクト3と、を有する半導体装置1000Aを示す平面図である。図3(c)は、補正によりシリサイドブロック領域1aの長手寸法が狭められたポリシリコン抵抗1と、シリサイドブロック膜2と、コンタクト3と、を有する半導体装置1000Bを示す平面図である。
先ず、図3(a)に示すような、当初の設計のポリシリコン抵抗1を有する半導体装置1000を製造し、ポリシリコン抵抗1の抵抗値を計測及び判定する。
比較例1の場合、ポリシリコン抵抗1の抵抗値が設計値よりも大きい場合には、図3(c)に示すように、本実施形態と同様に、コンタクト3の位置を変更せずに、ポリシリコン抵抗となるポリシリコン膜上に形成されるシリサイドブロック膜2の形成範囲を狭める(シリサイドブロック領域1aの長さを短くする)補正を行うことによって、ポリシリコン抵抗1の抵抗値を減少させる。そして、補正後のポリシリコン抵抗1を有する半導体装置1000B(図3(c))を製造する。
一方、ポリシリコン抵抗1の抵抗値が設計値よりも小さい場合には、図3(b)に示すように、コンタクト3の位置を変更せずに、ポリシリコン抵抗となるポリシリコン膜上に形成されるシリサイドブロック膜2の形成範囲を広げる(シリサイドブロック領域1aの長さを長くする)補正を行うことによって、ポリシリコン抵抗1の抵抗値を増大させる。すなわち、シリサイドブロック領域1aの長手方向におけるシリサイドブロック膜2の寸法を当初の設計よりも大きくすることによって、シリサイドブロック領域1aを長くする。具体的には、シリサイドブロック膜2の一対の外形線L3、L4の位置を均等にシリサイドブロック領域1aの長手方向における中心から遠ざかる方向へシフトさせる。つまり、補正によるシリサイドブロック領域1aの長さの増加量をΔLとすると、一対の外形線L3、L4をそれぞれΔL/2だけシリサイドブロック膜2の長手方向における中心から遠ざける。そして、補正後のポリシリコン抵抗1を有する半導体装置1000A(図3(b))を製造する。
このように、比較例1では、ポリシリコン抵抗1の抵抗値が設計値よりも小さい場合に図3(b)に示すようにシリサイドブロック膜2及びシリサイドブロック領域1aを長くすることができるように、図3(a)に示すように予めシリサイド領域1bを大きめに設計しておく必要がある。このため、半導体装置1000、1000A、1000Bのサイズが大型化してしまう。
これに対し、第1の実施形態に係るポリシリコン抵抗の設計方法では、上述のように、当初の設計のシリサイド領域1bの寸法を必要最低限の寸法に設定することができるので、半導体装置100、100A、100Bのサイズの大型化を抑制することができる。
すなわち、本実施形態では、シリサイド領域1bが両端にそれぞれ形成されたポリシリコンにより構成され、シリサイド領域1bがコンタクトへ接続されるポリシリコン抵抗において、その抵抗値が所望の値よりも小さい場合には、抵抗の幅に相当するポリシリコンの幅を狭める方向にフォトマスクを調整し、その抵抗値が所望の値よりも大きい場合には、抵抗の長さに相当するシリサイドブロック膜2の長さを狭める方向にフォトマスクを調整することで、製造工程の追加もなく、設計データの変更もなく、さらに予め冗長な設計も必要とせずに抵抗値の補正を行うことができる。
追加の製造工程無しで、さらに設計データの変更も避けるためには、これまでは長さ方向に予め冗長な設計を行わなければならなかったが、この設計方法によれば、ポリシリコンの幅を狭くすることによって実現できるため、必要以上に半導体装置が大型化することを避けることができる(最悪値で設計しなければならなかったのが標準値で設計できるようになる)。ポリシリコン抵抗は、通常、フォトリソグラフィによる解像能力よりも余裕を持った大きさで設計されるため、抵抗値の補正分(例えば、±10%、或いは±20%)程度であればフォトマスクを狭くする調整は製造上では問題にならない。これはシリサイドブロック層のフォトマスクの調整と同様である。
このように、本実施形態では、両端にシリサイド領域1bを持つポリシリコン抵抗において、長さ方向に冗長な設計をしなくても、所望の抵抗値からはずれてしまった場合に再設計無しに補正することが可能である。
以上のような第1の実施形態によれば、ポリシリコン抵抗1の抵抗値が設計値よりも大きい場合には、コンタクト3の位置とポリシリコン抵抗1の形成範囲とを変更せずに、ポリシリコン抵抗となるポリシリコン膜上に形成されるシリサイドブロック膜2の形成範囲を狭める補正を行うことによって、ポリシリコン抵抗1の抵抗値を減少させる工程を行い、抵抗値が設計値よりも小さい場合には、コンタクト3の位置を変更せずに、シリサイドブロック領域1aの幅を狭める補正を行うことによって、ポリシリコン抵抗1の抵抗値を増大させる工程を行う。
このように、コンタクト3の位置を変更せずに、シリサイド領域1bの寸法の調整又はシリサイドブロック領域1aの幅の調整によってポリシリコン抵抗1の抵抗値を補正するため、該補正を配線レイアウトに影響を与えずに行うことができる。
また、ポリシリコン抵抗1の抵抗値が設計値よりも小さい場合には、シリサイドブロック領域1aの幅を狭めることによって、ポリシリコン抵抗1の抵抗値を増大させるので、シリサイドブロック領域1aの長さを抵抗値の増大のために長くする必要がない。このため、当初設計時において、シリサイドブロック領域1aの長大化を許容するためのマージンをシリサイド領域1bの寸法に設定する必要がない。よって、当初設計時におけるシリサイド領域1bの寸法を必要最小限の寸法に設定することが可能である。つまり、半導体装置100(100a、100b)のサイズの大型化を抑制しつつ、ポリシリコン抵抗1の抵抗値が設計値からずれた場合に補正できるようにすることが可能である。
このように、コンタクト3の位置を変更せずに、シリサイド領域1bの寸法の調整又はシリサイドブロック領域1aの幅の調整によってポリシリコン抵抗1の抵抗値を補正するため、該補正を配線レイアウトに影響を与えずに行うことができる。
また、ポリシリコン抵抗1の抵抗値が設計値よりも小さい場合には、シリサイドブロック領域1aの幅を狭めることによって、ポリシリコン抵抗1の抵抗値を増大させるので、シリサイドブロック領域1aの長さを抵抗値の増大のために長くする必要がない。このため、当初設計時において、シリサイドブロック領域1aの長大化を許容するためのマージンをシリサイド領域1bの寸法に設定する必要がない。よって、当初設計時におけるシリサイド領域1bの寸法を必要最小限の寸法に設定することが可能である。つまり、半導体装置100(100a、100b)のサイズの大型化を抑制しつつ、ポリシリコン抵抗1の抵抗値が設計値からずれた場合に補正できるようにすることが可能である。
なお、シリサイドブロック領域1aの長手寸法を狭める補正は、シリサイドブロック膜2の形成範囲を狭めることによって、容易に行うことができる。
〔第2の実施形態〕
図2は第2の実施形態に係るポリシリコン抵抗の設計方法、並びに、第2の実施形態に係る半導体装置の製造方法を説明するための平面図である。図2でも、図1と同様に、ポリシリコン抵抗1においてシリサイドブロック膜2に隠れている部分(シリサイドブロック領域11〜14)も見えるようにしている。
図2は第2の実施形態に係るポリシリコン抵抗の設計方法、並びに、第2の実施形態に係る半導体装置の製造方法を説明するための平面図である。図2でも、図1と同様に、ポリシリコン抵抗1においてシリサイドブロック膜2に隠れている部分(シリサイドブロック領域11〜14)も見えるようにしている。
第2の実施形態に係る半導体装置の製造方法は、第2の実施形態に係るポリシリコン抵抗の設計方法を包含する。このため、以下では、第2の実施形態に係る半導体装置の製造方法を説明する。
図2(a)は、当初の設計のポリシリコン抵抗1及びシリサイドブロック膜2と、コンタクト3と、を有する半導体装置200を示す平面図である。図2(b)は、補正によりシリサイドブロック領域11〜14の幅が狭められたポリシリコン抵抗1と、シリサイドブロック膜2と、コンタクト3と、を有する半導体装置200Aを示す平面図である。図2(c)は、補正によりシリサイドブロック領域11〜14の長手寸法が狭められたポリシリコン抵抗1と、シリサイドブロック膜2と、コンタクト3と、を有する半導体装置200Bを示す平面図である。
図2に示すように、本実施形態の場合、ポリシリコン抵抗1の平面形状は、クランク状に蛇行するような形状となっている。
具体的には、ポリシリコン抵抗1は、両端のシリサイド領域1bの他に、例えば、第1乃至第4のシリサイドブロック領域11〜14と、第1乃至第3の中間シリサイド領域21〜23と、を有している。
シリサイドブロック領域11〜14の各々は、上記のシリサイドブロック領域1aと同様の形状である。また、中間シリサイド領域21〜23の各々は、コ字状の平面形状に形成されている。そして、中間シリサイド領域21〜23を介して、互いに隣接するシリサイドブロック領域11〜14が相互に接続されている。
すなわち、両端のシリサイド領域1bのうちの一方のシリサイド領域1bの一端に第1のシリサイドブロック領域11の一端が接続され、この第1のシリサイドブロック領域11の他端に第1の中間シリサイド領域21の一端が接続され、この第1の中間シリサイド領域21の他端に第2のシリサイドブロック領域12の一端が接続され、この第2のシリサイドブロック領域12の他端に第2の中間シリサイド領域22の一端が接続され、この第2の中間シリサイド領域22の他端に第3のシリサイドブロック領域13の一端が接続され、この第3のシリサイドブロック領域13の他端に第3の中間シリサイド領域23の一端が接続され、この第3の中間シリサイド領域23の他端に第4のシリサイドブロック領域14の一端が接続され、この第4のシリサイドブロック領域14の他端に他方のシリサイド領域1bの一端が接続されている。
このように、本実施形態の場合、ポリシリコン抵抗1は、シリサイド化領域とシリサイドブロック領域とを交互に繋げることにより構成される。
なお、シリサイドブロック膜2の平面形状は矩形状である。このため、シリサイドブロック領域11〜14は、互いに並列に配置され、且つ、互いに同じ長さに設定されている。また、一対のシリサイド領域1bは、例えば、シリサイドブロック膜2の何れか1つの辺(例えば外形線L4)に隣接している。
本実施形態の場合、先ず、図2(a)に示すような、当初の設計のポリシリコン抵抗1を有する半導体装置200を製造し、ポリシリコン抵抗1の抵抗値を計測し、この抵抗値を判定する。
ポリシリコン抵抗1の抵抗値が設計値よりも小さい場合には、図2(b)に示すように、コンタクト3の位置を変更せずに、シリサイドブロック領域11〜14の幅を狭める補正を行うことによって、ポリシリコン抵抗1の抵抗値を増大させる。この補正では、例えば、シリサイドブロック領域11〜14の幅方向における一対の外形線L1、L2(符号L1、L2は、図が煩雑になるのを避けるためシリサイドブロック領域11についてのみ図示している)の位置を均等にシリサイドブロック領域11〜14の幅方向における中心側へシフトさせる。つまり、補正によるシリサイドブロック領域11〜14の幅の減少量をΔWとすると、一対の外形線L1、L2をそれぞれΔW/2だけシリサイドブロック領域11〜14の幅方向における中心側へシフトさせる。
このようにシリサイドブロック領域11〜14の幅を狭める補正は、ポリシリコン膜をエッチングによってポリシリコン抵抗1の形状に加工する際に用いられるマスクパターン(第1の実施形態参照)の幅を狭めることによって行う。なお、図2(b)は、このマスクパターンの平面形状を補正後においても矩形状にした例を示しており、シリサイド領域1b及び中間シリサイド領域21〜23においてシリサイドブロック領域11〜14の外形線L1、L2の延長上に位置する部分の幅も補正により狭められている。
そして、このような補正を行った後に、この補正後のポリシリコン抵抗1を有する半導体装置200Aを製造する(図2(b))。これにより、所望の抵抗値のポリシリコン抵抗1を有する半導体装置200Aを得ることができる。
一方、ポリシリコン抵抗1の抵抗値が設計値よりも大きい場合には、図2(c)に示すように、コンタクト3の位置とポリシリコン抵抗1の形成範囲とを変更せずに、ポリシリコン抵抗となるポリシリコン膜上に形成されるシリサイドブロック膜2の形成範囲を狭める補正(シリサイドブロック領域11〜14の長さを短くする)補正を行うことによって、ポリシリコン抵抗1の抵抗値を減少させる。すなわち、シリサイドブロック領域11〜14の長手方向におけるシリサイドブロック膜2の寸法を当初の設計よりも小さくすることによって、シリサイドブロック領域11〜14の長さを短くする。この補正では、シリサイドブロック膜2の一対の外形線L3、L4の位置を均等にシリサイドブロック領域11〜14の長手方向における中心側へシフトさせる。つまり、一対の外形線L3、L4をそれぞれΔL/2だけシリサイドブロック膜2の長手方向における中心側へシフトさせる。従って、補正後においても、シリサイドブロック膜2の平面形状は矩形状である。
そして、このような補正を行った後に、この補正後のポリシリコン抵抗1を有する半導体装置200Bを製造する(図2(c))。これにより、所望の抵抗値のポリシリコン抵抗1を有する半導体装置200Bを得ることができる。
このように、本実施形態でも、ポリシリコン抵抗1の抵抗値が設計値よりも大きい場合、並びに、小さい場合の何れの場合にも、シリサイドブロック領域11〜14の長さを長くする必要がない(シリサイドブロック領域11〜14の長手方向におけるシリサイドブロック膜2の寸法を広げる必要がない)。このため、当初の設計のシリサイド領域1bの寸法(シリサイドブロック領域11、14の長手方向におけるシリサイド領域1bの寸法)を必要最低限の寸法に設定することができる。よって、半導体装置200(200A、200B)のサイズの大型化を抑制しつつ、ポリシリコン抵抗1の抵抗値が設計値からずれた場合に補正できるようにすることが可能である。
ここで、比較例2に係るポリシリコン抵抗の設計方法、並びに、比較例2に係る半導体装置の製造方法を説明する。
図4は比較例2に係るポリシリコン抵抗の設計方法、並びに、比較例2に係る半導体装置の製造方法を説明するための平面図である。図4でも、図2と同様に、ポリシリコン抵抗1においてシリサイドブロック膜2に隠れている部分(シリサイドブロック領域1a)も見えるようにしている。
比較例2に係る半導体装置の製造方法は、比較例2に係るポリシリコン抵抗の設計方法を包含する。このため、以下では、比較例2に係る半導体装置の製造方法を説明する。
比較例2に係る半導体装置の製造方法は、以下に説明する点でのみ、第2の実施形態に係る半導体装置の製造方法と相違し、その他の点は、第2の実施形態に係る半導体装置の製造方法と同様である。
図4(a)は、当初の設計のポリシリコン抵抗1及びシリサイドブロック膜2と、コンタクト3と、を有する半導体装置2000を示す平面図である。図4(b)は、補正によりシリサイドブロック領域1aの長さが長くなったポリシリコン抵抗1と、シリサイドブロック膜2と、コンタクト3と、を有する半導体装置2000Aを示す平面図である。図4(c)は、補正によりシリサイドブロック領域1aの長さが長くなったポリシリコン抵抗1と、シリサイドブロック膜2と、コンタクト3と、を有する半導体装置2000Bを示す平面図である。図4(d)は、補正によりシリサイドブロック領域1aの長手寸法が狭められたポリシリコン抵抗1と、シリサイドブロック膜2と、コンタクト3と、を有する半導体装置2000Cを示す平面図である。
比較例2の場合、ポリシリコン抵抗1は、シリサイドブロック領域1aと、このシリサイドブロック領域1aの両端にそれぞれ形成された一対のシリサイド領域1bと、を有する。そして、シリサイドブロック領域1aは、クランク状に蛇行する平面形状となっている。なお、比較例2では、中間シリサイド領域21〜23は形成されない。
先ず、図4(a)に示すような、当初の設計のポリシリコン抵抗1を有する半導体装置2000を製造し、ポリシリコン抵抗1の抵抗値を計測及び判定する。
ポリシリコン抵抗1の抵抗値が設計値よりも小さい場合には、図4(b)又は図4(c)に示すように、コンタクト3の位置を変更せずに、シリサイドブロック領域1aの長さを長くする補正を行うことによって、ポリシリコン抵抗1の抵抗値を増大させる。図4(b)の例では、シリサイドブロック膜2の外形線L4の位置をシリサイドブロック領域1aが長くなる方向にシフトさせる。一方、図4(c)の例では、シリサイドブロック膜2の外形線のうち、シリサイドブロック領域1aとシリサイド領域1bとの境界部の近傍に位置する部分(一対の外形線L5)の位置をシリサイドブロック領域1aが長くなる方向にシフトさせる。なお、補正によるシリサイドブロック領域1aの長さの増加量をΔLとすると、外形線L4、L5のシフト量はΔL/2である。そして、補正後のポリシリコン抵抗1を有する半導体装置2000A(図4(b))又は2000B(図4(c))を製造する。
このように、比較例2では、ポリシリコン抵抗1の抵抗値が設計値よりも小さい場合に、図4(b)又は図4(c)に示すようにシリサイドブロック膜2を広げてシリサイドブロック領域1aを長くすることができるように、図4(a)に示すように予めシリサイド領域1bを大きめに設計しておく必要がある。このため、半導体装置2000、2000A、2000B、2000Cのサイズが大型化してしまう。
また、図4(c)のようにシリサイドブロック膜2の一辺のうちの一部分(外形線L5)のみをシフトさせる場合、シリサイドブロック膜2の形状が複雑化するので、補正時の計算アルゴリズムも複雑化してしまう。しかも、シリサイドブロック膜2の形状に、製造上好ましくないような入り組んだ形状の微小な図形(図4(c)に示す張出部4)が含まれることとなってしまう。
一方、ポリシリコン抵抗1の抵抗値が設計値よりも大きい場合には、図4(d)に示すように、コンタクト3の位置とポリシリコン抵抗1の形成範囲とを変更せずに、シリサイドブロック領域1aの長さを短くする補正を行うことによって、ポリシリコン抵抗1の抵抗値を減少させる。すなわち、シリサイドブロック膜2の一対の外形線L5の位置をシリサイドブロック領域1aが短くなる方向へシフトさせる。補正によるシリサイドブロック領域1aの長さの減少量をΔLとすると、外形線L5のシフト量はΔL/2である。そして、補正後のポリシリコン抵抗1を有する半導体装置2000C(図4(d))を製造する。
比較例2の場合、抵抗値が設計値よりも大きい場合に、シリサイドブロック膜2の一辺の全体(外形線L4)を移動させると、外形線L4がシリサイドブロック領域1aと干渉してしまう可能性がある。このため、図4(d)のようにシリサイドブロック膜2の外形線L5のみをシフトさせる必要がある。このため、シリサイドブロック膜2の形状が複雑化し、補正時の計算アルゴリズムも複雑化する。しかも、シリサイドブロック膜2の形状に、製造上好ましくないような入り組んだ形状の微小な図形(図4(d)に示す欠け5)が含まれることとなってしまう。更に、シリサイド領域1bとシリサイドブロック膜2とのマージンM1、並びに、シリサイドブロック膜2とシリサイドブロック領域1aとのマージンM2を高精度に制御する必要が生じる。
これに対し、第2の実施形態に係るポリシリコン抵抗の設計方法では、上述のように、当初の設計のシリサイド領域1bの寸法を必要最低限の寸法に設定することができるので、半導体装置200、200A、200Bのサイズの大型化を抑制することができる。
また、シリサイドブロック膜2の平面形状は、シリサイドブロック領域1aの長手寸法を狭める補正の前及び後でそれぞれ矩形状であるので、補正時の計算アルゴリズムを簡素化できるとともに、シリサイドブロック膜2の形状に、製造上好ましくないような微小な入り組んだ形状の図形が発生しないようにすることができる。
以上のような第2の実施形態によれば、上記の第1の実施形態と同様の効果が得られる。
また、ポリシリコン抵抗1が蛇行形状のような複雑な形状の場合にもシリサイドブロック膜2の平面形状を矩形状に維持して補正を行うことにより、補正時の計算アルゴリズムを簡素化でき、且つ、シリサイドブロック膜2の形状に複雑な図形が含まれないようにすることができる。
また、ポリシリコン抵抗1が蛇行形状のような複雑な形状の場合にもシリサイドブロック膜2の平面形状を矩形状に維持して補正を行うことにより、補正時の計算アルゴリズムを簡素化でき、且つ、シリサイドブロック膜2の形状に複雑な図形が含まれないようにすることができる。
1 ポリシリコン抵抗
1a シリサイドブロック領域
1b シリサイド領域
2 シリサイドブロック膜
3 コンタクト
4 張出部
5 欠け
11 第1のシリサイドブロック領域
12 第2のシリサイドブロック領域
13 第3のシリサイドブロック領域
14 第4のシリサイドブロック領域
21 第1の中間シリサイド領域
22 第2の中間シリサイド領域
23 第3の中間シリサイド領域
100、100A、100B、200、200A、200B、1000、1000A、1000B、2000、2000A、2000B、2000C 半導体装置
L1、L2、L3、L4、L5 外形線
M1、M2 マージン
1a シリサイドブロック領域
1b シリサイド領域
2 シリサイドブロック膜
3 コンタクト
4 張出部
5 欠け
11 第1のシリサイドブロック領域
12 第2のシリサイドブロック領域
13 第3のシリサイドブロック領域
14 第4のシリサイドブロック領域
21 第1の中間シリサイド領域
22 第2の中間シリサイド領域
23 第3の中間シリサイド領域
100、100A、100B、200、200A、200B、1000、1000A、1000B、2000、2000A、2000B、2000C 半導体装置
L1、L2、L3、L4、L5 外形線
M1、M2 マージン
Claims (4)
- シリサイド領域が両端にそれぞれ形成されたポリシリコンにより構成され、前記シリサイド領域がコンタクトへ接続されるポリシリコン抵抗の抵抗値が設計値よりも大きい場合には、前記コンタクトの位置と前記ポリシリコン抵抗の形成範囲とを変更せずに、前記ポリシリコン抵抗となるポリシリコン膜上に形成されるシリサイドブロック膜の形成範囲を狭める補正を行うことによって、前記ポリシリコン抵抗の抵抗値を減少させる工程を行い、
前記ポリシリコン抵抗の前記抵抗値が前記設計値よりも小さい場合には、前記コンタクトの位置を変更せずに、前記ポリシリコンの幅を狭める補正を行うことによって、前記ポリシリコン抵抗の抵抗値を増大させる工程を行うことを特徴とするポリシリコン抵抗の設計方法。 - 前記ポリシリコン抵抗の抵抗値を減少させる工程、又は、前記ポリシリコン抵抗の抵抗値を増大させる工程の前に、前記ポリシリコン抵抗の抵抗値を判定する工程を行うことを特徴とする請求項1に記載のポリシリコン抵抗の設計方法。
- 前記シリサイドブロック膜の平面形状は、前記シリサイドブロック膜の形成範囲を狭める補正の前及び後でそれぞれ矩形状であることを特徴とする請求項1又は2に記載のポリシリコン抵抗の設計方法。
- シリサイド領域が両端にそれぞれ形成されたポリシリコンにより構成され、前記シリサイド領域がコンタクトへ接続されるポリシリコン抵抗を有する第1の半導体装置を製造する工程と、
前記第1の半導体装置の前記ポリシリコン抵抗の抵抗値が設計値よりも大きい場合には、前記コンタクトの位置と前記ポリシリコン抵抗の形成範囲とを変更せずに、前記ポリシリコン抵抗となるポリシリコン膜上に形成されるシリサイドブロック膜の形成範囲を狭める補正を行うことによって、前記ポリシリコン抵抗の抵抗値を減少させ、前記ポリシリコン抵抗の前記抵抗値が前記設計値よりも小さい場合には、前記コンタクトの位置を変更せずに、前記ポリシリコンの幅を狭める補正を行うことによって、前記ポリシリコン抵抗の抵抗値を増大させる工程と、
前記補正された前記ポリシリコン抵抗を有する第2の半導体装置を製造する工程と、
を有することを特徴とする半導体装置の製造方法。
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Publication number | Priority date | Publication date | Assignee | Title |
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US10026802B1 (en) | 2017-01-17 | 2018-07-17 | Ablic Inc. | Semiconductor device and method of manufacturing the semiconductor device |
CN108321147A (zh) * | 2018-02-05 | 2018-07-24 | 华大半导体有限公司 | 一种改变多晶电阻阻值的方法 |
-
2010
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