JP2012029201A - 増幅回路およびバイアス発生回路 - Google Patents
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Abstract
【解決手段】電力増幅部102におけるソース接地のNMOSトランジスタM2のゲートに、適応バイアス発生部101からは直結で、固定バイアス発生部103からはバイアス供給用のインダクタL3を介して、バイアスを供給するようにし、電力増幅部102の外部からNMOSトランジスタM2のゲートに印加する適応バイアス発生部の入力電圧Vgを変動させて増幅器の動作点を決め、これにより、電力増幅部102へのRF入力電圧の入力レベルが小さくなっても高い利得を維持し、また、RF入力電圧の入力レベルが大きい場合でも高い相互変調歪みOIP3を維持するようにして、低雑音且つ直線性に優れた増幅回路を実現する。
【選択図】 図1
Description
この増幅回路140は、適応バイアス発生部141によって電力増幅部142にバイアスを供給するように構成されている。
電力増幅部142は、NMOSトランジスタM2のドレインと電源VDDとの間に負荷抵抗ZLが接続され、ゲートにはRF入力信号が入力されるRF入力端子RFINが設けられ、ドレインにはRF出力信号が出力されるRF出力端子RFOUTが設けられたソース接地増幅器を成している。
そして、適応バイアス発生部141のNMOSトランジスタM1のソースからの出力がNMOSトランジスタM2のゲートに印加されるようにして電力増幅部142にバイアスが供給される。
図15(a)は、電力増幅部142へのRF入力信号の振幅が小さい時のRF入力電圧V(RFIN)と適応バイアス発生部131のNMOSトランジスタM1に発生する電流Iadpとの関係を示す図である。
図15(b)は、電力増幅部142へのRF入力信号の振幅が大きい時のRF入力電圧V(RFIN)と適応バイアス発生部141のNMOSトランジスタM1に発生する電流Iadpとの関係を示す図である。
Vgs(M1)=Vg−V(RFIN)>Vth(M1)
が成立する瞬間が生じる。そして、その瞬間だけNMOSトランジスタM1がオンとなり、電流Iadpが流れる。そのため、流れた電流Iadpに相当する電荷分だけ、電力増幅部142のNMOSトランジスタM2のゲートの電位が上昇し、NMOSトランジスタM2のゲート−ソース電圧Vgs(M2)が高くなる。
このように、図14の増幅回路140は、適応バイアス発生部141のNMOSトランジスタM1及び抵抗R2から成るMOSダイオードがオンであるときに、即ち、RF入力信号の振幅が大きいときのみ、電力増幅部142に流れる電流を増やす。従って、この電力増幅回路140は、低雑音(低歪)であり、且つ、電力効率に優れる。また、適応バイアス発生部141を構成する素子は、電力増幅部142を構成する素子と同一仕様の素子(MOSトランジスタ)によって形成されるため、プロセスの変動による特性のばらつきを生ぜず、従って、その影響を受けない。
本発明は、上述のような状況に鑑みてなされたものであり、直線性に優れ且つ低雑音である増幅回路、および、この増幅回路に適用されるバイアス電流を発生するバイアス発生回路を提供することをその目的とする。
(1)MOSトランジスタを用いた電力増幅部と、前記電力増幅部にバイアスを供給するバイアス発生部とを含んで構成された増幅回路であって、
前記バイアス発生部は、一端に所定電圧が供給されるインダクタ素子と、ゲートが前記インダクタ素子の他端に接続される第1MOSトランジスタと、一端が前記第1MOSトランジスタのゲートに接続され他端が前記第1MOSトランジスタのドレインに接続される抵抗素子と、前記抵抗素子に並列接続される容量素子と、を備え、前記第1MOSトランジスタのソースからバイアス電流を発生することを特徴とする増幅回路。
上記(1)の増幅回路では、前記電力増幅部への入力信号レベルに応じて、前記バイアス発生部が適応的に変化するバイアスを前記電力増幅部に供給することによって、線形性に優れた特性が実現される。
前記バイアス発生部は、一端に所定電圧が供給される抵抗素子と、ゲートが前記抵抗素子の他端に接続される第1MOSトランジスタと、一端が前記第1MOSトランジスタのゲートに接続され他端が前記第1MOSトランジスタのドレインに接続されるインダクタ素子と、前記抵抗素子に並列接続される容量素子と、を備え、前記第1MOSトランジスタのソースからバイアス電流を発生することを特徴とする増幅回路。
上記(2)の増幅回路では、前記電力増幅部への入力信号レベルに応じて、前記バイアス発生部が適応的に変化するバイアスを前記電力増幅部に供給することによって、線形性に優れた特性を得る。
上記(3)の増幅回路では、(1)または(2)の増幅回路において特に、前記所定電圧は固定であり、前記インダクタ素子のインダクタンス値、前記抵抗素子の抵抗値、前記容量素子の容量値、および、前記第1MOSトランジスタのW/L値のうちの少なくとも1つが可変であるため、要求仕様に良く合致した特性の増幅回路が実現される。
上記(4)の増幅回路では、半導体チップ上に形成されるインダクタ素子の代わりに、ボンディングワイヤをインダクタとして用いることができる増幅回路が実現される。
(6)前記インダクタ素子は、直列接続される第1及び第2インダクタと、前記第1及び第2インダクタの接続点に接続される第1容量と、を有するT型フィルタ構造を有することを特徴とする(1)ないし(3)の何れか一項に記載の増幅回路。
上記(5)(6)の増幅回路では、特定帯域のノイズを低減したり、バイアスの帯域を制限することによりノイズを低減したりすることができる増幅回路が実現される。
上記(7)の増幅回路では、(1)ないし(3)の何れか一の増幅回路において特に、第2MOSトランジスタの出力として、低雑音且つ直線性に優れた出力特性が得られる。
上記(8)の増幅回路では、(7)の増幅回路において特に、入力信号中のDC成分の変動に影響されない出力特性が得られる。
(9)前記第2MOSトランジスタのゲートに固定バイアスを供給する固定バイアス発生部を更に備えたことを特徴とする(7)または(8)の増幅回路。
上記(9)の増幅回路では、(7)または(8)の増幅回路において特に、適応的に機能する前記バイアス発生部と、該固定バイアス発生部とが相補的に機能して、広範囲で低雑音且つ直線性に優れた増幅回路が実現される。
上記(10)の増幅回路では、(9)の増幅回路において特に、第3MOSトランジスタによるカレントミラー効果によってバイアス用インダクタ素子を介して第3MOSトランジスタのゲートに供給している。これによりRF入力信号が小さいときのバイアス電流を精度良く制御でき、増幅回路の効率を向上させることができる。また、電力増幅部のDCバイアス電流を、カレントミラー効果によって設定できるので、広い周波数範囲に渡って動作が安定した増幅回路を実現することができる。
一端に所定電圧が供給されるインダクタ素子と、ゲートが前記インダクタ素子の他端に接続される第1MOSトランジスタと、一端が前記第1MOSトランジスタのゲートに接続され他端が前記第1MOSトランジスタのドレインに接続される抵抗素子と、前記抵抗素子に並列接続される容量素子と、を備え、
前記第1MOSトランジスタのソースからバイアス電流を発生することを特徴とするバイアス発生回路。
上記(11)のバイアス発生回路では、このバイアス発生回路から前記電力増幅部にバイアスを供給することによって、前記電力増幅部への入力信号レベルに応じて、前記バイアス発生部が適応的に変化するバイアスを前記電力増幅部に供給するため、線形性に優れた特性が実現される。
一端に所定電圧が供給される抵抗素子と、ゲートが前記抵抗素子の他端に接続される第1MOSトランジスタと、一端が前記第1MOSトランジスタのゲートに接続され他端が前記第1MOSトランジスタのドレインに接続されるインダクタ素子と、前記抵抗素子に並列接続される容量素子と、を備え、
前記第1MOSトランジスタのソースからバイアス電流を発生することを特徴とするバイアス発生回路。
上記(12)のバイアス発生回路では、このバイアス発生回路から前記電力増幅部にバイアスを供給することによって、前記電力増幅部への入力信号レベルに応じて、前記バイアス発生部が適応的に変化するバイアスを前記電力増幅部に供給するため、線形性に優れた特性が実現される。
上記(13)のバイアス発生回路では、(11)又は(12)のバイアス発生回路において特に、前記所定電圧は固定であり、前記インダクタ素子のインダクタンス値、前記抵抗素子の抵抗値、前記容量素子の容量値、および、前記第1MOSトランジスタのW/L値のうちの少なくとも1つが可変であるため、要求仕様に良く合致した特性の増幅回路が実現される。
(第1の実施の形態)
図1は、本発明の一つの実施の形態としての増幅回路の構成を表す回路図である。
図1(a)の増幅回路100は、適応バイアス発生部101によって電力増幅部102にバイアスを供給する構成に加えて、固定バイアス発生部103からもバイアスを供給するように構成されている。
そして、適応バイアス発生部101の出力は、ソース接地増幅器である電力増幅部102のNMOSトランジスタM2のゲートに印加される。
ここで、インダクタ素子(インダクタL1)は、図1(b)に示すように、インダクタL1Aと、インダクタL1Aの一端と接地間に接続される容量C1Aと、インダクタL1Aの他端と接地間に接続される容量C1Bと、を有するπ型フィルタ構造にしてもよい。
図1(b)に示すπ型フィルタ構造や図1(c)に示すT型フィルタ構造によれば、特定帯域のノイズを低減したり、バイアスの帯域を制限することによりノイズを低減したりすることもできる。
上述のような回路構成を採ることによって、RF入力信号が小さいときのバイアス電流を精度良く制御でき、電力増幅部102の効率、従って増幅回路100の効率を向上させることができる。更にまた、電力増幅部102のDCバイアス電流を、カレントミラー効果によって設定できるので、広い周波数範囲に渡って動作が安定した増幅回路100を実現することができる。
図2は、図1の増幅回路100のDC等価回路を表す図である。
図2(a)は、図1の増幅回路100中、電力増幅部102について、その負荷ZLを純抵抗RLとして簡略化した電力増幅部102−1として表し、適応バイアス発生部101について、そのインダクタL1の部分を短絡し且つ容量素子C2の部分を開放にして簡略化した適応バイアス発生部101−1として表し、更に、固定バイアス発生部103については、そのインダクタL3の部分を短絡して簡略化した固定バイアス発生部103−1として表して、DCに関わる部分のみを残した図であり、図2(b)は、図2(a)の等価回路を表す図である。
図3(a)は、図1の増幅回路100中、電力増幅部102について、そのDC阻止用容量素子CINの部分を短絡し且つインダクタL3の部分を開放として簡略化した電力増幅部102−2として表すと共に、固定バイアス発生部103を省略し、ACに関わる部分のみを残した図1を簡略化した図であり、図3(b)は、図3(a)の等価回路を表す図である。
この図3(b)では、高周波信号のAC的な経路(ACパス)がパス1およびパス2の2つ存在する事が明示されている。即ち、第1の経路(パス1)として、適応バイアス入力端子GからインダクタL1、NMOSトランジスタM2のゲート−ソース間容量Cgs(M1)を通るパス1と、第2の経路として、適応バイアス入力端子GからインダクタL1、容量素子C2、NMOSトランジスタのドレイン−ソース間容量Cds(M1)を通るパス2と、が存在することが分かる。
よって、電流Iapdの増加に従って、電力増幅部102−2のNMOSトランジスタM2のゲート−ソース電圧Vgs(M2)も増大し、増幅器の線形性をより高めることができる。さらに、ACパスを2つ有することにより、容量素子C2の制御範囲を広く取ることができる。
このように、共振インピーダンスの制御によって電流Iadpを制御し、ひいては電力増幅部102−2の特性を適切に調整することができる。
図5(a)に示すように、測定装置は、一般的な相互変調ひずみ測定装置を用いる。相互変調ひずみ測定装置は、周波数f1、振幅P1の信号S1を発生する信号源51と、周波数f2、振幅P2の信号S2を発生する信号源52と、2つの信号源51、52からの信号S1、S2を加算し加算した信号S3を被測定回路(DUT)54に入力する入力信号発生源53と、被測定回路54からの出力信号を測定するスペクトルアナライザ55と、を備えている。
図7は、図1の増幅回路におけるRF入力電圧の入力レベルに対する相互変調歪みOIP3のシミュレーション結果を示す図である。適応バイアス発生部を付加した場合は、固定バイアス発生部のみの場合と比べて、RF入力電圧の入力レベルが大きい場合であっても高い相互変調歪みOIP3を維持していることが分かる。
次に、図8を用いて本発明に係る第2の実施の形態について説明する。
図8は、本発明の2の実施の形態としての増幅回路を表す回路図である。
図8の増幅回路800は、適応バイアス発生部801によって第1の実施の形態と同様の電力増幅部802にバイアスを供給する構成に加えて、固定バイアス発生部803からもバイアスを供給するように構成されている。
そして、適応バイアス発生部801の出力は、ソース接地増幅器である電力増幅部802のNMOSトランジスタM2のゲートに印加される。
前記第1MOSトランジスタ(NMOSトランジスタM1)のソースからバイアス電流を発生することを特徴とするバイアス発生回路である。
図9は、図8の増幅回路800のDC等価回路を表す図である。
図9(a)は、図8の増幅回路800中、電力増幅部802について、その負荷ZLを純抵抗RLとし簡略化した電力増幅部802−1として表し、適応バイアス発生部801について、その容量素子C1の部分を開放にし且つインダクタL2の部分を短絡して簡略化した適応バイアス発生部801−1として表し、更に、固定バイアス発生部803については、そのインダクタL3の部分を短絡して簡略化した固定バイアス発生部803−1として表して、DCに関わる部分のみを残した図であり、図9(b)は、図9(a)の等価回路を表す図である。
図10(a)は、図9のDC阻止用容量素子CINの部分を短絡し、インダクタL3の部分を開放として固定バイアス発生部を省略し、ACに関わる部分のみを残した図8を簡略化した図であり、その等価回路を図11(b)に示す。
以下ではRF入力電圧V(RFIN)は十分に大きく、適応バイアス発生部801−2は、既述の図15(b)におけると同様に、電流Iadpは間欠的に流れるものとする。
即ち、既述の第1の実施の形態では2つあった高周波信号の経路(ACパス)のうちNMOSトランジスタM1のドレイン−ソース間容量Cds(M1)を通るパスがインダクタL2によって開放状態になっている。高周波帯域ではインダクタL2のインピーダンス値Z(L2)が大きくなるので、適応バイアス発生部801が共振状態となることはほとんど無い。
よって、電流Iapdの増加に従って、NMOSトランジスタM2のゲート−ソース電圧Vgs(M2)も増大し、増幅回路800の線形性をより高めることができる。更に、ACパスが1つなので、制御が容易にできる。
このように、第1の実施の形態と同様に、共振インピーダンスの制御によって電流Iadpを制御することができる。
図11に示すように、相互変調歪みOIP3が容量素子C1の容量値C1軸上に沿って1つのピークを有している。適応バイアス発生部の入力電圧Vgが高くなると、ACパスによる共振インピーダンスによる電流よりもMOSダイオードを定常的に流れる電流の方が、相互変調歪みOIP3の支配要因になっていることが分かる。
ACパスを1つしか持たない第2の実施の形態では、適応バイアス発生部801の容量素子C1の容量値C1を変化させた時のOIP3曲線は極大値を1つだけ持つ形を呈し、このため制御が容易である。
図12のとおり、適応バイアス発生部801を付加した場合は、第1の実施の形態と同様の特性を示し、固定バイアス発生部803のみの場合と比べて、RF入力電圧の入力レベルが小さくなっても高い利得を維持していることが分かる。
第2の実施の形態による適応バイアス発生部801を付加した場合は、固定バイアス発生部803のみの場合と比べて、RF入力電圧の入力レベルが大きい場合でも高い相互変調歪みOIP3を維持していることが分かる。さらに、既述の第1の実施の形態との比較においても、RF入力電圧の入力レベルが大きい場合でも更に高い相互変調歪みOIP3を維持していることが分かる。
このように素子値を増減することによって、増幅器に加算するバイアス電流値を制御すると、プロセス変動に追従することが容易になる。
更に、雑音を発生しない容量素子C2の容量値を増減させてバイアス電流を制御することにより、広い制御範囲に渡って低雑音特性を実現することも出来る。
101,141,801……………………………適応バイアス発生部
102,142,802……………………………電力増幅部
103,803………………………………………固定バイアス発生部
Claims (13)
- MOSトランジスタを用いた電力増幅部と、前記電力増幅部にバイアスを供給するバイアス発生部とを含んで構成された増幅回路であって、
前記バイアス発生部は、一端に所定電圧が供給されるインダクタ素子と、ゲートが前記インダクタ素子の他端に接続される第1MOSトランジスタと、一端が前記第1MOSトランジスタのゲートに接続され他端が前記第1MOSトランジスタのドレインに接続される抵抗素子と、前記抵抗素子に並列接続される容量素子と、を備え、前記第1MOSトランジスタのソースからバイアス電流を発生することを特徴とする増幅回路。 - MOSトランジスタを用いた電力増幅部と、前記電力増幅部にバイアスを供給するバイアス発生部とを含んで構成された増幅回路であって、
前記バイアス発生部は、一端に所定電圧が供給される抵抗素子と、ゲートが前記抵抗素子の他端に接続される第1MOSトランジスタと、一端が前記第1MOSトランジスタのゲートに接続され他端が前記第1MOSトランジスタのドレインに接続されるインダクタ素子と、前記抵抗素子に並列接続される容量素子と、を備え、前記第1MOSトランジスタのソースからバイアス電流を発生することを特徴とする増幅回路。 - 前記所定電圧は固定であり、前記インダクタ素子のインダクタンス値、前記抵抗素子の抵抗値、前記容量素子の容量値、および、前記第1MOSトランジスタのW/L値のうちの少なくとも1つが可変であることを特徴とする請求項1または2に記載の増幅回路。
- 前記インダクタ素子は、ボンディングワイヤにより形成されていることを特徴とする請求項1ないし3の何れか一項に記載の増幅回路。
- 前記インダクタ素子は、第1インダクタと、前記第1インダクタの両端に接続される第1及び第2容量と、を有するπ型フィルタ構造を有することを特徴とする請求項1ないし3の何れか一項に記載の増幅回路。
- 前記インダクタ素子は、直列接続される第1及び第2インダクタと、前記第1及び第2インダクタの接続点に接続される第1容量と、を有するT型フィルタ構造を有することを特徴とする請求項1ないし3の何れか一項に記載の増幅回路。
- 前記電力増幅部は、ゲートに前記入力信号が供給され、ドレインに負荷が接続されると共に前記ドレインから出力信号を出力する第2MOSトランジスタを備えることを特徴とする請求項1ないし3の何れか一項に記載の増幅回路。
- 前記第2MOSトランジスタのゲートに印加する入力信号中のDC成分を阻止するDC阻止用の容量素子を更に備えたことを特徴とする請求項7に記載の増幅回路。
- 前記第2MOSトランジスタのゲートに固定バイアスを供給する固定バイアス発生部を更に備えたことを特徴とする請求項7または8に記載の増幅回路。
- 前記固定バイアス発生部は、バイアス電流源と、ドレインに前記バイアス電流源からの電流が供給されゲートが前記ドレインと接続される第3MOSトランジスタと、前記第3MOSトランジスタのゲートに接続されバイアス電流を入力信号に印加するバイアス用インダクタ素子と、を備えることを特徴とする請求項9に記載の増幅回路。
- MOSトランジスタを用いた電力増幅部と、前記電力増幅部にバイアスを供給するバイアス発生部とを含む増幅回路における前記バイアス発生部を構成するバイアス発生回路であって、
一端に所定電圧が供給されるインダクタ素子と、ゲートが前記インダクタ素子の他端に接続される第1MOSトランジスタと、一端が前記第1MOSトランジスタのゲートに接続され他端が前記第1MOSトランジスタのドレインに接続される抵抗素子と、前記抵抗素子に並列接続される容量素子と、を備え、
前記第1MOSトランジスタのソースからバイアス電流を発生することを特徴とするバイアス発生回路。 - MOSトランジスタを用いた電力増幅部と、前記電力増幅部にバイアスを供給するバイアス発生部とを含む増幅回路における前記バイアス発生部を構成するバイアス発生回路であって
一端に所定電圧が供給される抵抗素子と、ゲートが前記抵抗素子の他端に接続される第1MOSトランジスタと、一端が前記第1MOSトランジスタのゲートに接続され他端が前記第1MOSトランジスタのドレインに接続されるインダクタ素子と、前記抵抗素子に並列接続される容量素子と、を備え、
前記第1MOSトランジスタのソースからバイアス電流を発生することを特徴とするバイアス発生回路。 - 前記所定電圧は固定であり、前記インダクタ素子のインダクタンス値、前記抵抗素子の抵抗値、前記容量素子の容量値、および、前記第1MOSトランジスタのW/L値のうちの少なくとも1つが可変であることを特徴とする請求項11又は12に記載のバイアス発生回路。
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