JP2012028707A

JP2012028707A - Semiconductor device

Info

Publication number: JP2012028707A
Application number: JP2010168665A
Authority: JP
Inventors: Fumikazu Yamaki; 史一八巻
Original assignee: Sumitomo Electric Industries Ltd
Current assignee: Sumitomo Electric Industries Ltd
Priority date: 2010-07-27
Filing date: 2010-07-27
Publication date: 2012-02-09
Anticipated expiration: 2030-07-27
Also published as: JP5728842B2

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device capable of suppressing heat generation over a wide area.SOLUTION: A semiconductor device 100 comprises: a substrate 10; a plurality of gate electrodes 30 provided in parallel on the substrate 10; source electrodes 40 and drain electrodes 50 that are alternately provided between the plurality of gate electrodes 30; and a plurality of active regions 60 and inactive regions 62 that are alternately formed under the gate electrodes 30 along a first direction, that is, a longitudinal direction of the gate electrodes 30. The sum of the lengths of the inactive regions 62 formed along each of the gate electrodes 30 in the first direction becomes larger toward the inside from the outside.

Description

本発明は、電界効果型トランジスタを備えた半導体装置に関する。 The present invention relates to a semiconductor device including a field effect transistor.

ゲート電極、ソース電極、及びドレイン電極を含む電界効果型トランジスタにおいて、基板上の活性領域に各電極のフィンガを櫛型に配列した構成が知られている。また、このような構成のトランジスタにおいて、活性領域中に不活性の非発熱領域を形成し、動作中の発熱の抑制を図った半導体装置が知られている（例えば、特許文献1を参照）。 In a field effect transistor including a gate electrode, a source electrode, and a drain electrode, a configuration is known in which fingers of each electrode are arranged in a comb shape in an active region on a substrate. In addition, in a transistor having such a structure, a semiconductor device is known in which an inactive non-heat generation region is formed in an active region to suppress heat generation during operation (see, for example, Patent Document 1).

特開２００７−２７３９２０号公報JP 2007-273920 A

櫛型のフィンガ構造を有するトランジスタでは、半導体装置の中心部の方が周辺部に比べて熱が溜まりやすくなっている。これに対し、従来の半導体装置では、非活性領域が均等に配置されていたため、中心部において発熱の抑制が不十分となる場合があった。 In a transistor having a comb-shaped finger structure, heat is more likely to accumulate in the central portion of the semiconductor device than in the peripheral portion. On the other hand, in the conventional semiconductor device, since the inactive regions are arranged uniformly, the heat generation may be insufficiently suppressed in the central portion.

本発明は上記課題に鑑みなされたものであり、広範囲において発熱を抑制することのできる半導体装置を提供することを目的とする。 The present invention has been made in view of the above problems, and an object thereof is to provide a semiconductor device capable of suppressing heat generation in a wide range.

本半導体装置は、基板と、前記基板上に並列に設けられた複数のゲート電極と、前記複数のゲート電極間に交互に設けられたソース電極及びドレイン電極と、前記ゲート電極の下部に、前記ゲート電極の長手方向である第１方向に沿って交互に複数形成された活性領域及び不活性領域と、を備え、１つの前記ゲート電極に沿って形成された前記不活性領域の前記第１方向の長さの合計は、前記複数のゲート電極の外側から内側に向かって大きくなっている。 The semiconductor device includes a substrate, a plurality of gate electrodes provided in parallel on the substrate, a source electrode and a drain electrode provided alternately between the plurality of gate electrodes, and a lower portion of the gate electrode. A plurality of active regions and inactive regions alternately formed along a first direction which is a longitudinal direction of the gate electrode, and the first direction of the inactive region formed along one gate electrode. The total length of each of the gate electrodes increases from the outside to the inside of the plurality of gate electrodes.

上記構成において、１つの前記ゲート電極に沿って形成された前記不活性領域の数は、前記複数のゲート電極の外側から内側に向かって大きくなる構成とすることができる。 In the above structure, the number of the inactive regions formed along one gate electrode may increase from the outside to the inside of the plurality of gate electrodes.

上記構成において、１つの前記ゲート電極に沿って形成された個々の前記不活性領域の前記第１方向の長さは、前記複数のゲート電極の外側から内側に向かって大きくなる構成とすることができる。 In the above configuration, the length of each of the inactive regions formed along one gate electrode in the first direction increases from the outside to the inside of the plurality of gate electrodes. it can.

上記構成において、前記複数のゲート電極間の距離は等しい構成とすることができる。 In the above structure, the distance between the plurality of gate electrodes may be equal.

上記構成において、前記不活性領域は、少なくとも前記ソース電極と前記ドレイン電極との間の領域に形成されている構成とすることができる。 In the above structure, the inactive region may be formed at least in a region between the source electrode and the drain electrode.

上記構成において、前記不活性領域の前記第１方向の長さは、前記基板の厚みの１倍〜２倍である構成とすることができる。 The said structure WHEREIN: The length of the said 1st direction of the said inactive area | region can be set as the structure which is 1 to 2 times the thickness of the said board | substrate.

上記構成において、前記活性領域はＧａＡｓ系半導体層または窒化物半導体層を含む構成とすることができる。 In the above configuration, the active region may include a GaAs-based semiconductor layer or a nitride semiconductor layer.

本半導体装置によれば、広範囲において発熱を抑制することができる。 According to this semiconductor device, heat generation can be suppressed in a wide range.

図１は、実施例１に係る半導体装置の上面図である。FIG. 1 is a top view of the semiconductor device according to the first embodiment. 図２は、実施例１に係る半導体装置の断面図（その１）である。FIG. 2 is a cross-sectional view (part 1) of the semiconductor device according to the first embodiment. 図３は、実施例１に係る半導体装置の断面図（その２）である。FIG. 3 is a sectional view (No. 2) of the semiconductor device according to the first embodiment. 図４は、活性領域の分離数とチャネル温度との関係を示す概念図である。FIG. 4 is a conceptual diagram showing the relationship between the number of active region separations and the channel temperature. 図５は、活性領域の分離幅とチャネル温度との関係を示す概念図である。FIG. 5 is a conceptual diagram showing the relationship between the isolation width of the active region and the channel temperature. 図６は、比較例に係る半導体装置の上面図である。FIG. 6 is a top view of a semiconductor device according to a comparative example. 図７は、実施例１及び比較例に係る半導体装置のチャネル温度の分布を示す概念図である。FIG. 7 is a conceptual diagram showing channel temperature distributions of the semiconductor devices according to Example 1 and the comparative example. 図８は、実施例２に係る半導体装置の上面図である。FIG. 8 is a top view of the semiconductor device according to the second embodiment. 図９は、実施例３に係る半導体装置の上面図である。FIG. 9 is a top view of the semiconductor device according to the third embodiment.

図１は、実施例１に係る半導体装置１００の上面模式図である。基板１０上に半導体層２０が形成され、半導体層２０上にゲート電極３０、ソース電極４０、及びドレイン電極５０が形成されている。半導体層２０は、活性領域６０及び不活性領域６２を含んでいる。 FIG. 1 is a schematic top view of the semiconductor device 100 according to the first embodiment. A semiconductor layer 20 is formed on the substrate 10, and a gate electrode 30, a source electrode 40, and a drain electrode 50 are formed on the semiconductor layer 20. The semiconductor layer 20 includes an active region 60 and an inactive region 62.

ゲート電極３０は、パッド３２と、パッド３２から分岐する複数のフィンガ３４を含む。ソース電極４０は、パッド４２と、パッド４２から分岐する複数のフィンガ４４を含む。ドレイン電極５０は、パッド５２と、パッド５２から分岐する複数のフィンガ５４を含む。ゲート電極３０のパッド３２とソース電極４０のパッド４２は同じ側に配置され、ドレイン電極５０のパッド５２は活性領域６０を挟んで反対側に配置されている。ゲート電極３０のフィンガ３４は一定間隔で平行に配置されており、フィンガ３４の間にはソース電極４０のフィンガ４４またはドレイン電極５０のフィンガ５４が交互に配置されている。このように、実施例１に係る半導体装置１００では、各電極のフィンガが櫛型に配列されることにより、高出力のトランジスタが構成されている。 The gate electrode 30 includes a pad 32 and a plurality of fingers 34 branched from the pad 32. The source electrode 40 includes a pad 42 and a plurality of fingers 44 branched from the pad 42. The drain electrode 50 includes a pad 52 and a plurality of fingers 54 branched from the pad 52. The pad 32 of the gate electrode 30 and the pad 42 of the source electrode 40 are disposed on the same side, and the pad 52 of the drain electrode 50 is disposed on the opposite side across the active region 60. The fingers 34 of the gate electrode 30 are arranged in parallel at regular intervals, and the fingers 44 of the source electrode 40 or the fingers 54 of the drain electrode 50 are alternately arranged between the fingers 34. As described above, in the semiconductor device 100 according to the first embodiment, the high-power transistors are configured by arranging the fingers of each electrode in a comb shape.

活性領域６０は、各電極のフィンガの下部に位置する領域であり、トランジスタの動作中には電流が流れることにより発熱する。不活性領域６２は、ゲート電極３０のフィンガ３４の下部に位置する領域であり、トランジスタの動作中には電流が流れず発熱しない。活性領域６０及び不活性領域６２は、ゲート電極３０のフィンガ３４の長手方向（以下、第１方向と称する）に沿って交互に形成されている。 The active region 60 is a region located below the finger of each electrode, and generates heat when a current flows during the operation of the transistor. The inactive region 62 is a region located below the finger 34 of the gate electrode 30, and no current flows during the operation of the transistor and does not generate heat. The active regions 60 and the inactive regions 62 are alternately formed along the longitudinal direction of the fingers 34 of the gate electrode 30 (hereinafter referred to as the first direction).

図２（ａ）は、図１のＡ−Ａ線に沿った断面模式図であり、活性領域６０の構成を示す。図２（ｂ）は、図１のＢ−Ｂ線に沿った断面模式図であり、不活性領域６２の構成を示す。図２（ａ）に示すように、基板１０上に形成された半導体層２０は、基板１０の側から順に積層されたバッファ層２２、チャネル層２４、電子供給層２６、及びキャップ層２８を含む。バッファ層２２は、例えばＡｌＮを材料とし、その厚みは１００〜５００ｎｍ程度、例えば３００ｎｍである。チャネル層２４は、例えばＧａＮを材料とし、その厚みは１〜２μｍ程度、例えば１μｍである。電子供給層２６は、例えばＡｌＧａＮを材料とし、その厚みは１０〜３０ｎｍ程度、例えば２０ｎｍである。キャップ層２８は、例えばＧａＮを材料とし、その厚みは１〜１０ｎｍ程度、例えば５ｎｍである。電子供給層２６から供給された電子は、チャネル層２４と電子供給層２６の界面付近に形成されたチャネル２ＤＥＧを通る。これにより、高出力のトランジスタを得ることができる。 FIG. 2A is a schematic cross-sectional view taken along the line AA in FIG. 1 and shows a configuration of the active region 60. FIG. 2B is a schematic cross-sectional view taken along the line BB in FIG. 1 and shows the configuration of the inactive region 62. As shown in FIG. 2A, the semiconductor layer 20 formed on the substrate 10 includes a buffer layer 22, a channel layer 24, an electron supply layer 26, and a cap layer 28 that are sequentially stacked from the substrate 10 side. . The buffer layer 22 is made of, for example, AlN and has a thickness of about 100 to 500 nm, for example, 300 nm. The channel layer 24 is made of GaN, for example, and has a thickness of about 1 to 2 μm, for example 1 μm. The electron supply layer 26 is made of, for example, AlGaN and has a thickness of about 10 to 30 nm, for example, 20 nm. The cap layer 28 is made of, for example, GaN and has a thickness of about 1 to 10 nm, for example, 5 nm. The electrons supplied from the electron supply layer 26 pass through the channel 2DEG formed near the interface between the channel layer 24 and the electron supply layer 26. Thereby, a high output transistor can be obtained.

キャップ層２８の上には、ゲート電極３０、ソース電極４０、及びドレイン電極５０がそれぞれ形成されている。各電極は、例えば半導体層２０の表面から順にＮｉ及びＡｕを積層した構成とすることができ、その厚みは例えば１００ｎｍとすることができる。 On the cap layer 28, a gate electrode 30, a source electrode 40, and a drain electrode 50 are formed. Each electrode can have a configuration in which, for example, Ni and Au are stacked in order from the surface of the semiconductor layer 20, and the thickness thereof can be, for example, 100 nm.

図２（ａ）では、ソース電極４０とドレイン電極５０との間の半導体層２０が、電流の流れる活性領域６０となっている。一方、図２（ｂ）では、ソース電極４０とドレイン電極５０との間の半導体層２０に不活性領域６２が形成され、チャネル２ＤＥＧが不活性領域６２により分断されている。このため、図２（ｂ）の構成ではソース−ドレイン間に電流が流れず、トランジスタとして機能しない。不活性領域６２は、例えば半導体層２０の形成後に、半導体層２０内の所定領域に、例えばＡｒを注入することにより形成することができる。 In FIG. 2A, the semiconductor layer 20 between the source electrode 40 and the drain electrode 50 is an active region 60 through which a current flows. On the other hand, in FIG. 2B, an inactive region 62 is formed in the semiconductor layer 20 between the source electrode 40 and the drain electrode 50, and the channel 2 DEG is divided by the inactive region 62. For this reason, in the configuration of FIG. 2B, no current flows between the source and the drain, and the transistor does not function. The inactive region 62 can be formed, for example, by implanting Ar into a predetermined region in the semiconductor layer 20 after the semiconductor layer 20 is formed.

図３は、図１のＣ−Ｃ線に沿った断面模式図である。半導体層２０の詳細な構成は省略している。半導体層２０内に、第１方向に沿って活性領域６０及び不活性領域６２が交互に配置されている。ここで、図中の点線は活性領域６０からの熱の伝達方向を示している。活性領域６０の下部から放射された熱は、基板１０の表面に対し約４５°の傾斜角を限度として基板１０の下方に伝達される（活性領域６０からの熱が伝達される領域を、図中に斜線領域６４で示す）。図３では、隣接する活性領域６０から発せられた熱同士が、基板１０の下面（半導体層２０が形成された面と反対側の主面）においてぶつかるように配置されている。すなわち、基板１０の厚みをＴ、不活性領域６２の第１方向の長さ（以下、不活性領域６２の長さという場合、第１方向における長さを指すものとする）をＬとした場合に、Ｌ＝２Ｔとなっている。 FIG. 3 is a schematic cross-sectional view taken along the line CC of FIG. A detailed configuration of the semiconductor layer 20 is omitted. In the semiconductor layer 20, active regions 60 and inactive regions 62 are alternately arranged along the first direction. Here, the dotted line in the figure indicates the direction of heat transfer from the active region 60. The heat radiated from the lower part of the active region 60 is transferred to the lower side of the substrate 10 with an inclination angle of about 45 ° with respect to the surface of the substrate 10 (the region where the heat from the active region 60 is transferred is illustrated in FIG. (Indicated by a hatched area 64). In FIG. 3, heat generated from adjacent active regions 60 is arranged so as to collide with the lower surface of the substrate 10 (the main surface opposite to the surface on which the semiconductor layer 20 is formed). That is, when the thickness of the substrate 10 is T and the length of the inactive region 62 in the first direction (hereinafter referred to as the length of the inactive region 62 is the length in the first direction) is L. In addition, L = 2T.

ここで、不活性領域６２の好ましい配置方法について考察する。 Here, a preferable arrangement method of the inactive region 62 will be considered.

図４は、活性領域の分離数とチャネル温度との関係を示す概念図である。横軸は活性領域６０の分離数（不活性領域６２の形成数）を、縦軸はチャネル層２４内の温度をそれぞれ示す。図示するように、分離数が大きくなるほどチャネル層２４内の温度（発熱量）は低下する。 FIG. 4 is a conceptual diagram showing the relationship between the number of active region separations and the channel temperature. The horizontal axis represents the number of active regions 60 separated (the number of inactive regions 62 formed), and the vertical axis represents the temperature in the channel layer 24. As shown in the figure, the temperature (heat generation amount) in the channel layer 24 decreases as the number of separations increases.

図５は、活性領域の分離幅とチャネル温度との関係を示すグラフである。横軸は活性領域６０の分離幅（図３に示す基板１０の厚さＴに対する不活性領域６２の長さＬの比）を、縦軸はチャネル層２４内の温度をそれぞれ示す。図示するように、分離幅が大きくなるほどチャネル層２４内の温度（発熱量）は低下する。 FIG. 5 is a graph showing the relationship between the isolation width of the active region and the channel temperature. The horizontal axis represents the separation width of the active region 60 (ratio of the length L of the inactive region 62 to the thickness T of the substrate 10 shown in FIG. 3), and the vertical axis represents the temperature in the channel layer 24. As shown in the figure, the temperature (heat generation amount) in the channel layer 24 decreases as the separation width increases.

半導体装置１００は、ゲート電極３０の複数のフィンガ３４が並列に配置された構成を有するため、装置の周辺部ほど熱が逃げやすく、中心部に近づくに従い熱が逃げにくい構成となっている。従って、半導体装置１００内の温度分布を一定にするためには、半導体装置１００の周辺部から中心部に進むに従い、チャネル層２４の発熱量が小さくなるように不活性領域６２を配置することが好ましい。そして、図４及び図５に示すように、チャネル層２４の発熱量を小さくするためには、不活性領域６２の長さ及び形成数の少なくとも一方を大きくすればよい。 Since the semiconductor device 100 has a configuration in which a plurality of fingers 34 of the gate electrode 30 are arranged in parallel, heat is more likely to escape from the peripheral portion of the device, and heat is less likely to escape as it approaches the central portion. Therefore, in order to make the temperature distribution in the semiconductor device 100 constant, the inactive region 62 may be arranged so that the heat generation amount of the channel layer 24 decreases as it goes from the peripheral portion to the central portion of the semiconductor device 100. preferable. As shown in FIGS. 4 and 5, in order to reduce the amount of heat generated in the channel layer 24, at least one of the length and the number of formed inactive regions 62 may be increased.

図１に示すように、実施例１では、ゲート電極３０のフィンガ３４に沿って形成された不活性領域６２の数は、外側から内側に向かって大きくなっている。また、個々の不活性領域６２の長さは、外側から内側に向かって徐々に大きくなっている。その結果、１つのフィンガ３４に沿って形成された不活性領域６２の長さの合計は、外側から内側に向かって大きくなっている。これにより、１つのフィンガ３４当たりの発熱量は、外側から内側へ進むに従って小さくなっている。なお、この場合の「外側」、「内側」とは、等間隔で配列された複数のフィンガ３４を基準として、左右両端に近い方を「外側」、中心に近い方を「内側」と称するものとする（以下の説明においても同様）。 As shown in FIG. 1, in Example 1, the number of inactive regions 62 formed along the fingers 34 of the gate electrode 30 increases from the outside toward the inside. The length of each inactive region 62 gradually increases from the outside toward the inside. As a result, the total length of the inactive regions 62 formed along one finger 34 increases from the outside toward the inside. Thereby, the calorific value per finger 34 becomes smaller as it goes from the outside to the inside. In this case, “outer side” and “inner side” refer to a plurality of fingers 34 arranged at equal intervals as a reference, the side closer to the left and right ends as “outer side” and the side closer to the center as “inner side”. (The same applies to the following description).

図６（ａ）〜（ｂ）は、比較例に係る半導体装置１００の上面模式図である。基板１０、半導体層２０、ゲート電極３０、ソース電極４０、及びドレイン電極５０の配置は実施例１と共通であり、詳細な説明を省略する。また、図中ではフィンガ部の構成のみを示し、パッド部の構成を省略している。図６（ａ）に示す比較例１では、不活性領域６２が形成されていない。図６（ｂ）に示す比較例２では、ゲート電極３０の各フィンガ３４に同じ大きさの不活性領域６２が同じ数だけ設けられている。 6A and 6B are schematic top views of the semiconductor device 100 according to the comparative example. The arrangement of the substrate 10, the semiconductor layer 20, the gate electrode 30, the source electrode 40, and the drain electrode 50 is the same as that in the first embodiment, and detailed description thereof is omitted. In the drawing, only the configuration of the finger portion is shown, and the configuration of the pad portion is omitted. In Comparative Example 1 shown in FIG. 6A, the inactive region 62 is not formed. In Comparative Example 2 shown in FIG. 6B, the same number of inactive regions 62 of the same size are provided in each finger 34 of the gate electrode 30.

図７は、実施例１及び比較例に係る半導体装置のチャネル温度の分布を示す概念図である。横軸は、フィンガの長手方向と交差する方向（以下、第２方向とする）における半導体装置の断面位置を示し、縦軸はチャネル層２４内の温度を示す。 FIG. 7 is a conceptual diagram showing channel temperature distributions of the semiconductor devices according to Example 1 and the comparative example. The horizontal axis indicates the cross-sectional position of the semiconductor device in the direction intersecting the longitudinal direction of the fingers (hereinafter referred to as the second direction), and the vertical axis indicates the temperature in the channel layer 24.

図示するように、比較例１では、半導体装置の周辺部（右端または左端）の温度は低いものの、中心部の温度が周辺部に比べてかなり高くなっている。比較例２では、比較例１と比べて全体的に温度は低いものの、周辺部の温度が低く中心部の温度が高い温度分布は比較例１と変わらない。 As shown in the figure, in Comparative Example 1, the temperature of the peripheral portion (right end or left end) of the semiconductor device is low, but the temperature of the central portion is considerably higher than that of the peripheral portion. In Comparative Example 2, although the temperature is generally lower than that of Comparative Example 1, the temperature distribution in which the peripheral temperature is low and the central temperature is high is not different from Comparative Example 1.

これに対し、実施例１では、周辺部から中心部にかけてチャネル層２４内の温度がほとんど変化せず、半導体装置１００内の熱分布が一定となっている。このため、半導体装置１００内の広範囲の領域において発熱を抑制することが可能となっている。 On the other hand, in Example 1, the temperature in the channel layer 24 hardly changes from the peripheral part to the central part, and the heat distribution in the semiconductor device 100 is constant. For this reason, heat generation can be suppressed in a wide area in the semiconductor device 100.

実施例２は、不活性領域の長さを一定とした例である。 Example 2 is an example in which the length of the inactive region is constant.

図８は、実施例２に係る半導体装置の上面図である。実施例１と異なり、各不活性領域６２の長さは一定（例えば、基板１０の厚みの２．０倍）となっている。また、各フィンガ３４に形成された不活性領域６２の数は、外側から内側に向かって大きくなっている。その結果、実施例１と同じく、１つのフィンガ３４に沿って形成された不活性領域６２の長さの合計は、外側から内側に向かって大きくなっており、１つのフィンガ３４当たりの発熱量は、外側から内側へ進むに従って小さくなっている。 FIG. 8 is a top view of the semiconductor device according to the second embodiment. Unlike Example 1, the length of each inactive region 62 is constant (for example, 2.0 times the thickness of the substrate 10). Further, the number of inactive regions 62 formed in each finger 34 increases from the outside toward the inside. As a result, as in Example 1, the total length of the inactive regions 62 formed along one finger 34 increases from the outside toward the inside, and the amount of heat generated per finger 34 is , Smaller from outside to inside.

実施例２に係る半導体装置１００によれば、実施例１と同じく、半導体装置１００内の広範囲の領域において発熱を抑制することができる。 According to the semiconductor device 100 according to the second embodiment, similarly to the first embodiment, heat generation can be suppressed in a wide area in the semiconductor device 100.

実施例３は、フィンガ当たりの不活性領域の数を一定とした例である。 Example 3 is an example in which the number of inactive regions per finger is constant.

図９は、実施例２に係る半導体装置の上面図である。実施例１と異なり、各フィンガ３４に形成された不活性領域６２の数は等しくなっている。また、各不活性領域６２の長さは、外側から内側に向かって大きくなっている（例えば、基板１０の厚みを基準として、外側から順に１．０倍、１．５倍、２．０倍）。その結果、実施例１と同じく、１つのフィンガ３４に沿って形成された不活性領域６２の長さの合計は、外側から内側に向かって大きくなっており、１つのフィンガ３４当たりの発熱量は、外側から内側へ進むに従って小さくなっている。 FIG. 9 is a top view of the semiconductor device according to the second embodiment. Unlike the first embodiment, the number of inactive regions 62 formed in each finger 34 is equal. In addition, the length of each inactive region 62 increases from the outside toward the inside (for example, 1.0, 1.5, and 2.0 times in order from the outside based on the thickness of the substrate 10). ). As a result, as in Example 1, the total length of the inactive regions 62 formed along one finger 34 increases from the outside toward the inside, and the amount of heat generated per finger 34 is , Smaller from outside to inside.

実施例３に係る半導体装置１００によれば、実施例１と同じく、半導体装置１００内の広範囲の領域において発熱を抑制することができる。 According to the semiconductor device 100 according to the third embodiment, similarly to the first embodiment, heat generation can be suppressed in a wide area in the semiconductor device 100.

実施例１〜３では、基板１０上にＧａＮ系の半導体層２０が形成されたトランジスタを例に説明したが、半導体層２０の形態は上記に限定されるものではない。半導体層２０に窒化物半導体層を用いる場合は、例えばＧａＮ、ＡｌＧａＮ、ＩｎＮ、ＡｌＮ、ＩｎＧａＮ、ＡｌＩｎＧａＮ等を用いることができる。また、本発明はＧａＡｓ系やＳｉ系の基板を用いるトランジスタにおいても適用することができる。また、本発明は半導体層２０を有しない半導体装置（基板内にチャネルが形成された半導体装置）に対しても適用することができる。 In the first to third embodiments, the transistor in which the GaN-based semiconductor layer 20 is formed on the substrate 10 has been described as an example. However, the form of the semiconductor layer 20 is not limited to the above. When a nitride semiconductor layer is used for the semiconductor layer 20, for example, GaN, AlGaN, InN, AlN, InGaN, AlInGaN, or the like can be used. The present invention can also be applied to a transistor using a GaAs-based or Si-based substrate. The present invention can also be applied to a semiconductor device that does not have the semiconductor layer 20 (a semiconductor device in which a channel is formed in a substrate).

実施例１〜３では、不活性領域６２の形成のために半導体層２０に不純物を注入する構成としたが、これ以外の方法により不活性領域６２を形成してもよい。例えば、半導体層２０の所定領域をエッチングすることにより、不活性領域６２を形成しても良い。不活性領域６２の深さは、少なくとも電流の流れるチャネル（図２に示す２ＤＥＧの位置）より深くすることが好ましい。 In the first to third embodiments, impurities are implanted into the semiconductor layer 20 to form the inactive region 62. However, the inactive region 62 may be formed by other methods. For example, the inactive region 62 may be formed by etching a predetermined region of the semiconductor layer 20. The depth of the inactive region 62 is preferably deeper than at least the channel through which current flows (the position of 2DEG shown in FIG. 2).

実施例１〜３では、ゲート電極３０の各フィンガ３４の間隔を等しくする例について説明したが、フィンガ３４の間隔は一定でなくともよい。例えば、フィンガ３４の間隔を外側と内側とで異なるものとすることで、半導体装置内の熱分布を変更することができるが、その場合は半導体装置１００の構成が複雑化してしまう。本発明によれば、フィンガ３４の間隔が一定の場合でも、半導体装置１００内の広範囲の領域において発熱を抑制することができる点が優れている。なお、フィンガ３４同士の間隔は、例えば１０μｍ〜１００μｍとすることができる。 In the first to third embodiments, the example in which the interval between the fingers 34 of the gate electrode 30 is made equal is described, but the interval between the fingers 34 may not be constant. For example, it is possible to change the heat distribution in the semiconductor device by making the interval of the fingers 34 different between the outer side and the inner side, but in that case, the configuration of the semiconductor device 100 becomes complicated. According to the present invention, it is excellent in that heat generation can be suppressed in a wide area in the semiconductor device 100 even when the distance between the fingers 34 is constant. In addition, the space | interval of the fingers 34 can be 10 micrometers-100 micrometers, for example.

実施例１〜３では、不活性領域６２がソース電極４０とドレイン電極５０との間の領域のみに形成されている例について説明したが、不活性領域６２はこれ以外の領域（例えば、ソース電極４０及びドレイン電極５０の下部領域）にも形成することができる。ただし、実施例１〜３のように、少なくともソース電極４０とドレイン電極５０との間の領域に不活性領域６２を形成することが好ましい。 In the first to third embodiments, the example in which the inactive region 62 is formed only in the region between the source electrode 40 and the drain electrode 50 has been described. However, the inactive region 62 has a region other than this (for example, the source electrode). 40 and the lower region of the drain electrode 50). However, it is preferable to form the inactive region 62 at least in the region between the source electrode 40 and the drain electrode 50 as in the first to third embodiments.

実施例１〜３では、不活性領域６２の長さ（図３のＬ）を、例えば基板１０の厚みＴの２倍とする例について説明したが、不活性領域６２の長さはこれに限定されるものではない。ただし、図３で説明したように、不活性領域６２の長さを基板１０の厚みＴの２倍より大きくしても、隣接する活性領域６０からの熱が伝達される基板１０の領域が重複しないため、Ｌ＞２Ｔとすることの効果は少ない。従って、不活性領域６２の長さは基板１０の厚みの２倍以下とすることが好ましい。また、不活性領域６２の長さは基板１０の厚みの少なくとも１倍以上とすることが好ましく、１．５倍以上とすることが更に好ましい。 In the first to third embodiments, the example in which the length of the inactive region 62 (L in FIG. 3) is, for example, twice the thickness T of the substrate 10 has been described. However, the length of the inactive region 62 is limited to this. Is not to be done. However, as described with reference to FIG. 3, even if the length of the inactive region 62 is larger than twice the thickness T of the substrate 10, the region of the substrate 10 to which heat from the adjacent active region 60 is transferred overlaps. Therefore, the effect of setting L> 2T is small. Therefore, it is preferable that the length of the inactive region 62 is not more than twice the thickness of the substrate 10. Further, the length of the inactive region 62 is preferably at least 1 times the thickness of the substrate 10 and more preferably 1.5 times or more.

以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。 Although the embodiments of the present invention have been described in detail above, the present invention is not limited to such specific embodiments, and various modifications and changes can be made within the scope of the gist of the present invention described in the claims. It can be changed.

１０基板
２０半導体層
３０ゲート電極
３２フィンガ（ゲート電極）
４０ソース電極
５０ドレイン電極
６０活性領域
６２不活性領域
１００半導体装置 10 substrate 20 semiconductor layer 30 gate electrode 32 finger (gate electrode)
40 Source electrode 50 Drain electrode 60 Active region 62 Inactive region 100 Semiconductor device

Claims

A substrate,
A plurality of gate electrodes provided in parallel on the substrate;
Source and drain electrodes provided alternately between the plurality of gate electrodes;
An active region and an inactive region, which are alternately formed along the first direction, which is the longitudinal direction of the gate electrode, are provided below the gate electrode,
The total length of the inactive regions formed along one gate electrode in the first direction increases from the outside to the inside of the plurality of gate electrodes.

The number of the inactive regions formed along one gate electrode increases from the outside to the inside of the plurality of gate electrodes.

The length in the first direction of each of the inactive regions formed along one gate electrode increases from the outside to the inside of the plurality of gate electrodes.

The semiconductor device according to claim 1, wherein a distance between the plurality of gate electrodes is equal.

The semiconductor device according to claim 1, wherein the inactive region is formed at least in a region between the source electrode and the drain electrode.

The length of the said 1st direction of the said inactive area | region is 1 to 2 times the thickness of the said board | substrate, The semiconductor device of Claims 1-3 characterized by the above-mentioned.

The semiconductor device according to claim 1, wherein the active region includes a GaAs-based semiconductor layer or a nitride semiconductor layer.