JP2012028374A - Interposer, manufacturing method thereof, semiconductor package, and manufacturing method thereof - Google Patents

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Kazuto Hikasa
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Abstract

PROBLEM TO BE SOLVED: To provide an interposer to which a semiconductor chip is fixed by an insulating layer having a uniform thickness, and which enhances bonding reliability of the semiconductor chip and the interposer when the semiconductor chip and the interposer are flip-chip bonded, and to provide a method of manufacturing an interposer, a semiconductor package, and a method of manufacturing a semiconductor package.SOLUTION: The interposer 120 comprises an external connection electrode 124, an insulating substrate 121, a wiring pattern 122, a via 125, and a solder bump 123. Furthermore, a first insulating layer 131 is formed at a position separated from the solder bump 123 at least a prescribed distance L on the surface of the wiring pattern 122 on the reverse side of the substrate 121, and on the surface of the substrate 121 at a position where there is no wiring pattern 122.

Description

本発明は、インターポーザ、インターポーザの製造方法、インターポーザに半導体チップを搭載した半導体パッケージ、及び半導体パッケージの製造方法に関する。   The present invention relates to an interposer, an interposer manufacturing method, a semiconductor package having a semiconductor chip mounted on the interposer, and a semiconductor package manufacturing method.

近年、集積回路等の半導体素子の実装技術として、ダイシング前のウエハ状態のままでパッケージングまで行うＷＬ−ＣＳＰ（Ｗａｆｅｒ Ｌｅｖｅｌ Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）の実用化が進んでいる。ＷＬ−ＣＳＰは、ベアチップとほぼ同サイズで配線長が短いことから、小型・薄型・高速という特徴を有しており、例えば携帯電話向けのＣＳＰとして採用されている。   In recent years, as a mounting technology for semiconductor elements such as integrated circuits, a WL-CSP (Wafer Level Chip Size Package) for performing packaging in a wafer state before dicing has been put into practical use. WL-CSP has the characteristics of being small, thin, and high speed because it is almost the same size as a bare chip and has a short wiring length. For example, WL-CSP is adopted as a CSP for mobile phones.

ＷＬ−ＣＳＰとしては、バンプ付きテープ基板をインターポーザ（半導体パッケージ基板）として用い、半導体ウエハ側に形成されたバンプと、テープ基板に形成されたバンプとを接続するフリップチップ接続方式のＣＳＰがある（例えば、特許文献１を参照）。図１４は、従来のＷＬ−ＣＳＰの一例を模式的に示した断面図である。   As a WL-CSP, there is a flip-chip connection type CSP in which a bump-formed tape substrate is used as an interposer (semiconductor package substrate) and a bump formed on the semiconductor wafer side is connected to a bump formed on the tape substrate ( For example, see Patent Document 1). FIG. 14 is a cross-sectional view schematically showing an example of a conventional WL-CSP.

図１４に示すように、ＷＬ−ＣＳＰ９００は、半導体チップ９１０のスタッドバンプ９１３とインターポーザ９２０の半田バンプ８２３とがフリップチップ接合された構造で、半導体チップ９１０とインターポーザ９２０の間の隙間に絶縁性樹脂で形成された絶縁層９３０を有した構造になっている。   As shown in FIG. 14, the WL-CSP 900 has a structure in which stud bumps 913 of a semiconductor chip 910 and solder bumps 823 of an interposer 920 are flip-chip bonded. The structure has an insulating layer 930 formed by

ＷＬ−ＣＳＰ９００は、以下のように作製される。まず、半導体ウエハとインターポーザ９２０とを所定の絶縁性接着剤で貼り合わせ、スタッドバンプ９１３が未硬化の絶縁性接着剤を貫通して半田バンプ９２３に接触するまで、フリップチップボンダ（ＦＣＢ）のヒートツールや加熱プレス装置のプレス盤で押し付ける。そして、スタッドバンプ９１３と半田バンプ９２３とをフリップチップ接合する。このとき、未硬化の絶縁性接着剤が硬化して絶縁層９３０が形成される。その後、インターポーザ９２０と貼り合わせられた半導体ウエハを、チップ単位に切断（ダイシング）することで、ＷＬ−ＣＳＰ９００が作製される。   The WL-CSP 900 is manufactured as follows. First, the semiconductor wafer and the interposer 920 are bonded with a predetermined insulating adhesive, and the flip chip bonder (FCB) heats until the stud bump 913 penetrates the uncured insulating adhesive and contacts the solder bump 923. Press with the press of a tool or heating press. Then, the stud bump 913 and the solder bump 923 are flip-chip bonded. At this time, the uncured insulating adhesive is cured to form the insulating layer 930. Thereafter, the semiconductor wafer bonded to the interposer 920 is cut (diced) into chips, whereby the WL-CSP 900 is manufactured.

しかし、ＦＣＢのヒートツールや加熱プレス装置のプレス盤で押し付けて、スタッドバンプ９１３と半田バンプ９２３とをフリップチップ接合する際に、絶縁性接着剤が加熱されて流動性が高まるとともに、インターポーザ９２０を構成する基材９２１も加熱され軟らかくなる。その結果、半導体チップ９１０がインターポーザ９２０に対して沈み込み、更には、テープ基板が熱伸延することによって、絶縁層９３０が薄くなったり、均一な厚みの絶縁層９３０を維持できなくなったりするという問題があった。この問題を解決するために、特許文献１では、半導体チップ９１０の保護層９１２上に少なくともスタッドバンプ９１３の先端が露出するように第１の絶縁性接着剤で形成された第１の絶縁層と、該第１の絶縁層とインターポーザ９２３との間に第２の絶縁性接着剤で形成された第２の絶縁層とを備えた半導体パッケージが提案されている。   However, when the stud bumps 913 and the solder bumps 923 are flip-chip bonded by pressing with a FCB heat tool or a press machine of a heating press apparatus, the insulating adhesive is heated to increase the fluidity, and the interposer 920 is The base material 921 which comprises is also heated and becomes soft. As a result, the semiconductor chip 910 sinks with respect to the interposer 920, and further, the tape substrate is thermally stretched, so that the insulating layer 930 becomes thin or the insulating layer 930 having a uniform thickness cannot be maintained. was there. In order to solve this problem, Patent Document 1 discloses a first insulating layer formed of a first insulating adhesive so that at least the tip of the stud bump 913 is exposed on the protective layer 912 of the semiconductor chip 910. A semiconductor package including a second insulating layer formed of a second insulating adhesive between the first insulating layer and the interposer 923 has been proposed.

特開２００９−２４６０７９号公報JP 2009-246079 A

しかしながら、特許文献１に示されているように、絶縁層９３０の厚みを均一にしようとすると第１の絶縁層を厚くする必要があり、スタッドバンプ９１３の先端しか出なくなるため、スタッドバンプ９１３と半田バンプ９２３との接合信頼性が低くなってしまうという問題があった。   However, as shown in Patent Document 1, if the thickness of the insulating layer 930 is made uniform, it is necessary to increase the thickness of the first insulating layer, and only the tip of the stud bump 913 comes out. There is a problem in that the bonding reliability with the solder bump 923 is lowered.

また、半導体ウエハとインターポーザ９２０とを貼り合わせるときに、カメラ等を用いてスタッドバンプ９１３と半田バンプ９２３との位置合わせを行うが、この位置合わせの際に、半導体チップ９１０とスタッドバンプ９１３の大半が第１の絶縁層で覆われていると、スタッドバンプ９１３の位置の認識性が悪く、位置合わせの精度が悪くなってしまうという問題もあった。   In addition, when the semiconductor wafer and the interposer 920 are bonded together, the stud bumps 913 and the solder bumps 923 are aligned using a camera or the like. During this alignment, most of the semiconductor chips 910 and the stud bumps 913 are aligned. However, if it is covered with the first insulating layer, the position of the stud bump 913 is poorly recognized, and there is a problem that the positioning accuracy is deteriorated.

そこで、本発明は、以上のような問題点を解決するためになされたもので、半導体チップとインターポーザとがフリップチップ接合されたときに、半導体チップが均一な厚さの絶縁層でインターポーザに固定されとともに、半導体チップとインターポーザとの接合信頼性が高くなるインターポーザ、そのインターポーザの製造方法、そのインターポーザと半導体チップとをフリップチップ接合された半導体パッケージ、及びその半導体パッケージの製造方法を提供することを目的とする。   Therefore, the present invention has been made to solve the above problems, and when the semiconductor chip and the interposer are flip-chip bonded, the semiconductor chip is fixed to the interposer with an insulating layer having a uniform thickness. In addition, an interposer in which the bonding reliability between the semiconductor chip and the interposer is increased, a method for manufacturing the interposer, a semiconductor package in which the interposer and the semiconductor chip are flip-chip bonded, and a method for manufacturing the semiconductor package are provided. Objective.

上述した従来の問題点を解決すべく下記の発明を提供する。
本発明の第１の態様にかかるインターポーザは、絶縁性の基材と、前記基材の所定位置に厚み方向に貫通する孔と前記孔の内側の側面及び底面に設けられた導電性の層とを有するビアと、前記ビアと電気的に接続されるように前記孔の外側の当該ビアの底面の全面に一方の面が接続され、他方の面が外部電極に接続可能とされた外部接続電極と、前記基材における前記ビアの開口側の表面に形成された、前記ビアと電気的に接続された配線パターンと、前記配線パターンの前記基材側とは反対の面の所定位置に形成された、半導体チップと電気的に接続するための半導体チップ接続電極と、前記ビアの内部を埋め、かつ、前記配線パターンと前記半導体チップとの間に所望される絶縁層の厚みと略同一の厚みを有し、前記半導体チップ接続電極から少なくとも所定距離Ｌだけ離れた位置に第１絶縁性樹脂を硬化させて形成した第１絶縁層と、を備えていることを特徴とする。 The following invention is provided to solve the above-mentioned conventional problems.
The interposer according to the first aspect of the present invention includes an insulating base material, a hole penetrating in a thickness direction at a predetermined position of the base material, and a conductive layer provided on a side surface and a bottom surface of the hole. And an external connection electrode in which one surface is connected to the entire bottom surface of the via outside the hole and the other surface can be connected to the external electrode so as to be electrically connected to the via. And a wiring pattern electrically connected to the via formed on the surface of the substrate on the opening side of the via, and a predetermined position on a surface opposite to the substrate side of the wiring pattern. In addition, a semiconductor chip connection electrode for electrical connection with the semiconductor chip, the thickness of the insulating layer that fills the inside of the via and is desired between the wiring pattern and the semiconductor chip The semiconductor chip connecting power Characterized in that it comprises a first insulating layer formed by curing the first insulating resin in at least a predetermined distance L away, from.

本発明の第２の態様にかかるインターポーザは、本発明の第１の態様にかかるインターポーザにおいて、前記半導体チップが接続される側の表面には、未硬化な第２絶縁性樹脂からなる第２絶縁性樹脂層を備えていることを特徴とする。
ここで、前記半導体チップが接続される側の表面とは、本発明の第１の態様にかかるインターポーザの前記第１絶縁層の表面、前記半導体チップ接続電極の表面、前記第１絶縁層及び前記半導体チップ接続電極の無い位置の前記配線パターン表面、並びに、前記第１絶縁層及び前記配線パターンの無い位置の前記基材の表面のことである。 An interposer according to a second aspect of the present invention is the interposer according to the first aspect of the present invention, wherein the second insulation made of an uncured second insulating resin is provided on the surface to which the semiconductor chip is connected. It is characterized by having a functional resin layer.
Here, the surface to which the semiconductor chip is connected refers to the surface of the first insulating layer, the surface of the semiconductor chip connection electrode, the first insulating layer, and the surface of the interposer according to the first aspect of the present invention. It is the surface of the wiring pattern at a position where there is no semiconductor chip connection electrode, and the surface of the base material at a position where the first insulating layer and the wiring pattern are not present.

本発明の第３の態様にかかるインターポーザは、本発明の第２の態様にかかるインターポーザにおいて、前記第２絶縁性樹脂が、前記第１絶縁性樹脂と同一の絶縁性樹脂であることを特徴とする。   The interposer according to a third aspect of the present invention is the interposer according to the second aspect of the present invention, wherein the second insulating resin is the same insulating resin as the first insulating resin. To do.

本発明の第１の態様にかかるインターポーザの製造方法は、絶縁性の基材と、前記基材の所定位置に厚み方向に貫通する孔と前記孔の内側の側面及び底面に設けられた導電性の層とを有するビアと、前記ビアと電気的に接続されるように前記孔の外側の当該ビアの底面の全面に一方の面が接続され、他方の面が外部電極に接続可能とされた外部接続電極と、前記基材における前記ビアの開口側の表面に形成された、前記ビアと電気的に接続された配線パターンと、前記配線パターンの前記基材側とは反対の面の所定位置に形成された、半導体チップと電気的に接続するための半導体チップ接続電極と、を有したインターポーザの製造方法であって、（ａ）前記ビアの内部を埋め、かつ、前記配線パターンと前記半導体チップとの間に所望される絶縁層の厚みと略同一の厚みを有し、前記半導体チップ接続電極から少なくとも所定距離Ｌだけ離れた位置に第１絶縁性樹脂を配置する工程と、（ｂ）前記第１絶縁性樹脂を硬化させて第１絶縁層を形成する工程と、を備えていることを特徴とする。   An interposer manufacturing method according to a first aspect of the present invention includes an insulating base material, a hole penetrating in a thickness direction at a predetermined position of the base material, and a conductive property provided on a side surface and a bottom surface of the hole. One surface is connected to the entire bottom surface of the via outside the hole so as to be electrically connected to the via, and the other surface can be connected to the external electrode. The external connection electrode, a wiring pattern formed on the surface of the base on the opening side of the via, and electrically connected to the via, and a predetermined position on the surface of the wiring pattern opposite to the base A method of manufacturing an interposer having a semiconductor chip connection electrode for electrically connecting to a semiconductor chip formed on the semiconductor chip, comprising: (a) filling the via and filling the wiring pattern and the semiconductor Between chip and desired Disposing a first insulating resin at a position at least a predetermined distance L away from the semiconductor chip connection electrode, and (b) curing the first insulating resin. And a step of forming a first insulating layer.

本発明の第２の態様にかかるインターポーザの製造方法は、本発明の第１の態様にかかるインターポーザの製造方法において、前記第１絶縁性樹脂が、シート状の絶縁性接着剤であることを特徴とする。   An interposer manufacturing method according to a second aspect of the present invention is the interposer manufacturing method according to the first aspect of the present invention, wherein the first insulating resin is a sheet-like insulating adhesive. And

本発明の第３の態様にかかるインターポーザの製造方法は、本発明の第１または２の態様にかかるインターポーザの製造方法において、（ｃ）前記第１絶縁層の表面、前記半導体チップ接続電極の表面、前記第１絶縁層及び前記半導体チップ接続電極の無い位置の前記配線パターン表面、並びに、前記第１絶縁層及び前記配線パターンの無い位置の前記基材の表面に、第２絶縁性樹脂を配置して未硬化な第２絶縁性樹脂層を形成する工程を備えていることを特徴とする。
ここで、前記第１絶縁層の表面、前記半導体チップ接続電極の表面、前記第１絶縁層及び前記半導体チップ接続電極の無い位置の前記配線パターン表面、並びに、前記第１絶縁層及び前記配線パターンの無い位置の前記基材の表面とは、本発明の第１または２の態様にかかるインターポーザの製造方法によって製造されたインターポーザの前記半導体チップが接続される側の表面のことである。 The interposer manufacturing method according to the third aspect of the present invention is the interposer manufacturing method according to the first or second aspect of the present invention, in which (c) the surface of the first insulating layer and the surface of the semiconductor chip connection electrode are provided. The second insulating resin is disposed on the surface of the wiring pattern at a position where the first insulating layer and the semiconductor chip connection electrode are not present, and on the surface of the base material at a position where the first insulating layer and the wiring pattern are not present. And a step of forming an uncured second insulating resin layer.
Here, the surface of the first insulating layer, the surface of the semiconductor chip connection electrode, the surface of the wiring pattern at a position without the first insulating layer and the semiconductor chip connection electrode, and the first insulating layer and the wiring pattern The surface of the base material at a position free from is the surface on the side to which the semiconductor chip of the interposer manufactured by the method of manufacturing an interposer according to the first or second aspect of the present invention is connected.

本発明の第４の態様にかかるインターポーザの製造方法は、本発明の第３の態様にかかるインターポーザの製造方法において、前記第２絶縁性樹脂が、前記第１絶縁性樹脂と同一の絶縁性樹脂であることを特徴とする。   An interposer manufacturing method according to a fourth aspect of the present invention is the interposer manufacturing method according to the third aspect of the present invention, wherein the second insulating resin is the same insulating resin as the first insulating resin. It is characterized by being.

本発明の第５の態様にかかるインターポーザの製造方法は、本発明の第３または４の態様にかかるインターポーザの製造方法において、前記第２絶縁性樹脂が、シート状の絶縁性接着剤であることを特徴とする。   The interposer manufacturing method according to the fifth aspect of the present invention is the interposer manufacturing method according to the third or fourth aspect of the present invention, wherein the second insulating resin is a sheet-like insulating adhesive. It is characterized by.

本発明の第１の態様にかかる半導体パッケージの製造方法は、電極部と、前記電極部の少なくとも一部を露出するように被覆する保護層と、前記電極部に固設されたスタッドバンプと、を備えた半導体チップと、請求項１に記載のインターポーザと、をフリップチップ接合して形成される半導体パッケージの製造方法であって、（ｄ）第１絶縁層の表面、半導体チップ接続電極の表面、前記第１絶縁層及び前記半導体チップ接続電極の無い位置の配線パターン表面、並びに、前記第１絶縁層及び前記配線パターンの無い位置の基材の表面に、第２絶縁性樹脂を配置して未硬化な第２絶縁性樹脂層を形成する工程と、（ｅ）前記半導体チップ接続電極と前記スタッドバンプとの位置を合わせて、前記インターポーザ表面の前記第２絶縁性樹脂層の上に、前記半導体チップを搭載する工程と、（ｆ）加熱加圧することで、前記半導体チップを前記インターポーザにフリップチップ接合させるとともに、前記第２絶縁性樹脂層を硬化させて第２絶縁層を形成する工程と、を備えていることを特徴とする。   A method of manufacturing a semiconductor package according to the first aspect of the present invention includes an electrode part, a protective layer that covers at least a part of the electrode part, a stud bump fixed to the electrode part, A method of manufacturing a semiconductor package formed by flip-chip bonding a semiconductor chip comprising: an interposer according to claim 1, wherein: (d) a surface of a first insulating layer, a surface of a semiconductor chip connection electrode A second insulating resin is disposed on the surface of the wiring pattern at a position without the first insulating layer and the semiconductor chip connection electrode, and on the surface of the base material at a position without the first insulating layer and the wiring pattern. A step of forming an uncured second insulating resin layer; and (e) the second insulating resin layer on the surface of the interposer by aligning the positions of the semiconductor chip connection electrode and the stud bump. A step of mounting the semiconductor chip; and (f) heat-pressing to cause the semiconductor chip to be flip-chip bonded to the interposer and to cure the second insulating resin layer to form a second insulating layer. And a forming step.

本発明の第２の態様にかかる半導体パッケージの製造方法は、電極部と、前記電極部の少なくとも一部を露出するように被覆する保護層と、前記電極部に固設されたスタッドバンプと、を備えた半導体チップと、請求項２または３に記載のインターポーザと、をフリップチップ接合して形成される半導体パッケージの製造方法であって、（ｇ）半導体チップ接続電極と前記スタッドバンプとの位置を合わせて、前記インターポーザ表面の第２絶縁性樹脂層の上に、前記半導体チップを搭載する工程と、（ｈ）加熱加圧することで、前記半導体チップを前記インターポーザにフリップチップ接合させるとともに、前記第２絶縁性樹脂層を硬化させて第２絶縁層を形成する工程と、を備えていることを特徴とする。   A method for manufacturing a semiconductor package according to a second aspect of the present invention includes: an electrode portion; a protective layer that covers at least a part of the electrode portion; and a stud bump fixed to the electrode portion; A method of manufacturing a semiconductor package formed by flip-chip bonding a semiconductor chip comprising: an interposer according to claim 2 or 3; and (g) a position of a semiconductor chip connection electrode and the stud bump And mounting the semiconductor chip on the second insulating resin layer on the surface of the interposer, and (h) heating and pressurizing to bond the semiconductor chip to the interposer, and And a step of curing the second insulating resin layer to form a second insulating layer.

本発明の第１の態様にかかる半導体パッケージは、本発明の第１または２の態様にかかる半導体パッケージの製造方法によって製造されることを特徴とする。   The semiconductor package according to the first aspect of the present invention is manufactured by the method for manufacturing a semiconductor package according to the first or second aspect of the present invention.

本発明によれば、複雑な製造管理を省き、半導体チップを均一な厚さの絶縁層でインターポーザに固定することができる。また、半導体チップとインターポーザとの間の接合信頼性が高い半導体パッケージを作製することができる。また、半導体チップとインターポーザとをフリップチップ接合する際の、半導体チップのスタッドバンプとインターポーザの半田バンプとの位置合わせを精度よく容易に行うことができる。   According to the present invention, complicated manufacturing management can be omitted, and a semiconductor chip can be fixed to an interposer with an insulating layer having a uniform thickness. In addition, a semiconductor package with high bonding reliability between the semiconductor chip and the interposer can be manufactured. In addition, when the semiconductor chip and the interposer are flip-chip bonded, alignment of the stud bump of the semiconductor chip and the solder bump of the interposer can be easily performed with high accuracy.

本発明の第１の実施形態にかかるインターポーザ１２０の一例を模式的に示した断面図である。It is sectional drawing which showed typically an example of the interposer 120 concerning the 1st Embodiment of this invention. 本発明の第１の実施形態にかかる別のインターポーザ１２０ａの一例を模式的に示した断面図である。It is sectional drawing which showed typically an example of another interposer 120a concerning the 1st Embodiment of this invention. 図１に示した本発明の第１の実施形態にかかるインターポーザ１２０の製造方法の一例を示す図である。It is a figure which shows an example of the manufacturing method of the interposer 120 concerning the 1st Embodiment of this invention shown in FIG. 図１に示した本発明の第１の実施形態にかかるインターポーザ１２０の製造方法の図３に続く図である。It is a figure following FIG. 3 of the manufacturing method of the interposer 120 concerning the 1st Embodiment of this invention shown in FIG. 図１に示した本発明の第１の実施形態にかかるインターポーザ１２０の製造方法の図４に続く図である。It is a figure following FIG. 4 of the manufacturing method of the interposer 120 concerning the 1st Embodiment of this invention shown in FIG. 図１に示した本発明の第１の実施形態にかかるインターポーザ１２０の製造方法の図５に続く図である。It is a figure following FIG. 5 of the manufacturing method of the interposer 120 concerning the 1st Embodiment of this invention shown in FIG. 本発明の第２の実施形態にかかるインターポーザ２２０の一例を模式的に示した断面図である。It is sectional drawing which showed typically an example of the interposer 220 concerning the 2nd Embodiment of this invention. 本発明の第２の実施形態にかかる別のインターポーザ２２０ａの一例を模式的に示した断面図である。It is sectional drawing which showed typically an example of another interposer 220a concerning the 2nd Embodiment of this invention. 図７に示した本発明の第２の実施形態にかかるインターポーザ２２０の製造方法の一例を示す図である。It is a figure which shows an example of the manufacturing method of the interposer 220 concerning the 2nd Embodiment of this invention shown in FIG. 図１に示した本発明の第１の実施形態にかかるインターポーザ１２０と、半導体チップ１１０と、をフリップチップ接合して形成した半導体チップ１００の製造方法の一例を示す図である。It is a figure which shows an example of the manufacturing method of the semiconductor chip 100 formed by flip-chip joining the interposer 120 and the semiconductor chip 110 concerning the 1st Embodiment of this invention shown in FIG. 図７に示した本発明の第２の実施形態にかかるインターポーザ２２０と、半導体チップ１１０とをフリップチップ接合して形成した半導体チップ１００の製造方法の一例を示す図である。It is a figure which shows an example of the manufacturing method of the semiconductor chip 100 formed by flip-chip joining the interposer 220 concerning the 2nd Embodiment of this invention shown in FIG. 7, and the semiconductor chip 110. FIG. 本発明の実施形態にかかる半導体パッケージ１００の一例を模式的に示した断面図である。1 is a cross-sectional view schematically showing an example of a semiconductor package 100 according to an embodiment of the present invention. 本発明の実施形態にかかる別の半導体パッケージ１００ａの一例を模式的に示した断面図である。It is sectional drawing which showed typically an example of another semiconductor package 100a concerning embodiment of this invention. 従来のＷＬ−ＣＳＰの一例を模式的に示した断面図である。It is sectional drawing which showed typically an example of the conventional WL-CSP.

以下に本発明の実施の形態を図面に基づいて詳細に説明する。尚、本実施の形態における記述は、本発明にかかるインターポーザ、インターポーザの製造方法、半導体パッケージ、及び半導体パッケージの製造方法の一例を示すものであり、これに限定されるものではない。本実施の形態におけるインターポーザ、インターポーザの製造方法、半導体パッケージ、及び半導体パッケージの製造方法の細部構成及び詳細な動作等に関しては、本発明の趣旨を逸脱しない範囲で適宜変更可能である。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that the description in this embodiment shows an example of an interposer, an interposer manufacturing method, a semiconductor package, and a semiconductor package manufacturing method according to the present invention, and the present invention is not limited to this. The detailed configuration and detailed operation of the interposer, the interposer manufacturing method, the semiconductor package, and the semiconductor package manufacturing method in this embodiment can be changed as appropriate without departing from the spirit of the present invention.

まず、本発明の第１の実施形態にかかるインターポーザについて説明する。図１は、本発明の第１の実施形態にかかるインターポーザ１２０の一例を模式的に示した断面図である。図１に示すように、本発明の第１の実施形態にかかるインターポーザ１２０は、絶縁性の基材１２１を備え、基材１２１の所定位置に厚み方向に貫通する孔と、該孔の内側の側面及び底面に設けられた導電性の層と、を有するビア１２５が設けられている。また、ビア１２５と電気的に接続されるようにビア１２５の孔の外側の底面の全面に、一方の面（図１の上側面）が接触し、他方の面（図１の下側面）以外がビア１２５の底面と基材１２１とにより囲まれた、外部電極に接続するための外部接続電極１２４が設けられている。また、基材１２１におけるビア１２５の開口側の表面に、ビア１２５と電気的に接続された配線パターン１２２が設けられ、配線パターン１２２の基材１２１側とは反対の面の所定位置に、半導体チップ１１０（図１２参照）と電気的に接続するための半導体チップ接続電極である半田バンプ（ＳｎＡｇバンプ）１２３が設けられている。尚、ビア１２５の底面が外部接続電極１２４を兼ねていても良い。   First, the interposer according to the first embodiment of the present invention will be described. FIG. 1 is a cross-sectional view schematically showing an example of an interposer 120 according to the first embodiment of the present invention. As shown in FIG. 1, the interposer 120 according to the first embodiment of the present invention includes an insulating base material 121, a hole penetrating in a thickness direction at a predetermined position of the base material 121, and an inner side of the hole. A via 125 having a conductive layer provided on a side surface and a bottom surface is provided. Further, one surface (the upper side surface in FIG. 1) contacts the entire bottom surface outside the hole of the via 125 so as to be electrically connected to the via 125, and other than the other surface (the lower side surface in FIG. 1). Is provided with an external connection electrode 124 that is surrounded by the bottom surface of the via 125 and the base 121 and is connected to the external electrode. In addition, a wiring pattern 122 electrically connected to the via 125 is provided on the surface of the base material 121 on the opening side of the via 125, and a semiconductor is formed at a predetermined position on the surface opposite to the base material 121 side of the wiring pattern 122. Solder bumps (SnAg bumps) 123 which are semiconductor chip connection electrodes for electrical connection with the chip 110 (see FIG. 12) are provided. Note that the bottom surface of the via 125 may also serve as the external connection electrode 124.

また、ビア１２５の内部を埋め、かつ、配線パターン１２２の基材１２１側とは反対の面及び配線パターン１２２の無い位置の基材１２１の表面であって、半田バンプ１２３から少なくとも所定距離Ｌだけ離れた位置に、第１絶縁層１３１が形成されている。従って、外部接続電極１２４の内部は、第１絶縁層１３１で埋められている。また、第１絶縁層１３１は、第１絶縁性樹脂１３１ａ（図５参照）を硬化させて形成した絶縁層である。尚、第１絶縁層１３１の厚みは、半導体パッケージ１００（図１２参照）が作製されたときの半導体チップ１１０（図１２参照）とインターポーザ１２０と隙間厚みとすることが望ましい。また、第１絶縁層１３１の表面は、半導体パッケージ１００が作製されたときの半導体チップ１１０の保護層１１３（図１２参照）に略平行な平面となるように形成されていることが望ましい。   Further, the surface of the base material 121 that fills the inside of the via 125 and is opposite to the base material 121 side of the wiring pattern 122 and the position without the wiring pattern 122, is at least a predetermined distance L from the solder bump 123. A first insulating layer 131 is formed at a distant position. Therefore, the inside of the external connection electrode 124 is filled with the first insulating layer 131. The first insulating layer 131 is an insulating layer formed by curing the first insulating resin 131a (see FIG. 5). The thickness of the first insulating layer 131 is preferably the gap thickness between the semiconductor chip 110 (see FIG. 12) and the interposer 120 when the semiconductor package 100 (see FIG. 12) is manufactured. Further, the surface of the first insulating layer 131 is preferably formed to be a plane substantially parallel to the protective layer 113 (see FIG. 12) of the semiconductor chip 110 when the semiconductor package 100 is manufactured.

ここで、所定距離Ｌとは、半導体チップ１１０のスタッドバンプ１１４（図１２参照）とインターポーザ１２０の半田バンプ１２３とをフリップチップ接合させる際に、溶融した半田バンプ１２３の流動性を確保できる程度の隙間が、半田バンプ１２３と第１絶縁層１３１との間に設けられる距離であり、半田バンプ１２３から少なくとも所定距離Ｌだけ離れた位置とは、半田バンプ１２３からＬだけ離れた半田バンプ１２３の周囲の領域以外の領域である。   Here, the predetermined distance L is such that when the stud bump 114 (see FIG. 12) of the semiconductor chip 110 and the solder bump 123 of the interposer 120 are flip-chip bonded, the fluidity of the molten solder bump 123 can be secured. The gap is a distance provided between the solder bump 123 and the first insulating layer 131, and the position separated from the solder bump 123 by at least a predetermined distance L is the circumference of the solder bump 123 separated by L from the solder bump 123. It is an area other than the area.

また、図１に示したインターポーザ１２０は、外部接続電極１２４の外径とビア１２５の外径とが同じように記載されているが、ビア１２５の外径が外部接続電極１２４の外径以下であればよい。   In the interposer 120 shown in FIG. 1, the outer diameter of the external connection electrode 124 is the same as the outer diameter of the via 125, but the outer diameter of the via 125 is equal to or smaller than the outer diameter of the external connection electrode 124. I just need it.

また、図１に示したインターポーザ１２０は、半導体パッケージ１００の半導体チップ１１０が、半導体素子１１１の両端部に電極パッド１１２及びスタッドバンプ１１４が設けられている場合に対応した配線パターン１２２及び半田バンプ１２３を備えたインターポーザであったが、半導体素子１１１の中央部に電極パッド１１２及びスタッドバンプ１１４が設けられている場合の半導体チップ１１０ａ（図１３参照）に対応したインターポーザであっても良い。図２は、半導体素子１１１の中央部に電極パッド１１２及びスタッドバンプ１１４が設けられた半導体チップ１１０ａと、半導体チップ１１０ａに対応した配線パターン１２２及び半田バンプ１２３を備えたインターポーザ１２０ａを模式的に示した断面図である。   Further, the interposer 120 shown in FIG. 1 has a wiring pattern 122 and solder bump 123 corresponding to the case where the semiconductor chip 110 of the semiconductor package 100 is provided with the electrode pad 112 and the stud bump 114 at both ends of the semiconductor element 111. However, it may be an interposer corresponding to the semiconductor chip 110a (see FIG. 13) in the case where the electrode pad 112 and the stud bump 114 are provided in the central portion of the semiconductor element 111. FIG. 2 schematically shows a semiconductor chip 110a in which an electrode pad 112 and a stud bump 114 are provided at the center of the semiconductor element 111, and an interposer 120a having a wiring pattern 122 and a solder bump 123 corresponding to the semiconductor chip 110a. FIG.

次に、本発明の第１の実施形態にかかるインターポーザの製造方法について説明する。図３乃至図６は、図１に示した本発明の第１の実施形態にかかるインターポーザ１２０の製造方法の一例を示す図である。尚、本発明の第１の実施形態にかかるインターポーザ１２０は、ロール状に巻いた長尺の基材を送り出し搬送させる過程で、配線パターンを形成し、再びロール状に巻き取るロールツーロール方式により、製造される。   Next, a method for manufacturing the interposer according to the first embodiment of the present invention will be described. 3 to 6 are views showing an example of a method for manufacturing the interposer 120 according to the first embodiment of the present invention shown in FIG. The interposer 120 according to the first embodiment of the present invention uses a roll-to-roll method in which a wiring pattern is formed and wound into a roll again in the process of feeding and transporting a long base material wound in a roll. Manufactured.

図３乃至図６に示すように、まず、金属箔である銅箔２に剥離層（図示せず）を介して金属極薄箔である極薄銅箔４が接着されたピーラブル銅箔５を用意し、ピーラブル銅箔５の短手方向両端部に、ピーラブル銅箔５を送り出し搬送するローラに係止するための穴１５をパンチングにより所定間隔で開ける（ステップ１：Ｓ１）。   As shown in FIG. 3 to FIG. 6, first, a peelable copper foil 5 in which an ultrathin copper foil 4 as a metal ultrathin foil is bonded to a copper foil 2 as a metal foil via a peeling layer (not shown). The holes 15 are prepared at predetermined intervals by punching at both ends in the short direction of the peelable copper foil 5 for locking the peelable copper foil 5 to a roller for feeding and conveying the peelable copper foil 5 (step 1: S1).

次に、ピーラブル銅箔５の表面に感光性カバーレイ１２をラミネートする（ステップ２：Ｓ２）。そして、外部接続電極１２４に対応するパターンのマスクをして、感光性カバーレイ１２を露光、現像することにより外部接続電極１２４が形成される位置１３の感光性カバーレイ１２を除去し、さらにＵＶキュア、加熱キュアの処理を行うことにより感光性カバーレイ１２を完全に硬化させる（ステップ３：Ｓ３）。これにより、ピーラブル銅箔５の表面には、絶縁性の基材１２１が形成される。また、ビア１２５の孔が形成される。   Next, the photosensitive coverlay 12 is laminated on the surface of the peelable copper foil 5 (step 2: S2). Then, a mask having a pattern corresponding to the external connection electrode 124 is used, and the photosensitive coverlay 12 is exposed and developed to remove the photosensitive coverlay 12 at the position 13 where the external connection electrode 124 is formed. The photosensitive cover lay 12 is completely cured by performing curing and heating curing (step 3: S3). Thereby, the insulating base material 121 is formed on the surface of the peelable copper foil 5. In addition, a hole of the via 125 is formed.

次に、電気めっきを行うに先立ち、ピーラブル銅箔５の基材１２１が形成された面と逆側の面に、めっきが付着しないように保護する保護用ドライフィルム１４をラミネートする（ステップ４：Ｓ４）。そして、電気めっきにより、金およびニッケルをめっきする（ステップ５：Ｓ５）ことにより、外部接続電極１２４が形成される。   Next, prior to electroplating, a protective dry film 14 that protects the plating from adhering is laminated on the surface of the peelable copper foil 5 opposite to the surface on which the base material 121 is formed (step 4: S4). Then, the external connection electrode 124 is formed by plating gold and nickel by electroplating (step 5: S5).

次に、外部接続電極１２４及び基材１２１の表面に、ニッケルクロム合金および銅をスパッタリングして、金属下地層９を形成する（ステップ６：Ｓ６）。その後、金属下地層９の表面に、ドライフィルム１５をラミネートし（ステップ７：Ｓ７）、所望の配線パターン１２２に対応するパターンのマスクをして、ドライフィルム１５を露光、現像する（ステップ８：Ｓ８）。なお、金属下地層９はスパッタリングに限らず、たとえば無電解めっきにより形成してもよい。   Next, a nickel chrome alloy and copper are sputtered on the surfaces of the external connection electrode 124 and the substrate 121 to form the metal underlayer 9 (step 6: S6). Thereafter, the dry film 15 is laminated on the surface of the metal underlayer 9 (step 7: S7), a pattern corresponding to the desired wiring pattern 122 is masked, and the dry film 15 is exposed and developed (step 8: S8). The metal underlayer 9 is not limited to sputtering, and may be formed by electroless plating, for example.

次に、電気めっきにより、銅１６をめっきする（ステップ９：Ｓ９）。そして、金属下地層９の表面に形成されたドライフィルム１５を除去し（ステップ１０：Ｓ１０）、さらに、ドライフィルム１５が除去された位置において基材１２１の表面に形成されている金属下地層９を除去する（ステップ１１：Ｓ１１）。これにより、所望の配線パターン１２２及びビア１２５が形成される。   Next, copper 16 is plated by electroplating (step 9: S9). Then, the dry film 15 formed on the surface of the metal underlayer 9 is removed (step 10: S10), and further, the metal underlayer 9 formed on the surface of the substrate 121 at the position where the dry film 15 is removed. Is removed (step 11: S11). Thereby, a desired wiring pattern 122 and via 125 are formed.

次に、配線パターン１２２、ビア１２５および基材１２１の表面にドライフィルム１７をラミネートする（ステップ１２：Ｓ１２）。そして、半田バンプ１２３を形成する位置に対応するパターンのマスクをしてこのドライフィルム１７を露光、現像するとともに、ステップ４でピーラブル銅箔５の裏面にラミネートした保護用ドライフィルム１４を露光、現像し、ドライフィルム１７が除去された位置に、電気めっきによりスズ−銀合金層を形成する（ステップ１３：Ｓ１３）ことにより、半田バンプ１２３が形成される。次に、ドライフィルム１７および保護用ドライフィルム１４を剥離し除去する（ステップ１４：Ｓ１４）。   Next, the dry film 17 is laminated on the surfaces of the wiring pattern 122, the via 125, and the base material 121 (step 12: S12). The dry film 17 is exposed and developed with a mask having a pattern corresponding to the position where the solder bump 123 is formed, and the protective dry film 14 laminated on the back surface of the peelable copper foil 5 in step 4 is exposed and developed. Then, a solder bump 123 is formed by forming a tin-silver alloy layer by electroplating at the position where the dry film 17 is removed (step 13: S13). Next, the dry film 17 and the protective dry film 14 are peeled and removed (step 14: S14).

次に、ビア１２５の内部を埋め、かつ、配線パターン１２２の基材１２１側とは反対の面及び配線パターン１２２の無い位置の基材１２１の表面であって、半田バンプ１２３から少なくとも所定距離Ｌだけ離れた位置に、シート状の第１絶縁性接着剤１３１ａをラミネートする（ステップ１５：Ｓ１５）。即ち、半導体チップ１１０のスタッドバンプ１１４とインターポーザ１２０の半田バンプ１２３とをフリップチップ接合させる際に、溶融した半田バンプ１２３の流動性を確保できる程度の隙間が、半田バンプ１２３とシート状の第１絶縁性樹脂１３１ａとの間に設けられように、シート状の第１絶縁性接着剤１３１ａをラミネートする。尚、上記ステップ１５の工程は、特許請求の範囲に記載の工程（ａ）を構成する。   Next, the surface of the base material 121 that fills the inside of the via 125 and is opposite to the base material 121 side of the wiring pattern 122 and does not have the wiring pattern 122 is at least a predetermined distance L from the solder bump 123. The sheet-like first insulating adhesive 131a is laminated at a position separated by a distance (step 15: S15). That is, when the stud bump 114 of the semiconductor chip 110 and the solder bump 123 of the interposer 120 are flip-chip bonded, a gap sufficient to ensure the fluidity of the melted solder bump 123 is a gap between the solder bump 123 and the sheet-shaped first. A sheet-like first insulating adhesive 131a is laminated so as to be provided between the insulating resin 131a. In addition, the process of the said step 15 comprises the process (a) as described in a claim.

次に、シート状の第１絶縁性接着剤１３１ａに対して加熱処理を施して硬化させる（ステップ１６：Ｓ１６）。これにより、第１絶縁層１３１が形成される。この場合の硬化は、半導体チップ１１０とインターポーザ１２０とをフリップチップ接合させる際の加熱加圧のときに厚さを確保できるレベル以上の硬化が必要である。また、形成された第１絶縁層１３１の厚みが、半導体パッケージ１００が作製されたときの半導体チップ１１０とインターポーザ１２０と隙間厚みとなるように、ステップ１５の工程においてラミネートするシート状の第１絶縁性接着剤１３１ａの厚さを調整する。また、第１絶縁層１３１の表面は、半導体パッケージ１００が作製されたときの半導体チップ１１０の保護層１１３に略平行な平面となるように、ステップ１５の工程においてラミネートするシート状の第１絶縁性接着剤１３１ａの厚さを調整する。尚、上記ステップ１６の工程は、特許請求の範囲に記載の工程（ｂ）を構成する。   Next, the sheet-like first insulating adhesive 131a is heated and cured (step 16: S16). Thereby, the first insulating layer 131 is formed. In this case, the curing needs to be more than a level at which the thickness can be secured at the time of heating and pressing when the semiconductor chip 110 and the interposer 120 are flip-chip bonded. Further, the sheet-like first insulation laminated in the step 15 is performed so that the thickness of the formed first insulating layer 131 becomes the gap thickness between the semiconductor chip 110 and the interposer 120 when the semiconductor package 100 is manufactured. The thickness of the adhesive 131a is adjusted. Further, the sheet-like first insulation laminated in the step 15 is performed so that the surface of the first insulating layer 131 becomes a plane substantially parallel to the protective layer 113 of the semiconductor chip 110 when the semiconductor package 100 is manufactured. The thickness of the adhesive 131a is adjusted. In addition, the process of the said step 16 comprises the process (b) as described in a claim.

最後に、銅箔２を剥離層３とともに極薄銅箔４から剥離し、その後に、極薄銅箔４をエッチングにより除去することにより、本発明の第１の実施形態にかかるインターポーザ１２０が形成される（ステップ１７：Ｓ１７）。図１では、金属下地層９を含めて配線パターン１２２及びビア１２５としている。   Finally, the copper foil 2 is peeled off from the ultrathin copper foil 4 together with the release layer 3, and then the ultrathin copper foil 4 is removed by etching, whereby the interposer 120 according to the first embodiment of the present invention is formed. (Step 17: S17). In FIG. 1, the wiring pattern 122 and the via 125 are formed including the metal base layer 9.

尚、上述の方法では、シート状の第１絶縁性接着剤１３１ａを用いて、第１絶縁層１３１を形成しているが、これに限定されることなく、第１絶縁層１３１を形成できる第１絶縁性樹脂であれば良い。例えば、感光性樹脂を用いて、露光現像することにより、第１絶縁層１３１を形成しても良い。   In the above-described method, the first insulating layer 131 is formed by using the sheet-like first insulating adhesive 131a. However, the present invention is not limited thereto, and the first insulating layer 131 can be formed. Any insulating resin may be used. For example, the first insulating layer 131 may be formed by exposure and development using a photosensitive resin.

また、図２に示したインターポーザ１２０ａの場合もインターポーザ１２０の場合と同様な方法で製造することができる。
また、例えば、キャリア層の表面の所定位置に外部接続電極１２４を形成した後に、外部接続電極１２４の表面、及び、外部接続電極１２４の無いキャリア層の表面に基材１２１を形成し、その後、外部接続電極１２４に対応する位置の基材１２１に、ＵＶレーザ等を用いて、ビア１２５を形成するための孔を形成して、金属下地層９及び銅１６を形成することによりビア１２５を形成しても良い。このとき、ビア１２５の外径が外部接続電極１２４の外径以下であればよい。 Also, the interposer 120a shown in FIG. 2 can be manufactured by the same method as that for the interposer 120.
Further, for example, after forming the external connection electrode 124 at a predetermined position on the surface of the carrier layer, the substrate 121 is formed on the surface of the external connection electrode 124 and the surface of the carrier layer without the external connection electrode 124, and then A hole for forming the via 125 is formed in the base material 121 at a position corresponding to the external connection electrode 124 by using a UV laser or the like, and the via 125 is formed by forming the metal base layer 9 and the copper 16. You may do it. At this time, the outer diameter of the via 125 may be equal to or smaller than the outer diameter of the external connection electrode 124.

以上説明したように、本発明の第１の実施形態にかかるインターポーザ１２０は、半導体チップ１１０とインターポーザ１２０とのフリップチップ接合の際に発生していた、未硬化状態の絶縁性樹脂の流動による半導体チップ１１０のインターポーザ１２０に対する沈み込みを抑制するとともに、半導体チップ１１０とインターポーザ１２０との隙間に形成される第１絶縁層１３１を含む絶縁層１３０（図１２参照）の厚みが均一で絶縁信頼性のある厚みとなるようにすることができる。   As described above, the interposer 120 according to the first embodiment of the present invention is a semiconductor produced by the flow of an uncured insulating resin that has occurred during flip chip bonding between the semiconductor chip 110 and the interposer 120. In addition to suppressing the sinking of the chip 110 into the interposer 120, the insulating layer 130 (see FIG. 12) including the first insulating layer 131 formed in the gap between the semiconductor chip 110 and the interposer 120 has a uniform thickness and insulation reliability. A certain thickness can be obtained.

また、インターポーザ１２０の表面に硬化して形成されている第１絶縁層１３１によって、半導体チップ１１０とインターポーザ１２０とのフリップチップ接合の際に発生していた熱膨張によるインターポーザ１２０の基材１２１の変形も抑制することができる。また、半田バンプ１２３と第１絶縁層１３１との間に、溶融した半田バンプ１２３の流動性を確保できる程度の隙間があること、更には、半導体チップ１１０のスタッドバンプ１１４の位置及びインターポーザ１２０の半田バンプ１２３の位置の認識性を高く保ち位置合わせを高精度に行うことができることから、半導体チップ１１０とインターポーザ１２０との接合信頼性の高い半導体パッケージ１００を製造することができる。   In addition, the first insulating layer 131 formed by curing on the surface of the interposer 120 deforms the base material 121 of the interposer 120 due to thermal expansion that has occurred during the flip chip bonding of the semiconductor chip 110 and the interposer 120. Can also be suppressed. In addition, there is a gap between the solder bump 123 and the first insulating layer 131 to ensure the fluidity of the molten solder bump 123, and the position of the stud bump 114 of the semiconductor chip 110 and the interposer 120. Since the recognizability of the position of the solder bump 123 can be kept high and alignment can be performed with high accuracy, the semiconductor package 100 with high bonding reliability between the semiconductor chip 110 and the interposer 120 can be manufactured.

次に、本発明の第２の実施形態にかかるインターポーザについて説明する。図７は、本発明の第２の実施形態にかかるインターポーザ２２０の一例を模式的に示した断面図である。図７に示すように、本発明の第２の実施形態にかかるインターポーザ２２０は、図１に示した本発明の第１の実施形態にかかるインターポーザ１２０の第１絶縁層１３１の表面、半田バンプ１２３の表面、第１絶縁層１３１及び半田バンプ１２３の無い配線パターン１２２の表面、並びに、配線パターン１２２及び第１絶縁層１３１の無い基材１２１の表面に、未硬化な第２絶縁性樹脂からなる第２絶縁性樹脂層１３２ａが設けられているインターポーザである。即ち、本発明の第２の実施形態にかかるインターポーザ２２０は、図１に示した本発明の第１の実施形態にかかるインターポーザ１２０の半導体チップ１１０が接続される側の表面に、未硬化な第２絶縁性樹脂からなる第２絶縁性樹脂層１３２ａが設けられているインターポーザである。ここで、第２絶縁性樹脂層１３２ａの厚みは、半導体チップ１１０とインターポーザ１２０とのフリップチップ接合したときに、第２絶縁性樹脂層１３２ａが硬化して形成される第２絶縁層１３２（図１２参照）と第１絶縁層１３１（図１２参照）とからなる絶縁層１３１の厚みが、絶縁信頼性が得られる厚みとなるように設定された厚みであることが望ましい。   Next, an interposer according to a second embodiment of the present invention will be described. FIG. 7 is a cross-sectional view schematically showing an example of the interposer 220 according to the second embodiment of the present invention. As shown in FIG. 7, the interposer 220 according to the second embodiment of the present invention includes the surface of the first insulating layer 131 of the interposer 120 according to the first embodiment of the present invention shown in FIG. The first insulating layer 131 and the surface of the wiring pattern 122 without the solder bump 123, and the surface of the substrate 121 without the wiring pattern 122 and the first insulating layer 131 are made of uncured second insulating resin. The interposer is provided with a second insulating resin layer 132a. That is, the interposer 220 according to the second embodiment of the present invention is uncured on the surface of the interposer 120 according to the first embodiment of the present invention shown in FIG. The interposer is provided with a second insulating resin layer 132a made of two insulating resins. Here, the thickness of the second insulating resin layer 132a is such that the second insulating resin layer 132a is formed by curing the second insulating resin layer 132a when the semiconductor chip 110 and the interposer 120 are flip-chip bonded (FIG. 12) and the first insulating layer 131 (see FIG. 12), it is desirable that the thickness of the insulating layer 131 is set so as to obtain the insulation reliability.

図７に示したインターポーザ２２０は、半導体パッケージ１００の半導体チップ１１０が、半導体素子１１１の両端部に電極パッド１１２及びスタッドバンプ１１４が設けられている場合に対応した配線パターン１２２及び半田バンプ１２３を備えたインターポーザであったが、半導体素子１１１の中央部に電極パッド１１２及びスタッドバンプ１１４が設けられている場合の半導体チップ１１０ａ（図１３参照）に対応したインターポーザであっても良い。図８は、半導体素子１１１の中央部に電極パッド１１２及びスタッドバンプ１１４が設けられた半導体チップ１１０ａと、半導体チップ１１０ａに対応した配線パターン１２２及び半田バンプ１２３を備えたインターポーザ２２０ａを模式的に示した断面図である。   The interposer 220 shown in FIG. 7 includes a wiring pattern 122 and a solder bump 123 corresponding to the case where the semiconductor chip 110 of the semiconductor package 100 is provided with the electrode pads 112 and the stud bumps 114 at both ends of the semiconductor element 111. However, it may be an interposer corresponding to the semiconductor chip 110a (see FIG. 13) in the case where the electrode pad 112 and the stud bump 114 are provided in the central portion of the semiconductor element 111. FIG. 8 schematically shows a semiconductor chip 110a in which an electrode pad 112 and a stud bump 114 are provided in the center of the semiconductor element 111, and an interposer 220a having a wiring pattern 122 and a solder bump 123 corresponding to the semiconductor chip 110a. FIG.

次に、本発明の第２の実施形態にかかるインターポーザの製造方法について説明する。図９は、図７に示した本発明の第２の実施形態にかかるインターポーザ２２０の製造方法の一例を示す図である。尚、インターポーザ２２０の製造方法において、ステップ１からステップ１６までの工程は、図３乃至図６に示したインターポーザ１２０の製造方法のステップ１からステップ１６までの工程と同じであるため、説明を省略する。   Next, the manufacturing method of the interposer concerning the 2nd Embodiment of this invention is demonstrated. FIG. 9 is a diagram showing an example of a method for manufacturing the interposer 220 according to the second embodiment of the present invention shown in FIG. In the manufacturing method of the interposer 220, the process from step 1 to step 16 is the same as the process from step 1 to step 16 of the manufacturing method of the interposer 120 shown in FIGS. To do.

図９に示すように、図６に示したステップ１６の工程の次に、第１絶縁層１３１の表面、半田バンプ１２３の表面、第１絶縁層１３１及び半田バンプ１２３の無い配線パターン１２２の表面、並びに、配線パターン１２２及び第１絶縁層１３１の無い基材１２１の表面に、シート状の第２絶縁性接着剤１３２ａをラミネートする（ステップ１６ａ：Ｓ１６ａ）。即ち、半導体チップ１１０が接続される側の表面にシート状の第２絶縁性接着剤１３２ａをラミネートする。これにより、第２絶縁性樹脂層１３２ａが形成される。尚、上記ステップ１６ａの工程は、特許請求の範囲に記載の工程（ｃ）を構成する。ここで、第２絶縁性樹脂層１３２ａの厚みは、半導体チップ１１０とインターポーザ１２０とのフリップチップ接合したときに、第２絶縁性樹脂層１３２ａが硬化して形成される第２絶縁層１３２（図１２参照）と第１絶縁層１３１（図１２参照）とからなる絶縁層１３１の厚みが、絶縁信頼性が得られる厚みとなるように設定された厚みであることが望ましい。   As shown in FIG. 9, after the step 16 shown in FIG. 6, the surface of the first insulating layer 131, the surface of the solder bump 123, the surface of the wiring pattern 122 without the first insulating layer 131 and the solder bump 123. And the sheet-like 2nd insulating adhesive agent 132a is laminated on the surface of the base material 121 without the wiring pattern 122 and the 1st insulating layer 131 (step 16a: S16a). That is, the sheet-like second insulating adhesive 132a is laminated on the surface to which the semiconductor chip 110 is connected. Thereby, the second insulating resin layer 132a is formed. In addition, the process of the said step 16a comprises the process (c) as described in a claim. Here, the thickness of the second insulating resin layer 132a is determined so that the second insulating resin layer 132a is formed by curing the second insulating resin layer 132a when the semiconductor chip 110 and the interposer 120 are flip-chip bonded. 12) and the first insulating layer 131 (see FIG. 12), it is desirable that the thickness of the insulating layer 131 is set so as to obtain the insulation reliability.

最後に、銅箔２を剥離層３とともに極薄銅箔４から剥離し、その後に、極薄銅箔４をエッチングにより除去することにより、本発明の第２の実施形態にかかるインターポーザ２２０が形成される（ステップ１７ａ：Ｓ１７ａ）。図７では、金属下地層９を含めて配線パターン１２２及びビア１２５としている。   Finally, the copper foil 2 is peeled from the ultrathin copper foil 4 together with the peeling layer 3, and then the ultrathin copper foil 4 is removed by etching, whereby the interposer 220 according to the second embodiment of the present invention is formed. (Step 17a: S17a). In FIG. 7, the wiring pattern 122 and the via 125 are formed including the metal base layer 9.

尚、上述の方法では、シート状の第２絶縁性接着剤１３２ａを用いて、第２絶縁性樹脂層１３２ａを形成しているが、これに限定されることなく、第２絶縁性樹脂層１３２ａを形成できる第２絶縁性樹脂であれば良い。   In the above-described method, the second insulating resin layer 132a is formed using the sheet-like second insulating adhesive 132a, but the second insulating resin layer 132a is not limited to this. Any second insulating resin can be used.

また、図８に示したインターポーザ２２０ａの場合もインターポーザ２２０の場合と同様な方法で製造することができる。 Further, the interposer 220a shown in FIG. 8 can be manufactured by the same method as that for the interposer 220.

以上説明したように、本発明の第２の実施形態にかかるインターポーザ２２０は、半導体チップ１１０とインターポーザ２２０とのフリップチップ接合の際に発生していた、未硬化状態の絶縁性樹脂の流動による半導体チップ１１０のインターポーザ２２０に対する沈み込みを抑制するとともに、半導体チップ１１０とインターポーザ２２０との隙間に形成される第１絶縁層１３１を含む絶縁層１３０の厚みが均一で絶縁信頼性のある厚みとなるようにすることができる。   As described above, the interposer 220 according to the second embodiment of the present invention is a semiconductor produced by the flow of an uncured insulating resin that has occurred during the flip chip bonding of the semiconductor chip 110 and the interposer 220. The depression of the chip 110 with respect to the interposer 220 is suppressed, and the thickness of the insulating layer 130 including the first insulating layer 131 formed in the gap between the semiconductor chip 110 and the interposer 220 is uniform and has a reliable insulation thickness. Can be.

また、インターポーザ２２０の表面に硬化して接着されている第１絶縁層１３１によって、半導体チップ１１０とインターポーザ２２０とのフリップチップ接合の際に発生していた熱膨張によるインターポーザ２２０の基材１２１の変形も抑制することができる。また、半田バンプ１２３と第１絶縁層１３１との間に、溶融した半田バンプ１２３の流動性を確保できる程度の隙間があること、更には、半導体チップ１１０のスタッドバンプ１１４の位置及びインターポーザ２２０の半田バンプ１２３の位置の認識性を高く保ち位置合わせを高精度に行うことができることから、半導体チップ１１０とインターポーザ２２０との接合信頼性の高い半導体パッケージ１００を製造することができる。   In addition, the first insulating layer 131 cured and bonded to the surface of the interposer 220 causes deformation of the base material 121 of the interposer 220 due to thermal expansion that has occurred when the semiconductor chip 110 and the interposer 220 are flip-chip bonded. Can also be suppressed. In addition, there is a gap between the solder bump 123 and the first insulating layer 131 to ensure the fluidity of the molten solder bump 123, and the position of the stud bump 114 of the semiconductor chip 110 and the interposer 220. Since the recognizability of the position of the solder bump 123 can be kept high and alignment can be performed with high accuracy, the semiconductor package 100 with high bonding reliability between the semiconductor chip 110 and the interposer 220 can be manufactured.

次に、本発明の第１の実施形態にかかる半導体パッケージの製造方法について説明する。図１０は、図１に示した本発明の第１の実施形態にかかるインターポーザ１２０と、半導体チップ１１０と、をフリップチップ接合して形成した半導体チップ１００の製造方法の一例を示す図である。   Next, a method for manufacturing a semiconductor package according to the first embodiment of the present invention will be described. FIG. 10 is a diagram showing an example of a manufacturing method of the semiconductor chip 100 formed by flip-chip bonding the interposer 120 and the semiconductor chip 110 according to the first embodiment of the present invention shown in FIG.

図１０の示すように、まず、インターポーザ１２０の第１絶縁層１３１の表面、半田バンプ１２３の表面、第１絶縁層１３１及び半田バンプ１２３の無い配線パターン１２２の表面、並びに、配線パターン１２２及び第１絶縁層１３１の無い基材１２１の表面に、シート状の第２絶縁性接着剤１３２ａをラミネートする（ステップ２１：Ｓ２１）。これにより、第２絶縁性樹脂層１３２ａが形成される。尚、上記ステップ２１の工程は、特許請求の範囲に記載の工程（ｄ）を構成する。ここで、第２絶縁性樹脂層１３２ａの厚みは、半導体チップ１１０とインターポーザ１２０とのフリップチップ接合したときに、第２絶縁性樹脂層１３２ａが硬化して形成される第２絶縁層１３２（図１２参照）と第１絶縁層１３１（図１２参照）とからなる絶縁層１３１の厚みが、絶縁信頼性が得られる厚みとなるように設定された厚みであることが望ましい。   As shown in FIG. 10, first, the surface of the first insulating layer 131 of the interposer 120, the surface of the solder bump 123, the surface of the wiring pattern 122 without the first insulating layer 131 and the solder bump 123, and the wiring pattern 122 and the first 1 The sheet-like second insulating adhesive 132a is laminated on the surface of the base 121 without the insulating layer 131 (step 21: S21). Thereby, the second insulating resin layer 132a is formed. In addition, the process of the said step 21 comprises the process (d) as described in a claim. Here, the thickness of the second insulating resin layer 132a is determined so that the second insulating resin layer 132a is formed by curing the second insulating resin layer 132a when the semiconductor chip 110 and the interposer 120 are flip-chip bonded. 12) and the first insulating layer 131 (see FIG. 12), it is desirable that the thickness of the insulating layer 131 is set so as to obtain the insulation reliability.

次に、個片化した半導体チップ１１０のスタッドバンプ１１４の位置と、インターポーザ１２０の半田バンプ１２３の位置とを確認して、スタッドバンプ１１４と半田バンプ１２３との位置合わせを行い、個片化した半導体チップ１１０を第２絶縁性樹脂層１３２ａの上に搭載する（ステップ２２：Ｓ２２）。尚、上記ステップ２２の工程は、特許請求の範囲に記載の工程（ｅ）を構成する。   Next, the position of the stud bump 114 of the separated semiconductor chip 110 and the position of the solder bump 123 of the interposer 120 were confirmed, and the stud bump 114 and the solder bump 123 were aligned and separated. The semiconductor chip 110 is mounted on the second insulating resin layer 132a (step 22: S22). In addition, the process of the said step 22 comprises the process (e) as described in a claim.

次に、例えば、ＦＣＢのヒートツールや加熱プレス装置のプレス盤で押し付けて、半導体チップ１１０とインターポーザ１２０を加熱加圧することで、半導体チップ１１０のスタッドバンプ１１４とインターポーザ１２０の半田バンプ１２３とをフリップチップ接合させるとともに、第２絶縁性樹脂層１３２ａを硬化させる（ステップ２３：Ｓ２３）。これにより、第２絶縁層１３２が形成される。尚、上記ステップ２３の工程は、特許請求の範囲に記載の工程（ｆ）を構成する。   Next, for example, the semiconductor chip 110 and the interposer 120 are heated and pressed by pressing with a FCB heat tool or a press machine of a heating press apparatus, so that the stud bump 114 of the semiconductor chip 110 and the solder bump 123 of the interposer 120 are flipped. In addition to chip bonding, the second insulating resin layer 132a is cured (step 23: S23). Thereby, the second insulating layer 132 is formed. In addition, the process of the said step 23 comprises the process (f) as described in a claim.

最後に、個片化した半導体チップ１１０が搭載されたテープ基板からなるインターポーザ１２０をチップ単位に切断して、半導体パッケージ１００が形成される。   Finally, the semiconductor package 100 is formed by cutting the interposer 120 formed of a tape substrate on which the separated semiconductor chip 110 is mounted into chips.

尚、上述の方法では、第２絶縁性接着剤１３２ａを用いて、第２１絶縁層１３２を形成しているが、これに限定されることなく、第２１絶縁層１３２を形成できる第２絶縁性樹脂であれば良い。また、第１絶縁性接着剤１３１ａ及び第２絶縁性接着剤１３２ａ（第１絶縁性樹脂及び第２絶縁性樹脂）は、同一の絶縁性材料であることが好ましい。同一の絶縁性材料を用いることで、第２絶縁性接着剤１３２ａが硬化されたとき、第１絶縁層１３１と第２絶縁層１３２とが、強固に接着されて一体化する。   In the above method, the second insulating adhesive 132a is used to form the twenty-first insulating layer 132. However, the present invention is not limited to this, and the second insulating property capable of forming the twenty-first insulating layer 132 is used. Any resin may be used. Moreover, it is preferable that the 1st insulating adhesive 131a and the 2nd insulating adhesive 132a (1st insulating resin and 2nd insulating resin) are the same insulating materials. By using the same insulating material, when the second insulating adhesive 132a is cured, the first insulating layer 131 and the second insulating layer 132 are firmly bonded and integrated.

また、同一の絶縁性材料を用いた場合であっても、第１絶縁層１３１と第絶縁層１３２との境界に薄い層の界面１３３が形成される。これは、例えば、第１絶縁性樹脂１３１ａ及び第２絶縁層樹脂１３２ａとして、同じ種類の接着材を用いた場合、第１絶縁層１３１と第２絶縁層１３２とはほとんど区別がつかないように形成されるが、第１絶縁層１３１を先に硬化した後に、第２絶縁性樹脂１３２を接着させて硬化した場合、第２絶縁性樹脂１３２ａを加熱して硬化させる過程において、第２絶縁性樹脂１３２ａが第１絶縁層１３１の表面からごく浅い内部に浸透する現象が生じる。その結果、第１絶縁層１３１と第絶縁層１３２との境界に薄い層の界面１３３が形成される。   Even when the same insulating material is used, a thin layer interface 133 is formed at the boundary between the first insulating layer 131 and the first insulating layer 132. For example, when the same type of adhesive is used as the first insulating resin 131a and the second insulating layer resin 132a, the first insulating layer 131 and the second insulating layer 132 are hardly distinguished. When the second insulating resin 132 is bonded and cured after the first insulating layer 131 is cured first, the second insulating resin 132a is heated and cured in the process of curing the second insulating resin 132a. A phenomenon occurs in which the resin 132a penetrates from the surface of the first insulating layer 131 into a very shallow interior. As a result, a thin layer interface 133 is formed at the boundary between the first insulating layer 131 and the first insulating layer 132.

次に、本発明の第２の実施形態にかかる半導体パッケージの製造方法について説明する。図１１は、図７に示した本発明の第２の実施形態にかかるインターポーザ２２０と、半導体チップ１１０とをフリップチップ接合して形成した半導体チップ１００の製造方法の一例を示す図である。   Next, a method for manufacturing a semiconductor package according to the second embodiment of the present invention will be described. FIG. 11 is a diagram showing an example of a manufacturing method of the semiconductor chip 100 formed by flip-chip bonding the interposer 220 and the semiconductor chip 110 according to the second embodiment of the present invention shown in FIG.

図１１の示すように、まず、個片化した半導体チップ１１０のスタッドバンプ１１４の位置と、インターポーザ１２０の半田バンプ１２３の位置とを確認して、スタッドバンプ１１４と半田バンプ１２３との位置合わせを行い、個片化した半導体チップ１１０をインターポーザ２２０の第２絶縁性樹脂層１３２ａの上に搭載する（ステップ３１：Ｓ３１）。尚、上記ステップ３１の工程は、特許請求の範囲に記載の工程（ｇ）を構成する。   As shown in FIG. 11, first, the positions of the stud bumps 114 of the separated semiconductor chip 110 and the solder bumps 123 of the interposer 120 are confirmed, and the stud bumps 114 and the solder bumps 123 are aligned. The separated semiconductor chip 110 is mounted on the second insulating resin layer 132a of the interposer 220 (step 31: S31). In addition, the process of the said step 31 comprises the process (g) as described in a claim.

次に、例えば、ＦＣＢのヒートツールや加熱プレス装置のプレス盤で押し付けて、半導体チップ１１０とインターポーザ２２０を加熱加圧することで、半導体チップ１１０のスタッドバンプ１１４とインターポーザ２２０の半田バンプ１２３とをフリップチップ接合させるとともに、第２絶縁性樹脂層１３２ａを硬化させる（ステップ３２：Ｓ３２）。これにより、第２絶縁層１３２が形成される。尚、上記ステップ３２の工程は、特許請求の範囲に記載の工程（ｈ）を構成する。   Next, for example, the semiconductor chip 110 and the interposer 220 are heated and pressurized by pressing with a FCB heat tool or a press machine of a heating press apparatus, so that the stud bump 114 of the semiconductor chip 110 and the solder bump 123 of the interposer 220 are flipped. In addition to chip bonding, the second insulating resin layer 132a is cured (step 32: S32). Thereby, the second insulating layer 132 is formed. In addition, the process of the said step 32 comprises the process (h) as described in a claim.

最後に、個片化した半導体チップ１１０が搭載されたテープ基板からなるインターポーザ２２０をチップ単位に切断して、半導体パッケージ１００が形成される。   Finally, the semiconductor package 100 is formed by cutting the interposer 220 formed of a tape substrate on which the separated semiconductor chip 110 is mounted in units of chips.

次に、本発明の第１の実施形態にかかる半導体パッケージの製造方法及び本発明の第２の実施形態にかかる半導体パッケージの製造方法によって製造される本発明の実施形態にかかる半導体パッケージについて説明する。図１２は、本発明の実施形態にかかる半導体パッケージの一例を模式的に示した断面図である。   Next, the semiconductor package according to the embodiment of the present invention manufactured by the semiconductor package manufacturing method according to the first embodiment of the present invention and the semiconductor package manufacturing method according to the second embodiment of the present invention will be described. . FIG. 12 is a cross-sectional view schematically showing an example of a semiconductor package according to an embodiment of the present invention.

図１２に示すように、本発明の実施形態にかかる半導体パッケージ１００は、半導体チップ１１０とインターポーザ１２０（または２２０）とがフリップチップ接合して形成されている。また、半導体チップ１１０とインターポーザ１２０（または２２０）との間の隙間が絶縁層１３０で埋められ、半導体チップ１１０とインターポーザ１２０（または２２０）とが絶縁層１３０で固定された構造である。   As shown in FIG. 12, a semiconductor package 100 according to an embodiment of the present invention is formed by flip-chip bonding a semiconductor chip 110 and an interposer 120 (or 220). Further, the gap between the semiconductor chip 110 and the interposer 120 (or 220) is filled with the insulating layer 130, and the semiconductor chip 110 and the interposer 120 (or 220) are fixed with the insulating layer 130.

半導体チップ１１０とインターポーザ１２０（または２２０）との間の絶縁層１３０は、第１絶縁層１３１と第２絶縁層１３２とによって構成されている。第１絶縁層１３１は、ビア１２５の内部を埋め、かつ、配線パターン１２２の基材１２１側とは反対の面及び配線パターン１２２の無い位置の基材１２１の表面であって、半田バンプ１２３から少なくとも所定距離Ｌだけ離れた位置に形成されている。また、第２絶縁層１３２は、第１絶縁層１３１の無い、半導体チップ１１０とインターポーザ１２０（または２２０）と間の隙間を埋めるように形成されている。   The insulating layer 130 between the semiconductor chip 110 and the interposer 120 (or 220) is composed of a first insulating layer 131 and a second insulating layer 132. The first insulating layer 131 fills the inside of the via 125 and is the surface of the substrate 121 opposite to the substrate 121 side of the wiring pattern 122 and the surface of the substrate 121 where there is no wiring pattern 122, and from the solder bump 123. It is formed at a position separated by at least a predetermined distance L. Further, the second insulating layer 132 is formed so as to fill a gap between the semiconductor chip 110 and the interposer 120 (or 220) without the first insulating layer 131.

半導体チップ１１０は、半導体素子１１１と、例えばＡｌからなる電極パッド１１２と、電極パッド１１２の少なくとも一部を露出するように半導体素子１１１の一方の面を被覆する保護層１１３とを備え、電極パッド１１２には例えばＡｕからなるスタッドバンプ１１４が設けられている。   The semiconductor chip 110 includes a semiconductor element 111, an electrode pad 112 made of, for example, Al, and a protective layer 113 that covers one surface of the semiconductor element 111 so that at least a part of the electrode pad 112 is exposed. 112 is provided with stud bumps 114 made of, for example, Au.

半導体パッケージ１００は、半導体チップ１１０のスタッドバンプ１１４とインターポーザ１２０（または２２０）の半田バンプ１２３がフリップチップ接合され、電気的に接続されている。   In the semiconductor package 100, the stud bump 114 of the semiconductor chip 110 and the solder bump 123 of the interposer 120 (or 220) are flip-chip bonded and electrically connected.

以上説明したように、本発明の実施形態にかかる半導体パッケージ１００は、半導体チップ１１０とインターポーザ１２０（または２２０）とをフリップチップ接合させる前に、第１絶縁性樹脂を硬化させて第１絶縁層１３１を形成することにより、半導体チップ１１０とインターポーザ１２０（または２２０）とのフリップチップ接合の際に発生していた、未硬化状態の絶縁性樹脂の流動による半導体チップ１１０のインターポーザ１２０に対する沈み込みを抑制するとともに、半導体チップ１１０とインターポーザ１２０（または２２０）との隙間に形成される絶縁層１３０の厚みが均一で絶縁信頼性のある厚みとなるようにすることができる。   As described above, in the semiconductor package 100 according to the embodiment of the present invention, before the semiconductor chip 110 and the interposer 120 (or 220) are flip-chip bonded, the first insulating resin is cured to form the first insulating layer. By forming 131, the sinking of the semiconductor chip 110 into the interposer 120 due to the flow of the uncured insulating resin, which occurred during the flip chip bonding between the semiconductor chip 110 and the interposer 120 (or 220), is caused. In addition, the thickness of the insulating layer 130 formed in the gap between the semiconductor chip 110 and the interposer 120 (or 220) can be made uniform and reliable.

また、インターポーザ１２０（または２２０）の表面に硬化して接着されている第１絶縁層１３１によって、半導体チップ１１０とインターポーザ１２０（または２２０）とのフリップチップ接合の際に発生していた熱膨張によるインターポーザ１２０（または２２０）の基材１２１の変形も抑制することができる。また、半田バンプ１２３と第１絶縁層１３１との間に、溶融した半田バンプ１２３の流動性を確保できる程度の隙間があること、更には、半導体チップ１１０のスタッドバンプ１１４の位置及びインターポーザ１２０（または２２０）の半田バンプ１２３の位置の認識性を高く保ち位置合わせを高精度に行うことができることから、半導体チップ１１０とインターポーザ１２０（または２２０）との接合信頼性の高い半導体パッケージ１００を製造することができる。   Further, due to the first insulating layer 131 cured and bonded to the surface of the interposer 120 (or 220), it is caused by thermal expansion that has occurred during the flip chip bonding between the semiconductor chip 110 and the interposer 120 (or 220). The deformation of the base material 121 of the interposer 120 (or 220) can also be suppressed. Further, there is a gap between the solder bump 123 and the first insulating layer 131 to ensure the fluidity of the melted solder bump 123, and the position of the stud bump 114 of the semiconductor chip 110 and the interposer 120 ( Or 220) the position of the solder bump 123 is highly recognizable, and the alignment can be performed with high precision. Therefore, the semiconductor package 100 with high bonding reliability between the semiconductor chip 110 and the interposer 120 (or 220) is manufactured. be able to.

図１２に示した半導体パッケージ１００の半導体チップ１１０は、半導体素子１１１の両端部に電極パッド１１２及びスタッドバンプ１１４が設けられている場合を示したが、半導体素子１１１の中央部に電極パッド１１２及びスタッドバンプ１１４が設けられた場合であっても良い。図１３は、半導体素子１１１の中央部に電極パッド１１２及びスタッドバンプ１１４が設けられた半導体チップ１１０ａと、半導体チップ１１０ａに対応した配線パターン１２２及び半田バンプ１２３を備えたインターポーザ１２０ａ（または２２０ａ）とがフリップチップ接合して形成され半導体パッケージ１００ａを模式的に示した断面図である。半導体パッケージ１００ａも半導体パッケージ１００と同様な効果が得られる。   The semiconductor chip 110 of the semiconductor package 100 shown in FIG. 12 shows the case where the electrode pads 112 and the stud bumps 114 are provided at both ends of the semiconductor element 111. It may be a case where the stud bump 114 is provided. FIG. 13 shows a semiconductor chip 110a in which an electrode pad 112 and a stud bump 114 are provided at the center of the semiconductor element 111, and an interposer 120a (or 220a) having a wiring pattern 122 and a solder bump 123 corresponding to the semiconductor chip 110a. Is a cross-sectional view schematically showing a semiconductor package 100a formed by flip-chip bonding. The semiconductor package 100a can obtain the same effects as the semiconductor package 100.

１００ ： 半導体パッケージ
１１０ ： 半導体チップ
１１１ ： 半導体素子
１１２ ： 電極パッド
１１３ ： 保護層
１１４ ： スタッドバンプ
１２０ ： インターポーザ
１２２ ： 配線パターン
１２３ ： 半田バンプ
１２４ ： 外部接続電極
１２５ ： ビア
１３０ ： 絶縁層
１３１ ： 第１絶縁層
１３１ａ： 第１絶縁性樹脂
１３２ ： 第２絶縁層
１３２ａ： 第２絶縁性樹脂（第２絶縁性樹脂層）
１３３ ： 界面


100: Semiconductor package 110: Semiconductor chip 111: Semiconductor element 112: Electrode pad 113: Protection layer 114: Stud bump 120: Interposer 122: Wiring pattern 123: Solder bump 124: External connection electrode 125: Via 130: Insulating layer 131: First 1 insulating layer 131a: first insulating resin 132: second insulating layer 132a: second insulating resin (second insulating resin layer)
133: Interface


Claims (11)

絶縁性の基材と、
前記基材の所定位置に厚み方向に貫通する孔と、前記孔の内側の側面及び底面に設けられた導電性の層と、を有するビアと、
前記ビアと電気的に接続されるように前記孔の外側の当該ビアの底面の全面に一方の面が接続され、他方の面が外部電極に接続可能とされた外部接続電極と、
前記基材における前記ビアの開口側の表面に形成された、前記ビアと電気的に接続された配線パターンと、
前記配線パターンの前記基材側とは反対の面の所定位置に形成された、半導体チップと電気的に接続するための半導体チップ接続電極と、
前記ビアの内部を埋め、かつ、前記配線パターンと前記半導体チップとの間に所望される絶縁層の厚みと略同一の厚みを有し、前記半導体チップ接続電極から少なくとも所定距離Ｌだけ離れた位置に第１絶縁性樹脂を硬化させて形成した第１絶縁層と、
を備えていることを特徴とするインターポーザ。 An insulating substrate;
A via having a hole penetrating in a thickness direction at a predetermined position of the base material, and a conductive layer provided on an inner side surface and a bottom surface of the hole;
An external connection electrode in which one surface is connected to the entire bottom surface of the via outside the hole so as to be electrically connected to the via, and the other surface is connectable to the external electrode;
A wiring pattern formed on the surface of the base on the opening side of the via, electrically connected to the via,
A semiconductor chip connection electrode for electrical connection with a semiconductor chip, formed at a predetermined position on the surface opposite to the substrate side of the wiring pattern;
A position that fills the inside of the via and has approximately the same thickness as a desired insulating layer between the wiring pattern and the semiconductor chip, and is separated from the semiconductor chip connection electrode by at least a predetermined distance L A first insulating layer formed by curing the first insulating resin;
An interposer characterized by comprising: 前記半導体チップが接続される側の表面には、未硬化な第２絶縁性樹脂からなる第２絶縁性樹脂層を備えていることを特徴とする請求項１に記載のインターポーザ。   The interposer according to claim 1, further comprising a second insulating resin layer made of an uncured second insulating resin on a surface to which the semiconductor chip is connected. 前記第２絶縁性樹脂は、前記第１絶縁性樹脂と同一の絶縁性樹脂であることを特徴とする請求項２に記載のインターポーザ。   The interposer according to claim 2, wherein the second insulating resin is the same insulating resin as the first insulating resin. 絶縁性の基材と、前記基材の所定位置に厚み方向に貫通する孔と前記孔の内側の側面及び底面に設けられた導電性の層とを有するビアと、前記ビアと電気的に接続されるように前記孔の外側の当該ビアの底面の全面に一方の面が接続され、他方の面が外部電極に接続可能とされた外部接続電極と、前記基材における前記ビアの開口側の表面に形成された、前記ビアと電気的に接続された配線パターンと、前記配線パターンの前記基材側とは反対の面の所定位置に形成された、半導体チップと電気的に接続するための半導体チップ接続電極と、を有したインターポーザの製造方法であって、
（ａ）前記ビアの内部を埋め、かつ、前記配線パターンと前記半導体チップとの間に所望される絶縁層の厚みと略同一の厚みを有し、前記半導体チップ接続電極から少なくとも所定距離Ｌだけ離れた位置に第１絶縁性樹脂を配置する工程と、
（ｂ）前記第１絶縁性樹脂を硬化させて第１絶縁層を形成する工程と、
を備えていることを特徴とするインターポーザの製造方法。 A via having an insulating base, a hole penetrating in a thickness direction at a predetermined position of the base, and a conductive layer provided on a side surface and a bottom face of the hole, and electrically connected to the via An external connection electrode in which one surface is connected to the entire bottom surface of the via outside the hole and the other surface is connectable to an external electrode, and on the opening side of the via in the base material A wiring pattern formed on the surface and electrically connected to the via, and a semiconductor chip formed at a predetermined position on the surface opposite to the base material side of the wiring pattern. A method of manufacturing an interposer having a semiconductor chip connection electrode,
(A) Filling the inside of the via and having a thickness substantially the same as the desired thickness of the insulating layer between the wiring pattern and the semiconductor chip, and at least a predetermined distance L from the semiconductor chip connection electrode Disposing the first insulating resin at a distant position;
(B) curing the first insulating resin to form a first insulating layer;
An interposer manufacturing method characterized by comprising: 前記第１絶縁性樹脂は、シート状の絶縁性接着剤であることを特徴とする請求項４に記載のインターポーザの製造方法。   The method for manufacturing an interposer according to claim 4, wherein the first insulating resin is a sheet-like insulating adhesive. （ｃ）前記第１絶縁層の表面、前記半導体チップ接続電極の表面、前記第１絶縁層及び前記半導体チップ接続電極の無い位置の前記配線パターン表面、並びに、前記第１絶縁層及び前記配線パターンの無い位置の前記基材の表面に、第２絶縁性樹脂を配置して未硬化な第２絶縁性樹脂層を形成する工程を備えていることを特徴とする請求項４または５に記載のインターポーザの製造方法。   (C) The surface of the first insulating layer, the surface of the semiconductor chip connection electrode, the surface of the wiring pattern at a position where the first insulating layer and the semiconductor chip connection electrode are not present, and the first insulating layer and the wiring pattern 6. The method according to claim 4, further comprising a step of forming a second insulating resin layer that is uncured by disposing a second insulating resin on the surface of the base material at a position free from any material. A method for manufacturing an interposer. 前記第２絶縁性樹脂は、前記第１絶縁性樹脂と同一の絶縁性樹脂であることを特徴とする請求項６に記載のインターポーザの製造方法。   The method for manufacturing an interposer according to claim 6, wherein the second insulating resin is the same insulating resin as the first insulating resin. 前記第２絶縁性樹脂は、シート状の絶縁性接着剤であることを特徴とする請求項６または７に記載のインターポーザの製造方法。   The method for manufacturing an interposer according to claim 6 or 7, wherein the second insulating resin is a sheet-like insulating adhesive. 電極部と、前記電極部の少なくとも一部を露出するように被覆する保護層と、前記電極部に固設されたスタッドバンプと、を備えた半導体チップと、請求項１に記載のインターポーザと、をフリップチップ接合して形成される半導体パッケージの製造方法であって、
（ｄ）第１絶縁層の表面、半導体チップ接続電極の表面、前記第１絶縁層及び前記半導体チップ接続電極の無い位置の配線パターン表面、並びに、前記第１絶縁層及び前記配線パターンの無い位置の基材の表面に、第２絶縁性樹脂を配置して未硬化な第２絶縁性樹脂層を形成する工程と、
（ｅ）前記半導体チップ接続電極と前記スタッドバンプとの位置を合わせて、前記インターポーザ表面の前記第２絶縁性樹脂層の上に、前記半導体チップを搭載する工程と、
（ｆ）加熱加圧することで、前記半導体チップを前記インターポーザにフリップチップ接合させるとともに、前記第２絶縁性樹脂層を硬化させて第２絶縁層を形成する工程と、
を備えていることを特徴とする半導体パッケージの製造方法。 The interposer according to claim 1, comprising: an electrode part; a protective layer that covers at least a part of the electrode part to be exposed; and a stud bump fixed to the electrode part; A method of manufacturing a semiconductor package formed by flip-chip bonding,
(D) The surface of the first insulating layer, the surface of the semiconductor chip connection electrode, the surface of the wiring pattern at a position without the first insulating layer and the semiconductor chip connection electrode, and the position without the first insulating layer and the wiring pattern. A step of disposing a second insulating resin on the surface of the base material to form an uncured second insulating resin layer;
(E) mounting the semiconductor chip on the second insulating resin layer on the surface of the interposer by aligning the positions of the semiconductor chip connection electrode and the stud bump;
(F) heating and pressurizing to bond the semiconductor chip to the interposer and curing the second insulating resin layer to form a second insulating layer;
A method for manufacturing a semiconductor package, comprising: 電極部と、前記電極部の少なくとも一部を露出するように被覆する保護層と、前記電極部に固設されたスタッドバンプと、を備えた半導体チップと、請求項２または３に記載のインターポーザと、をフリップチップ接合して形成される半導体パッケージの製造方法であって、
（ｇ）半導体チップ接続電極と前記スタッドバンプとの位置を合わせて、前記インターポーザ表面の第２絶縁性樹脂層の上に、前記半導体チップを搭載する工程と、
（ｈ）加熱加圧することで、前記半導体チップを前記インターポーザにフリップチップ接合させるとともに、前記第２絶縁性樹脂層を硬化させて第２絶縁層を形成する工程と、
を備えていることを特徴とする半導体パッケージの製造方法。 The interposer according to claim 2 or 3, comprising: an electrode part; a protective layer that covers the electrode part so as to expose at least a part of the electrode part; and a stud bump fixed to the electrode part. A method of manufacturing a semiconductor package formed by flip-chip bonding,
(G) mounting the semiconductor chip on the second insulating resin layer on the surface of the interposer by aligning the positions of the semiconductor chip connection electrode and the stud bump;
(H) heat-pressing to flip-chip bond the semiconductor chip to the interposer and cure the second insulating resin layer to form a second insulating layer;
A method for manufacturing a semiconductor package, comprising: 請求項９または１０に記載の半導体パッケージの製造方法によって製造されることを特徴とする半導体パッケージ。

A semiconductor package manufactured by the method for manufacturing a semiconductor package according to claim 9.

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