JP2008118152A - Semiconductor device and multilayer semiconductor device - Google Patents

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武彦 前田
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a small and thin semiconductor device which can be mounted at high density. <P>SOLUTION: The semiconductor device includes: a wiring layer 303 which is provide with first wiring and has a first surface and a second surface on the opposite side of the first surface; an IC chip 301 which has electrodes 302 in a front surface thereof and is mounted in the front surface to be electrically connected to the first wiring through the electrodes 302; conductive posts 306 which are disposed in the first surface to be electrically connected to the first wiring; and an insulating resin 307 which is filled between the IC chip 301 and the semiconductor posts 306 to form an upper surface on the opposite side of the first surface and expose the end surfaces of the conductive posts 306. The wiring layer 303 is made of a contiguous film so that the lower surface of the insulating resin 307 may be completely covered with the wiring layer 303. <P>COPYRIGHT: (C)2008,JPO&amp;INPIT

Description

本発明は、半導体装置と、半導体装置を多段に積層した半導体装置に係わり、特に三次元実装可能にすることで集積度を向上に関する。 The present invention includes a semiconductor device, relates to a semiconductor device to a semiconductor device formed by stacking in multiple stages, in particular to improve the degree of integration by allowing three-dimensional mounting.

近年、電子機器の小型化、高機能化は、LSIの微細化技術によって半導体装置そのものが小型化、高集積化、高機能化が進展し、特にメモリやASIC(Application Specific Integrated Circuit)のLSIを積み重ねて実装したスタック型半導体装置が携帯端末等に広く使われている。 Recently, miniaturization of electronic devices, high-functionalization, miniaturization semiconductor device itself by LSI miniaturization technology, highly integrated, the LSI of higher performance is progressing, particularly memory and ASIC (Application Specific Integrated Circuit) It stacked mounting the stack type semiconductor device is widely used in the portable terminal and the like.

上記のような半導体装置を実現するための従来技術としては、例えば、特開2000−20869号公報の図1に示されるようにTABテープ、フレキシル基板、リジッド基板に半導体素子を搭載し樹脂封止して厚みを100μm程度まで薄くしたパッケージを複数個積み重ねて実装したスタック型半導体装置用モジュールや、特開平7―106509号公報の図1に示されるように外部端子が基板の両面に設けられ配線基板の凹部に半導体素子を搭載し、前記基板の両面で交互に外部端子を接続したモジュールや、特開2000−183283号公報の図4(c)に示されるように配線基板に第1の半導体素子をフリップチップし、その周囲にスタッドバンプを設け、そのスタッドバンプに第2の半導体素子の配線体を接続して樹脂封止し As a conventional technique for realizing a semiconductor device as described above, for example, TAB tape as shown in FIG. 1 of JP 2000-20869, Furekishiru substrate, mounting a resin sealing the semiconductor element on the rigid substrate to or module stack type semiconductor device is mounted by stacking a plurality of thin packages to about 100μm thick, external terminals as shown in FIG. 1 of JP-a-7-106509 discloses are provided on both surfaces of the substrate wirings a semiconductor element mounted in the recess of the substrate, or module that is connected to external terminals alternately on both sides of the substrate, the first semiconductor on the wiring substrate as shown in FIG. 4 (c) of JP 2000-183283 the device was flip-chip, a stud bump provided on its periphery, by connecting a wiring of the second semiconductor element sealed with a resin to the stud bump 構造などが挙げられる。 Structure and the like.

上述した従来例のうち、特開2000−20869号公報に開示されるものでは、薄型でスタック型に複数個実装してもモジュールの厚さはそれほど厚くならない。 Among the conventional examples described above, the present invention is disclosed in JP-2000-20869, the thickness of the module even when a plurality of mounting the stacked thin is not so thick. しかし、構造上外部接続端子をチップの面上に設けることができず、チップ周囲に設けられているので平面的に大きな面積を必要とする。 However, it is not possible to provide a structure on the external connection terminals on the surface of the chip, it requires a large area in a plane so provided around the chip. 例えば、テープキャリアパッケージの例ではチップの面積に対してチップの外側に3〜5mmの領域に外部接続端子が設けられるために占める面積は非常に大きくなるという問題点がある。 For example, in the example of a tape carrier package has a problem that the area occupied for external connection terminals are provided in the region of 3~5mm on the outside of the chip to the area of ​​the chip becomes very large.

特開平7―106509号公報に開示される構造は、配線基板の凹部にチップを搭載する構造であり、これを複数個スタック構造に積み重ねるために、全体の厚さが厚くなってしまうという問題点がある。 Structure disclosed in Japanese Patent Laid-Open No. 7-106509 has a structure for mounting a chip in the recess of the wiring substrate, this in order to stack a plurality stack structure, a problem that the thickness of the whole becomes thicker point there is. また、平面方向の面積が大きくなってしまうという問題点は特開2000−20869号公報に開示されるものと同様である。 Also, a problem that the area in the plane direction becomes large are the same as those disclosed in JP-A-2000-20869.

特開2000−183283号公報に開示される従来例は、配線基板の厚さ分だけ厚くなり、このため、特開2000−20869号公報および特開平7―106509号公報に開示されるものと同様に平面方向の面積が小さくならないという問題点がある。 Conventional example disclosed in JP 2000-183283 discloses becomes thicker by the thickness of the wiring board, Therefore, similar to that disclosed in JP-A-2000-20869 and JP Hei 7-106509 there is a problem that is not reduced area of ​​planar direction.

以上のようにスタック構造に実装すると厚くなり、平面方向の実装面積が大きくなる問題点があった。 Thickens be mounted on the stacked structure as described above, there has been mounting area becomes larger problems in the planar direction.

本発明は、このような従来技術の課題を解決するものであり、その目的とするところは大幅に小型、薄型、高密度実装することできるようにした半導体装置を提供することにある。 The present invention is intended to solve the problems of the conventional art, and an object is to provide a much smaller, a semiconductor device which can be thin, high density mounting.

本発明の半導体装置は、第1の配線を備え、第1の面と、該第1の面と反対側の第2の面とを有する配線体と、 The semiconductor device of the present invention includes a first wiring, a first surface, a wiring body having a second surface and the first face opposite
前面に電極を有し、前記第1の面に搭載されて前記電極を介して前記第1の配線と電気的に接続するICチップと、 An electrode on the front, and the first is mounted on the surface by the through the electrode first wiring and IC chip electrically connected,
前記第1の面に配設されて前記第1の配線と電気的に接続する導体柱と、 A conductive column which connects the first wiring electrically disposed on the first surface,
前記ICチップと導体柱との間に充填されて前記第1の面と反対側となる上面を形成するとともに前記導体柱の端面を露出させる絶縁性樹脂と、を備え、 And an insulating resin to expose an end face of the conductor columns with filled to form a top surface on the side opposite to the first surface between the IC chip and the conductor post,
前記絶縁性樹脂の下面を前記配線体により完全に覆うように前記配線体が連続した膜により形成されている。 Wherein the wiring member lower surface to completely cover by the wiring of the insulating resin is formed by continuous film.

この場合、前記端面と前記上面が実質的に連続した平坦な面であるとしてもよい。 In this case, the upper surface and the end surface may be a flat surface with substantially continuous.

さらに、前記配線体の前記第2の面に設けられた第2の配線を有するとしてもよい。 Furthermore, it may be a second wiring provided on the second surface of the wiring member.

さらに、前記上面に設けられ、前記端面と電気的に接続する第3の配線を有するとしてもよい。 Further, provided on the upper surface, it may have a third wiring connected to said end face and electrically.

さらに、前記端面と前記第2の配線との間に形成された半田ボールを有するとしてもよい。 Furthermore, it may have solder balls formed between the end surface and the second wiring.

また、前記第2の配線上に形成された半田ボールを有するとしてもよい。 Furthermore, the present invention may be with the solder ball formed on the second wiring.

また、前記上面に形成され、前記端面と電気的に接続する第3の配線を有するとしてもよい。 Further, formed on the upper surface, it may have a third wiring connected to said end face and electrically.

また、前記端面上に形成された半田ボールを有するとしてもよい。 The present invention may also be having solder balls formed on the end face.

また、前記配線体は、前記第2の面の露出部分に配設されたレジスト層を有するとしてもよい。 Further, the wiring member may be a resist layer disposed on the exposed portion of said second surface.

本発明の積層型半導体装置は、半導体装置が複数積層された積層型半導体装置であって、 The stacked semiconductor device of the present invention is a stacked semiconductor device in which a semiconductor device has a plurality of stacked,
前記複数の半導体装置のなかの1つの半導体装置の端面は、他の半導体装置の第2の配線と電気的に接続する。 The end face of one semiconductor device among the plurality of semiconductor devices is connected to the second wiring and electrically in other semiconductor devices.

本発明は以上説明したように構成されているので、以下に記載するような硬化を奏する。 Since the present invention is constructed as described above, it exhibits the cured as described below.

半導体素子の両面に極薄の配線体を配置し、半導体素子を挟み込んで両配線体を半導体素子に平行して林立する導体柱で相互に接続しているために、最小面積で厚さが100μm以下の半導体装置が実現できる。 The wiring of the ultrathin disposed on both sides of the semiconductor element, 100 [mu] m in order to connect the two wiring body sandwich the semiconductor element to each other through a conductive column of forest in parallel to the semiconductor element, the thickness at the minimum area the following semiconductor device can be realized.

第2配線体を用いないものの場合には、面積が若干大きくなるが厚さは60μm以下の半導体装置が実現できる。 If while not using the second wiring body has an area slightly larger but thickness can be realized 60μm or less of the semiconductor device.

単体の半導体装置を多段に積み重ねて接続した積層型半導体装置としたものでは非常に薄い高集積の半導体装置が簡単に得られる。 Single semiconductor device obtained by a stacked semiconductor device that is connected stacked in multiple stages is very thin highly integrated semiconductor device can be easily obtained.

第1配線体を埋め込み配線で形成し、第2配線体をテープキャリア配線体で形成する場合には、工程が簡単となり最小面積の半導体装置が得られる。 Forming the first wiring body buried wiring, in the case where the second wiring body formed in a tape carrier wire body, process semiconductor device of minimum area becomes easy to obtain.

第1配線体と第2配線体を相互に接続する導体柱の形成時期を、半導体素子を接続する前に形成する場合には、メッキ作業等が途中工程で入らないために製造工程が単純化する。 The formation period of the conductor columns connecting the first wiring member and the second wiring member to each other, when forming before connecting the semiconductor elements, simplifies manufacturing process for plating work and the like from entering in the middle of step to.

第1配線体と第2配線体を共に埋め込み型の配線体で形成する場合には極薄の半導体装置が簡単に製造できる。 The semiconductor device of extremely thin can be easily manufactured in the case of forming the first wiring body and the wiring of the implantable both second wiring body.

個片化されていない半完成品の半導体装置を多層に積み重ねて端子部を接続と接着した状態でまとめて所定領域を切断する場合には積層型半導体装置を効率よく生産することができる。 It can be produced efficiently stacked semiconductor device in the case of collectively semifinished product semiconductor device which is not singulated while bonded to the connecting terminal portions stacked in multiple layers to cut a predetermined area.

第1,2配線体を多層配線にすることによって端子部が半導体素子の周辺及び半導体素子上に配置することが自由にでき、さらなる半導体装置の小面積化が可能となる。 Can be freely terminal portions by the first and second wiring body in the multilayer wiring is disposed on and around the semiconductor element of the semiconductor device, it is possible to reduce the area of ​​the further semiconductor device.

以下に本発明の実施形態を図面に基づいて説明する。 It is described with reference to embodiments of the present invention with reference to the drawings hereinafter.

図1は、本発明による半導体装置の平面図であり、図2は、図1中のA−A′の断面図である。 Figure 1 is a plan view of a semiconductor device according to the present invention, FIG. 2 is a sectional view of the A-A 'in FIG. 図3は図1に示す半導体装置の製造工程を説明するための図である。 Figure 3 is a diagram for explaining a manufacturing process of the semiconductor device shown in FIG.

ここで、図1、図2に示す半導体装置について説明する。 Here, FIG. 1, a description will be given of a semiconductor device shown in FIG.

半導体素子4の電極5には第1配線体3が接続され、第1配線体3には半導体素子4の面内から外部にわたって延在する端子部15が設けられている。 The electrode 5 of the semiconductor element 4 is connected to the first wiring body 3, the first wiring body 3 terminal portion 15 which extends is provided over the outside from the plane of the semiconductor element 4. 第1配線体3の端子部15は、半導体素子4の周囲に放射状に複数形成され、その厚さは15μm程度であり、絶縁性の樹脂6により固定されている。 Terminal portion 15 of the first wiring body 3, a plurality of radially formed around the semiconductor element 4, its thickness is about 15 [mu] m, and is fixed by an insulating resin 6.

半導体素子4の反第1配線体側となる面には配線体19が設けられ、配線体19の端子部16は、半導体素子4の周囲に樹脂6を貫通する形態で設けられた導体柱10を介して接続されている。 The surface to be the anti-first wiring side of the semiconductor element 4 is provided wiring body 19, the terminal portion 16 of the wiring member 19, the conductor post 10 provided in a form that passes through the resin 6 around the semiconductor element 4 They are connected to each other through. 端子部16以外の部分は接着材、例えばエポキシ系接着剤によって強固に接着されている。 A portion other than the terminal portion 16 are firmly bonded by a bonding material, for example epoxy adhesive.

次に、図1および図2に示した半導体装置の製造方法について図3を参照して説明する。 It will now be described with reference to FIG. 3 for a method of manufacturing a semiconductor device shown in FIGS.

図3(a)に示される基板1は、第1の配線体としての第1配線体3を形成するための平らな銅基板であり、一枚の基板に形成する第1配線体3の数量は半導体素子の大きさによって取り数は異なる。 Substrate 1 shown in FIG. 3 (a) is a flat copper substrate for forming a first wiring body 3 as a first wiring body, the first wiring body 3 forming a single substrate Quantity the number takes the size of the semiconductor element varies. 基板1の大きさはおおよそ縦100mm、横300mm、板厚は0.25mmである。 The size is approximate vertical 100mm substrate 1, the horizontal 300 mm, a thickness is 0.25 mm. この基板1の板厚と大きさは第1配線体3の取り数によって適宜決められる。 Thickness and size of the substrate 1 is appropriately determined depending on the number taken by the first wiring body 3.

次に、図3(a)に示した基板1に第1配線体3をパターン形成する方法について説明する。 Next, a method for the first wiring body 3 is patterned described substrate 1 shown in FIG. 3 (a).

一つの方法としては、図3(b)に示すように、銅板全面にメッキ(または圧延)によって10〜15μm程度の厚さに積層したAu/Ni/Auメッキ2を形成する。 One way, as shown in FIG. 3 (b), a copper plate over the entire surface plating (or rolling) by forming the Au / Ni / Au-plated 2 laminated to a thickness of about 10 to 15 [mu] m. その後、感光性レジスト(図示せず)を塗布し、マスク露光した後に現像する。 Thereafter, a photosensitive resist (not shown) is applied, and developed after mask exposure. これにより、第1の第1配線体3を形成する部分が被覆され、それ以外が剥離されるようにパターニングする。 Thus, portions forming a first first wiring body 3 is covered, it is otherwise patterned to be peeled off. 次に、レジストパターンをマスクにしてNiを例えばメルテックス社製、商品名エンストリップ NP(アルカリ性)やエンストリップ 165S(硫酸系)でエッチングしてNiの配線体形成後、レジストを溶剤またはプラズマ等で除去する。 Next, a resist pattern as a mask Ni, for example Meltex Co., Ltd., trade name ene strip NP (alkaline) or ene strip 165S After wiring formation of Ni is etched with (sulfuric acid), a resist solvent or plasma or the like in to remove. これにより、第1配線体3が複数個同時に形成される。 Accordingly, the first wiring body 3 is formed a plurality simultaneously. その後、第1配線体3のパターン上に0.1μm程度のAuメッキをして接続時の酸化防止とする。 Then Au plating of approximately 0.1μm and antioxidant when connecting to the pattern of the first wiring body 3.

また、別の方法としては、配線体パターン形状に感光性レジストを塗布、マスク露光、現像して配線体形成部分のレジストが剥離されるようにパターニングする。 As another method, a photosensitive resist is applied to the wiring member pattern, mask exposure, patterned to resist developing the wiring formation portion is peeled off. その後薄いAuメッキの上に、10〜15μmのNiをメッキし、さらにその上にAuメッキをして接続時の酸化防止とする。 On subsequent thin Au plating, and plating the Ni of 10 to 15 [mu] m, further thereon by the Au-plated and antioxidant when connecting to. その後、レジストは上述と同じ方法で除去する。 Thereafter, the resist is removed in the same manner as described above. Auメッキは0.1μm程度でよい。 Au plating may be about 0.1 [mu] m.

その後、基板1上のAu/Ni/Auからなる第1配線体3に、図3(c)に示すように半導体素子4の電極5(図2参照)を位置合わせして加熱圧接によるフリップチップ接続を行う。 Thereafter, a flip chip according to the first wiring body 3, to heating contact aligning electrode 5 of the semiconductor device 4 (see FIG. 2) as shown in FIG. 3 (c) consisting of Au / Ni / Au on the substrate 1 make the connection. その後、第1配線体3と半導体素子4との間にアンダーフィル封止剤として低粘度樹脂(例えば住友ベークライト(株)社製、商品名CRP−4711A等の大チップ低応力性の樹脂)を充填・加熱硬化させた後に一般的なトランスファー成形により樹脂6を半導体素子の周囲を充填して半導体素子と基板を接着して応力に対して耐性を持たせる。 Thereafter, a low viscosity resin between the first wiring body 3 and the semiconductor element 4 as an underfill sealant (eg Sumitomo Bakelite Co., Ltd., the large chip low stress resin such as trade name CRP-4711A) to the resin 6 by a general transfer molding after curing filling and heat filling the periphery of the semiconductor element bonded stress tolerance imparting a relative to the semiconductor element and the substrate.

上記のアンダーフィル樹脂を注入する方法とは別の方法としては、金属基板1と第1配線体3上にシート状または高粘度の樹脂を付着させておき、半導体素子4を第1配線体3の接続部に位置合わせして加熱圧着または加熱溶融させて接続すると同時に接着材も硬化させてアンダーフィル樹脂の代わりにすることも可能である。 Alternatively the method of injecting the underfill resin on the metal substrate 1 and the first wiring body 3 advance by adhering a resin sheet or a high viscosity, the semiconductor element 4 first wiring body 3 it is also possible if to the thermocompression bonding or heat melting is aligned to the connecting portion to connect at the same time the adhesive is also cured to place the underfill resin.

次いで、図3(d)に示すように半導体素子4と充填した樹脂6とを研削機100により研削する。 Then ground by a grinder 100 and the resin 6 filled with the semiconductor element 4, as shown in Figure 3 (d). 研削前の半導体素子4の厚さは800μm程度であり、これを樹脂6と一緒に10μm程度の厚さまで薄く削る。 The thickness of the grinding prior to the semiconductor element 4 is about 800 [mu] m, which cut thin to a thickness of about 10μm with resin 6. ここで用いた研削機100は、ディスコ社製の一般的な装置を用いて充分に目的の薄さに研削・制御できる。 Here grinder 100 using can sufficiently grinding and control the thinness of interest using a general apparatus manufactured by Disco Corporation.

その後、半導体素子4の研削面には応力歪みや微細なクラック、欠けが発生するために、50〜60℃の3%NaOHに1〜2分間浸し、表面を1〜2μm程度エッチングした。 Then, the stress-strain and fine cracks on the ground surface of the semiconductor element 4, for chipping, soaking for 1-2 minutes in 3% NaOH for 50-60 ° C., the surface was 1~2μm etched by about.

次に、樹脂6にスルーホールを形成する。 Then, a through hole is formed in the resin 6. 図3(e)〜図3(h)は、説明しやすいようにスルーホール形成部分を拡大して示している。 Figure 3 (e) ~ FIG 3 (h) shows an enlarged through hole forming portion for easy explanation. 第1配線体3の周辺近傍にレーザー光8を照射し、第1配線体3上の樹脂6を蒸発させ、第1配線体3上の樹脂6にスルーホール9を形成する。 Irradiating a laser beam 8 about the periphery of the first wiring body 3, evaporated resin 6 on the first wiring body 3, to form the through-holes 9 in the resin 6 on the first wiring body 3. このスルーホール9の径は50〜100μm程度であり、配線ピッチに応じて適宜選択できる。 The diameter of the through hole 9 is about 50 to 100 [mu] m, can be appropriately selected depending on the wiring pitch.

続いて、スルーホール9内を銅メッキにより充填する。 Subsequently, the through hole 9 is filled with copper plating. この方法について図3(f)を参照して説明する。 This method with reference to FIG. 3 (f) will be described. 基板1をアノード電極とし、カソード電極を銅板(不図示)に接続し、硫酸銅またはシアン化銅を電解液としてスルーホール9内を銅金属11で充填させる。 The substrate 1 and the anode electrode, a cathode electrode connected to a copper plate (not shown), thereby filling the through hole 9 in copper metal 11 copper sulfate or copper cyanide as the electrolyte. メッキ層は樹脂面より若干突出させ、突出部12を形成する。 Plating layer is slightly protruded from the resin surface to form a protrusion 12. その後に、錫メッキ浴、半田メッキ浴、または金メッキ浴に移して、突出部12に錫メッキ、半田メッキまたは金メッキをする方法等が可能である。 Thereafter, a tin plating bath, a solder plating bath, or transferred to gold plating bath, tin plating on the projecting portion 12, it is possible method in which the solder plating or gold plating. この様にして柱状の導体からなる端子部10を形成する。 It is formed in this way a terminal portion 10 made of a columnar conductor.

次に、図3(g)に示すように、研削された半導体素子4の裏面13とスルーホール9内を銅金属で充填し、表面に金または等がメッキされた突出部12に、図2における配線体19に相当するテープ配線基板14の内部電極を接続する。 Next, as shown in FIG. 3 (g), the grinded rear surface 13 and the through hole 9 of the semiconductor element 4 is filled with copper metal, the protrusion 12 of gold or the like is plated on the surface, FIG. 2 connecting the internal electrodes of the tape circuit substrate 14 corresponding to the wiring member 19 in. テープ配線基板14はベースフィルム上に銅により導体配線パターンが形成されており、該導体配線パターンの表面にニッケル/金のメッキが施されている。 Tape circuit substrate 14 is conductive wiring pattern is formed of copper on a base film, a plating of nickel / gold is provided on the surface of the conductor wiring patterns. 接続後、樹脂101により接続部を封止し、はんだなどにより端子部103を形成する。 After connection, sealing the connection portion by the resin 101 to form a terminal portion 103 by solder or the like. 突出部12とテープ配線基板の内部電極との接続は、突出部12が金メッキの場合には加熱圧接、または超音波接合法などで接続し、また、突出部12が半田メッキの場合は、250℃程度の温度で溶融接続をすることが出来る。 Connection between the internal electrodes of the protrusion 12 and the tape wiring board, when the projecting portion 12 is gold plated is connected via a heating contact or ultrasonic bonding method, and, if the projecting portion 12 of the solder plating, 250 ℃ about temperature by it can be fused connection.

上記のテープ配線基板14を配線体19として用いる方法の他に、感光性樹脂の塗布、露光、現像によるパターン形成方法によるビルドアップ工法を用いる方法もある。 Other methods of using the tape wiring board 14 of the as wiring body 19, there is applied a photosensitive resin, exposure, a method using the build-up method according to the pattern forming method by development. この方法については後に詳細に述べる。 Described later in detail this method. この場合にも上述した金メッキ、半田メッキの方法は同じである。 Gold plating described above also in this case, the method of solder plating are the same.

その後、この状態で各半導体素子を個別にするダイシング装置で半導体素子間に切り溝を設ける(図示せず)。 Then, providing the kerf between the semiconductor elements in a dicing apparatus that separate each semiconductor device in this state (not shown).

その後、図3(h)に示すように、研削面とスルーホール9が形成された面にエッチング時の保護樹脂(図示せず)を塗布し、熱硬化させた後に基板である銅を塩化第二鉄、または、塩化第二銅で銅基板全部をエッチング除去して10〜50μm程度の厚さとする。 Thereafter, as shown in FIG. 3 (h), the etching time of the protective resin (not shown) is applied to the surface of the grinding surface and the through hole 9 is formed, a copper substrate after thermally cured first chloride ferric, or a thickness of about 10~50μm copper substrate total of cupric chloride is removed by etching.

この後にダイシング装置で半導体素子間を行方向、列方向に切断後、保護樹脂を溶剤で溶かすと個片化された半導体素子の両面に薄膜を用いた配線体で挟まれた半導体装置ができあがる。 After cleavage between the semiconductor elements in a dicing apparatus after the row direction, the column direction, the semiconductor device is completed sandwiched by wiring body using a thin film of protective resin on both surfaces of the singulated semiconductor elements when dissolved in a solvent.

以上の説明では、配線体を形成する基板として金属基板を用いて説明したが、他にもエッチングや機械的な剥離が可能な基板を用いることにより同様な構造の形成が可能である。 In the above description has been described as a substrate for forming a wiring body using a metal substrate, it is possible to form a similar structure by using a substrate which can be etched or mechanically peeling other.

次に、導体柱からなる端子部10の他の製造方法について説明する。 Next, another method of manufacturing the terminal portion 10 made of the conductor posts.

図3(e)に示した状態において、樹脂にスルーホールを形成し、メッキにより金属粒を充填する代わりに、図3(b)に示す工程で第1配線体3を形成後、端子部10として25〜30μm径の金細線をワイヤーボンディングにより所定位置に接続すると、ワイヤーが熱と圧力と超音波のエネルギーで変形して5〜60μm径の太さになるとともに金細線の一部が細り、そこからクランプ操作により切断され、端子部10と同様のものが形成される。 In the state shown in FIG. 3 (e), the through-holes are formed in the resin, instead of filling the metal particles by plating, after forming a first wiring body 3 in the step shown in FIG. 3 (b), the terminal portions 10 as the gold thin wire of 25~30μm diameter is connected to a predetermined position by the wire bonding, a part of the gold thin wires with wire becomes the thickness of 5~60μm diameter deformed by heat and pressure and ultrasonic energy thinning, from there is cut by the clamp operation, the same as the terminal portion 10 is formed.

また、導体柱の端子部10の高さを必要に応じて1個または2個積み重ねたスタッドバンプを形成した後に樹脂を充填する方法がある。 Further, there is a method of filling the resin after forming one or two stacked stud bumps if desired the height of the terminal portion 10 of the conductor post.

図10(a)〜(g)はスタッドバンプを用いた端子部の形成方法を説明するための図である。 Figure 10 (a) ~ (g) are diagrams for explaining a method of forming a terminal portion using the stud bumps.

図10(a)に示すように基板201上に第1配線体202を形成する。 As shown in FIG. 10 (a) forming a first wiring body 202 on the substrate 201.

次に、図10(b)に示すように半導体素子203をその電極が第1配線体202と接続するように搭載する。 Next, its electrode semiconductor device 203 as shown in FIG. 10 (b) mounted so as to be connected to the first wiring body 202.

続いて、図10(c)に示すように導体柱としてのスタッドバンプ204を積層し、図10(d)に示すように半導体素子203と基板201との間をアンダーフィル205を充填させる。 Then, by stacking stud bumps 204 as conductor posts as shown in FIG. 10 (c), it is filled with an underfill 205 between the semiconductor element 203 and the substrate 201 as shown in FIG. 10 (d).

次に、図10(e)に示すように半導体素子203の周囲を樹脂206により封止する。 Then, the periphery of the semiconductor device 203 as shown in FIG. 10 (e) is sealed with resin 206.

この後、図10(f)に示すように基板201をエッチング除去し、図10(g)に示すように樹脂206を研削除去する。 Thereafter, the substrate 201 as shown in FIG. 10 (f) is removed by etching, the resin 206 is ground and removed as shown in FIG. 10 (g).

また、導体柱を形成した後に、樹脂封止を行う他の例について図11を参照して説明する。 Further, after forming the conductive columns will be described with reference to FIG. 11 another example of performing resin sealing.

図11において、301はICチップ、302はICチップ301の電極、303は、ICチップ301の電極302が電気的に接続される平面状の配線体であり、この配線体303は、基板304上に固着して設けられている。 11, 301 IC chip, 302 an electrode of the IC chip 301, 303 is a flat wiring body on which the electrode 302 of the IC chip 301 are electrically connected, the wiring member 303, the upper substrate 304 It is provided by fixing to.

306は、ICチップ301が組み付けられた前記配線体303の一方の面303a上で、前記配線体303に接続して設けられる導体柱、307は、配線体303の一方の面303a上で、ICチップ301及び導体柱306が設けられていない部分に充填された絶縁樹脂である。 306, on one surface 303a of the wiring 303 to the IC chip 301 is assembled, the conductor post which is provided in connection to the wiring member 303, 307, on one surface 303a of the wiring 303, IC it is filled insulating resin portion in which the chip 301 and the conductor post 306 is not provided.

次に、このように構成した半導体装置の製造方法について、説明する。 Next, a manufacturing method of thus constituted semiconductor device is described.

まず、図11(a),(b)に示すように、基板304上に形成された配線体303と、配線体303上に設けた導体柱(導体突起)306とからなる配線基板304の配線体303の一方の面303aに、ICチップ301をフリプチップ接続し、次に、図11(c)示すように、基板304の一方の面303a上で、ICチップ301及び導体柱306を絶縁樹脂307で覆い、封止する。 First, FIG. 11 (a), the (b), the wiring 303 formed on the substrate 304, the wiring of the wiring board 304 made of a conductor post (conductor projections) 306. provided on the wiring member 303 on one surface 303a of the body 303, the IC chip 301 and Furipuchippu connected, then, as shown FIG. 11 (c), the on one surface 303a of the substrate 304, the insulating resin of the IC chip 301 and the conductor post 306 307 covered with seals.

次に、図11(d)に示すように、樹脂307を研削し、導体柱306の端面308を露出させ、また、配線体304から基材305を除去する。 Next, as shown in FIG. 11 (d), the resin 307 is ground to expose the end surface 308 of the conductor post 306, also removes substrate 305 from the wiring 304.

上記の方法は、メッキ作業を用いる製造方法に比べてメッキ作業等が途中工程で入らないために製造工程を単純化することができる。 The above method can simplify the manufacturing process for plating work etc. as compared to the manufacturing method using the plating operation can not be marked on the middle step.

次に、第2配線体を感光性樹脂の塗布、露光、現像によるパターン形成方法によるビルドアップ工法を用いて形成する方法について説明する。 Then, the coating of photosensitive resin a second wiring member, an exposure, a method of forming by using a build-up process by the pattern forming method by development will be described.

図5は、第2配線体を埋め込み型の配線体で形成する製造方法の手順を示すものである。 Figure 5 shows a procedure of the manufacturing method of forming the wiring of type buried a second wiring body.

図5(a)に示される第2金属基板22上には、図3(a)に示した第1配線体3と同様の配線体25が形成されている。 On the second metal substrate 22 shown in FIG. 5 (a), first wiring body 3 and the same wiring body 25 shown in FIGS. 3 (a) is formed. なお、メモリをスタック構造に積層する場合には第1配線体と第2配線体のパターンは同じ場合が多い。 The pattern of the first wiring member and the second wiring body in the case of stacking the memory stack structure if the same is large.

次いで、図5(b)に示すように金属基板12に第2配線体の端子部に、半完成品の半導体装置24を接続する。 Then, the terminal portions of the second wiring member to the metal substrate 12 as shown in FIG. 5 (b), connecting the semiconductor device 24 of the semi-finished products. 半導体装置24は、図3(f)に示した状態の半導体装置であり、図3(f)における第1配線体3と接続する端子部10の突出部12配線体5の所定の位置に合わせて接続する。 The semiconductor device 24 is a semiconductor device in the state shown in FIG. 3 (f), placing it into position of the protrusion 12 wiring body 5 of the terminal portion 10 connected to the first wiring body 3 in FIG. 3 (f) to connect Te.

次に、接続した両者の間にアンダーフィル樹脂26を充填し、熱硬化させる。 Then, underfill resin 26 therebetween which is connected, thermally cured. このアンダーフィル樹脂を半導体装置24と配線体25の間に充填においては、これらの間隔が狭く、また、側面から注入しなければならないため、金属基板の一辺を真空装置のノズル形状の治具で挟み込み減圧しながら対辺から低粘度のアンダーフィル樹脂を注入して毛細管現象と減圧の作用で基板間全面に充填させる方法が有効となる。 In filling the underfill resin between the semiconductor device 24 and the wiring member 25, these intervals are narrow, and since that must be injected from the side, one side of the metal substrate jig nozzle shape of the vacuum device the method of filling the substrate between the entire surface by the action of vacuum and capillary action by injecting underfill resin having a low viscosity from opposite sides while sandwiching reduced pressure is effective.

続いて、基板1および第2金属基板22をエッチング除去し、その後、半田浴により第1配線体3および配線体25に端子部27を形成し、図5(c)に示す状態とする。 Subsequently, the substrate 1 and the second metal substrate 22 is removed by etching, then, the terminal portion 27 formed on the first wiring body 3 and the wiring member 25 by soldering bath, to a state shown in FIG. 5 (c).

上記の半導体装置24と配線体25との間にアンダーフィル樹脂を注入する方法に代えて、配線体25上にシート状または高粘度の接着材を予め適量の厚さに塗布してから半導体装置24を配線体25に接続して加圧接着すると共に接着材を硬化する方法も一般的に用いられる方法である。 Instead of the method of injecting the underfill resin between the wiring member 25 and the semiconductor device 24 described above, the semiconductor device are coated with the adhesive sheet or high viscosity advance in an appropriate amount of thickness on the wiring member 25 how to cure the adhesive material with 24 to connect the wiring member 25 to be worn under pressure it is also commonly used methods.

これらの方法で製造された半導体装置の具体的な寸法は、配線基板25(第2配線体)および第1配線体3(第1配線体)の厚さがそれぞれ10〜15μm、半導体素子厚が10μm、配線基板と半導体素子間を接着するアンダーフィル樹脂厚が5〜10μm程度であり、これらの最大の厚さを合計しても60μm程度の半導体装置ができあがる。 Specific dimensions of these semiconductor device manufactured by the method, the wiring board 25 (second wiring member) and the first wiring body 3 (first wiring body) having a thickness of respectively 10 to 15 [mu] m, thick semiconductor element 10 [mu] m, the underfill resin thickness of bonding between the wiring board and the semiconductor element is about 5 to 10 [mu] m, even Build is 60μm approximately semiconductor device by summing these maximum thickness.

図3に示した第2配線体としてテープ配線基板14を用いた場合には、テープ配線基板14の厚さは50〜80μm程度あり、合計厚さは125μmの厚さになる。 When using a tape circuit board 14 as the second wiring body shown in FIG. 3, the thickness of the tape circuit substrate 14 is about 50 to 80 [mu] m, the total thickness is a thickness of 125 [mu] m.

次に、第1配線体および第2配線体を多層に形成する製造方法について説明する。 Next, description will be given of a manufacturing method for forming the first wiring body and the second wiring member to the multilayer.

図3に示した金属基板1にNi/Auのパターンを形成してからポリイミド等の感光性接着材を塗布、露光、現像してコンタクト孔を設けた後に、銅配線をパターニング形成する。 Figure 3 on the metal substrate 1 to form a pattern of Ni / Au coating a photosensitive adhesive material such as polyimide from that shown, exposure, after providing a contact hole and developed to pattern the copper wiring is formed. こうすることによって多層配線が形成できる。 Multi-layer wiring can be formed by doing this. この方法は、ビルドアップ法と一般的に呼ばれている。 This method is called in the build-up method and general.

上記のようにして作製した第1配線基板および第2配線基板を備える半導体素子を上述した方法を組み合わせて接続する。 Connected through a combination method described above a semiconductor device comprising a first wiring board and the second wiring substrate prepared as described above.

上記の方法で第1配線体および第2配線体を多層配線することによって、端子部を半導体素子の周辺及び半導体素子上に配置することが自由にでき、さらなる半導体装置の小面積化が可能となる。 By the first wiring body and the second wiring member to the multilayer wiring by the above method, it can be freely to place the terminal portion on the periphery and the semiconductor element of the semiconductor device, enabling a small area of ​​the further semiconductor device Become.

次に、半導体装置の第2実施例について図4を用いて説明する。 Next, a second embodiment of the semiconductor device will be described with reference to FIG.

図4は、図3(g)における第2の配線体に相当するテープ配線基板14を接続する工程を省略し、半導体素子4の片側のみに薄膜を用いた配線体が用いられた半導体装置としたものである。 Figure 4 omits the step of connecting the tape wiring board 14 corresponding to the second wiring member in FIG. 3 (g), the semiconductor device in which the wiring member was used using a thin film on only one side of the semiconductor element 4 one in which the. この場合には、第2配線体を用いない分薄く形成できるが、素子4の裏面13に端子部(図3(g)における103)を設けることができず、その分半導体素子4の外部に設けなければならないため、半導体装置の大きさが若干大きくなる。 In this case, the second can wiring body without using a separating thin, can not be provided the terminal portion on the back surface 13 of the element 4 (103 in FIG. 3 (g)), to the outside of the correspondingly semiconductor element 4 because must be provided, the size of the semiconductor device is increased slightly.

次に、上記のように構成された半導体装置を多段に積層した半導体モジュールについて説明する。 Next, a semiconductor device configured as described above for semiconductor modules are stacked in multiple stages.

図6は、図2に示した状態の半導体装置70を位置決め治具21に多段に重ねてリフロー炉に通して端子部同志を接続したものである。 Figure 6 is obtained by connecting the terminal portions each other through a reflow furnace multi-tiered semiconductor device 70 in the state shown in FIG. 2 the positioning jig 21. このため、図6には示さないが、以下の説明では図2に示した符号を用いて説明する。 Therefore, although not shown in FIG. 6, the following description will be given with reference symbols shown in FIG.

図6は、図2に示した状態の半導体装置70を複数個スタック構造に積層した半導体モジュールの断面図である。 Figure 6 is a cross-sectional view of a semiconductor module formed by laminating semiconductor device 70 in the state shown in FIG. 2 a plurality stack structure. 図2に示した状態の半導体装置70の第1配線体3の端子部15に、印刷法またはメッキ法により半田ボールをあらかじめ設けておく。 The first wiring body 3 of the terminal portion 15 of the semiconductor device 70 in the state shown in FIG. 2, preferably provided with solder balls in advance by printing or plating method. 配線体19には半田のような材料を設けておく必要はなく、半田と塗れ性の良い材料、例えば金を0.1μm程度被着させておく。 Not necessary to provide a material such as solder to the wiring member 19, solder and wettability good material, previously such as gold was 0.1μm about deposition. これは、例えば、図3に示したように配線体19としてテープ配線基板14を使用する場合には、その製造工程から材料構成は一般的なものであり全く問題ない。 This, for example, when using a tape circuit board 14 as the wiring member 19 as shown in FIG. 3, the material structure is no problem a general one from the manufacturing process.

次に、半導体装置70の端子部を治具21で位置決めして、一つ目の半導体装置の上に2つ目、3つ目と重ねていくと1つ目の半導体装置70の第2配線基板19の端子部16に2つ目の半導体装置70の第1配線基板3の端子部15が接触し、窒素雰囲気のソルダーリフロー装置で加熱溶融すると図6に示すように各端子部が電気的に導通した積層型半導体装置が完成する。 Then, the terminal portions of the semiconductor device 70 is positioned in the jig 21, the second on the first one of the semiconductor device, to superimpose the three eyes first second wiring in a semiconductor device 70 terminal portion 15 of the first wiring board 3 of the terminal portion 16 in the second semiconductor device 70 is in contact of the substrate 19, electrical each terminal part 6 when heated and melted at the solder reflow apparatus under a nitrogen atmosphere stacked semiconductor device electrically connected to is completed.

図7は、図4に示した状態の半導体装置80を多段に重ねてリフロー炉に通して端子部同志を接続したものである。 Figure 7 is a semiconductor device 80 in the state shown in FIG. 4 that connects the terminal portion comrades through a reflow furnace multi-tiered. このため、図7には示さないが、以下の説明では図4に示した符号を用いて説明する。 Therefore, although not shown in FIG. 7, the following description will be given with reference symbols shown in FIG.

図7は、図4に示した状態の半導体装置80を同様に重ねて端子部をリフローして電気的に導通させた構造である。 Figure 7 is a structure in which electrically conductive by reflowing the terminal portion overlapping similarly semiconductor device 80 in the state shown in FIG. 本実施例においても図6に示した実施例と同様に位置決め治具使用しているが図示省略している。 While using similarly positioning jig of the embodiment shown in FIG. 6 are not shown in the present embodiment. 本実施例の場合には、端子部15が半導体装置80の周辺部に形成されている点のみが図6に示した実施例との違いであり、図6に示した積層型半導体装置よりも第2配線基板19がない分だけ厚さが薄くなるが、ピン数が同じ場合には平面的な面積は大きくなる可能性がある。 In the case of this embodiment, only in that the terminal portions 15 are formed in the peripheral portion of the semiconductor device 80 is a difference between the embodiment shown in FIG. 6, than stacked semiconductor device shown in FIG. 6 the thickness only, without the second wiring board 19 minutes is reduced, when the number of pins is the same is likely to planar area increases.

次に、図6および図7に示すようなスタック構造の積層型半導体装置を効率よく製造する方法について、図8の断面図および図9の平面図を参照して説明する。 Next, a method for efficiently producing a multilayer type semiconductor device having a stack structure such as shown in FIGS. 6 and 7, will be described with reference to cross-sectional view and a plan view of FIG. 9 in FIG.

まず、図3(a)〜(g)の工程を経て図2に示す構造の半導体装置を作製する。 First, a semiconductor device having the structure shown in FIG. 2 by the steps of FIG. 3 (a) ~ (g). このとき、基板から半導体素子を個片に切り出す切断工程を実施せず、半完成品の半導体装置26とする。 In this case, without performing the cutting step of cutting the semiconductor element from the substrate into individual pieces, the semiconductor device 26 of the semi-finished products.

次に、半完成品の半導体装置26を多段に積層して基板の表面と裏面に設けられた端子部を位置合わせして接続部に被着されている接合部材をリフロー炉に通して溶融接続する。 Next, the molten connected through a bonding member that is applied to the connection portion of the semiconductor device 26 of the semi-finished products to align the terminals provided on the front and back surfaces of the substrate are stacked in multiple stages in a reflow furnace to. この状態の積層された基板をダイシング装置によって半導体素子間を切り離すことによって4段重ねの積層型半導体装置が完成する。 Of 4-tiered stacked semiconductor device is completed by disconnecting between the semiconductor elements laminated substrate in this state by a dicing device.

以上では半導体装置間の接続方法としてリフロー法による溶融接続を例に用いて説明したが、例えばこの他に端子部に金バンプを形成しておくことにより、金−金圧着法や、圧接法などの工法を用いることも可能である。 Has been described using as an example a melt connection by reflow as a connection method between the semiconductor device in the above, for example, by forming a gold bump terminal unit In addition, gold - gold bonding method and, pressing method, etc. it is also possible to use the method.

また、半導体装置を積層した後、半導体装置間に樹脂を注入、硬化させるか、もしくは半導体装置間に、あらかじめシート状、もしくは液状の接着剤を供給しておくことにより、接続部を封止することで、より信頼性の高い積層型半導体装置を得ることも可能である。 Further, after laminating a semiconductor device, injecting resin between the semiconductor device, or cured, or between a semiconductor device, by previously supplying advance sheet, or a liquid adhesive, to seal the connection portion it is, it is also possible to obtain a higher stacked semiconductor device reliability.

本発明による半導体装置の平面図である。 It is a plan view of a semiconductor device according to the present invention. 図1中のA−A′の断面図である。 It is a sectional view of the A-A 'in FIG. (a)〜(h)3は図1に示す半導体装置の製造工程を説明するための図である。 (A) ~ (h) 3 is a diagram for explaining a manufacturing process of the semiconductor device shown in FIG. 本発明の第2実施例の断面図である。 It is a cross-sectional view of a second embodiment of the present invention. (a)〜(c)は第2配線体を埋め込み型の配線体で形成する製造方法の手順を示すものである。 (A) ~ (c) shows a procedure of the manufacturing method of forming the wiring of type buried a second wiring body. 複数個の半導体装置をスタック構造に積層した積層型半導体装置の断面図である。 A plurality of semiconductor devices is a sectional view of a stacked semiconductor device stacked on the stack structure. 複数個の半導体装置をスタック構造に積層した積層型半導体装置の断面図である。 A plurality of semiconductor devices is a sectional view of a stacked semiconductor device stacked on the stack structure. 半導体素子を複数個搭載した基板を更に多段に積層した基板の断面図である。 A plurality equipped with a substrate of the semiconductor device is a cross-sectional view of a substrate laminated in multiple stages. 半導体素子を複数個搭載した基板を更に多段に積層した基板の平面図である。 A plurality equipped with a substrate of a semiconductor device which is a plan view of a substrate laminated in multiple stages. (a)〜(g)はスタッドバンプを用いた端子部の形成方法を説明するための図である。 (A) ~ (g) are diagrams for explaining a method of forming a terminal portion using the stud bumps. 導体柱を形成した後に、樹脂封止を行う他の例を説明するための図である。 After forming the conductor post is a diagram for explaining another example of performing resin sealing.

符号の説明 DESCRIPTION OF SYMBOLS

1 基板2 Niメッキ3 第1配線体4 半導体素子5 電極6 樹脂7 アンダーフィル8 レーザー光9 スルーホール10 導体柱11 銅金属12 突出部13 半導体素子の裏面14 テープ配線基板15,16 端子部19 第2配線体21 位置決め治具22 第2金属基板25 配線体26 半完成品の半導体装置 1 substrate 2 Ni plating 3 first wiring body 4 semiconductor element 5 electrode 6 resin 7 underfill 8 laser beam 9 back surface of the through-hole 10 conductive column 11 copper metal 12 protrusion 13 semiconductor element 14 tape wiring substrates 15 and 16 terminal portion 19 the second wiring member 21 positioning jig 22 second metal substrate 25 wiring body 26 semi-finished product of the semiconductor device

Claims (10)

  1. 第1の配線を備え、第1の面と、該第1の面と反対側の第2の面とを有する配線体と、 Comprising a first wiring, a wiring having a first surface and a second surface of the first surface opposite
    前面に電極を有し、前記第1の面に搭載されて前記電極を介して前記第1の配線と電気的に接続するICチップと、 An electrode on the front, and the first is mounted on the surface by the through the electrode first wiring and IC chip electrically connected,
    前記第1の面に配設されて前記第1の配線と電気的に接続する導体柱と、 A conductive column which connects the first wiring electrically disposed on the first surface,
    前記ICチップと導体柱との間に充填されて前記第1の面と反対側となる上面を形成するとともに前記導体柱の端面を露出させる絶縁性樹脂と、を備え、 And an insulating resin to expose an end face of the conductor columns with filled to form a top surface on the side opposite to the first surface between the IC chip and the conductor post,
    前記絶縁性樹脂の下面を前記配線体により完全に覆うように前記配線体が連続した膜により形成されている半導体装置。 The semiconductor device in which the wiring member lower surface to completely cover by the wiring of the insulating resin is formed by continuous film.
  2. 請求項1記載の半導体装置において、 The semiconductor device according to claim 1,
    前記端面と前記上面が実質的に連続した平坦な面である半導体装置。 The semiconductor device wherein an upper surface and said end surface is a flat surface substantially continuous.
  3. 請求項2記載の半導体装置において、 The semiconductor device according to claim 2,
    前記配線体の前記第2の面に設けられた第2の配線を有する半導体装置。 The semiconductor device having a second wiring provided on the second surface of the wiring member.
  4. 請求項3記載の半導体装置において、 The semiconductor device according to claim 3,
    前記上面に設けられ、前記端面と電気的に接続する第3の配線を有する半導体装置。 Wherein provided on the upper surface, a semiconductor device having a third wiring connecting the said end face and electrically.
  5. 請求項4記載の半導体装置において、 The semiconductor device according to claim 4, wherein,
    前記端面と前記第2の配線との間に形成された半田ボールを有する半導体装置。 The semiconductor device having solder balls which are formed between the second wiring and the end face.
  6. 請求項3記載の半導体装置において、 The semiconductor device according to claim 3,
    前記第2の配線上に形成された半田ボールを有する半導体装置。 The semiconductor device having solder balls formed on the second wiring.
  7. 請求項3記載の半導体装置が複数積層された積層型半導体装置であって、 The semiconductor device according to claim 3, wherein is a stacked semiconductor device formed by stacking a plurality,
    前記複数の半導体装置のなかの1つの半導体装置の端面は、他の半導体装置の第2の配線と電気的に接続する積層型半導体装置。 Wherein the plurality of end faces of a single semiconductor device in semiconductor device, the second wiring and the stacked semiconductor device for electrically connecting the other semiconductor device.
  8. 請求項1記載の半導体装置において、 The semiconductor device according to claim 1,
    前記上面に形成され、前記端面と電気的に接続する第3の配線を有する半導体装置。 Wherein formed on an upper surface, a semiconductor device having a third wiring connecting the said end face and electrically.
  9. 請求項1記載の半導体装置において、 The semiconductor device according to claim 1,
    前記端面上に形成された半田ボールを有する半導体装置。 The semiconductor device having solder balls formed on the end face.
  10. 請求項1記載の半導体装置において、 The semiconductor device according to claim 1,
    前記配線体は、前記第2の面の露出部分に配設されたレジスト層を有する半導体装置。 The wiring member is a semiconductor device having a resist layer disposed on the exposed portion of said second surface.


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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012175099A (en) * 2011-02-17 2012-09-10 Samsung Electronics Co Ltd Semiconductor package including interposer having through substrate via, and method of manufacturing the same
US8314493B2 (en) 2009-10-15 2012-11-20 Renesas Electronics Corporation Method for manufacturing a package-on-package type semiconductor device
JP2015517745A (en) * 2012-05-22 2015-06-22 インヴェンサス・コーポレイション Substrate-less stackable packages using wirebond interconnects

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11220262A (en) * 1997-11-25 1999-08-10 Matsushita Electric Ind Co Ltd Circuit part built-in module and manufacture thereof
JP2001057404A (en) * 1999-06-07 2001-02-27 Rohm Co Ltd Semiconductor device and manufacture thereof
JP2001094005A (en) * 1999-09-22 2001-04-06 Oki Electric Ind Co Ltd Semiconductor device and method for producing it
JP2001094033A (en) * 1999-09-22 2001-04-06 Casio Comput Co Ltd Semiconductor chip module and method for manufacturing it
JP2001110829A (en) * 1999-10-14 2001-04-20 Rohm Co Ltd Semiconductor device and its manufacturing method
JP2001118876A (en) * 1999-08-12 2001-04-27 Fujitsu Ltd Semiconductor device and manufacturing method therefor
JP2001298115A (en) * 2000-04-13 2001-10-26 Seiko Epson Corp Semiconductor device, manufacturing method for the same, circuit board as well as electronic equipment
JP2001339011A (en) * 2000-03-24 2001-12-07 Shinko Electric Ind Co Ltd Semiconductor device and its manufacturing method
JP2002093831A (en) * 2000-09-14 2002-03-29 Shinko Electric Ind Co Ltd Semiconductor device and method of manufacturing the same

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11220262A (en) * 1997-11-25 1999-08-10 Matsushita Electric Ind Co Ltd Circuit part built-in module and manufacture thereof
JP2001057404A (en) * 1999-06-07 2001-02-27 Rohm Co Ltd Semiconductor device and manufacture thereof
JP2001118876A (en) * 1999-08-12 2001-04-27 Fujitsu Ltd Semiconductor device and manufacturing method therefor
JP2001094005A (en) * 1999-09-22 2001-04-06 Oki Electric Ind Co Ltd Semiconductor device and method for producing it
JP2001094033A (en) * 1999-09-22 2001-04-06 Casio Comput Co Ltd Semiconductor chip module and method for manufacturing it
JP2001110829A (en) * 1999-10-14 2001-04-20 Rohm Co Ltd Semiconductor device and its manufacturing method
JP2001339011A (en) * 2000-03-24 2001-12-07 Shinko Electric Ind Co Ltd Semiconductor device and its manufacturing method
JP2001298115A (en) * 2000-04-13 2001-10-26 Seiko Epson Corp Semiconductor device, manufacturing method for the same, circuit board as well as electronic equipment
JP2002093831A (en) * 2000-09-14 2002-03-29 Shinko Electric Ind Co Ltd Semiconductor device and method of manufacturing the same

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8314493B2 (en) 2009-10-15 2012-11-20 Renesas Electronics Corporation Method for manufacturing a package-on-package type semiconductor device
US8541261B2 (en) 2009-10-15 2013-09-24 Renesas Electronics Corporation Method for manufacturing a package-on-package type semiconductor device
JP2012175099A (en) * 2011-02-17 2012-09-10 Samsung Electronics Co Ltd Semiconductor package including interposer having through substrate via, and method of manufacturing the same
US8928132B2 (en) 2011-02-17 2015-01-06 Samsung Electronics Co., Ltd. Semiconductor package having through silicon via (TSV) interposer and method of manufacturing the semiconductor package
JP2015517745A (en) * 2012-05-22 2015-06-22 インヴェンサス・コーポレイション Substrate-less stackable packages using wirebond interconnects

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