JP2009152253A - Semiconductor device and method of manufacturing the same - Google Patents
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- H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
- H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
- H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
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Abstract
Description
本発明は、3次元実装に使用される半導体装置およびその製造方法に関する。 The present invention relates to a semiconductor device used for three-dimensional mounting and a manufacturing method thereof.
従来、携帯電話、デジタルカメラ、および携帯用パソコン等に、Package on Package 型(以下「PoP型」と記す)半導体装置が使用されており、かかる3次元実装に有利な半導体装置として、積層のための突起電極の上部を露出させた各種の薄型小型の半導体装置が提案されている。 Conventionally, package on package type (hereinafter referred to as “PoP type”) semiconductor devices have been used for mobile phones, digital cameras, portable personal computers, and the like, and as a semiconductor device advantageous for such three-dimensional mounting, for stacking. Various thin and small semiconductor devices in which the upper portions of the protruding electrodes are exposed have been proposed.
例えば、特許文献1では、可撓性配線基板の表面に半導体素子を搭載し、この半導体素子を越えて突出する突起電極を形成するとともに、突起電極位置の基板裏面に裏面電極を形成し、前記半導体素子および突起電極を樹脂封止する際に、シリコンゴム等の弾性体を成形面に配設した樹脂封止金型を用いて、樹脂成形時の圧縮力によって、突起電極の両端部位置の弾性体を変形させる状態で成形している。このようにすると、突起電極の基板表面側の端部は弾性体に密着状態となって、樹脂が付着することなく封止樹脂面から突出して露出する一方で、配線基板自体も裏面電極が突出するように変形する。つまり、樹脂封止する工程で、突起電極の一方の端部を突出させて露出させると同時に、裏面電極も突出させることができるのであり、従来のようにはんだの裏面突起電極をリフローで配線基板の貫通孔に流し込む手間は不要であり、信頼性の高い電気接続構造を容易に形成可能である。
For example, in
また特許文献2では、剥離性フィルムを密着させた上下金型内に、半導体素子を配線基板にボンディングワイヤーもしくはバンプで電気的に接続したものをセットし、封止用シリコーンゴム組成物もしくは液状熱硬化性エポキシ樹脂組成物を供給して圧縮成形することにより、成形品たる半導体装置の反りを抑制するとともに、ワイヤーボンドしている場合は圧縮成形時のワイヤーの変形や断線を防止し、ウェハーレベルCSPの場合にはウェハー主面のバンプの一部を封止樹脂面から露出させるようにしている。
In
特許文献3では、半導体素子が接合された配線基板上に外部電極形成用の突起電極を形成し、樹脂封止する際に、前記突起電極を樹脂封止用金型で圧縮して5%以上押し潰すことにより、突起電極の先端面を樹脂封止用金型に密着状態として樹脂成形を行い、樹脂の付着のない先端面を樹脂表面から露出させるとともに、樹脂成形前の突起電極の高さにバラツキがある場合も緩和するようにしている。
しかしながら、上述した従来の各技術には次のような問題がある。まず特許文献1の技術では、突起電極としてスタッド棒を配線基板に取り付けているのであるが、スタッド棒の先端は平坦面であるため、その平坦面と樹脂封止金型の弾性体との間に樹脂が入り込み、結果的に突起電極に樹脂残りが生じることがある。またスタッド棒は円柱状であるため、製品となった半導体装置の実装後に突起電極に縦方向の応力が発生したときに、その側面と封止樹脂との界面で剥離が起きやすく、更に強い応力が発生したときには、配線基板への取り付け部でも剥離が起きて抜け出てしまう。配線基板への取り付けから樹脂封止までの間にスタッド棒の傾きや脱落が生じて、封止樹脂面でのスタッド棒先端部の位置がずれたり、スタッド棒が欠落することもある。
However, the conventional techniques described above have the following problems. First, in the technique of
さらに、このスタッド棒を取り付ける際に、配線基板の貫通孔にスタッド棒の小径部を挿入して配線パターンとの導通を得る接合部を形成すると同時に、その接合のために貫通孔に注入するはんだペーストで裏面電極部を形成しているのであるが、樹脂封止の際に上述のようにスタッド棒によって配線基板を裏面電極が突出するように変形させるため、配線基板の貫通孔周辺に外側に向かって大きな張力が作用する。そして、この樹脂封止時に発生する配線基板の貫通孔周辺での張力により、樹脂封止後に、スタッド棒直下の裏面電極部がスタッド棒や配線パターンと断線を生じ易くなる。またこの樹脂封止時に発生する配線基板の貫通孔周辺での張力が半導体素子のバンプとの接合領域にまで伝播して、接合部のクラックや応力集中を生じ、電気特性に影響を及ぼす。 Furthermore, when attaching the stud rod, a small-diameter portion of the stud rod is inserted into the through hole of the wiring board to form a joint for obtaining electrical connection with the wiring pattern, and at the same time, the solder injected into the through hole for the joint The back electrode part is formed with paste, but the resin substrate is deformed so that the back electrode protrudes by the stud rod as described above during resin sealing. A large tension acts toward it. Then, due to the tension around the through hole of the wiring board generated at the time of resin sealing, the back electrode portion directly below the stud bar is likely to be disconnected from the stud bar and the wiring pattern after resin sealing. In addition, the tension around the through hole of the wiring board generated at the time of resin sealing propagates to the bonding region with the bump of the semiconductor element, causing cracks and stress concentration at the bonding portion, affecting the electrical characteristics.
特許文献2の技術では、上述のようにウェハー主面のバンプの一部を封止樹脂面から露出させるようにしているのであるが、封止樹脂面から露出したバンプの一部をランドとして、その上に別の半導体装置の先端球面の裏面突起電極を接合する場合、この裏面突起電極の球面がバンプ先端(球面)に垂直方向に押し付けられるため、水平方向にずれ、水平方向の搭載位置のバラツキが発生し、接合部の信頼性が低下してしまう。
In the technique of
特許文献3の技術では、上述のように配線基板上に形成した突起電極を樹脂封止金型で押し潰して先端面を露出させているので、樹脂封止面と突起電極の先端面とが同一面になる。そのため、PoP型半導体装置を構成するべくこの半導体装置の突起電極面に他の半導体装置の裏面電極をはんだ接合した場合には、この接合部の突起電極面と裏面電極との界面で断面形状に急激な変化を生じ、この接合部が応力集中点となり、外力や温度の繰り返し変化により断線しやすくなる。さらにこの突起電極は、配線基板上にスタッドバンプを重ねることで形成しているもので、かかる積層構造の突起電極を樹脂封止金型で押圧しても、弓状に曲がって先端に所定の圧力がかからず、平面が得られない。
In the technique of
本発明は上記問題を解決するもので、高信頼性の3次元実装が実現できる突起電極を備えた半導体装置およびその製造方法を提供することを目的とする。 SUMMARY OF THE INVENTION An object of the present invention is to solve the above-described problems, and to provide a semiconductor device including a protruding electrode that can realize highly reliable three-dimensional mounting and a method for manufacturing the same.
上記課題を解決するために、本発明の半導体装置は、一方の面の素子実装領域に複数の接続端子を有し、その外周側の領域に前記複数の接続端子に各々接続した複数のランドおよびその上に形成された突起電極を有し、他方の面に複数の裏面ランドを有する配線基板と、前記配線基板の素子実装領域に搭載され電気的に接続された半導体素子と、前記半導体素子を包埋するように前記配線基板の一方の面に形成された封止樹脂部とを備え、前記突起電極は、前記封止樹脂部の上面から端部が突出し、その突出部の先端が平担面であり、かつ、前記突出部よりも断面が大きい部分が前記封止樹脂部内に位置することを特徴とする。 In order to solve the above problems, a semiconductor device of the present invention has a plurality of connection terminals in an element mounting region on one surface, and a plurality of lands connected to the plurality of connection terminals in a region on the outer peripheral side thereof, and A wiring board having a protruding electrode formed thereon and having a plurality of backside lands on the other surface; a semiconductor element mounted on and electrically connected to an element mounting region of the wiring board; and the semiconductor element A sealing resin portion formed on one surface of the wiring board so as to be embedded, and the protruding electrode has an end protruding from the upper surface of the sealing resin portion, and the tip of the protruding portion is flat. A portion that is a surface and has a larger cross section than the protruding portion is located in the sealing resin portion.
上記構成によれば、突起電極の端部が封止樹脂部の上面から突出しており、且つその突出部の先端が平坦面であるため、PoP型半導体装置を構成する際に、この半導体装置の突起電極の平坦面に対して、上段に積層する他の半導体装置の裏面電極を安定して接合可能である。また突起電極はその突出部よりも断面が大きい部分が封止樹脂部内にあるため、半導体装置の実装後に突起電極に縦方向の応力が発生しても、突起電極の側面と封止樹脂とは剥離し難く、配線基板への取り付け部も剥離し難く、突起電極の傾きや抜けは発生し難い。これらのことにより、高信頼性化を実現できる。 According to the above configuration, since the end portion of the protruding electrode protrudes from the upper surface of the sealing resin portion, and the tip of the protruding portion is a flat surface, when configuring the PoP type semiconductor device, The back surface electrode of another semiconductor device stacked in the upper stage can be stably bonded to the flat surface of the protruding electrode. In addition, since the protruding electrode has a portion whose cross section is larger than the protruding portion in the sealing resin portion, the side surface of the protruding electrode and the sealing resin are not affected even if longitudinal stress is generated in the protruding electrode after mounting the semiconductor device. It is difficult to peel off, and it is difficult to peel off the attachment portion to the wiring board, and the protruding electrode is unlikely to be tilted or pulled out. As a result, high reliability can be realized.
突起電極は、基板面に沿う方向の断面が円形であるのが好ましい。このような形状であると、応力の集中箇所がなく、応力が分散されるため、突起電極の側面と封止樹脂との剥離、配線基板への取り付け部の剥離、突起電極の傾きや抜けを防止する効果を高めることができる。 The protruding electrode preferably has a circular cross section in the direction along the substrate surface. With such a shape, there is no stress concentration point and the stress is dispersed. Therefore, peeling of the side surface of the protruding electrode from the sealing resin, peeling of the mounting portion to the wiring board, inclination and disconnection of the protruding electrode are prevented. The effect to prevent can be heightened.
突起電極ははんだで構成されていることが好ましい。はんだという柔らかい材料であると平坦面が容易に形成されるからである。
半導体素子は、ワイヤーボンドしてもよいし、主面に複数のバンプを備えるものを用いてフリップチップ接続してもよい。フリップチップ接続する場合は、配線基板には、半導体素子が搭載される領域に接続端子を設ければよいので、言い換えると半導体素子搭載領域の外周側に接続端子を設ける必要がないので、さらに言い換えると半導体素子搭載領域が実質上の素子実装領域となるので、配線基板の小型化を図ることができる。このことにより、半導体装置は、投影平面が小さいものとなり、実装基板などに対して2次元に高密度に実装可能となる。
The protruding electrode is preferably made of solder. This is because a flat surface is easily formed with a soft material such as solder.
The semiconductor element may be wire-bonded or may be flip-chip connected using a main surface provided with a plurality of bumps. In the case of flip-chip connection, it is only necessary to provide connection terminals in the region where the semiconductor element is mounted on the wiring board. In other words, it is not necessary to provide connection terminals on the outer peripheral side of the semiconductor element mounting region. Since the semiconductor element mounting area becomes a substantial element mounting area, the wiring board can be miniaturized. Thus, the semiconductor device has a small projection plane, and can be mounted two-dimensionally and densely on a mounting substrate or the like.
また主面中央部に接続用電極を備えた半導体素子の上に他の半導体素子をフリップチップ接続するなどして、配線基板上に複数の半導体素子を3次元に積層実装してもよい。このことにより、2次元実装の半導体装置と比較して高密度実装に適した半導体装置が実現できる。 Alternatively, a plurality of semiconductor elements may be three-dimensionally stacked on the wiring substrate by flip-chip connecting other semiconductor elements on the semiconductor element having the connection electrode in the central portion of the main surface. Thus, a semiconductor device suitable for high-density mounting can be realized as compared with a two-dimensional mounting semiconductor device.
本発明の半導体装置の製造方法は、一方の面の素子実装領域に複数の接続端子を有し、その外周側の領域に前記複数の接続端子に各々接続した複数のランドを有し、他方の面に複数の裏面ランドを有する配線基板を準備する工程と、前記配線基板の素子実装領域に半導体素子を搭載し電気的に接続する工程と、前記配線基板の一方の面のランド上に端部が次第に狭まった突起電極を接続する工程と、前記半導体素子および突起電極が接続された配線基板を、封止樹脂に対して剥離性を有するリリースシートを成形面に密着させた封止金型に設置し、前記突起電極の端部をリリースシートに押圧する圧縮成形法で前記配線基板の一方の面を前記半導体素子を包埋するように樹脂封止する工程と、前記封止金型より樹脂封止された成形体を取り出す工程とを含むことを特徴とする。 The method for manufacturing a semiconductor device of the present invention has a plurality of connection terminals in an element mounting region on one surface, a plurality of lands connected to the plurality of connection terminals in a region on the outer periphery side, and the other A step of preparing a wiring board having a plurality of backside lands on the surface; a step of mounting and electrically connecting a semiconductor element to an element mounting region of the wiring board; and an end portion on a land on one side of the wiring board The step of connecting the projecting electrode gradually narrowed and the wiring substrate to which the semiconductor element and the projecting electrode are connected to a sealing mold in which a release sheet having a peelability to the sealing resin is adhered to the molding surface Installing and sealing the one side of the wiring board by a compression molding method in which an end of the protruding electrode is pressed against a release sheet so as to embed the semiconductor element; and resin from the sealing mold Take out the sealed molded body Characterized in that it comprises a step.
上記構成によれば、突起電極の端部をリリースシートに押圧する圧縮成形法を採るため、当該突起電極の端部が封止樹脂面から突出し、かつ、その突出部の先端が押し潰されて平坦面になる。また端部が次第に狭まった形状の突起電極を用いるため、リリースシートとの間に樹脂が入り込むことはなく、樹脂封止工程後に樹脂バリ取りや洗浄を行う必要はない。 According to the above configuration, in order to adopt a compression molding method in which the end of the protruding electrode is pressed against the release sheet, the end of the protruding electrode protrudes from the sealing resin surface, and the tip of the protruding portion is crushed. It becomes a flat surface. In addition, since the protruding electrode having a gradually narrowed end portion is used, the resin does not enter between the release sheet and the resin deburring or cleaning is not required after the resin sealing step.
リリースシートは、可撓性かつ弾性の層と高硬度性の層との積層構造を有することが好ましい。突起電極の端部は可撓性かつ弾性の層を押し潰し、その押し潰した可撓性かつ弾性の層を介して高硬度性の層に押し当てられるため、より一層平坦な面が得られるからである。 The release sheet preferably has a laminated structure of a flexible and elastic layer and a high hardness layer. The ends of the protruding electrodes crush the flexible and elastic layer, and are pressed against the high-hardness layer through the crushed flexible and elastic layer, so that a flatter surface can be obtained. Because.
本発明による半導体装置は、突起電極の端部が樹脂封止面から突出し、かつその突出部の先端が平坦面となるため、3次元実装のための下段半導体装置として用いて、上段半導体装置の水平方向の搭載位置のバラツキを抑制することができる。つまり、電極の先端形状が球面である上段半導体装置を搭載する場合であっても、その裏面突起電極が本発明の半導体装置の突起電極の平坦面上に搭載による押圧で垂直方向に押し付けられるときに、水平方向にずれることはなく、上段半導体装置の水平方向の搭載位置のバラツキを抑制することができる。このため、接合部の信頼性を向上させることができる。 The semiconductor device according to the present invention is used as a lower semiconductor device for three-dimensional mounting because the end of the protruding electrode protrudes from the resin sealing surface and the tip of the protruding portion is a flat surface. Variations in the horizontal mounting position can be suppressed. That is, even when an upper semiconductor device having a spherical tip shape is mounted, the rear surface protruding electrode is pressed vertically on the flat surface of the protruding electrode of the semiconductor device of the present invention by mounting pressure. In addition, there is no deviation in the horizontal direction, and variations in the horizontal mounting position of the upper semiconductor device can be suppressed. For this reason, the reliability of a junction part can be improved.
また突起電極の先端の平坦面に樹脂残りが発生することがないため、樹脂封止工程後に樹脂バリ取りや洗浄を行う必要はなく、製造期間の短縮化、製造工程の削減、それによるコスト削減も実現できる。 In addition, since no resin residue is generated on the flat surface at the tip of the bump electrode, there is no need to perform resin deburring or cleaning after the resin sealing process, shortening the manufacturing period, reducing the manufacturing process, and thereby reducing costs. Can also be realized.
以下、本発明の実施の形態について図面を参照しながら説明する。各図においては、図示を簡単にするために各部材の厚みや長さや電極数等は実際とは異なるものとしている。
図1(a)は本発明の実施の形態1の半導体装置を一部切り欠いて示す斜視図、図1(b)は同半導体装置の図1(a)におけるA−A線に沿った断面図である。
Hereinafter, embodiments of the present invention will be described with reference to the drawings. In each of the drawings, the thickness, length, number of electrodes, and the like of each member are different from actual ones in order to simplify the illustration.
FIG. 1A is a perspective view of the semiconductor device according to the first embodiment of the present invention, partly cut away, and FIG. 1B is a cross-sectional view of the semiconductor device along the line AA in FIG. FIG.
図1(a)(b)において、半導体装置50は、配線基板5と、配線基板5の素子実装領域に搭載され金属細線4により電気的に接続された半導体素子1と、半導体素子1および金属細線4を包埋するように配線基板5の一方の面に形成された封止樹脂部10とを備えている。
1A and 1B, a
配線基板5は、一方の面(以下、表面という)の素子実装領域にダイパターン3および複数の接続端子6を有し、その外周側の領域に複数の接続端子6に各々接続した複数の積層ランド8を有し、他方の面(以下、裏面という)に、積層ランド8に各々接続した複数の裏面ランド11を有している。
The
積層ランド8上には、他の半導体装置と電気的に接続するための突起電極9が設けられており、裏面ランド11上には、実装基板に電気的に接続するための裏面突起電極12が設けられている。突起電極9は、封止樹脂部10の上面から端部が突出し、その突出部の先端が平担面13であり、かつ、突出部よりも断面が大きい部分が封止樹脂部10内にある。なお積層ランド8とは、PoP型半導体装置を構成するときに、この半導体装置50の上に積層する他の半導体装置の裏面電極と突起電極9を介して電気的に接続することを目的として配線基板5上に形成したランドを指す。
A protruding
詳述する。半導体素子1は、主面上の中央部に内部回路が形成され、内部回路と接続した複数の電極端子2が周辺部に配置されている。半導体素子1はシリコンを基材とするが、例えばゲルマニウムやグラファイトのような単元素材料であってもよく、砒化ガリウムや、テルル化亜鉛のような化合物材料であってもよい。半導体素子1の厚みは、例えば50μm〜200μmの範囲、好ましくは100μm程度である。
Detailed description. In the
かかる半導体素子1が、配線基板5のダイパターン3上に接着剤7で固着され、接続端子6に対して金属細線4で電気的に接続されている。接着剤7は、エポキシ系樹脂、ポリイミド系樹脂、アクリル系樹脂から選択された少なくとも1つを含んでいてよく、はんだまたは金−シリコン共晶のいずれかであってもよい。また接着剤7は導電性または絶縁性のいずれであってもよく、光開始剤が配合された紫外線硬化性であってもよい。例えば銀フィラーを添加したエポキシ系の導電性接着剤を使用できる。ペーストであっても半硬化状のシートであってもよい。金属細線4は金線とするが、例えば銅線、アルミニウム線、銀線であってよい。金属細線4のループの頂点の高さは、配線基板5の表面から例えば40μm〜250μmの範囲、好ましくは130μm程度である。
The
配線基板5は、基板およびその両面に導電性膜で形成された配線パターンと、両面の配線パターン間を直接もしくは中間配線層を介して電気的に接続するビア14などの導電体(導電性膜や導電性充填物により形成される)とを有している。配線基板5の表面の中央部に上述のダイパターン3が形成され、ダイパターン3よりも外周の領域に、複数の接続端子6とそれらに各々接続した複数の積層ランド8とがダイパターン3の中心に対して放射方向となるように配置されている。配線基板5の裏面に、積層ランド8とビア14などを介して接続する裏面ランド11が配置されている。
The
基板としては、ガラス繊維やケプラー等の有機物からなる繊維にエポキシ樹脂、フェノール樹脂、ポリイミド樹脂等を含浸して硬化させたものや、BTレジン、液晶ポリマを用いたもの等、種々の樹脂基板を用いることができる。樹脂基板は単層基板であってもよいし、多層基板であってもよい。他に、酸化アルミニウム、窒化アルミニウム、ガラスまたは石英のいずれか1つで構成された単層もしくは積層のセラミック基板を用いてもよい。配線基板5の厚みは、例えば100μmから600μmの範囲、好ましくは210μm程度である。
As the substrate, various resin substrates such as those obtained by impregnating and curing epoxy resin, phenol resin, polyimide resin, etc. with fibers made of organic materials such as glass fiber and Kepler, and those using BT resin, liquid crystal polymer, etc. Can be used. The resin substrate may be a single layer substrate or a multilayer substrate. In addition, a single-layer or multi-layer ceramic substrate made of any one of aluminum oxide, aluminum nitride, glass, and quartz may be used. The thickness of the
導電性膜は銅箔とするが、銅箔上に金属層を形成してもよい。金属層は、例えばニッケル、はんだ、金、銀およびパラジウム等から選択された少なくとも1つを含んでいてよい。基板が酸化アルミニウムや窒化アルミニウムのような焼結材料よりなるときは、タングステン、マンガン、モリブデン、タンタルのうちのいずれかの高融点金属で形成された導電性膜上を、金、銀、銅、パラジウムのうちのいずれかの導電性材料で覆った構成とする。基板がガラスや石英のような透明材料よりなるときは、例えば塩化錫のような透明な導電性材料で導電性膜を構成してもよい。 The conductive film is a copper foil, but a metal layer may be formed on the copper foil. The metal layer may include at least one selected from, for example, nickel, solder, gold, silver, palladium, and the like. When the substrate is made of a sintered material such as aluminum oxide or aluminum nitride, gold, silver, copper, a conductive film formed of a refractory metal of any one of tungsten, manganese, molybdenum, and tantalum is used. The structure is covered with any conductive material of palladium. When the substrate is made of a transparent material such as glass or quartz, the conductive film may be made of a transparent conductive material such as tin chloride.
封止樹脂部10は、半導体素子1、金属細線4、突起電極9(先端部を除く)を包埋するように配線基板5の表面全体に形成されている。この封止樹脂部10の材料は、熱硬化性のエポキシ系樹脂とするが、例えばビフェニル系樹脂、フェノール系樹脂またはシリコーン系樹脂、シアネートエステルのうちのいずれか、例えばビスフェノールA型、ビスフェノールF型、ビフェニル型、ナフタレン型から選択された少なくとも1つを含んでいてよい。封止樹脂部10の厚み、つまり基板面から樹脂上面までの寸法は、例えば120μmから400μmの範囲、好ましくは200μm程度である。
The sealing
突起電極9は、基板面に沿う方向の断面が円形であって、封止樹脂部10上面からの突出部よりも断面が大きい部分(以下、大径部という)が封止樹脂部10内にある。ここでは突起電極9は軸方向の中央部の径が最も大きい樽型である。突出部の高さは、例えば5μmから60μmの範囲、好ましくは20μm程度とし、大径部の径は100μmから300μm程度とする。平坦面13の径は40μmから250μm程度とする。
The protruding
この突起電極9は、例えば亜鉛系合金、錫系合金、ビスマス系合金、または銀系合金で構成することができる。具体的には、Sn−Ag−Cu系、Sn−Pb系、Sn−Ag−Bi−In系、およびSn−Zn−Bi系の内のいずれかのはんだ材料を用いることができる。
The protruding
裏面突起電極12も、Sn−Ag−Cu系、Sn−Pb系、Sn−Ag−Bi−In系、およびSn−Zn−Bi系などのはんだ材料を用いることができる。銅またはニッケルからなる芯部の上層部または表面全体にはんだ層が形成されたものであってもよい。
The back
上記半導体装置の製造方法を図2および図3を参照して説明する。
図2(a)に示すように、上述の配線基板5を準備する。表面の中央部にダイパターン3が形成され、ダイパターン3よりも外周の領域に複数の接続端子6および積層ランド8が形成され、各積層ランド8とビア14などの導電体を介して接続する複数の裏面ランド11が裏面に形成されている配線基板5である。
A method for manufacturing the semiconductor device will be described with reference to FIGS.
As shown in FIG. 2A, the above-described
配線基板5の作製法を簡単に説明すると、両面に導電性膜を形成した基板において、一方の面の導電性膜をフォトリソグラフィ法により所定の形状に加工して配線パターン、接続端子6、積層ランド8を形成し、他方の面の導電性膜も同じくフォトリソグラフィ法により所定の形状に加工して配線パターン、裏面ランド11を形成し、両面の配線パターン間をビア14などで電気的に接続する。その後に、接続端子6、積層ランド8、裏面ランド11の接続部を除く基板両面にソルダーレジスト等の絶縁膜を形成する。基板両面の導電性膜の間に1層以上からなる中間配線層を設けてもよい。
The manufacturing method of the
次に、図2(b)に示すように、配線基板5の複数の積層ランド8上にボール状の突起電極9を接合する。ここでは断面が楕円形の突起電極9を用いている。突起電極9が上述のはんだ材料であれば、複数の積層ランド8上に印刷法ではんだペーストを供給する一方で、複数の積層ランド8の各々に対応する複数箇所に吸着孔を有する吸着装置(図示せず)で突起電極9を吸着して、各突起電極9が積層ランド8に一致する位置まで搬送し、上述のはんだペースト上に載置した後に、不活性ガス雰囲気中でリフローすることにより、積層ランド8上に突起電極9を接合する。このときの突起電極9は、基板表面から電極先端部までの高さが例えば135μmから460μmの範囲、好ましくは270μm程度とする。
Next, as shown in FIG. 2B, ball-shaped
図2(c)に示すように、半導体素子1を配線基板5のダイパターン3上に接着する。そのためにまず、ダイパターン3上に接着剤7を供給する。接着剤7がペースト状であれば、例えばスクリーン印刷で適正な厚みに印刷塗布してもよいし、マルチノズルディスペンサーで適量を多点塗布してもよい。接着剤7が半硬化状のシートであれば適当サイズのものを載置する。そして接着剤7上の所定の位置に半導体素子1を載置し、不活性ガス中もしくは減圧中で加熱して接着剤7を硬化させる。その後に、半導体素子1の電極端子2と配線基板5上の対応する接続端子6との間を、直径が例えば10μmから40μmの範囲、好ましくは18μm程度の金属細線4を用いて、ワイヤーボンディング法によって接続する。
As shown in FIG. 2C, the
図2(d)に示すように、樹脂封止用圧縮成形機の上金型29・下金型30に半導体素子1および突起電極9が接合された配線基板5をセットし、封止樹脂材料10aを供給する。つまり、上金型29・下金型30を所定の樹脂溶融温度に設定し、下金型30にその成形面および上金型29への対向面の全面を覆うリリースシート33を吸引によって密着させ、配線基板5を上金型29に吸引によって保持するとともに、樹脂封止に要する量の顆粒状の封止樹脂材料10aをキャビティ領域のリリースシート33上に供給する。封止樹脂材料10aは、顆粒状のほか、液状、ミニタブレット状、あるいはシート状であっても構わない。
As shown in FIG. 2 (d), the
ここで、リリースシート33は、封止樹脂材料10a(およびその成形品)に対して剥離性を有するものである。例えばポリテトラフルオロエチレン樹脂(PTFE)、エチレン−テトラフルオロエチレン共重合樹脂(ETFE)、テトラフルオロエチレン−ペルフルオロプロピレン共重合樹脂(FEP)、ポリビニリデンフルオライド樹脂(PBDF)、ポリエチレンテレフタレート樹脂(PET)、ポリプロピレン樹脂(PP)、またはシリコーンゴム(SR)からなる単層型であってもよいし、積層型としてもよい。図2(e)に示すような、可撓性かつ弾性の第1の層34と高硬度性の第2の層35との積層構造を有することが好ましい。第1の層34は上記の各樹脂あるいはゴムのいずれかであってよく、第2の層35は、例えばニッケル、鉄ニッケル合金、または銅などの金属膜を用いることができる。積層型のリリースシート33を用いる場合は、第2の層35が下金型30に接するように配置する。このようにするとリリースシート33の強度が大きくなり、圧縮成形工程で生じる破損等を回避することができる。リリースシート33の厚みは30μmから100μmの範囲、好ましくは50μm程度である。
Here, the
次に、図3(a)(b)に示すように、上金型29・下金型30による圧縮成形を行って、半導体素子1、金属細線4、突起電極9を樹脂封止する。そのために、上金型29・下金型30間を図示しない排気手段によって減圧にしながら、溶融した封止樹脂材料10aを保持した下金型30を所定の位置まで上昇させる。この下金型30の位置は、リリースシート33が上金型29に向けて押圧され、かつ、上金型29との間に所定の樹脂成形厚みに対応するキャビティが形成される位置とする。このときに突起電極9の先端部が平坦面13にされながらリリースシート33の内部に侵入していくので、この侵入深さが所定量になるように、リリースシート33の材質や厚みを予め適正に選択しておく。この侵入深さは、例えば5μmから60μmの範囲、好ましくは20μm程度とする。封止樹脂材料10aが硬化するまでこの状態を保持し、硬化後に成形品を取り出す。
Next, as shown in FIGS. 3A and 3B, compression molding is performed by the
その後に、図3(c)に示すように、配線基板5の裏面ランド11上に裏面突起電極12を接合する。裏面突起電極12は、例えばはんだボール等を搭載するボールセット法を用いて接合しても構わないし、裏面ランド11上にはんだペーストを供給しリフローすることで突起状とする印刷法を用いても構わない。
Thereafter, as shown in FIG. 3C, the back
以上の製造方法によれば、半導体素子1、金属細線4、突起電極9を包埋するように配線基板5の表面全体を覆う封止樹脂部10が形成され、その圧縮成形の工程で、リリースシート33に向けて押圧されて侵入する突起電極9の端部が封止樹脂部10上面から突出し、その突出部の先端が平担面13となる。リリースシート33が上述の可撓性かつ弾性の第1の層34と高硬度性の第2の層35との積層構造を有する場合は、突起電極9の端部は第1の層34を押し潰し、その押し潰した第1の層34を介して第2の層35に押し当てられるため、より一層平坦な平担面13が得られる。
According to the above manufacturing method, the sealing
しかも突起電極9は樹脂封止前はボール状であるため、つまり端部が次第に狭まった形状であるため、リリースシート33との間に封止樹脂材料10aが入り込むことはなく、樹脂封止工程後に樹脂バリ取りや洗浄を行う必要はない。また突出部よりも断面が大きい大径部が封止樹脂部10内に位置することとなるため、樹脂や積層ランド8との剥離は起こり難く、突起電極9の接合部での断線、封止樹脂部10上面からの突出部(特に平担面13)の位置ずれ、突起電極9の欠落は防止される。
In addition, since the protruding
またその成形の過程においては、十分に溶融した低粘度の封止樹脂材料10aの中に金属細線4が低速で浸漬されるため、金属細線4の変形も防止される。
得られる半導体装置50は、三次元実装のPoP型半導体装置を構成する際に、下段半導体装置として用いて、突起電極9の平坦面13に上段半導体装置の裏面電極をはんだで接合するときに、両者の2次元的位置関係におけるバラツキを抑制することができる。つまり、電極の先端形状が球面である上段半導体装置を搭載する場合であっても、その裏面突起電極が半導体装置50の突起電極9の平坦面13上に搭載による押圧で垂直方向に押し付けられるときに、水平方向にずれることはなく、上段半導体装置の水平方向の搭載位置のバラツキを抑制することができる。よって、上段半導体装置を安定に接合することができ、接合部の信頼性が高くなる。PoP型半導体装置の作製も容易かつ安価となる。
Further, in the molding process, the
The obtained
この実施の形態では、圧縮成形の際に、リリースシート33を下金型30の表面に配置するとして説明したが、上金型29の表面にも配置してもよい。このように配置すると、上金型29に配線基板5が接することがないので、裏面ランド11の損傷等を防止することができる。
In this embodiment, it has been described that the
突起電極9の材料がはんだであれば容易に平担面13とされる。また、リリースシート33として、薄い弾性の層と高硬度性の層とが積層された積層構造のものを用いれば、突起電極9の端部は弾性の層を突き破って高硬度性の層に当接するため、より一層平坦な面が得られる。
If the material of the protruding
なお実際には、上述の半導体装置50を1個ずつ製造するのでなく、他面取りの配線基板を用いて複数個一括して製造し、裏面ランド11上に裏面突起電極12を形成した後に、あるいは裏面突起電極12の形成前に、ダイサーやレーザーによって個片化する手法がとられる。
In practice, the
図4は本発明の実施の形態2にかかる半導体装置の構成を示す断面図である。この実施の形態2の半導体装置52では、半導体素子61は配線基板55に対してフリップチップ法で実装されている。半導体素子61は主面の所定位置に内部回路と接続された複数のバンプ42が形成されている。配線基板55は、実施の形態1で説明したダイパターンや接続端子を持たず、表面中央部に半導体素子61のバンプ42と対応した配置で半導体素子用ランド43が形成されており、各半導体素子用ランド43に積層ランド8や裏面ランド11が接続されている。このほかは実施の形態1の半導体装置と同様である。
FIG. 4 is a cross-sectional view showing the configuration of the semiconductor device according to the second embodiment of the present invention. In the
この半導体装置でも、実施の形態1の半導体装置と同様の突起電極9を有することから、3次元実装のPoP型半導体装置を構成する際の接合が安定して得られ、高信頼性化が実現できる。一方、この半導体装置は、実施の形態1の半導体装置に較べて、配線基板55の素子搭載領域内に半導体素子用ランド43を配置すればよいので、言い換えるとワイヤーボンディングのように素子搭載領域外に接続端子を配置する必要がないため、同じ面積のチップ実装領域において、ワイヤーボンドの場合より大きいサイズのチップが搭載可能となる。
Since this semiconductor device also has the protruding
半導体素子61のバンプ42は、例えば亜鉛系合金、錫系合金、ビスマス系合金または銀系合金で形成されたものであってもよいし、電解/無電解めっきで形成された銅またはニッケルからなる芯部の上層部または表面全体にはんだ層が形成されたものであってもよい。
The
図5は、本発明の実施の形態3にかかる半導体装置の構成を示す断面図である。この実施の形態3の半導体装置53では、半導体素子62と半導体素子63とが積層されている。ダイパターン3上に接着された半導体素子63は主面中央部に複数の接続用電極65が形形成されており、この半導体素子63の上に、半導体素子63よりも投影面積が小さい半導体素子62がバンプ64によりフリップチップ法で接続されている。バンプ64は、実施の形態2と同様の材料で形成される。このほかは実施の形態1の半導体装置と同様である。
FIG. 5 is a cross-sectional view showing the configuration of the semiconductor device according to the third embodiment of the present invention. In the
この半導体装置でも、実施の形態1の半導体装置と同様の突起電極9を有することから、3次元実装のPoP型半導体装置を構成する際の接合が安定して得られ、高信頼性化が実現できる。一方、この半導体装置は、実施の形態1の半導体装置に較べて、複数の半導体素子62,63が積層されることで3次元に高密度化されているもので、より高密度なPoP型半導体装置が可能となる。
Since this semiconductor device also has the protruding
図6は、PoP型半導体装置の断面図である。実施の形態1の半導体装置50の上に、BGA型(Ball Grid Array 型)半導体装置80が3次元実装されている。
BGA型半導体装置80は、半導体素子81が配線基板83の表面に搭載され、接続用電極82と接続端子86とが金属細線84で電気的に接続され、封止樹脂85(圧縮成形法あるいはトランスファー成形法)で封止され、配線基板83の裏面の裏面ランド87上に裏面突起電極88が接合されている。裏面ランド87および裏面突起電極88は、半導体装置50の突起電極9に対応する配置とされていて、各裏面突起電極88が突起電極9の先端の平坦面13上にはんだで接合されている。
FIG. 6 is a cross-sectional view of a PoP type semiconductor device. A BGA type (Ball Grid Array type)
In the BGA
このPoP型半導体装置は、半導体装置50の突起電極9による接合安定性、高信頼性が得られるほか、PoPによって3次元に高密度化されていることにより、高性能、薄型小型ともなる。よって、このPoP型半導体装置を用いることにより、携帯端末や家庭電化製品の超小型化が実現できる。
This PoP type semiconductor device can obtain bonding stability and high reliability due to the protruding
図7は、他のPoP型半導体装置の断面図である。実施の形態1の半導体装置50の上に、LGA型(Land Grid Array 型)半導体装置90が3次元実装されている。
LGA型半導体装置90は、図6に示したBGA型半導体装置80に較べて、裏面ランド87上に裏面突起電極が設けられていない点のみ異なっており、裏面ランド87が直接に突起電極9の先端の平坦面13上にはんだで接合されている。
FIG. 7 is a cross-sectional view of another PoP type semiconductor device. On the
The LGA
このPoP型半導体装置も、半導体装置50の突起電極9による接合安定性、高信頼性が得られるほか、PoPによって3次元に高密度化されており、かつ図6のPoP型半導体装置に較べて裏面突起電極が存在しない分だけより一層薄型化されていることにより、高性能、より薄型小型ともなる。よって、このPoP型半導体装置を用いることにより、携帯端末や家庭電化製品の超小型化が実現できる。
This PoP type semiconductor device also obtains the junction stability and high reliability by the protruding
なお、半導体装置50、BGA型半導体装置80、LGA型半導体装置90のそれぞれに搭載されている半導体素子1、半導体素子81は、図示したようにフェースアップで配線基板5,83に搭載され金属細線4,84で接続されるのでなく、フリップチップ接続されても構わない。
The
本発明にかかる半導体装置は、他の半導体装置を上に積層してはんだで接合する場合の接合信頼性が高いもので、PoP型半導体装置を容易に、高信頼性、かつ安価に構成することができ、種々の電子機器、特に携帯用電子機器に有用である。 The semiconductor device according to the present invention has high bonding reliability when another semiconductor device is stacked on top and joined with solder, and the PoP type semiconductor device can be configured easily, with high reliability, and at low cost. It is useful for various electronic devices, particularly portable electronic devices.
1 半導体素子
2 電極端子
3 ダイパターン
4 金属細線
5 配線基板
6 接続端子
7 接着剤
8 積層ランド
9 突起電極
10 封止樹脂部
11 裏面ランド
12 裏面突起電極
13 平坦面
29 上金型
30 下金型
33 リリースシート
34 第1の層
35 第2の層
50 半導体装置
51,52,53 半導体装置
61,62,63,81 半導体素子
80 BGA型半導体装置
90 LGA型半導体装置
DESCRIPTION OF
10 Sealing resin part
11 Backside land
12 Back bump electrode
13 Flat surface
29 Upper mold
30 Lower mold
33 Release sheet
34 First layer
35 Second layer
50 Semiconductor devices
51, 52, 53 Semiconductor devices
61, 62, 63, 81 Semiconductor element
80 BGA type semiconductor device
90 LGA type semiconductor device
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