JP2012027700A - 電源保護装置 - Google Patents
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Abstract
【課題】電源回路のスイッチング素子が故障し、出力電圧の異常が発生した場合でも、当該電源回路の動作を停止させることができるようにする電源保護回路を提供する。
【解決手段】本発明の電源保護装置は、印加された電圧を所定の電圧に変換して出力する電源回路を保護する電源保護装置であって、電源回路から出力される出力電圧を監視する出力電圧監視手段と、電源から供給された電源電圧を電源回路に与えるものであり、出力電圧監視手段により異常が検出されると、電源から電源回路に供給する電源電圧を遮断する電源遮断手段とを備えることを特徴とする。
【選択図】 図1
【解決手段】本発明の電源保護装置は、印加された電圧を所定の電圧に変換して出力する電源回路を保護する電源保護装置であって、電源回路から出力される出力電圧を監視する出力電圧監視手段と、電源から供給された電源電圧を電源回路に与えるものであり、出力電圧監視手段により異常が検出されると、電源から電源回路に供給する電源電圧を遮断する電源遮断手段とを備えることを特徴とする。
【選択図】 図1
Description
本発明は、電源保護装置に関し、例えば、電子機器に電源電圧を供給する電源回路の電源を保護する電源保護装置に適用し得るものである。
直流電源で動作する電子機器に対して過電圧を印加すると、電子機器は破損するおそれがある。そのため、安定した電源を電子機器に供給することが求められ、電子機器の前段で、異常時に出力電圧の供給を停止して、電子機器を保護することが望まれる。
図3は、電源回路における従来の電源保護を説明する回路図である。図3では、DC−DCコンバータの回路図を例示している。
図3において、従来のDC−DCコンバータは、電源コントローラ(CONT)100、電界効果トランジスタ(FET)101及び電界効果トランジスタ(FET)102、コイルL103、コンデンサC104を有して構成される。
電源コントローラ(CONT)100は、スイッチング素子であるFET101及びFET102のスイッチング動作を制御している。電源コントローラ(CONT)100に電源電圧Vccが供給されると、電源コントローラ(CONT)100は、FET101、FET102のゲート端子にドライブ信号(SW0、SW1)を交互に出力する。これにより、FET101及びFET102が交互にスイッチングすることで、コイルL103で電圧が発生し、出力電圧Voutが後段の電子機器(図示しない)に出力される。
また、電源コントローラ(CONT)100は、出力電圧をFB1でフィードバックして取り込んでおり、この出力電圧と電源電圧Vccを用いて、所望の出力電圧Voutとなるように制御している。
従来、電源コントローラ(CONT)100は、異常電流や異常電圧を検出する異常検出回路(図示しない)を内蔵している。異常検出回路が異常を検出すると、電源コントローラ(CONT)100は、FET101、FET102へのドライブ信号(SW0、SW1)の出力を停止する。
これにより、FET101及びFET102によるスイッチングが停止される。すなわち、FET101がoffとなり、電源電流がコイルL103に流れず、コイルL103での電圧発生が停止するから、出力電圧Voutを停止させることができる。このようにして、異常検出時の電源保護を行っている。
また、特許文献1には、上記とは異なる電源保護回路に関する技術が開示されている。特許文献1の記載技術は、外部から供給される電圧を監視して、入力の過電圧、減電圧を検出して後段の電子機器への電力を停止させるものである。
ところで、近年、回路素子の微細化が進展しており、回路素子の異常・故障が問題となる場合がある。例えば、FET101及びFET102は、例えば熱破壊等の破壊によりショートモード故障が発生するおそれがある。ショートモード故障が生じた場合、FET101のゲートに信号が入力されていなくても、FET101のソースにおいて電源電圧Vccが観測されることがある。
つまり、図3において、異常検出時に、電源コントローラ(CONT)100がドライブ信号(SW0、SW1)を停止しても、FET101のソース側に電源電圧Vccが観測されるので、2次側電圧(出力電圧)Voutに1次側電圧(入力電圧)Vccが現れてしまい、内部回路を破壊してしまうことになる。
また、特許文献1の記載技術は、外部から供給される電圧を監視するものであり、出力電圧を監視するものではない。そのため、上記のような出力電圧の異常を検出することができない。
そのため、電源回路のスイッチング素子である電圧駆動素子(例えばFET)が故障し、出力電圧の異常が発生した場合でも、当該電源回路の動作を停止させることができる電源保護装置が求められている。
かかる課題を解決するために、本発明の電源保護装置は、印加された電圧を所定の電圧に変換して出力する電源回路を保護する電源保護装置であって、(1)電源回路から出力される出力電圧を監視する出力電圧監視手段と、(2)電源から供給された電源電圧を電源回路に与えるものであり、出力電圧監視手段により異常が検出されると、電源から電源回路に供給する電源電圧を遮断する電源遮断手段とを備えることを特徴とする。
本発明によれば、電源回路のスイッチング素子である電圧駆動素子が故障し、出力電圧の異常が発生した場合でも、当該電源回路の動作を停止させることができる。
(A)第1の実施形態
以下では、本発明の電源保護装置の第1の実施形態について図面を参照しながら説明する。
以下では、本発明の電源保護装置の第1の実施形態について図面を参照しながら説明する。
第1の実施形態では、電源回路の一例として、印加された電圧を所定の電圧に変換して、後段の電子機器に出力するDC−DCコンバータに、本発明を適用する場合を説明する。
(A−1)第1の実施形態の構成
図1は、第1の実施形態の電源保護回路(電源保護装置)を備えた電源回路の回路図である。図1では、図3に例示した従来の電源回路の前段に、第1の実施形態の電源保護回路を設けた構成を例示する。
図1は、第1の実施形態の電源保護回路(電源保護装置)を備えた電源回路の回路図である。図1では、図3に例示した従来の電源回路の前段に、第1の実施形態の電源保護回路を設けた構成を例示する。
図1において、第1の実施形態の電源回路50Aは、電源コントローラ100、スイッチングトランジスタFET101、スイッチングトランジスタFET102、コイルL103、コンデンサC104、抵抗R10〜抵抗R15、トランジスタQ20、FET21、オペアンプOP30、ツェナーダイオードVZ31を少なくとも有して構成される。
第1の実施形態の電源保護回路は、出力電圧監視回路と電源遮断回路とを有する。
出力電圧監視回路は、電源回路が出力する出力電圧Voutを監視するものである。これにより、異常な出力電圧Voutを検出することができる。出力電圧監視回路は、主に、オペアンプOP30、ツェナーダイオードVZ31を有して構成される。
電源遮断回路は、電源から入力された入力電圧Vinを、電源回路に供給するものであり、出力電圧監視回路により出力電圧の異常を検出すると、電源回路に供給する電源を遮断するものである。これにより、電源回路50Aのスイッチング素子であるFET101がショートモード故障し、異常な出力電圧が発生した場合でも、電源回路50Aの動作を停止させることができる。電源遮断回路は、主に、トランジスタQ20、FET21を有して構成される。
Vinは、入力電源と接続する端子である。Vinは、抵抗R10の1ピンと、トランジスタQ20のエミッタと、抵抗R12の1ピンと、FET21のドレインと接続されている。
トランジスタQ20は、エミッタがVinと接続されており、コレクタが、抵抗R12の2ピンと、抵抗R14の1ピンと、FET21のゲートとに接続されている。また、トランジスタQ20のベースは、抵抗R10の2ピンと、抵抗R11の1ピンと接続されている。
FET21は、ドレインがVinと接続されており、ソースが電源コントローラ(CONT)100の1ピンと、スイッチングトランジスタEFT101のドレインと接続されている。また、FET21のゲートは、抵抗R12の2ピンと、抵抗R14の1ピンと、トランジスタQ20のコレクタと接続されている。
抵抗R10は、1ピンがVinと接続されており、2ピンが、抵抗R11の1ピンとトランジスタQ20のベースとに接続されている。
抵抗R11は、1ピンが、抵抗R10の2ピンとトランジスタQ20のベースと接続されており、2ピンがオペアンプOP30の1ピンと接続されている。
抵抗R12は、1ピンがVinと接続されており、2ピンが、抵抗R14の1ピンと、トランジスタQ20のコレクタと、FET21のゲートと接続されている。
抵抗R14は、1ピンが、抵抗R12の2ピンと、トランジスタQ20のコレクタと、FET21のゲートと接続されており、2ピンがGNDに接続されている。
抵抗R13は、1ピンがVinに接続されており、2ピンが、ツェナーダイオードVZ31のカソードと、オペアンプOP30の3ピンと接続されている。
ツェナーダイオードVZ31のカソードは、抵抗R13の2ピンと、オペアンプOP30の3ピンと接続されている。また、ツェナーダイオードVZ31のアノードは、GNDに接続されている。
オペアンプOP30の2ピン(マイナス入力端子)は、電源の出力端子Voutと、コイルL100の2ピンと、コンデンサC100の1ピンと、抵抗R15の1ピンと接続されている。オペアンプOP30の3ピン(プラス入力端子)は、抵抗R13の2ピンと、ツェナーダイオードVZ31のカソードと接続されている。
また、オペアンプOP30の1ピン(出力端子)は、抵抗R11の2ピンと接続されている。オペアンプOP30の4ピンは、Vinに接続されている。オペアンプOP30の5ピンは、GNDに接続されている。
抵抗R15は、1ピンが、オペアンプOP30の2ピンと出力端子Voutと接続されており、2ピンがGNDに接続されている。
電源コントローラ(CONT)100は、1次側電圧(Vcc)を2次側電圧(Vout)に変換制御するものである。電源コントローラ(CONT)100は、1ピンがFET21のソースと接続されている。電源コントローラ(CONT)100は、1ピンから電源電圧(Vcc)が印加されると、FET101及びFET102に対して交互にドライブ信号(SW0、SW1)を出力する。
また、電源コントローラ(CONT)100は、FB1を通じて出力電圧をフィードバックしている。これにより、電源コントローラ(CONT)100は、所望の出力電圧となるように、電源電圧(Vcc)と出力電圧とを用いて調整する。また、電源コントローラ(CONT)100の3ピンはGNDに接続されている。
さらに、電源コントローラ(CONT)100は、異常電圧や異常電流を検出する異常検出回路(図示しない)を備える。この異常検出回路は、特に限定されるものではなく、既存の技術を広く用いることができる。そして、電源コントローラ(CONT)100は、異常検出回路により異常が検出されると、ドライブ信号(SW0、SW1)の出力を停止する。
FET101及びFET102は、スイッチング素子として機能する電圧駆動素子である。FET101は、ドレインがFET21のソースと接続しており、ソースが、コイルL103の1ピンとFET102のドレインとに接続している。また、FET101のゲートは、電源コントローラ(CONT)100の3ピンと接続されている。
FET102は、ドレインが、コイルL103の1ピンとFET101のソースと接続しており、ソースがGNDに接続されている。また、FET102のゲートは、電源コントローラ(CONT)100の4ピンと接続されている。
コイルL103は、1ピンが、FET101のソースとFET102のドレインと接続されており、2ピンが、コンデンサC104の1ピンと抵抗R15の1ピンとVoutに接続されている。
コンデンサC104は、1ピンが、コイルL103の2ピンと抵抗R15とVoutに接続されており、2ピンがGNDに接続されている。
(A−2)第1の実施形態の動作
次に、第1の実施形態の電源保護回路を備える電源回路50Aにおける動作について図面を参照しながら説明する。
次に、第1の実施形態の電源保護回路を備える電源回路50Aにおける動作について図面を参照しながら説明する。
入力電源Vinが印加されると、オペアンプOP30は4ピンから入力電源Vinが入り、オペアンプOP30の2ピン(マイナス入力端子)は、抵抗R15によりGNDレベルの電位になる。
また、オペアンプOP30の3ピン(プラス入力端子)は、抵抗R13を通してVinから電流が流れツェナーダイオードVZ31により基準電圧が印加される。
オペアンプOP30の入力端子の条件から、オペアンプOP30の出力端子(1ピン)から出力される電位はハイレベルとなり、トランジスタQ20のベースは、Vinと同電圧となりトランジスタQ20はoffとなる。
トランジスタQ20がoffとなるため、トランジスタFET21のゲートは、抵抗R12と抵抗R14の分圧比でトランジスタFET21のドレインとゲートがバイアスされ、トランジスタFET21はon状態となり、電源電圧Vccが印加される。
電源電圧Vccが電源コントローラ(CONT)100の1ピンに印加されると、電源コントローラ(CONT)100は、FET101及びFET102のゲートにドライブ信号を交互に出力する。これにより、FET101及びFET102が交互にスイッチングを行い、コイルL103を通して電圧を発生させる。
電源コントローラ(CONT)100は、フィードバック端子FB1で出力電圧をフィードバックして、所定の電圧となるようにFET101及びFET102のゲートをドライブする。これにより、所定の出力電圧Voutを生成する。
上記の動作は、正常動作である。次に、何らかの異常が発生し、FET101がショートモードで故障した場合の動作を説明する。
スイッチングトランジスタFET101がショートモードで故障した場合、異常電圧又は異常電流が生じる。電源コントローラ(CONT)100の異常検出回路が異常電圧又は異常電流を検出すると、電源コントローラ(CONT)100は、FET101のゲートへのドライブ信号の出力を停止する。
しかし、FET101はショートモードで故障しているので、ゲートへのドライブ信号を停止しても、FET101のソースにVccの電位が現れる。そのため、出力電圧が高電圧となる。
このように、出力電圧VoutがツェナーダイオードVZ31の基準電圧を超える高電圧になり、オペアンプOP30の入力端子(2ピン、3ピン)間で電位差が生じるので、オペアンプOP30の出力が反転する。抵抗R11の2ピンの電位はGNDになる。そのため、トランジスタQ20のベース電位は下がり、トランジスタQ20はonとなる。
トランジスタQ20がonとなると、電流は、トランジスタQ20及び抵抗R14を通り接地に流入する。トランジスタFET21のドレインとゲートとの間の電圧がなくなり、FET21がoffとなる。これにより、電源コントローラ(CONT)100やスイッチングトランジスタFET101への電源供給を停止することができ、電源の出力も停止できる。
(A−3)第1の実施形態の効果
以上のように、第1の実施形態によれば、電源の出力電圧をオペアンプで電圧を監視し異常電圧を検出すると、前段に設けたトランジスタにより入力の電源を切断することで内部回路の電圧破壊を防ぐ効果が得られる。
以上のように、第1の実施形態によれば、電源の出力電圧をオペアンプで電圧を監視し異常電圧を検出すると、前段に設けたトランジスタにより入力の電源を切断することで内部回路の電圧破壊を防ぐ効果が得られる。
(B)第2の実施形態
次に、本発明の電源保護装置の第2の実施形態について図面を参照しながら説明する。
次に、本発明の電源保護装置の第2の実施形態について図面を参照しながら説明する。
第2の実施形態も、第1の実施形態と同様に、電子回路の一例としてDC−DCコンバータに本発明を適用する場合を説明する。
(B−1)第2の実施形態の構成
図2は、第2の実施形態の電源保護回路(電源保護装置)を備えた電源回路の回路図である。図2では、図3に例示した従来の電源回路の前段に、第2の実施形態の電源保護回路を設けた構成である。
図2は、第2の実施形態の電源保護回路(電源保護装置)を備えた電源回路の回路図である。図2では、図3に例示した従来の電源回路の前段に、第2の実施形態の電源保護回路を設けた構成である。
図2において、第2の実施形態の電源保護回路を備えた電源回路50Bは、電源コントローラ100、スイッチングトランジスタFET101、スイッチングトランジスタFET102、コイルL103、コンデンサC104、抵抗R10〜抵抗R15、トランジスタQ20、FET21、オペアンプOP40、ツェナーダイオードVZ41、サイリスタSCR42を少なくとも有して構成される。
以下では、第1の実施形態と異なる構成及び構成要素間の接続関係を中心に説明する。
オペアンプOP40の2ピン(マイナス入力端子)は、抵抗R13の2ピンと、ツェナーダイオードVZ41のカソードと接続されている。オペアンプOP40の3ピン(プラス入力端子)は、電源の出力端子Voutと、コイルL103の2ピンと、コンデンサC104の1ピンと、抵抗R15の1ピンと接続されている。
また、オペアンプOP40の1ピン(出力端子)は、サイリスタSCR42のゲートと接続されている。オペアンプOP40の4ピンは、Vinに接続されている。オペアンプOP40の5ピンは、GNDに接続されている。
ツェナーダイオードVZ41のカソードは、抵抗R13の2ピンと、オペアンプOP40の2ピン(マイナス入力端子)と接続されている。また、ツェナーダイオードVZ41のアノードは、GNDに接続されている。
サイリスタSCR42は、アノードが抵抗R11の2ピンと接続されており、カソードがGNDに接続されている。また、サイリスタSCR42のゲートは、オペアンプOP40の1ピン(出力端子)と接続されている。
抵抗R13は、1ピンがVinに接続されており、2ピンが、オペアンプOP40の2ピン(マイナス入力端子)と、ツェナーダイオードVZ41のカソードと接続されている。
(B−2)第2の実施形態の動作
次に、第2の実施形態の電源保護回路を備える電源回路50Bにおける動作について図面を参照しながら説明する。
次に、第2の実施形態の電源保護回路を備える電源回路50Bにおける動作について図面を参照しながら説明する。
入力電源Vinが印加されると、オペアンプOP40は4ピンから入力電源Vinが入り、オペアンプOP40の3ピン(プラス入力端子)は、抵抗R15によりGNDレベルの電位になる。
また、オペアンプOP40の2ピン(マイナス入力端子)は、抵抗R13を通してVinから電流が流れ、ツェナーダイオードVZ41のカソードにより基準電圧が印加される。
オペアンプOP40の入力端子の条件から、オペアンプOP40の出力端子(1ピン)から出力される電位はロウレベルとなり、サイリスタSCR42のゲート電圧がGNDレベルとなる。そのため、サイリスタSCR42はoffとなる。またトランジスタQ20のベースはVinと同電圧となるため、トランジスタQ20はoffとなる。
トランジスタQ20がoffとなるため、トランジスタFET21のゲートは、抵抗R12と抵抗R14の分圧比でトランジスタFET21のドレインとゲートにバイアスされ、トランジスタFET21はon状態となり、電源電圧Vccが印加される。
電源電圧Vccが電源コントローラ(CONT)100の1ピンに印加されると、電源コントローラ(CONT)100は、FET101及びFET102のゲートにドライブ信号を交互に出力する。これにより、FET101及びFET102が交互にスイッチングを行い、コイルL103に電圧を発生させる。
電源コントローラ(CONT)100は、フィードバック端子FB1で出力電圧をフィードバックして、所定の電圧となるようにFET101及びFET102のゲートをドライブする。これにより、所定の出力電圧Voutを生成する。
上記の動作は、正常動作である。次に、何らかの異常が発生し、FET101がショートモードで故障した場合の動作を説明する。
スイッチングトランジスタFET101がショートモードで故障した場合、電源コントローラ(CONT)100の異常検出回路が、異常電圧又は異常電流を検出し、電源コントローラ(CONT)100は、FET101のゲートへのドライブ信号の出力を停止する。
しかし、FET101はショートモードで故障しており、ゲート信号の停止をしても、FET101のソースにVccの電位が現れてしまう。そのため、出力電圧が高電圧となる。
このように、出力電圧VoutがツェナーダイオードVZ41の基準電圧を超える高電圧となり、オペアンプOP40の入力端子(2ピン、3ピン)間で電位差が生じるので、オペアンプOP40の出力が反転する。
オペアンプOP40の出力の反転により1ピン(出力端子)はハイレベルになり、サイリスタSCR42のゲートをドライブすると、サイリスタSCRのアノードとカソードとが導通する。これにより、抵抗R11の2ピンの電位をGNDレベルになる。そのため、トランジスタQ20のベース電位が下がり、トランジスタQ20がonとなる。
トランジスタQ20がonすると、FET21のドレインとゲートとの間の電位がなくなるため、FET21がoffとなる。これにより、電源コントローラ(CONT)100やスイッチングトランジスタFET101への電源供給を停止することができ、電源の出力も停止できる。
また、サイリスタSCR42は、アノードからカソードへの導通状態を維持するので、トランジスタQ20をonの状態に維持することができる。つまり、FET21をoffの状態に維持できるので、電源コントローラ(CONT)100やスイッチングトランジスタFET101電源供給の停止状態を維持できる。
(B−3)第2の実施形態の効果
以上のように、第2の実施形態によれば、第1の実施形態の効果に加えて、以下のような効果が得られる。
以上のように、第2の実施形態によれば、第1の実施形態の効果に加えて、以下のような効果が得られる。
第1の実施形態では、トランジスタFET21をoffすると、電源の出力電圧Voutがゼロになる。そのため、オペアンプOP30の2ピン(マイナス入力端子)の電位がゼロになり、さらに論理が反転した出力となる。すなわち、再び高電位が出力に現れる。電源保護回路は、このような出力停止の繰り返し現象が発生し得る。
これに対して、第2の実施形態によれば、サイリスタSCR42を設けたことにより、自己保持機能によりVccがゼロになっても、保護を解除しないのでVinを入れ直ししない限り保護状態を保つことが可能となり、前段に設けたトランジスタにより入力の電源を切断することで内部回路の電圧破壊を防ぐ効果が得られる。
(C)他の実施形態
上述した第1、第2の実施形態では、出力電圧監視手段として、オペアンプとツェナーダイオードを用いる場合を説明した。しかし、電源回路の出力電圧を監視して、異常を検出することができれば特に限定されることない。
上述した第1、第2の実施形態では、出力電圧監視手段として、オペアンプとツェナーダイオードを用いる場合を説明した。しかし、電源回路の出力電圧を監視して、異常を検出することができれば特に限定されることない。
上述した第1、第2の実施形態において、トランジスタQ20は、出力電圧監視手段からの出力電位に応じて、スイッチング素子であるFET21をon、offさせることができれば、種々の回路素子を適用することができる。
上述した第1、第2の実施形態において、FET101、FET102、FET21は、スイッチング素子として電界効果トランジスタ(FET)を用いる場合を例示した。しかし、入力端子と出力端子間で導通状態を制御することができる回路素子であれば、FETに限定されず広く適用することができる。
100…電源コントローラ(CONT)、101…FET、102…FET、
L103…コイル、C104…コンデンサ、R11〜R15…抵抗、
Q20…トランジスタ、21…FET、OP30及び40…オペアンプ、
VZ31及びVZ41…ツェナーダイオード、SCR42…サイリスタ、
50A及び50B…電源回路。
L103…コイル、C104…コンデンサ、R11〜R15…抵抗、
Q20…トランジスタ、21…FET、OP30及び40…オペアンプ、
VZ31及びVZ41…ツェナーダイオード、SCR42…サイリスタ、
50A及び50B…電源回路。
Claims (3)
- 印加された電圧を所定の電圧に変換して出力する電源回路を保護する電源保護装置であって、
上記電源回路から出力される出力電圧を監視する出力電圧監視手段と、
電源から供給された電源電圧を上記電源回路に与えるものであり、上記出力電圧監視手段により異常が検出されると、上記電源から上記電源回路に供給する電源電圧を遮断する電源遮断手段と
を備えることを特徴とする電源保護装置。 - 上記電源回路が、上記電源遮断手段と接続する電圧駆動素子と、上記電圧駆動素子と接続するコイルと、上記電圧駆動素子を駆動させ上記電源から上記コイルへの導通を制御する制御部とを有するものであり、
上記出力電圧監視手段が、上記電源回路の出力電位及び基準電位を入力し、上記出力電位及び基準電位の比較に応じた出力電位を出力する増幅器を有するものであり、
上記電源遮断手段が、上記電源と上記電源回路とに接続するスイッチング素子と、上記出力電圧監視手段の出力電位に応じて上記スイッチング素子を駆動させ、上記電源から上記電源回路への非導通とする半導体素子とを有するものである
ことを特徴とする請求項1に記載の電源保護装置。 - 上記出力電圧監視手段により異常が検出されると、上記電源遮断手段による電源遮断状態を保持する検出保持手段を更に備えることを特徴とする請求項1又は2に記載の電源保護装置。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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TWI497251B (zh) * | 2012-03-27 | 2015-08-21 | Monolithic Power Systems Inc | 開關變換器及其控制電路和控制方法 |
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