JP2012019424A - 無線通信装置 - Google Patents
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Abstract
【課題】OFDM変調の受信時のプリアンブル相関の処理量を低減する無線通信装置を提供する。
【解決手段】受信フレームに含まれる受信プリアンブルデータと、ROM102に記憶された所定の保持プリアンブルデータとの相関を求めて同期タイミングを得る無線通信装置を用いる。プリアンブル相関部15のシフトレジスタ101は、受信プリアンブルデータが順次蓄積される。そして、データ有無識別部103は、シフトレジスタ101の全てに受信プリアンブルデータが蓄積されたか否か判断する。また、データ符号識別部104は、シフトレジスタ101に蓄積された受信プリアンブルデータの符号と保持プリアンブルデータの符号が一致しているか否か判断する。データ符号識別部104は、全ての符号が一致していると判断されたとき、正の相関処理を行う一方、全ての符号が一致していないと判断されたとき、符号を反転させた負の相関処理を行う。
【選択図】図2
【解決手段】受信フレームに含まれる受信プリアンブルデータと、ROM102に記憶された所定の保持プリアンブルデータとの相関を求めて同期タイミングを得る無線通信装置を用いる。プリアンブル相関部15のシフトレジスタ101は、受信プリアンブルデータが順次蓄積される。そして、データ有無識別部103は、シフトレジスタ101の全てに受信プリアンブルデータが蓄積されたか否か判断する。また、データ符号識別部104は、シフトレジスタ101に蓄積された受信プリアンブルデータの符号と保持プリアンブルデータの符号が一致しているか否か判断する。データ符号識別部104は、全ての符号が一致していると判断されたとき、正の相関処理を行う一方、全ての符号が一致していないと判断されたとき、符号を反転させた負の相関処理を行う。
【選択図】図2
Description
本発明は、無線通信装置に係り、特に、OFDM復調内部で実装するプリアンブル検出を行う無線装置に関する。
近年、デジタル無線通信装置が普及している。デジタル無線通信装置のデジタル変調の方式の1種として、OFDM(Orthogonal Frequency Division Multiplexing、直交波周波数分割多重)変調方式が存在する。
OFDMを用いたデジタル無線通信装置では、送信するビットストリーム(bit stream)信号を実数部、虚数部の複素平面にマッピングし、逆FFT(Fast Fourier Transform、高速フーリエ変換)をかけ、D/A変換行って所定の周波数に変換し、電波として送信する。この信号を受信したデジタル無線通信装置は、受信した信号をA/D変換し、FFTにより複素平面に逆マッピングして、デジタル化されたデータを取得する。
このように、OFDMは直交変調を用いるため、複数の搬送波を重なり合いながらも干渉しないようにして、広帯域伝送を実現することができる。
OFDMを用いたデジタル無線通信装置では、送信するビットストリーム(bit stream)信号を実数部、虚数部の複素平面にマッピングし、逆FFT(Fast Fourier Transform、高速フーリエ変換)をかけ、D/A変換行って所定の周波数に変換し、電波として送信する。この信号を受信したデジタル無線通信装置は、受信した信号をA/D変換し、FFTにより複素平面に逆マッピングして、デジタル化されたデータを取得する。
このように、OFDMは直交変調を用いるため、複数の搬送波を重なり合いながらも干渉しないようにして、広帯域伝送を実現することができる。
また、OFDMにおいては、信号を短いフレームといった短い信号列の単位で送受信する。このフレームは、プリアンブル・フィールドと、送信データ・フィールドの各フィールドから構成される。
ここで、OFDMにおいて、送信信号の同期をとるためには、フレームのプリアンブル・フィールドの信号を用いる。
このプリアンブル・フィールドには、デジタル無線通信装置の周波数とチャンネルの見積もりを行うために、例えば、同様の信号の繰り返しであるショートシンボルとロングシンボルが含まれている。
このショートシンボルにて大まかな同期を行い、ロングシンボルを用いて正確な同期をすることができる。
このプリアンブル・フィールドは、受信後、取得されたFFT出力データを自己相関を用いたプリアンブル相関を行うことで認識し、フレームの受信タイミングの同期を行うことが可能である。
ここで、OFDMにおいて、送信信号の同期をとるためには、フレームのプリアンブル・フィールドの信号を用いる。
このプリアンブル・フィールドには、デジタル無線通信装置の周波数とチャンネルの見積もりを行うために、例えば、同様の信号の繰り返しであるショートシンボルとロングシンボルが含まれている。
このショートシンボルにて大まかな同期を行い、ロングシンボルを用いて正確な同期をすることができる。
このプリアンブル・フィールドは、受信後、取得されたFFT出力データを自己相関を用いたプリアンブル相関を行うことで認識し、フレームの受信タイミングの同期を行うことが可能である。
〔従来のプリアンブル相関部25の制御構成〕
ここで、図5を参照して、従来のODFMの復調を行うデジタル無線通信装置におけるプリアンブル相関部25の制御構成について説明する。
図5は、従来技術のプリアンブル相関部25のブロック図を示している。このプリアンブル相関部25は、シフトレジスタ201、ROM202、及び積和演算部205のような回路を備えている。
ここで、図5を参照して、従来のODFMの復調を行うデジタル無線通信装置におけるプリアンブル相関部25の制御構成について説明する。
図5は、従来技術のプリアンブル相関部25のブロック図を示している。このプリアンブル相関部25は、シフトレジスタ201、ROM202、及び積和演算部205のような回路を備えている。
シフトレジスタ201は、FFT出力データを一時格納するレジスタ(Register)であり、少容量で高速な記憶部位である。
ROM202は、ROM(Read Only Memory)等の不揮発性の記憶部位であり、プリアンブル・フィールドのショートシンボルやロングシンボルのデータ等を記憶する。
積和演算部205は、積和演算を行うブロックの回路であり、FFT出力データとプリアンブルデータの積和演算を行う。
ROM202は、ROM(Read Only Memory)等の不揮発性の記憶部位であり、プリアンブル・フィールドのショートシンボルやロングシンボルのデータ等を記憶する。
積和演算部205は、積和演算を行うブロックの回路であり、FFT出力データとプリアンブルデータの積和演算を行う。
〔従来のプリアンブル相関処理〕
次に、図6を参照して、従来のプリアンブル相関処理について説明する。
従来のプリアンブル相関の処理は、図6のフローチャートのステップS201〜S202に示すステップにより行われる。
次に、図6を参照して、従来のプリアンブル相関処理について説明する。
従来のプリアンブル相関の処理は、図6のフローチャートのステップS201〜S202に示すステップにより行われる。
まず、ステップS201において、シフトレジスタ201は、シフトレジスタ処理を行う。
この処理においては、まず、シフトレジスタ201のD1に、FFT出力されたデータが格納される。そして、D1に格納の際、シフトレジスタ201は、記憶しているデータを、全て1ビットずつ右にシフトする。
具体的には、シフトレジスタ201は、記憶しているデータの各ビットを、DnにDn−1のビットを代入、Dn−1にDn−2のビットを代入 …… D2にD1のビットを代入、D1にFFT出力されたデータのビットを代入、といったように、1ビットずつ右シフトした後で、最終的にD1にFFT出力されたビットのデータを代入する。
この処理においては、まず、シフトレジスタ201のD1に、FFT出力されたデータが格納される。そして、D1に格納の際、シフトレジスタ201は、記憶しているデータを、全て1ビットずつ右にシフトする。
具体的には、シフトレジスタ201は、記憶しているデータの各ビットを、DnにDn−1のビットを代入、Dn−1にDn−2のビットを代入 …… D2にD1のビットを代入、D1にFFT出力されたデータのビットを代入、といったように、1ビットずつ右シフトした後で、最終的にD1にFFT出力されたビットのデータを代入する。
次に、ステップS202において、積和演算部205は、相関算出処理を行う。
具体的には、上述のデータの格納後、そのタイミングとROM202内に記憶されているプリアンブルデータPnとの相関検出を行う。
積和演算部205は、以下の式(1)のように積和演算を行い、相関検出を行う。
相関結果 = ΣPnDn …… 式(1)
従来の無線通信装置は、この相関結果が所定値以上になると、プリアンブル相関があったと検出し、タイミング調整を行う。
具体的には、上述のデータの格納後、そのタイミングとROM202内に記憶されているプリアンブルデータPnとの相関検出を行う。
積和演算部205は、以下の式(1)のように積和演算を行い、相関検出を行う。
相関結果 = ΣPnDn …… 式(1)
従来の無線通信装置は、この相関結果が所定値以上になると、プリアンブル相関があったと検出し、タイミング調整を行う。
このような従来のプリアンブル相関を行う無線通信装置について、特許文献1を参照すると、信号中にプリアンブル及び同期ワードを有するチャネル種別と信号中にプリアンブルを有さずに同期ワードを有するチャネル種別を含む複数のチャネル種別について同期ワードのパターンを記憶する同期ワードパターン記憶手段と、信号中にプリアンブル及び同期ワードを有するチャネル種別についてプリアンブルのパターンを記憶するプリアンブルパターン記憶手段と、前記同期ワードパターン記憶手段に記憶されたそれぞれのチャネル種別毎の同期ワードのパターンと受信信号との最大相関値が最大となるチャネル種別を検出する相関値最大チャネル種別検出手段と、前記プリアンブルパターン記憶手段に記憶されたプリアンブルのパターンと受信信号との最大相関値が取得される信号位置に関する情報を検出する最大相関値位置情報検出手段と、前記相関値最大チャネル種別検出手段により検出されたチャネル種別が信号中にプリアンブル及び同期ワードを有するチャネル種別である場合に、前記最大相関値位置情報検出手段により検出された情報に基づいてシンボル同期を行うシンボル同期手段と、を備えたことを特徴とする受信機が記載されている(以下、従来技術1とする。)。
従来技術1の受信機によれば、受信信号のシンボル同期の精度を向上させることができる。
従来技術1の受信機によれば、受信信号のシンボル同期の精度を向上させることができる。
しかしながら、従来技術1は、プリアンブル相関検出を行った場合、プリアンブルが長いと積和の演算回数が多くなるため、処理量が増大するという問題があった。
本発明は、このような状況に鑑みてなされたものであり、上述の課題を解消することを課題とする。
本発明の無線通信装置は、受信フレームに含まれる受信プリアンブルデータと所定の保持プリアンブルデータとの相関を求めて同期タイミングを得る無線通信装置において、前記受信プリアンブルデータが順次蓄積されるシフトレジスタと、前記シフトレジスタの全てに前記受信プリアンブルデータが蓄積されたか否か判断する第1の判断手段と、前記第1の判断手段で前記シフトレジスタの全てに前記受信プリアンブルデータが蓄積されたと判断されたとき、前記シフトレジスタに蓄積された該受信プリアンブルデータの符号と前記保持プリアンブルデータの符号が一致しているか否か判断する第2の判断手段と、前記第2の判断手段で前記符号が第1の所定数以上一致していると判断されたとき、正の相関処理を行う一方、前記符号が第2の所定数以上不一致であると判断されたとき、符号を反転させた負の相関処理を行う相関処理手段とを備えることを特徴とする。
本発明によれば、相関のデータを識別して不要な積和の演算を省略するプリアンブル相関処理により、演算量を短縮する無線通信装置を提供することができる。
<実施の形態>
〔無線通信装置10の制御構成〕
まず、図1を参照して、本発明の実施の形態に係る無線通信装置10の制御構成について説明する。
無線通信装置10は、主にRF部11と、直交検波部12と、A/D変換部13と、フィルタ部14と、プリアンブル相関部15と、デコーダ部16とを含んで構成される。
〔無線通信装置10の制御構成〕
まず、図1を参照して、本発明の実施の形態に係る無線通信装置10の制御構成について説明する。
無線通信装置10は、主にRF部11と、直交検波部12と、A/D変換部13と、フィルタ部14と、プリアンブル相関部15と、デコーダ部16とを含んで構成される。
RF部11は、電波を受信するアンテナや入力端子を備え、アンテナから入力される信号を、例えば増幅器により増幅し、無線周波数発信器等により電波の受信信号を取得する高周波回路等の部位である。
直交検波部12は、A/D変換部13から入力されるベースバンドのデジタル信号と、中間周波数発信器(図示せず)からの周波数を用いて、無線のキャリア周波数毎に、同相成分(I成分)及び直交成分(Q成分)の信号を取得する直交検波を行う回路等の部位である。
A/D変換部13は、直交検波部12から入力されるキャリア周波数毎の信号を同相成分と直交成分のアナログ信号を、量子化してそれぞれベースバンドのデジタル信号へ変換するA(アナログ)/D(デジタル)変換器等の部位である。
フィルタ部14は、キャリア周波数毎のベースバンドのデジタル信号から、それぞれ、不要周波数成分の除去と、送信側と受信側の無線周波数の差を補正する自動周波数制御を行い、混信を防ぐためのガードインターバルを除去し、FFT処理を行い、FFT出力データを出力する回路等の部位である。
プリアンブル相関部15は、フィルタ部14からのキャリア周波数信号毎のFFT出力データを用いて、信号の符号判定等を行ってからプリアンブル相関を行う部位である。なお、このプリアンブル相関部15は、同様の部位を、キャリア周波数毎に備えている。このプリアンブル相関部15の構成については後述する。
デコーダ部16は、それぞれのプリアンブル相関部15からのプリアンブル相関を検出した後の信号から、ビットデータを取り出してフレームの信号を取得する部位である。
直交検波部12は、A/D変換部13から入力されるベースバンドのデジタル信号と、中間周波数発信器(図示せず)からの周波数を用いて、無線のキャリア周波数毎に、同相成分(I成分)及び直交成分(Q成分)の信号を取得する直交検波を行う回路等の部位である。
A/D変換部13は、直交検波部12から入力されるキャリア周波数毎の信号を同相成分と直交成分のアナログ信号を、量子化してそれぞれベースバンドのデジタル信号へ変換するA(アナログ)/D(デジタル)変換器等の部位である。
フィルタ部14は、キャリア周波数毎のベースバンドのデジタル信号から、それぞれ、不要周波数成分の除去と、送信側と受信側の無線周波数の差を補正する自動周波数制御を行い、混信を防ぐためのガードインターバルを除去し、FFT処理を行い、FFT出力データを出力する回路等の部位である。
プリアンブル相関部15は、フィルタ部14からのキャリア周波数信号毎のFFT出力データを用いて、信号の符号判定等を行ってからプリアンブル相関を行う部位である。なお、このプリアンブル相関部15は、同様の部位を、キャリア周波数毎に備えている。このプリアンブル相関部15の構成については後述する。
デコーダ部16は、それぞれのプリアンブル相関部15からのプリアンブル相関を検出した後の信号から、ビットデータを取り出してフレームの信号を取得する部位である。
なお、フィルタ部14、プリアンブル相関部15、及びデコーダ部16は、DSP(Digital Signal Processor)やASIC(Application Specific Integrated Circuit)を用いて構成することができる。
また、無線通信装置10は、各部を制御するためのCPU(Central Processing Unit)やMPU(Micro Processing Unit)等の制御部、データを一時的に記憶するキャッシュメモリ等の記憶部、無線の状態を表示する表示部、LAN等のネットワークにデコードされたデータを出力する出力部を更に含んで構成することもできる。
また、無線通信装置10は、各部を制御するためのCPU(Central Processing Unit)やMPU(Micro Processing Unit)等の制御部、データを一時的に記憶するキャッシュメモリ等の記憶部、無線の状態を表示する表示部、LAN等のネットワークにデコードされたデータを出力する出力部を更に含んで構成することもできる。
〔プリアンブル相関部15の制御構成〕
次に、図2の制御ブロック図を参照して、本発明の実施の形態に係るプリアンブル相関部15の構成について説明する。
プリアンブル相関部15は、シフトレジスタ101、ROM102、データ有無識別部103(第1の判断手段)、データ符号識別部104(第2の判断手段)、及び積和演算部105を含んで構成される。
次に、図2の制御ブロック図を参照して、本発明の実施の形態に係るプリアンブル相関部15の構成について説明する。
プリアンブル相関部15は、シフトレジスタ101、ROM102、データ有無識別部103(第1の判断手段)、データ符号識別部104(第2の判断手段)、及び積和演算部105を含んで構成される。
シフトレジスタ101は、フィルタ部14により出力されたFFT出力データを一時的に格納、記憶する部位である。シフトレジスタ101は、FFT出力データから、受信フレームに含まれる受信プリアンブルデータを保持、記憶することができる。
具体的には、シフトレジスタ101は、従来のシフトレジスタ201と同様の機能を備えており、D1〜Dnの各ビット等にFFT出力データを蓄積することができる。
具体的には、シフトレジスタ101は、従来のシフトレジスタ201と同様の機能を備えており、D1〜Dnの各ビット等にFFT出力データを蓄積することができる。
ROM102は、プリアンブルデータを記憶するROM等である。このROM102は、タイミング検出用のショーシンボルとチャンネル微調整用のロングシンボルの両方のプリアンブルデータ等を記憶している。
ROM102は、予め保持している所定のプリアンブルデータであるP1〜Pnの各ビットを保持、記憶することができる。
ROM102は、予め保持している所定のプリアンブルデータであるP1〜Pnの各ビットを保持、記憶することができる。
データ有無識別部103は、データ有無の識別を行う回路等である。すなわち、データ有無識別部103は、FFT出力データが、シフトレジスタ101に記憶されているか否かを識別する部位である。
具体的に、データ有無識別部103は、信号を受信して、FFT出力データがシフトレジスタ101のD1〜Dnのnビット分、すべてに記憶された際にデータありと識別する。それ以外の場合には、データが十分シフトレジスタ101に記憶されていないと識別する。
また、データ有無識別部103は、シフトレジスタ101内のD1〜Dnにデータの何ビット目までデータが記憶されているか示すアドレスカウンタであるカウンタiを備えている。このデータ有無識別部103のカウンタiは、初期値を「0」等に設定する。
なお、データ有無識別部103は、信号を受信していない場合、又は当該キャリア周波数のFFTデータが所定時間存在しない場合等に、FFT出力データがシフトレジスタ101に記憶されていないと識別することもできる。
さらに、データ有無識別部103は、シフトレジスタ101の1回のシフト演算時に、ビットが「1」であるデータがD1〜Dn及びFFT出力データのいずれかに存在した場合に、シフトレジスタ101にデータが存在すると識別することもできる。
具体的に、データ有無識別部103は、信号を受信して、FFT出力データがシフトレジスタ101のD1〜Dnのnビット分、すべてに記憶された際にデータありと識別する。それ以外の場合には、データが十分シフトレジスタ101に記憶されていないと識別する。
また、データ有無識別部103は、シフトレジスタ101内のD1〜Dnにデータの何ビット目までデータが記憶されているか示すアドレスカウンタであるカウンタiを備えている。このデータ有無識別部103のカウンタiは、初期値を「0」等に設定する。
なお、データ有無識別部103は、信号を受信していない場合、又は当該キャリア周波数のFFTデータが所定時間存在しない場合等に、FFT出力データがシフトレジスタ101に記憶されていないと識別することもできる。
さらに、データ有無識別部103は、シフトレジスタ101の1回のシフト演算時に、ビットが「1」であるデータがD1〜Dn及びFFT出力データのいずれかに存在した場合に、シフトレジスタ101にデータが存在すると識別することもできる。
データ符号識別部104は、データ符号の識別を行う回路等である。具体的には、FFT出力データがシフトレジスタ101内にある場合に、各ビットの符号を識別することができる。
また、データ符号識別部104は、ROM102に記憶されたプリアンブルデータのPnの符号を、シフトレジスタ101のDnと同様に識別することができる。
また、データ符号識別部104は、D1〜DnとP1〜Pnの符号が一致した場合にオンにする正相関フラグ、及びD1〜DnとP1〜Pnの符号が一致しない場合にオン(1)に設定する負相関フラグを備えている。このデータ符号識別部104の正相関フラグと負相関フラグは、初期値としては、オフ(0)に設定することができる。
なお、データ符号識別部104は、D1〜DnとP1〜Pnの符号を2の補数や1の補数の符号にて識別することもできる。この際、シフトレジスタ101の最上位ビットDnやROM102の最上位ビットPnを(キャリーフラグ)として識別することもできる。
また、データ符号識別部104は、D1やP1を最上位ビットとする符号の識別を行うような構成を用いることも可能である。
また、データ符号識別部104は、ROM102に記憶されたプリアンブルデータのPnの符号を、シフトレジスタ101のDnと同様に識別することができる。
また、データ符号識別部104は、D1〜DnとP1〜Pnの符号が一致した場合にオンにする正相関フラグ、及びD1〜DnとP1〜Pnの符号が一致しない場合にオン(1)に設定する負相関フラグを備えている。このデータ符号識別部104の正相関フラグと負相関フラグは、初期値としては、オフ(0)に設定することができる。
なお、データ符号識別部104は、D1〜DnとP1〜Pnの符号を2の補数や1の補数の符号にて識別することもできる。この際、シフトレジスタ101の最上位ビットDnやROM102の最上位ビットPnを(キャリーフラグ)として識別することもできる。
また、データ符号識別部104は、D1やP1を最上位ビットとする符号の識別を行うような構成を用いることも可能である。
積和演算部105は、積和演算を行うブロックの回路等である。積和演算部105は、シフトレジスタ101に記憶されたFFT出力データであるD1〜DnとROM102に保持されたプリアンブルデータであるP1〜Pnの積和演算を行う。
また、積和演算部105は、データ有無識別部103とデータ符号識別部104のイネーブル信号での指示があった場合に、積和演算部205と同様の積和演算を行う。
この際に、積和演算部105は、D1〜DnとP1〜Pnとを符号を反転せずに積和演算を行う正の相関と、D1〜DnとP1〜Pnのいずれかの符号を反転させて積和演算を行う負の相関のいずれかの演算を行うことができる。
また、積和演算部105は、データ有無識別部103とデータ符号識別部104のイネーブル信号での指示があった場合に、積和演算部205と同様の積和演算を行う。
この際に、積和演算部105は、D1〜DnとP1〜Pnとを符号を反転せずに積和演算を行う正の相関と、D1〜DnとP1〜Pnのいずれかの符号を反転させて積和演算を行う負の相関のいずれかの演算を行うことができる。
〔無線通信装置10のプリアンブル相関処理〕
ここで、図3を参照して、本発明の実施の形態に係る無線通信装置10のプリアンブル相関部15を用いたプリアンブル相関処理について説明する。
本発明の実施の形態に係るプリアンブル相関処理は、従来のシフトレジスタ処理と同様にシフトレジスタ101にFFT出力データを記憶した際のタイミングで、積和演算部105を用いてROM102内に保持されているプリアンブルデータとの相関検出を行う。
この際、以下の条件の場合のみ積和処理を行うようにする:
・シフトレジスタ101のD1〜Dnの全てにFFT出力データが入っている場合
・シフトレジスタ101のD1〜DnのFFT出力データと、ROM102のP1〜Pnの符号が第1の所定数以上一致若しくは第2の所定数以上不一致の場合。ここで、第1の所定数および第2の所定数は、P1〜Pn符号の少なくとも半数以上の値に設定する。尚、第1および第2所定数は同じ値であってもよいし、P1〜Pn符号の全数であってもよい。
上述の条件に合う場合、積和演算部105にイネーブル信号を送信してプリアンブル相関を求める積和演算を行う。この際、シフトレジスタ101のD1〜DnのFFT出力データとROM102のP1〜Pn符号が第1の所定数以上一致する場合には、符号をそのままにした正の相関を求める。
逆に、D1〜DnとP1〜Pnの符号が第2の所定数以上不一致、すなわち半数以上の符号が反転している場合は、符号を反転させた負の相関処理を行う。
なお、上述の条件に合わない場合、すなわちD1〜Dnの全てにFFT出力データが入っていないか、D1〜DnとP1〜Pnの一致した符号数が第1の所定数未満であり、かつ、不一致の符号数が第2の所定数未満の場合、積和ブロックにイネーブル信号を送信しないようにし、クロックの送信等、必要最小限の処理のみを行う。たとえば、「n」が10であり、第1の所定数と第2の所定数がそれぞれ7であった場合には、一致数が4〜6のときはイネーブル信号を送信しない。
このような処理により演算を少なくし、位相回転が発生して符号反転が起きたような場合にも対応できる。よって、積和演算部105の処理を軽減することができる。
以下で、図3のフローチャートを用いて、本実施形態のプリアンブル相関処理の各ステップについて説明する。プリアンブル相関部15は、クロック等のタイミングを基に、FFT出力データを入力する度にプリアンブル相関処理を実行する。
なお、図3の例では、第1のと第2の所定数をそれぞれ「n」、すなわちP1〜Pn符号の全数に設定した。
ここで、図3を参照して、本発明の実施の形態に係る無線通信装置10のプリアンブル相関部15を用いたプリアンブル相関処理について説明する。
本発明の実施の形態に係るプリアンブル相関処理は、従来のシフトレジスタ処理と同様にシフトレジスタ101にFFT出力データを記憶した際のタイミングで、積和演算部105を用いてROM102内に保持されているプリアンブルデータとの相関検出を行う。
この際、以下の条件の場合のみ積和処理を行うようにする:
・シフトレジスタ101のD1〜Dnの全てにFFT出力データが入っている場合
・シフトレジスタ101のD1〜DnのFFT出力データと、ROM102のP1〜Pnの符号が第1の所定数以上一致若しくは第2の所定数以上不一致の場合。ここで、第1の所定数および第2の所定数は、P1〜Pn符号の少なくとも半数以上の値に設定する。尚、第1および第2所定数は同じ値であってもよいし、P1〜Pn符号の全数であってもよい。
上述の条件に合う場合、積和演算部105にイネーブル信号を送信してプリアンブル相関を求める積和演算を行う。この際、シフトレジスタ101のD1〜DnのFFT出力データとROM102のP1〜Pn符号が第1の所定数以上一致する場合には、符号をそのままにした正の相関を求める。
逆に、D1〜DnとP1〜Pnの符号が第2の所定数以上不一致、すなわち半数以上の符号が反転している場合は、符号を反転させた負の相関処理を行う。
なお、上述の条件に合わない場合、すなわちD1〜Dnの全てにFFT出力データが入っていないか、D1〜DnとP1〜Pnの一致した符号数が第1の所定数未満であり、かつ、不一致の符号数が第2の所定数未満の場合、積和ブロックにイネーブル信号を送信しないようにし、クロックの送信等、必要最小限の処理のみを行う。たとえば、「n」が10であり、第1の所定数と第2の所定数がそれぞれ7であった場合には、一致数が4〜6のときはイネーブル信号を送信しない。
このような処理により演算を少なくし、位相回転が発生して符号反転が起きたような場合にも対応できる。よって、積和演算部105の処理を軽減することができる。
以下で、図3のフローチャートを用いて、本実施形態のプリアンブル相関処理の各ステップについて説明する。プリアンブル相関部15は、クロック等のタイミングを基に、FFT出力データを入力する度にプリアンブル相関処理を実行する。
なお、図3の例では、第1のと第2の所定数をそれぞれ「n」、すなわちP1〜Pn符号の全数に設定した。
まず、ステップS101において、シフトレジスタ101は、シフトレジスタ処理を行う。
この処理は、上述の従来のシフトレジスタ201によるシフトレジスタ処理と同様に行う。
具体的には、FFT出力データをシフトレジスタ101のD1に格納、記憶する。このD1に格納の際、シフトレジスタ101の内容を全て1ビットずつ右にシフトする。すなわち、シフトレジスタ101に入っているデータを1ビットずつ右シフトして、D1〜Dnにデータを記憶する。
つまり、DnにDn−1のデータを代入し、Dn−1にDn−2のデータを代入し …… D2にD1のデータを代入し、D1にFFT出力データの1ビット分を代入する。
この処理は、上述の従来のシフトレジスタ201によるシフトレジスタ処理と同様に行う。
具体的には、FFT出力データをシフトレジスタ101のD1に格納、記憶する。このD1に格納の際、シフトレジスタ101の内容を全て1ビットずつ右にシフトする。すなわち、シフトレジスタ101に入っているデータを1ビットずつ右シフトして、D1〜Dnにデータを記憶する。
つまり、DnにDn−1のデータを代入し、Dn−1にDn−2のデータを代入し …… D2にD1のデータを代入し、D1にFFT出力データの1ビット分を代入する。
次に、ステップS102において、データ有無識別部103は、Dnにデータがあるか否かを判定する。すなわち、シフトレジスタ101のD1〜Dnの全てにFFT出力データが格納されているか否かを判定する。
Yes、すなわちD1〜Dnの全てにFFT出力データが入っている場合、データ有無識別部103は、処理をステップS103に進める。
No、すなわちD1〜Dnの全てにはデータがない場合には、データ有無識別部103は、処理をステップS110に進めてリセット処理を行う。
Yes、すなわちD1〜Dnの全てにFFT出力データが入っている場合、データ有無識別部103は、処理をステップS103に進める。
No、すなわちD1〜Dnの全てにはデータがない場合には、データ有無識別部103は、処理をステップS110に進めてリセット処理を行う。
次に、ステップS103にて、データ符号識別部104は、シフトレジスタ101のD1〜Dnのカウンタi番目の箇所のデータであるDiと、ROM102のカウンタi番目の箇所のデータであるPiの符号が一致するか否か判定する。すなわち、Di=1でPi=1、又はDi=0でPi=0等の場合に、符号が一致すると判定する。それ以外の場合には、一致しないと判定する。この符号の一致又は不一致により、後述する相関検出方法(正の相関若しくは負の相関)を決定する。
なお、PnとDnのみで判定する場合、Dn=1でPn=1の場合(DnとPnはマイナス)又はDn=0でPn=0(DnとPnはプラスか0)の場合、同一符号と判定する。
Yes、すなわち符号が一致する場合、データ符号識別部104は、処理をステップS104に進める。
No、すなわち符号が一致しない場合、データ符号識別部104は、処理をステップS105に進める。
なお、PnとDnのみで判定する場合、Dn=1でPn=1の場合(DnとPnはマイナス)又はDn=0でPn=0(DnとPnはプラスか0)の場合、同一符号と判定する。
Yes、すなわち符号が一致する場合、データ符号識別部104は、処理をステップS104に進める。
No、すなわち符号が一致しない場合、データ符号識別部104は、処理をステップS105に進める。
符号が一致する場合、ステップS104にて、データ符号識別部104は、正相関フラグオン処理を行う。
具体的には、データ符号識別部104は、符号が一致であれば、プリアンブルの自己相関が正相関であるように相関検出方法を設定し、正相関フラグをオンにする処理を行う。
この際、データ符号識別部104は、負相関フラグについては、そのままの状態を保つ。すなわち、負相関フラグは、オン(1)の場合はオンのまま、オフ(0)の場合はオフのままにする。
具体的には、データ符号識別部104は、符号が一致であれば、プリアンブルの自己相関が正相関であるように相関検出方法を設定し、正相関フラグをオンにする処理を行う。
この際、データ符号識別部104は、負相関フラグについては、そのままの状態を保つ。すなわち、負相関フラグは、オン(1)の場合はオンのまま、オフ(0)の場合はオフのままにする。
符号が一致しない場合、ステップS105にて、データ符号識別部104は、負相関フラグオン処理を行う。
すなわち、データ符号識別部104は、符号が不一致であれば、プリアンブルの自己相関が負相関であるように相関検出方法を設定し、負相関プラグをオンにする処理を行う。
この際、データ符号識別部104は、正相関フラグについては、そのままの状態を保つ。
すなわち、データ符号識別部104は、符号が不一致であれば、プリアンブルの自己相関が負相関であるように相関検出方法を設定し、負相関プラグをオンにする処理を行う。
この際、データ符号識別部104は、正相関フラグについては、そのままの状態を保つ。
次に、ステップS106にて、データ符号識別部104は、正相関フラグと負相関フラグの両方のフラグが同じ値(オン又はオフ)であるか否か判定する。すなわち、正相関フラグの値=負相関フラグの値であるか否か判定する。
より詳細に説明すると、正相関フラグと負相関プラグの2つの相関フラグが2つともオン又は2つともオフである場合には、正と負の相関が同時に出ることはないので位相反転等が起こったとしてYesと判定する。また、正相関フラグと負相関プラグの一方のみオンであれば、それぞれ正の相関又は負の相関を算出可能であるためNoと判定する。
Yesの場合、データ符号識別部104は、処理をステップS110に進めて、プリアンブル相関を計算せず、リセット処理のみを行う。
Noの場合、データ符号識別部104は、1つのイネーブル信号を積和演算部105に送信し、更に処理をステップS107に進める。
より詳細に説明すると、正相関フラグと負相関プラグの2つの相関フラグが2つともオン又は2つともオフである場合には、正と負の相関が同時に出ることはないので位相反転等が起こったとしてYesと判定する。また、正相関フラグと負相関プラグの一方のみオンであれば、それぞれ正の相関又は負の相関を算出可能であるためNoと判定する。
Yesの場合、データ符号識別部104は、処理をステップS110に進めて、プリアンブル相関を計算せず、リセット処理のみを行う。
Noの場合、データ符号識別部104は、1つのイネーブル信号を積和演算部105に送信し、更に処理をステップS107に進める。
ステップS107において、データ有無識別部103は、アドレスカウント処理を行う。
具体的には、データ有無識別部103は、アドレスカウンタであるカウンタiをインクリメントする。
具体的には、データ有無識別部103は、アドレスカウンタであるカウンタiをインクリメントする。
次に、ステップS108にて、カウンタiのアドレスが所定のビット数である最大値であるか否か判定する。この所定のビット数は、ショートシンボルやロングシンボルの周波数等を基に、ビット単位で設定することができる。
Yesの場合、データ有無識別部103は、もう1つのイネーブル信号を積和演算部105に送信し、処理をステップS109に進める。
Noの場合、データ有無識別部103は、処理をステップS103に戻す。
Yesの場合、データ有無識別部103は、もう1つのイネーブル信号を積和演算部105に送信し、処理をステップS109に進める。
Noの場合、データ有無識別部103は、処理をステップS103に戻す。
ここで、図4を参照して、シフトレジスタ101のD1〜Dnと、ROM102の保持プリアンブルデータのP1〜Pnと、データ符号識別部104の正相関フラグと負相関フラグの関係を説明する。図4は、データ有無識別部103のカウンタiを1〜nまでインクリメントして、ステップS103〜ステップS108のループ内の処理を行った例を示している。
図4(a)は、D1〜Dnのデータと、P1〜Pnのデータが全て一致している場合の例である。この場合は、正相関フラグのみがずっとオン(1)の状態となる。このため、最終的に、正相関フラグのみがオンになる。これにより、正の相関を求められる。
図4(b)は、D1〜Dnのデータと、P1〜Pnのデータが全て不一致の場合の例である。この場合は、負相関フラグのみがずっとオン(1)の状態となる。このため、最終的に、負相関フラグのみがオンになる。これにより、負の相関を求められる。
図4(c)は、D1〜Dnのデータと、P1〜Pnのデータが一部不一致の場合の例である。図4(c)の例の場合は、データが一致しているカウンタi=3の場合まで、正相関フラグのみオン(1)になっているものの、カウンタi=4のところでデータが一致せず負相関フラグもオン(1)になる。すなわち、正相関フラグと負相関フラグの両方ともオン(1)となり、異常値としてステップS110のリセット処理のみ行う。
図4(a)は、D1〜Dnのデータと、P1〜Pnのデータが全て一致している場合の例である。この場合は、正相関フラグのみがずっとオン(1)の状態となる。このため、最終的に、正相関フラグのみがオンになる。これにより、正の相関を求められる。
図4(b)は、D1〜Dnのデータと、P1〜Pnのデータが全て不一致の場合の例である。この場合は、負相関フラグのみがずっとオン(1)の状態となる。このため、最終的に、負相関フラグのみがオンになる。これにより、負の相関を求められる。
図4(c)は、D1〜Dnのデータと、P1〜Pnのデータが一部不一致の場合の例である。図4(c)の例の場合は、データが一致しているカウンタi=3の場合まで、正相関フラグのみオン(1)になっているものの、カウンタi=4のところでデータが一致せず負相関フラグもオン(1)になる。すなわち、正相関フラグと負相関フラグの両方ともオン(1)となり、異常値としてステップS110のリセット処理のみ行う。
ステップS109にて、積和演算部105は、相関算出処理を行う。
具体的には、積和演算部105は、データ有無識別部103とデータ符号識別部104の上述のステップS106とステップS108に係る2つのイネーブル信号での指示を受けて、積和演算を開始する。
この積和演算は、上述の正相関フラグのみがオンの場合には、シフトレジスタ101に蓄積されたデータは符号がすべて一致している。このため、積和演算部105は、正の相関を求める。
具体的には、図5の従来のプリアンブル相関部25のステップS202の処理と同様の演算を行い、プリアンブル相関(正の相関)を求める。すなわち、積和演算部105は、上述の式(1)と同様の式(2)を用いて相関結果を求める:
相関結果 = ΣPnDn …… 式(2)
具体的には、積和演算部105は、データ有無識別部103とデータ符号識別部104の上述のステップS106とステップS108に係る2つのイネーブル信号での指示を受けて、積和演算を開始する。
この積和演算は、上述の正相関フラグのみがオンの場合には、シフトレジスタ101に蓄積されたデータは符号がすべて一致している。このため、積和演算部105は、正の相関を求める。
具体的には、図5の従来のプリアンブル相関部25のステップS202の処理と同様の演算を行い、プリアンブル相関(正の相関)を求める。すなわち、積和演算部105は、上述の式(1)と同様の式(2)を用いて相関結果を求める:
相関結果 = ΣPnDn …… 式(2)
また、上述の負相関フラグのみがオンの場合には、シフトレジスタ101に蓄積されたデータは符号がすべて反転している。このため、積和演算部105は、符号を反転させた負のプリアンブル相関(負の相関)を求める。
すなわち、積和演算部105は、下記の式(3)のようにPnかDnを反転させて相関結果を求める。
相関結果 = Σ{NOT(Pn)Dn} …… 式(3)
すなわち、積和演算部105は、下記の式(3)のようにPnかDnを反転させて相関結果を求める。
相関結果 = Σ{NOT(Pn)Dn} …… 式(3)
これらの計算を行って、プリアンブル相関の相関結果を算出した後、プリアンブル相関部15は、タイミング調整を行う。
次に、ステップS110において、データ有無識別部103とデータ符号識別部104とはリセット処理を行う。
具体的には、データ有無識別部103は、カウンタiに0を代入する。
また、データ符号識別部104は、正相関フラグと負相関プラグをそれぞれオフ(0)に設定する。
以上により、本発明の実施の形態に係るプリアンブル相関処理を終了する。
具体的には、データ有無識別部103は、カウンタiに0を代入する。
また、データ符号識別部104は、正相関フラグと負相関プラグをそれぞれオフ(0)に設定する。
以上により、本発明の実施の形態に係るプリアンブル相関処理を終了する。
なお、プリアンブル相関処理は、FFTデータがシフトレジスタ101に入力された際に適宜実行することができる。
また、FFTデータがシフトレジスタ101に入力されない場合には、プリアンブル相関部15をスタンバイ状態にして消費電力を抑えることができる。
また、FFTデータがシフトレジスタ101に入力されない場合には、プリアンブル相関部15をスタンバイ状態にして消費電力を抑えることができる。
以上のように構成することで、以下のような効果を得ることができる。
まず、従来技術1のような従来の無線通信装置の場合、プリアンブル長が長いと、積和の演算回数が多くなり処理量が増大するという問題点があった。
これに対して、本発明の実施の形態に係る無線通信装置10は、データ有無識別部103により、相関検出の際、シフトレジスタ101を参照し、FFT出力データが蓄積されているか判断する。
また、データ符号識別部104の正相関フラグと負相関フラグを用いて、プリアンブルデータの符号が全て一致か全て不一致の場合のみプリアンブル相関を求める処理を行う。
このように構成するため、本発明の実施の形態に係る無線通信装置10は、積和演算の処理を少なくすることができ、回路の規模を抑えて、消費電力を抑えることができる。
また、本発明の実施の形態に係る無線通信装置10は、送受信機器の周波数発信器により、キャリア周波数の誤差が発生し、この誤差やフェージング等の影響で位相回転が発生して符号反転が起きた場合でも、負の相関の条件に沿ったプリアンブル相関の検出を行うことができる。これにより、OFDMによる通信の信頼性を高くし、ノイズを減少させることができる。
まず、従来技術1のような従来の無線通信装置の場合、プリアンブル長が長いと、積和の演算回数が多くなり処理量が増大するという問題点があった。
これに対して、本発明の実施の形態に係る無線通信装置10は、データ有無識別部103により、相関検出の際、シフトレジスタ101を参照し、FFT出力データが蓄積されているか判断する。
また、データ符号識別部104の正相関フラグと負相関フラグを用いて、プリアンブルデータの符号が全て一致か全て不一致の場合のみプリアンブル相関を求める処理を行う。
このように構成するため、本発明の実施の形態に係る無線通信装置10は、積和演算の処理を少なくすることができ、回路の規模を抑えて、消費電力を抑えることができる。
また、本発明の実施の形態に係る無線通信装置10は、送受信機器の周波数発信器により、キャリア周波数の誤差が発生し、この誤差やフェージング等の影響で位相回転が発生して符号反転が起きた場合でも、負の相関の条件に沿ったプリアンブル相関の検出を行うことができる。これにより、OFDMによる通信の信頼性を高くし、ノイズを減少させることができる。
また、本発明の実施の形態に係る無線通信装置10は、受信フレームに含まれる受信プリアンブルデータであるFFT出力データとROM102に記憶している保持プリアンブルデータとの相関を求めて同期タイミングを得る無線通信装置において、受信プリアンブルデータが順次蓄積されるシフトレジスタ101と、シフトレジスタ101のD1〜Dnの全てにFFT出力データが蓄積された否か判断するデータ有無識別部103と、データ有無識別部103でシフトレジスタのD1〜Dnの全てにFFT出力データが蓄積されたと判断されたとき、シフトレジスタ101に蓄積されたD1〜DnのFFT出力データの符号とROM102の保持プリアンブルデータであるP1〜Pnの符号が一致しているか否か判断するデータ符号識別部104と、データ符号識別部104で第1の所定数以上一致していると判断されたとき、正の相関処理を行う一方、第2の所定数以上一致していないと判断されたとき、符号を反転させた負の相関処理を行う相関処理手段とを備えることを特徴とする。
また、本発明の実施の形態に係るプリアンブル相関の処理量短縮方法は、ディジタル復調の同期処理で行うプリアンブル検出を行うにあたり、フェージング等の影響で位相回転が発生して符号反転が起きた場合でも、正相関又は負相関にてプリアンブル相関を検出することを特徴とする。
なお、上記実施の形態の構成及び動作は例であって、本発明の趣旨を逸脱しない範囲で適宜変更して実行することができることは言うまでもない。
10 無線通信装置
11 RF部
12 直交検波部
13 A/D変換部
14 フィルタ部
15、25 プリアンブル相関部
16 デコーダ部
101、201 シフトレジスタ
102、202 ROM
103 データ有無識別部
104 データ符号識別部
105、205 積和演算部
11 RF部
12 直交検波部
13 A/D変換部
14 フィルタ部
15、25 プリアンブル相関部
16 デコーダ部
101、201 シフトレジスタ
102、202 ROM
103 データ有無識別部
104 データ符号識別部
105、205 積和演算部
Claims (1)
- 受信フレームに含まれる受信プリアンブルデータと所定の保持プリアンブルデータとの相関を求めて同期タイミングを得る無線通信装置において、
前記受信プリアンブルデータが順次蓄積されるシフトレジスタと、
前記シフトレジスタの全てに前記受信プリアンブルデータが蓄積されたか否か判断する第1の判断手段と、
前記第1の判断手段で前記シフトレジスタの全てに前記受信プリアンブルデータが蓄積されたと判断されたとき、前記シフトレジスタに蓄積された該受信プリアンブルデータの符号と前記保持プリアンブルデータの符号が一致しているか否か判断する第2の判断手段と、
前記第2の判断手段で前記符号が第1の所定数以上一致していると判断されたとき、正の相関処理を行う一方、前記符号が第2の所定数以上不一致であると判断されたとき、符号を反転させた負の相関処理を行う相関処理手段と
を備えることを特徴とする無線通信装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010156386A JP2012019424A (ja) | 2010-07-09 | 2010-07-09 | 無線通信装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010156386A JP2012019424A (ja) | 2010-07-09 | 2010-07-09 | 無線通信装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2012019424A true JP2012019424A (ja) | 2012-01-26 |
Family
ID=45604314
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010156386A Pending JP2012019424A (ja) | 2010-07-09 | 2010-07-09 | 無線通信装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2012019424A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013168716A (ja) * | 2012-02-14 | 2013-08-29 | National Institute Of Information & Communication Technology | 受信信号判定装置及び方法 |
-
2010
- 2010-07-09 JP JP2010156386A patent/JP2012019424A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013168716A (ja) * | 2012-02-14 | 2013-08-29 | National Institute Of Information & Communication Technology | 受信信号判定装置及び方法 |
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