JP2011525261A5

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Info

Publication number: JP2011525261A5
Application number: JP2010546000A
Authority: JP
Filing date: 2009-02-05
Publication date: 2012-03-22
Anticipated expiration: 2029-02-05

Claims

回路設計における使用のためのライブラリの最適化のための方法であって、
初期回路ネットリストを提供するステップと、
１つまたはより多くの既存セルの組を提供するステップと、
前記１つまたはより多くの既存セルの組に加えて、１つまたはより多くの追加的に許容可能なセルの組を提供するステップと、
少なくとも１つのコンピュータプロセッサを用いて、最初から存在するセルの組、および、許容可能セルの追加的な組を考慮して実行コストを低減するセルを検索するために、前記初期回路ネットリストを解析するステップとを備え、
前記解析するステップは、前記最初から存在するセルの組および前記許容可能セルの追加的な組を考慮しながら、前記回路を再マッピングするステップを含み、
前記方法は、
潜在的に設計コストを低減する、前記既存セルのサブセットおよび前記許容可能セルのサブセットを含む、１つまたはより多くの新しいセルライブラリ仕様および記述を出力するステップと、
新しい再マッピングされたネットリストを出力するステップとを備え、
前記許容可能機能の追加的な組は、組合せ論理機能を実現するために、両方のトランジスタ平面における直列のスイッチの数についての正確な下限内のスイッチの最大許容数によって非明示的に定義される、方法。
前記初期回路ネットリストは、複数のセルまたはブール方程式の表現の少なくとも１つによって提供される、請求項１に記載の方法。
前記許容可能セルの追加的な組は、
追加的に利用可能な機能またはセルを列挙する、少なくとも１つの明示的な組を含む、請求項１に記載の方法。
前記許容可能セルの追加的な組は、
追加的に利用可能なセルを列挙する明示的な組を含み、
追加的な許容可能な論理関数の各々は異なる実行例を有し得る、請求項１に記載の方法。
前記許容可能セルの追加的な組は、
いくつかのパラメータを通して非明示的に定義された機能またはセルの組を含む、請求項１記載の方法。
前記許容可能セルの追加的な組は、
許容される最大の入力数によって非明示的に定義された機能またはセルの組を含む、請求項１に記載の方法。
前記許容可能セルの追加的な組は、
直列または並列結合された、直列および並列のスイッチの最大数によって非明示的に定義された機能またはセルの組を含む、請求項１に記載の方法。
前記許容可能セルの追加的な組は、
前記関数のバイナリデシジョンダイアグラム（ＢＤＤ）実行例における直列のアークの最大数によって非明示的に定義されたセルの組を含む、請求項１に記載の方法。
前記許容可能セルの追加的な組は、
一般的なトランジスタ実行例における直列のスイッチの最大許容数によって非明示的に定義される機能またはセルの組を含む、請求項１に記載の方法。
前記１つまたはより多くの既存セルの組は、空の組を含む、請求項１に記載の方法。
前記１つまたはより多くの既存セルの組は、許容されない組を含む、請求項１に記載の方法。
前記１つまたはより多くの追加的に許容可能なセルの組は、非明示的に記述された組を含む、請求項１に記載の方法。
前記１つまたはより多くの追加的に許容可能なセルの組は、前記非明示的に記述された組を含むとともに、さらに明示的な記述も含む、請求項１２に記載の方法。
回路設計における使用のために、非一時的なコンピュータ読込可能媒体を用いて統合されるライブラリを最適化するためのコンピュータプログラム製品であって、
前記コンピュータ読込可能媒体は、少なくとも１つのプロセッサで実行可能なコードを含み、
前記コンピュータプログラム製品は、
初期回路ネットリストを提供するためのコンピュータ読込可能コードと、
１つまたはより多くの組の既存セルを提供するためのコンピュータ読込可能コードと、
前記１つまたはより多くの既存セルの組に加えて、１つまたはより多くの組の追加的な許容可能セルの組を提供するためのコンピュータ読込可能コードと、
最初から存在するセルの組、および、許容可能セルの追加的な組を考慮して実行コストを低減するセルを検索するように、前記初期回路ネットリストを解析するためのコンピュータ読込可能コードと、
潜在的に設計コストを低減する、前記既存セルのサブセットおよび前記許容可能セルのサブセットを含む、１つまたはより多くの新しいセルライブラリ仕様および記述を出力するためのコンピュータ読込可能コードとを備え、
前記許容可能機能の追加的な組は、組合せ論理機能を実現するために、両方のトランジスタ平面における直列のスイッチの数についての正確な下限内のスイッチの最大許容数によって非明示的に定義される、コンピュータプログラム製品。
前記最初から存在するセルの組および前記許容可能セルの追加的な組を考慮しながら、前記回路を再マッピングするためのコンピュータ読込可能コードを備える、請求項１４に記載のコンピュータプログラム製品。
新しい再マッピングされたネットリストを出力するためのコンピュータ読込可能コードを備える、請求項１５に記載のコンピュータプログラム製品。
前記許容可能セルの追加的な組は、
追加的に利用可能な機能またはセルを列挙する、少なくとも１つの明示的な組を含む、請求項１６に記載のコンピュータプログラム製品。
前記許容可能セルの追加的な組は、
追加的に利用可能なセルを列挙する明示的な組を含み、
追加的に許容可能な論理関数の各々は異なる実行例を有し得る、請求項１６に記載のコンピュータプログラム製品。
前記１つまたはより多くの追加的に許容可能なセルの組は、多くの入力によって記述される、請求項１４に記載のコンピュータプログラム製品。
前記１つまたはより多くの追加的に許容可能なセルの組は、直列−並列の実行例における、多くの直列および並列のトランジスタによって記述される、請求項１４に記載のコンピュータプログラム製品。
前記１つまたはより多くの追加的に許容可能なセルの組は、バイナリデシジョンダイアグラム（ＢＤＤ）の高さによって記述される、請求項１４に記載のコンピュータプログラム製品。
前記１つまたはより多くの追加的に許容可能なセルの組は、一般的なスイッチ実行例において達成可能な最小長さのトランジスタチェーンによって記述される、請求項１４に記載のコンピュータプログラム製品。
前記１つまたはより多くの既存セルの組は、空の組を含む、請求項１４に記載のコンピュータプログラム製品。
前記１つまたはより多くの既存セルの組の少なくとも一部分は、「使用不可」と示されるようにマーキングされる、請求項１４に記載のコンピュータプログラム製品。
前記初期回路ネットリストは、レジスタ転送レベル（ＲＴＬ）記述から取得される、請求項１４に記載のコンピュータプログラム製品。