JP2011505072A5

JP2011505072A5 -

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Publication number: JP2011505072A5
Application number: JP2010535211A
Authority: JP
Filing date: 2008-11-21
Publication date: 2011-10-20

Claims

電磁放射を放出する少なくとも１つの半導体チップ（１）を備えており、かつ接続アセンブリ（２）を備えている、オプトエレクトロニクス部品のチップアセンブリであって、
− 前記接続アセンブリ（２）が、互いに電気的に絶縁されている面（３，４）を有し、
− 少なくとも２つの電気的に絶縁されている導体（９，１０）が、少なくとも２つの面（３，４）に配置されており、
− 少なくとも１つの面（３，４）が空洞（６）を有し、
− 前記半導体チップ（１）が、前記空洞（６）の中に配置されており、少なくとも２つの接続位置（７，８）を有し、
− 前記接続位置（７，８）のそれぞれが、それぞれの１つの前記導体（９，１０）に導電接続されており、
− 少なくとも一方の前記面（４）が放熱面であり、
− 少なくとも１つの第２の半導体チップ（１）が前記空洞（６）の中に設けられており、
− 前記第２の半導体チップ（１）が、同様に少なくとも２つの接続位置（７，８）を有し、
− 電気的に絶縁されている少なくとも２つのさらなる導体が、少なくとも２つの面（３，４）に配置されており、
− 前記第２の半導体チップの前記接続位置（７，８）のそれぞれが、前記さらなる導体のそれぞれの１つに導電接続されており、
− 前記面（３，４）の少なくとも１つが電気的に絶縁されるように構成されている、
チップアセンブリ。
前記放熱面が分割されており、前記半導体チップ（１）のそれぞれにおいて個別に熱を最適に放散させ得るように、複数の部分が空間的に互いに隔てられている、請求項１に記載のチップアセンブリ。
前記半導体チップ（１）を、前記チップアセンブリの中で、直列もしくは並列、またはその両方において相互接続することができる、請求項１または請求項２に記載のチップアセンブリ。
前記チップアセンブリが光学素子（１４）を有する、請求項１から請求項３のいずれかに記載のチップアセンブリ。
前記接続アセンブリが第３の面（５）を有し、前記第３の面（５）が前記光学素子（１４）の保持面として具体化されている、請求項１から請求項４のいずれかに記載のチップアセンブリ。
前記導体（９，１０）が、プラグコンタクト、はんだ付けピン、圧接接続のうちの少なくとも１つの形における電気接続部（１２）に導電接続されている、請求項１から請求項５のいずれかに記載のチップアセンブリ。
前記半導体チップ（１）が電気絶縁性の白金基板（１７ｂ）を有する、請求項１から請求項６のいずれかに記載のチップアセンブリ。
前記放熱面（４）が、ヒートシンクであり、導電性の冷却体に直接的に熱結合することができる、請求項１から請求項７のいずれかに記載のチップアセンブリ。
オプトエレクトロニクス部品の接続アセンブリであって、
− 前記接続アセンブリが、互いに電気的に絶縁されている複数の面から構築されており、
− 電気的に絶縁されている少なくとも２つの導体が少なくとも２つの面に配置されており、
− 個々の前記面がプラスチックによって封止されており、
− 前記接続アセンブリの第１の面が接続面であり、
− 前記接続アセンブリの第２の面が放熱面であり、
− 電気的に絶縁されている少なくとも２つのさらなる導体が、少なくとも２つの面（３，４）に配置されており、
− 前記面（３，４）の少なくとも１つが電気的に絶縁されるように構成されている、
接続アセンブリ。
ハウジングと、カバーと、電気接続部と、請求項９に記載の接続アセンブリと、を備えているＬＥＤであって、
前記電気接続部が前記導体に導電接続されており、少なくとも１つの半導体チップが前記空洞の中に収容されている、
ＬＥＤ。
請求項１から請求項８のいずれかに記載のチップアセンブリを製造する方法であって、
− 第１のリードフレームを形成し、前記第１のリードフレームを接続リードフレームとして具体化するステップと、
− 第２のリードフレームを形成し、前記第２のリードフレームを放熱リードフレームとして具体化するステップと、
− 前記リードフレームを射出成型法によって封止するステップと、
− 少なくとも一方のリードフレームの中に空洞を形成するステップと、
− 前記空洞の中に半導体チップを収容するステップと、
− 前記半導体チップを前記リードフレームに電気的に接続するステップと、
− 前記空洞の中で前記半導体チップをポッティングするステップと、
を含んでいる、方法。
前記熱伝導リードフレームが空間的に分割されており、これによって、半導体チップのそれぞれにおいて熱が最適に放散される、請求項１１に記載の方法。