JP2011259332A

JP2011259332A - 画像処理装置および方法

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Publication number: JP2011259332A
Application number: JP2010133559A
Authority: JP
Inventors: Akihiro Okumura; 明弘奥村
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2010-06-11
Filing date: 2010-06-11
Publication date: 2011-12-22
Also published as: US20110304773A1; CN102281390A

Abstract

【課題】分割画面の境界付近に表示されている画素について、適切にノイズを低減して表示することができるようにする。
【解決手段】各ＩＩＲフィルタＬＳＩおよび各メモリの組み合わせによって、それぞれ１つのＩＩＲフィルタが構成される。ノイズ低減処理が施された分割画面１の画像の画素のデータはメモリ２１１−１に記憶され、分割画面２、３、４の画像の画素のデータはメモリ２１１−２乃至メモリ２１１−４に記憶される。加重平均を行う際に必要となる１フレーム前の画像における対応する画素の画素値のデータは、セレクタ２１３を介してメモリ２１１−１乃至メモリ２１１−４から読み出され、例えば、ＩＩＲフィルタＬＳＩ２１２−１が画素値を累積的に加重平均する際に、メモリ２１１−２に記憶されている画素値のデータを読み出すことが可能となる。
【選択図】図６

Description

本発明は、画像処理装置および方法に関し、特に、分割画面の境界付近に表示されている画素について、適切にノイズを低減して表示することができるようにする画像処理装置および方法に関する。

動画の映像信号は、フレーム周期で類似の画像情報が繰り返される信号であり、フレーム間の相関が非常に強い。一方、映像信号は符号化歪やノイズ成分とは相関がないので、映像信号をフレーム単位で時間平均すると、信号成分はほとんど変化せず、歪やノイズ成分のみが小さくなるから、歪やノイズを低減することができる。このような映像信号の特性を利用してノイズを低減する装置として、動き検出フレーム巡回型ノイズ低減装置が提案されている（例えば、特許文献１参照）。

従来のノイズ低減装置は、動きベクトルを検出し、動きベクトルに基づいて動き成分を求め、画像の動き成分に応じて巡回係数を変え、巡回係数に基づいて現フレームの画素と前フレームの対応画素を加重平均して出力映像信号を生成する構成とされている。従って、動き補償した対応画素を累積的に加重平均することとなり、残像の発生を防止しながらノイズを低減できるようになされている。

また、近年、デジタルシネマやホームシアターなどの分野や、次世代ＴＶの動向などにより４Ｋ２Ｋやそれ以上の解像度をもつディスプレイなどが出現しているため、例えば、画面分割処理など、より高精細画像にも対応できるようなシステムが要求されている。このようなシステムを従来の動き検出フレーム巡回型ノイズ低減装置を用いて実現する場合、フィルタＬＳＩとメモリで構成されることになる。

特開２００４−８８２３４号公報

しかしながら、従来の方式で画面分割処理を行った場合、例えば、パン画像を画面分割処理した場合には、所定の分割画面の処理結果が他の分割画面の表示に必要となる。従来のハードウェア構成では、所定の分割画面の処理結果が他の分割画面に伝えることができないために、画質劣化を起こすことがあった。

本発明はこのような状況に鑑みてなされたものであり、分割画面の境界付近に表示されている画素について、適切にノイズを低減して表示することができるようにするものである。

本発明の第１の側面は、ディスプレイの画面を、それぞれ同一の画素数を有するｎ個の領域に分割することにより得られるｎ個の分割画面にそれぞれ動画として表示される画像の画像信号の入力を受け付けるｎ個の入力受付手段と、前記ｎ個の入力受付手段からそれぞれ入力された画像信号に対応する前記ｎ個の分割画面の１フレーム分の画像のそれぞれにおいて、相対的に同じ位置となる画素を処理対象画素として前記処理対象画素を、前記フレーム毎に累積的に加重平均するｎ個の累積加重平均手段と、前記累積的に加重平均された前記ｎ個の分割画面のそれぞれの画素を、１フレーム分記憶するｎ個のメモリと、前記ｎ個の累積加重平均手段のいずれかが出力する制御信号に基づいて、前記ｎ個の累積加重平均手段のそれぞれがアクセスするメモリを切り替えるアクセス切り替え手段とを備える画像処理装置である。

前記累積加重平均手段のそれぞれは、前記処理対象の画素を中心とする複数の画素で構成される処理対象ブロックを抽出し、前記処理対象画素が含まれるフレームの１フレーム前の画像において前記処理対象画素と同一の座標の画素を中心とした所定の範囲内の画素を、前記メモリのそれぞれから読み出し、前記メモリから読み出された画素に基づいて、前記処理対象画素のブロックと同一の数の画素で構成される複数の比較ブロックを抽出し、前記処理対象ブロックと、前記比較ブロックの類似度に基づいて、１フレーム前の画像において前記処理対象画素に対応する画素を特定し、前記処理対象画素の値と、前記１フレーム前の画像において前記処理対象画素に対応する画素の値とを、巡回係数に基づいて加重平均するようにすることができる。

前記累積加重平均手段の少なくともいずれか１つが、前記比較ブロックに用いられる画素として、前記処理対象画素の画像の分割画面とは別の分割画面の画像の画素を読み出す場合、前記別の分割画面の画素を記憶しているメモリを特定する制御信号を出力するようにすることができる。

前記処理対象の画素が、矩形として構成される前記分割画面の一辺に対応する境界線から所定の距離以内に位置する場合、前記比較ブロックに用いられる画素として、前記処理対象画素の画像の分割画面とは別の分割画面の画像の画素が読み出され、前記制御信号は、前記境界線に隣接する前記別の分割画面の位置を表す座標として出力されるようにすることができる。

前記境界線に隣接する分割画面が存在しない場合、アクセス切り替え手段は、前記累積加重平均手段にダミーデータを供給するようにすることができる。

前記累積加重平均手段は、ＬＳＩとして構成されるようにすることができる。

本発明の第１の側面は、ｎ個の入力受付手段が、ディスプレイの画面を、それぞれ同一の画素数を有するｎ個の領域に分割することにより得られるｎ個の分割画面にそれぞれ動画として表示される画像の画像信号の入力を受け付け、ｎ個の累積加重平均手段が、前記ｎ個の入力受付手段からそれぞれ入力された画像信号に対応する前記ｎ個の分割画面の１フレーム分の画像のそれぞれにおいて、相対的に同じ位置となる画素を処理対象画素として前記処理対象画素を、前記フレーム毎に累積的に加重平均し、ｎ個のメモリが、前記累積的に加重平均された前記ｎ個の分割画面のそれぞれの画素を、１フレーム分記憶するステップを含み、前記ｎ個の累積加重平均手段のいずれかが出力する制御信号に基づいて、前記ｎ個の累積加重平均手段のそれぞれがアクセスする前記メモリが切り替えられる画像処理方法である。

本発明の第１の側面においては、ディスプレイの画面を、それぞれ同一の画素数を有するｎ個の領域に分割することにより得られるｎ個の分割画面にそれぞれ動画として表示される画像の画像信号の入力が受け付けられ、前記入力された画像信号に対応する前記ｎ個の分割画面の１フレーム分の画像のそれぞれにおいて、相対的に同じ位置となる画素を処理対象画素として前記処理対象画素が、前記フレーム毎に累積的に加重平均され、前記累積的に加重平均された前記ｎ個の分割画面のそれぞれの画素が、１フレーム分ｎ個のメモリに記憶され、ｎ個の累積加重平均手段のいずれかが出力する制御信号に基づいて、前記ｎ個の累積加重平均手段のそれぞれがアクセスする前記メモリが切り替えられる。

本発明の第２の側面は、ディスプレイの画面を、それぞれ同一の画素数を有するｎ個の領域に分割することにより得られるｎ個の分割画面にそれぞれ動画として表示される画像の画像信号の入力を受け付けるｎ個の入力受付手段と、前記ｎ個の入力受付手段からそれぞれ入力された画像信号に対応する前記ｎ個の分割画面の１フレーム分の画像のそれぞれにおいて、相対的に同じ位置となる画素を処理対象画素として前記処理対象画素の特徴量を、前記フレーム毎に累積的に加算するｎ個の累積加算手段と、前記累積的に加算された前記ｎ個の分割画面のそれぞれの画素の特徴量を、１フレーム分記憶するｎ個のメモリと、前記ｎ個の累積加算手段のいずれかが出力する制御信号に基づいて、前記ｎ個の累積加算手段のそれぞれがアクセスするメモリを切り替えるアクセス切り替え手段とを備える画像処理装置である。

本発明の第２の側面においては、ディスプレイの画面を、それぞれ同一の画素数を有するｎ個の領域に分割することにより得られるｎ個の分割画面にそれぞれ動画として表示される画像の画像信号の入力が受け付けられ、前記入力された画像信号に対応する前記ｎ個の分割画面の１フレーム分の画像のそれぞれにおいて、相対的に同じ位置となる画素を処理対象画素として前記処理対象画素の特徴量が、前記フレーム毎に累積的に加算され、前記累積的に加算された前記ｎ個の分割画面のそれぞれの画素の特徴量が、１フレーム分ｎ個のメモリに記憶され、前記ｎ個の累積加算手段のいずれかが出力する制御信号に基づいて、前記ｎ個の累積加算手段のそれぞれがアクセスするメモリを切り替えられる。

本発明によれば、分割画面の境界付近に表示されている画素について、適切にノイズを低減して表示することができる。

ＩＩＲフィルタの構成例を示すブロック図である。ＩＩＲフィルタをＬＳＩとして構成する場合の構成例を示すブロック図である。４Ｋ２Ｋの解像度の画像の画面が、分割画面１乃至分割画面４に分割される例を示す図である。従来の並列型ノイズ低減処理装置の構成例を示すブロック図である。ディスプレイの画面を４分割してノイズ低減処理を行う場合、問題となる例を説明する図である。本発明の一実施の形態に係る並列型ノイズ低減処理装置の構成例を示すブロック図である。図６のＩＩＲフィルタＬＳＩに共通して採用される構成例を示すブロック図である。拡張アドレスの制御信号を説明する図である。ノイズ低減処理を説明するフローチャートである。４Ｋ２Ｋの解像度の画像の画面が、分割画面１乃至分割画面４に分割される別の例を示す図である。４Ｋ２Ｋの解像度の画像の画面が、分割画面１乃至分割画面４に分割されるさらに別の例を示す図である。

以下、図面を参照して、本発明の実施の形態について説明する。

最初に、従来のフレーム巡回型ノイズ低減装置について説明する。例えば、動画の映像信号（画像信号）は、フレーム周期で類似の画像情報が繰り返される信号であり、フレーム間の相関が非常に強い。一方、映像信号は符号化歪やノイズ成分とは相関がないので、画像信号をフレーム単位で時間平均すると、信号成分はほとんど変化せず、歪やノイズ成分のみが小さくなるから、歪やノイズを低減することができる。このような画像信号の特性を利用してノイズを低減する装置が、フレーム巡回型ノイズ低減装置であり、ＩＩＲ（Infinite impulse response）フィルタとも称される。

図１は、ＩＩＲフィルタの構成例を示すブロック図である。同図において、ＩＩＲフィルタ１０は、乗算器２１、加算器２２、乗算器２３、巡回係数制御部２４、動きベクトル検出部２５、フレームメモリ２６を有する構成とされている。

このＩＩＲフィルタ１０は、入力された画像信号の各画素の画素値を累積的に加重平均することで、ノイズを低減するようになされている。

デジタル信号として、ＩＩＲフィルタ１０に入力された画像信号は、画素毎のデータとして乗算器２１に供給され、（１−Ｋ）により表わされる係数が乗じられるようになされている。ここで、Ｋは、巡回係数とされ、０≦Ｋ≦１とされる。巡回係数Ｋの値は、巡回係数制御部２４により、後述するように決定される。

乗算器２１の処理を経た画素値のデータは、加算器２２に供給され、乗算器２３の処理を経た画素値のデータと加算される。

乗算器２３は、フレームメモリ２６から出力される画素値のデータに巡回係数Ｋを乗じる演算を行うようになされている。

フレームメモリ２６には、１フレーム前の画像信号に対して乗算器２１と加算器２２の処理を施して得られた各画素値のデータが記憶されている。すなわち、フレームメモリ２６には、１フレーム前のＩＩＲフィルタ１０の出力データが記憶されているのである。

フレームメモリ２６は、動きベクトル検出部２５により検出された動きベクトルにより特定される座標の画素の画素値のデータを読み出して乗算器２３に供給するようになされている。

動きベクトル検出部２５は、例えば、入力された１フレーム分の画像信号における処理対象の画素とその周辺の複数の画素からなるブロックと、フレームメモリ２６に記憶されている１フレーム前の画像信号における複数の画素からなるブロックとの差分絶対値和を演算する。すなわち、例えば、いわゆるブロックマッチング処理が行われるようになされている。

ブロックマッチング処理では、注目画素（処理対象の画素）を含むブロックと、１フレーム前の画像における複数の画素からなる複数のブロックのそれぞれとの差分絶対値和が演算され、最も小さい差分絶対値和が得られたブロックが最も類似度の高いブロックとされる。例えば、１フレーム前の画像の中で注目画素と同一の座標位置となる画素を中心とした所定の探索範囲が設定され、その探索範囲内に位置する画素を用いて、注目画素のブロックと同一の画素数からなるブロックが複数抽出される。

動きベクトル検出部２５は、例えば、ブロックマッチング処理により処理対象の画素のブロックと最も類似度の高いブロックを特定することにより、処理対象の画素の動きベクトルを特定する。このように動きベクトルが特定されることにより、現在乗算器２１が処理している画素（処理対象の画素）に対応する１フレーム前の画素の座標が特定される。

フレームメモリ２６は、このようにして、処理対象の画素に対応する１フレーム前の画素の画素値のデータを読み出して乗算器２３に供給する。

そして、加算器２２は、上述したように、処理対象の画素の画素値のデータに（１−Ｋ）を乗じた値と、１フレーム前の画素の画素値のデータにＫを乗じた値を加算する。これにより、処理対象の画素の画素値が、１フレーム前の対応する画素の画素値と、巡回係数Ｋに基づいて加重平均されることになる。

巡回係数制御部２４は、動きベクトルの精度に基づいて巡回係数Ｋを決定するようになされている。動きベクトル検出部２５は、ブロックマッチング処理におけるブロックの最小差分絶対値和を残差成分として出力するようになされており、残差成分が小さいほど、動きベクトルの精度が高いと言える。

動きベクトルの精度が高い場合（残差成分が小さい場合）、１フレーム前の対応する画素を正確に特定できていると考えられるので、巡回係数制御部２４は、巡回係数Ｋの値を大きくする。これにより、１フレーム前の対応する画素の画素値の重みが増して加重平均されることになる。

動きベクトルの精度が低い場合（残差成分が大きい場合）、１フレーム前の対応する画素を正確に特定できていない可能性があるので、巡回係数制御部２４は、巡回係数Ｋの値を小さくする。これにより、処理対象の画素の画素値の重みが増して加重平均されることになる。

このように、ＩＩＲフィルタによるノイズ低減処理においては、入力された画像信号の各画素の画素値が累積的に加重平均されていくのである。つまり、処理対象の画素の画像のフレームより、１フレーム前の画像の画素の画素値を用いて、処理対象の画素の画素値が加重平均され、その加重平均された画素の画素値がフレームメモリ２６に記憶される。そして、次のフレームの画像信号が入力されたとき、そのフレームの処理対象の画素に対応する画素の画素値としてフレームメモリ２６に記憶された画素値が読み出される。このように、フレーム毎に画素値が累積的に加重平均されるのである。

なお、この例では、動きベクトル検出部２５により動きベクトルが特定されることにより動き補償が行われて、各画素の画素値が累積的に加重平均される例について説明したが、動き補償は行われないようにしてもよい。すなわち、画像の動きに係らず、処理対象画素の画素と同じ座標の画素が、常に、１フレーム前の対応する画素として特定されるようにしてもよい。

図１に示されるＩＩＲフィルタは、ＬＳＩとして構成することも可能である。図２は、ＩＩＲフィルタをＬＳＩとして構成する場合の構成例を示すブロック図である。この例では、ＩＩＲフィルタ５０がＬＳＩ５１とメモリ５２により構成されている。ＩＩＲフィルタ５０の端子ＩＮから画像信号が入力され、端子ＯＵＴからノイズ低減処理が施された画像信号が出力される。

図２のメモリ５２は、図１のフレームメモリ２６に対応する。すなわち、一般的に回路をＬＳＩ化する場合、メモリをＬＳＩの一部として構成することは困難であるため、ＬＳＩ５１から独立したメモリ５２が設けられている。

また、ＬＳＩ５１から独立したメモリ５２が設けられたことに伴い、ＬＳＩ５１には、メモリＩ／Ｆ（インタフェース）７３が設けられている。図２の例では、端子ＩＮがメモリＩ／Ｆ７３に接続されている。また、メモリＩ／Ｆ７３は、内部にバッファを有する構成とされ、例えば、動きベクトル検出部７１のブロックマッチング処理に用いられる画素の画素値のデータをバッファに保持することが可能である。

また、図２の動きベクトル検出部７１は、図１の動きベクトル検出部２５に対応し、演算部７２は、図１の乗算器２１乃至巡回係数制御部２４に対応する処理を実行する機能ブロックとされる。図２の例では、端子ＯＵＴが演算部７２に接続されている。

ところで、近年、デジタルシネマやホームシアターなどの分野において４Ｋ２Ｋ（またはそれ以上）の解像度をもつディスプレイが開発されている。ここで、４Ｋ２Ｋの解像度は、画面の水平方向の画素数が４Ｋ（４０９６）、垂直方向の画素数が２Ｋ（２０４８）であることを表している。

このようなディスプレイにおいても、やはりノイズの低減が必要であり、図１を参照して上述したようなＩＩＲフィルタによるノイズの低減が考えられる。しかし、ＩＩＲフィルタは、一般的にＬＳＩ化されて提供される場合が多く、そのようなＩＩＲフィルタの処理能力を考慮すると、２Ｋ１Ｋ（水平方向２Ｋ、垂直方向１Ｋの画素数）程度の解像度の画像に対してノイズを低減させることが限界である。

また、仮に、４Ｋ２Ｋの解像度の画像を処理できるＩＩＲフィルタを新たに開発しようとすると、極めて高価なものとなってしまう。４Ｋ２Ｋの解像度の場合、１フレームあたりの処理対象の画素数が約４倍となるため、非常に高いクロックレートで動作可能な回路基板やＬＳＩを構成する必要があるからである。

そこで、４Ｋ２Ｋの解像度の画像に対するノイズ低減処理を行う場合、例えば、図３に示されるように画面を４分割してノイズ低減処理を行うことが従来より提案されている。図３の例では、４Ｋ２Ｋの解像度の画像の画面が、分割画面１乃至分割画面４に分割されている。

図３における分割画面１乃至分割画面４のそれぞれは、２Ｋ１Ｋの解像度の画像と同じ画素数の画像となるので、ＬＳＩ化された一般的なＩＩＲフィルタを用いてノイズを低減することが可能となる。すなわち、１つの画面を４つの領域に分割して各領域について、それぞれ独立したノイズ低減処理を並列的に施すのである。

図４は、例えば、図３に示されるように４分割された分割画面のそれぞれを並列的に処理する従来の並列型ノイズ低減処理装置１００の構成例を示すブロック図である。

同図の例では、端子ＩＮ１に図３の分割画面１の画像信号が入力され、画素毎に画素値が累積的に加重平均されてノイズ低減処理が施されるようになされている。そして、ノイズ低減処理が施された分割画面１の画像信号が端子ＯＵＴ１から出力されて４Ｋ２Ｋの解像度の画像を表示可能なディスプレイの分割画面１の画像として表示される。

また、端子ＩＮ２に図３の分割画面２の画像信号が入力され、分割画面１における画素位置が相対的に同じ位置となる画素毎に画素値が累積的に加重平均されてノイズ低減処理が施されるようになされている。そして、ノイズ低減処理が施された分割画面２の画像信号が、分割画面１の画像信号と同期して端子ＯＵＴ２から出力されて４Ｋ２Ｋの解像度の画像を表示可能なディスプレイの分割画面２の画像として表示される。

同様に、端子ＩＮ３、端子ＩＮ４には、それぞれ図３の分割画面３、分割画面４の画像信号が入力され、分割画面１における画素位置が相対的に同じ位置となる画素毎に画素値が累積的に加重平均されてノイズ低減処理が施されるようになされている。そして、ノイズ低減処理が施された分割画面３、４の画像信号が、分割画面１の画像信号と同期して端子ＯＵＴ３、端子ＯＵＴ４から出力されて４Ｋ２Ｋの解像度の画像を表示可能なディスプレイの分割画面３、分割画面４の画像として表示される。

上述のように、端子ＩＮ１乃至端子ＩＮ４のそれぞれから入力された画像信号は、全て同数の画素（２Ｋ１Ｋの解像度の画素数）で構成されるので、各画素に対する処理が同期して行われるようになされている。その結果、分割画面１乃至分割画面４により構成される４Ｋ２Ｋの解像度の画面は、所定のフレームレートを有する１つの画面としてディスプレイに表示される。

端子ＩＮ１乃至端子ＩＮ４から入力された画像信号のそれぞれは、ＩＩＲフィルタＬＳＩ１１２−１およびメモリ１１１−１乃至ＩＩＲフィルタＬＳＩ１１２−４およびメモリ１１１−４を用いて処理されるようになされている。

ＩＩＲフィルタＬＳＩ１１２−１およびメモリ１１１−１乃至ＩＩＲフィルタＬＳＩ１１２−４およびメモリ１１１−４のそれぞれは、図２を参照して上述した構成と同様の構成とされる。すなわち、ＩＩＲフィルタＬＳＩ１１２−１乃至ＩＩＲフィルタＬＳＩ１１２−４のそれぞれは、図２のＬＳＩ５１と同様に構成され、メモリ１１１−１乃至メモリ１１１−４のそれぞれは、図２のメモリ５２と同様に構成される。従って、実質的には、各ＩＩＲフィルタＬＳＩおよび各メモリの組み合わせによって、それぞれ１つのＩＩＲフィルタが構成されていることになる。

このように、並列型ノイズ低減処理装置１００は、１つの画面を４つの領域に分割して各領域について、それぞれ独立したノイズ低減処理を並列的に施すのである。これにより、４Ｋ２Ｋの解像度の画像であっても、非常に高いクロックレートで動作可能な回路基板やＬＳＩを構成する必要なく、ノイズ低減処理を施すことが可能となる。

しかしながら、図４に示されるような並列型ノイズ低減処理装置１００を用いる場合、図５を参照して後述する例のような問題がある。

図５は、ディスプレイの画面を４分割してノイズ低減処理を行う場合、問題となる例を説明する図である。図５においては、図３と同様に、４Ｋ２Ｋの解像度の画像の画面が、分割画面１乃至分割画面４に分割されている。

図５の分割画面２には、丸型のオブジェクトが表示されている。このオブジェクトは、時間の経過に伴って、画面の図中左から右に向かって移動するオブジェクトとされ、最初にオブジェクト１５１−１として表示される。その後時間の経過に伴って、オブジェクト１５１−２乃至オブジェクト１５１−６としてそれぞれ表示されていく。そして、さらに時間が経過すると、このオブジェクトは、分割画面１の表示領域まで移動して、オブジェクト１５１−７として表示される。

このとき、分割画面２に表示されていたオブジェクト１５１−６と分割画面１に表示されたオブジェクト１５１−７は、本来同一のオブジェクトであるが、別々にノイズ低減処理が施されることになる。つまり、ＩＩＲフィルタを用いたノイズ低減処理では、画素毎に画素値を累積的に加重平均する必要があるが、オブジェクト１５１−７に対応する画素は、分割画面２に表示されていたオブジェクト１５１−６の画素となり、画素値を累積的に加重平均することができない。

例えば、図４に示されるような並列型ノイズ低減処理装置１００を用いた場合、ＩＩＲフィルタＬＳＩ１１２−１の動きベクトル検出部７１によるブロックマッチング処理における探索範囲に、分割画面２の画素を含めることはできない。累積的に加重平均されて得られたオブジェクト１５１−６の画素の画素値は、メモリ１１１−２に記憶されているからである。つまり、分割画面１のオブジェクト１５１−７の画素にノイズ低減処理を施すＩＩＲフィルタＬＳＩ１１２−１は、メモリ１１１−２にアクセスできないので、オブジェクト１５１−７の画素の画素値を累積的に加重平均することができないのである。

従って、図４に示されるような並列型ノイズ低減処理装置１００を用いて図５に示されるような画面にノイズ低減処理を施す場合、オブジェクト１５１−１乃至オブジェクト１５１−６はノイズが低減されて表示されるものの、オブジェクト１５１−７はノイズが低減されずに表示されてしまう。

すなわち、従来の並列型ノイズ低減処理装置は、分割画面の境界付近の画素については、適切にノイズを低減させて表示させることができず、その結果、表示された画像が違和感のあるものとなってしまう。特に、図５に示されるような画面の場合、画面中央に４つの分割画面の境界が位置するので、ディスプレイを見ているユーザが画面において最も注目する部分の画像に違和感を覚えてしまうことになる。

そこで、本発明では、分割画面の境界付近の画素についても、適切にノイズを低減させて表示できるような並列型ノイズ低減処理装置を実現する。

図６は、本発明の一実施の形態に係る並列型ノイズ低減処理装置２００の構成例を示すブロック図である。同図の並列型ノイズ低減処理装置２００は、図４と同様に、４分割された分割画面のそれぞれを並列的に処理するものとされる。

すなわち、端子ＩＮ１に図３の分割画面１の画像信号が入力され、画素毎に画素値が累積的に加重平均されてノイズ低減処理が施されるようになされている。そして、ノイズ低減処理が施された分割画面１の画像信号が端子ＯＵＴ１から出力されて４Ｋ２Ｋの解像度の画像を表示可能なディスプレイの分割画面１の画像として表示される。

端子ＩＮ１乃至端子ＩＮ４から入力された画像信号のそれぞれは、ＩＩＲフィルタＬＳＩ２１２−１乃至ＩＩＲフィルタＬＳＩ２１２−４に供給されるようになされている。

ここで、図７を参照して、ＩＩＲフィルタＬＳＩ２１２−１乃至ＩＩＲフィルタＬＳＩ２１２−４の詳細な構成例について説明する。

図７は、図６のＩＩＲフィルタＬＳＩ２１２−１乃至ＩＩＲフィルタＬＳＩ２１２−４に共通して採用される構成例を示すブロック図である。同図においては、ＩＩＲフィルタＬＳＩ２１２−１乃至ＩＩＲフィルタＬＳＩ２１２−４がまとめてＩＩＲフィルタＬＳＩ２１２として表現されている。ＩＩＲフィルタＬＳＩ２１２の端子ＩＮから画像信号が入力され、端子ＯＵＴからノイズ低減処理が施された画像信号が出力される。

図７の例では、ＩＩＲフィルタＬＳＩ２１２に、動きベクトル検出部２７１、演算部２７２、およびメモリＩ／Ｆ（インタフェース）２７３が設けられている。

図７の動きベクトル検出部２７１は、図１の動きベクトル検出部２５に対応し、演算部２７２は、図１の乗算器２１乃至巡回係数制御部２４に対応する処理を実行する機能ブロックとされる。図７の例では、端子ＯＵＴが演算部２７２に接続されている。すなわち、図７の動きベクトル検出部２７１と演算部２７２は、それぞれ図２の動きベクトル検出部７１と演算部７２と同様に構成することができる。

図７の例では、図２のメモリＩ／Ｆ７３の場合と同様に、メモリＩ／Ｆ２７３に端子ＩＮが接続されている。また、メモリＩ／Ｆ２７３には、端子ＭＥＭＯＲＹ、拡張アドレス用の端子、および端子ＬＡＴＥＮＣＹが接続されている。端子ＭＥＭＯＲＹ、拡張アドレス用の端子、および端子ＬＡＴＥＮＣＹはまた、図６のセレクタ２１３に接続されるようになされている。

端子ＭＥＭＯＲＹは、通常のメモリ接続のためのインタフェース端子とされ、例えば、メモリのアドレスを特定する信号、メモリに書き込み・読み出しするデータの信号などの入出力の端子とされる。端子ＭＥＭＯＲＹは、例えば、図２におけるメモリＩ／Ｆ７３とメモリ５３との接続部分と同様の信号線などにより構成される。

拡張アドレス用の端子は、端子ＭＥＭＯＲＹを介して出力される読み出しデータのアドレスが、拡張アドレスであるか否かを表す制御信号を出力する端子とされる。ここで、拡張アドレスは、別の分割画面の画素を読み出すためのアドレスとされる。拡張アドレスの詳細については後述する。

端子ＬＡＴＥＮＣＹは、図６のセレクタ２１３の処理に要する遅延時間を調整するための制御信号が入力される端子とされる。ＩＩＲフィルタＬＳＩ２１２が、図６のセレクタ２１３の処理に要する遅延時間を考慮されて設計されている場合、端子ＬＡＴＥＮＣＹは、設けられないようにしてもよい。

また、メモリＩ／Ｆ２７３は、内部にバッファを有する構成とされ、例えば、動きベクトル検出部２７１のブロックマッチング処理に用いられる画素の画素値のデータをバッファに保持することが可能である。

このように、図６のＩＩＲフィルタＬＳＩ２１２−１乃至ＩＩＲフィルタＬＳＩ２１２−４が構成されている。図６において、実質的には、各ＩＩＲフィルタＬＳＩおよび各メモリの組み合わせによって、それぞれ１つのＩＩＲフィルタが構成されていることになる。

上述したように、メモリＩ／Ｆ２７３の端子ＭＥＭＯＲＹは、セレクタ２１３に接続される。従って、ＩＩＲフィルタＬＳＩ２１２−１乃至ＩＩＲフィルタＬＳＩ２１２−４のそれぞれが出力する画像信号の画素値のデータは、セレクタ２１３を介してメモリ２１１−１乃至メモリ２１１−４にそれぞれ書き込まれる（記憶される）。

なお、ノイズ低減処理が施された分割画面１の画像の画素の画素値のデータはメモリ２１１−１に記憶され、ノイズ低減処理が施された分割画面２の画像の画素の画素値のデータはメモリ２１１−２に記憶される。また、ノイズ低減処理が施された分割画面３の画像の画素の画素値のデータはメモリ２１１−３に記憶され、ノイズ低減処理が施された分割画面４の画像の画素の画素値のデータはメモリ２１１−４に記憶される。

また、動きベクトル検出部２７１においてブロックマッチング処理を行う際に必要となる１フレーム前の画像における画素の画素値のデータは、やはりセレクタ２１３を介してメモリ２１１−１乃至メモリ２１１−４から読み出される。

つまり、図６に示される並列型ノイズ低減処理装置２００においては、各ＩＩＲフィルタＬＳＩは、必ずセレクタを介して各メモリにアクセスするように構成されている。このように構成することにより、例えば、ＩＩＲフィルタＬＳＩ２１２−１が画素値を累積的に加重平均する際に、メモリ２１１−２に記憶されている画素値のデータを読み出すことが可能となる。

例えば、ＩＩＲフィルタＬＳＩ２１２−１がメモリ２１１−２にアクセスする場合、図７の拡張アドレス用の端子から出力される制御信号が用いられる。この制御信号は、例えば、２次元のベクトル（kx，ky）を表す信号とされ、セレクタ２１３に、アクセスするメモリを切り替えることを通知するとともに、どのメモリに切り替えるべきかを通知する。

例えば、画面の水平（Ｘ軸）方向の画面分割数Ｘｎ及び垂直（Ｙ軸）方向の画面分割数Ｙｎとした場合、拡張アドレス用の端子から出力される制御信号（Kx,Ky）はそれぞれ-(Xn-1)≦kx≦(Xn-1), -(Yn-1)≦ky≦(Yn-1)の範囲になる。いまの場合、水平方向の画面分割数が２で、垂直方向の画面分割数が２なので、-1≦kx≦1, -1≦ky≦1の範囲になる。

つまり、例えば、ＩＩＲフィルタＬＳＩ２１２−１がメモリ２１１−１にアクセスする場合、拡張アドレス用の端子から出力される制御信号（Kx,Ky）は、（０，０）とされる。一方、ＩＩＲフィルタＬＳＩ２１２−１がメモリ２１１−２にアクセスする場合、拡張アドレス用の端子から出力される制御信号（Kx,Ky）は、（１，０）とされる。

また、例えば、ＩＩＲフィルタＬＳＩ２１２−１がメモリ２１１−３にアクセスする場合、拡張アドレス用の端子から出力される制御信号（Kx,Ky）は、（０，１）とされる。ＩＩＲフィルタＬＳＩ２１２−１がメモリ２１１−４にアクセスする場合、拡張アドレス用の端子から出力される制御信号（Kx,Ky）は、（１，１）とされる。

さらに、例えば、ＩＩＲフィルタＬＳＩ２１２−４がメモリ２１１−３にアクセスする場合、拡張アドレス用の端子から出力される制御信号（Kx,Ky）は、（−１，０）とされ、ＩＩＲフィルタＬＳＩ２１２−４がメモリ２１１−２にアクセスする場合、拡張アドレス用の端子から出力される制御信号（Kx,Ky）は、（０，−１）とされる。

また、例えば、ＩＩＲフィルタＬＳＩ２１２−３がメモリ２１１−２にアクセスする場合、拡張アドレス用の端子から出力される制御信号（Kx,Ky）は、（−１，−１）とされる。

なお、処理対象の画素が含まれる画像と同一の分割画面の画像の画素値のデータを読み出す場合は、拡張アドレス用の端子から制御信号（Kx,Ky）が出力されないようにしてもよい。例えば、制御信号として（０，０）は、出力されず、処理対象の画素が含まれる画像とは別の分割画面の画像の画素を読み出す場合のみ、（−１，−１）、（−１，０）、・・・などの制御信号が出力されるようにしてもよい。

上述したように、図７の動きベクトル検出部２７１は、図１の動きベクトル検出部２５に対応し、演算部２７２は、図１の乗算器２１乃至巡回係数制御部２４に対応する処理を実行する機能ブロックとされる。そして、図１の動きベクトル検出部２５は、例えば、入力された１フレーム分の画像信号における処理対象の画素の周辺の複数の画素からなるブロックと、フレームメモリ２６に記憶されている１フレーム前の画像信号における複数の画素からなるブロックとの差分絶対値和を演算する。すなわち、いわゆるブロックマッチング処理が行われる。

動きベクトル検出部２７１がブロックマッチング処理を行う際、１フレーム分の画像信号における処理対象の画素の周辺の複数の画素の画素値のデータを、メモリ２１１−１乃至メモリ２１１−４のいずれかから取得する必要がある。例えば、分割画面の境界付近の画素が処理対象の画素とされた場合、上述のブロックマッチング処理において必要となる画素値のデータを、別の分割画面の画素値のデータが記憶されたメモリから読み出さなければならない。このため、本発明では、メモリＩ／Ｆ２７３が、端子ＭＥＭＯＲＹから画面内の所定の座標の画素値のデータを読み出すためのアドレス信号を出力するとともに、上述のように拡張アドレス用の端子から出力される制御信号をさらに出力するのである。

このように、本発明の並列型ノイズ低減処理装置２００においては、各ＩＩＲフィルタＬＳＩが、本来アクセス可能なメモリのアドレスの範囲を超えてアドレスを指定することができるようになされている。このような拡張的なアドレス（拡張アドレス）の制御を可能とするための制御信号が、上述したように、拡張アドレス用の端子から出力されるのである。

なお、図７に示されるように、ＩＩＲフィルタＬＳＩ２１２−１乃至ＩＩＲフィルタＬＳＩ２１２−４の拡張アドレス用の端子のうち、ＩＩＲフィルタＬＳＩ２１２−１の拡張アドレス用の端子のみがセレクタ２１３に接続されている。上述したように、各画素に対する処理は同期して行われるので、ＩＩＲフィルタＬＳＩ２１２−１乃至ＩＩＲフィルタＬＳＩ２１２−４のいずれかが出力する拡張アドレスの制御信号に基づいてアクセス先のメモリを切り替えればよいからである。

勿論、ＩＩＲフィルタＬＳＩ２１２−１乃至ＩＩＲフィルタＬＳＩ２１２−４の拡張アドレス用の端子をセレクタ２１３に接続するようにしてもよいが、図７に示されるように構成した方が、セレクタのピン数を削減でき、回路の配線を単純化することができる。

例えば、図８に示されるように、ＩＩＲフィルタＬＳＩ２１２−１が分割画面１の右側境界付近の画素２５１−１を処理対象画素としている場合、分割画面２の１フレーム前の画像の領域２５２−２に含まれる画素を用いたブロックマッチング処理を行う必要がある。すなわち、ブロックマッチング処理における注目画素が、分割画面の境界付近に位置している場合、隣接する画面の画素もブロックマッチングの探索範囲に含まれてしまうのである。

この場合、拡張アドレス用の端子から制御信号（１，０）が出力されることになる。これにより、セレクタ２１３により、アクセス先のメモリが切り替えられ、メモリ２１１−２に記憶されている領域２５２−２に含まれる画素の画素値のデータが読み出されてＩＩＲフィルタＬＳＩ２１２−１に供給されるようにすることができる。

また、このとき、ＩＩＲフィルタＬＳＩ２１２−２は分割画面２の右側境界付近の画素２５１−２を処理対象画素としていることになる。上述したように、各画素に対する処理が同期して行われるからである。

ＩＩＲフィルタＬＳＩ２１２−２が分割画面２の右側境界付近の画素２５１−２を処理対象画素としている場合、分割画面２の右側に存在する仮想的な分割画面における１フレーム前の画像の領域２５２−５に含まれる画素を用いたブロックマッチング処理が行われる。拡張アドレス用の端子から制御信号（１，０）が出力されているからである。なお、実際には分割画面２の右側に分割画面は存在しないので、例えば、領域２５２−５に含まれる画素の画素値のデータとしてダミーデータが供給される。

また、このとき、ＩＩＲフィルタＬＳＩ２１２−３は分割画面３の右側境界付近の画素２５１−３を処理対象画素としていることになる。

例えば、ＩＩＲフィルタＬＳＩ２１２−３が分割画面３の右側境界付近の画素２５１−３を処理対象画素としている場合、分割画面４の１フレーム前の画像の領域２５２−４に含まれる画素を用いたブロックマッチング処理を行う必要がある。いまの場合、拡張アドレス用の端子から制御信号（１，０）が出力されているので、セレクタ２１３により、アクセス先のメモリが切り替えられ、メモリ２１１−４に記憶されている領域２５２−４に含まれる画素の画素値のデータが読み出されてＩＩＲフィルタＬＳＩ２１２−３に供給されるようにすることができる。

また、このとき、ＩＩＲフィルタＬＳＩ２１２−４は分割画面４の右側境界付近の画素２５１−４を処理対象画素としていることになる。

ＩＩＲフィルタＬＳＩ２１２−４が分割画面４の右側境界付近の画素２５１−４を処理対象画素としている場合、分割画面４の右側に存在する仮想的な分割画面における１フレーム前の画像の領域２５２−６に含まれる画素を用いたブロックマッチング処理が行われる。拡張アドレス用の端子から制御信号（１，０）が出力されているからである。なお、実際には分割画面４の右側に分割画面は存在しないので、例えば、領域２５２−６に含まれる画素の画素値のデータとしてダミーデータが供給される。

このように、セレクタ２１３により、アクセス先のメモリを一律に切り替えるようにすることで、複数のＩＩＲフィルタが同時に同じメモリにアクセスすることを回避できる。そして、分割画面の境界付近の画素を処理対象の画素としたとき、隣接する分割画面の画素をも探索範囲としてブロックマッチング処理を行って、動きベクトルを特定し、ノイズ低減処理を施すことができる。

これにより、例えば、図５のオブジェクト１５１−７の画素を処理対象の画素としてノイズ低減処理を施す際に、１フレーム前の分割画面２に表示されたオブジェクト１５１−６の画素の画素値のデータを用いた加重平均を行うことが可能となる。

次に、図９のフローチャートを参照して、図６に示される並列型ノイズ低減処理装置２００によるノイズ低減処理について説明する。

ステップＳ２０において、並列型ノイズ低減処理装置２００は、分割画面１乃至分割画面４のそれぞれの画像に対応する画像信号の入力を受け付ける。

ステップＳ２１において、ＩＩＲフィルタＬＳＩ２１２−１乃至ＩＩＲフィルタＬＳＩ２１２−４は、入力された画像信号における処理対象の画素を特定する。

ステップＳ２２において、ＩＩＲフィルタＬＳＩ２１２−１乃至ＩＩＲフィルタＬＳＩ２１２−４は、動きベクトル検出のためのブロックマッチングに用いる画素を特定する。

ステップＳ２３において、ＩＩＲフィルタＬＳＩ２１２−１乃至ＩＩＲフィルタＬＳＩ２１２−４は、ステップＳ２２の処理で特定された画素が別の分割画面の画素であるか否かを判定する。ステップＳ２３において、ステップＳ２２の処理で特定された画素が別の分割画面の画素であると判定された場合、処理は、ステップＳ２４に進む。

ステップＳ２４において、ＩＩＲフィルタＬＳＩ２１２−１は、拡張アドレスの制御信号を変更する。これにより、セレクタ２１３がＩＩＲフィルタＬＳＩ２１２−１乃至ＩＩＲフィルタＬＳＩ２１２−４のアクセス先のメモリを切り替える。

一方、ステップＳ２３において、ステップＳ２２の処理で特定された画素が別の分割画面の画素ではないと判定された場合、ステップＳ２４の処理はスキップされる。

ステップＳ２５において、ＩＩＲフィルタＬＳＩ２１２−１乃至ＩＩＲフィルタＬＳＩ２１２−４は、ステップＳ２２の処理で特定された画素の画素値のデータを読み出す。なお、例えば、ステップＳ２２の処理で特定された画素が図８の領域２５２−５、領域２５２−６に含まれる画素である場合、実際にはデータを読み出すことができないので、例えば、セレクタ２１３によりダミーデータが供給されるようになされている。また、このとき読み出された画素値のデータは、ＩＩＲフィルタＬＳＩ２１２−１乃至ＩＩＲフィルタＬＳＩ２１２−４のメモリＩ／Ｆ２７３のバッファにそれぞれ保持されるようになされている。

ステップＳ２６において、ＩＩＲフィルタＬＳＩ２１２−１乃至ＩＩＲフィルタＬＳＩ２１２−４は、動きベクトルを特定する。このとき、例えば、ステップＳ２５の処理で読み出された画素値のデータに基づいてブロックマッチング処理が行われて動きベクトルが特定される。

ステップＳ２７において、ＩＩＲフィルタＬＳＩ２１２−１乃至ＩＩＲフィルタＬＳＩ２１２−４は、巡回係数Ｋを特定する。このとき、例えば、ステップＳ２６の処理でのブロックマッチング処理で得られた残差成分に基づいて、巡回係数Ｋの値が特定される。

ステップＳ２８において、ＩＩＲフィルタＬＳＩ２１２−１乃至ＩＩＲフィルタＬＳＩ２１２−４は、それぞれ処理対象の画素の画素値と、１フレーム前の画像における対応する画素の画素値とを加重平均する。

このとき、例えば、ステップＳ２６の処理で得られた動きベクトルに基づいて１フレーム前の画像における対応する画素が特定され、その画素の画素値のデータがＩＩＲフィルタＬＳＩ２１２−１乃至ＩＩＲフィルタＬＳＩ２１２−４のメモリＩ／Ｆ２７３のバッファからそれぞれ読み出される。なお、１フレーム前の画像における対応する画素の画素値のデータは、ステップＳ２５の処理で、ブロックマッチング処理に用いるためにメモリ２１１−１乃至メモリ２１１−４から読み出されてＩＩＲフィルタＬＳＩ２１２−１乃至ＩＩＲフィルタＬＳＩ２１２−４のメモリＩ／Ｆ２７３のバッファに記憶されている。

そして、ステップＳ２１の処理で特定された処理対象の画素の画素値に（１−Ｋ）を乗じるとともに、メモリＩ／Ｆ２７３のバッファから読み出された画素値のデータにＫを乗じ、両者を加算する。これにより、ステップＳ２７の処理で得られた巡回係数Ｋに基づいて、処理対象の画素の画素値と、１フレーム前の画像における対応する画素の画素値とが加重平均される。

ステップＳ２９において、ＩＩＲフィルタＬＳＩ２１２−１乃至ＩＩＲフィルタＬＳＩ２１２−４は、それぞれステップＳ２８の処理結果を出力する。これにより、入力された画像信号のノイズが低減されて画像信号が端子ＯＵＴ１乃至端子ＯＵＴ４から出力されることになる。また、このとき出力される処理結果のデータは、セレクタ２１３を介してメモリ２１１−１乃至メモリ２１１−４に書き込まれる（記憶される）。

ステップＳ３０において、ＩＩＲフィルタＬＳＩ２１２−１乃至ＩＩＲフィルタＬＳＩ２１２−４は、処理対象とするべき次の画素があるか否かを判定する。ステップＳ３０において、次の画素があると判定された場合、処理は、ステップＳ２１に戻り、それ以降の処理が繰り返し実行される。

ステップＳ３０において、次の画素がないと判定された場合、処理は終了する。

このようにして、ノイズ低減処理が実行される。

このようにすることで、例えば、図５に示される分割画面の境界付近に表示されているオブジェクト１５１−７の画素の画素値を累積的に加重平均することができる。従って、分割画面の境界の画素についても、適切にノイズを低減させて表示できる。

なお、以上においては、４Ｋ２Ｋの解像度の画面が水平方向に２分割、垂直方向に２分割される場合の例について説明したが、それ以外の方式で分割されるようにしてもよい。

図１０は、４Ｋ２Ｋの解像度の画面が分割される場合の別の例を示す図である。

同図の例では、４Ｋ２Ｋの解像度の画面が水平方向に４分割されている。これにより、同図の分割画面１乃至分割画面４はそれぞれ、１Ｋ２Ｋ（水平方向１Ｋ、垂直方向２Ｋ）の解像度を有する画面となり、図３の分割画面１乃至４のそれぞれと同等の画素数を有する画像となる。よって、図１０の分割画面１乃至分割画面４のそれぞれを、１つのＩＩＲフィルタＬＳＩ２１２によって処理することが可能となる。

図１１は、４Ｋ２Ｋの解像度の画面が分割される場合のさらに別の例を示す図である。

同図の例では、４Ｋ２Ｋの解像度の画面が垂直方向に４分割されている。これにより、同図の分割画面１乃至分割画面４はそれぞれ、４Ｋ０.５Ｋ（水平方向４Ｋ、垂直方向０.５Ｋ）の解像度を有する画面となり、図３の分割画面１乃至４のそれぞれと同等の画素数を有する画像となる。よって、図１１の分割画面１乃至分割画面４のそれぞれを、１つのＩＩＲフィルタＬＳＩ２１２によって処理することが可能となる。

また、以上においては、高解像度の画面を、４つの低解像度の画面に分割する場合の例について説明したが、例えば、高解像度の画面が、８つの低解像度の画面、１６の低解像度の画面に分割されるようにしても構わない。

さらに、以上においては、分割画面の画像の画素値を累積的に加重平均する構成に本願発明を適用する例について説明したが、必ずしも、画素値を累積的に加重平均するものでなくてもよい。

例えば、分割画面の画像の中の注目画素と、１フレーム前の画像における対応する画素との相関が連続している回数をカウントし、カウント値に基づいて画素単位の動き推定を推定する構成において、本発明が適用されるようにしてもよい。すなわち、画素毎の特徴量を累積的に加算する構成のものであれば、本発明を適用することができる。

なお、本明細書において上述した一連の処理は、記載された順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。

また、本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。

１０ＩＩＲフィルタ，２１乗算器，２２加算器，２３乗算器，２４巡回係数制御部，２５動きベクトル検出部，２６フレームメモリ，２００並列型ノイズ低減処理装置，２１２−１乃至２１２−４ＩＩＲフィルタＬＳＩ，２１１−１乃至２１１−４メモリ，２７１動きベクトル検出部，２７２演算部，２７３メモリＩ／Ｆ

Claims

ディスプレイの画面を、それぞれ同一の画素数を有するｎ個の領域に分割することにより得られるｎ個の分割画面にそれぞれ動画として表示される画像の画像信号の入力を受け付けるｎ個の入力受付手段と、
前記ｎ個の入力受付手段からそれぞれ入力された画像信号に対応する前記ｎ個の分割画面の１フレーム分の画像のそれぞれにおいて、相対的に同じ位置となる画素を処理対象画素として前記処理対象画素を、前記フレーム毎に累積的に加重平均するｎ個の累積加重平均手段と、
前記累積的に加重平均された前記ｎ個の分割画面のそれぞれの画素を、１フレーム分記憶するｎ個のメモリと、
前記ｎ個の累積加重平均手段のいずれかが出力する制御信号に基づいて、前記ｎ個の累積加重平均手段のそれぞれがアクセスするメモリを切り替えるアクセス切り替え手段と
を備える画像処理装置。
前記累積加重平均手段のそれぞれは、
前記処理対象の画素を中心とする複数の画素で構成される処理対象ブロックを抽出し、
前記処理対象画素が含まれるフレームの１フレーム前の画像において前記処理対象画素と同一の座標の画素を中心とした所定の範囲内の画素を、前記メモリのそれぞれから読み出し、
前記メモリから読み出された画素に基づいて、前記処理対象画素のブロックと同一の数の画素で構成される複数の比較ブロックを抽出し、
前記処理対象ブロックと、前記比較ブロックの類似度に基づいて、１フレーム前の画像において前記処理対象画素に対応する画素を特定し、
前記処理対象画素の値と、前記１フレーム前の画像において前記処理対象画素に対応する画素の値とを、巡回係数に基づいて加重平均する
請求項１に記載の画像処理装置
前記累積加重平均手段の少なくともいずれか１つが、
前記比較ブロックに用いられる画素として、前記処理対象画素の画像の分割画面とは別の分割画面の画像の画素を読み出す場合、前記別の分割画面の画素を記憶しているメモリを特定する制御信号を出力する
請求項２に記載の画像処理装置。
前記処理対象の画素が、矩形として構成される前記分割画面の一辺に対応する境界線から所定の距離以内に位置する場合、前記比較ブロックに用いられる画素として、前記処理対象画素の画像の分割画面とは別の分割画面の画像の画素が読み出され、
前記制御信号は、前記境界線に隣接する前記別の分割画面の位置を表す座標として出力される
請求項３に記載の画像処理装置。
前記境界線に隣接する分割画面が存在しない場合、
アクセス切り替え手段は、前記累積加重平均手段にダミーデータを供給する
請求項４に記載の画像処理装置。
前記累積加重平均手段は、ＬＳＩとして構成される
請求項１に記載の画像処理装置。
ｎ個の入力受付手段が、ディスプレイの画面を、それぞれ同一の画素数を有するｎ個の領域に分割することにより得られるｎ個の分割画面にそれぞれ動画として表示される画像の画像信号の入力を受け付け、
ｎ個の累積加重平均手段が、前記ｎ個の入力受付手段からそれぞれ入力された画像信号に対応する前記ｎ個の分割画面の１フレーム分の画像のそれぞれにおいて、相対的に同じ位置となる画素を処理対象画素として前記処理対象画素を、前記フレーム毎に累積的に加重平均し、
ｎ個のメモリが、前記累積的に加重平均された前記ｎ個の分割画面のそれぞれの画素を、１フレーム分記憶するステップを含み、
前記ｎ個の累積加重平均手段のいずれかが出力する制御信号に基づいて、前記ｎ個の累積加重平均手段のそれぞれがアクセスする前記メモリが切り替えられる
画像処理方法。
ディスプレイの画面を、それぞれ同一の画素数を有するｎ個の領域に分割することにより得られるｎ個の分割画面にそれぞれ動画として表示される画像の画像信号の入力を受け付けるｎ個の入力受付手段と、
前記ｎ個の入力受付手段からそれぞれ入力された画像信号に対応する前記ｎ個の分割画面の１フレーム分の画像のそれぞれにおいて、相対的に同じ位置となる画素を処理対象画素として前記処理対象画素の特徴量を、前記フレーム毎に累積的に加算するｎ個の累積加算手段と、
前記累積的に加算された前記ｎ個の分割画面のそれぞれの画素の特徴量を、１フレーム分記憶するｎ個のメモリと、
前記ｎ個の累積加算手段のいずれかが出力する制御信号に基づいて、前記ｎ個の累積加算手段のそれぞれがアクセスするメモリを切り替えるアクセス切り替え手段と
を備える画像処理装置。