JP2011237627A - 電気泳動表示装置および電子機器 - Google Patents
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Abstract
【課題】本発明は、画素回路が複数のゲート電極を有するトランジスタで構成されていても、リーク電流の発生を防止することのできる保護回路によって、低消費電流を実現できかつ静電気等に起因するリーク電圧から内部回路を確実に保護することのできる信頼性に優れた電気泳動表示装置および電子機器を提供することを目的の一つとしている。
【解決手段】本発明の電気泳動表示装置は、素子基板と対向基板との間に電気泳動層を有した電気泳動装置であって、前記素子基板上に、表示領域に配列された画素回路と、前記画素回路に接続された配線と、周辺領域に設けられ前記配線を介して前記画素回路と接続された保護回路と、を備え、前記保護回路が、複数のゲート電極と当該複数のゲート電極に対応する複数のチャネル領域とを有してなるトランジスタを含むことを特徴とする。
【選択図】図1
【解決手段】本発明の電気泳動表示装置は、素子基板と対向基板との間に電気泳動層を有した電気泳動装置であって、前記素子基板上に、表示領域に配列された画素回路と、前記画素回路に接続された配線と、周辺領域に設けられ前記配線を介して前記画素回路と接続された保護回路と、を備え、前記保護回路が、複数のゲート電極と当該複数のゲート電極に対応する複数のチャネル領域とを有してなるトランジスタを含むことを特徴とする。
【選択図】図1
Description
本発明は、電気泳動表示装置および電子機器に関するものである。
従来より、液晶装置に採用されるアクティブマトリクス基板の保護回路素子は下記文献1〜3のように多くの構成が提案されている。液晶装置においては、画素回路と保護回路はともに1つのゲート電極を有するシングルゲートトランジスタで構成されている。
ところが、近年特に研究が盛んになってきた電気泳動材料を用いた電気光学装置の画素回路は2つのゲート電極を有してなるデュアルゲートトランジスタで構成されており、これに対応する保護回路としてMOSダイオードをどのように構成すればよいのかが課題となっている。
例えば、デュアルゲートトランジスタで構成された画素回路と、シングルゲートトランジスタで構成された保護回路とをともに備えた電気泳動表示装置が提案されている。画素回路がデュアルゲートトランジスタで構成されているのは、電気泳動材料の駆動電圧が高いためデュアルゲートトランジスタを用いないとリーク電流が増加するからである。リーク電流はクロストークやコントラストの低下を招く原因となる。
しかし、上記した保護回路はシングルゲートトランジスタにより構成されていることから、動作中のリーク電流が増加して電気泳動表示装置としての低消費の特徴が損なわれるという問題がある。
このように、画素回路が複数のゲート電極を有するデュアルゲートトランジスタを含む場合に、MOSダイオード等の保護回路の構成をどのようにすればよいのかが課題となっていた。
このように、画素回路が複数のゲート電極を有するデュアルゲートトランジスタを含む場合に、MOSダイオード等の保護回路の構成をどのようにすればよいのかが課題となっていた。
本発明は、上記従来技術の問題点に鑑み成されたものであって、画素回路が複数のゲート電極を有するトランジスタで構成されていても、リーク電流の発生を防止することのできる保護回路によって、低消費電流を実現できかつ静電気等に起因するリーク電圧から内部回路を確実に保護することのできる信頼性に優れた電気泳動表示装置および電子機器を提供することを目的の一つとしている。
本発明の電気泳動表示装置は、上記課題を解決するために、素子基板と対向基板との間に電気泳動層を有した電気泳動装置であって、前記素子基板上に、表示領域に配列された画素回路と、前記画素回路に接続された配線と、前記素子基板上の周辺領域に設けられ前記配線を介して前記画素回路と接続された保護回路と、を備え、前記保護回路が、複数のゲート電極と当該複数のゲート電極に対応する複数のチャネル領域とを有してなるトランジスタを含むことを特徴とする。
本発明によれば、保護回路が複数のゲート電極を有してなるトランジスタを含んで構成されていることから、シングルゲートトランジスタに比べてソース・ドレイン耐圧を大きくすることができる。これにより大きな過度電圧が生じてもトランジスタを破壊することなく表示部に発生した電荷を放電する事ができ、表示部の静電破壊を抑制することができる。また、複数のゲート電極を有してなるトランジスタはリーク電流が小さいため、保護回路を起因とするリーク電流が減少し、低消費電力化が実現でき、結果として信頼性に優れた電気泳動装置を得る事ができる。
本発明の電気泳動表示装置は、上記課題を解決するために、素子基板と対向基板との間に電気泳動層を有した電気泳動装置であって、前記素子基板上に、表示領域に配置された画素回路と、前記画素回路に接続された配線と、前記素子基板上の周辺領域に設けられ前記配線を介して前記画素回路と接続された保護回路と、を備え、前記保護回路が、直列に接続された複数のシングルゲートトランジスタを含むことが好ましい。
本発明によれば、保護回路が直列に接続された複数のシングルゲートトランジスタを含んで構成されているので、上記の複数のゲート電極を有するトランジスタを含む保護回路と同様に耐圧が大きくなり、大きな過度電圧が生じてもトランジスタを破壊することなく表示部に発生した電荷を放電する事ができる。これにより、表示部の静電破壊を抑制することができ、また電気泳動表示装置の低消費電力化を実現できる。結果として信頼性の高い電気泳動装置を得る事ができる。
また、前記画素回路が、複数の前記ゲート電極を有する画素トランジスタを備えていることが好ましい。
液晶材料に比べて電気泳動材料の駆動電圧は高いため、リーク電流の増加を抑えるために複数のゲート電極を有する画素トランジスタを用いている。これは画素トランジスタのリーク電流がクロストークやコントラスト低下の原因になるからである。
同様に、保護回路のトランジスタに、リーク電流の多いシングルゲートトランジスタを用いると、クロストークやコントラスト低下といった表示上の不具合を発生させることもあり得る。これも上記構成のように複数のゲート電極を有するトランジスタを用いることにより解決する事ができる。
液晶材料に比べて電気泳動材料の駆動電圧は高いため、リーク電流の増加を抑えるために複数のゲート電極を有する画素トランジスタを用いている。これは画素トランジスタのリーク電流がクロストークやコントラスト低下の原因になるからである。
同様に、保護回路のトランジスタに、リーク電流の多いシングルゲートトランジスタを用いると、クロストークやコントラスト低下といった表示上の不具合を発生させることもあり得る。これも上記構成のように複数のゲート電極を有するトランジスタを用いることにより解決する事ができる。
また、前記配線を複数有し、複数の前記配線の各々に対応して複数の前記保護回路が設けられており、前記複数の保護回路に共通線が接続されていることが好ましい。
本発明によれば、共通線を介して複数の保護回路に任意の電圧を印加することが可能となり、制御が容易になるとともに回路構成を簡素にできる。
また、前記保護回路が第1の回路素子と第2の回路素子とを有してなり、前記第1の回路素子の一方の端子が前記配線に接続され他方の端子が第1の前記共通線に接続され、前記第2の回路素子の一方の端子が前記配線に接続され他方の端子が第2の前記共通線に接続されていることが好ましい。
また、前記配線が走査線であり、前記共通線が前記保護回路を介して前記走査線に接続されていることが好ましい。
本発明によれば、表示部に発生した過度電圧を当該走査線に接続される保護回路を介して共通線に放電することができる。
また、前記配線がデータ線であり、前記共通線が前記保護回路を介して前記データ線に接続されていることが好ましい。
本発明によれば、表示部に発生した過度電圧を当該データ線に接続される保護回路を介して共通線に放電することができる。
また、前記配線が走査線およびデータ線であり、前記保護回路が第1の回路素子と第2の回路素子と第3の回路素子と第4の回路素子とを有してなり、第1の前記共通線が前記第1の回路素子を介して前記走査線に接続され、かつ前記第3の回路素子を介して前記データ線に接続され、第2の前記共通線が前記第2の回路素子を介して前記走査線に接続され、かつ前記第4の回路素子を介して前記データ線に接続されていることが好ましい。
本発明によれば、配線数を削減することができるので、基板上における配線の引き回しが容易になる。
本発明の電子機器は、本発明の電気泳動表示装置を備えたことを特徴とする。
本発明によれば、静電気等に起因するリーク電圧から画素回路を良好に保護することができる電気泳動表示装置を備えているので、低消費電力でコントラストが低下することのない信頼性に優れた電子機器となる。
本発明によれば、静電気等に起因するリーク電圧から画素回路を良好に保護することができる電気泳動表示装置を備えているので、低消費電力でコントラストが低下することのない信頼性に優れた電子機器となる。
以下、本発明の実施形態につき、図面を参照して説明する。なお、以下の説明に用いる各図面では、各部材を認識可能な大きさとするため、各部材の縮尺を適宜変更している。
[第1実施形態]
図1は、本実施形態に係る電気泳動表示装置の全体構成を示す図である。
電気泳動表示装置100は、複数の画素40が配列された表示部5を有している。表示部5の周辺には、走査線駆動回路61およびデータ線駆動回路62が配置されている。走査線駆動回路61及びデータ線駆動回路62は、それぞれ不図示のコントローラと接続されている。
図1は、本実施形態に係る電気泳動表示装置の全体構成を示す図である。
電気泳動表示装置100は、複数の画素40が配列された表示部5を有している。表示部5の周辺には、走査線駆動回路61およびデータ線駆動回路62が配置されている。走査線駆動回路61及びデータ線駆動回路62は、それぞれ不図示のコントローラと接続されている。
表示部5には走査線駆動回路61から延びる複数の走査線66と、データ線駆動回路62から延びる複数のデータ線68とが形成されており、これらの交差位置に対応して画素40が設けられている。各画素40は、上記した走査線66およびデータ線68に接続されている他に走査線66に沿う方向に伸びる容量線69が接続されている。この容量線69は、表示部5の周辺に設けられたシールド配線101に接続されている。
シールド配線101には、外部接続端子102が接続されており、この外部接続端子102を介した電位入力が可能である。
シールド配線101には、外部接続端子102が接続されており、この外部接続端子102を介した電位入力が可能である。
走査線66およびデータ線68は表示部の外側に延出されている。表示部5から延出された走査線66の一方の端部には走査線駆動回路61が接続されており、同じく表示部5から延出されたデータ線68の一方の端部にはデータ線駆動回路62が接続されている。
走査線駆動回路61は、行方向に延びるm本の走査線66(Y1、Y2、…、Ym)を介して各々の画素40に接続されており、コントローラ(不図示)の制御のもと、1行目からm行目までの走査線66を順次選択し、画素40に設けられた画素トランジスタのオンタイミングを規定する選択信号を、選択した走査線66を介して画素40に供給する。
データ線駆動回路62は、列方向に延びるn本のデータ線68(X1、X2、…、Xn)を介して各々の画素40に接続されており、コントローラ(不図示)の制御のもと、画素40の各々に対応する画像データを規定する画像信号を画素40に供給する。
そして、走査線駆動回路61と画素回路との間に走査線用保護回路71(D1,D2)の一端が各走査線66に接続されている。各走査線66に接続された複数の走査線用保護回路71は、データ線68に沿う方向に延びるゲート線用高電位共通線81およびゲート線用低電位共通線82にそれぞれ接続されており、走査線用保護回路71(D1,D2)の他端は、それぞれゲート線用高電位共通線81およびゲート線用低電位共通線82に接続されている。データ線駆動回路62と画素回路との間において、データ線用保護回路72(D1,D2)の一端が各データ線68に接続されている。各データ線68に接続された複数のデータ線用保護回路72は、走査線66に沿う方向に伸びるデータ線用高電位共通線91およびデータ線用低電位共通線92にそれぞれ接続されており、データ線用保護回路72(D1,D2)の他端は、それぞれデータ線用高電位共通線91およびデータ線用低電位共通線92に接続されている。
ゲート線用高電位共通線81およびゲート線用低電位共通線82はそれぞれ外部接続端子103に接続され、データ線用高電位共通線91およびデータ線用低電位共通線92はそれぞれ外部接続端子105に接続されており、これら接続端子103,105を介して各共通線に対して所望の電位入力が可能である。
また、走査線駆動回路61、データ線駆動回路62は基板上にトランジスタで集積されているが、半導体集積回路を外部接続して構成しても良い。
また、走査線駆動回路61、データ線駆動回路62は基板上にトランジスタで集積されているが、半導体集積回路を外部接続して構成しても良い。
図2は、1画素における画素の具体的構成例を示す図である。
図2に示すように、表示部5に形成された画素40には、画素トランジスタTRsと、画素電極35と、電気泳動層32と、共通電極37と、保持容量Csが設けられている。上述したように、画素40には、走査線66と、データ線68と、容量線69とが接続されている。画素トランジスタTRsのゲートに走査線66が接続され、ソースにデータ線68が接続され、ドレインに画素電極35と保持容量Csの一方の電極が接続されている。保持容量Csの他方の電極は容量線69に接続されている。
図2に示すように、表示部5に形成された画素40には、画素トランジスタTRsと、画素電極35と、電気泳動層32と、共通電極37と、保持容量Csが設けられている。上述したように、画素40には、走査線66と、データ線68と、容量線69とが接続されている。画素トランジスタTRsのゲートに走査線66が接続され、ソースにデータ線68が接続され、ドレインに画素電極35と保持容量Csの一方の電極が接続されている。保持容量Csの他方の電極は容量線69に接続されている。
なお、本実施形態の場合、画素トランジスタTRsはN−MOS(Negative channel Metal Oxide Semiconductor)トランジスタであるが、N−MOSトランジスタと同等の機能を有する他の種類のスイッチング素子と置き換えてもよい。例えば、N−MOSトランジスタに代えてP−MOSトランジスタを用いてもよく、インバータやトランスミッションゲートを用いてもよい。
画素40において、走査線66を介して入力される選択信号により画素トランジスタTRsがオン状態とされると、画素トランジスタTRsを介してデータ線68から画素電極35に画像信号が入力されるとともに保持容量Csが充電される。そして、保持容量Csに蓄積されたエネルギーにより画素電極35が所定の電位レベルに保持され、画素電極35と共通電極37との電位差によって電気泳動層32が駆動される。
次に、図3(a)は、表示部5における電気泳動表示装置100の部分断面図である。
電気泳動表示装置100は、素子基板300と対向基板310との間に、複数のマイクロカプセル20を配列してなる電気泳動層32を挟持した構成を備えている。
電気泳動表示装置100は、素子基板300と対向基板310との間に、複数のマイクロカプセル20を配列してなる電気泳動層32を挟持した構成を備えている。
素子基板300は、ガラスやプラスチック等からなる第1基板30を有してなり、画像表示面とは反対側に配置されるため透明なものでなくてもよい。表示部5において、第1基板30の電気泳動層32側には、図1や図2に示した走査線66、データ線68、画素トランジスタTRsなどが形成された回路層34が設けられており、回路層34上に複数の画素電極35が配列形成されている。画素電極35は、Cu(銅)箔上にニッケルメッキと金メッキとをこの順番で積層したものや、Al(アルミニウム)、ITO(インジウム・スズ酸化物)などにより形成された電気泳動層32に電圧を印加する電極である。素子基板300は、第1基板30、回路層34、画素電極35を構成要素として含む。
一方、対向基板310はガラスやプラスチック等からなる第2基板31を有してなり、画像表示側に配置されるため透明基板とされる。第2基板31の電気泳動層32側には複数の画素電極35と対向する平面形状の共通電極37が形成されており、共通電極37上に電気泳動層32が設けられている。共通電極37は、画素電極35とともに電気泳動層32に電圧を印加する電極であり、MgAg(マグネシウム銀)、ITO(インジウム・スズ酸化物)、IZO(インジウム・亜鉛酸化物)などから形成された透明電極である。対向基板310は、第2基板31、共通電極37を構成要素として含む。
そして、電気泳動層32と画素電極35とが、接着剤層33を介して接着されることで、第1基板30と第2基板31とが接合されている。
そして、電気泳動層32と画素電極35とが、接着剤層33を介して接着されることで、第1基板30と第2基板31とが接合されている。
図3(b)は、マイクロカプセル20の模式断面図である。マイクロカプセル20は、例えば50μm程度の粒径を有しており、内部に分散媒21と、複数の白色粒子(電気泳動粒子)27と、複数の黒色粒子(電気泳動粒子)26とを封入した球状体である。マイクロカプセル20は、図3(a)に示すように共通電極37と画素電極35とに挟持され、1つの画素40内に1つ又は複数のマイクロカプセル20が配置される。
マイクロカプセル20の外殻部(壁膜)は、ポリメタクリル酸メチル、ポリメタクリル酸エチルなどのアクリル樹脂、ユリア樹脂、アラビアガムなどの透光性を持つ高分子樹脂などを用いて形成される。
分散媒21は、白色粒子27と黒色粒子26とをマイクロカプセル20内に分散させる液体である。分散媒21としては、水、アルコール系分散媒(メタノール、エタノール、イソプロパノール、ブタノール、オクタノール、メチルセルソルブなど)、エステル類(酢酸エチル、酢酸ブチルなど)、ケトン類(アセトン、メチルエチルケトン、メチルイソブチルケトンなど)、脂肪族炭化水素(ぺンタン、ヘキサン、オクタンなど)、脂環式炭化水素(シクロへキサン、メチルシクロへキサンなど)、芳香族炭化水素(ベンゼン、トルエン、長鎖アルキル基を有するベンゼン類(キシレン、ヘキシルベンゼン、ヘブチルベンゼン、オクチルベンゼン、ノニルベンゼン、デシルベンゼン、ウンデシルベンゼン、ドデシルベンゼン、トリデシルベンゼン、テトラデシルベンゼンなど))、ハロゲン化炭化水素(塩化メチレン、クロロホルム、四塩化炭素、1,2−ジクロロエタンなど)、カルボン酸塩などを例示することができ、その他の油類であってもよい。これらの物質は単独又は混合物として用いることができ、さらに界面活性剤などを配合してもよい。
分散媒21は、白色粒子27と黒色粒子26とをマイクロカプセル20内に分散させる液体である。分散媒21としては、水、アルコール系分散媒(メタノール、エタノール、イソプロパノール、ブタノール、オクタノール、メチルセルソルブなど)、エステル類(酢酸エチル、酢酸ブチルなど)、ケトン類(アセトン、メチルエチルケトン、メチルイソブチルケトンなど)、脂肪族炭化水素(ぺンタン、ヘキサン、オクタンなど)、脂環式炭化水素(シクロへキサン、メチルシクロへキサンなど)、芳香族炭化水素(ベンゼン、トルエン、長鎖アルキル基を有するベンゼン類(キシレン、ヘキシルベンゼン、ヘブチルベンゼン、オクチルベンゼン、ノニルベンゼン、デシルベンゼン、ウンデシルベンゼン、ドデシルベンゼン、トリデシルベンゼン、テトラデシルベンゼンなど))、ハロゲン化炭化水素(塩化メチレン、クロロホルム、四塩化炭素、1,2−ジクロロエタンなど)、カルボン酸塩などを例示することができ、その他の油類であってもよい。これらの物質は単独又は混合物として用いることができ、さらに界面活性剤などを配合してもよい。
白色粒子27は、例えば、二酸化チタン、亜鉛華、三酸化アンチモン等の白色顔料からなる粒子(高分子あるいはコロイド)であり、例えば負に帯電されて用いられる。黒色粒子26は、例えば、アニリンブラック、カーボンブラック等の黒色顔料からなる粒子(高分子あるいはコロイド)であり、例えば正に帯電されて用いられる。
これらの顔料には、必要に応じ、電解質、界面活性剤、金属石鹸、樹脂、ゴム、油、ワニス、コンパウンドなどの粒子からなる荷電制御剤、チタン系カップリング剤、アルミニウム系カップリング剤、シラン系カップリング剤等の分散剤、潤滑剤、安定化剤などを添加することができる。
これらの顔料には、必要に応じ、電解質、界面活性剤、金属石鹸、樹脂、ゴム、油、ワニス、コンパウンドなどの粒子からなる荷電制御剤、チタン系カップリング剤、アルミニウム系カップリング剤、シラン系カップリング剤等の分散剤、潤滑剤、安定化剤などを添加することができる。
また、黒色粒子26及び白色粒子27に代えて、例えば赤色、緑色、青色、イエロー、シアン、マゼンタなどの顔料を用いてもよい。かかる構成によれば、表示部5に赤色、緑色、青色、イエロ、シアン、マゼンタなどを表示することができる。
図4(a)は、1画素における画素回路の構成を示す平面図であって、図4(b)は、(a)のA−A断面図である。
図4(a)に示すように、画素トランジスタTRsは、アモルファスシリコン(a−Si)からなる半導体層41aと、データ線68から延出されたソース電極41cと、半導体層41aと画素電極35とを接続するドレイン電極41dと、走査線66から延出されたゲート電極6A,6Bとを有する、いわゆるデュアルゲートトランジスタである。半導体層41aは、ゲート電極6A,6Bに対応する2つのチャネル領域41f、41fを有する。
図4(a)に示すように、画素トランジスタTRsは、アモルファスシリコン(a−Si)からなる半導体層41aと、データ線68から延出されたソース電極41cと、半導体層41aと画素電極35とを接続するドレイン電極41dと、走査線66から延出されたゲート電極6A,6Bとを有する、いわゆるデュアルゲートトランジスタである。半導体層41aは、ゲート電極6A,6Bに対応する2つのチャネル領域41f、41fを有する。
ゲート電極6A,6Bは、走査線66の一部をデータ線68に沿う方向に分岐させて形成されている。ゲート電極6A,6Bと重なるように平面視矩形状の半導体層41aが形成されている。ソース電極41cは、データ線68の一部を走査線66に沿う方向に分岐させて形成されており、ドープトシリコン膜からなるオーミックコンタクト層83aを介して半導体層41a(ソース領域)と接続されている。ドレイン電極41dは一方の端部をドープトシリコン膜からなるオーミックコンタクト層83bを介して半導体層41a(ドレイン領域)に接続され、他方の端部を容量電極70aに接続されている。ゲート電極6A,6B間に形成されオーミックコンタクト層83bを介して半導体層41aに接続された矩形状の接続電極7は、各々のゲート電極6A,6Bに対応して形成されたトランジスタ同士を接続している。
保持容量Csは、画素領域内に形成された平面視略L形の容量電極70a、70bと、これらの間に形成された絶縁膜(ゲート絶縁膜)とにより構成された容量素子である。容量電極70aは画素トランジスタTRsのドレイン電極41dと接続されるとともに、コンタクトホールH1を介して画素電極35と接続されている。容量電極70bは走査線66と平行に延びる容量線69と接続されている。
上記構成の画素40において、走査線66から入力される選択信号により画素トランジスタTRsが所定期間だけオン状態とされることで、データ線68から供給される画像信号が画素電極35に書き込まれる。
図4(b)に示す断面構造を見ると、PET(ポリエチレンテレフタレート)から成る厚さ0.5mmの第1基板30上に、厚さ300nmのアルミニウムからなるゲート電極6A,6Bと容量電極70bとが形成されている。ゲート電極6A,6B及び容量電極70bを覆って300nmの窒化シリコン膜からなるゲート絶縁膜43が形成されている。ゲート電極6A,6B上に位置するゲート絶縁膜41b上には、厚さ100nmのa−Siからなる半導体層41aが形成されており、半導体層41a上の一部領域を含むゲート絶縁膜41b上に、厚さ300nmのアルミニウムからなるソース電極41c、ドレイン電極41d、接続電極7、及び容量電極70aが形成されている。上記の構成要素により形成された画素トランジスタTRs及び保持容量Csを覆って、厚さ500nmの窒化シリコン膜からなるパッシベーション膜44が形成されている。パッシベーション膜44上には1μmのアクリルからなる平坦化膜45が形成され、平坦化膜45上に厚さ50nmのITOからなる画素電極35が形成されている。画素電極35は、平坦化膜45とパッシベーション膜44とを貫通して容量電極70aに達するコンタクトホールH1を介して容量電極70aと接続されている。
また、ソース電極41cおよびドレイン電極41dと半導体層41aとの間には、厚さ30nmのn+Si層(オーミックコンタクト層83a,83d,83c)が設けられている。
また、ソース電極41cおよびドレイン電極41dと半導体層41aとの間には、厚さ30nmのn+Si層(オーミックコンタクト層83a,83d,83c)が設けられている。
次に、本実施形態の走査線用保護回路71およびデータ線用保護回路72について説明する。
図5は、走査線用保護回路71およびデータ線用保護回路72の構成を示す図である。
図5は、走査線用保護回路71およびデータ線用保護回路72の構成を示す図である。
図1および図5に示すように、本実施形態の走査線用保護回路71およびデータ線用保護回路72は、それぞれ第1保護回路素子D1(第1の回路素子)と第2保護回路素子D2(第2の回路素子)とを備えており、これらが逆バイアスを維持するように構成されている。
図5(a)に示すように、走査線用保護回路71では、第1保護回路素子D1のアノードおよび第2保護回路素子D2のカソードがそれぞれ走査線66に接続されている一方で、第1保護回路素子D1のカソードがゲート線用高電位共通線81に接続され、第2保護回路素子D2のアノードがゲート線用低電位共通線82に接続されている。
また、図5(b)に示すように、データ線用保護回路72では、第1保護回路素子D1のアノードおよび第2保護回路素子D2のカソードがそれぞれデータ線68に接続されている一方で、第1保護回路素子D1のカソードがデータ線用高電位共通線91に接続され、第2保護回路素子D2のアノードがデータ線用低電位共通線92に接続されている。
走査線用保護回路71およびデータ線用保護回路72を構成する第1保護回路素子D1および第2保護回路素子D2は、上述した画素トランジスタTRsと同様に、2つ以上のゲート電極を有するトランジスタからなる。
図6は、走査線用保護回路71およびデータ線用保護回路72の構成をより詳細に示す図であって、(a)は回路図、(b)は平面図、(c)は(b)のB−B断面図、(d)は保護回路素子の電流電圧特性を示す。なお、図6(b)、(c)では走査線用保護回路71の構成についてのみ示す。
図6(a)に示すように、保護回路71の一対のゲート電極および保護回路素子D1のソース(アノード)が走査線66(例えば、0〜50V)に接続され、ドレイン(カソード)がゲート線用高電位共通線81(例えば50V)およびゲート線用低電位共通線82(0V)に接続されている。保護回路素子D1は逆方向にバイアスされている。
図6(b)に示すように、保護回路素子D1を構成するトランジスタは、アモルファスシリコンからなる半導体層41aと、2つのゲート電極6A,6Bとを有する、デュアルゲートトランジスタである。ゲート電極6A,6Bは、走査線66の一部を当該走査線66に直交する方向に分岐させて形成され、ゲート電極6A,6Bと平面視で重なるように半導体層41aが形成されている。この半導体層41aは、ゲート電極6A,6Bに対応する2つチャネル領域41f,41fを有する。半導体層41a上には、ソース電極41c、ドレイン電極41d、接続電極7が形成されており、各々が半導体層41aと接続されている。ゲート電極6A,6B間に形成され半導体層41aに接続された接続電極7は、各々のゲート電極6A,6Bに対応して形成されたチャネル領域41f,41f同士を接続している。
図6(c)に示すように、ソース電極41cは、第1基板30の最表面に設けられた接続電極17を介して走査線66に接続されている。この接続電極17は、画素電極35と同じ材料を用いて同一工程にてパターン形成される。
このような構成の保護回路素子D1の電流電圧特性を図6(d)に示す。
このような構成の保護回路素子D1の電流電圧特性を図6(d)に示す。
なお、本実施形態の場合、保護回路素子D1,D2に用いるトランジスタはN−MOS(Negative channel Metal Oxide Semiconductor)トランジスタであるが、N−MOSトランジスタと同等の機能を有する他の種類のスイッチング素子と置き換えてもよい。例えば、N−MOSトランジスタに代えてP−MOSトランジスタを用いてもよく、インバータやトランスミッションゲートを用いてもよい。
図7は、保護回路素子の電流電圧特性についてシングルゲート構造とデュアルゲート構造とで比較したグラフである。
図7に示すように、シングルゲート構造の保護回路素子に比べてデュアルゲート構造の保護回路素子はオフ電流、特に保持状態である逆バイアスが印加されているときの電流値が1桁ほど小さい。よって、図1に示した電気泳動表示装置の駆動時における保護回路素子を介したオフ電流は1桁下がることになる。図7においてシングル構造とデュアル構造でのトータルのチャネル長さLは合わせてある。
図7に示すように、シングルゲート構造の保護回路素子に比べてデュアルゲート構造の保護回路素子はオフ電流、特に保持状態である逆バイアスが印加されているときの電流値が1桁ほど小さい。よって、図1に示した電気泳動表示装置の駆動時における保護回路素子を介したオフ電流は1桁下がることになる。図7においてシングル構造とデュアル構造でのトータルのチャネル長さLは合わせてある。
なお、図7において、保護回路素子を構成するトランジスタのソース・ドレイン間の電圧Vdsの表示を±30Vの範囲にしたのは、以下の理由からである。
実際の電気泳動材料の駆動電圧は±15Vであり、それがデータ線68(図1)に印加される。図1に示すデータ線用高電位共通線91には15Vが印加され、データ線用低電位共通線92には−15Vが印加されるが、データ線用保護回路72を構成する各保護回路素子D1,D2には最大30Vの逆バイアスが印加される。このときの電流がシングルゲートトランジスタを用いた場合と約1桁以上異なる。これがリーク電流となり、電気泳動表示装置の消費電流が増加する。液晶装置の場合は、通常の駆動電圧が±5V以内であるため逆バイアスは最大10Vとなり、電気泳動表示装置のような課題は生じない。
走査線66に印加される電圧は一般にデータ線68より高いため、保護回路71、72にはさらに大きな逆方向バイアスが印加される。これは図7だと−30V以下の電圧に相当するが、デュアルゲートとシングルゲートトランジスタのリーク電流の比はさらに大きくなり、デュアルゲートゲートトランジスタが低リーク電流となる。
実際の電気泳動材料の駆動電圧は±15Vであり、それがデータ線68(図1)に印加される。図1に示すデータ線用高電位共通線91には15Vが印加され、データ線用低電位共通線92には−15Vが印加されるが、データ線用保護回路72を構成する各保護回路素子D1,D2には最大30Vの逆バイアスが印加される。このときの電流がシングルゲートトランジスタを用いた場合と約1桁以上異なる。これがリーク電流となり、電気泳動表示装置の消費電流が増加する。液晶装置の場合は、通常の駆動電圧が±5V以内であるため逆バイアスは最大10Vとなり、電気泳動表示装置のような課題は生じない。
走査線66に印加される電圧は一般にデータ線68より高いため、保護回路71、72にはさらに大きな逆方向バイアスが印加される。これは図7だと−30V以下の電圧に相当するが、デュアルゲートとシングルゲートトランジスタのリーク電流の比はさらに大きくなり、デュアルゲートゲートトランジスタが低リーク電流となる。
MOSトランジスタを保護回路素子に用いるのは液晶装置では一般的な方法であるが、デュアルゲートトランジスタとして電気泳動表示装置の保護回路に用いると以下のような効果が新たに生じる。
電気泳動表示装置はよく知られているように、プラスとマイナスに帯電した電気泳動粒子を保持した材料である。それらはシート状になっており、この電気泳動シートを素子基板上に貼り合わせて用いることが知られている。貼り合わせる領域には接着剤層が存在する。帯電した粒子が存在するために接着剤層の表面にはそれと逆極性の電荷が誘起されている。この状態で電気泳動シートを素子基板上へ貼り合わせると、その瞬間に、誘起された電荷が素子基板側に流れ(誘起された電荷を打ち消すように電荷が素子基板から供給される)、瞬間的に大きな電圧(過度電圧)が素子基板側に発生する。これによる表示部(画素回路)の静電破壊を防止するために、その電圧が保護回路素子に印加されて当該保護回路素子が電荷を逃がす働きを行なうが、その時にゲート絶縁膜やソース・ドレイン間の耐圧が低いと保護回路素子(MOSダイオード)の破壊や画素トランジスタのしきい電圧Vthのシフトが生じる。デュアルゲートトランジスタはシングルゲートトランジスタより逆バイアス時のリーク電流が少ないため、ソース・ドレイン間の耐圧が高い。
さらに、電気泳動シートを素子基板上に貼り合わせるときに素子基板の表面をこするような動作で位置あわせをしながら貼り合わせるため静電気の発生を助長している。静電気の発生で以下のような不具合が生じる。例えば、画素トランジスタのしきい電圧Vthがシフトするとリーク電流が大きく増加し、クロストーク等が発生し表示上の課題が発生する。また、静電破壊によって保護回路素子が導通状態になると電流消費が増大する。逆に保護回路素子がオープン状態になるとその後の工程で静電気保護機能が作用しなくなるという不具合が生じる。これは製品出荷後の戻入品の増加にもつながる。
そのため、本実施形態の保護回路では、デュアルゲートトランジスタを採用し、ソース、ドレイン間の耐圧を増加させることは、歩留まりおよび品質向上の点で効果が大きい。発明者らがA4サイズの電気泳動表示装置を試作したところ、その時の保護回路素子に起因する不良の発生率はシングルゲートトランジスタで5%、デュアルゲートトランジスタで略1%であった。特にA4サイズのように大きな面積の電気泳動表示装置となると、素子基板に流れる電荷が多くなるので静電保護効果が顕著になったと考えられる。
以上述べたことは、特に電気泳動シートに接着層がなくても、電気泳動材料が封入されたカプセルにおいてその表面に電荷が誘起されているため同様の結果となる。また、非カプセル型においても電気泳動素子が帯電粒子を持っているため、基本的に同様の結果が予想される。
また、同様の歩留まり向上の効果は画素トランジスタTRsにも当てはまり、シングルゲート構造、デュアルゲート構造でそれぞれ不良発生率が6%、0.5%であった。
また、電気泳動シートを素子基板上に貼り合わせる前に各カプセルの粒子がランダムに配置しているとプラスとマイナスが誘起する電荷が打ち消し合うことになる。そのため、上記静電気は発生しない。
ところが、電気泳動シートの貼り合わせ前に電気泳動シートの良品あるいは不良品の判定のために電気泳動シートの状態で電圧を印加して検査を行うと、帯電粒子の配列が揃った状態となり、先に述べたような画素回路の静電破壊が発生してしまう。
ところが、電気泳動シートの貼り合わせ前に電気泳動シートの良品あるいは不良品の判定のために電気泳動シートの状態で電圧を印加して検査を行うと、帯電粒子の配列が揃った状態となり、先に述べたような画素回路の静電破壊が発生してしまう。
ここで、ゲート線用高電位共通線81およびゲート線用低電位共通線82にも駆動に用いるゲート電圧の最大値と最小値がそれぞれ印加されており、走査線用保護回路71を構成する保護回路素子D1,D2もデュアルゲート構造とされている。電気泳動表示装置100の仕様にもよるが、ゲート電圧の低電位側はデータ電位の低電位側よりも10V程度低く、高電位側はデータ電位の高電位側よりもVth(約7〜8V)以上高く設定されている。以下に詳細を示す。なお、下記の設定は、データ線68の電圧として10〜40Vの振幅を用いた場合のものである。
ゲート線用高電位共通線81の印加電圧 Vgh:Vdh+8V以上=50V
ゲート線用低電位共通線82の印加電圧 Vgl:Vdl−10V=0V
データ線用高電位共通線91の印加電圧 Vdh:40V
データ線用低電位共通線92の印加電圧 Vdl:10V
容量線と共通電極の印加電圧Vcom:25V−FT(フィードスルー:1〜4V)
ゲート線用低電位共通線82の印加電圧 Vgl:Vdl−10V=0V
データ線用高電位共通線91の印加電圧 Vdh:40V
データ線用低電位共通線92の印加電圧 Vdl:10V
容量線と共通電極の印加電圧Vcom:25V−FT(フィードスルー:1〜4V)
これにより、ゲート線用高電位共通線81とゲート線用低電位共通線82との間には50Vの電圧が印加されることになり、共通線81,82の電圧値以上の逆バイアスが印加される。リーク電流を防止するためには、ゲート電極の数が2つ以上の構成をなすトランジスタを保護回路素子として用いる必要がある。
一般に、ゲートの分割数をシングルからデュアル、トリプルと増やすと画素トランジスタと保護回路素子のオフリーク電流が下がっていく。そのため、保護回路素子に用いるトランジスタのゲート数は3つ以上であってもよい。言い換えれば、ゲート電極の数が2つ以上の構成をなす選択トランジスタを用いた画素回路において、保護回路を構成する保護回路素子として用いるトランジスタのゲート電極の数は上記選択トランジスタのゲート電極の数と同等かそれ以上であればよい。
なお、本実施形態においては2つのゲート電極6A,6Bに共通する1つの半導体層41aを用いたが、図8に示すように、各ゲート電極6A,6Bごとに半導体層41a,41a(チャネル領域41f、41f)を分割してもよい。
また、半導体層41aは、アモルファスシリコン以外からなっていてもよく、ポリシリコン等の無機半導体層やa−IGZOのような酸化物半導体層や有機半導体層などを用いても良い。
また、ボトムゲート構造ではなく、トップゲート構造でもよい。
また、半導体層41aは、アモルファスシリコン以外からなっていてもよく、ポリシリコン等の無機半導体層やa−IGZOのような酸化物半導体層や有機半導体層などを用いても良い。
また、ボトムゲート構造ではなく、トップゲート構造でもよい。
[第2実施形態]
次に、本発明の第2実施形態の電気泳動表示装置について述べる。
図9は、第2実施形態の電気泳動表示装置を示す概略構成図、図10は、保護回路の等価回路図である。
図9に示すように、本実施形態の電気泳動表示装置200では、走査線66側に走査線用共通線83、データ線68側にデータ線用共通線93がそれぞれ1本ずつ設けられており、走査線用保護回路111が走査線用共通線83と走査線66との間に介挿され、データ線用保護回路112がデータ線用共通線93とデータ線68との間に介挿されている。
次に、本発明の第2実施形態の電気泳動表示装置について述べる。
図9は、第2実施形態の電気泳動表示装置を示す概略構成図、図10は、保護回路の等価回路図である。
図9に示すように、本実施形態の電気泳動表示装置200では、走査線66側に走査線用共通線83、データ線68側にデータ線用共通線93がそれぞれ1本ずつ設けられており、走査線用保護回路111が走査線用共通線83と走査線66との間に介挿され、データ線用保護回路112がデータ線用共通線93とデータ線68との間に介挿されている。
本実施形態における走査線用保護回路111およびデータ線用保護回路112は、図10に示すように、ダイオード接続したデュアルゲートトランジスタである第1保護回路素子D1と第2保護回路素子D2を互いに逆向きに並列に接続してなる構成をそれぞれ備えている。
走査線用保護回路111は、走査線用保護回路111における第1保護回路素子D1のアノードと第2保護回路素子D2のカソードとが走査線66に接続され、第1保護回路素子D1のカソードと第2保護回路素子D2のアノードとが走査線用共通線83に接続されている。
データ線用保護回路112は、データ線用保護回路112における第1保護回路素子D1のアノードと第2保護回路素子D2のカソードとがデータ線68に接続され、第1保護回路素子D1のカソードと第2保護回路素子D2のアノードとがデータ線用共通線93に接続されている。
本実施形態の構成によれば、走査線用保護回路111およびデータ線用保護回路112を構成する保護回路素子D1,D2のどちらかが常に順方向にバイアスされるため、オフリークは無視できる。ここでも、保護回路素子D1,D2としてデュアルゲート構造のトランジスタを用いることによって順方向の電流を低下することができる。これは電気泳動表示装置のリーク電流が減少するのと同じことである。
これにより、リーク電流を抑えて低消費電力を実現でき、信頼性に優れた電気泳動表示装置となる。
これにより、リーク電流を抑えて低消費電力を実現でき、信頼性に優れた電気泳動表示装置となる。
以上、添付図面を参照しながら本発明に係る好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。
例えば、図11および図12に示すような保護回路素子をデュアルゲートトランジスタを用いて構成しても良い。保護回路素子としてシングルゲート構造のトランジスタを用いる場合は、このシングルゲートトランジスタを2つ以上、直列に接続する。
また、保護回路素子と容量、抵抗を組み合わせても良い。この場合、用いるトランジスタのゲート電極の数は2つ以上である。また、上記したようにシングルの場合は2つ以上を直列に接続する。
ここで、走査線用共通線83およびデータ線用共通線93には上記したVcom電圧が印加される。
なお、走査線用共通線83およびデータ線用共通線93に印加される電圧はVcomに限らないが、走査線用共通線83であれば走査線電位の高電位Vghと低電位Vglとの間、データ線用共通線93であればデータ線電圧の高電位Vdhと低電位Vdlとの間が好ましい。
また、保護回路素子と容量、抵抗を組み合わせても良い。この場合、用いるトランジスタのゲート電極の数は2つ以上である。また、上記したようにシングルの場合は2つ以上を直列に接続する。
ここで、走査線用共通線83およびデータ線用共通線93には上記したVcom電圧が印加される。
なお、走査線用共通線83およびデータ線用共通線93に印加される電圧はVcomに限らないが、走査線用共通線83であれば走査線電位の高電位Vghと低電位Vglとの間、データ線用共通線93であればデータ線電圧の高電位Vdhと低電位Vdlとの間が好ましい。
また、先に述べた各実施形態では、走査線66側の共通線81〜83とデータ線側の共通線91〜93をそれぞれ設けたが、高電位共通線81,91を共通の配線にし、低電位共通線82,92を共通の配線にしても良い。つまり、1本の高電位共通線が保護回路素子D1(保護回路71,72)を介して走査線66およびデータ線68に接続され、1本の低電位共通線が保護回路素子D2(保護回路71,72)を介して走査線66およびデータ線68に接続されていてもいい。より詳しくは、高電位共通線(第1の共通線)が保護回路71の保護回路素子D1(第1の回路素子)を介して走査線66に接続され、かつ保護回路72の保護回路素子D1(第3の回路素子)を介してデータ線68に接続され、低電位共通線(第2の共通線)が保護回路71の保護回路素子D2(第2の回路素子)を介して走査線66に接続され、かつ保護回路72の保護回路素子D2(第4の回路素子)を介してデータ線68に接続されていてもよい。同じように、走査線用共通線83とデータ線用共通線93とを共通の配線にしても良い。
これにより、基板上に形成される配線数が削減され、基板上における配線の引き回しが容易になる。
また、各保護回路71,72,111,112の配置についても上記に限らない。
本発明に用いる画素回路は図2に示したものに限らない。保持容量が無くても良いし、メモリー回路を含む構成や、その他の構成でも良い。
これにより、基板上に形成される配線数が削減され、基板上における配線の引き回しが容易になる。
また、各保護回路71,72,111,112の配置についても上記に限らない。
本発明に用いる画素回路は図2に示したものに限らない。保持容量が無くても良いし、メモリー回路を含む構成や、その他の構成でも良い。
(電子機器)
次に、上記各実施形態の電気泳動表示装置100を、電子機器に適用した場合について説明する。
図13は、本発明の電気泳動表示装置100を適用した電子機器の具体例を説明する斜視図である。
図13(a)は、電子機器の一例である電子ブックを示す斜視図である。この電子ブック1000は、ブック形状のフレーム1001と、このフレーム1001に対して回動自在に設けられた(開閉可能な)カバー1002と、操作部1003と、本発明の電気泳動表示装置によって構成された表示部1004と、を備えている。
次に、上記各実施形態の電気泳動表示装置100を、電子機器に適用した場合について説明する。
図13は、本発明の電気泳動表示装置100を適用した電子機器の具体例を説明する斜視図である。
図13(a)は、電子機器の一例である電子ブックを示す斜視図である。この電子ブック1000は、ブック形状のフレーム1001と、このフレーム1001に対して回動自在に設けられた(開閉可能な)カバー1002と、操作部1003と、本発明の電気泳動表示装置によって構成された表示部1004と、を備えている。
図13(b)は、電子機器の一例である腕時計を示す斜視図である。この腕時計1100は、本発明の電気泳動表示装置によって構成された表示部1101を備えている。
図13(c)は、電子機器の一例である電子ペーパーを示す斜視図である。この電子ペーパー1200は、紙と同様の質感および柔軟性を有するリライタブルシートで構成される本体部1201と、本発明の電気泳動表示装置によって構成された表示部1202を備えている。
例えば電子ブックや電子ペーパーなどは、白地の背景上に文字を繰り返し書き込む用途が想定されるため、消去時残像や経時的残像の解消が必要とされる。
なお、本発明の電気泳動表示装置を適用可能な電子機器の範囲はこれに限定されず、帯電粒子の移動に伴う視覚上の色調の変化を利用した装置を広く含むものである。
なお、本発明の電気泳動表示装置を適用可能な電子機器の範囲はこれに限定されず、帯電粒子の移動に伴う視覚上の色調の変化を利用した装置を広く含むものである。
以上の電子ブック1000、腕時計1100及び電子ペーパー1200によれば、本発明に係る電気泳動表示装置が採用されているので、低消費電力の表示手段を備えた電子機器となる。
なお、上記の電子機器は、本発明に係る電子機器を例示するものであって、本発明の技術範囲を限定するものではない。例えば、携帯電話、携帯用オーディオ機器などの電子機器の表示部にも、本発明に係る電気泳動表示装置は好適に用いることができる。
6A、6B ゲート電極、7 接続電極、30 第1基板、31 第2基板、32 電気泳動層、40 画素、41a 半導体層、41f チャネル領域、66 走査線、68 データ線、71 走査線用保護回路(保護回路)、72 データ線用保護回路(保護回路)、81 ゲート線用高電位共通線(第1の共通線)、82 ゲート線用低電位共通線(第2の共通線)、83 走査線用共通線(共通線)、91 データ線用高電位共通線(第1の共通線)、92 データ線用低電位共通線(第2の共通線)、93 データ線用共通線(共通線)、D1 第1保護回路素子(第1の回路素子)、D2 第2保護回路素子(第2の回路素子)、100,200 電気泳動表示装置、111 走査線用保護回路、112 データ線用保護回路、300 素子基板、310 対向基板、TRs 画素トランジスタ、1000 電子ブック(電子機器)、1100 腕時計(電子機器)、1200 電子ペーパー(電子機器)
Claims (9)
- 素子基板と対向基板との間に電気泳動層を有した電気泳動装置であって、
前記素子基板上に、表示領域に配列された画素回路と、前記画素回路に接続された配線と、前記素子基板上の周辺領域に設けられ前記配線を介して前記画素回路と接続された保護回路と、を備え、
前記保護回路が、複数のゲート電極と当該複数のゲート電極に対応する複数のチャネル領域とを有してなるトランジスタを含むことを特徴とする電気泳動表示装置。 - 素子基板と対向基板との間に電気泳動層を有した電気泳動装置であって、
前記素子基板上に、表示領域に配置された画素回路と、前記画素回路に接続された配線と、前記素子基板上の周辺領域に設けられ前記配線を介して前記画素回路と接続された保護回路と、を備え、
前記保護回路が、直列に接続された複数のシングルゲートトランジスタを含むことを特徴とする電気泳動表示装置。 - 前記画素回路が、複数のゲート電極を有する画素トランジスタを備えていることを特徴とする請求項1または2記載の電気泳動表示装置。
- 前記配線を複数有し、複数の前記配線の各々に対応して複数の前記保護回路が設けられており、前記複数の保護回路に共通線が接続されていることを特徴とする請求項1から3のいずれか一項に記載の電気泳動表示装置。
- 前記保護回路が第1の回路素子と第2の回路素子とを有してなり、
前記第1の回路素子の一方の端子が前記配線に接続され他方の端子が第1の前記共通線に接続され、
前記第2の回路素子の一方の端子が前記配線に接続され他方の端子が第2の前記共通線に接続されていることを特徴とする請求項4に記載の電気泳動表示装置。 - 前記配線が走査線であり、前記共通線が前記保護回路を介して前記走査線に接続されていることを特徴とする請求項4または5に記載の電気泳動表示装置。
- 前記配線がデータ線であり、前記共通線が前記保護回路を介して前記データ線に接続されていることを特徴とする請求項4または5に記載の電気泳動表示装置。
- 前記配線が走査線およびデータ線であり、
前記保護回路が第1の回路素子と第2の回路素子と第3の回路素子と第4の回路素子とを有してなり、
第1の前記共通線が前記第1の回路素子を介して前記走査線に接続され、かつ前記第3の回路素子を介して前記データ線に接続され、
第2の前記共通線が前記第2の回路素子を介して前記走査線に接続され、かつ前記第4の回路素子を介して前記データ線に接続されていることを特徴とする請求項4に記載の電気泳動表示装置。 - 請求項1から8のいずれか1項に記載の電気泳動表示装置を備えたことを特徴とする電子機器。
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2010
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