JP2011211243A - Method of manufacturing semiconductor device - Google Patents
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Abstract
Description
本発明は、配線基板上に半導体チップをフリップチップ接続させた半導体装置の製造方法に関するものである。 The present invention relates to a method for manufacturing a semiconductor device in which a semiconductor chip is flip-chip connected to a wiring board.
配線基板上に半導体チップをフリップチップ接続させた半導体装置が提案されている(例えば、特許文献1参照)。このフリップチップ接続の際に、半導体チップにスクラブをかけることで、フラックスレスでフリップチップ接合させる技術が提案されている(例えば、特許文献2参照)。 A semiconductor device in which a semiconductor chip is flip-chip connected to a wiring board has been proposed (see, for example, Patent Document 1). At the time of this flip chip connection, a technique has been proposed in which a semiconductor chip is scrubbed to perform flip chip bonding without flux (see, for example, Patent Document 2).
また、配線基板上には配線が形成され、配線上はソルダレジストで覆われている(例えば、特許文献3参照)。しかし、半導体チップと配線基板は線膨張係数に差があるため、内部応力によって配線基板上の配線の断線が発生するという問題があった。これを解消するために様々な方法が提案されている(例えば、特許文献4〜6参照)。 In addition, wiring is formed on the wiring board, and the wiring is covered with a solder resist (see, for example, Patent Document 3). However, since there is a difference in linear expansion coefficient between the semiconductor chip and the wiring board, there is a problem that the wiring on the wiring board is disconnected due to internal stress. Various methods have been proposed to solve this problem (see, for example, Patent Documents 4 to 6).
図23は、従来の半導体装置を示す平面図である。配線基板11上に半導体チップ12がフリップチップ接続されている。配線基板11と半導体チップ12との隙間にアンダーフィル樹脂13が充填されている。配線基板11上であって半導体チップ12の外周に半導体チップ12とは離間して補強リング14が設けられている。この半導体チップ12及び補強リング14上に、半導体チップ12において発生した熱を外部に放散させるためのヒートスプレッダー(不図示)が接着されている。
FIG. 23 is a plan view showing a conventional semiconductor device. A
図24は、図23の点線で囲った部分Dを拡大した平面図である。配線基板11上に配線31と配線層ビアランド32が設けられている。配線31は配線層ビアランド32と半導体チップ12とを接続している。配線層ビアランド32は、半導体チップ12と補強リング14との間であって、半導体チップ12の対角線の延長線から1mm以内の領域に設けられている。
24 is an enlarged plan view of a portion D surrounded by a dotted line in FIG. A
図25は、従来の配線層ビアランド及び配線を示す断面図である。配線基板11上に電源パターン33及び配線層下面ビアランド34が設けられ、両者はクリアランス領域35により互いに離間されている。また、電源パターン33及び配線層下面ビアランド34は絶縁膜36により覆われている。配線層ビアランド32は絶縁膜36上に設けられている。配線層下面ビアランド34と配線層ビアランド32とは、絶縁膜36を貫通するビア37により接続されている。配線層ビアランド32から引き出された配線31はクリアランス領域35の上方を通っている。また、従来の半導体装置において、配線31は配線層ビアランド32から半導体チップ12の対角線の延長線方向とほぼ同様の方向に引き出されていた。
FIG. 25 is a cross-sectional view showing a conventional wiring layer via land and wiring. A
また、図26は、従来の方法により配線基板へ半導体チップをフリップチップ接続させた状態を示す断面図である。配線基板11上に配線31が形成され、配線基板11上はソルダレジスト41で覆われ、配線31を露出させるようにソルダレジスト41に開口42が形成されている。配線基板11の配線31と半導体チップ12の電極43は半田バンプ24により接続されている。
FIG. 26 is a cross-sectional view showing a state in which a semiconductor chip is flip-chip connected to a wiring board by a conventional method. A
従来の半導体装置において、配線層ビアランド32から引き出された配線31が、クリアランス領域35の上方において断線するという問題があった。この問題の要因としては以下のものが考えられる。
1.半導体チップ12と配線基板11との線膨張係数の差などによる内部応力は、半導体チップ12の対角線の延長線から1mm以内の領域に集中する。
2.半導体チップ12と補強リング14との間では、配線基板11上に補強材が無いため、当該内部応力による配線基板11の変形が大きくなる。
3. 当該内部応力は、半導体チップ12の対角線の延長線の方向において最も強くなる。
4.配線31と配線層ビアランド32の境界近傍では、配線の太さが急に変わるため当該内部応力が集中する。
5.電源パターン33と配線層下面ビアランド34を離間するクリアランス領域35の上方において当該内部応力が集中する。
In the conventional semiconductor device, there is a problem that the
1. Internal stress due to a difference in coefficient of linear expansion between the
2. Since there is no reinforcing material on the
3. The internal stress is strongest in the direction of the diagonal extension of the
4). In the vicinity of the boundary between the
5. The internal stress concentrates above the
また、従来の方法によりフリップチップ接続を行った半導体装置において、図26の右側に示すように半田バンプ24のオープン不良が発生するという問題があった。これは、表面張力によって球状になろうとする半田バンプ24がソルダレジスト41の開口42の角から応力を受けたためと考えられる。特に、フリップチップ接続させる工程において半導体チップにスクラブをかける場合は半田バンプのオープン不良が生じ易い。
Further, in the semiconductor device to which the flip chip connection is performed by the conventional method, there is a problem that an open defect of the
本発明は、上述のような課題を解決するためになされたもので、本発明の第1の目的は、配線層ビアランドから引き出された配線の断線を防止することができる半導体装置を得るものである。 The present invention has been made to solve the above-described problems, and a first object of the present invention is to obtain a semiconductor device capable of preventing disconnection of wiring drawn from a wiring layer via land. is there.
本発明の第2の目的は、半田バンプのオープン不良を防止することができる半導体装置の製造方法を得るものである。 The second object of the present invention is to obtain a method of manufacturing a semiconductor device that can prevent open defects of solder bumps.
本発明の一実施例に係る半導体装置の製造方法は、前記配線基板上に配線を形成し、前記配線基板上をソルダレジストで覆い、前記配線を露出させるように前記ソルダレジストに開口を形成する工程と、前記配線基板の配線と半導体チップの電極とを半田バンプを介して接続させることで、前記配線基板上に前記半導体チップをフリップチップ接続させる工程とを有し、前記半田バンプの半田の量を、前記ソルダレジストの開口の角と前記電極に内接する球の体積よりも小さくすることを特徴とする。 A method of manufacturing a semiconductor device according to an embodiment of the present invention includes forming a wiring on the wiring substrate, covering the wiring substrate with a solder resist, and forming an opening in the solder resist so as to expose the wiring. And connecting the wiring of the wiring board and the electrode of the semiconductor chip via a solder bump, thereby flip chip connecting the semiconductor chip on the wiring board, and soldering the solder bump The amount is smaller than the corner of the opening of the solder resist and the volume of a sphere inscribed in the electrode.
この実施例によれば、半田バンプのオープン不良を防止することができる。 According to this embodiment, open defects of solder bumps can be prevented.
実施の形態1.
図1は、本発明の実施の形態1に係る半導体装置を示す一部切欠斜視図である。配線基板11上に半導体チップ12がフリップチップ接続されている。配線基板11と半導体チップ12との隙間にアンダーフィル樹脂13が充填されている。配線基板11上であって半導体チップ12の外周に半導体チップ12とは離間して補強リング14が設けられている。この補強リング14は、板状の部材の中央に開口部が設けられたものである。開口部の形状は半導体チップ12の形状に応じて定められている。
FIG. 1 is a partially cutaway perspective view showing a semiconductor device according to
半導体チップ12及び補強リング14上にヒートスプレッダー15が接着されている。ヒートスプレッダー15の形状は配線基板11の外形とほぼ同じ大きさの薄板状である。このヒートスプレッダー15により、半導体チップ12において発生した熱が外部に放散される。
A
また、配線基板11の裏面には半田ボール16が設けられている。この半田ボール16により、配線基板11の裏面側の外部電極と実装基板(不図示)とが接合される。そして、配線基板11及び半田ボール16を介して、半導体チップ12と実装基板との間で電源の入力や信号の入出力が行われる。
A
図2は、図1中のA−A線断面による断面構造説明図である。配線基板11は複数の絶縁層21が重ねられた多層構造である。各絶縁層21には複数の配線23及びビアホール22が設けられている。異なる絶縁層21の配線23がビアホール22を介して互いに接続されるため、半導体装置の小型化を実現することができる。特に本実施の形態においては、配線基板11の基材となる厚いコア絶縁層の両面に、薄いビルドアップ絶縁層を3層ずつ積層した構造を有している。コア絶縁層は、ガラスクロスにエポキシ系樹脂を含浸させたプリプレグを用いており、ビルドアップ絶縁層は、エポキシ系樹脂にシリカフィラーが混合された物を用いている。ビルドアップ絶縁層に、ガラスクロスを有する物を用いることもできる。それぞれの絶縁層21には、上下の配線23を電気的に接続するためのビアホール22が形成されている。本実施の形態においては、厚いコア絶縁層については、直径の大きなビアホールが形成され、薄いビルドアップ絶縁層には、直径の小さいビアホールが形成される。
FIG. 2 is an explanatory diagram of a cross-sectional structure taken along line AA in FIG. The
半導体チップ12の複数の電極(図示せず)は、半田バンプ24を介してそれぞれ配線基板11の所定の配線に電気的に接続される。また、半導体チップ12とヒートスプレッダー15を接着する接着材25は、半導体チップ12へのストレスを和らげるヤング率(E)の小さいシリコーン系接着材である。一方、配線基板11と補強リング14、及びヒートスプレッダー15と補強リング14を接着する接着材26は、耐熱性がよく、コスト的にメリットのあるエポキシ系接着材である。
A plurality of electrodes (not shown) of the
なお、配線基板11の材料には、エポキシ系樹脂及び(又は)テトラフルオロエチレン系樹脂を用いる。ここで、エポキシ系樹脂とは、エポキシ系樹脂にガラス繊維またはアクリル樹脂などを混入させたものをいう。テトラフルオロエチレン系樹脂とは、テトラフルオロエチレン樹脂にアクリル樹脂などを混入させたものをいう。
In addition, as a material of the
本発明の実施の形態1に係る半導体装置の製法について説明する。まず、図3に示すように、半導体チップ12の電極上にチップ側半田バンプ24aを設け、配線基板11の配線上に基板側半田バンプ24bを設ける。
A method for manufacturing the semiconductor device according to the first embodiment of the present invention will be described. First, as shown in FIG. 3, chip-side solder bumps 24 a are provided on the electrodes of the
次に、図4に示すように、配線基板11上に半導体チップ12を載置し、チップ側半田バンプ24aと基板側半田バンプ24bを接触させた状態でスクラブをかけながら加熱する。その結果、チップ側半田バンプ24a及び基板側半田バンプ24bが溶け、両者は半田バンプ24として一体となる。半田バンプ24により、半導体チップ12に含まれる電極と配線基板11の複数の配線とが電気的に接続される。半田バンプ24の材料は、例えばPbの含有量が0.1wt%以下と、非常に少ないPbフリー半田が用いられ、本実施の形態においては、Sn−1wt%Ag−0.5wt%Cu組成の半田が用いられる。ただし、半田バンプ24の組成については、前述の物に限らない。特に、Pbフリー半田においては、半田の弾性率が高くなる傾向にあるため、配線基板に生じる内部応力が大きくなる傾向がある。従って、後述の配線基板の断線対策が重要となる。
Next, as shown in FIG. 4, the
次に、図5に示すように、配線基板11と半導体チップ12との隙間にアンダーフィル樹脂13を充填して固め、半導体チップ12を配線基板11に密着させた状態で固定する。そして、図6に示すように、接着材26により配線基板11に補強リング14を接着する。
Next, as shown in FIG. 5, the gap between the
次に、図7に示すように、半導体チップ12上に接着材25を塗布する。そして、図8に示すように、補強リング14上にフィルム状の接着材26を貼り付けて、半導体チップ12及び補強リング14上にヒートスプレッダー15を接着させる。補強リング14について、あらかじめ両面に接着材26が貼り付けられている物を、配線基板11上に搭載するようにしても良い。
Next, as shown in FIG. 7, an adhesive 25 is applied on the
最後に、図9に示すように、配線基板11の裏面に形成された外部電極上に半田ボール16を設ける。以上の工程により、図1,2に示す半導体装置が製造される。半田ボール16の組成は、これに限る物ではないが、Pbフリー半田で構成される。本実施の形態においては、その組成はSn−3wt%Ag−0.5wt%Cuとなっている。
Finally, as shown in FIG. 9,
また、図10に示すように、補強リング14とヒートスプレッダー15が接着材26を介さずに金属板で一体に成型されたものを用いても良い。図11に示すように、補強リング14、および接着材26を用いない構成にすることも可能である。補強リング14を有する構成において、補強リング14と半導体チップ12との間の領域で、配線基板11にかかる内部応力が大きくなる傾向にある。すなわち、配線基板11に比較して、熱膨張係数の小さい半導体チップ12が、アンダーフィル樹脂13で配線基板11上に固定されており、かつ、半導体チップ12の周囲で、補強リング14が配線基板11上に固定されており、かつ、半導体チップ12と、補強リング14との間で、配線基板11表面に対する固定が弱くなる領域が生じる場合に、この部分に応力が集中する傾向にある。また、こうした応力は、半導体チップ12の対角線の延長線とその近傍の領域で大きくなる傾向にある。このような場合に、この領域での配線の断線対策が特に重要となる。
In addition, as shown in FIG. 10, a reinforcing
図12は、本発明の実施の形態1に係る半導体装置を示す平面図であり、図13は、図12の点線で囲った部分Bを拡大した平面図である。配線基板11上に配線31と配線層ビアランド32が設けられている。配線31は配線層ビアランド32と半導体チップ12とを接続している。配線層ビアランド32は、半導体チップ12と補強リング14との間であって、半導体チップ12の対角線の延長線から1mm以内の領域に設けられているものがある。
12 is a plan view showing the semiconductor device according to the first embodiment of the present invention, and FIG. 13 is an enlarged plan view of a portion B surrounded by a dotted line in FIG. A
図14は、本発明の実施の形態1に係る配線層ビアランドから引き出された配線を示す拡大平面図であり、図15は図14のC−C´における断面図である。配線基板11上に電源パターン33及び配線層下面ビアランド34が設けられ、両者はクリアランス領域35により互いに離間されている。また、電源パターン33及び配線層下面ビアランド34は絶縁膜36により覆われている。配線層ビアランド32は絶縁膜36上に設けられている。配線層下面ビアランド34と配線層ビアランド32とは、絶縁膜36を貫通するビア37により接続されている。配線層ビアランド32から引き出された配線31はクリアランス領域35の上方を通っている。
FIG. 14 is an enlarged plan view showing wiring drawn from the wiring layer via land according to the first embodiment of the present invention, and FIG. 15 is a cross-sectional view taken along the line CC ′ of FIG. A
ここで、半導体チップ12と配線基板11との線膨張係数の差などによる内部応力は、半導体チップ12の対角線の延長線の方向において最も強くなる。そこで、本実施の形態1では、配線層ビアランド32からの配線31の引き出し方向と半導体チップ12の対角線の延長線との角度θを20°以上、好ましくは30°以上とする。これにより、配線層ビアランド32の近傍、特にクリアランス領域35の上方において配線31にかかる内部応力を緩和することができるため、配線層ビアランド32から引き出された配線31の断線を防止することができる。
Here, the internal stress due to the difference in coefficient of linear expansion between the
実施の形態2.
図16は、本発明の実施の形態2に係る配線層ビアランド及び配線の一例を示す拡大平面図であり、図17は他の例を示す拡大平面図である。図示のように、配線31は、配線層ビアランド32との境界から0.2mm以下のところで折り曲げられている。その他の構成は実施の形態1と同様である。
16 is an enlarged plan view showing an example of a wiring layer via land and wiring according to the second embodiment of the present invention, and FIG. 17 is an enlarged plan view showing another example. As shown in the figure, the
これにより、配線層ビアランド32の近傍、特にクリアランス領域35の上方において配線31にかかる内部応力を緩和することができるため、配線層ビアランド32から引き出された配線31の断線を防止することができる。
As a result, the internal stress applied to the
実施の形態3.
図18は、本発明の実施の形態3に係る配線層ビアランド及び配線の一例を示す拡大平面図である。図示のように、クリアランス領域35の上方における配線31の幅bは、配線31が最も細くなる部分の幅aより大きい。その他の構成は実施の形態1と同様である。
Embodiment 3 FIG.
FIG. 18 is an enlarged plan view showing an example of a wiring layer via land and wiring according to the third embodiment of the present invention. As shown in the figure, the width b of the
これにより、内部応力が最も大きくなるクリアランス領域35の上方において配線31の強度を向上させることができるため、配線層ビアランド32から引き出された配線31の断線を防止することができる。
Thereby, since the strength of the
実施の形態4.
実施の形態4に係る半導体装置の製造方法は、配線基板へ半導体チップをフリップチップ接続させる工程に特徴があり、その他の工程は実施の形態1と同様である。以下、実施の形態4におけるフリップチップ接続について説明する。
Embodiment 4 FIG.
The method for manufacturing a semiconductor device according to the fourth embodiment is characterized in that the semiconductor chip is flip-chip connected to the wiring board, and the other steps are the same as in the first embodiment. Hereinafter, flip-chip connection in the fourth embodiment will be described.
まず、図19に示すように、配線基板11上に配線31を形成し、配線基板11上をソルダレジスト41で覆い、配線31を露出させるようにソルダレジスト41に開口42を形成する。ここで、ソルダレジスト41の厚みは26μm、開口42の幅は100μmである。配線基板11の配線31上に基板側半田バンプ24bを設け、半導体チップ12の電極43にチップ側半田バンプ24aを設ける。ステージ44上に配線基板11を載置し、ボンディングヘッド45により半導体チップ12を真空吸着する。この際、ステージ44及びボンディングヘッド45を半田融点より低い所定の予熱温度(150℃程度)に加熱しておく。
First, as shown in FIG. 19, the
次に、図20に示すように、ボンディングヘッド45を水平方向へ移動して、半導体チップ12を配線基板11の上方に位置させる。そして、ボンディングヘッド45を下降させて基板側半田バンプ24bとチップ側半田バンプ24aを接触させる。さらに、基板側半田バンプ24bとチップ側半田バンプ24aとが接触した状態で、半導体チップ12を半田融点以上(260℃程度)に加熱し、水平方向又は鉛直方向などへ周期的にスクラブさせながら、配線基板11に圧接する。これにより、半導体チップ12と配線基板11をフラックスレスでフリップチップ接合させることができる。この結果、図21に示すように、基板側半田バンプ24bとチップ側半田バンプ24aが接合されて半田バンプ24となる。その後、ボンディングヘッド45による半導体チップ12の吸着を解除し、ボンディングヘッド45を上昇させてボンディングを終了させる。
Next, as shown in FIG. 20, the
本実施の形態4では、ソルダレジスト41の厚みを26μm以下にすることで、半田バンプ24の半田の量が、図22に示すようなソルダレジスト41の開口42の角と電極43に内接する球の体積よりも小さくなるようにする。これにより、表面張力によって球状になろうとする半田バンプがソルダレジストの開口の角から受ける応力を小さくすることができる。従って、半田バンプのオープン不良を防止することができる。特に、フリップチップ接続させる工程において半導体チップにスクラブをかける場合は半田バンプのオープン不良が生じ易いので、本発明は有効である。
In the fourth embodiment, by setting the thickness of the solder resist 41 to 26 μm or less, the amount of solder of the solder bumps 24 becomes a sphere inscribed in the corner of the
11 配線基板
12 半導体チップ
13 アンダーフィル樹脂
14 補強リング
15 ヒートスプレッダー
24 半田バンプ
31 配線
32 配線層ビアランド
33 電源パターン
34 配線層下面ビアランド
35 クリアランス領域
36 絶縁膜
37 ビア
41 ソルダレジスト
42 開口
43 電極
DESCRIPTION OF
Claims (3)
前記配線基板の配線と半導体チップの電極とを半田バンプを介して接続させることで、前記配線基板上に前記半導体チップをフリップチップ接続させる工程とを有し、
前記半田バンプの半田の量を、前記ソルダレジストの開口の角と前記電極に内接する球の体積よりも小さくすることを特徴とする半導体装置の製造方法。 Forming a wiring on the wiring substrate, covering the wiring substrate with a solder resist, and forming an opening in the solder resist so as to expose the wiring; and
Connecting the wiring of the wiring board and the electrode of the semiconductor chip through solder bumps, and flip-chip connecting the semiconductor chip on the wiring board,
A method of manufacturing a semiconductor device, wherein the solder amount of the solder bump is made smaller than the corner of the opening of the solder resist and the volume of a sphere inscribed in the electrode.
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