JP2011199192A - Thin-film transistor substrate, and display device and electromagnetic sensor with the same - Google Patents
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Abstract
Description
本発明は、薄膜トランジスタ基板並びにそれを備えた表示装置及び電磁波センサに関する。 The present invention relates to a thin film transistor substrate, a display device including the same, and an electromagnetic wave sensor.
液晶ディスプレイ、有機電界発光(有機EL)ディスプレイなどの表示装置の製造では、薄型トランジスタ(TFT)を形成する基板として主にガラス基板が使用されているが、軽量化、薄型化への要求に応えるためにガラス基板の厚さを薄くした製品の開発が進んでいる。例えばガラス基板をフッ酸によりエッチングすることで基板の厚みを薄くする手法が開示されている(特許文献1参照)。
しかし、ガラス基板を薄型化するには限界があり、より軽量化、薄型化を実現するため樹脂フィルムを基板として利用しようという動きがある。樹脂フィルムを用いれば、軽量化、薄型化を実現するだけでなく、可撓性を有し、衝撃に強い製品にすることが可能となり、外装ケースの軽量化なども同時に実現することができるといった利点もある。
In the manufacture of display devices such as liquid crystal displays and organic electroluminescence (organic EL) displays, glass substrates are mainly used as substrates for forming thin transistors (TFTs), but they meet the demands for weight reduction and thickness reduction. Therefore, the development of products in which the thickness of the glass substrate is reduced is in progress. For example, a technique for reducing the thickness of a substrate by etching a glass substrate with hydrofluoric acid has been disclosed (see Patent Document 1).
However, there is a limit to reducing the thickness of a glass substrate, and there is a movement to use a resin film as a substrate in order to realize further reduction in weight and thickness. By using a resin film, it is possible not only to reduce the weight and thickness, but also to make the product flexible and resistant to impacts, and to reduce the weight of the outer case at the same time. There are also advantages.
その反面、樹脂フィルムを用いると、ガラス基板では起こりえない様々な問題が発生する。これは、樹脂フィルムは、ガラスとは異なる下記に示すような物性を有することに起因している。
(1)熱膨張係数がガラスに比べ大きい。
(2)不可逆的な熱収縮が起きる。
(3)吸水、吸湿、乾燥などによりフィルムが伸縮する。
(4)耐熱温度が低い。
(5)表面の凹凸が大きい。
On the other hand, when a resin film is used, various problems that cannot occur in a glass substrate occur. This is because the resin film has the following physical properties different from glass.
(1) The coefficient of thermal expansion is larger than that of glass.
(2) Irreversible heat shrinkage occurs.
(3) The film expands and contracts due to water absorption, moisture absorption, and drying.
(4) The heat resistant temperature is low.
(5) Unevenness on the surface is large.
これらの物性に起因する問題を解決すべく、様々な手法が提案されている。例えば、上記(1)、(2)に関し、フィルムの伸縮をあらかじめ考慮した素子設計や製造プロセスが提案されている(例えば特許文献2〜4参照。)。また、(5)に関し、樹脂フィルムの表面に樹脂を塗布して樹脂層を形成することで平坦化し、この樹脂層上にTFTを形成することが提案されている(特許文献5参照。)。 Various methods have been proposed to solve the problems caused by these physical properties. For example, with respect to the above (1) and (2), element designs and manufacturing processes in which the expansion and contraction of the film are considered in advance have been proposed (see, for example, Patent Documents 2 to 4). Further, regarding (5), it has been proposed that a resin layer is formed by applying a resin to the surface of a resin film, and that a TFT is formed on the resin layer (see Patent Document 5).
また、上記(1)、(2)に起因して樹脂フィルム上に作製したTFTを構成する電極や半導体層にクラックが生じ易い。このようなクラックの発生を防ぐため、樹脂フィルム上に圧縮応力性の無機膜を形成することが提案されている(特許文献6参照)。 In addition, cracks are likely to occur in the electrodes and semiconductor layers constituting the TFTs produced on the resin film due to the above (1) and (2). In order to prevent the occurrence of such cracks, it has been proposed to form an inorganic film having a compressive stress on a resin film (see Patent Document 6).
本発明は、樹脂フィルム上に形成した薄膜トランジスタにクラックが発生し難い薄膜トランジスタ基板並びにそれを備えた表示装置及び電磁波センサを提供することを目的とする。 An object of the present invention is to provide a thin film transistor substrate in which cracks are unlikely to occur in a thin film transistor formed on a resin film, a display device including the same, and an electromagnetic wave sensor.
上記目的を達成するため、本発明では以下の薄膜トランジスタ基板並びにそれを備えた表示装置及び電磁波センサが提供される。
<1> 樹脂フィルムと、前記樹脂フィルム上に設けられており、圧縮応力性の層と引張応力性の層とが少なくとも3層交互に積層され、最下層及び最上層が前記圧縮応力性の層である積層構造を有するバッファ層と、前記バッファ層上に設けられている薄膜トランジスタと、を含む薄膜トランジスタ基板。
<2> 前記バッファ層を構成する全ての層が無機材料から構成されている<1>に記載の薄膜トランジスタ基板。
<3> 前記バッファ層を構成する層が、SixOy、SixNy、SixOyNz、AlxOy、TixOy、ZrxOy、及びHfxOyからなる群から選択される少なくとも1種の材料から構成されている<1>又は<2>に記載の薄膜トランジスタ基板。
<4> 前記バッファ層を構成する全ての層が同種の材料から構成されている<1>〜<3>のいずれかに記載の薄膜トランジスタ基板。
<5> 前記樹脂フィルムのヤング率が4GPa以下である<1>〜<4>のいずれかに記載の薄膜トランジスタ基板。
<6> <1>〜<5>のいずれかに記載の薄膜トランジスタ基板を備えた表示装置。
<7> <1>〜<5>のいずれかに記載の薄膜トランジスタ基板を備えた電磁波センサ。
In order to achieve the above object, the present invention provides the following thin film transistor substrate, a display device and an electromagnetic wave sensor including the same.
<1> Provided on the resin film and the resin film, the compressive stress layer and the tensile stress layer are alternately laminated at least three layers, and the lowermost layer and the uppermost layer are the compressive stress layer. A thin film transistor substrate comprising: a buffer layer having a stacked structure of: and a thin film transistor provided on the buffer layer.
<2> The thin film transistor substrate according to <1>, wherein all layers constituting the buffer layer are made of an inorganic material.
<3> The layer constituting the buffer layer is made of at least one material selected from the group consisting of SixOy, SixNy, SixOyNz, AlxOy, TixOy, ZrxOy, and HfxOy. <1> or <2> The thin film transistor substrate according to 1.
<4> The thin film transistor substrate according to any one of <1> to <3>, wherein all layers constituting the buffer layer are made of the same kind of material.
<5> The thin film transistor substrate according to any one of <1> to <4>, wherein the resin film has a Young's modulus of 4 GPa or less.
<6> A display device comprising the thin film transistor substrate according to any one of <1> to <5>.
<7> An electromagnetic wave sensor comprising the thin film transistor substrate according to any one of <1> to <5>.
本発明によれば、樹脂フィルム上に形成した薄膜トランジスタにクラックが発生し難い薄膜トランジスタ基板並びにそれを備えた表示装置及び電磁波センサが提供される。 ADVANTAGE OF THE INVENTION According to this invention, a thin-film transistor substrate with which a crack is hard to generate | occur | produce in the thin-film transistor formed on the resin film, a display apparatus provided with the same, and an electromagnetic wave sensor are provided.
以下、添付の図面を参照しながら、本発明に係る薄膜トランジスタ基板、並びに、それを備えた表示装置及び電磁波センサとしてそれぞれ有機ELディスプレイ及びX線ディテクタについて説明する。なお、本発明に係る薄膜トランジスタ基板を備えた表示装置及び電磁波センサはこれらに限定されず、TFTを備えた他の電子デバイスにも適用することができる。また、各構成の材料、厚み、成膜方法等を適宜限定して説明するが、本発明はこれらに限定されず、目的とする電子デバイスの構成に応じて適宜選択すればよい。 Hereinafter, an organic EL display and an X-ray detector will be described as a thin film transistor substrate according to the present invention, a display device including the same, and an electromagnetic wave sensor, respectively, with reference to the accompanying drawings. Note that the display device and the electromagnetic wave sensor including the thin film transistor substrate according to the present invention are not limited thereto, and can be applied to other electronic devices including TFTs. In addition, the materials, thicknesses, film formation methods, and the like of each component are described as appropriate, but the present invention is not limited to these, and may be appropriately selected according to the configuration of the target electronic device.
TFTを構成する電極層や半導体層には引張応力が内在していることが多い。一般的に物質は圧縮性の応力には強いが引張性の応力には弱く、結合が切れやすい。そのため、樹脂フィルム上にTFTを形成する場合、基板となる樹脂フィルムには伸縮に耐えられるような高い剛性が必要であり、その手段として無機層によるバッファ層を設けることが考えられる。 In many cases, tensile stress is inherent in the electrode layer and the semiconductor layer constituting the TFT. In general, a substance is strong against compressive stress but weak against tensile stress and easily breaks. Therefore, when forming TFT on a resin film, the resin film used as a board | substrate needs high rigidity which can endure expansion-contraction, and it is possible to provide the buffer layer by an inorganic layer as the means.
しかし、本発明者の実験によれば、樹脂フィルムの表面に圧縮応力性の無機層(例えば厚さ200nmのSiO2)を形成し、この無機層上にTFTを形成しても、TFTの構造(材質や層構成)によっては電極層等にクラックが発生してしまうことが確認された。例えば、電極材料にモリブデンのような引張応力の強い材料を使用すると、成膜後もしくは製造工程中の昇温又は降温過程でクラックが入り易い。TFTを構成する電極層や半導体層にクラックが生じると、トランジスタ性能の劣化、断線等の電気特性に大きく影響してしまう。
例えば、圧縮応力性の無機層を5μm程度に厚く形成すればTFTにおけるクラックの発生をより確実に抑制できる。しかし、このような極めて厚い無機層を形成するとなると、成膜時間が長くなり、製造コストが著しく上昇するほか、樹脂フィルム本来の可撓性(フレキシブル性)が損なわれてしまう。
However, according to the experiments of the present inventor, even if a compressive stress inorganic layer (for example, SiO 2 having a thickness of 200 nm) is formed on the surface of the resin film and a TFT is formed on this inorganic layer, the structure of the TFT It was confirmed that cracks would occur in the electrode layer or the like depending on (material and layer configuration). For example, when a material having a strong tensile stress such as molybdenum is used as the electrode material, cracks are likely to occur after film formation or in the process of temperature increase or decrease during the manufacturing process. If a crack occurs in the electrode layer or semiconductor layer constituting the TFT, it greatly affects the electrical characteristics such as deterioration of transistor performance and disconnection.
For example, if the compressive-stress inorganic layer is formed as thick as about 5 μm, the generation of cracks in the TFT can be more reliably suppressed. However, when such an extremely thick inorganic layer is formed, the film formation time becomes long, the manufacturing cost increases remarkably, and the original flexibility (flexibility) of the resin film is impaired.
さらに本発明者が研究を重ねたところ次のような知見を得た。引張応力が内在する電極層や半導体層等にクラックが生じる理由は、樹脂フィルムが膨張することではなく、樹脂フィルムがガラス基板等に比べて柔らかいことが主な原因であると考えられる。具体的には、電極層や半導体層が、内在する引張応力のため縮もうとしているところに基板である樹脂フィルムが容易に変形してしまうことで結果的にクラックが入ると考えられる。つまり、樹脂フィルムの膨張はクラックの発生に与える影響は小さく、樹脂フィルムはガラスやシリコンに比べてヤング率が小さく変形しやすい特性を有していることの方が電極層や半導体層にクラックをもたらす主な原因と考えられる。 Furthermore, when the present inventor repeated research, the following knowledge was obtained. The reason why cracks occur in the electrode layer, the semiconductor layer, and the like in which tensile stress is inherent is considered to be mainly due to the fact that the resin film is not expanded but is softer than a glass substrate or the like. Specifically, it is considered that a crack occurs as a result of the resin film as the substrate being easily deformed where the electrode layer or the semiconductor layer is shrinking due to the inherent tensile stress. In other words, the expansion of the resin film has a small effect on the occurrence of cracks, and the resin film has a lower Young's modulus than glass and silicon and is more likely to be deformed. It is thought to be the main cause.
そして、本発明者は樹脂フィルム上に形成したTFTのクラックの発生を抑制すべく、研究を重ねた結果、樹脂フィルム上に、強度及び剛性を有する特定の積層構造のバッファ層を設け、このようなバッファ層上にTFTを形成すれば、TFTを構成する電極層や半導体層にクラックが発生することを効果的に抑制することができることを見出した。 As a result of repeated research to suppress the occurrence of cracks in the TFT formed on the resin film, the present inventor provided a buffer layer having a specific laminated structure having strength and rigidity on the resin film. It has been found that if a TFT is formed on a buffer layer, it is possible to effectively suppress the generation of cracks in the electrode layer and semiconductor layer constituting the TFT.
<薄膜トランジスタ基板>
本発明に係る薄膜トランジスタ基板は、樹脂フィルムと、前記樹脂フィルム上に設けられており、圧縮応力性の層と引張応力性の層とが少なくとも3層交互に積層され、最下層及び最上層が前記圧縮応力性の層である積層構造を有するバッファ層と、前記バッファ層上に設けられている薄膜トランジスタと、を含む。上記のような積層構造を有するバッファ層であれば、5μm以上の厚膜にしなくても剛性をもたせることができる。基板となる樹脂フィルムの厚みが薄い場合や柔らかい樹脂で構成されている場合、フィルムはより変形し易くなる。そのため、例えば、半導体層の引張応力の影響がより強くなり、クラックが入りやすくなるが、そのような場合においてもバッファ層が高い剛性を有することでTFTにおけるクラックの発生を効果的に抑制することができる。
<Thin film transistor substrate>
The thin film transistor substrate according to the present invention is provided on a resin film and the resin film, and at least three layers of compressive stress layers and tensile stress layers are alternately laminated. A buffer layer having a stacked structure which is a compressive stress layer; and a thin film transistor provided on the buffer layer. If it is a buffer layer which has the above laminated structures, it can give rigidity even if it does not make it 5 micrometers or more thick film. When the thickness of the resin film used as a board | substrate is thin or it is comprised with soft resin, a film becomes easier to deform | transform. Therefore, for example, the influence of the tensile stress of the semiconductor layer becomes stronger and cracks are likely to occur, but even in such a case, the occurrence of cracks in the TFT is effectively suppressed by having a high rigidity of the buffer layer. Can do.
図1は、第1の実施形態に係る薄膜トランジスタ基板の構成の一例を示す概略図である。本実施形態に係る薄膜トランジスタ基板100は、樹脂フィルム10上に、圧縮応力性の層12A,12Bと引張応力性の層14が交互に形成された3層構造のバッファ層16が設けられ、バッファ層16上に薄膜トランジスタ21が設けられている。
FIG. 1 is a schematic view showing an example of the configuration of the thin film transistor substrate according to the first embodiment. The thin
(樹脂フィルム)
樹脂フィルム10としては、バッファ層16及びTFT21を形成することができ、電子デバイスを構成する他の部材を支持することができる樹脂フィルムであれば特に限定されない。樹脂フィルム10を構成する材料としては、例えば、ポリエチレンテレフタレート(PET)、ポリブチレンフタレート、ポリエチレンナフタレート(PEN)等のポリエステル、ポリスチレン、ポリカーボネート、ポリエーテルサルホン、ポリアリレート、アラミド、ポリアミド、アクリル、ポリイミド、ポリシクロオレフィン、ノルボルネン樹脂、ポリ(クロロトリフルオロエチレン)等の有機材料が挙げられる。
(Resin film)
The
樹脂フィルム10が柔らかいほどTFT21にクラックが生じやすいが、本発明に係るバッファ層16は薄い厚みで樹脂フィルム10に比較的高い剛性を付与することができるため、樹脂フィルム10のヤング率が小さければ小さいほど本発明の効果がより有効に発揮される。代表的な樹脂フィルムのヤング率は下記の通りである。
As the
PET 5GPa
PEN 6GPa
アラミド 10GPa
ポリアミド 10GPa
ポリイミド 2〜3GPa
ポリエステル 6GPa
ポリエーテルサルホン 2〜3GPa
アクリル 0.5〜2GPa
ポリカーボネート 2GPa
ポリアリレート 3〜4GPa
PET 5GPa
PEN 6GPa
Aramid 10GPa
Polyamide 10GPa
Polyimide 2-3GPa
Polyester 6GPa
Polyethersulfone 2-3GPa
Acrylic 0.5-2GPa
Polycarbonate 2GPa
Polyarylate 3-4GPa
ポリイミド、ポリエーテルサルホン、アクリル、ポリカーボネート、ポリアリレートのような比較的柔らかい樹脂フィルムを用いた場合には、PETやPENの様に比較的硬い基材を用いる場合に比べ、TFT21にクラックが発生し易いが、樹脂フィルム10とTFT21との間にバッファ層16を設けることで剛性が付与され、基板のたわみや変形が生じ難くなるため、TFT21におけるクラックの発生を効果的に抑制することができる。樹脂フィルムのヤング率が小さく柔らかいもの、特に、ヤング率が4GPa以下の樹脂フィルムを用いたときに、本発明の効果がより有効に発揮される。
When a relatively soft resin film such as polyimide, polyethersulfone, acrylic, polycarbonate, or polyarylate is used, cracks are generated in the
樹脂フィルム10の厚みは、支持体としての強度を有し、フィルム10上にTFT21等を作製するプロセスや電子デバイスを製造した後でフィルム10が大きく変形したり、破断することを効果的に抑制することができる一方、可撓性や光透過性を保つ厚さとすることが好ましい。このような観点から、樹脂フィルム10の厚みは3μm以上500μm以下であることが好ましく、10μm以上50μm以下であることがより好ましい。
The thickness of the
(バッファ層)
バッファ層16は、圧縮応力性の層12A,12Bと引張応力性の層14とが交互に積層され、最下層12A及び最上層12Bが圧縮応力性の層である積層構造を有する。すなわち、引張応力性の層(適宜「引張応力層」と略称する。)を圧縮応力性の層(適宜「圧縮応力層」と略称する。)で挟み込んだ積層構造を有するバッファ層16を樹脂フィルム10上に設けることで剛性の向上を図ることができ、このバッファ層16上にTFT21を形成することで電極層、半導体層等におけるクラックの発生を効果的に抑制することができる。
(Buffer layer)
The
‐圧縮応力性の層‐
バッファ層16を構成する圧縮応力層12A,12Bは、形成された層が面方向に伸びようとする力が内在する層である。圧縮応力層12A,12Bを構成する材料は、有機材料でも無機材料でも良いが、有機材料は一般にヤング率が小さく、変形し易いため剛性向上に寄与し難い観点から、無機膜であることが好ましい。
圧縮応力層12A,12Bを構成する材料として、具体的には、SixOy、SixNy、SixOyNz、AlxOy、TixOy、ZrxOy、HfxOy等が挙げられ、スパッタリング法、CVD法、等によって成膜することができる。
圧縮応力層12A,12Bのトータルの厚みは、材料、バッファ層16を構成する層数、引張応力層14の厚みなどにもよるが、バッファ層全体の剛性を確保する観点から、250nm以上2.5μm以下であることが好ましい。
-Compressive stress layer-
The compressive stress layers 12 </ b> A and 12 </ b> B constituting the
Specific examples of the material constituting the
The total thickness of the
‐引張応力性の層‐
バッファ層16を構成する引張応力層14は、形成された層が面方向に縮もうとする力が内在する層である。引張応力層14を構成する材料は、有機材料でも無機材料でも良いが、有機材料は一般にヤング率が小さく、変形し易いため剛性向上に寄与し難い観点から、無機膜であることが好ましい。引張応力層14を構成する材料として、具体的には、SixOy、SixNy、SixOyNz、AlxOy、TixOy、ZrxOy、HfxOy等が挙げられ、スパッタリング法、CVD法、等によって成膜することができる。
引張応力層14のトータルの厚みは、材料、バッファ層16を構成する層数、圧縮応力層12A,12Bの厚みなどにもよるが、バッファ層全体の剛性を確保する観点から、250nm以上2.5μm以下であることが好ましい。
-Layer of tensile stress-
The
The total thickness of the
圧縮応力層と引張応力層を併せたバッファ層全体の厚みは、材料、バッファ層16を構成する層数、各層の応力と厚みにもよるが、バッファ層全体の剛性を確保する観点から、500nm以上5μm以下であることが好ましい。
バッファ層16を構成する全ての層が同種の材料から構成されていることが好ましい。ここで、同種の材料とは、各層12A,14,12Bを構成する材料の元素が同じであることを意味する。例えば、圧縮応力層12A,12Bと引張応力層14がそれぞれSixNyにより構成され、圧縮応力層12A,12Bと引張応力層14とでx、yが異なる(組成比が異なる)場合が同種の材料に含まれる。
バッファ層16を構成する全ての層を同種の材料で構成し、各層をスパッタリング法で成膜する場合には、1つのターゲットを用いるだけで全ての成膜を行うことができる。1つのターゲットを用いてスパッタリング法により成膜する際、成膜条件を調整することで圧縮応力層12A,12Bと引張応力層14をそれぞれ形成することができる。具体的には、スパッタリング法により成膜する場合を想定すると、ターゲットに印加する電圧を高くして高励起状態にし、真空度を上げること、基板温度を上げること、等により緻密な膜が形成されるために結果的に圧縮応力層12A,12Bを形成することができる。
また逆にターゲットへの印加電圧を低くし、真空度を下げること、基板温度を下げること、等でポーラスな膜質にすることでき結果的に引張応力層14を形成することができる。
The total thickness of the buffer layer including the compressive stress layer and the tensile stress layer depends on the material, the number of layers constituting the
It is preferable that all layers constituting the
When all the layers constituting the
On the other hand, a porous film quality can be obtained by lowering the voltage applied to the target, lowering the degree of vacuum, lowering the substrate temperature, and the like. As a result, the
なお、バッファ層16を構成する各層の応力は、光学的手法を用いたたわみ測定により定量化が可能である。例えばフラットな基板(例えばシリコン)に成膜した場合を想定すると、成膜した材料に内部応力が内在すると基板には反りが生じる。この反りをレーザを用いて精密に測定して曲率半径を求めることができればStoneyの式より内部応力σを下記のように求めることができるのである。
Note that the stress of each layer constituting the
ここで、Es:基板のヤング率、vs:基板のポアソン比、ts:基板の厚さ、tF:薄膜の厚さ、R:基板の反りの曲率半径、を示す。
Here, E s is the Young's modulus of the substrate, v s is the Poisson's ratio of the substrate, t s is the thickness of the substrate, t F is the thickness of the thin film, and R is the curvature radius of the warp of the substrate.
バッファ層16を構成する各層を同種の材料により形成すれば、圧縮応力層12A,12Bと引張応力層14をそれぞれ異種材料で形成する場合よりも装置コストの抑制や成膜時間の短縮を図ることができる。例えば、液晶ディスプレイは近年大型化し、基板サイズも大型化している。そして、基板の大型化に伴って製造装置も大型化して設備投資が膨れ上がるが、1つの装置でバッファ層16を形成することができれば設備コストを抑制することができる。
If each layer constituting the
バッファ層16は3層以上で構成するが、層数が多過ぎるとバッファ層16の形成に時間を要して生産性が低下するおそれがある。また、バッファ層全体の厚みが大き過ぎると、バッファ層16の形成に時間を要するほか、剛性が高くなり過ぎて、樹脂フィルム10が本来有する可撓性が低下し、可撓性を有する電子デバイスを製造する場合に不適となるおそれもある。このような観点から、バッファ層16を構成する層の総数としては3層から9層程度にしておくことが好ましい。
例えばバッファ層16を5層構造とする場合には、樹脂フィルム側から、圧縮応力性の層(最下層)、引張応力性の層、圧縮応力性の層、引張応力性の層、及び圧縮応力性の層(最上層)の順序で積層された構造とすればよい。
The
For example, when the
(薄膜トランジスタ)
薄膜トランジスタ21は、ゲート電極18、ゲート絶縁層20、活性層26、及びソース・ドレイン電極22,24を有し、バッファ層16上に設けられている。なお、本実施形態では、ボトムゲート型のTFT21が設けられているが、TFTの形態は特に限定されない。以下では、TFTを構成する部材の材料、厚み、形成方法などについて具体的に説明するがこれらに限定されるものではない。
(Thin film transistor)
The
‐ゲート電極‐
バッファ層16上に、例えば、スパッタリング法により0.05μmの厚みでモリブデン(Mo)膜を形成した後、フォトリソグラフィ法及びエッチング法によってパターニングすることによりゲート電極18を形成する。
なお、ゲート電極18の材質はMoに限定されず、他の公知の導電性材料を用いることができる。例えば、Al、Cr、Ta、Ti、Au、Ag等の金属、Al−Nd、APC等の合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫(ITO)、酸化亜鉛インジウム(IZO)等の金属酸化物導電膜、ポリアニリン、ポリチオフェン、ポリピロールなどの有機導電性化合物、またはこれらの混合物が挙げられる。
-Gate electrode-
A molybdenum (Mo) film having a thickness of 0.05 μm is formed on the
The material of the
また、ゲート電極18の成膜方法やパターニング方法も使用する材料等に応じて適宜選択すればよく、成膜方法としては、スパッタリング法のほかに、例えば、真空蒸着法、イオンプレーティング法等の物理的方式、CVD、プラズマCVD法等の化学的方式、印刷方式、コーティング方式等の湿式方式が挙げられる。
また、パターニング方法としては、リフトオフ法によりパターニングしてもよいし、形成すべきゲート電極18のパターンに応じた開口部を有するメタルマスク(シャドーマスク)を用いてもよい。
The film formation method and patterning method of the
As a patterning method, patterning may be performed by a lift-off method, or a metal mask (shadow mask) having an opening corresponding to the pattern of the
‐ゲート絶縁層‐
ゲート電極18を形成した後、ゲート絶縁層20としてSiO2層(厚み:0.2μm)、活性層26としてInGaZnO4層(厚み:0.05μm)、活性層26を保護する保護層(不図示)としてGa2O3層(厚み:0.1μm)を順次形成する。これらの層もゲート電極の形成と同様、それぞれスパッタリング法等によって順次成膜を行い、各層の形状に応じてパターニングする。
なお、各層の材料は適宜選択すればよい。例えば、ゲート絶縁層20としては、SiNx、SiON、Al2O3、Y2O3、Ta2O5、HfO2等の絶縁体から構成され、それらの化合物を2種以上含む絶縁層としてもよい。また、ポリイミドのような高分子絶縁体を用いてもよい。
-Gate insulation layer-
After the
In addition, what is necessary is just to select the material of each layer suitably. For example, the
‐活性層‐
活性層26は、低温で成膜可能な非晶質酸化物半導体が好ましく、具体的には、In、Ga及びZnの少なくとも一種を含む酸化物、例えば、Inを含む酸化物、InとZnを含む酸化物、及びIn、Ga及びZnを含む酸化物が挙げられ、組成構造としては、InGaO3(ZnO)m(mは6未満の自然数)のものが好ましい。これらは、キャリアが電子のn型半導体である。なお、ZnO・Rh2O3、CuGaO2、SrCu2O2のようなp型酸化物半導体を活性層に用いてもよいし、特開2006−165529号公報に開示されている酸化物半導体を用いてもよい。
-Active layer-
The
‐ソース・ドレイン電極‐
例えば、フォトリソグラフィ法及びエッチング法によって活性層をパターニングした後、ソース・ドレイン電極22,24となるAlNd(厚み:0.1μm)をスパッタリング法により成膜してソース・ドレイン電極22,24にパターニングする。なお、ソース・ドレイン電極22,24の形成もゲート電極18の形成で例示した材料、成膜方法、パターニング方法等から適宜採用することができる。
-Source / drain electrodes-
For example, after patterning the active layer by photolithography and etching, AlNd (thickness: 0.1 μm) to be the source /
これにより、バッファ層16上に、ボトムゲート型であって、活性層26をソース・ドレイン電極22,24よりも先に形成したトップコンタクト型のTFT21が形成される。なお、TFTの構造は上記のものに限定されず、適宜選択すればよい。例えば、ソース・ドレイン電極22,24の後に活性層26を形成したボトムコンタクト型のTFTでもよいし、ソース・ドレイン電極22,24をゲート電極18よりも先に形成したトップゲート型のTFTでもよい。
As a result, the bottom
図2は第2の実施形態に係る薄膜トランジスタ基板を概略的に示している。TFT21については第1の実施形態と同様であるため、説明を省略する。
本実施形態に係る薄膜トランジスタ基板200は、バッファ層17が5層からなり、樹脂フィルム側から順に圧縮応力層12A,12B,12Cと引張応力層14A,14Bとが交互に重ねられた積層構造を有している。成膜時の条件を変えることで圧縮性と引張性を制御することができるため、バッファ層17を構成する全ての層12A,14A,12B,14B,12Cを例えばSiNにより形成することができる。
FIG. 2 schematically shows a thin film transistor substrate according to the second embodiment. Since the
The thin
図3はバッファ層17を構成する各層の厚さと応力強度(内部応力)の関係を示している。圧縮性応力と引張性応力のそれぞれの大きさと層厚に基づき、互いの応力を相殺するように設計することで、バッファ層全体での応力をほぼゼロ(応力フリー)に近づけることができる。また、バッファ層17を構成する圧縮応力層12A,12B,12Cと引張応力層14A,14Bとが互いの応力を相殺するように設計にすることでバッファ層17の剛性を更に向上させる効果が得られる。これにより、バッファ層17上に形成されるTFT21へのクラックの発生を一層抑制することができる。
FIG. 3 shows the relationship between the thickness of each layer constituting the
<有機ELディスプレイ>
図4は、第1の実施形態に係る薄膜トランジスタ基板を用いた有機ELディスプレイ300の構成を概略的に示している。TFT21上に平坦化層28とこの平坦化層28にソース電極22の一部を露出させるスルーホール(不図示)を形成した後、スルーホールを介してソース電極22の一部と接続し、陽極又は陰極となる画素電極30を形成し、その上に有機EL層32(例えば、ホール注入層、発光層、電子輸送層)、及び上部電極34を形成、最後に封止フィルム36を貼り付けた構成となっている。以下、第1の実施形態に係る薄膜トランジスタ基板を用いて有機EL素子を形成する方法について説明する。
<Organic EL display>
FIG. 4 schematically shows a configuration of an
‐平坦化層‐
ソース・ドレイン電極22,24を形成した後、TFT21を形成した側の基板全面に平坦化層(層間絶縁層)28を形成して平坦化する。例えば、アクリル樹脂を用いてスピンコーティングにより平坦化層28(厚み:1.5μm)を形成する。
-Flattening layer-
After the source /
‐画素電極‐
次いで、平坦化層28にソース電極22の一部を露出させるスルーホール(不図示)を形成した後、スルーホールを介してソース電極22の一部と接続し、陽極又は陰極となる画素電極30を形成する。画素電極30としては、例えば、スパッタリング法によりAl、Mo、IZO、ITOなどの導電膜を成膜した後、フォトリソグラフィ法及びエッチング法によってパターニングする。また、形成すべき画素電極30のパターンに応じたメタルマスクを用いて画素電極30を形成してもよい。
-Pixel electrode-
Next, a through hole (not shown) that exposes a part of the
‐有機EL層‐
画素電極30を形成した後、有機EL層32を形成する。有機EL層32は少なくとも発光層を含む層とし、必要に応じて、正孔注入層、正孔輸送層、電子注入層、電子輸送層、ブロック層などを形成する。陽極及び陰極を含めた有機EL素子の構成としては、例えば以下のような層構成を採用することができるが、これらの層構成に限定されず、目的等に応じて適宜決めればよい。
-Organic EL layer-
After the pixel electrode 30 is formed, the
・陽極/発光層/陰極
・陽極/正孔輸送層/発光層/電子輸送層/陰極
・陽極/正孔輸送層/発光層/ブロック層/電子輸送層/陰極
・陽極/正孔輸送層/発光層/ブロック層/電子輸送層/電子注入層/陰極
・陽極/正孔注入層/正孔輸送層/発光層/ブロック層/電子輸送層/陰極
・陽極/正孔注入層/正孔輸送層/発光層/ブロック層/電子輸送層/電子注入層/陰極
・陽極/正孔輸送層/ブロック層/発光層/電子輸送層/陰極
・陽極/正孔輸送層/ブロック層/発光層/電子輸送層/電子注入層/陰極
・陽極/正孔注入層/正孔輸送層/ブロック層/発光層/電子輸送層/陰極
・陽極/正孔注入層/正孔輸送層/ブロック層/発光層/電子輸送層/電子注入層/陰極
Anode / light-emitting layer / cathode Anode / hole transport layer / light-emitting layer / electron transport layer / cathode Anode / hole transport layer / light-emitting layer / block layer / electron transport layer / cathode Anode / hole transport layer / Light emitting layer / block layer / electron transport layer / electron injection layer / cathode ・ Anode / hole injection layer / hole transport layer / light emission layer / block layer / electron transport layer / cathode ・ Anode / hole injection layer / hole transport Layer / light-emitting layer / block layer / electron transport layer / electron injection layer / cathode • anode / hole transport layer / block layer / light-emitting layer / electron transport layer / cathode • anode / hole transport layer / block layer / light-emitting layer / Electron transport layer / electron injection layer / cathode ・ Anode / hole injection layer / hole transport layer / block layer / light emitting layer / electron transport layer / cathode ・ Anode / hole injection layer / hole transport layer / block layer / light emission Layer / electron transport layer / electron injection layer / cathode
例えば、フルカラー表示の有機ELディスプレイを製造する場合は、赤、青、緑に応じた有機発光材料を用い、各色の画素が規則的に配列するように、それぞれメタルマスクを用いて蒸着法により選択的に成膜して発光層を形成する。 For example, when manufacturing an organic EL display for full color display, organic light emitting materials corresponding to red, blue, and green are used, and each color pixel is arranged by regular deposition using a metal mask. A light emitting layer is formed by film formation.
‐共通電極‐
有機EL層32の形成に続き、光を取り出す側の電極としてITOを全面に成膜して光透過性を有する共通電極34を形成する。光取り出し側の電極34は画素ごとに分割されている必要はなく、スパッタリング法により有機EL層32上の全面に成膜して共通電極34とすればよい。
-Common electrode-
Following the formation of the
共通電極34を形成した後、封止のため、接着剤等を介してバリア性を有する透明の封止フィルム36を貼り付ける。封止フィルム36を構成する材料としては、ポリエチレンテレフタレート、ポリブチレンフタレート、ポリエチレンナフタレート等のポリエステル、ポリスチレン、ポリカーボネート、ポリエーテルスルホン、ポリアリレート、ポリイミド、ポリシクロオレフィン、ノルボルネン樹脂、ポリ(クロロトリフルオロエチレン)等の有機材料が挙げられる。
また、水分や酸素の透過を防ぐためのバリア層としては、窒化珪素、酸化珪素、酸窒化珪素、酸化アルミニウムなどの無機物が挙げられる。
After forming the
Examples of the barrier layer for preventing permeation of moisture and oxygen include inorganic substances such as silicon nitride, silicon oxide, silicon oxynitride, and aluminum oxide.
<X線フラットパネルディテクタ>
図5は第1の実施形態に係る薄膜トランジスタ基板を用いたX線フラットパネルディテクタ400(適宜「FPD」と略称する。)の構成の一例を示す概略図である。
本実施形態では、PETフィルム10上にバッファ層16とTFT21が形成されている。TFT21上には平坦化層28とこの平坦化層28にソース電極22の一部を露出させるスルーホール(不図示)を形成した後、スルーホールを介してソース電極22の一部と接続し、陽極又は陰極となる画素電極40を形成し、その上にシリコン、もしくは有機材料によるフォトディテクタ層42、ITO透明電極44を形成し、接着剤を介してシンチレータフィルム46を貼り付け、最後に封止用のフィルム48を貼り付けた構成となっている。
<X-ray flat panel detector>
FIG. 5 is a schematic view showing an example of the configuration of an X-ray flat panel detector 400 (referred to as “FPD” as appropriate) using the thin film transistor substrate according to the first embodiment.
In this embodiment, the
このような構成のFPD400を製造する場合、PETフィルム10上に第1実施形態と同様にバッファ層16を形成した後、ゲート電極(Mo)18、ゲート絶縁層(SiO2)20、活性層(InGaZnO4)26、保護層(Ga2O3)、及びソース・ドレイン電極(AlNd)22,24を順次形成してTFT21を作製する。
In the case of manufacturing the
次いで、スパッタリング法により全面にSiO2絶縁層38を成膜する。さらに、SiO2絶縁層38にフォトリソグラフィ法及びエッチング法によりソース電極22の取り出し用のスルーホール(不図示)を形成した後、Ti/Au電極40、主に電荷輸送材層及び電荷発生材層により構成される有機感光体層42、及びITO透明電極44をそれぞれ成膜してパターニングする。
次いで、接着剤等を介してシート状のシンチレータ46を貼り付け、さらに封止用フィルム48を貼り付ける。なお、シンチレータ46を構成する材料としては、Gd2O2Sに限らず、CaWO4、CsI、等が選択可能である。
これにより、X線フラットパネルディテクタ400が得られる。
Next, a SiO 2 insulating layer 38 is formed on the entire surface by sputtering. Further, after a through hole (not shown) for taking out the
Next, a sheet-
Thereby, the X-ray
本実施形態でも、バッファ層16上にTFT21を形成するため、ゲート電極18等にクラックが発生することが効果的に抑制される。また、バッファ層16の厚みを抑えて剛性を付与することができるため、樹脂フィルム本来の可撓性も有し、信頼性の高いX線フラットパネルディテクタ400を高い生産性で製造することができる。
Also in this embodiment, since the
なお、本実施形態に係るFPDではフォトディテクタとして有機材料を用いる例を示したが、これに限定されるものではなく、例えば一般的に用いられるSiを用いたディテクタを採用してもよい。
本実施形態に係るFPDは、支持体としてガラス板を用いたものに比べ、(a)軽量である、(b)フレキシブル性が高いことから壊れにくい(曲げや衝撃に強い)、(c)高感度である(樹脂フィルムを用いることでX線の吸収ロスが低減)、等の利点を有する。特に(c)の高感度化は最終的には患者に照射するX線量を低減することになり、侵襲性が低減される重要な効果となる。
In the FPD according to the present embodiment, an example in which an organic material is used as a photodetector has been described. However, the present invention is not limited to this. For example, a commonly used detector using Si may be employed.
The FPD according to this embodiment is (a) lightweight, (b) not easily broken because of its high flexibility (strong against bending and impact), and (c) high compared to those using a glass plate as a support. It has advantages such as sensitivity (reduction of X-ray absorption loss by using a resin film). In particular, the higher sensitivity of (c) ultimately reduces the X-ray dose irradiated to the patient, which is an important effect of reducing invasiveness.
以下、実施例を説明するが、本発明はこれらに限定されるものではない。 Hereinafter, examples will be described, but the present invention is not limited thereto.
<実施例1>
図1に示す構成を有する薄膜トランジスタ基板を製造した。
支持体となる樹脂フィルムとしてポリイミド(厚さ25μm)を用い、このフィルム上に以下のバッファ層とTFTを順に形成した。
<Example 1>
A thin film transistor substrate having the configuration shown in FIG. 1 was manufactured.
Polyimide (thickness: 25 μm) was used as a resin film to be a support, and the following buffer layer and TFT were sequentially formed on this film.
‐バッファ層‐
バッファ層は、圧縮応力層、引張応力層、圧縮応力層を順に3層積層して構成されている。圧縮応力層としてはSiNを厚さ150nmで形成し、引張応力層としてはSiO2を厚さ200nmで形成した。
圧縮応力層と引張応力層それぞれの応力絶対値は0.5GPaとした。各層の応力は成膜時の条件(スパッタリング法における、ターゲット印加電圧、真空度、基板温度、等)を変えることにより制御した。
圧縮応力層であるSiNの成膜は以下の条件により行った。
印加電圧:1kV
圧力:0.1Pa
基板温度:120℃
引張応力層であるSiO2の成膜は以下の条件により行った。
印加電圧:0.5kV
圧力:1Pa
基板温度:25℃
-Buffer layer-
The buffer layer is configured by laminating three layers of a compressive stress layer, a tensile stress layer, and a compressive stress layer in order. As the compressive stress layer, SiN was formed with a thickness of 150 nm, and as the tensile stress layer, SiO 2 was formed with a thickness of 200 nm.
The stress absolute value of each of the compressive stress layer and the tensile stress layer was 0.5 GPa. The stress of each layer was controlled by changing the conditions during film formation (target applied voltage, degree of vacuum, substrate temperature, etc. in the sputtering method).
The film formation of SiN as the compressive stress layer was performed under the following conditions.
Applied voltage: 1 kV
Pressure: 0.1Pa
Substrate temperature: 120 ° C
The film formation of SiO 2 as the tensile stress layer was performed under the following conditions.
Applied voltage: 0.5 kV
Pressure: 1Pa
Substrate temperature: 25 ° C
‐薄膜トランジスタ‐
バッファ層上にボトムゲート構造の薄膜トランジスタ(TFT)を形成した。
具体的には、モリブデンからなるゲート電極(厚さ50nm)、SiO2からなる絶縁膜(厚さ200nm)、アモルファスInGaZnOからなるチャネル層(厚さ30nm)、GaOからなるチャネル保護層(厚さ100nm)、モリブデンからなるソース/ドレイン電極(厚さ80nm)を、順次スッパタリングによる成膜及びフォトリソグラフィによるパターニングにより形成した。
-Thin film transistor-
A bottom gate thin film transistor (TFT) was formed on the buffer layer.
Specifically, a gate electrode made of molybdenum (thickness 50 nm), an insulating film made of SiO 2 (
<比較例1>
バッファ層を形成しなかったこと以外は実施例1と同様にして樹脂フィルム上に薄膜トランジスタを形成した。
<Comparative Example 1>
A thin film transistor was formed on the resin film in the same manner as in Example 1 except that the buffer layer was not formed.
<比較例2>
実施例1で形成したバッファ層に代えて、圧縮応力層を形成したこと以外は実施例1と同様にして薄膜トランジスタを形成した。
<Comparative example 2>
A thin film transistor was formed in the same manner as in Example 1 except that a compressive stress layer was formed instead of the buffer layer formed in Example 1.
<比較例3>
実施例1で形成したバッファ層に代えて、引張応力層を形成したこと以外は実施例1と同様にして薄膜トランジスタを形成した。
<Comparative Example 3>
A thin film transistor was formed in the same manner as in Example 1 except that a tensile stress layer was formed instead of the buffer layer formed in Example 1.
<実施例2>
実施例1で形成したバッファ層と比較して、圧縮応力層を各々50nm、引張応力層を100nm積層したこと以外は実施例1と同様にして薄膜トランジスタを形成した。
<Example 2>
Compared with the buffer layer formed in Example 1, a thin film transistor was formed in the same manner as in Example 1 except that each of the compressive stress layer was 50 nm and the tensile stress layer was 100 nm.
<実施例3>
実施例1で形成したバッファ層と比較して、圧縮応力層を各々100nm、引張応力層を150nm積層したこと以外は実施例1と同様にして薄膜トランジスタを形成した。
<Example 3>
Compared with the buffer layer formed in Example 1, a thin film transistor was formed in the same manner as in Example 1 except that each of the compressive stress layers was 100 nm and the tensile stress layer was 150 nm.
‐クラックの発生評価‐
実施例1〜3及び比較例1〜3で作製したTFTについてクラック発生の有無を以下の方法により調べた。
TFT作製後顕微鏡にて観察し、視野内(500μmφの円形)内に存在するクラックの本数を数えることで密度評価を行った。
結果を下記表1に示す。
-Evaluation of crack occurrence-
The TFTs produced in Examples 1 to 3 and Comparative Examples 1 to 3 were examined for occurrence of cracks by the following method.
After making the TFT, the density was evaluated by observing with a microscope and counting the number of cracks present in the field of view (500 μmφ circle).
The results are shown in Table 1 below.
実施例1でバッファ層上に形成したTFTのゲート電極にはクラックは認められなかった。また、半導体層及びソース・ドレイン電極にもクラックの発生は認められなかった。
一方、比較例1〜3で製造したTFTには、いずれもゲートもしくはソース・ドレイン電極に微小なクラックが入っていた。電極に用いているモリブデンを成膜した際に、もしくはパターニングする際のレジストのベーク工程においてクラックが生じたと考えられる。
No crack was observed in the gate electrode of the TFT formed on the buffer layer in Example 1. In addition, no cracks were observed in the semiconductor layer and the source / drain electrodes.
On the other hand, the TFTs manufactured in Comparative Examples 1 to 3 all had minute cracks in the gate or source / drain electrodes. It is considered that cracks occurred during the formation of the molybdenum used for the electrodes or in the resist baking process during patterning.
<比較実験例1>
図1に示す構成を有する薄膜トランジスタ基板を作製した。
支持体となる樹脂フィルムにはアクリル、ポリカーボネート(PC)、ポリイミド(PI)、ポリアリレート(PAR)、PET、PEN、アラミドを用い、厚さは全て25μmのフィルムを用いた。このフィルム上に以下のバッファ層とTFTを順に形成した。
<Comparative Experimental Example 1>
A thin film transistor substrate having the configuration shown in FIG. 1 was produced.
Acrylic, polycarbonate (PC), polyimide (PI), polyarylate (PAR), PET, PEN, and aramid were used for the resin film to be the support, and films having a thickness of 25 μm were all used. The following buffer layer and TFT were formed in this order on this film.
‐バッファ層‐
バッファ層は、SiN圧縮応力層、SiO2引張応力層、SiN圧縮応力層、SiO2引張応力層、SiN圧縮応力層の順で合計5層積層して構成し、全バッファ層の厚み(t)としては200nm、500nm、1000nm、の3種類を作製し、比較例としてバッファ層なしのサンプルも作製した。圧縮応力層と引張応力層それぞれの応力絶対値は0.5GPaとした。
‐TFT‐
TFTは実施例1と同様な構造とした。作製したTFTについては、顕微鏡観察によりクラック密度を評価した。結果を下記表2に示す。
-Buffer layer-
The buffer layer is formed by stacking a total of five layers in the order of the SiN compressive stress layer, the SiO 2 tensile stress layer, the SiN compressive stress layer, the SiO 2 tensile stress layer, and the SiN compressive stress layer, and the thickness (t) of all buffer layers. As a comparative example, a sample without a buffer layer was also manufactured. The stress absolute value of each of the compressive stress layer and the tensile stress layer was 0.5 GPa.
-TFT-
The TFT had the same structure as in Example 1. About the produced TFT, the crack density was evaluated by microscopic observation. The results are shown in Table 2 below.
上記結果によれば、バッファ層厚を500nm以上にすることでほとんどの樹脂フィルム上でクラックフリーなTFTを製造できる。特にこのバッファ層の挿入効果についてはフィルムのヤング率が小さい時に有効であり、特にヤング率が4GPa以下の柔らかい樹脂を用いた際に効果が大きい。 According to the above results, a crack-free TFT can be manufactured on most resin films by setting the buffer layer thickness to 500 nm or more. In particular, the insertion effect of the buffer layer is effective when the Young's modulus of the film is small, and is particularly effective when a soft resin having a Young's modulus of 4 GPa or less is used.
<実施例4〜6、比較例4〜6>
図1に示す構成を有する薄膜トランジスタ基板を作製した。
支持体となる樹脂フィルムにはポリイミド(PI)を用い、厚さは25μmとし、このフィルム上に以下のバッファ層とTFTを順に形成した。
<Examples 4-6, Comparative Examples 4-6>
A thin film transistor substrate having the configuration shown in FIG. 1 was produced.
Polyimide (PI) was used for the resin film to be the support, the thickness was 25 μm, and the following buffer layer and TFT were formed in this order on this film.
‐バッファ層‐
バッファ層は、圧縮応力層150nm、引張応力層200nm、圧縮応力層150nmを順に3層積層して構成し、それぞれの層の内部応力を変えて6種類の試料を作製した。トータルの厚さについては500nmとしている。応力については圧縮性に関してはプラス(+)で、引張性に関してはマイナス(−)で示している。各層の厚みは段差計(例えばアルファステップ)、もしくは電子顕微鏡(例えば日立電界放出形走査電子顕微鏡S−4800)による断面写真、等によって求め、応力は薄膜応力測定装置FLX−2320−S(東朋テクノロジー社製)によって求めた。
各層の層厚と応力の積を足しあわせてバッファ層全体に残量する内部応力値を換算し、クラック密度との関係を調べた。作製したTFTについては、先の実施例と同様に顕微鏡観察によりクラック密度を評価した。結果を下記表3に示す。
-Buffer layer-
The buffer layer was constituted by laminating three layers of a compressive stress layer of 150 nm, a tensile stress layer of 200 nm, and a compressive stress layer of 150 nm in this order, and six types of samples were prepared by changing the internal stress of each layer. The total thickness is 500 nm. Regarding the stress, the compressibility is indicated by plus (+), and the tensile property is indicated by minus (−). The thickness of each layer is obtained by a step meter (for example, alpha step) or a cross-sectional photograph by an electron microscope (for example, Hitachi field emission scanning electron microscope S-4800), etc. Technology).
The internal stress value remaining in the entire buffer layer was converted by adding the product of the thickness and stress of each layer, and the relationship with the crack density was investigated. About the produced TFT, the crack density was evaluated by microscopic observation similarly to the previous Example. The results are shown in Table 3 below.
本結果が示すように、第1層及び第3層が圧縮応力層となり、第2層が引張応力層となるように積層したバッファ層を形成し、バッファ層上にTFTを形成すればTFTにクラックが生じなかったが、圧縮応力層(第1層及び第3層)もしくは引張応力層(第2層)の一方の内部応力をゼロ、すなわち応力フリーの層にすると、その上に形成したTFTにクラックが生じることが分かった。またバッファ層全体における残留内部応力についてはその値が大きいほどクラック密度は高くなる傾向にあることが分かった。本結果はバッファ層全体における残留内部応力をできるだけ小さくしておくことで、クラックがより発生し難くなるようにすることができることを示唆している。 As shown in this result, if the buffer layer is formed so that the first layer and the third layer become the compressive stress layer and the second layer becomes the tensile stress layer, and the TFT is formed on the buffer layer, the TFT is formed. Although no crack was generated, if one of the internal stresses of the compressive stress layer (first layer and third layer) or the tensile stress layer (second layer) is zero, that is, a stress-free layer, the TFT formed thereon It was found that cracks occurred. It was also found that the crack density tends to increase as the value of the residual internal stress in the entire buffer layer increases. This result suggests that cracks are less likely to occur by making the residual internal stress in the entire buffer layer as small as possible.
以上、本発明に係る薄膜トランジスタ基板を用いて有機ELディスプレイ及びX線ディテクタを製造する場合について説明したが、本発明は上記実施形態に限定されるものではない。本発明に係る薄膜トランジスタ基板を用いて製造する電子デバイスは目的に応じて選択すればよい。例えば電子ペーパーや液晶ディスプレイの製造にも本発明を好適に適用することができる。
また、X線ディテクタに関しても、X線を直接電荷に変換する直接変換方式でもよいし、X線を一度可視光に変換し、変換した光を電荷に変換する間接変換方式でもよい。
The case where the organic EL display and the X-ray detector are manufactured using the thin film transistor substrate according to the present invention has been described above, but the present invention is not limited to the above embodiment. What is necessary is just to select the electronic device manufactured using the thin-film transistor substrate which concerns on this invention according to the objective. For example, the present invention can be suitably applied to the manufacture of electronic paper and liquid crystal displays.
The X-ray detector may also be a direct conversion system that converts X-rays directly into electric charges, or an indirect conversion system that converts X-rays once into visible light and converts the converted light into electric charges.
10 樹脂フィルム
12A,12B,12C 圧縮応力層
14,14A,14B 引張応力層
16,17 バッファ層
18 ゲート電極
20 ゲート絶縁層
21 薄膜トランジスタ(TFT)
22,24 ソース・ドレイン電極
26 活性層
28 平坦化層
30 画素電極
32 有機EL層
34 上部電極(共通電極)
36 封止フィルム
38 絶縁層
40 画素電極
42 光吸収層
44 透明電極(共通電極)
46 シンチレータ
48 封止用フィルム
100,200 薄膜トランジスタ基板
300 有機ELディスプレイ
400 X線フラットパネルディテクタ
DESCRIPTION OF
22, 24 Source /
36 sealing film 38 insulating
46
Claims (8)
前記樹脂フィルム上に設けられており、圧縮応力性の層と引張応力性の層とが少なくとも3層交互に積層され、最下層及び最上層が前記圧縮応力性の層である積層構造を有するバッファ層と、
前記バッファ層上に設けられている薄膜トランジスタと、
を含む薄膜トランジスタ基板。 A resin film;
A buffer provided on the resin film and having a laminated structure in which at least three layers of compressive stress and layers of tensile stress are alternately laminated, and the lowermost layer and the uppermost layer are the layers of compressive stress. Layers,
A thin film transistor provided on the buffer layer;
A thin film transistor substrate.
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