JP2011191261A - Semiconductor integrated circuit and control method of the same - Google Patents
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Abstract
Description
本発明は、半導体集積回路及びその制御方法に関する。 The present invention relates to a semiconductor integrated circuit and a control method thereof.
現在、故障品の市場への流出を防ぐために、出荷テストにおいてIDDQ(静止電源電流)測定が多く実施されている。しかし、車載品をはじめとする、マイコンの高信頼性が求められている中、出荷時のみではなく、市場に出た後の劣化等による故障を検出する手段が必要になってきている。その手段として、ユーザが任意のタイミングで行う、自己診断機能としてのIDDQ測定が重要になっている。 Currently, many IDDQ (static power supply current) measurements are performed in shipping tests in order to prevent the outflow of defective products to the market. However, while high reliability of microcomputers including in-vehicle products is required, not only at the time of shipment but also means for detecting a failure due to deterioration after entering the market is required. As a means for this, IDDQ measurement as a self-diagnosis function performed by a user at an arbitrary timing is important.
さらに、マイコンは、マイコン自体がメインCPU(Central Processing Unit)として用いられる場合が多い。このとき、マイコンの故障を判断する回路が他に存在しない場合がある。それにより、マイコンの故障がシステム全体の暴走につながってしまう。したがって、マイコンは、IDDQ測定だけでなくIDDQ測定結果を自ら判断し、判断結果により自己処理する必要性が高まってきている。 Furthermore, the microcomputer itself is often used as a main CPU (Central Processing Unit). At this time, there may be no other circuit for determining failure of the microcomputer. As a result, failure of the microcomputer leads to runaway of the entire system. Therefore, there is an increasing need for the microcomputer to determine not only the IDDQ measurement but also the IDDQ measurement result by itself and perform self-processing based on the determination result.
特許文献1にIDDQ測定に関する技術が紹介されている。図15は、IDDQ測定回路を搭載したLSI(Large Scale Integration)の構成を示すブロック図である。図15に示すLSI1は、第1の電源配線11から第2の電源配線3に対し電源電圧を変換して供給する電源電圧変換回路2と、第2の電源配線3に流れる電源電流を測定する電源電流測定回路9と、を備えている。このLSI1はクロックに同期して動作する。ここで、LSI1はIDDQ測定を行う場合、LSI1内部において生成される電源電流測定信号によりクロック周期を選択的に伸張する。IDDQ測定は、選択されて伸張されたクロック周期内において実行される。
この構成によれば、電源電流測定回路9は、内部回路4に流れる電流に比例した電流と、外部(パッド13)から入力された参照電流14に比例する電流と、の差分に比例して流れる電流7を出力する。そして、電流7は電源電流測定出力パッド8を介して外部に出力される。この電流7に基づいてIDDQ測定が実行される。また、電源電流測定回路9はLSI1に内蔵されている。そのため、インダクタンス成分が外部の電源電流測定回路の場合よりも少ない。したがって、高速な電源電流測定が可能である。
According to this configuration, the power supply current measurement circuit 9 flows in proportion to the difference between the current proportional to the current flowing through the
図16は、図15の場合と比較して、電源電流測定回路9の代わりに電源電流測定回路9aを備えた回路構成である。この電源電流測定回路9aは、参照電流14と内部回路4の静止電源電流に比例する電流との大小関係を示す論理信号7を出力する。そして、この論理信号7は電源電流測定出力パッド8を介して外部に出力される。この構成は、外部に出力される電流の測定が困難な場合に有効な電源電流測定の手法である。
FIG. 16 shows a circuit configuration including a power source
図17は、図15及び図16に示す回路の電流測定のタイミングチャートである。なお、通常動作時におけるクロックの周期はT1を示す。ここで、電源電流測定信号の立ち上がりに応じてクロック周期がT2に伸長される。図17の例では、クロックのサイクル3において、周期がT2に伸長される。伸長されたサイクル3は、主として、通常動作時におけるクロック周期T1と、セトリング時間tsと、サンプリング時間tmと、により構成される。
FIG. 17 is a timing chart of current measurement of the circuits shown in FIGS. 15 and 16. Note that the clock cycle during normal operation is T1. Here, the clock cycle is extended to T2 in accordance with the rise of the power supply current measurement signal. In the example of FIG. 17, in
このサンプリング時間tmの期間のみ、電源電流測定回路9又は9aの活性化信号が活性化される。この活性化信号が活性化されている間に測定された電源電流測定値が、LSI1外部に出力される。なお、クロック周期T1はLSI1が正常に機能する周期である。つまり、この周期T1の間、内部回路4の入出力信号の状態が遷移する。したがって、内部回路4には、その遷移電流が流れる。しかし、周期T1の経過後は、内部回路4の入出力信号の状態遷移が終了する。したがって、内部回路4に流れる電流は静止電源電流に近い。伸長されたサイクル3では、すべての入出力信号の状態遷移が終了するまでの時間T1、及び電源線の変動がおさまるセトリング時間tsの経過後、IDDQ測定が実行される。
Only during the sampling time tm, the activation signal of the power supply
このように、特許文献1に示す回路は、IDDQ測定を実行する場合、選択的にクロックを伸長する。したがって、すべてのクロックを伸長する場合と比較して、電源電流測定の時間を短縮することができる。また、電源電流測定信号(クロックを伸長させるための信号)はLSI内部において生成される。したがって、LSI1は、LSI内部の自己診断機能(BIST)としてIDDQ測定を実行することができる。そのため、特許文献1に示す回路では、信頼性の高いLSIを提供することができる。
As described above, the circuit disclosed in
しかし、図15に示す回路は、前述のように、外部に出力される電流7に基づいてIDDQ測定を実行する必要がある。また、図16に示す回路は、前述のように、外部に出力される論理信号7に基づいてIDDQ測定を実行する必要がある。また、図16に示す回路は、論理信号7を出力するために外部から参照電流14を入力する必要がある。つまり、LSI1自身がIDDQ測定結果を判定することができない。したがって、IDDQ測定を実行するために、他のLSI、又はLSIテスタを外部に備える必要がある。
However, the circuit shown in FIG. 15 needs to perform IDDQ measurement based on the current 7 output to the outside as described above. Also, the circuit shown in FIG. 16 needs to perform IDDQ measurement based on the
さらに、特許文献1に示す回路は、IDDQ測定のためにクロックを選択的に伸長するが、実際にクロックを停止させているわけではない。したがって、入出力信号の状態遷移が完全に終了したサンプリングタイムtmを確保できない可能性がある。そのため、特許文献1に示す回路は、精度の高いIDDQ測定を実行することができない可能性がある。
Furthermore, the circuit shown in
上述のように、従来の半導体集積回路は、精度の高い静止電源電流測定が実行できない等の問題があった。 As described above, the conventional semiconductor integrated circuit has a problem that high-accuracy quiescent power supply current measurement cannot be performed.
本発明にかかる半導体集積回路は、第1の電源(例えば、本発明の実施の形態1における電源VDD1)によって駆動される内部回路の静止電源電流測定を行う測定回路(例えば、本発明の実施の形態1におけるIDDQ測定回路110)を備えた半導体集積回路であって、前記測定回路は、前記第1の電源に流れる電流を電圧に変換し、比較電圧を生成する比較電圧生成回路(例えば、本発明の実施の形態1における電流電圧変換回路111)と、前記第1の電源とは異なる第2の電源(例えば、本発明の実施の形態1における電源VDD2)に基づいて基準電圧を生成する基準電圧生成回路(例えば、本発明の実施の形態1における判定電圧生成部112)と、前記比較電圧と前記基準電圧とを比較し、比較結果を出力する比較回路(例えば、本発明の実施の形態1におけるコンパレータ113)と、を備える。
The semiconductor integrated circuit according to the present invention includes a measurement circuit (for example, implementation of the present invention) that measures a quiescent power supply current of an internal circuit driven by a first power supply (for example, the power supply VDD1 in the first embodiment of the present invention). A semiconductor integrated circuit including the
また、本発明にかかる半導体集積回路の別の態様は、第1の電源(例えば、本発明の実施の形態1における電源VDD1)によって駆動される第1の内部回路の静止電源電流測定を行う第1の測定回路(例えば、本発明の実施の形態1におけるIDDQ測定回路110)と、前記第1の電源とは異なる第2の電源(例えば、本発明の実施の形態1における電源VDD2)によって駆動される第2の内部回路の静止電源電流測定を行う第2の測定回路(例えば、本発明の実施の形態1におけるIDDQ測定回路120)と、を備えた半導体集積回路であって、前記第1の測定回路は、前記第1の電源に流れる電流を電圧に変換し、第1の比較電圧を生成する第1の比較電圧生成回路(例えば、本発明の実施の形態1における電流電圧変換回路111)と、前記第2の電源に基づいて第1の基準電圧を生成する第1の基準電圧生成回路(例えば、本発明の実施の形態1における判定電圧生成部112)と、前記第1の比較電圧と前記第1の基準電圧とを比較し、第1の比較結果を出力する第1の比較回路(例えば、本発明の実施の形態1におけるコンパレータ113)と、を備え、前記第2の測定回路は、前記第2の電源に流れる電流を電圧に変換し、第2の比較電圧を生成する第2の比較電圧生成回路(例えば、本発明の実施の形態1における電流電圧変換回路121)と、前記第1の電源に基づいて第2の基準電圧を生成する第2の基準電圧生成回路(例えば、本発明の実施の形態1における判定電圧生成部122)と、前記第2の比較電圧と前記第2の基準電圧とを比較し、第2の比較結果を出力する第2の比較回路(例えば、本発明の実施の形態1におけるコンパレータ123)と、を備える。
Another aspect of the semiconductor integrated circuit according to the present invention is a first method for measuring a quiescent power supply current of a first internal circuit driven by a first power supply (for example, the power supply VDD1 in the first embodiment of the present invention). Driven by one measurement circuit (for example, the
また、本発明にかかる半導体集積回路の制御方法は、第1の電源によって駆動される内部回路の静止電源電流測定を行う測定回路を備えた半導体集積回路であって、前記第1の電源に流れる電流を電圧に変換して比較電圧を生成し、前記第1の電源とは異なる第2の電源に基づいて基準電圧を生成し、前記比較電圧と前記基準電圧とを比較して比較結果を出力する。 The method for controlling a semiconductor integrated circuit according to the present invention is a semiconductor integrated circuit including a measurement circuit for measuring a quiescent power supply current of an internal circuit driven by a first power supply, and flows to the first power supply. A current is converted into a voltage to generate a comparison voltage, a reference voltage is generated based on a second power supply different from the first power supply, the comparison voltage is compared with the reference voltage, and a comparison result is output To do.
上述のような構成の半導体集積回路及びその制御方法により、精度の高い静止電源電流測定が可能である。 With the semiconductor integrated circuit having the above-described configuration and its control method, highly accurate quiescent power supply current measurement is possible.
本発明により、精度の高い静止電源電流測定が可能な半導体集積回路及びその制御方法を提供することができる。 According to the present invention, it is possible to provide a semiconductor integrated circuit capable of measuring a quiescent power supply current with high accuracy and a control method thereof.
以下では、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。各図面において、同一要素には同一の符号が付されており、説明の明確化のため、必要に応じて重複説明は省略される。 Hereinafter, specific embodiments to which the present invention is applied will be described in detail with reference to the drawings. In the drawings, the same elements are denoted by the same reference numerals, and redundant description is omitted as necessary for the sake of clarity.
実施の形態1
本発明の実施の形態1について図面を参照して説明する。図1は、本発明の実施の形態1における半導体集積回路の全体の構成を示すブロック図である。なお、図1に示す回路は、ユーザの判断に基づいて任意にIDDQ測定を実行することが可能な自己診断回路である。
図1に示すように、LSI(半導体集積回路)100は、電源(第1の電源)VDD1に流れる静止時電流(静止電源電流)IDD1を測定するIDDQ測定回路(測定回路)110と、電源(第2の電源)VDD2に流れる静止電流IDD2を測定するIDDQ測定回路120と、IDDQ測定回路110、120を制御する自己診断制御回路130と、被測定回路140、150と、を備える。
As shown in FIG. 1, an LSI (semiconductor integrated circuit) 100 includes an IDDQ measurement circuit (measurement circuit) 110 that measures a quiescent current (static power supply current) IDD1 flowing in a power supply (first power supply) VDD1, and a power supply ( (Second power source) An
被測定回路140、IDDQ測定回路110、120及び自己診断制御回路130には、電源VDD1が供給される。被測定回路150及びIDDQ測定回路110、120には電源VDD2が供給される。自己診断制御回路130により生成された自己診断用の制御信号L31がIDDQ測定回路110に入力される。また、自己診断制御回路130により生成された自己診断用の制御信号L32がIDDQ測定回路120に入力される。
A power supply VDD1 is supplied to the circuit under
IDDQ測定回路110により測定されたIDDQ測定結果L33は自己診断制御回路130に入力される。IDDQ測定回路120により測定されたIDDQ測定結果L34は自己診断制御回路130に入力される。
The IDDQ measurement result L33 measured by the
被測定回路140が生成する電圧値L22、L23はIDDQ測定回路120に入力される。IDDQ測定回路120は、電圧値L22、L23に基づいて結果L28を出力する。IDDQ測定回路120から出力された信号L28は、被測定回路140に入力される。被測定回路150が生成する電圧値L12、L13はIDDQ測定回路110に入力される。IDDQ測定回路110は、電圧値L12、L13に基づいて結果L18を出力する。IDDQ測定回路150から出力された信号L18は、被測定回路150に入力される。
The voltage values L22 and L23 generated by the circuit under
図2は、図1に示すIDDQ測定回路110、120の概略を示すブロック図である。図2に示すように、IDDQ測定回路110は、LSI100の内部電源VDD1における静止時電流IDD1を電圧に変換するための電流電圧変換回路(比較電圧生成回路)111と、電源VDD1とは異なる電源VDD2に基づいて基準電圧L11を生成する判定電圧生成部(基準電圧生成回路)112と、を備える。さらに、IDDQ測定回路110は、IDDQ測定時において、電流電圧変換回路111の出力電圧(比較電圧)L10と、判定電圧生成部112の基準電圧L11と、を比較し比較結果を出力するコンパレータ(比較回路)113と、比較結果を記憶する記憶素子(記憶回路)116と、静止電源電流測定モード及び通常動作モードの経路を切り替えるためのセレクタ回路114、115と、を備える。
FIG. 2 is a block diagram showing an outline of the
電流電圧変換回路111には、電圧VDD1に流れる静止時電流IDD1が入力される。記憶素子116には電源VDD1が供給される。判定電圧生成部112、セレクタ回路114、115、コンパレータ113には、電源VDD2が供給される。セレクタ回路114には、電流電圧変換回路111の出力電圧L10と、判定電圧生成部112の基準電圧L11と、が入力される。また、セレクタ回路114には、図1に示した被測定回路150の出力信号L12、L13が入力される。さらに、セレクタ回路114の切替制御端子には、自己診断制御回路130によって生成された自己診断制御信号L31が入力される。
A quiescent current IDD1 flowing in the voltage VDD1 is input to the current-voltage conversion circuit 111. The
セレクタ回路114の一方の出力信号L14は、コンパレータ113の一方の入力端子に入力される。セレクタ回路114の他方の出力信号L15は、コンパレータ113の他方の入力端子に入力される。ここで、例えば、自己診断制御信号L31の論理レベルがハイレベルの場合、出力信号L14としてL10が選択され、出力信号L15としてL11が選択される。一方、例えば、L31の論理レベルがロウレベルの場合、出力信号L14としてL12が選択され、出力信号L15としてL13が選択される。コンパレータ113から出力された比較結果L16は、セレクタ回路115に入力される。また、セレクタ回路114の切替制御端子には、自己診断制御信号L31が入力される。
One output signal L14 of the
セレクタ回路115の一方の出力信号L17は、記憶素子116に入力される。セレクタ回路115の他方の出力信号L18は、図1に示す被測定回路150に入力される。ここで、例えば、L31の論理レベルがハイレベルの場合、セレクタ回路115は、入力信号L16を出力信号L17として記憶素子116に出力する。一方、例えば、L31の論理レベルがロウレベルの場合、セレクタ回路115は、入力信号L16を出力信号L18として被測定回路150に出力する。
One output signal L 17 of the
なお、IDDQ測定回路110は、自己診断制御信号L31に基づいて静止電源電流測定モード及び通常動作モードを切り替える回路構成の一例を示したにすぎない。したがって、趣旨を逸脱しない限りにおいて、IDDQ測定回路110の回路構成を変更可能である。例えば、本発明の実施の形態1では、IDDQ測定回路110がセレクタ回路114、115を備えた場合の例を説明しているがこれに限られない。例えば、通常動作モードにおいて用いられる信号線(被測定回路150との間の信号線)がIDDQ測定回路110を経由する必要がなければ、IDDQ測定回路110はセレクタ回路114、115を備えない回路構成にも適宜変更可能である。要するに、静止電源電流測定モードの場合には、IDDQ測定回路110によってIDDQ測定が実行される。一方、通常動作モードの場合には、IDDQ測定回路110によってIDDQ測定は実行されず、通常動作が実行される。
The
一方、IDDQ測定回路120は、LSI100の内部電源VDD2における静止時電流IDD2を電圧に変換するための電流電圧変換回路(比較電圧生成回路)121と、電源VDD2とは異なる電源VDD1に基づいて基準電圧L21を生成する判定電圧生成部(基準電圧生成回路)122と、を備える。さらに、IDDQ測定回路120は、IDDQ測定時に、電流電圧変換回路121の出力電圧(比較電圧)L20と、判定電圧生成部122の基準電圧L21と、を比較し比較結果を出力するコンパレータ(比較回路)123と、比較結果を記憶する記憶素子(記憶回路)126と、静止電源電流測定モード及び通常動作モードの経路を切り替えるためのセレクタ回路124、125と、を備える。
On the other hand, the
IDDQ測定回路120の構成は、IDDQ測定回路110と比較して、VDD1がVDD2に、VDD2がVDD1に変更されている。また、自己診断制御信号L31がL32に変更されている。また、通常動作モードの信号経路として、L12がL22に、L13がL23に、L18がL28に変更されている。その他の回路構成及び動作については同様であるため、説明を省略する。
The configuration of the
図3は、図2に示す自己診断制御回路130の概略を示すブロック図である。図3に示すように、自己診断制御回路130は、所定の演算処理を実行するためのCPU131と、自己診断用レジスタ132と、レジスタ132の出力結果に基づいて自己診断制御信号L31、L32を生成する制御信号生成部133と、によって構成される。
FIG. 3 is a block diagram showing an outline of the self-
IDDQ測定回路110、120が生成するIDDQ測定結果L33、L34は、CPU131に入力される。CPU131の出力信号は、レジスタ132に入力される。レジスタ132の出力信号は、制御信号生成部133に入力される。制御信号生成部133から出力された自己診断制御信号L31、L32は、それぞれIDDQ測定回路110、120に入力される。なお、自己診断制御回路130は、出力信号として自己診断制御信号L31、L32のみを図示しているがこれに限られない。例えば、自己診断モード(後述)において、入力信号L33、L34及びユーザの判断に基づいて、複数の予め設定された所定の処理を実行するための別の制御信号が出力される場合がある。
IDDQ measurement results L33 and L34 generated by the
LSI100が、VDD1に駆動されるすべての回路(図1に示す被測定回路140、自己診断制御回路130、IDDQ測定回路120;被測定回路)に対してIDDQ測定を行う場合の例を、図2を用いて説明する。この場合、例えば、自己診断制御回路130からの制御信号(不図示)に基づいて被測定回路(IDDQ測定対象回路)が静止状態に移行する。また、自己診断制御回路130からの自己診断制御信号L31に基づいてセレクタ114が入力信号L10、L11を選択し、それぞれ出力信号L14、L15として出力する。まだ、セレクタ115が入力信号L16を出力信号L17として出力する。
FIG. 2 shows an example in which the
次に、IDDQ測定回路110が被測定回路に対してIDDQ測定を実行する。具体的には、IDDQ測定回路110において、電源電圧変換回路111がVDD1に流れる静止電源電流を電圧に変換し、電圧L10を出力する。また、VDD2に基づいて判定電圧生成部112が基準電圧L11を出力する。コンパレータ113は、電圧L10と基準電圧L11とを比較して比較結果を出力する。この比較結果は記憶素子116に記憶される。IDDQ測定後、例えば、自己診断制御回路130からの制御信号(不図示)に基づいて被測定回路の動作が復帰する。つまり、被測定回路は静止状態から動作状態に移行する。記憶素子116に記憶された比較結果(測定結果)は、自己診断制御回路130に入力される。自己診断制御回路130は、この比較結果に基づいてその後の処理を決定する。この動作は、VDD2に駆動されるすべての回路(図1に示す被測定回路150、IDDQ測定回路110)に対してIDDQ測定を実行する場合も同様である。
Next, the
このように、IDDQ測定回路110、120には、それぞれ異なる電源VDD1、VDD2が供給される。例えば、LSI100が、VDD1に駆動されるすべての回路を静止状態にした場合を考える。この場合でも、IDDQ測定回路110を構成する判定電圧生成部112と、コンパレータ113と、セレクタ回路114、115と、はそれぞれVDD2によって駆動される。そのため、IDDQ測定回路110は、VDD1に駆動されるすべての回路が静止状態を維持したままIDDQ測定を実行することが可能である。同様にして、IDDQ測定回路120は、電源VDD2に駆動されるすべての回路が静止状態を維持したままIDDQ測定を実行することができる。
Thus, different power supplies VDD1 and VDD2 are supplied to the
また、記憶素子116は、エッジ検出用レジスタを用いることが好ましい。それにより、記憶素子116にクロックを入力する必要がなくなる。つまり、記憶素子116は、静止状態を維持したまま比較結果を記憶することができる。また、本発明の実施の形態1では、記憶素子116は、VDD1によって駆動される場合を例に説明したがこれに限られない。例えば、記憶素子116がVDD2によって駆動される回路構成にも変更可能である。同様に、記憶素子126がVDD1によって駆動される回路構成にも変更可能である。さらに、IDDQ測定の測定結果に誤差が生じる可能性があるが、セレクタ回路114、115、コンパレータ113がVDD1によって駆動される回路構成にも変更可能である。同様にセレクタ回路124、125、コンパレータ123がVDD2によって駆動される回路構成にも変更可能である。
The
このように、本実施の形態にかかる半導体集積回路は、IDDQ測定の被測定回路を駆動する電源と、IDDQ測定回路を駆動する電源と、がそれぞれ異なる。したがって、本実施の形態にかかる半導体集積回路は、被測定回路に供給するクロックが停止した状態で当該被測定回路のIDDQ測定を行うことができる。つまり、本実施の形態にかかる半導体集積回路は、従来技術と異なり、ほぼ完全に被測定回路を静止状態にすることができる。したがって、本発明の半導体集積回路は、精度の高いIDDQ測定を実行することができる。さらに、IDDQ測定回路を駆動する電源として、IDDQ測定の被測定回路とは異なる別の内部回路を駆動する電源を用いることもできる。それにより、IDDQ測定回路用の電源を新たに備える必要がない。 As described above, in the semiconductor integrated circuit according to the present embodiment, the power source for driving the circuit under measurement for IDDQ measurement is different from the power source for driving the IDDQ measurement circuit. Therefore, the semiconductor integrated circuit according to the present embodiment can perform IDDQ measurement of the circuit under measurement in a state where the clock supplied to the circuit under measurement is stopped. That is, unlike the prior art, the semiconductor integrated circuit according to the present embodiment can almost completely bring the circuit under measurement into a stationary state. Therefore, the semiconductor integrated circuit of the present invention can perform IDDQ measurement with high accuracy. Further, as a power source for driving the IDDQ measurement circuit, a power source for driving another internal circuit different from the circuit under measurement for IDDQ measurement can be used. This eliminates the need for a new power supply for the IDDQ measurement circuit.
次に、図4を用いて、本実施の形態にかかる半導体集積回路の制御方法について説明する。図4は本実施の形態にかかる半導体集積回路の制御方法を示すフローチャートである。具体的には、図4は、IDDQ測定回路を備えた自己診断回路の制御方法を示すフローチャートである。なお、自己診断回路は図1におけるLSI1である。
Next, a method for controlling the semiconductor integrated circuit according to the present embodiment will be described with reference to FIG. FIG. 4 is a flowchart showing a method for controlling the semiconductor integrated circuit according to the present embodiment. Specifically, FIG. 4 is a flowchart showing a control method of the self-diagnosis circuit including the IDDQ measurement circuit. The self-diagnosis circuit is the
まず、システム起動後、ユーザが自己診断回路に対し自己診断モードの設定を行う(S101)。この自己診断モード設定を行うことにより、ユーザは自己診断(IDDQ測定)実施の有無、及び自己診断を実施する場合の対象電源の選択を行うことができる。つまり、ユーザは自己診断回路を自己診断モードに移行するか否かを選択することができる。自己診断を実施しない場合(S102のNO)には、自己診断回路においてユーザ動作が起動する(S112)。つまり、自己診断回路は自己診断モードから通常動作モードに移行する。一方、自己診断を実施する場合(S102のYES)には、IDDQ測定を実行する対象電源が指定される(S103)とともに、対象電源に接続される被測定回路が静止状態に移行する(S104、S106)。つまり、自己診断回路は、自己診断モードにおいて静止電源電流測定モードを示す。被測定回路が静止状態へ移行した後、IDDQ測定が実行される(S105、S107)。そして、その測定結果は記憶素子(図2の116、126)に記憶される。 First, after starting the system, the user sets the self-diagnosis mode for the self-diagnosis circuit (S101). By performing this self-diagnosis mode setting, the user can select whether or not to perform self-diagnosis (IDDQ measurement) and to select a target power source when performing self-diagnosis. That is, the user can select whether or not to shift the self-diagnosis circuit to the self-diagnosis mode. When the self-diagnosis is not performed (NO in S102), the user operation is started in the self-diagnosis circuit (S112). That is, the self-diagnosis circuit shifts from the self-diagnosis mode to the normal operation mode. On the other hand, when the self-diagnosis is performed (YES in S102), the target power supply for executing the IDDQ measurement is designated (S103), and the circuit to be measured connected to the target power supply shifts to the stationary state (S104, S106). That is, the self-diagnosis circuit shows the quiescent power supply current measurement mode in the self-diagnosis mode. After the circuit under test shifts to the stationary state, IDDQ measurement is executed (S105, S107). The measurement result is stored in the storage element (116 and 126 in FIG. 2).
IDDQ測定完了後、対象電源以外の電源によって駆動されるクロックにより被測定回路が動作状態に復帰する(S108)。つまり、被測定回路が静止状態から動作状態に移行する。その後、ユーザが記憶素子のデータを確認し(S109)、判定を行う(S110)。判定結果がNGの場合(S110のNO)には、自己診断制御回路によって予め設定された任意の処理が実行される(S111)。そして、自己診断モードが終了する。一方、判定結果がOKの場合(S110のYES)には、再び自己診断モード設定に戻る(S101)。そして、自己診断の継続の有無を決定する(S102)。自己診断を継続しない場合(S102のNO)には、ユーザ動作が起動する(S112)。 After the IDDQ measurement is completed, the circuit under test is returned to the operating state by a clock driven by a power source other than the target power source (S108). That is, the circuit under test shifts from a stationary state to an operating state. Thereafter, the user confirms the data in the storage element (S109) and makes a determination (S110). If the determination result is NG (NO in S110), an arbitrary process set in advance by the self-diagnosis control circuit is executed (S111). Then, the self-diagnosis mode ends. On the other hand, if the determination result is OK (YES in S110), the process returns to the self-diagnosis mode setting (S101). Then, it is determined whether or not the self-diagnosis is continued (S102). When the self-diagnosis is not continued (NO in S102), a user action is activated (S112).
図5は、図4に示す静止状態1(S104)、及び静止状態2(S106)において、それぞれの電源VDD1、VDD2によって駆動される回路の状態を示す。図5に示すように、静止状態1では、測定対象電源としてVDD1が選択される。そして、VDD1によって駆動されるクロック及び被測定回路が静止状態に移行する。一方、静止状態2では、測定対象電源としてVDD2が選択される。そして、VDD2によって駆動されるクロック及び被測定回路が静止状態に移行する。
FIG. 5 shows the states of circuits driven by the respective power supplies VDD1 and VDD2 in the stationary state 1 (S104) and the stationary state 2 (S106) shown in FIG. As shown in FIG. 5, in the
図6は、図4における自己診断モード設定に用いるレジスタ(図3のレジスタ132)の詳細を示す図である。また、図7は、図6におけるレジスタ132の使用例を示す図である。図6に示すように、レジスタ132は、例えば8ビットのビット幅を有する。そして、その7ビット目(図6の7bit)が診断モードの許可/禁止設定用として用いられる。また、その6ビット目(図6の6bit)が電源選択用として用いられる。また、図7に示すように、これらのレジスタ値に基づいて動作モードの設定、及び対象電源の選択が行われる。それにより、本発明の実施の形態1にかかる自己診断回路は、図4の制御方法を実現することができる。また、ユーザは自己診断用のレジスタ132の値を任意に設定することによりIDDQ測定を実行する対象電源の選択、及び自己診断モードへの切り替えの設定を行うことができる。
FIG. 6 is a diagram showing details of a register (register 132 in FIG. 3) used for setting the self-diagnosis mode in FIG. FIG. 7 is a diagram illustrating a usage example of the
このように、本実施の形態にかかる半導体集積回路は、複数電源を有するため、IDDQ測定対象となる電源に接続された被測定回路を静止状態に移行させ、IDDQ測定対象でない電源によって駆動される測定回路により、当該被測定回路のIDDQ測定を行うことができる。つまり、本実施の形態にかかる半導体集積回路は、被測定回路に供給されるクロックが停止した状態でIDDQ測定を行うことができる。つまり、本実施の形態にかかる半導体集積回路は、従来技術と異なり、IDDQ測定時に、ほぼ完全に被測定回路を静止状態にすることができる。したがって、本実施の形態にかかる半導体集積回路は、精度の高いIDDQ測定を実行することができる。なお、IDDQ測定回路を駆動する電源として、IDDQ測定の被測定回路とは異なる別の内部回路を駆動する電源を用いることもできる。それにより、IDDQ測定回路用の電源を新たに備える必要がない。 As described above, since the semiconductor integrated circuit according to the present embodiment has a plurality of power supplies, the circuit under measurement connected to the power supply that is the IDDQ measurement target is shifted to the stationary state and is driven by the power supply that is not the IDDQ measurement target. The measurement circuit can perform IDDQ measurement of the circuit under measurement. That is, the semiconductor integrated circuit according to this embodiment can perform IDDQ measurement in a state where the clock supplied to the circuit under measurement is stopped. That is, unlike the conventional technique, the semiconductor integrated circuit according to the present embodiment can almost completely bring the circuit under measurement into a stationary state at the time of IDDQ measurement. Therefore, the semiconductor integrated circuit according to the present embodiment can perform highly accurate IDDQ measurement. As a power source for driving the IDDQ measurement circuit, a power source for driving another internal circuit different from the circuit under measurement for IDDQ measurement can be used. This eliminates the need for a new power supply for the IDDQ measurement circuit.
また、本実施の形態にかかる半導体集積回路は、判定電圧生成部112、122を内部に備える。したがって、従来技術と異なり、LSIテスタ等を外部に備える必要がない。また、この半導体集積回路は、記憶素子116、126を備える。それにより、IDDQ測定の被測定回路が静止状態にしても、半導体集積回路が動作状態に復帰後、ユーザが自己診断の結果を確認することができる。また、この半導体集積回路は、自己診断制御回路130を備える。それにより、ユーザの判断に基づいてIDDQ測定を行うための自己診断モードと通常動作モードを選択することができる。
In addition, the semiconductor integrated circuit according to the present embodiment includes determination
実施の形態2
図2に示す回路構成において、さらに以下に述べる制御方法は、判定レベルに基づいて複数の予め設定された所定の処理を選択して実行するシステムを構築する。図8の制御方法は、図4の制御方法と比較して、IDDQ測定の測定結果に基づく判定レベルを複数有する。つまり、図8の制御方法は、それぞれの判定レベルに応じて、予め設定された所定の処理を選択して実行することを特徴としている。
In the circuit configuration shown in FIG. 2, the control method described below constructs a system that selects and executes a plurality of preset predetermined processes based on the determination level. The control method of FIG. 8 has a plurality of determination levels based on the measurement results of IDDQ measurement, as compared with the control method of FIG. That is, the control method of FIG. 8 is characterized in that a predetermined process set in advance is selected and executed according to each determination level.
図8は、図4と比較して、S201〜S204のステップに示す処理が追加されている。ユーザは図4に示す制御方法と同様の手順で、IDDQ測定を実行する。ここで、IDDQ測定の判定結果がNGの場合(S110)、自己診断回路は自己診断モード設定(S101)において設定した判定レベルを確認する(S201)。そして、その判定レベルに基づいて予め設定された所定の処理が実行される。例えば、判定レベルが"1"の場合、処理Aが実行される(S202)。判定レベルが"2"の場合、処理Bが実行される(S203)。判定レベルが"3"の場合、処理Cが実行される(S204)。 In FIG. 8, processing shown in steps S201 to S204 is added compared to FIG. The user performs IDDQ measurement in the same procedure as the control method shown in FIG. Here, when the determination result of the IDDQ measurement is NG (S110), the self-diagnosis circuit confirms the determination level set in the self-diagnosis mode setting (S101) (S201). Then, a predetermined process set in advance based on the determination level is executed. For example, when the determination level is “1”, process A is executed (S202). If the determination level is “2”, process B is executed (S203). If the determination level is “3”, process C is executed (S204).
図9は、図8において自己診断モード設定に用いるレジスタの詳細を示す図である。図10は、図8におけるレジスタの使用例を示す図である。実施の形態1の場合と比較して、本実施の形態2の場合は、レジスタ132の4、5ビット目(図9の4、5bit)が判定レベル設定用として用いられる。図11は、図8における判定レベル(S201)の設定例を示す図である。図12は、図8における処理A〜C(S202、S203、S204)の処理内容の例を示す図である。例えば、ユーザは、IDDQ測定結果よって検出された故障電流に基づいて故障レベルを想定する。そして、ユーザはこの故障レベルに応じた判定レベルを設定する。ここで、IDDQ測定結果が判定レベル1のNGの場合(S201の1)、自己診断回路は、例えば、この故障がマイコンに与える影響が大きいと判定する。そして、自己診断回路は、マイコン自身をリセットする等の所定の処理を行う。このように、IDDQ測定結果に対して複数の判定レベルを設けることにより、自己診断回路は、それぞれの判定レベルに応じた所定の処理内容を実行することができる。
FIG. 9 is a diagram showing details of a register used for setting the self-diagnosis mode in FIG. FIG. 10 is a diagram illustrating a usage example of the register in FIG. Compared to the case of the first embodiment, in the case of the second embodiment, the 4th and 5th bits (4 and 5 bits in FIG. 9) of the
実施の形態3
図2に示す回路構成において、さらに以下に述べる制御方法は、故障が他の回路に与える影響が大きいと判定した場合に、所定の処理を実行するシステムを構築する。図13の制御方法は、図8の制御方法と比較して、故障が他の回路に与える影響が大きいと判定した場合には、IDDQ測定の被測定回路が動作状態に復帰する前に、所定の処理を実行することを特徴としている。
In the circuit configuration shown in FIG. 2, the control method described below constructs a system that executes a predetermined process when it is determined that a failure has a great influence on other circuits. In the control method of FIG. 13, when it is determined that the influence of the failure on other circuits is greater than that of the control method of FIG. It is characterized by executing the process.
図13は、図8と比較して、S301〜S303のステップに示す処理が追加されている。まず、ユーザが自己診断モードにより自己診断を開始する(S101〜S107、S301)。ここで、自己診断モード設定(S101)において判定レベル1に設定されている場合(S301のYES)、結果判定が行われる(S302)。そして、判定結果がNGの場合(S302のNG)、自己診断回路が動作状態に復帰する前に、予め設定された所定の処理A(S303)が実行される。このように、自己診断回路が動作状態に復帰する前に自己診断結果の判定と所定の処理が行われる。それにより、システムの故障による暴走等を未然に防ぐことができる。
Compared with FIG. 8, the processing shown in steps S301 to S303 is added to FIG. First, the user starts self-diagnosis in the self-diagnosis mode (S101 to S107, S301). Here, when the
実施の形態4
図2に示す回路構成において、さらに以下に述べる制御方法は、前回の判定レベルに基づいて次回の自己診断時の判定レベルを設定するシステムを構築する。図14の制御方法は、図8の制御方法と比較して、前回の判定レベルとその結果を記憶することを特徴としている。つまり、図14は、図8と比較して、S401、S402のステップに示す処理が追加されている。ユーザが自己診断モード設定(S101)を行う際、前回の自己診断の判定結果(S401、S402)に基づいて今回の自己診断時の判定レベルを設定する。
In the circuit configuration shown in FIG. 2, the control method described below constructs a system that sets the determination level for the next self-diagnosis based on the previous determination level. The control method of FIG. 14 is characterized in that the previous determination level and the result are stored as compared with the control method of FIG. That is, in FIG. 14, processing shown in steps S401 and S402 is added as compared to FIG. When the user sets the self-diagnosis mode (S101), the determination level for the current self-diagnosis is set based on the determination result (S401, S402) of the previous self-diagnosis.
例えば、前回の判定レベル3の判定結果がOK判定だった場合には、今回も判定レベル3に設定して自己診断を実施する。前回の判定レベル3がNG判定だった場合には、例えば、今回は判定レベル2に設定して自己診断を実施する。このように、前回の判定レベル及びその結果を記憶することにより、次回の自己診断時の判定レベルを設定するための指標とすることができる。それにより、次回の自己判断処理における処理効率向上が期待できる。
For example, when the determination result of the
以上のように、上記発明の実施の形態にかかる半導体集積回路の制御方法は、この半導体集積回路単体が、自己診断モード設定、IDDQ測定、結果確認、自己処理を行う。それにより、本発明の半導体集積回路は、システムの故障による暴走等を未然に防ぐことができる。また、本発明の半導体集積回路は、それぞれの条件に応じた所定の処理を実行することができる。 As described above, in the method of controlling a semiconductor integrated circuit according to the embodiment of the present invention, this single semiconductor integrated circuit performs self-diagnosis mode setting, IDDQ measurement, result confirmation, and self-processing. Thereby, the semiconductor integrated circuit of the present invention can prevent runaway due to a system failure. Further, the semiconductor integrated circuit of the present invention can execute a predetermined process according to each condition.
近年、多くのマイコンが、アナログ用電源及びロジック用電源等の多電源によって構成される。さらに、これらのマイコンは、それぞれの電源系にコンパレータを搭載することが多い。このようなマイコンに備えられた多電源がそれぞれ対応するIDDQ測定回路を駆動することにより、本発明の半導体集積回路は回路規模の増大を防ぐことができる。また、このようなマイコンに備えられた各電源系のコンパレータが、互いの静止電源電流を監視するような回路構成にすることもできる。つまり、IDDQ測定回路に備えられたコンパレータとして用いることができる。それにより、本発明の半導体集積回路は、新たなコンパレータを備えることなくIDDQ測定を行うことができる。 In recent years, many microcomputers are configured with multiple power supplies such as an analog power supply and a logic power supply. Furthermore, these microcomputers often have a comparator in each power supply system. By driving the corresponding IDDQ measurement circuits by the multiple power supplies provided in such a microcomputer, the semiconductor integrated circuit of the present invention can prevent an increase in circuit scale. Further, it is possible to employ a circuit configuration in which the comparators of the respective power supply systems provided in such a microcomputer monitor each other's static power supply current. That is, it can be used as a comparator provided in the IDDQ measurement circuit. Accordingly, the semiconductor integrated circuit of the present invention can perform IDDQ measurement without providing a new comparator.
このように、上記実施の形態にかかる半導体集積回路は、IDDQ測定の被測定回路を駆動する電源と、IDDQ測定回路を駆動する電源と、がそれぞれ異なる。したがって、本発明の半導体集積回路は、被測定回路に供給するクロックが停止した状態でIDDQ測定を行うことができる。つまり、本発明の半導体集積回路は、従来技術と異なり、ほぼ完全に被測定回路を静止状態にすることができる。したがって、本発明の半導体集積回路は、精度の高いIDDQ測定を実行することができる。さらに、IDDQ測定回路を駆動する電源として、IDDQ測定の被測定回路とは異なる別の内部回路を駆動する電源を用いることもできる。それにより、IDDQ測定回路用の電源を新たに備える必要がない。 As described above, in the semiconductor integrated circuit according to the above embodiment, the power source for driving the circuit under measurement for IDDQ measurement and the power source for driving the IDDQ measurement circuit are different. Therefore, the semiconductor integrated circuit of the present invention can perform IDDQ measurement with the clock supplied to the circuit under measurement stopped. In other words, the semiconductor integrated circuit according to the present invention can make the circuit under test almost stationary unlike the prior art. Therefore, the semiconductor integrated circuit of the present invention can perform IDDQ measurement with high accuracy. Further, as a power source for driving the IDDQ measurement circuit, a power source for driving another internal circuit different from the circuit under measurement for IDDQ measurement can be used. This eliminates the need for a new power supply for the IDDQ measurement circuit.
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上記実施の形態では、IDDQ測定回路が2つ備えられた場合の例について説明したがこれに限られない。例えば、3つ以上のIDDQ測定回路を備えた回路構成にも適宜変更可能である。 Note that the present invention is not limited to the above-described embodiment, and can be changed as appropriate without departing from the spirit of the present invention. For example, in the above embodiment, an example in which two IDDQ measurement circuits are provided has been described, but the present invention is not limited to this. For example, the circuit configuration including three or more IDDQ measurement circuits can be appropriately changed.
100 LSI
110 IDDQ測定回路
111 電流電圧変換回路
112 判定電圧生成部
113 コンパレータ
114 セレクタ回路
115 セレクタ回路
116 記憶素子
120 IDDQ測定回路
121 電流電圧変換回路
122 判定電圧生成部
123 コンパレータ
124 セレクタ回路
125 セレクタ回路
126 記憶素子
130 自己診断制御回路
131 CPU
132 レジスタ
133 制御信号生成部
140 被測定回路
150 被測定回路
100 LSI
DESCRIPTION OF
Claims (17)
前記測定回路は、
前記第1の電源に流れる電流を電圧に変換し、比較電圧を生成する比較電圧生成回路と、
前記第1の電源とは異なる第2の電源に基づいて基準電圧を生成する基準電圧生成回路と、
前記比較電圧と前記基準電圧とを比較し、比較結果を出力する比較回路と、を備えた半導体集積回路。 A semiconductor integrated circuit comprising a measurement circuit for measuring a quiescent power supply current of an internal circuit driven by a first power supply,
The measurement circuit includes:
A comparison voltage generation circuit that converts a current flowing through the first power source into a voltage and generates a comparison voltage;
A reference voltage generation circuit that generates a reference voltage based on a second power supply different from the first power supply;
A semiconductor integrated circuit comprising: a comparison circuit that compares the comparison voltage with the reference voltage and outputs a comparison result.
前記比較結果に基づいて複数の予め設定された所定の処理を任意に選択して行うことを特徴とする請求項1〜5のいずれか一項に記載の半導体集積回路。 The self-diagnosis control circuit is
6. The semiconductor integrated circuit according to claim 1, wherein a plurality of preset predetermined processes are arbitrarily selected based on the comparison result.
前記第1の電源とは異なる第2の電源によって駆動される第2の内部回路の静止電源電流測定を行う第2の測定回路と、を備えた半導体集積回路であって、
前記第1の測定回路は、
前記第1の電源に流れる電流を電圧に変換し、第1の比較電圧を生成する第1の比較電圧生成回路と、
前記第2の電源に基づいて第1の基準電圧を生成する第1の基準電圧生成回路と、
前記第1の比較電圧と前記第1の基準電圧とを比較し、第1の比較結果を出力する第1の比較回路と、を備え、
前記第2の測定回路は、
前記第2の電源に流れる電流を電圧に変換し、第2の比較電圧を生成する第2の比較電圧生成回路と、
前記第1の電源に基づいて第2の基準電圧を生成する第2の基準電圧生成回路と、
前記第2の比較電圧と前記第2の基準電圧とを比較し、第2の比較結果を出力する第2の比較回路と、を備えた半導体集積回路。 A first measurement circuit for measuring a quiescent power supply current of a first internal circuit driven by a first power supply;
A second measurement circuit for measuring a quiescent power supply current of a second internal circuit driven by a second power supply different from the first power supply,
The first measurement circuit includes:
A first comparison voltage generation circuit that converts a current flowing through the first power source into a voltage and generates a first comparison voltage;
A first reference voltage generation circuit that generates a first reference voltage based on the second power supply;
A first comparison circuit that compares the first comparison voltage with the first reference voltage and outputs a first comparison result;
The second measurement circuit includes:
A second comparison voltage generation circuit that converts a current flowing through the second power source into a voltage and generates a second comparison voltage;
A second reference voltage generation circuit for generating a second reference voltage based on the first power supply;
A semiconductor integrated circuit comprising: a second comparison circuit that compares the second comparison voltage with the second reference voltage and outputs a second comparison result.
前記第2の比較回路は、前記第1の電源によって駆動されていることを特徴とする請求項7に記載の半導体集積回路。 The first comparison circuit is driven by the second power source;
The semiconductor integrated circuit according to claim 7, wherein the second comparison circuit is driven by the first power source.
前記第2の測定回路は、前記第2の比較結果を記憶する第2の記憶回路をさらに備えた、請求項7又は8に記載の半導体集積回路。 The first measurement circuit further includes a first storage circuit that stores the first comparison result,
The semiconductor integrated circuit according to claim 7, wherein the second measurement circuit further includes a second storage circuit that stores the second comparison result.
前記第1及び第2の比較結果に基づいて前記制御信号を出力することを特徴とする請求項7〜10のいずれか一項に記載の半導体集積回路。 The self-diagnosis control circuit is
The semiconductor integrated circuit according to claim 7, wherein the control signal is output based on the first and second comparison results.
前記第1及び第2の比較結果に基づいて複数の予め設定された所定の処理を任意に選択して行うことを特徴とする請求項7〜12のいずれか一項に記載の半導体集積回路。 The self-diagnosis control circuit is
13. The semiconductor integrated circuit according to claim 7, wherein a plurality of preset predetermined processes are arbitrarily selected and performed based on the first and second comparison results.
前記第1の電源に流れる電流を電圧に変換して比較電圧を生成し、
前記第1の電源とは異なる第2の電源に基づいて基準電圧を生成し、
前記比較電圧と前記基準電圧とを比較して比較結果を出力する半導体集積回路の制御方法。 A semiconductor integrated circuit comprising a measurement circuit for measuring a quiescent power supply current of an internal circuit driven by a first power supply,
Converting a current flowing through the first power source into a voltage to generate a comparison voltage;
Generating a reference voltage based on a second power source different from the first power source;
A method for controlling a semiconductor integrated circuit, which compares the comparison voltage with the reference voltage and outputs a comparison result.
前記内部回路の前記静止電源電流測定をし、
前記測定結果を記憶し、
前記内部回路を動作状態にし、
前記測定結果に基づいて複数の予め設定された所定の処理を任意に選択して行う請求項14に記載の半導体集積回路の制御方法。 Put the internal circuit in a stationary state,
Measuring the quiescent power supply current of the internal circuit,
Storing the measurement results;
Put the internal circuit in an operating state,
The method for controlling a semiconductor integrated circuit according to claim 14, wherein a plurality of predetermined predetermined processes are arbitrarily selected based on the measurement result.
前記内部回路の前記静止電源電流測定をし、
前記内部回路を動作状態にする前に、前記測定結果に基づいて予め設定された所定の処理を行う請求項14又は15に記載の半導体集積回路の制御方法。 Put the internal circuit in a stationary state,
Measuring the quiescent power supply current of the internal circuit,
16. The method for controlling a semiconductor integrated circuit according to claim 14, wherein a predetermined process set in advance based on the measurement result is performed before putting the internal circuit into an operating state.
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JP2014019416A (en) * | 2012-07-24 | 2014-02-03 | Hitachi Automotive Systems Ltd | Vehicle control device |
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- 2010-03-16 JP JP2010059459A patent/JP2011191261A/en active Pending
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