JP2011166168A - Semiconductor device - Google Patents
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Abstract
Description
本発明は一面側にデバイス形成層と電極パッドを有する半導体素子の電極パッドに接続される電極を形成するように構成された半導体装置に関する。 The present invention relates to a semiconductor device configured to form an electrode connected to an electrode pad of a semiconductor element having a device forming layer and an electrode pad on one surface side.
例えば、受光素子または発光素子などからなる光変換素子に代表されるデバイス形成層を基板上に形成した半導体素子の電極を基板に形成した配線パターンと接続した半導体装置としては、図1に示されるような構成とされたものがある。この半導体装置10では、配線基板12上に半導体素子14を接着剤16により固着し、半導体素子14の上面にデバイス形成層18及び電極パッド20が作り込まれている。デバイス形成層18の周囲に設けられた複数のAl電極パッド20は、ワイヤボンディングにより装架されたAuワイヤ22を介して配線基板12上の配線パターン24に接続される。また、デバイス形成層18の表面(デバイス面)は、パッシベーション層(保護膜)26が積層されている。
For example, FIG. 1 shows a semiconductor device in which an electrode of a semiconductor element in which a device forming layer typified by a light conversion element composed of a light receiving element or a light emitting element is formed on a substrate is connected to a wiring pattern formed on the substrate. There is something that is configured like this. In this
このように構成された半導体装置10では、半導体素子14の周囲にAuワイヤ20を引き出すためのスペースを設けることにより装置全体が大きくなり、小型化を図ることが難しい。
In the
また、複数のAl電極パッド20をはんだバンプを用いて配線パターン24にフリップチップ接続する方法も考えられるが、デバイス形成層18が配線基板12と対向することになり、配線基板12により光が遮断されてしまうので、デバイス形成層18が受光または発光を行なう光変換素子の場合には採用することができない。
Although a method of flip-chip connecting a plurality of
このような問題を解消する方法として、基板に貫通電極を設ける構成とすることにより上記のようなワイヤボンディングを無くして装置の小型化を図ることが検討されている。貫通電極の製造方法としては、基板にレーザ光を照射して貫通孔を形成し、当該貫通孔の内周面に配線パターンを形成する方法がある(例えば、特許文献1、2参照)。 As a method for solving such a problem, it has been studied to reduce the size of the apparatus by eliminating the wire bonding as described above by providing a through electrode on the substrate. As a through electrode manufacturing method, there is a method in which a substrate is irradiated with laser light to form a through hole, and a wiring pattern is formed on the inner peripheral surface of the through hole (see, for example, Patent Documents 1 and 2).
しかしながら、上記特許文献1、2に記載された製造方法では、貫通孔の内周面形状がテーパ状(上面側開口が大径で下面側開口が小径となる)に形成されるため、デバイス形成層18が形成された半導体素子14の上面側に大きく開口する貫通孔を形成することになり、その分デバイス形成層18から離れた位置に貫通孔を加工しなければならず、半導体装置の小型化を図ることが妨げられるという問題がある。
However, in the manufacturing methods described in Patent Documents 1 and 2, since the inner peripheral surface shape of the through hole is tapered (the upper surface side opening has a large diameter and the lower surface side opening has a small diameter), device formation A through-hole having a large opening is formed on the upper surface side of the
また、アスペクト比の高い微細な貫通孔を形成することが要望されている場合には、レーザ加工に代えてドライエッチングを用いる方法も考えられるが、ドライエッチングの際のプラズマによってデバイス形成層18が損傷するといった問題が生じる。
In addition, when it is desired to form fine through holes with a high aspect ratio, a method using dry etching instead of laser processing may be considered. However, the
そこで、本発明は装置の小型化を図ると共に、デバイス形成層を保護した状態で貫通孔及び貫通電極を形成する半導体装置を提供することを目的とする。 SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to provide a semiconductor device in which a through hole and a through electrode are formed in a state where a device forming layer is protected while the size of the device is reduced.
上記課題を解決するため、本発明は以下のような手段を有する。 In order to solve the above problems, the present invention has the following means.
(1)本発明は、デバイス形成層が形成された半導体素子の一面側と前記半導体素子の他面側とを接続するよう構成された半導体装置であって、
前記デバイス形成層が形成された前記半導体素子の一面側に第1絶縁層を介して形成された電極パッドと、
前記半導体素子の一面側にレジストを被覆した状態でエッチングにより、前記電極パッドの開口より内側に位置し、前記半導体素子を貫通するように形成された貫通孔と、
前記貫通孔の内周に沿うように筒状に形成され、当該筒状の端部が前記貫通孔から前記半導体素子の一面側の前記電極パッドの開口の内側に突出するように前記半導体素子の他面側から形成された第2絶縁層と、
前記貫通孔の延在方向に沿うように前記第2絶縁層の筒状の内部に充填され、端部が前記電極パッドの内周を貫通して前記第2絶縁層の筒状の端部より露出するように形成された貫通電極と、
前記第2絶縁層の筒状の端部外周とその外側に形成された前記電極パッドの開口内周との間に形成された凹部と、
前記凹部に充填されると共に、前記凹部に露出する前記電極パッドの表面及び前記第2絶縁層の筒状の端部より露出する前記貫通電極の端部を覆うように形成され、前記貫通電極の端部と前記電極パッドとを接続する導電層と、
を備えたことを特徴とする。
(1) The present invention is a semiconductor device configured to connect one side of a semiconductor element on which a device formation layer is formed and the other side of the semiconductor element,
An electrode pad formed on one side of the semiconductor element on which the device forming layer is formed via a first insulating layer;
A through hole formed so as to penetrate through the semiconductor element, located inside the opening of the electrode pad by etching in a state in which a resist is coated on one surface side of the semiconductor element;
The semiconductor element is formed in a cylindrical shape along the inner periphery of the through hole, and the cylindrical end portion of the semiconductor element protrudes from the through hole to the inside of the opening of the electrode pad on one surface side of the semiconductor element. A second insulating layer formed from the other side;
The cylindrical interior of the second insulating layer is filled along the extending direction of the through hole, and the end penetrates the inner periphery of the electrode pad from the cylindrical end of the second insulating layer. A through electrode formed to be exposed;
A recess formed between the outer periphery of the cylindrical end of the second insulating layer and the inner periphery of the opening of the electrode pad formed on the outer periphery thereof;
The recess is filled so as to cover the surface of the electrode pad exposed in the recess and the end of the through electrode exposed from the cylindrical end of the second insulating layer. A conductive layer connecting the end and the electrode pad;
It is provided with.
(2)本発明は、前記デバイス形成層が、光を受光または発光する光機能素子であることを特徴とする。 (2) The present invention is characterized in that the device forming layer is an optical functional element that receives or emits light.
本発明によれば、半導体素子の他面側から形成された第2絶縁層の筒状の端部外周とその外側に形成された電極パッドの開口内周との間に凹部を形成し、凹部に露出する電極パッドの表面及び第2絶縁層の筒状の端部より露出する貫通電極の端部を導電層による覆うように形成したため、貫通孔を加工する際に凹部を形成するためのレジスト層により電極パッドの外側に形成されたデバイス形成層がダメージを受けないようにできる。これにより、デバイス形成層の近傍に微細な貫通孔を形成して小型化を実現できると共に、デバイス形成層が搭載されている一側から貫通孔を形成することが可能であるので、貫通孔を加工する際のアライメントが容易に行なえる。 According to the present invention, the recess is formed between the outer periphery of the cylindrical end of the second insulating layer formed from the other surface side of the semiconductor element and the inner periphery of the opening of the electrode pad formed on the outer side. The surface of the electrode pad exposed to the surface and the end of the through electrode exposed from the cylindrical end of the second insulating layer are formed so as to be covered with the conductive layer, so that a resist for forming a recess when processing the through hole is formed. The device formation layer formed outside the electrode pad can be prevented from being damaged by the layer. As a result, it is possible to reduce the size by forming a fine through hole in the vicinity of the device forming layer, and it is possible to form the through hole from one side on which the device forming layer is mounted. Alignment during processing can be performed easily.
また、デバイス形成層がイメージセンサを含む光機能素子からなる場合は、半導体素子の上面側に光機能素子からなるデバイス形成層を形成した状態で貫通電極を形成することが可能になり、半導体素子の下面側の再配線を介したフリップチップ接続で配線基板に取り付けることが可能になり、光機能素子からなるデバイス形成層の受光または発光の妨げにならないように構成することが可能になる。 Further, when the device forming layer is composed of an optical functional element including an image sensor, it is possible to form the through electrode in a state where the device forming layer composed of the optical functional element is formed on the upper surface side of the semiconductor element. It is possible to attach to the wiring board by flip chip connection via rewiring on the lower surface side of the device, and it is possible to configure so as not to interfere with light reception or light emission of the device forming layer composed of the optical functional element.
以下、図面を参照して本発明を実施するための形態について説明する。 Hereinafter, embodiments for carrying out the present invention will be described with reference to the drawings.
図2は本発明による半導体装置の一実施例を示す縦断面図である。尚、図2において、前述した図1と同一部分には同一符号を付す。図2に示されるように、半導体装置50は、半導体素子14(光機能素子からなるデバイス形成層18、電極パッド20、パッシベーション層26、絶縁膜60(第1絶縁層)を含む)に電極パッド20と再配線パターン52とを導通する貫通電極56を形成した構成である。また、デバイス形成層18としては、例えば、光を受光する受光素子、あるいは光を発光する発光素子、あるいは光を検知して画像信号を出力するイメージセンサなどが挙げられる。
FIG. 2 is a longitudinal sectional view showing an embodiment of a semiconductor device according to the present invention. In FIG. 2, the same parts as those in FIG. As shown in FIG. 2, the
デバイス形成層18の周囲には、デバイス形成層18と電気的に接続された複数のAl電極パッド20が設けられ、半導体素子14の下面には、再配線パターン52が設けられている。Al電極パッド20と再配線パターン52との間には、半導体素子14を貫通する貫通孔54がドライエッチングにより設けられ、貫通孔54の内部には、Cuめっきにより貫通電極56が形成されている。
A plurality of
さらに、半導体素子14の下面に設けられた再配線パターン52は、はんだバンプ58を介して配線基板12上の配線パターン24に接続される。
Further, the
このように、半導体装置50は、貫通電極56を介してAl電極パッド20と再配線パターン52とを接続し、半導体素子14の再配線パターン52とパッケージ基板12上の配線パターン24とをはんだバンプ58を介してフリップチップで接続する構成となっているため、従来のようにワイヤボンディング(図1を参照)を用いた構成のものよりも大幅な小型化を実現することができる。しかも、半導体装置50は、デバイス形成層18を半導体素子14の上面に配置できるので、デバイス形成層18の受光または発光を妨げないように構成されている。
As described above, the
半導体装置50の製造方法としては、例えば、以下のような製造方法(a)〜(c)がある。(a)第1の製造方法では、複数の半導体素子14が形成されるSiウエハ上に各半導体素子14を構成する複数のデバイス形成層18、電極パッド20、パッシベーション層26、絶縁膜60を形成した後、貫通電極56を形成し、その後再配線工程及びはんだバンプ形成工程を行ない、最後にダイシング工程により各半導体装置50を切り出す。
As a manufacturing method of the
(b)第2の製造方法では、複数の半導体素子14が形成されるSiウエハ上に各半導体素子14を構成する複数のデバイス形成層18、電極パッド20、パッシベーション層26、絶縁膜60を形成した後、ダイシング工程により各半導体素子14を切り出し、その後各半導体素子14毎に貫通電極56を形成し、最後に再配線工程及びはんだバンプ形成工程を行う。
(B) In the second manufacturing method, a plurality of device formation layers 18,
(c)第3の製造方法では、Siウエハからダイシングにより半導体素子14を構成する各Si小片を切り出し、このSi小片上にデバイス形成層18、電極パッド20、パッシベーション層26、絶縁膜60を形成して半導体素子14を得た後、各半導体素子14毎に貫通電極56を形成し、最後に再配線及びはんだバンプ形成工程を行う。
(C) In the third manufacturing method, each Si piece constituting the
本実施例では、上記(a)の製造方法を用いた場合を例に挙げて以下説明する。この製造方法では、多数の半導体素子14を有するシリコン基板に対して貫通電極56を一括して形成することができるので、量産性をより高めることができる。
In this example, the case where the manufacturing method (a) is used will be described as an example. In this manufacturing method, since the through
ここで、上記半導体装置50の貫通電極56の製造工程について詳細に説明する。貫通電極56の製造工程は、大きく分けて(1)開口形成工程、(2)絶縁層形成工程、(3)貫通電極形成工程、(4)電極パッドと貫通電極の導通確保工程、(5)再配線及びレジスト除去工程からなる。尚、以下に示す図3〜図7では、説明の便宜上、デバイス形成層18に接続されたAl電極パッド20及び貫通電極56周辺を拡大して示してあり、デバイス形成層18については図示を省略している。
Here, the manufacturing process of the through
(1)開口形成工程
図3A〜図3Fは本発明による半導体装置の製造方法の開口形成工程(その1〜6)を説明するための図である。図3Aに示す工程において、半導体素子14を形成するための平板状のシリコン材料(シリコン基板)を用意する。そして、シリコン基板(図3〜図7では、便宜上、半導体素子14として示す)の上面(表面)に絶縁膜(SiO2)60を形成し、絶縁膜60の上面にデバイス形成層18を形成する。
(1) Opening Formation Step FIGS. 3A to 3F are views for explaining an opening formation step (Nos. 1 to 6) of the semiconductor device manufacturing method according to the present invention. 3A, a flat silicon material (silicon substrate) for forming the
さらに、デバイス形成層18の周辺にはAl電極パッド20を蒸着などの薄膜形成方法により形成する。また、絶縁膜60の表面及びAl電極パッド20の上面中央部を除く周縁部表面にSiNやポリイミド等のパッシベーション26を形成する。
Further, an
図3Bに示す工程において、パッシベーション26の表面にフォトレジストを塗布して第1レジスト層62を形成する。そして、フォトレジストがポジ形レジストの場合には、Al電極パッド20の上面中央部に光を照射してAl電極パッド20の上面中央部に塗布されたフォトレジストを可溶させてAl電極パッド20の上面中央部に対向する開口64を形成する。
In the step shown in FIG. 3B, a photoresist is applied to the surface of the
また、フォトレジストがネガ形レジストの場合には、Al電極パッド20の上面中央部を除く周辺部分に光を照射してAl電極パッド20の上面中央部に塗布されたフォトレジストを可溶して開口64を形成する。尚、この工程では、半導体素子14の上面側から光を照射して第1レジスト層62に開口64を形成させるため、半導体素子14の下面(裏面)でのアライメントが不要になっている。
Further, when the photoresist is a negative resist, the peripheral portion except the central portion of the upper surface of the
図3Cに示す工程において、Al電極パッド20の中心部分にドライエッチングにより開口64を設ける。リアクティブイオンエッチングなどのドライエッチングでは、プラズマ中の正イオンが第1レジスト層62で覆われていないAl電極パッド20の上面中央部に突入してエッチングを行なうため、Al電極パッド20の中央部が上方から垂下方向に削除される。これにより、Al電極パッド20は、中心部に開口64を有する中空形状となる。また、開口64をドライエッチングする際は、デバイス形成層18が第1レジスト層62で覆われているので、デバイス形成層18が損傷するおそれがない。
In the step shown in FIG. 3C, an
図3Dに示す工程において、第1レジスト層62の表面及び開口64の内周面にフォトレジストを塗布しパターニングして第2レジスト層66を形成する。第2レジスト層66は、開口64の内周面を保護することを目的としている。そのため、第2レジスト層66の厚さは、第1レジスト層62よりも薄くても良い。また、ドライエッチングにより半導体素子14に貫通孔54を形成する際、開口64の内周面がプラズマによるダメージを受けないのであれば、第2レジスト層66を省略することも可能である。
In the step shown in FIG. 3D, a photoresist is applied to the surface of the first resist
図3Eに示す工程において、Al電極パッド20の下側に形成された絶縁膜60の開口64に対向する部分を上方からドライエッチングにより削除する。その際、Al電極パッド20の内周面は、第2レジスト層66によりプラズマから保護されると共に、デバイス形成層18は第1レジスト層62により保護される。
In the step shown in FIG. 3E, a portion facing the
図3Fに示す工程において、半導体素子14に対して開口64に連通する部分を上方からドライエッチングにより削除して貫通孔54を半導体素子14の下面側まで貫通させる。その際、Al電極パッド20の内周面は、第2レジスト層66によりプラズマから保護されると共に、デバイス形成層18は第1レジスト層62により保護される。
In the step shown in FIG. 3F, a portion communicating with the
このように、デバイス形成層18が形成された半導体素子14の上方からドライエッチングにより貫通孔54を設けることができるので、アスペクト比の高い微細な貫通孔54を形成できると共に、第1レジスト層62及び第2レジスト層66によりデバイス形成層18及びAl電極パッド20の内周面がプラズマによって損傷することも防止できる。しかも、開口64及び貫通孔54を上面側から加工することができるので、裏面側からのアライメントが不要になり、開口形成工程が容易に行なえる。
Thus, since the through
(2)絶縁層形成工程
図4A〜図4Cは本発明による半導体装置の製造方法の絶縁層形成工程(その1〜3)を説明するための図である。図4Aに示す工程において、第2レジスト層66の上面に樹脂からなる保護フィルム70を貼着する。この保護フィルム70は、デバイス形成層18を保護すると共に、貫通孔54に連通された開口64を上面側から閉塞する。
(2) Insulating Layer Forming Step FIGS. 4A to 4C are diagrams for explaining the insulating layer forming step (Nos. 1 to 3) of the semiconductor device manufacturing method according to the present invention. In the step shown in FIG. 4A, a
図4Bに示す工程において、CVD(chemical vaper deposition)などの薄膜形成方法により半導体素子14の下面側からSiO2やSiN等の絶縁層72(第2絶縁層)を形成する。絶縁層72は、半導体素子14の下面側及び貫通孔54の内周面及び開口64の内周面にも被覆形成される。また、開口64の上面側は、保護フィルム70によって閉塞されているので、開口64に接する保護フィルム70の下面にも絶縁層72が形成される。
In the step shown in FIG. 4B, an insulating layer 72 (second insulating layer) such as SiO 2 or SiN is formed from the lower surface side of the
図4Cに示す工程において、保護フィルム70を剥離させる。この保護フィルム70は、下面に開口64を閉塞する部分の絶縁層72が付着したまま剥がされることで、貫通孔54及び開口64の内周面を覆う円筒状の絶縁層72が上面側から下面側へ貫通した状態となる。前述した貫通孔54及び開口64をドライエッチングしてから絶縁層72を形成するまでの工程では、ドライ工程であるので、貫通孔54及び開口64の内周面は清浄な状態に維持されている。そのため、貫通孔54及び開口64の洗浄工程を省略することができる。
In the step shown in FIG. 4C, the
(3)貫通電極形成工程
図5A〜図5Cは本発明による半導体装置の製造方法の貫通電極形成工程(その1〜3)を説明するための図である。図5Aに示す工程において、絶縁層72の下面に導電材を貼着し、給電層80を形成する。従って、貫通孔54の下面側はこの給電層80により閉塞される。
(3) Through Electrode Formation Step FIGS. 5A to 5C are diagrams for explaining a through electrode formation step (Nos. 1 to 3) of the method for manufacturing a semiconductor device according to the present invention. In the step shown in FIG. 5A, a conductive material is attached to the lower surface of the insulating
図5Bに示す工程において、めっきにより貫通電極56を貫通孔54内に形成する。例えば、貫通孔54に対向する給電層80の表面に電解めっきにより金属(Cu,Auなど)を析出させ、成長させることで貫通孔54及び開口64に貫通電極56を形成する。また、貫通電極56の上端部は、開口64より上方に突出した状態となる。
In the step shown in FIG. 5B, the through
図5Cに示す工程において、CMP(chemical mechanical polishing)により上面側を研磨して平坦化する。これにより、第2レジスト層66及び貫通電極56の上端部が研磨により削除される。従って、CMPにより平坦化された後もデバイス形成層18は、第1レジスト層62により保護されたままである。
In the step shown in FIG. 5C, the upper surface side is polished and planarized by CMP (chemical mechanical polishing). Thereby, the upper ends of the second resist
このように、給電層80をベースとして貫通孔54及び開口64の内周面を覆う円筒状の絶縁層72の内部に貫通電極56を充填することができる。この際、貫通電極56の上端部が平坦化されれば、第2レジスト層66が残存しても良い。
Thus, the through
(4)電極パッドと貫通電極の導通確保工程
図6A〜図6Dは本発明による半導体装置の製造方法のパッドと貫通電極の導通確保工程(その1〜4)を説明するための図である。図6Aに示す工程において、平坦化された上面にフォトレジストを塗布して第3レジスト層82を形成する。そして、第3レジスト層82のうちAl電極パッド20の上方を覆う部分を削除して開口84を形成する。この第3レジスト層82は、前述した第1レジスト層62及び第2レジスト層66よりも厚く塗布されている。
(4) Conduction ensuring process of electrode pad and through electrode FIGS. 6A to 6D are diagrams for explaining the process of ensuring the conduction between the pad and the through electrode in the method for manufacturing a semiconductor device according to the present invention (parts 1 to 4). In the step shown in FIG. 6A, a third resist
図6Bに示す工程において、上面側からアッシングを行い貫通電極56の上端部周辺に残存する第1レジスト層62及び第2レジスト層66を除去する。これにより、Al電極パッド20の内周及び絶縁層72に覆われた貫通電極56の上端部が露出した状態となり、第3レジスト層82よりも低い位置に貫通電極56の上部が突出する凹部86が露出する。
In the step shown in FIG. 6B, ashing is performed from the upper surface side to remove the first resist
また、スパッタにより第3レジスト層82の表面部分が除去されてしまう。しかしながら、第3レジスト層82が厚く塗布されているため、アッシングにより貫通電極56の上端部周辺に残存する第1レジスト層62及び第2レジスト層66を除去する際も第3レジスト層82がデバイス形成層18を保護している。
Further, the surface portion of the third resist
図6Cに示す工程において、スパッタなどの薄膜形成法を用いて上面側から金属層(導電部材)88を形成する。金属層88は、銅等の導電材からなる薄膜であり、アッシングにより第3レジスト層82よりも低い位置で凹形状とされた凹部86の内部にも積層される。そのため、電極パッド20の内周及び貫通電極56の上部は、金属層88を介して導通される。
In the step shown in FIG. 6C, a metal layer (conductive member) 88 is formed from the upper surface side using a thin film forming method such as sputtering. The
図6Dに示す工程において、電極パッド20と貫通電極56との間を導通する部分を除いて、第3レジスト層82に積層された金属層86をエッチングまたはCMP等により除去して平坦化する。この工程で金属層88の余分な部分を除去して平坦化された後もデバイス形成層18は、第1レジスト層62により保護されたままである。
In the step shown in FIG. 6D, the
従って、金属層88は、絶縁層72の外部に形成された電極パッド20と絶縁層72の内部に形成された貫通電極56の端部とを接続する導電層として機能する。また、金属層88は、上面側に突出する円筒形状の絶縁層72の外周と電極パッド20の段差、パッシベーション26の段差によって結合面積が大きくなり、剥離しにくい状態に設けられている。
Therefore, the
(5)再配線及びレジスト除去工程
図7A〜図7Cは本発明による半導体装置の製造方法の再配線及びレジスト除去工程(その1〜3)を説明するための図である。図7Aに示す工程において、半導体素子14の下面側(裏面側)に形成された給電層80をエッチングにより除去して絶縁層72を露出させる。
(5) Rewiring and Resist Removal Process FIGS. 7A to 7C are diagrams for explaining a rewiring and resist removal process (Nos. 1 to 3) of the semiconductor device manufacturing method according to the present invention. In the step shown in FIG. 7A, the
図7Bに示す工程において、半導体素子14の下面側(裏面側)に銅等のスパッタ法で金属層を形成し、エッチングすることで再配線パターン52を形成する。また、必要に応じて半導体素子14の上面側(表面側)に再配線パターンを形成しても良い。
In the step shown in FIG. 7B, a metal layer is formed on the lower surface side (back surface side) of the
図7Cに示す工程において、半導体素子14の上面側(表面側)に残っている第1レジスト層62及び第3レジスト層82を除去する。このように、デバイス形成層18を保護する第1レジスト層62は、最初に形成され、最後の工程で除去されるため、上記(1)開口形成工程、(2)絶縁層形成工程、(3)貫通電極形成工程、(4)電極パッドと貫通電極の導通確保工程、(5)再配線及びレジスト除去工程の各工程が終了するまでデバイス形成層18が損傷することを防止できる。
In the step shown in FIG. 7C, the first resist
この後、上記デバイス形成層18、Al電極パッド20、パッシベーション26、貫通電極56、再配線パターン52が形成されたシリコン基板からダイシング工程により、所定寸法の半導体装置50を切り出す。また、図7Cに示す工程において、再配線パターン52にはんだバンプ58を設けた後にシリコン基板からダイシング工程により、所定寸法の半導体装置50を切り出すようにしても良い。
Thereafter, the
上記実施例では、半導体素子14に形成されるデバイス形成層18として光機能素子に限らず、他のデバイスでも良いのは勿論である。
In the above embodiment, the
上記実施例では、シリコン基板にデバイス形成層18、Al電極パッド20、パッシベーション26、貫通電極56、再配線パターン52を形成する構成を一例として挙げたが、これに限らず、シリコン基板の代わりにガリ砒素等の半導体基板を用いても良いのは勿論である。
In the above embodiment, the configuration in which the
上記実施例では、シリコン基板の下面(裏面)側に再配線パターン52を形成する場合について説明したが、これに限らず、再配線パターン52の形成を省略し、貫通電極56の下端に直接はんだバンプ58を接合する構成としても良い。
In the above-described embodiment, the case where the
14 半導体素子
18 デバイス形成層
20 Al電極パッド
50 半導体装置
54 貫通孔
52 再配線パターン
56 貫通電極
62 第1レジスト層
64 開口
66 第2レジスト層
70 保護フィルム
72 絶縁層
80 給電層
82 第3レジスト層
84 開口
86 凹部
88 金属層
14
Claims (2)
前記デバイス形成層が形成された前記半導体素子の一面側に第1絶縁層を介して形成された電極パッドと、
前記半導体素子の一面側にレジストを被覆した状態でエッチングにより、前記電極パッドの開口より内側に位置し、前記半導体素子を貫通するように形成された貫通孔と、
前記貫通孔の内周に沿うように筒状に形成され、当該筒状の端部が前記貫通孔から前記半導体素子の一面側の前記電極パッドの開口の内側に突出するように前記半導体素子の他面側から形成された第2絶縁層と、
前記貫通孔の延在方向に沿うように前記第2絶縁層の筒状の内部に充填され、端部が前記電極パッドの内周を貫通して前記第2絶縁層の筒状の端部より露出するように形成された貫通電極と、
前記第2絶縁層の筒状の端部外周とその外側に形成された前記電極パッドの開口内周との間に形成された凹部と、
前記凹部に充填されると共に、前記凹部に露出する前記電極パッドの表面及び前記第2絶縁層の筒状の端部より露出する前記貫通電極の端部を覆うように形成され、前記貫通電極の端部と前記電極パッドとを接続する導電層と、
を備えたことを特徴とする半導体装置。 A semiconductor device configured to connect one side of a semiconductor element on which a device formation layer is formed and the other side of the semiconductor element,
An electrode pad formed on one side of the semiconductor element on which the device forming layer is formed via a first insulating layer;
A through hole formed so as to penetrate through the semiconductor element, located inside the opening of the electrode pad by etching in a state in which a resist is coated on one surface side of the semiconductor element;
The semiconductor element is formed in a cylindrical shape along the inner periphery of the through hole, and the cylindrical end portion of the semiconductor element protrudes from the through hole to the inside of the opening of the electrode pad on one surface side of the semiconductor element. A second insulating layer formed from the other side;
The cylindrical interior of the second insulating layer is filled along the extending direction of the through hole, and the end penetrates the inner periphery of the electrode pad from the cylindrical end of the second insulating layer. A through electrode formed to be exposed;
A recess formed between the outer periphery of the cylindrical end of the second insulating layer and the inner periphery of the opening of the electrode pad formed on the outer periphery thereof;
The recess is filled so as to cover the surface of the electrode pad exposed in the recess and the end of the through electrode exposed from the cylindrical end of the second insulating layer. A conductive layer connecting the end and the electrode pad;
A semiconductor device comprising:
The semiconductor device according to claim 1, wherein the device forming layer is an optical functional element that receives or emits light.
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