JP2011155283A - 不揮発性半導体記憶装置と半導体装置および、不揮発性半導体記憶装置の製造方法 - Google Patents

Abstract

【課題】配線間に形成される容量を低減でき、メモリセルのしきい値電圧の変動を抑制できる不揮発性半導体記憶装置およびこの製造方法を提供する。
【解決手段】半導体基板１上に、第１絶縁膜１５を介して形成された第１フローティングゲートＦＧａ及び第２フローティングゲートＦＧｂと、第１フローティングゲートＦＧａ上に、第３絶縁膜１８ａを介して形成され、幅が第１フローティングゲートＦＧａより広い第１幅広部２８ａを有する第１コントロールゲートＣＧ１と、第２フローティングゲートＦＧｂ上に、同様に形成された第２幅広部２８ｂを有する第２コントロールゲートＣＧ２と、第１コントロールゲートＣＧ１と、第２コントロールゲートＣＧ２とを覆うように形成された層間絶縁膜１７と、層間絶縁膜１７において、少なくとも、第１フローティングゲートＦＧａと第２フローティングゲートＦＧｂとの間に位置する部分に形成された空隙部ＧＡとを備える。
【選択図】図３

Description

本発明は、不揮発性半導体記憶装置と半導体装置および、不揮発性半導体記憶装置の製造方法に関する。

従来から不揮発性半導体記憶装置および半導体装置の微細化および小型化が図られている。不揮発性半導体記憶装置の微細化が図られると、フローティングゲート間の間隔が狭くなり、隣接するフローティングゲート間に形成される容量が大きくなる。このため、読出し動作の際に、選択されたメモリセルのフローティングゲートに隣接するフローティングゲート内に蓄積された電荷量が変動すると、選択されたメモリセルのフローティングゲートに電荷が注入された場合と同様の現象が生じる。これにより、選択されたメモリセルのしきい値電圧が変動し、選択されたメモリセルの電気的情報を正確に読出すことが困難なものとなるという問題があった。また、半導体装置の微細化が図られると、半導体装置内に設けられた配線間の間隔が小さくなり、配線間の容量が大きくなり、半導体装置の処理速度が遅くなるという問題があった。

このような事情に鑑みて、近年、配線間の容量の低減が図られた各種半導体装置が提案されている。たとえば、特許第３０７４１７１号公報に記載された半導体装置は、半導体基板と、半導体基板の主表面上に形成された複数の配線と、この配線の上面上に形成され、配線より幅の広い絶縁膜と、各配線を覆うように形成された層間絶縁膜とを備えている。

このような半導体装置においては、配線上に形成された絶縁膜により庇が形成され、配線間に位置する層間絶縁膜内に空隙が形成されやすくなり、配線間に形成される容量が低減される。また、特開２００１−２１７３１０号公報には、半導体基板と、半導体基板の主表面上に、第１導電膜を介して形成された複数の配線と、配線の上面上に形成され、配線より幅が広い第２導電膜と、配線を覆うように形成された層間絶縁膜とを備えた半導体装置が記載されている。

このような半導体装置においては、第２導電膜により庇が形成され、配線間に位置する総間絶縁膜内に空隙が形成され、配線間の容量の低減が図られている。さらに、特開２００１−８５５１９号公報には、半導体基板の主表面上から上方に向かうに従って、幅が広くなるように形成された配線と、この配線を覆うように形成された層間絶縁膜とを備えた半導体装置が記載されている。

この半導体装置においては、配線の上面側に庇が形成されており、配線間に空隙が形成される。このため、配線間に形成される容量の低減が図られている。

特許第３０７４１７１号公報 特開２００１−２１７３１０号公報 特開２００１−８５５１９号公報

上記従来の半導体装置においては、配線の長手方向のすべてに庇が形成される。このため、配線間の距離が広い領域にもエアギャップが形成される。配線間の距離が広い領域にエアギャップが形成されると、層間絶縁膜がエアギャップの上端部を閉じきれずに、開口部が形成される場合がある。このように、層間絶縁膜にエアギャップの開口部が形成されると、その後の洗浄工程において、洗浄液がエアギャップ内にしみ込むという問題が生じる。また、従来の不揮発性半導体記憶装置においては、上記のように、選択されたメモリセルの周囲に位置するフローティングゲート内に蓄積された電荷量により、選択されたメモリセルのしきい値電圧が変動するという問題があった。

本発明は、上記のような課題に鑑みてなされたものであり、メモリセルのしきい値電圧の変動が抑制された不揮発性半導体記憶装置およびこの不揮発性半導体記憶装置の製造方法を提供することと、配線間の容量を低減して、駆動速度の向上が図られた半導体装置を提供することである。

本発明に係る不揮発性半導体記憶装置は、半導体基板と、半導体基板の主表面上に、第１絶縁膜を介して形成された第１フローティングゲートと、半導体基板の主表面上に、第２絶縁膜を介して形成された第２フローティングゲートと、第１フローティングゲート上に、第３絶縁膜を介して形成され、半導体基板の主表面と平行な方向の幅が第１フローティングゲートより広い第１幅広部を有する第１コントロールゲートと、第２フローティングゲート上に、第４絶縁膜を介して形成され、半導体基板の主表面と平行な方向の幅が第２フローティングゲートより広い第２幅広部を有する第２コントロールゲートと、第１コントロールゲートと、第２コントロールゲートとを覆うように形成された層間絶縁膜と、層間絶縁膜において、少なくとも、第１フローティングゲートと第２フローティングゲートとの間に位置する部分に形成された空隙部とを備える。

本発明に係る半導体装置は、半導体基板と、半導体基板の主表面上に第１絶縁膜を介して形成された第１配線と、半導体基板の主表面上に第２絶縁膜を介して形成され、第１配線に沿って円在する第２配線と、第１配線の上面上に形成され、第１配線の半導体基板の主表面と平行な方向の幅よりも広く形成された第１導電膜と、第２配線の上面上に形成され、第２配線の半導体基板の主表面と平行な方向の幅よりも広く形成された第２導電膜と、第１導電膜と、第２導電膜とを覆うように形成された第３絶縁膜と、第３絶縁膜において、少なくとも、第１配線と第２配線との間に位置する部分に形成された空隙部と、第１配線と第２配線との間の距離が所定値以下の第１領域と、第１配線と第２配線との間の距離が、所定値より大きい第２領域とを備え、第１導電膜と第２導電膜とを第１領域内に形成する。

本発明に係る不揮発性半導体記憶装置の製造方法は、半導体基板の主表面上に、第１絶縁膜を介して第１フローティングゲートを形成し、半導体基板の主表面上に、第２絶縁膜を介して第２フローティングゲートを形成する工程と、第１フローティングゲートの上面上に、第３絶縁膜を介して第１コントロールゲートを形成すると共に、第２フローティングゲートの上面上に、第４絶縁膜を介して第２コントロールゲートを形成する工程と、第１フローティングゲートと、第１コントロールゲートの一部とを半導体基板の主表面と平行な方向に膜減りさせて、膜減りした第１フローティングゲートの半導体基板の主表面と平行な方向の幅よりも幅が広い第１幅広部を第１コントロールゲートに形成すると共に、第２フローティングゲートと、第２コントロールゲートの一部とを半導体基板の主表面と平行な方向に膜減りさせて、膜減りした第２フローティングゲートの半導体基板の主表面と平行な方向の幅よりも幅が広い第２幅広部を第２コントロールゲートに形成する工程と、第１コントロールゲートと、第２コントロールゲートとを覆う層間絶縁膜を形成し、該層間膜のうち、第１幅広部を覆う部分と、第２幅広部を覆う部分とを接触させて、フローティグゲート間に空隙部を形成する工程とを備える。

本発明に係る不揮発性半導体記憶装置およびその不揮発性半導体記憶装置の製造方法によれば、メモリセルのしきい値電圧の変動を抑制することができ、良好に読出しを行なうことができ、さらに、本発明に係る半導体装置によれば、配線間に形成される容量を低減することができ、駆動速度の向上を図ることができる。

実施の形態１に係る不揮発性半導体記憶装置の平面図である。 図１のＩＩ−ＩＩ線における断面図である。 図１におけるＩＩＩ−ＩＩＩ線における断面図である。 不揮発性半導体記憶装置の書込み動作を示す断面図である。 不揮発性半導体記憶装置の読出し動作を示した断面図である。 消去動作における不揮発性半導体記憶装置の断面図である。 実施の形態１に係る不揮発性半導体記憶装置の製造工程の第１工程を示す断面図である。 実施の形態１に係る不揮発性半導体記憶装置の製造工程の第２工程を示す断面図である。 実施の形態１に係る不揮発性半導体記憶装置の製造工程の第３工程を示す断面図である。 実施の形態１に係る不揮発性半導体記憶装置の製造工程の第４工程を示す断面図である。 実施の形態１に係る不揮発性半導体記憶装置の製造工程の第５工程を示す断面図である。 実施の形態１に係る不揮発性半導体記憶装置の製造工程の第６工程を示す断面図である。 第６工程において、図１に示すアシストゲートＡＧに沿い、形成されたアシストゲートＡＧ間における断面図である。 実施の形態１に係る不揮発性半導体記憶装置の製造工程の第７工程を示す断面図である。 実施の形態１に係る不揮発性半導体記憶装置の製造工程の第８工程を示す断面図である。 実施の形態２に係る半導体装置の平面図である。 図１６に示された領域と異なる領域における平面図である。 図１６のＸＶＩＩＩ−ＸＶＩＩＩ線における断面図である。 図１６のＸＩＸ−ＸＩＸ線における断面図である。 図１７のＸＸ−ＸＸ線における断面図である。 半導体装置の製造工程の第１工程を示す断面図である。 半導体装置の製造工程の第１工程を示し、図２１と異なる位置の断面図である。 半導体装置の製造工程の第１工程を示し、図２１、図２２と異なる位置の断面図である。 半導体装置の製造工程の第２工程を示し、図２１に示された工程後の断面図である。 半導体装置の製造工程の第２工程を示し、図２２に示された工程後の断面図である。 半導体装置の製造工程の第２工程を示し、図２３に示された工程後の断面図である。 半導体装置の製造工程の第３工程を示す断面図である。 半導体装置の製造工程の第３工程を示し、図２７と異なる位置の断面図である。 半導体装置の製造工程の第３工程を示し、図２７と図２８と異なる位置の断面図である。 半導体装置の製造工程の第４工程を示す断面図である。 半導体装置の製造工程の第４工程を示し、図３０と異なる位置の断面図である。 半導体装置の製造工程の第４工程を示し、図３０と図３１と異なる位置の断面図である。 一般的なＡＮＤ型フラッシュ・アレイ構造を示す回路図である。 メモリセルトランジスタの断面図である。 一般的なＮＡＮＤ型フラッシュ・アレイ構造を示す回路図である。 メモリセルトランジスタの詳細断面図である。

（実施の形態１）
図１から図１５を用いて、本実施の形態１に係る不揮発性半導体記憶装置１００について説明する。図１は、本実施の形態１に係る不揮発性半導体記憶装置１００の平面図である。この図１に示されるように、半導体基板１の主表面上には、複数のアシストゲートＡＧが互いに間隔を隔てて一方向に向けて延在しており、また、複数のコントロールゲートＣＧがアシストゲートＡＧと交差する方向に互いに間隔を隔てて延在している。さらに、アシストゲートＡＧ間に位置する半導体基板１の主表面上であって、コントロールゲートＣＧ下に位置する領域には、フローティングゲートＦＧが形成されている。このため、半導体基板１の主表面上には、複数のメモリセルＭＣが形成されている。そして、アシストゲートＡＧが延在する方向に隣接する方向に隣接するフローティングゲートＦＧ間に位置する半導体基板１の主表面上には、エアギャップＧＡが形成されている。

図２は、図１のＩＩ−ＩＩ線における断面図である。この図２に示されるように、不揮発性半導体記憶装置１００は、半導体基板１と、この半導体基板１の主表面上に、絶縁膜８を介して形成されたアシストゲートＡＧと、半導体基板１の主表面上に、絶縁膜１５を介して形成されたフローティングゲートＦＧと、このフローティングゲートＦＧの上面上に、絶縁膜１８を介して形成されたコントロールゲートＣＧとを備えている。アシストゲートＡＧは、たとえば低抵抗な多結晶シリコン膜から形成されており、アシストゲートＡＧ下に形成された絶縁膜８は、たとえば酸化シリコンからなり、その厚さは、二酸化シリコン換算膜厚で、たとえば８．５ｎｍ程度とされている。

アシストゲートＡＧの側面上には、たとえば酸化シリコンからなる絶縁膜９が形成されている。また、アシストゲートＡＧの上面上には、たとえば窒化シリコン（Ｓｉ₃Ｎ₄等）からなる絶縁膜１０が形成されている。

コントロールゲートＣＧは、たとえば低抵抗な多結晶シリコンからなる導電膜ＣＧａと、その上面に形成されたタングステンシリサイド（ＷＳｉ_x）等のような高融点金属シリ
サイド膜等からなる導電膜ＣＧｂとの積層膜により形成されている。

フローティングゲートＦＧは、上記メモリセルＭＣのデータ用の電荷蓄積層であり、たとえば低抵抗な多結晶シリコンにより形成されている。

フローティングゲートＦＧ下に位置する半導体基板１の主表面上には、メモリセルＭＣのトンネル絶縁膜として機能する絶縁膜１５が形成されており、この絶縁膜１５は、たとえば酸窒化シリコン（ＳｉＯＮ）等から形成されている。

アシストゲートＡＧと、フローティングゲートＦＧとの間には、絶縁膜９と絶縁膜１６とが形成されており、アシストゲートＡＧと、フローティングゲートＦＧとが絶縁されている。絶縁膜１６は、たとえば、酸化シリコンから形成されている。絶縁膜１８は、たとえば酸化シリコン、窒化シリコンおよび酸化シリコンを下層から順に積層した、いわゆるＯＮＯ膜で形成されている。絶縁膜１８の厚さは、二酸化シリコン換算膜厚で、たとえば１６ｎｍ程度とされている。

図３は、図１におけるＩＩＩ−ＩＩＩ線における断面図であり、コントロールゲートＣＧと直交する方向の断面図である。この図３に示されるように、半導体基板１の主表面上には、絶縁膜（第１絶縁膜）１５を介して形成されたフローティングゲート（第１フローティングゲート）ＦＧａと、絶縁膜（第２フローティングゲート）１５を介して形成され、フローティングゲートＦＧａに隣接するフローティングゲートＦＧｂとが形成されており、コントロールゲートＣＧ１、ＣＧ２を覆うように形成された層間絶縁膜１７が形成されている。この層間絶縁膜１７のうち、フローティングゲートＦＧａ，ＦＧｂ間に位置する部分には、エアギャップＧＡが形成されている。

そして、フローティングゲートＦＧａの上面上には、絶縁膜１８ａを介して、形成されたコントロールゲートＣＧ１が形成されており、フローティングゲートＦＧｂの上面上には、絶縁膜１８ｂを介して形成されたコントロールゲートＣＧ２が形成されている。

コントロールゲートＣＧ１は、絶縁膜１８ａを介して、フローティングゲートＦＧａの上面上に形成された導電膜ＣＧａ１と、この導電膜ＣＧａ１の上面上に形成された導電膜ＣＧａ２とを備えている。コントロールゲートＣＧ２は、絶縁膜１８ｂを介して、フローティングゲートＦＧｂの上面上に形成された導電膜ＣＧｂ１と、この導電膜ＣＧｂ２の上面上に形成された導電膜ＣＧｂ２とを備えている。

導電膜ＣＧａ１の半導体基板１の主表面と平行な方向の幅Ｍａ２は、フローティングゲートＦＧａの半導体基板１の主表面と平行な方向の幅Ｍａ１より広く形成されている。そして、導電膜ＣＧａ２の半導体基板１の主表面と平行な方向の幅Ｍａ３は、導電膜ＣＧａ１より狭く形成されている。また、導電膜ＣＧｂ１の半導体基板１の主表面と平行な方向の幅Ｍｂ２は、フローティンゲートＦＧｂの半導体基板１の主表面と平行な方向の幅Ｍｂ１より広く形成されている。そして、導電膜ＣＧｂ２の半導体基板１の主表面と平行な方向の幅Ｍｂ３は、導電膜ＣＧｂ１の半導体基板１の主表面と平行な方向の幅Ｍｂ２より狭く形成されている。

このため、コントロールゲートＣＧ１は、フローティングゲートＦＧａの半導体基板１の主表面と平行な方向の幅Ｍａ１より広く形成された幅広部２８ａを備えている。また、コントロールゲートＣＧ２は、フローティングゲートＦＧｂの半導体基板１の主表面と平行な方向の幅Ｍｂ１より広く形成された幅広部２８ｂを備えている。ここで、絶縁膜１８ａ、１８ｂは、フローティングゲートＦＧａ、ＦＧｂの半導体基板１の主表面と平行な方向の幅Ｍａ１、Ｍｂ１よりも広く形成されている。

このため、フローティングゲートＦＧａの上面上には、導電膜ＣＧａ１と、絶縁膜１８ａとからなり、フローティングゲートＦＧａの半導体基板１と平行な方向の幅Ｍａ１より広く形成された鍔部３８ａが形成されている。また、フローティングゲートＦＧｂの上面上には、導電膜ＣＧｂ１と、絶縁膜１８ｂとからなり、フローティングゲートＦＧｂの半導体基板１と平行な方向の幅Ｍｂ１より広く形成された鍔部３８ｂが形成されている。なお、本実施の形態１においては、鍔部３８ａ，３８ｂの幅と、幅広部２８ａ，２８ｂの幅とが一致しており、鍔部３８ａ、３８ｂの半導体基板１の主表面と平行な方向の幅は、フローティングゲートＦＧａ、ＦＧｂの幅よりたとえば、１５ｎｍ程度広く形成されている。このため、鍔部３８ａ、３８ｂ間の半導体基板１の主表面と平行な方向の間隔は、フローティングゲートＦＧａ、ＦＧｂ間の間隔より狭く形成されている。

層間絶縁膜１７は、半導体基板１の主表面上に僅かに形成されており、フローティングゲートＦＧａ、ＦＧｂの側面上にも、形成されている。フローティングゲートＦＧａ、ＦＧｂの側面上に形成された層間絶縁膜１７は、上方に向かうに従って、半導体基板１の主表面と平行な方向の幅が厚く形成されている。層間絶縁膜１７のうち、鍔部３８ａ、３８ｂを覆う部分が、互いに接触しており、鍔部３８ａ、３８ｂ間およびコントロールゲートＣＧ１、ＣＧ２間には、層間絶縁膜１７が充填されている。なお、層間絶縁膜１７は、酸化シリコン膜等から形成されている。

そして、エアギャップＧＡは、鍔部３８ａを覆う層間絶縁膜１７と、鍔部３８ｂを覆う層間絶縁膜１７との接触部より下方に位置する層間絶縁膜１７内に形成されている。このエアギャップＧＡは、半導体基板１の主表面上から、フローティングゲートＦＧａ，ＦＧｂ間にわたって形成されており、このエアギャップＧＡの上端部は、鍔部３８ａ、３８ｂの下端部の近傍に位置している。また、エアギャップＧＡの半導体基板１の主表面と平行な方向の幅は、半導体基板１の主表面上から上方に向かうに従って、狭くなるように、形成されており、鍔部３８ａ、３８ｂの下面側で閉塞している。

このように、コントロールゲートＣＧ１、ＣＧ２が延在する方向と直交する方向に隣接するフローティングゲートＦＧａ，ＦＧｂ間には、エアギャップＧＡが形成されているため、フローティングゲートＦＧａ、ＦＧｂ間に形成される容量が低減されている。

上記のように構成された不揮発性半導体記憶装置１００の書込み動作、読出し動作および消去動作について説明する。図４は、不揮発性半導体記憶装置１００の書込み動作を示す断面図である。この図４に示されるように、選択されたメモリセルＭＣが接続されたコントロールゲートＣＧには、たとえば、１５Ｖ程度の電圧が印加され、他のコントロールゲートＣＧには、たとえば、０Ｖ程度の電圧が印加される。また、選択されたメモリセルＭＣのソース形成用のアシストゲートＡＧ２には、たとえば、１Ｖ程度の電圧が印加され、ドレイン形成用のアシストゲートＡＧ３には、たとえば、７Ｖ程度の電圧が印加され、他のアシストゲートＡＧ１、ＡＧ４には、たとえば、０Ｖ程度の電圧が印加される。これにより、ソース形成用のアシストゲートＡＧ２下に位置する半導体基板１の主表面には、ソースとして機能するｎ型の反転層２３ａが形成され、ドレイン形成用のアシストゲートＡＧ３下に位置する半導体基板１の主表面には、ドレインとして機能するｎ型の反転層２３ｂが形成される。なお、他のアシストゲートＡＧ１、ＡＧ４には、たとえば、０Ｖ程度の電圧が印加され、アシストゲートＡＧ１、ＡＧ４下に位置する半導体基板１の主表面に反転層が形成されることが抑制されている。これにより、選択されたメモリセルＭＣと、非選択のメモリセルＭＣとのアイソレーションが図られ、非選択のメモリセルＭＣに情報が書込まれることが抑制されている。

そして、形成されたソースとして機能する反転層２３ａからドレインとして機能する反転層２３ｂに向けて電子が飛び出し、選択されたフローティングゲートＦＧ内に電荷が注入され、選択されたメモリセルＭＣに情報が書込まれる。各メモリセルＭＣは、多値のデータを記憶することが可能となっている。この多値記憶は、コントロールゲートＣＧに印加される電圧を一定にして、書込み時間を変えることで、フローティングゲートＦＧに注入するホットエレクトロンの量を変化させることにより、何種類かのしきい値レベルを有するメモリセルＭＣを形成することができる。

図５は、不揮発性半導体記憶装置１００の読出し動作を示した断面図である。この図５に示されるように、読出しの際には、選択されたメモリセルＭＣが接続されたコントロールゲートＣＧには、たとえば、２Ｖ〜５Ｖ程度の電圧が印加される。また、選択されたメモリセルＭＣのフローティングゲートＦＧに隣接し、ソース形成用のアシストゲートＡＧ２には、たとえば、５程度の電圧が印加され、ドレイン形成用のアシストゲートＡＧ３には、たとえば、５Ｖ程度の電圧が印加される。その一方で、他のアシストゲートＡＧ１、ＡＧ４には、たとえば、０Ｖ程度の電圧が印加される。

これにより、アシストゲートＡＧ２下に位置する半導体基板１の主表面には、ソースとして機能する反転層２３ａが形成され、アシストゲートＡＧ３下に位置する半導体基板１の主表面には、ドレインとして機能する反転層２３ｂが形成される。そして、形成された反転層２３ａに、０Ｖ程度の電圧を印加して、反転層２３ｂに１Ｖ程度の電圧を印加する。その一方で、他のアシストゲートＡＧ１、ＡＧ４下に位置する半導体基板１の主表面には、反転層が形成されることが抑制され、アイソレーションが図られている。この際、選択されたフローティングゲートＦＧ内に蓄積された電荷量によって、選択されたメモリセルＭＣのしきい値電圧が変動するため、反転層２３ａと、反転層２３ｂ間を流れる電流をセンシングすることにより、選択されたメモリセルＭＣ内の情報を判断することができる。

ここで、図１、図３に示されるように、この不揮発性半導体記憶装置１００は、アシストゲートＡＧが延在する方向に隣接するフローティングゲートＦＧ間には、エアギャップＧＡが形成されている。これにより、アシストゲートＡＧが延在する方向に隣接するフローティングゲートＦＧ間に形成される容量が低減されている。このため、読出し動作の際に、選択されたメモリセルＭＣのフローティングゲートＦＧに対して、アシストゲートＡＧが延在する方向に隣接するフローティングゲートＦＧ内に蓄積された電荷量が変動しても、選択されたメモリセルＭＣのフローティングゲートＦＧへの影響を小さく抑えることができ、選択されたメモリセルＭＣのしきい値電圧が変動することを抑制することができる。そして、選択されたメモリセルＭＣに蓄積された情報を正確に読出すことができる。

図６は、消去動作における不揮発性半導体記憶装置１００の断面図である。この図６に示されるように、データ消去時においては、選択されたコントロールゲートＣＧにたとえば、−１６Ｖ程度の負電圧を印加すると共に、半導体基板１に正の電圧を印加する。そして、アシストゲートＡＧには、０Ｖ程度の電圧を印加することにより、半導体基板１の主表面に反転層が形成されることを抑制する。このように、電圧を印加することにより、選択されたコントロールゲートＣＧに接続されたフローティングゲートＦＧ内に蓄積された電荷が半導体基板１内に放出され、各メモリセルＭＣの情報が一括して消去される。

図７から図１５を用いて、本実施の形態１に係る不揮発性半導体記憶装置１００の製造方法について説明する。図７は、本実施の形態１に係る不揮発性半導体記憶装置１００の製造工程の第１工程を示す断面図である。この図７に示されるように、まず、通常のイオン注入により、半導体基板１のメモリ領域に、たとえば、リン（Ｐ）を選択的に導入することで、ｎ型の埋込領域を形成した後に、通常のイオン注入により、半導体基板１の周辺領域に、たとえば、ホウ素（Ｂ）を選択的に導入することで、Ｐ型のウエル領域を形成する。そして、半導体基板１の周辺回路領域に、たとえば、リンを選択的に導入することでｎ型のウエル領域を形成する。

そして、半導体基板１の主表面上に、たとえば、酸化シリコンからなる絶縁膜８を、たとえば二酸化シリコン換算膜厚で８．５ｎｍ程度の厚さとなるように、たとえばＩＳＳＧ（In-Situ Steam Generation）酸化法のような熱酸化法により形成した後、その上に、たとえば低抵抗な多結晶シリコンからなる導体膜４を、たとえば５０ｎｍ程度の厚さとなるようにＣＶＤ（Chemical Vapor Deposition）法等により堆積し、さらにその上に、たと
えば窒化シリコンからなる絶縁膜１０を、たとえば７０ｎｍ程度の厚さとなるようにＣＶＤ法等により堆積する。続いて、絶縁膜１０上に、たとえば酸化シリコンからなる絶縁膜（第３絶縁膜）１１を、たとえばＴＥＯＳ（Tetraethoxysilane）ガスを用いたＣＶＤ法
等により堆積した後、パターニングを施す。このようにして、半導体基板１の主表面上に、間隔を隔てて複数のアシストゲートＡＧと、アシストゲートＡＧの上面上に形成された絶縁膜１０と、この絶縁膜１０の上面上に形成された絶縁膜１１とが形成される。

図８は、第２工程を示す断面図であり、図９は、第３工程を示す断面図であり、また、図１０は、第４工程を示す断面図である。図８に示されるように、熱酸化処理により、アシストゲートＡＧの側面上に絶縁膜９を形成する。そして、図９に示されるように、絶縁膜１６を堆積して、この絶縁膜１６をドライエッチングして、絶縁膜１１、絶縁膜１０、絶縁膜９の側面上にサイドウォール状の絶縁膜１６を形成する。この際、このサイドウォール状の絶縁膜１６間に位置する半導体基板１の主表面は、露出する。そして、図１０に示されるように、まず、サイドウォール状の絶縁膜１６間に位置する半導体基板１の主表面上に絶縁膜１５を形成する。その後、サイドウォール状の絶縁膜１６間に位置する半導体基板１の主表面上に、導電膜６を堆積する。

図１１は、第５工程を示す断面図であり、図１２は、第６工程を示す断面図である。この図１１に示されるように、絶縁膜１０をストッパとして、図１０に示す絶縁膜１６にドライエッチングを施して、導電膜６の大部分を露出させる。そして、図１２に示すように、絶縁膜１６より上方に位置する導電膜６の表面上に、絶縁膜１８を形成し、この絶縁膜１８の上面上に、多結晶シリコンからなる導電膜ＣＧａと、タングステンシリサイド（ＷＳｉ_x）等のような高融点金属シリサイド膜からなる導電膜ＣＧｂとを順次堆積し、この
導電膜ＣＧｂの上面上に絶縁膜１３を形成する。ここで、導電膜ＣＧａと、導電膜ＣＧｂとは、上記のものに限られず、導電膜ＣＧａは、導電膜ＣＧａより、イオン化傾向が小さい材質のものであればよい。

図１３は、上記第６工程において、図１に示すアシストゲートＡＧに沿い、形成されたアシストゲートＡＧ間における断面図である。この図１３に示すように、上記第６工程においては、導電膜６は、半導体基板１の主表面と平行な方向に延在している。図１４は、第７工程を示す断面図であり、図１５は、第８工程を示す断面図であり、いずれも、アシストゲートＡＧに沿い、アシストゲートＡＧ間における断面図である。この図１４に示すように、導電膜ＣＧｂ、ＣＧａ、６および絶縁膜１８にパターニングを施して、フローティングゲートの導電膜パターンＦＧＢと、この導電膜パターンＦＧＢの上面上に形成されたコントロールゲートの導電膜パターンＣＧＢとを形成する。導電膜パターンＣＧＢは、導電膜ＣＧａと、この導電膜ＣＧａに接触して、導電膜ＣＧａの上面上に形成された導電膜ＣＧｂとを備えており、導電膜パターンＣＧＢと導電膜パターンＦＧＢとの間には、絶縁膜１８が形成されている。そして、図１５に示されるように、導電膜パターンＦＧＢおよび導電膜パターンＣＧＢに、酸化膜との選択比の高いウエットエッチングを施す。なお、ウエットエッチングに替えて、温水処理としてもよい。

ここで、導電膜ＣＧａは、導電膜ＣＧｂよりイオン化傾向が大きく、導電膜ＣＧａと導電膜ＣＧｂとは接触しているため、ウエットエッチングが施される際には、薬液と導電膜ＣＧｂとの間では、酸化還元反応により、導電膜ＣＧｂがエッチングされ、半導体基板１の主表面と平行な方向に膜減りする。そして、導電膜ＣＧａ内の電子が導電膜ＣＧｂに移動し、導電膜ＣＧａと薬液との間で酸化還元反応が生じ難なり、導電膜ＣＧａのエッチングが抑制される。その一方で、導電膜パターンＦＧＢと、導電膜パターンＣＧＢとの間には、絶縁膜１８が形成されているため、導電膜パターンＦＧＢから導電膜パターンＣＧＢに電子が移動し難く、導電膜パターンＦＧＢはエッチングされ、半導体基板１の主表面と平行な方向に膜減りする。

すなわち、導電膜パターンＦＧＢが半導体基板１の主表面と平行な方向に膜減りする量は、導電膜ＣＧａが半導体基板１の主表面と平行な方向に膜減りする量よりも大きくなる。さらに、導電膜ＣＧｂが半導体基板１の主表面と平行な方向に膜減りする量は、導電膜ＣＧａが半導体基板１の主表面と平行な方向に膜減りする量より大きくなる。

この第８工程においては、図１２、図１４および図１５に示すように、導電膜パターンＦＧＢの表面のうち、導電膜パターンＣＧＢが延在する方向に対向配置する側面上は、絶縁膜１８により覆われている。このため、導電膜パターンＦＧＢの表面のうち、形成されるコントロールゲートＣＧが延在する方向と交差する方向に隣り合う側面が、エッチングされる。そして、導電膜パターンＦＧＢのうち、形成されるコントロールゲートＣＧが延在する方向交差する方向の幅が小さくなり、導電膜パターンＦＧＢのうち、コントロールゲートＣＧが延在する方向の幅は維持される。なお、絶縁膜１８は、エッチングされず、また、導電膜ＣＧａも殆んどエッチングされないため、絶縁膜１８は、導電膜ＣＧａの下面に残留する。

上記のように、導電膜パターンＦＧＢが半導体基板１の主表面と平行な方向に膜減りする一方で、導電膜ＣＧａは、殆んど膜減りしないので、形成されるコントロールゲートＣＧには、形成されるフローティングゲートＦＧより半導体基板１の主表面と平行な方向に突出する幅広部２８が形成される。さらに、この幅広部２８の下面には、幅広部２８の幅と略同一とされた絶縁膜１８が残留するため、この絶縁膜１８と導電膜ＣＧａとにより、フローティングゲートＦＧより半導体基板１の主表面と平行な方向に突出する鍔部３８が形成される。

そして、図３に示すように、プラズマＣＶＤ（Chemical Vapor Deposition）法や、Ｈ
ＤＰ（High-density plasma）により、層間絶縁膜１７を形成する。ＨＤＰの埋込条件と
しては、たとえば、Ａｒ １５０ｓｃｃｍ、Ｏ_２ １５０ｓｃｃｍ、ＳｉＨ_４ ８０ｓｃｃｍＬＦ−ＲＦ ３６００Ｗ（９００＋２７００）、ＨＦ−ＲＦ ２０００Ｗと設定する。

上記のような条件においては、カバレッジ（Coverage）を悪化させることができ、埋め込み性を低下させることができる。このため、フローティングゲートＦＧａ、ＦＧｂ間に層間絶縁膜１７が充填され難く、エアギャップＧＡが形成され易くなる。特に、フローティングゲートＦＧａ、ＦＧｂの上面上には、幅広部２８ａ、２８ｂを含む、鍔部３８ａ、３８ｂが形成されているため、層間絶縁膜１７がこの鍔部３８ａ、３８ｂより下方に入り込むことが抑制されている。

そして、鍔部３８ａ、３８ｂ間の半導体基板１の主表面と平行な方向の幅は、フローティングゲートＦＧａ、ＦＧｂ間の幅より狭いため、鍔部３８ａ、３８ｂ間に層間絶縁膜１７が早期に埋め込まれ、鍔部３８ａ、３８ｂ間が閉塞される。このように、フローティングゲートＦＧａ、ＦＧｂ間の半導体基板１の主表面上に層間絶縁膜１７が充填されることが抑制されており、フローティングゲートＦＧａ、ＦＧｂの側面上に層間絶縁膜１７が形成されることが抑制され、さらに、鍔部３８ａ、３８ｂ間が早期に閉塞されるため、フローティングゲートＦＧａ、ＦＧｂ間には、エアギャップＧＡが形成される。さらに、鍔部３８ａ、３８ｂは、フローティングゲートＦＧａ、ＦＧｂの直上に形成されているため、エアギャップＧＡがコントロールゲートＣＧ１、ＣＧ２間およびコントロールゲートＣＧ１、ＣＧ２より上方にまで延在することが抑制されている。

コントロールゲートＣＧ１、ＣＧ２間が層間絶縁膜１７で充填されることにより、エアギャップＧＡが層間絶縁膜１７の上面上に開口することを抑制することができ、その後の洗浄工程において、洗浄液がエアギャップＧＡ内にしみ込むことを抑制することができる。

このように、層間絶縁膜１７をコントロールゲートＣＧ１、ＣＧ２の上面まで堆積すればよいため、層間絶縁膜１７の膜厚が厚くなり過ぎることを抑制することができる。これにより、その後、図１に示されるアシストゲートＡＧや、アシストゲートＡＧ下に位置する半導体基板の主表面に形成される反転層に電圧を印加するコンタクト部を形成する際に、層間絶縁膜１７にコンタクトホールを良好に形成することができる。

導電膜ＣＧｂ２と、導電膜ＣＧａ２との間隔は、鍔部３８ａ、３８ｂとの間隔より広く形成されているため、導電膜ＣＧｂ１、ＣＧｂ２間に層間絶縁膜１７が良好に埋め込まれ、シームが形成され難くなっている。このため、鍔部３８ａ、３８ｂ間に充填された層間絶縁膜１７内にシームが形成されたとしても、導電膜ＣＧａ２と導電膜ＣＧｂ２間にまでシームが延在することを抑制することができる。上記のような工程を経ることにより、不揮発性半導体記憶装置１００が製造される。

なお、上記実施の形態１においては、ＡＧ（アシストゲート）−ＡＮＤ型のフラッシュメモリに適用した場合について説明したが、これに限られない。

図３３は、一般的なＡＮＤ型フラッシュ・アレイ構造を示す回路図である。この図３３に示されるように、一般的なＡＮＤ型フラッシュ・アレイ構造１６０は、ワード線１６４により接続された複数のメモリセルトランジスタ１６２と、主ビット線１６６に接続された選択トランジスタ１６１と、ソース線に接続された選択トランジスタ１６３とを備えている。図３４は、メモリセルトランジスタ１６２の断面図であり、この図３４に示すように、メモリセルトランジスタ１６２は、フローティングゲートＦＧａ，ＦＧｂ間にエアギャップＧＡが形成されている。このように形成された一般的なＡＮＤ型フラッシュ・アレイ構造１６０によれば、フローティングゲートＦＧａ，ＦＧｂ間に形成される容量を低減することができ、しきい値電圧の変動を抑制することができる。

図３５は、一般的なＮＡＮＤ型フラッシュ・アレイ構造１７０を示す回路図である。この図３５に示されるように、ＮＡＮＤ型フラッシュ・アレイ構造１７０は、ビット線１７５にそれぞれ接続された複数の選択トランジスタ１７１と、ソース線に接続された選択トランジスタ１７３と、各選択トランジスタ１７１と各選択トランジスタ１７３との間に配置された複数のメモリセルトランジスタ１７２とを備えている。図３６は、メモリセルトランジスタ１７２の詳細断面図であり、この図３６に示されるように、メモリセルトランジスタ１７２はフローティングゲートＦＧａ，ＦＧｂ間にエアギャップＧＡが形成されている。このように、構成されたＮＡＮＤ型フラッシュ・アレイ構造１７０によれば、フローティングゲートＦＧａ，ＦＧｂ間に形成される容量を低減することができる。また、上記実施の形態１に係る不揮発性半導体装置１００と同様の効果を得ることができる。

さらに、上記のように、フローティングゲートＦＧａ、ＦＧｂ間にエアギャップＧＡを形成して、フローティングゲートＦＧａ，ＦＧｂ間の容量を低減することは、ＮＯＲ型のフラッシュ・アレイ構造にも適用することができる。

（実施の形態２）
図１６から図３２を用いて、本実施の形態２に係る半導体装置２００について説明する。図１６は、本実施の形態２に係る半導体装置２００の平面図である。この図１６に示されるように、半導体装置２００は、半導体基板１と、この半導体基板１の主表面上に形成された配線Ｌ１と、この配線Ｌ１に沿って延在する配線Ｌ２とを備えている。

配線Ｌ１は、一方向に向けて延在する直線部Ｌ１ａと、屈曲部Ｌ１ｃにて、直線部Ｌ１ａと直交する方向に屈曲する直線部Ｌ１ｂとを備えており、Ｌ字形状に形成されている。

この配線Ｌ１の上面上には、導電膜５２が形成されており、この導電膜５２の配線Ｌ１が延在する方向と直交する方向の幅ａ４は、配線Ｌ１の幅より広く形成されている。また、配線Ｌ２は、直線部Ｌａ１に沿って延在する直線部Ｌ２ａと、屈曲部Ｌ２ｃにて、直線部Ｌ２ａと直交する方向に屈曲する直線部Ｌ２ｂとを備えており、Ｌ字形状に形成されている。

配線Ｌ２のうち、屈曲部Ｌ１ｃから直線部Ｌ２ａに向けて下ろした垂線と直線部Ｌ１ａとの交点Ｌｃ１と、屈曲部Ｌ１ｃから直線部Ｌ２ｂに向けて下ろした垂線と直線部Ｌ２ｂとの交点Ｌｃ２とにより挟まれる部分と、配線Ｌ１の屈曲部Ｌ１ｃとの間隔ａ３は、所定間隔の９０ｎｍより広くされている。さらに、配線Ｌ２のうち、交点Ｌｃ１と交点Ｌｃ２とにより挟まれる部分と、屈曲部Ｌ１ｃとにより囲まれる領域に位置する半導体基板１の主表面上には、絶縁膜５５が充填されている。

配線Ｌ２のうち、交点Ｌｃ１と交点Ｌｃ２とにより挟まれる部分以外の部分と、配線Ｌ１との距離ａ１、ａ２は、所定間隔である９０ｎｍ程度とされている。そして、配線Ｌ２のうち、交点Ｌｃ１と交点Ｌｃ２とにより挟まれる部分以外の部分の上面には、導電膜５４が形成されている。ここで、配線Ｌ２のうち、交点Ｌｃ１と交点Ｌｃ２とにより挟まれる部分の配線Ｌ２が延在する方向と直交する方向の幅は、交点Ｌｃ１と交点Ｌｃ２とにより挟まれる部分以外の部分の配線Ｌ２が延在する方向と直交する方向の幅より広く形成されている。そして、配線Ｌ２のうち、交点Ｌｃ１と交点Ｌｃ２とにより挟まれる部分以外の部分と、配線Ｌ１とにより挟まれる領域に位置する半導体基板１の主表面上に形成された絶縁膜５５には、エアギャップＧＡが形成されている。

図１７は、図１６に示された領域と異なる領域における半導体装置２００の平面図である。配線Ｌ１は、直線部Ｌ１ｄと、直線部Ｌ１ｄから離間して配置された直線部Ｌ１ｆと、直線部Ｌ１ｄと直線部Ｌ１ｆとの間を接続して、配線Ｌ２から離間する方向に湾曲する湾曲部Ｌ１ｅとを備えている。また、配線Ｌ２は、直線部Ｌ１ｄとの間隔が所定間隔とされ、直線部Ｌ１ｄに沿う直線部Ｌ２ｄと、直線部Ｌ１ｆとの間隔が所定間隔とされ、直線部Ｌ１ｆに沿う直線部Ｌ２ｆと、湾曲部Ｌ１ｅとの間隔が所定間隔以上とされ、湾曲部Ｌ１ｅから離間するように湾曲する湾曲部Ｌ２ｅとを備えている。

配線Ｌ１のうち、直線部Ｌ１ｄと、直線部Ｌ１ｆとの上面上には、導電膜５２が形成されており、湾曲部Ｌ１ｅの上面には、導電膜５２が形成されていない。そして、湾曲部Ｌ１ｅの幅は、直線部Ｌ１ｄ、Ｌ１ｆの幅より広く形成されている。配線Ｌ２のうち、直線部Ｌ２ｄと、直線部Ｌ２ｆとの上面上には、導電膜５４が形成されており、湾曲部Ｌ２ｅの上面上には、導電膜５４が形成されていない。そして、湾曲部Ｌ２ｅの幅は、直線部Ｌ２ｄと直線部Ｌ２ｆの幅より広く形成されている。

すなわち、図１６と図１７に示されるように、配線Ｌ１と配線Ｌ２との間隔が所定間隔以上とされた領域Ｒ１と、配線Ｌ１と配線Ｌ２との間隔が所定間隔若しくは、所定間隔以下とされた領域Ｒ２とがあり、領域Ｒ２においては、配線Ｌ１の上面上に導電膜５２が形成されており、配線Ｌ２の上面上には、導電膜５４が形成されている。そして、領域Ｒ２においては、配線Ｌ１と配線Ｌ２との間に充填された絶縁膜５５内には、エアギャップＧＡが形成されており、領域Ｒ１においては、配線Ｌ１と配線Ｌ２との間には、絶縁膜５５が充填されている。また、領域Ｒ１においては、配線Ｌ１および配線Ｌ２の上面上には、導電膜５２、５４が形成されていない。さらに、領域Ｒ１における配線Ｌ１と配線Ｌ２との幅は、領域Ｒ２における配線Ｌ１と配線Ｌ２の幅より広く形成されている。

図１８は、図１６のＸＶＩＩＩ−ＸＶＩＩＩ線における断面図であり、図１９は、図１６のＸＩＸ−ＸＩＸ線における断面図である。さらに、図２０は、図１７のＸＸ−ＸＸ線における断面図である。

図１８に示すように、半導体装置２００は、図１６に示す領域Ｒ１において、半導体基板１と、この半導体基板１の主表面上に形成された絶縁膜５０と、この絶縁膜５０を介して半導体基板１の主表面上に形成された配線Ｌ１と、半導体基板１の主表面上に絶縁膜５０を介して形成された配線Ｌ２と、配線Ｌ１の上面上に形成され、配線Ｌ１の幅より広く形成された導電膜５２と、配線Ｌ２の上面上に形成され、配線Ｌ２の幅より広く形成された導電膜５４と、配線Ｌ１および配線Ｌ２とを覆うように形成された絶縁膜５５とを備えている。そして、エアギャップＧＡが、半導体基板１の主表面上から導電膜５４および導電膜５２の下面側にまでわたって形成されている。

図１９に示すように、図１６に示す領域Ｒ１においては、配線Ｌ１の上面上には、導電膜５２が形成されており、配線Ｌ２の上面上には、導電膜５４が形成されておらず、また、配線Ｌ１と、配線Ｌ２との間には、エアギャップが形成されていない。また、図２０に示すように、図１９に示す領域Ｒ１においては、配線Ｌ１および配線Ｌ２の上面上には、導電膜５２、５４が形成されておらず、配線Ｌ１、Ｌ２間に位置する絶縁膜５５内にエアギャップが形成されていない。

このように、配線Ｌ１と、配線Ｌ２との間隔が所定間隔とされた領域Ｒ２においては、配線Ｌ１、Ｌ２間にエアギャップＧＡが形成されており、配線Ｌ１、Ｌ２との間の容量が低減されている。配線Ｌ１、Ｌ２間の容量が低減されると、たとえば、配線Ｌ１の電流、電圧が変動することにより、配線Ｌ２内を流れる電流に与える影響力の変動を小さく抑えることができる。また、配線Ｌ１、Ｌ２間の距離が所定間隔以上となる領域Ｒ１において、エアギャップＧＡを形成しないこととすることにより、エアギャップＧＡが絶縁膜５５の上面上に開口することを抑制することができる。

さらに、領域Ｒ１内に位置する配線Ｌ１、Ｌ２の幅を大きく形成することにより、配線Ｌ１、Ｌ２の抵抗を低減することができる。

上記のように構成された半導体装置２００の製造方法を、図２１から、図３２を用いて説明する。図２１は、半導体装置２００の製造工程の第１工程を示す断面図であり、図１６におけるＸＶＩＩＩ−ＸＶＩＩＩ線における断面図である。図２２は、第１工程において、図１６に示すＸＩＸ−ＸＩＸ線における断面図である。図２３は、第１工程において、図１７に示すＸＶＩＩＩ−ＸＶＩＩＩ線における断面図である。

図２１〜図２３に示すように、半導体基板１の主表面上に、絶縁膜５０を形成し、この絶縁膜５０の上面上に、導電膜Ｌを堆積し、この導電膜Ｌの上面上に導電膜５６を堆積する。ここで、導電膜Ｌは、たとえば、導電膜５６よりＡｌの含有量が多いＡＬリッチなＡｌＣｕ膜が用いられ、導電膜５６としては、導電膜ＬよりＣｕの含有量が多いＣｕリッチなＡｌＣｕ膜が用いられる。なお、導電膜Ｌは、導電膜５６よりイオン化傾向が大きいものであればよい。そして、レジスト５７を導電膜５６の上面上に形成し、パターニングを施す。

図２４は、第２工程を示す断面図であり、図２１に示された工程後の断面図である。この図２４に示されるように、図１６に示す領域Ｒ２となる部分においは、パターニングされた導電膜Ｌと、導電膜５６からなる積層体５７を覆うようにレジスト５８を堆積する。図２５は、第２工程を示す断面図であり、図２２に示された工程後の断面図である。この図２５に示すように、図１６の領域Ｒ１となる部分においては、配線Ｌ１となる積層体５７にレジスト５８を堆積する。図２６は、第２工程を示す断面図であり、図２３に示された工程後の断面図である。この図２６に示すように、図１７における領域Ｒ１においては、積層体５７の上面上にレジストを形成することなく、外方に露出する。

そして、図２７から図２９は、いずれも第３工程を示す断面図である。これら、図２７に示すように、図１６の領域Ｒ２となる領域内においては、導電膜Ｌの上面上に導電膜５６を残留させる。そして、図２８に示すように、図１６の領域Ｒ１となる領域内においては、配線Ｌ２となる導電膜Ｌの上面上に形成された導電膜５６を除去する。さらに、図２９に示されるように、図１７に示す領域Ｒ１となる領域内においては、配線Ｌ１、Ｌ２となる導電膜Ｌのいずれについても、導電膜５６を除去する。

図３０から図３２は、いずれも第４工程を示す断面図である。この図３０から図３２に示される第４工程は、ウエットエッチングを施して、配線Ｌ１、Ｌ２を形成する工程である。なお、ウエットエッチングに替えて、アンモニア過水を含む薬液により処理してもよい。そして、図３０に示すように、図２７に示す積層体５７にウエットエッチングを施すと、導電膜Ｌは、導電膜５６よりイオン化傾向が大きいため、導電膜Ｌが専らエッチングされ、導電膜５６は、殆んどエッチングされない。このため、図１６に示す領域Ｒ２となる領域内においては、導電膜５６の下面に、導電膜５６より幅が小さく形成された配線Ｌ１と、配線Ｌ２とが形成される。

図３１に示すように、配線Ｌ２となる導電膜Ｌの上面上には、導電膜５６が形成されている。このため、ウエットエッチングの薬液が満たされると、導電膜Ｌと薬液との間で酸化還元反応が起こると共に、導電膜５６内の電子が導電膜Ｌ内に移動する。これにより、配線Ｌ１となる導電膜Ｌのエッチングが促進される。その一方で、配線Ｌ２となる導電膜Ｌも、薬液との間で酸化還元反応が起こり、エッチングされる一方で、上面上に導電膜５６が形成されていないため、配線Ｌ１となる導電膜Ｌよりもエッチング速度遅いものとなっている。

このため、配線Ｌ２のうち、導電膜５６が上面に形成されていな部分の幅は、導電膜５６が形成された配線Ｌ１の幅より広く形成される。そして、図３２に示すように、図１７に示す領域Ｒ１となる領域内においては、配線Ｌ１となる導電膜Ｌおよび配線Ｌ２となる導電膜Ｌのいずれにも、導電膜５６が形成されていない。このため、形成された配線Ｌ１、Ｌ２の幅は、図３０に示す導電膜５６が上面上に形成された配線Ｌ１、Ｌ２の幅より広く形成されている。

そして、上記図１８から図２０に示すように、絶縁膜５５を堆積する。図１６に示す領域Ｒ２においては、図３０に示すように、配線Ｌ１、Ｌ２の幅より広く形成された導電膜５６が配線Ｌ１、Ｌ２の上面上に形成されているため、絶縁膜５５が配線Ｌ１、Ｌ２間に位置する半導体基板１の主表面上に堆積されにくくなっている。その一方で、配線Ｌ１、Ｌ２の上面上に形成された導電膜５６間の間隔は、配線Ｌ１、Ｌ２間の間隔より狭く形成されているため、導電膜５６間が絶縁膜５５により塞がれる。このため、図１６に示す領域Ｒ１においては、配線Ｌ１、Ｌ２間に位置する絶縁膜５５内にエアギャップＧＡが形成される。

図１６に示す領域Ｒ１においては、図３１に示すように、配線Ｌ１の上面上に、配線Ｌ１より幅の広い導電膜５６が形成されている一方で、配線Ｌ２の上面上には、導電膜５６が形成されていない。このため、絶縁膜５５は、配線Ｌ１、Ｌ２間に位置する半導体基板１の主表面上に堆積され、図１９に示すように、配線Ｌ１、Ｌ２間は、絶縁膜５５により充填される。そして、図１７に示す領域Ｒ１においては、図３２に示すように、配線Ｌ１、Ｌ２の上面上には、導電膜５６が形成されていないため、絶縁膜５５が、配線Ｌ１、Ｌ２間に位置する半導体基板１の主表面上に良好に堆積される。このため、図２０に示すように、配線Ｌ１、Ｌ２間は、絶縁膜５５により充填される。上記のような工程を経ることにより、半導体装置２００を製造することができる。

以上のように本発明の実施の形態について説明を行なったが、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明は、不揮発性半導体記憶装置と、半導体装置および、不揮発性半導体記憶装置の製造方法とに好適である。

１ 半導体基板、１７ 層間絶縁膜、２８ａ，２８ｂ 幅広部、１００ 不揮発性半導体記憶装置、２００ 半導体装置、ＦＧ フローティングゲート、ＧＡ エアギャップ、ＭＣ メモリセル、Ｒ１，Ｒ２ 領域。

Claims (2)

1. 半導体基板と、
   前記半導体基板の主表面上に第１絶縁膜を介して形成された第１配線と、
   前記半導体基板の主表面上に第２絶縁膜を介して形成され、前記第１配線に沿って延在する第２配線と、
   前記第１配線の上面上に形成され、前記第１配線の前記半導体基板の主表面と平行な方
   向の幅よりも広く形成された第１導電膜と、
   前記第２配線の上面上に形成され、前記第２配線の前記半導体基板の主表面と平行な方向の幅よりも広く形成された第２導電膜と、
   前記第１導電膜と、前記第２導電膜とを覆うように形成された第３絶縁膜と、
   前記第１配線と前記第２配線との間の距離が所定値以下の第１領域と、
   前記第１配線と前記第２配線との間の距離が、前記所定値より大きい第２領域と、
   前記第１導電膜と前記第２導電膜とを前記第１領域内に形成して、前記第３絶縁膜のうち、前記第１領域内に位置する前記第１配線と前記第２配線との間に形成された空隙部と、
   を備えた半導体装置。
2. 前記第１配線と前記第１導電膜とが接触し、
   前記第２配線と前記第２導電膜とが接触し、
   前記第１導電膜のイオン化傾向は、前記第１配線のイオン化傾向より低く、
   前記第２導電膜のイオン化傾向は、前記第２配線のイオン化傾向より低い、
   請求項１に記載の半導体装置。

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