JP2011151402A - Ｖｃｓｅｌ及びフォトダイオードアレイ用表面実装（ｓｍｔ）コネクタ - Google Patents

Abstract

【課題】垂直キャビティ面発光レーザ（ＶＣＳＥＬ）モジュール及びフォトダイオード（ＰＤ）モジュール等の光電子チップの位置合わせに、視覚的なアラインメントを用いる。
【解決手段】フォトダイオード（ＰＤ）モジュール及び垂直キャビティ面発光レーザ（ＶＣＳＥＬ）モジュール等の光電子（ＯＥ）チップの、外部の導波路又はファイバアレイに対するセルフアラインメントを、ファイバ光学コネクタ内に直接ＯＥチップをパッケージングすることによって実現する。
【選択図】図１

Description

本発明の形態はコネクタ、特に光電子デバイス用表面実装コネクタに関する。

光学通信システムの急増に伴い、小型のファイバ光学コネクタの使用がより広まっている。光学コネクタは通常、プラスチックで作製され、光学ファイバ又は導波路アレイをそれぞれの終端で結合するのに有効な部品である。光学コネクタは通常、差込可能、つまり繰り返しの接続及び取り外しに耐え得る機構である。現在市場で手に入る光学コネクタには多くの種類がある。

図１に、メカニカルトランスファブル、すなわち「ＭＴ」型コネクタの一例を示す。「ＭＴ」がマルチ・ターミナルコネクタを表すこともある。ＭＴコネクタは、スモールフォームファクタ（ＳＦＦ）コネクタとして知られるものの一種である。ＭＴコネクタは、１つのフェルールに配列されたファイバホールのアレイ構造を含む高密度コネクタパッケージにおいて、高いファイバカウントをもたらすので、パラレル光学データ通信に良く利用される。２個から２４個までの接続ポイントを有するＭＴコネクタが市販されており、将来はその数の何倍もの接続ポイントを有するＭＴコネクタが市販されるであろう。

図１及び２に、ＭＴ型コネクタの一例を示す。図１に、コネクタのメス部分１００及びオス部分１０２を示す。図２に、メス部分１００のより詳細な平面図を示す。メス側入力部１０１及びオス側入力部１０３は、それぞれの光学的な接続を目的とする光学ファイバ又は導波路アレイを含んでも良い。メス部分１００及びオス部分１０２の双方が、フェルール１０８及び１１０に、互いに対応して露出された光学接続ポイント１０４及び１０６から成るアレイを保持する。接続ポイント１０４及び１０６は、オス部１０２の端面において、メス部分１００上のガイドホール１１４と結合する一組の金属ガイドピン１１２によって位置決めされても良い。ＭＴコネクタはプッシュ・クリック機構によってロックされても良く、メス部分１００の端面１１６とオス部分１０２の端面１１８の間を挟む留め具（図示せず）を含んでも良い。

メカニカルトランスファブル、すなわち「ＭＴ」型コネクタを示す。

ＭＴ型コネクタのメス部分の平面図を示す。

フリップチップボールグリッドアレイ（ＦＣ−ＢＧＡ）パッケージ上の光学電気部品の側面図を示す。

本発明の形態に準じた、フリップチップボールグリッドアレイ（ＦＣ−ＢＧＡ）パッケージ上の光学電気部品の側面図を示す。

光学コネクタ内に光電子チップをパッケージングする製造プロセスの一例を示す。

外部の光学相互接続に加えて、内部のチップ間光学相互接続のために用いられる光電子デバイスを内蔵した光学コネクタを示す。

図３に、ＭＴ型コネクタ３０２及び３０４を活用する光学トランシーバ３００の側面図を示す。図に示すとおり、フリップチップボール／グリッドアレイ（ＦＣ−ＢＧＡ）基板３０６は、プリント回路基板（ＰＣＢ）３０８上に実装されても良い。ＦＣ−ＰＧＡ基板３０６には、垂直キャビティ面発光レーザ（ＶＣＳＥＬ）アレイモジュール３１２を駆動する回路、及びフォトダイオード（ＰＤ）アレイモジュール３１４から信号を受け取る受信回路を含む相補型金属酸化膜半導体（ＣＭＯＳ）トランシーバ３１０が取り付けられても良い。トランシーバ３１０、ＶＣＳＥＬモジュール３１２及びＰＤモジュール３１４ははんだボールアレイ３１６を介してＦＣ−ＰＧＡ基板３０６にフリップチップ接続されても良い。

第１のポリマ導波路アレイ３１８は、入射光信号をＭＴ型コネクタ３０２からＰＤモジュール３１８まで導く。ＰＤモジュール３１８は、入射光信号をトランシーバ３１０に供給する電気信号に変換する。同様に、トランシーバ３１０から転送される電気信号はＶＣＳＥＬモジュール３１２に供給される。第２のポリマ導波路アレイ３２０は、ＶＣＳＥＬモジュール３１２から出力される光信号をＭＴ型コネクタ３０４に導く。

第１及び第２のポリマ導波路アレイ３１８及び３２０のそれぞれの一端は、第１の内部全反射（ＴＩＲ）ミラー３２２及び第２のＴＩＲミラー３２４を形成する目的で、４５°の角度に構成され、反射性材料でコーティングされる。例えば、マイクロトミング又はレーザ切断法を用いて導波路アレイ３１８又は３２０を４５°の角度でカッティング又はスライスすることによって、これを達成しても良い。このようにして、ＭＴ型コネクタ３０２から入射した光信号は第１の導波路３１８を通過して、ＴＩＲミラー３２２によって、９０°上方に反射してＰＤモジュール３１４に達する。同様にして、ＶＣＳＥＬモジュール３１２の底面から出射した、ＰＣＢ３０８に対して垂直な光は、ＴＩＲミラー３２４によって９０°の角度反射して、第２の導波路３２０の中に入ってＭＴ型コネクタ３０４に達する。導波路アレイ３１８及び３２０は、ＦＣ−ＢＧＡ基板３０６上のバンプに正確に揃えられて取り付けられるべきである。この構造とともに、ＶＣＳＥＬモジュール３１２及びＰＤモジュール３１４等の光電子チップの位置合わせには、視覚的なアラインメントを用いても良い。

本発明の１つの形態では、ＶＣＳＥＬモジュール３１２又はＰＤモジュール３１４等の光電子チップをそのままＭＴ型コネクタ内にパッケージングすることによって、視覚的なアラインメントを取り除いても良い。図４に、図３で示したトランシーバ３００と同様の光学トランシーバ４００を示す。図４では、導波路３１８及び３２０、及びＴＩＲミラー３２２及び３２４が取り除かれ、光学コネクタ４１２及び４１６のそれぞれの中にＰＤモジュール４１０及びＶＣＳＥＬモジュール４１４がそのまま組み入れられている。

図４の光学トランシーバ４００は、プリント回路基板４０４上にＦＣ−ＢＧＡ基板４０２を含んでも良い。ＦＣ−ＢＧＡ基板４０２は、層間を結ぶ導電性ビアよってそれぞれの層を接続された、複数の電気トレースを有する多層有機基板を含んでも良い（図示せず）。ＣＭＯＳトランシーバ４０６は、はんだボールアレイ４０８を介してＦＣ−ＢＧＡ基板４０２とフリップチップ接続されても良い。図で示すとおり、光学トランシーバ４００は、例えば、高速の１２チャンネルパラレル光学トランシーバパッケージであっても良く、マイクロプロセッサパッケージテクノロジと互換性があり、低コスト、ハイパフォーマンス光学部品の一体化を可能にするものであっても良い。ＣＭＯＳトランシーバ４０６は、０．１８μｍＣＭＯＳプロセス技術において製造されても良いし、ＶＣＳＥＬドライバ、トランスインピーダンスアンプ（ＴＩＡ）及びリミットアンプ（ＬＩＡ）等の光学リンク通信において使用されるあらゆる回路を含んでも良く、中央処理ユニット（ＣＰＵ）パッケージの一部を形成しても良い。０．１８μｍＣＭＯＳプロセス技術を一例として提示したが、他のプロセス技術を用いても良い。

フォトダイオード（ＰＤ）アレイモジュール４１０は又、ＭＴ型フォトダイオード（ＰＤ）パッケージ４１２を形成する目的で、ＭＴ型コネクタの中にパッケージングされても良い。同様に垂直キャビティ面発光レーザ（ＶＣＳＥＬ）アレイモジュール４１４も又、ＭＴ型ＶＣＳＥＬパッケージ４１６を形成する目的で、ＭＴ型コネクタの中にパッケージングされても良い。ＭＴ型ＰＤパッケージ４１２及びＭＴ型ＶＣＳＥＬパッケージ４１６は、はんだボールアレイ４１８及び４２０を用いて、ＦＣ−ＰＧＡ基板４０２にフリップチップ実装される表面実装（ＳＭＴ）デバイスであっても良い。４２２及び４２４によって図示したもの等である、導電トレースをＭＴ型ＰＤパッケージ４１２及びＭＴ型ＶＣＳＥＬパッケージ４１６をＣＭＯＳトランシーバ４０６と電気的に接続する目的で用いても良い。

図に示すとおり、ＭＴ型ＰＤパッケージ４１２及びＭＴ型ＶＣＳＥＬパッケージ４１６は、メスＭＴ型コネクタの形でパッケージングされる。オスＭＴ型コネクタ４２６及び４２８は、アラインメントピン４３０及び４３２を含み、アラインメントピンは外部の導波路又はファイバアレイ４３４及び４３６との直接のバットカップリングを可能にする。勿論、この形態は逆転しても良く、ＰＤパッケージ４１２及びＭＴ型ＶＣＳＥＬパッケージ４１６は、ＦＣ−ＢＧＡ基板４０２に実装されたオスＭＴ型コネクタの形でパッケージングされても良く、コネクタ４２６及び４２８がメスＭＴ型コネクタであっても良い。

このようにして、本実施形態は、ＯＥチップをそのままＭＴ型ファイバ光学コネクタ内にパッケージングすることによって、ＰＤモジュール４１０、ＶＣＳＥＬモジュール４１４及び外部導波路又はファイバアレイ４３４及び４３６等の光電子（ＯＥ）チップのセルフアラインメントを可能にする。

ＭＴ型コネクタはアラインメントピン４３０及び４３２を含み、アラインメントピンはあらゆるＭＴコネクタ規格フライング導波路又はファイバアレイに差し込むことができる。光電子アレイチップ及び導波路アレイの光軸は揃えられているので、そのままバットカップリングすることができる。反射ミラーもオンパッケージの導波路も用いることは無い。１つの形態によれば、ＶＣＳＥＬアレイは、電気コンタクトとして用いられる電極及びバンプをパターンに持つガラス基板上にフリップチップ実装されても良い。概して、ガラス基板のサイズは、アレイチップのサイズよりも大きい。その組み合わせられたユニットは、プラスチックパッケージに対して位置が合わせられている。

図５Ａ、５Ｂ及び５Ｃに、ＭＴコネクタ内に光電子アレイチップを組み込むためのプロセスフローの一例を示す。図５Ａに示すとおり、電極５００、及びはんだバンプ５０２及び５０４はガラス基板５０６上にパターン化されても良い。この例では、はんだバンプ５０２の上側の列、及びはんだバンプ５０４の下側の列は図のとおり、電極５００によって接続される。電極５００及びはんだバンプ５０２及び５０４は、既存の半導体製造技術を用いてパターン化されても良い。アラインメントマーク５０５を、ガラス基板５０６上に設けても良い。

図５Ｂに示すとおり、ＶＣＳＥＬアレイモジュール等の光電子（ＯＥ）モジュール４１４は、はんだバンプ５０２の上側の列にフリップチップ接続されても良い。アラインメントマーク５０５は、ガラス基板５０６に対するＯＥモジュール４１４の位置合わせを促進する目的で用いられても良い。１つの形態では、ＶＣＳＥＬアレイモジュール４１４は、１０個の開口部５０８によって示されているとおり、１０個のＶＣＳＥＬを含んでも良い。しかしながら、ＶＣＳＥＬアレイモジュール４１４内のＶＣＳＥＬの数は用途によって多くしても少なくしても良い。ＶＳＣＥＬアレイモジュール４１４について述べてきたが、図４に示したフォトダイオードアレイ４１０等のあらゆる光電子チップにも、同様にこの事を容易に適用できるであろう。

図４に示したＭＴ型コネクタ４１６の正面図を図５Ｃに示す。基板５０６はＭＴ型コネクタハウジング４１６でパッケージングされても良く、ＭＴ型コネクタハウジングは、アパーチャ５１２を露出させるための通常は長方形状である開口部５１２を含んでも良い。ハウジング４１６は、例えばプラスチックを含んでも良い。この場合も、アライメイントマーク５０５は、ハウジング４１６内における基板の位置合わせを促進する目的で用いられも良い。はんだバンプ５０４の下側の列は、アレイモジュール４１４に対して電気信号の入力及び出力、及び電力の供給を行うパッケージの底面のはんだバンプ４２０に対応しても良い。ガイドホール５１６を、コンプリメンタリＭＴ型コネクタ４２８のガイドピン（図４の４３２）との結合ができるよう設けても良い。

中央処理ユニット（ＣＰＵ）パッケージの形で用いられる場合のような、チップ間光学相互接続に用いられる本発明の形態を図６に示す。ここでは、２つ以上のチップ６００及び６０２は、共通基板又はパッケージ６０４上に設けられても良い。第１のチップ６００は、トレース６０８によってＶＣＳＥＬアレイモジュール６１２を内蔵したコネクタ６１０に電気的に接続されるトランシーバ６０６を含んでも良い。
同様に、第２のチップ６０２は、トレース６１８によってトランシーバ６２０に電気的に接続されるフォトダイオード（ＰＤ）アレイモジュール６１６を内蔵するコネクタ６１４を含んでも良い。このようにして、オス―オスコネクタ６２２等のファイバ光学コネクタコードを用いることによって、チップ間光学相互接続を実現しても良い。

選択として、それぞれのチップ６００及び６０２は又、コンプリメンタリトランシーバ部品を含んでも良い。例えば、１つの形態では、パッケージ６０４内の他のチップ（図示せず）、又はメモリ又はルータ等の周辺機器６３５又は外部チップ等の外部ソースから外部光学信号を受信する目的で、チップ６００はコネクタ６３２に内蔵されたＰＤアレイモジュール６３０を含んでも良い。同様に、チップ６０２は、パッケージ６０４内又は外部のチップに設けられたほかのチップ、又は周辺デバイス６４６に光学信号６４４を送信する目的で、コネクタ６４２に内蔵されたＶＣＳＥＬアレイモジュール６４０を含んでも良い。

本発明の形態によれば、光電子部品及びファイバ、又は導波路アレイの光軸の位置合わせが容易にできるため、光電子部品から／への光のカップリングを促進できる。コネクタ内に光電子モジュールをパッケージングすることにより、ミラー等の他の助けを用いることなく、直接のカップリングができる。システムの光学損失に関わる予算を減らすことで生じる、反射ミラーに起因する過剰な損失をトランスミッタ及びレシーバインターフェースの双方において取り除けるであろう。更に、本発明の形態は、ＯＥモジュール及びガラス基板の配置及びアセンブリをウェハレベルで行ってもよいため、大量生産（ＨＶＭ）にも対応できるであろう。

要約の記載を含む、本発明の実施形態を説明した上記の記載は、本発明を網羅しておらず、又、本発明を開示されたそのものの形式に限定してもいない。ここでは、説明の目的で、本発明の特定の実施形態及び用例を記してきたが、本発明の範囲を逸脱しない範囲において、これらに相当した多様な改良をすることができることは、当業者であれば認識できるであろう。

これら改良を、上記詳細な記載に照らして、本発明に対して行うことができる。以下の請求項で用いた用語は、本発明を明細書及び請求項で記載された特定の実施形態に限定するものではない。むしろ、本発明の範囲は、以下の請求項全体によって決定されるべきであり、その請求項は、確立された請求項解釈の原則に基づいて解釈されるべきである。

Claims (21)

1. 少なくとも１つの第１の光学コネクタと、
   前記第１の光学コネクタ内に内蔵された光電子モジュールとを含む装置。
2. 前記光電子部品は、垂直キャビティ面発光レーザ（ＶＣＳＥＬ）を含む請求項１に記載の装置。
3. 前記光電子部品は、フォトダイオード（ＰＤ）を含む請求項１に記載の装置。
4. 前記光学コネクタをボードにフリップチップ実装する目的で、前記光学コネクタの表面上にはんだバンプを更に含む請求項１に記載の装置。
5. 第２の光学コネクタと、
   前記第２の光学コネクタ内に内蔵された第２の光電子モジュールと、
   前記第１の光学コネクタ及び前記第２の光学コネクタを接続するファイバ光学接続コードとを更に含む請求項１に記載の装置。
6. 基板と、
   前記基板上の第１のグループのはんだバンプと、
   前記第１のグループのはんだバンプと電気的に接続される、前記基板の底面に設けられた第２のグループのはんだバンプと、
   前記第１のグループのはんだバンプにフリップチップ接続された光電子デバイスと、
   前記基板を格納する光学コネクタハウジングと、
   前記第２のグループのはんだバンプと電気的に接続される、前記光学コネクタの底面に設けられたはんだバンプとを含む光学コネクタ。
7. コンプリメンタリ光学コネクタのアラインメントピンと結合する、前記光学コネクタハウジング内のアラインメントホールを更に含む請求項６に記載の光学コネクタ。
8. 前記基板はガラスを含む請求項６に記載の光学コネクタ。
9. 前記光電子部品は、垂直キャビティ面発光レーザ（ＶＣＳＥＬ）アレイモジュールを含む請求項６に記載の光学コネクタ。
10. 前記光電子部品は、フォトダイオード（ＰＤ）アレイモジュールを含む請求項６に記載の光学コネクタ。
11. 前記光学コネクタハウジングは、メカニカルトランスファブル（ＭＴ）コネクタを含む請求項６に記載の光学コネクタ。
12. 第１の電子チップに実装された第１の光学コネクタハウジング内にパッケージングされたレーザと、
    第２の電子チップに実装された第２の光学コネクタハウジング内にパッケージングされたフォトダイオードと、
    前記第１の電子チップと前記第２の電子チップを光学的に接続する目的で、前記第１の光学コネクタハウジングと前記第２の光学コネクタハウジングを結合する、どちらかの端面に設けられたコンプリメンタリ光学コネクタを含む光学ファイバコードとを含むシステム。
13. 前記レーザに電気的に接続されたトランスミッタ回路と、
    前記フォトダイオードに電気的に接続されたレシーバ回路とを更に含む請求項１２に記載のシステム。
14. 前記第１の電子チップ及び前記第２の電子チップは、中央処理ユニット（ＣＰＵ）パッケージの一部を含む請求項１３に記載のシステム。
15. 前記第１の電子チップは、周辺機器モジュール内に設けられる請求項１３に記載のシステム。
16. 前記第２の電子チップは、周辺機器モジュール内に設けられる請求項１３に記載のシステム。
17. 前記周辺機器モジュールはメモリを含む請求項１６に記載のシステム。
18. 第１の表面実装（ＳＭＴ）コネクタ内にレーザを内蔵する工程と、
    第１の電子チップに前記第１のＳＭＴコネクタをフリップチップ接続する工程と、
    第２のＳＭＴコネクタ内にフォトダイオード（ＰＤ）を内蔵する工程と、
    第２の電子チップに前記第２のＳＭＴコネクタをフリップチップ接続する工程と、
    前記第１のＳＭＴコネクタ及び前記第２のＳＭＴコネクタにプラグで接続される光学コードを介して前記第１の電子チップを前記第２の電子チップに光学的に接続する工程とを含む方法。
19. 前記第１の電子チップ及び前記第２の電子チップは、中央処理ユニット（ＣＰＵ）パッケージ内に設けられる請求項１８に記載の方法。
20. 前記第１の電子チップは、電子パッケージ内に設けられ、前記第２の電子チップは、周辺機器デバイス内に設けられる請求項１８に記載の方法。
21. 前記第２の電子チップは、電子パッケージ内に設けられ、前記第２の電子チップは、周辺機器デバイス内に設けられる請求項１８に記載の方法。

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